【課題】フィン構造の半導体素子を備えた半導体装置に適用可能なフィン構造のＥＳＤ保護素子を備えた半導体装置を提供することである。
【解決手段】本発明の一態様による半導体装置は、第１導電型の第１の電極と、第２導電型の第２の電極と、前記第１の電極と前記第２の電極とを接続するフィン状の複数の第１の導電体及びこれら複数の第１の導電体を接続するフィン状の複数の第２の導電体から形成された領域であって、該領域中の前記第１の電極に接して設けられた第２導電型の第１の領域と、該領域中の前記第２の電極及び該第１の領域に接して設けられた第１導電型の第２の領域と、前記第１の領域に接続された第２導電型の第３の電極と、前記第２の領域に接続された第１導電型の第４の電極とを具備する。 （もっと読む）

【課題】高い保持電圧特性を有するＳＣＲ構造の静電気保護用半導体装置を実現すること。
【解決手段】ＳＯＩ基板に形成されたＳＣＲ構造の静電気保護用半導体装置において、埋め込み絶縁膜１１上に埋め込みｎ⁺ 型領域１２を形成し、アノードｎ型領域２０、カソードｐ型領域２１は、延長領域２０ａ、２１ａを備えている。延長領域２０ａの長さＬｎと、延長領域２１ａの長さＬｐと、アノードｐ型領域２０、カソードｐ型領域２１から埋め込みｎ⁺ 型領域１２までの縦方向の距離Ｌｙを調整することで、所望の保持耐圧特性を得ることができ、アノードｎ型領域２０とカソードｐ型領域２１との間の距離Ｌを調整することで、所望の動作開始電圧値を得ることができる。 （もっと読む）

【課題】コレクタエピタキシャル層を薄膜化した高速バイポーラトランジスタを搭載した集積回路中に所望の高耐圧Ｊ−ＦＥＴを混載可能とした半導体装置及びその製法を提供すること。
【解決手段】Ｐ型の単結晶Ｓｉ基体などの第１導電型の半導体基体２上にシリコン半導体層などの第２導電型の半導体層３を積層し、この半導体層３中にＡｓ（ヒ素）等の第２導電型の不純物によってソース領域12及びドレイン領域13を形成し、さらにこの半導体層３上に、シリコン・ゲルマニウム層によってＰ型の第１導電型不純物（例えば、ホウ素など）を有するゲート領域14を形成する。 （もっと読む）

【課題】能動素子または受動素子が一つの半導体基板に複数個形成されてなる半導体装置およびその製造方法であって、両面電極素子についても絶縁分離と集積化が可能であり、安価に製造することのできる半導体装置およびその製造方法を提供する。
【解決手段】半導体基板２０が、当該半導体基板２０を貫通する絶縁分離トレンチＴに取り囲まれて、複数のフィールド領域Ｆ１〜Ｆ８に分割されてなり、複数個の能動素子３１〜３３，４１〜４３または受動素子５１，５２が、それぞれ異なるフィールド領域Ｆ１〜Ｆ８に分散して配置されてなり、二個以上の素子が、当該素子に通電するための一組の電極ｄｒ１，ｄｒ２が半導体基板２０の両側の表面Ｓ１，Ｓ２に分散して配置されてなる、両面電極素子４１〜４３，５１，５２である半導体装置１００とする。 （もっと読む）

【課題】 結晶欠陥の発生を防止することができる半導体装置及び半導体装置の製造方法を実現する。
【解決手段】 ＳＯＩ基板１１に形成され、トレンチ１１ｅにより分離された複数の素子形成領域内に、バイポーラトランジスタ１２及びＣＭＯＳ１３を形成するＢｉＣＭＯＳである半導体装置１０において、バイポーラトランジスタ１２の表面のみを覆って形成された耐酸化膜１９を備えているため、ＣＭＯＳ１３に熱酸化法によりゲート酸化膜２４及びゲート保護膜２６を形成する際にも、バイポーラトランジスタ１２の表面を熱酸化しないようにすることができる。これによれば、高濃度のイオンが注入されたコレクタ１６、エミッタ１７などのイオン注入領域が、熱酸化されることがないので、結晶欠陥の発生を防止することができる。 （もっと読む）

【課題】正孔の移動を十分に抑制することが可能な半導体装置を提供する。
【解決手段】この半導体装置（ｎｐｎ型のバイポーラトランジスタ１００）は、ｎ型コレクタ層２と、ｐ^＋拡散層４、ＳｉＧｅ層５およびｐ型シリコン膜６からなるベース層と、ｎ型エミッタ層８と、ｎ型コレクタ層２とｎ型エミッタ層８との間に形成され、電子または正孔のいずれか一方に対する電位障壁としての効果を有する電荷移動防止膜７とを備える。 （もっと読む）

【課題】高い保持電圧特性を有するＳＣＲ構造の静電気保護用半導体装置を実現すること。
【解決手段】ＳＯＩ基板に形成された双方向型ＳＣＲ構造の静電気保護用半導体装置において、埋め込み絶縁膜１１上に埋め込みｎ⁺ 型領域１２を形成し、アノードｐ型領域２０、カソードｐ型領域２１は、延長領域２０ａ、２１ａを備えている。延長領域２０ａ、２１ａの長さＬｐと、アノードｐ型領域２０、カソードｐ型領域２１から埋め込みｎ⁺ 型領域１２までの縦方向の距離Ｌｙを調整することで、所望の保持耐圧特性を得ることができ、アノードｐ型領域２０とカソードｐ型領域２１との間の距離Ｌを調整することで、所望の動作開始電圧値を得ることができる。 （もっと読む）

基板の底部まで及ぶ高濃度ドープ層を有し、その上にＶＴＶＳ装置を支持する半導体基板を含む、垂直方向ＴＶＳ（ＶＴＶＳ）回路。深さのあるトレンチが、マルチチャネルＶＴＶＳの間を絶縁するために設けられる。トレンチゲートもまた、組込型のＥＭＩフィルタを有するＶＴＶＳの静電容量を増加するために設けられる。
（もっと読む）

【課題】高いＥＳＤ耐圧を有するトランジスタ型の静電気保護用半導体装置を実現すること
【解決手段】素子領域は、底面をｐ型支持基板１０上に形成された埋め込み絶縁膜１１で、側面をトレンチ絶縁膜１４およびポリシリコン膜１５で区画され、静電気から保護すべき他の素子と絶縁分離している。また、素子領域は、埋め込み絶縁膜１１上の埋め込みｎ⁺ 型領域１２と、その上面に形成されたｎ型半導体基板１３に形成されている。ｎ型半導体基板１３の表面部には、コレクタｎ⁺ 型領域１６とエミッタｎ⁺ 型領域１７が互いに離れて形成されている。また、コレクタｎ⁺ 型領域１６と埋め込みｎ⁺ 型領域１２を接続するようにコレクタシンクｎ⁺ 型領域１８が形成され、エミッタｎ⁺ 型領域１７と埋め込みｎ⁺ 型領域１２を接続するようにベースシンクｐ型領域１９が形成されている。 （もっと読む）

【課題】素子分離領域を通過するリーク電流を感度高く検出できる半導体装置を提供する。
【解決手段】ベース電極を含むバイポーラトランジスタ領域と、抵抗を含む抵抗領域と、前記抵抗の一方の端部と、前記ベース電極と、を接続する配線層と、前記バイポーラトランジスタ領域と前記抵抗領域とを分離する素子分離領域と、を備え、前記バイポーラトランジスタ領域内のコレクタ層と前記抵抗との間において、前記素子分離領域を通過して前記抵抗に流れるリーク電流を、前記配線層を介して前記ベース電極に供給することを特徴とする半導体装置が提供される。 （もっと読む）

【課題】高電圧側絶縁分離トレンチの寿命を延ばすことができる半導体装置を提供すること。
【解決手段】埋め込み酸化膜３０を有する半導体基板に、低電圧素子２０１が複数形成された低電圧回路領域２００と高電圧素子３０１が複数形成された高電圧回路領域３００とが設けられた半導体装置であって、高電圧回路領域３００を囲い、埋め込み酸化膜３０に達するように形成された絶縁分離トレンチ６１と、絶縁分離トレンチ６１にて囲われた領域内において、埋め込み酸化膜３０に達するように形成された絶縁分離トレンチ６２と、絶縁分離トレンチ６２によって囲われた各高電圧素子３０１が形成された高電圧側素子形成領域ｅ２と、絶縁分離トレンチ６１と絶縁分離トレンチ６２との間の素子が形成されない高電圧側フィールド領域ｆ２とを備え、高電圧側素子形成領域ｅ２の電位と高電圧側フィールド領域ｆ２の電位とを略同電位とする。 （もっと読む）

【課題】エミッタ層にまでシリサイド化反応が進入するのを抑制することが可能な半導体装置を提供する。
【解決手段】この半導体装置（バイポーラトランジスタ１００）は、拡散層７と、拡散層７の表面上に形成され、金属と半導体との金属半導体化合物からなるコバルトシリサイド膜９ａと、拡散層７とコバルトシリサイド膜９ａとの間に形成され、コバルトシリサイド膜９ａから拡散される金属の透過を抑制する反応抑制層８とを備える。 （もっと読む）

【課題】トランジスタの耐圧を互いに異ならせるために追加する工程を最小限に抑え、かつトランジスタサイズの増大を招くことなく、耐圧が互いに異なるトランジスタを得る。
【解決手段】Ｎ＋ソースドレイン領域１５，１５及びＰウェル７からなるバイポーラ構造はＮＭＯＳトランジスタ３ｎ，５ｎで同じである。Ｐ＋ソースドレイン領域１９，１９及びＮウェル９からなるバイポーラ構造はＰＭＯＳトランジスタ３ｐ，５ｐで同じである。保護ＮＭＯＳトランジスタ５ｎ及び内部ＰＭＯＳトランジスタ３ｐはシリコン窒化膜２３で覆われ、内部ＮＭＯＳトランジスタ３ｎ及び保護ＰＭＯＳトランジスタ５ｐはシリコン窒化膜２３には覆われていない。保護ＮＭＯＳトランジスタ５ｎの耐圧は内部ＮＭＯＳトランジスタ３ｎよりも低く、保護ＰＭＯＳトランジスタ５ｐの耐圧は内部ＰＭＯＳトランジスタ３ｐよりも低い。 （もっと読む）

【課題】多重型トランジスタ半導体構造を提供すること。
【解決手段】半導体構造が２つの異なった部分を用いて形成される。第１の部分は第１のトランジスタを形成し、第２の部分は第２のトランジスタを形成する。第１のトランジスタの複数の部分が第２のトランジスタの複数の部分をも構成する。すなわち、第１のトランジスタ及び第２のトランジスタの両方が、同一の構造における複数の部分により構成される。 （もっと読む）

横型トレンチＭＯＳＦＥＴは、装置セグメントとゲートバスセグメントとを含むトレンチを備える。トレンチのゲートバスセグメントは、基板を覆って存在する誘電体層に形成される導電性プラグによってコンタクトされ、これにより従来の表面ポリシリコンブリッジ層が不要となる。導電性プラグは、誘電体層にある実質的に垂直な穴に形成される。ゲートバスセグメントは、トレンチの装置セグメントよりも幅が広くてもよい。この方法は、トレンチ中の導電性材料がエッチングされる間にシャロートレンチアイソレーション（ＳＴＩ）を形成するステップを含む。
（もっと読む）

【課題】フォトダイオードと共に形成したバイポーラ接合トランジスタを提供する。
【解決手段】第２導電型基板に第１導電型のイオンを注入して第１コレクタ領域２０２を形成し、該基板上に第１エピ層２００を形成し、第１エピ層に第１導電型のイオンを注入し、第１コレクタ領域と連結された第１コレクタ連結領域を形成し、第１エピ層に第１導電型のイオンを注入し、エミッタ領域２１４を形成し、第１エピ層の上に第２エピ層を形成し、ＳＴＩ領域２６０を形成し、第２エピ層２１０にＰ−ウェルを形成し、第１コレクタ連結領域と連結された第２コレクタ連結領域２１２、エミッタ領域と連結されたエミッタ連結領域を形成し、第２エピ層に第１導電型のイオンを注入して第２コレクタ領域及びこれと連結されたコレクタコンタクト領域、エミッタ連結領域上にエミッタコンタクト領域を形成し、第２エピ層に第２導電型のイオンを注入し、ベースコンタクト領域を形成する。 （もっと読む）

【課題】 製造コストの増大や半導体装置性能を損なうことのなく、静電気放電耐量の高い静電気放電保護半導体装置を提供することを目的とする。
【解決手段】 半導体基板に形成した半導体装置上に導電体を配設し、前記導電体を電源ラインもしくはグランドラインに接続し、前記半導体装置が構成されている集積回路上に配設されている導電体と、半導体装置配線は別配線である多層配線により構成することで、前記半導体装置における前記導電体の占有面積を増大させることが可能となり、気中放電モデルにおける静電気放電耐量を向上させることができる。さらに、集積回路に占める導電体面積比を４０％以上とすることで面積効率の良い静電気放電保護半導体装置とする。 （もっと読む）

【課題】ガラス基板上にＭＯＳトランジスタと、バイポーラトランジスタを同時に集積できる素子構造および製法を提供する。
【解決手段】絶縁基板（１０１）上に形成された半導体薄膜（１０５）に形成されたエミッタ（１０２）、ベース（１０３）、およびコレクタ（１０４）を有するラテラルバイポーラトランジスタ（１００）において、半導体薄膜（１０５）が所定の方向に結晶化された半導体薄膜であるラテラルバイポーラトランジスタ。また、絶縁基板上に形成された半導体薄膜に形成されたＭＯＳ−バイポーラハイブリッドトランジスタ（２００）において、半導体薄膜（２０５）は所定の方向に結晶化された半導体薄膜であるＭＯＳ−バイポーラハイブリッドトランジスタ。 （もっと読む）

【課題】保護トランジスタを備える半導体装置において、保護トランジスタの動作均一性の向上を図ると共に、保護トランジスタの素子面積の増大を招くことなくＥＳＤサージから内部回路を保護することである。
【解決手段】半導体基板上に形成されたバイポーラトランジスタ１００を備える半導体装置であって、半導体基板におけるバイポーラトランジスタ形成領域上に配置された複数の電流制御部１０７を備え、複数の電流制御部１０７の各々は、バイポーラトランジスタ１００を構成するベース層１０２とエミッタ層１０３とを電気的に接続している。 （もっと読む）

【課題】縦型ＰＮＰトランジスタと縦型ＮＰＮトランジスタとを備えた半導体装置の製造方法に関し、縦型ＮＰＮトランジスタのコレクタ抵抗の増加を抑制する方法を提供する。
【解決手段】縦型ＰＮＰトランジスタと縦型ＮＰＮトランジスタとを備えた半導体装置の製造方法であって、Ｎ型埋め込み拡散層４１の形成位置に対応する部分の半導体基板１１上に、第１のＮ型不純物と第１のＮ型不純物よりも拡散定数の大きい第２のＮ型不純物とを含有した絶縁膜５５を形成し、絶縁膜５５が形成された半導体基板１１を加熱して、半導体基板１１に第１及び第２のＮ型不純物を拡散させて、Ｎ型埋め込み拡散層４１を形成した。 （もっと読む）