【課題】チップサイズの増大を抑制でき、評価精度を落とすことなく、パラレルテストの時間の増大を抑制できる半導体装置を提供する。
【解決手段】複数のメモリアレイと、読み出し動作においては、メモリセルからの読み出しデータを増幅して外部へ出力するリードデータを生成し、書き込み動作においては、外部から供給されるライトデータに基づいてメモリセルへの書き込みデータを生成する、複数のメモリアレイに共通に設けられたリードライトアンプ（ＲＷＡＭＰ）と、複数のメモリアレイ毎に設けられたスイッチと、複数のメモリアレイのうち活性化するメモリアレイのスイッチを順次導通させる第１の制御信号（ＬＭＩＯＳＷ）を生成する第１の制御回路（１２ｂ）と、リードライトアンプを活性化する第２の制御信号（ＤＡＥ）を、活性化するメモリアレイの個数に基づいて発生する第２の制御回路（１４）と、を備える。 （もっと読む）

【課題】大規模な半導体記憶装置における不良トランジスタの検出と、不良トランジスタの特性の測定とを高速で行うことができる、半導体記憶装置を提供する。
【解決手段】メモリ素子が縦横にマトリックス状に配列されたメモリセルアレイと、接地ノードあるいは電源ノードに接続する枝配線を有する半導体記憶装置において、電源ノードあるいは接地ノードに接続する少なくとも１つの枝配線の複数箇所に電圧測定点を接続したモニター用スイッチを有し、クロック信号に同期して前記モニター用スイッチのゲートを順に開くスイッチ選択信号発生回路を有し、前記スイッチ選択信号発生回路で選択されてゲートが開かれたモニター用スイッチを介して前記電圧測定点の電位を測定する。 （もっと読む）

【課題】 故障処理回路において、テスト対象メモリ（ＭＵＴ）から故障ロケーション情報を識別するために使用される故障捕捉回路が開示される。
【解決手段】 故障捕捉回路は、複数のチャネルを備え、ＭＵＴに接続するように適合される故障検出回路を含む。故障検出回路は、テスト信号をＭＵＴに与え、そこからの出力信号を処理して故障情報にするように動作する。テスト時間を最小化するために、故障メモリ回路および高速リンクが設けられる。高速リンクは、故障メモリ回路を故障検出回路に接続し、シリアルデータ転送能力をその間に提供する。 （もっと読む）

【課題】内部回路の動作テストのための端子を減らしつつ、より確実に動作テストすることが可能な半導体装置を提供する。
【解決手段】半導体装置は、半導体を集積した内部回路と、接地電圧が印加される接地端子と、通常動作時に、電源電圧が印加され、一方、テスト動作時に、前記内部回路の規定されたテスト動作に対応して設定された制御信号が印加される電源端子と、前記電源端子に印加された前記制御信号の電圧と基準電圧とを比較し、その比較結果に応じた比較結果信号を出力する電圧比較回路と、前記比較結果信号に対応したデータをクロック信号に応じて時系列にラッチするための複数のレジスタ回路を有するレジスタ装置と、前記レジスタ回路にラッチされたデータに応じて、前記内部回路の動作を制御するためのテスト動作信号を出力するテスト動作信号生成回路と、を備える。 （もっと読む）

【課題】製造テストに用いる入出力端子数を削減することができる半導体集積回路を提供する。
【解決手段】データが入力される複数の入力端子と、所望の処理を行う内部回路と、クロック信号が入力されるクロック端子と、複数の入力端子と内部回路との間に設けられ、通常動作モードのとき、入力端子それぞれからデータが入力され、該データを内部回路に出力し、テスト動作モードのとき、クロック信号に基づいて、複数の入力端子の一部から入力される時分割数がＸ（Ｘ≧２）の時分割多重化されたデータを分離して、内部回路に出力する入力信号制御ブロックとを備える。 （もっと読む）

【課題】書き込み単位に応じて、疑似的な二値データまたは多値データをメモリセルに記憶することが可能な不揮発性半導体記憶装置を提供する。
【解決手段】第１の単位のデータの組の一方から上位ビットを、他方から下位ビットを選択して得られる多値データを、前記メモリセルの各閾値電圧に割り当てることにより、１つのメモリセルに複数ビットのデータの記憶が可能であり、前記第１の単位でデータを処理する第１の書き込み動作では、前記上位ビットまたは下位ビットの何れかの論理を固定して、閾値電圧の差が最大になる２つの多値データを割り当てて、疑似的な二値状態として１つの前記メモリセルに１ビットの入力データを記憶し、前記第１の単位よりも大きい第２の単位でデータを処理する第２の書き込み動作では、１つの前記メモリセルに複数ビットの入力データを記憶すると共に、前記第２の単位でのエラー訂正用のパリティデータを前記メモリセルに記憶する。 （もっと読む）

【課題】効率の良い誤り訂正が可能な誤り検出訂正回路、前記誤り検出訂正回路を有する半導体メモリコントローラ、および誤り訂正方法を提供する。
【解決回路】誤り検出訂正回路３は、入力された誤り訂正符号を有する受信情報のシンドロームを算出するシンドローム算出回路７と、誤り位置多項式の導出を行う多項式導出回路８と、受信情報の誤り位置を求めるチェン探索回路９と、受信情報の誤りを訂正する誤り訂正回路１０とを備え、誤り訂正回路１０は、チェン探索回路９が一の誤り位置を特定する度に、直ちに一の誤り位置の受信情報の誤りを訂正し、出力する。 （もっと読む）

【課題】 ＤＩＭＭに実装されているＳＤＲＡＭのＯＣＤインピーダンス測定・調整が短時間で実行でき、設計が容易なインピーダンス調整回路を提供する。
【解決手段】 調整コードに対応してインピーダンスが可変の出力ドライバを有する、複数のメモリチップＤ０〜Ｄ７をランク選択信号とデータマスク信号の組合せにより選択して、インピーダンスの測定及び調整を行うインピーダンス調整回路において、異なるランクのメモリチップＤ０〜Ｄ７にランク選択信号をそれぞれ出力する複数のランク選択回路３１，３２と、ランクごとにメモリチップを選択するデータマスク信号をそれぞれ出力する複数のデータマスク選択回路４１〜４８とを備えたことを特徴とする。 （もっと読む）

メモリ・デバイスは、メモリ・アレイと、そのメモリ・アレイに結合されたエラー訂正回路とを含む。メモリ・デバイスは、少なくともパーシャル・ワード書き込み動作と読み出し動作とを実行するように構成され、このパーシャル・ワード書き込み動作は、読み出しフェーズと書き込みフェーズとを含む。パーシャル・ワード書き込み動作の書き込みフェーズは、例えば、メモリ・アレイのビット線をクロック・サイクル中に、パーシャル・ワード書き込み動作の書き込みフェーズと読み出し動作との間で時分割多重化することにより、メモリ・デバイスの読み出し動作と同じクロック・サイクルで発生する。したがって、パーシャル・ワード書き込み動作は、このメモリ・デバイスを組み込むかあるいは使用するより高レベルのシステムに対しては、その動作が、メモリ・デバイスの単一クロック・サイクルだけを必要とするかのように見える。
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【課題】全体的な試験時間を短縮することが可能であると共に、試験の各回数ごとのフェイルカウントを把握することが可能な半導体試験装置を提供する。
【解決手段】半導体試験装置１００は、状態メモリ１１１を参照して前回の試験におけるフェイル情報を記憶していないフェイルメモリを選択し、前回および現在の試験におけるフェイル情報のＯＲをとってＤＵＴと同一のアドレスに記憶させる。現在の試験と並行して新たにフェイルと判定されたアドレスに対するフェイル情報をカウントし、フェイルカウント値を求める。フェイルメモリ１０１ａまたは１０１ｂのアドレスのロー方向に試験が進行していくことに応じて、状態メモリ１１１に「１」のビット情報を記憶させる。 （もっと読む）

【課題】コストの上昇を抑えつつ高速なメモリの試験を行うことができるメモリ試験装置を提供する。
【解決手段】メモリ試験装置１は、被試験メモリ４０の試験に用いるアドレス、データ等の試験パターンを発生する試験パターン発生部（１１〜１５）と、被試験メモリ４０のピン毎に複数設けられ、試験パターンのビットを所定の規則に従ってそれぞれ選択するピン出力選択回路３１ａ〜３１ｋと、選択されるビットの有効数であるサイクル数を予め記憶するサイクル数メモリ１９と、選択されたビットを一時的に記憶するＦＩＦＯメモリ３３と、ＦＩＦＯメモリ３３に記憶されたビットを、所定の規則に従って順次選択することにより試験パターンをパケット化する選択回路３４と、サイクル数メモリ１９に記憶されたサイクル数に応じて試験パターン発生部等を制御するクロックイネーブル制御回路２３とを備える。 （もっと読む）

【課題】テストモードにおいて、隣接するワード線がショートした場合においても、正常な検出ができ、しかも、バースト長単位での検出と、異常である場合には、その救済が可能である半導体記憶装置を提供する。
【解決手段】半導体記憶装のメモリバンクが、外部から入力される選択信号に応じて、複数のメモリユニットから出力されるデータを順次選択して出力する選択手段と、順次選択手段が順に出力したデータと外部から入力された参照データとを順に比較し、比較の結果が一致している場合には比較結果を正常として出力し、比較の結果が一致していない場合には比較結果を異常として出力する、順次比較手段と、順次比較手段が順に出力した比較結果が全て正常である場合には正常とし、比較結果が１つでも一致しない場合には異常とするメモリバンクの縮約結果を記憶する縮約結果記憶手段と、を有する。 （もっと読む）

【課題】パターン生成のための内部演算をインターリーブ動作の各々に対して分析して作成しなくても、インターリーブ方式でテストパターンデータの生成が可能な半導体テストのためのパターン生成装置及びパターン生成方法を提供する。
【解決手段】パターン生成装置は、異なるフレームに対しては制約条件無しに全てのデータ演算が可能であり、且つ同じフレーム内のインターリーブサイクルに対しては定められたデータ予測条件に適合したデータ演算だけ可能なように、データ演算を予測してコンパイルされたテストパターンプログラムを読み取るテストパターンプログラム読み取り部３１０と、テストパターンプログラムを基礎にしてインターリーブ方式でデータ演算を行った後、パターンを生成する多数のアルゴリズムパターン生成部３２０ａ〜３２０ｄと、パターンを多重化し、半導体素子のテストのためのテストパターンデータを生成する多重化部３３０と、を備える。 （もっと読む）

【課題】テスト時間の短縮を可能とする半導体集積回路及びそのテスト方法を提供する。
【解決手段】書き込み及び読み出し対象のメモリセルのアドレスが、不良メモリセルアドレスと一致する場合には、対象のメモリセルをリダンダンシーメモリセルに置き換えるテスト対象のメモリと、前記メモリをテストすることによって検出された前記不良メモリセルアドレスを記憶する不揮発性記憶素子と、前記不揮発性記憶素子から前記不良メモリセルアドレスを読み出す読み出し回路と、読み出された前記アドレスを保持するアドレス保持回路と、前記アドレス保持回路に保持されているアドレスに基づいて、前記リダンダンシーメモリセルに置き換えられた前記メモリセルのアドレスを選択的に発生するアドレス発生回路と、前記発生されたアドレスに基づいて置き換えが正しく行われるか否かについての再テストを行う制御回路とを備える。 （もっと読む）

【課題】個別リセットが可能なテストモード半導体メモリ装置を提供する。
【解決手段】外部から印加される命令信号を組み合わせてテスト信号を発生する制御信号発生部と、テスト信号に応答して外部から印加されるモード設定信号を入力し、モード設定信号が個別セット／リセットを指定する信号であれば第１セット／リセット信号を発生するセット／リセット信号発生部と、テスト信号に応答してモード設定信号を保存して出力するテストロジック部と、第１セット／リセット信号とテスト信号を印加して半導体メモリ装置の内部ブロックのテストモードを共通に制御するセット／リセットマスタ信号を出力するセット／リセットマスタ信号発生部と、テストロジック部から出力されるモード設定信号を組み合わせて複数個の制御信号を生成し、複数個の制御信号それぞれに応答してセット／リセットマスタ信号を複数個のテスト制御信号それぞれに発生させるテスト制御信号発生部とを具備する。 （もっと読む）

【課題】 半導体メモリを含む半導体装置におけるメモリテストを低コストで、効率よく行う。
【解決手段】テストバーンイン装置において、２４枚のテストボードは順次時間差を持って処理されることになり、各々のテストボードは１枚単位で循環する。この場合、半導体装置を詰め終わったテストボードからテストスタート、テスト終了したテストボードから半導体装置を払い出すという枚葉処理のシーケンスによってメモリテストが実行される。 （もっと読む）

【課題】ＳＲＡＭ等の半導体メモリのメモリコアの不良を短時間で検査することが可能な試験方法を実現する。
【解決手段】ＳＲＡＭのメモリコア集積部１には、テスト回路２が接続されており、メモリコア集積部１の試験を行う際には、ＴＥＳＴ信号をＨｉｇｈにセットする。このとき、テスト回路２からメモリコア集積部１のビット線ＢＬまたは反ビット線ＢＬ＿のいずれか一方の線が書き込み用となり、データがセットされる。もう片方の線は読み取り用となり、正常動作時は書き込まれたデータが反転してセットされる。ビット線ＢＬにセットされたデータと、反転ビット線ＢＬ＿にセットされたデータとが互いに反転していることをＥＯＲ２２で確認することでメモリコアが正常であると判定する。 （もっと読む）

【課題】本発明は、低速の動作テストによるデータ読み出し時に、アクセスタイム不良を検出することを最も主要な特徴とする。
【解決手段】メモリセルアレイ１１と、メモリセルアレイ１１に記憶されたデータをクロック信号CLKに同期して読み出すデータ読み出し回路と、データ読み出し回路の動作を制御する制御回路２１と、データ読み出し回路から読み出されたデータをラッチし、出力するラッチ回路１９と、ラッチ回路１９の前段に設けられたスイッチ回路１８と、テストモードのデータ読み出し時に、データ読み出し開始後からアクセスタイムのしきい値に相当する時間だけスイッチ回路１８が導通するようにスイッチ回路の動作を制御するスイッチ制御回路２２を具備する。 （もっと読む）

【課題】バッドブロックを有するメモリに対しても、所定のデータパターンの全てを効率よく書き込むことができる試験装置を提供する。
【解決手段】被試験メモリに入力するべき試験パターンを格納するパターンメモリと、試験パターンを書き込むべき被試験メモリのアドレスを順次出力するアドレス生成部と、アドレス生成部が出力する被試験メモリのアドレスに同期して、パターンメモリの各アドレスを順次指定し、パターンメモリに試験パターンを出力させるポインタ部と、被試験メモリのバッドブロックのアドレスを予め格納するバッドブロックメモリと、アドレス生成部が生成した被試験メモリのアドレスが、バッドブロックメモリに格納されているアドレスのいずれかに一致した場合、ポインタ部が出力するパターンメモリのアドレスを同一に保持した状態で、アドレス生成部に被試験メモリの次のアドレスを出力させるポインタ制御部とを備える試験装置を提供する。 （もっと読む）

【課題】 試験時間を短縮し、低速な試験装置でも検査可能な集積回路とその試験方法を提供することを目的とする。
【解決手段】 機能ブロックであるaメモリ110、bメモリ111、cメモリ112、dメモリ113を備えた集積回路101に、外部試験装置150の１試験周期中に、確認するaメモリ110、bメモリ111、cメモリ112、dメモリ113のメモリの値（内部出力データ）を、外部試験装置150の試験周期以上の周波数をもつタイミング信号により、時分割で１本の外部出力データとして出力する出力作成回路106を備える。外部試験装置150において、前記１試験周期中において、出力作成回路106より出力される外部出力データと期待値とが比較されることにより、aメモリ110、bメモリ111、cメモリ112、dメモリ113の良否が確認される。 （もっと読む）