スイッチモジュールおよびそれを用いた試験装置
【課題】半導体スイッチの低周波数領域での歪み特性を改善する。
【解決手段】制御ポートＰ３には、制御電圧ＶＣが入力される。伝送路１０は、入力ポートＰ１と出力ポートＰ２の間を接続する。シャントスイッチ２０は、伝送路１０と接地端子の間に設けられる。シャントスイッチ２０は、そのドレイン、ソースの一方が伝送路１０と接続され、そのドレイン、ソースの他方が接地端子に接続されるＦＥＴ２２を備える。第１抵抗Ｒ１は、ＦＥＴ２２のゲートと制御ポートＰ３の間に設けられる。第２抵抗Ｒ２は、ＦＥＴ２２のゲートと伝送路１０の間に設けられる。
【解決手段】制御ポートＰ３には、制御電圧ＶＣが入力される。伝送路１０は、入力ポートＰ１と出力ポートＰ２の間を接続する。シャントスイッチ２０は、伝送路１０と接地端子の間に設けられる。シャントスイッチ２０は、そのドレイン、ソースの一方が伝送路１０と接続され、そのドレイン、ソースの他方が接地端子に接続されるＦＥＴ２２を備える。第１抵抗Ｒ１は、ＦＥＴ２２のゲートと制御ポートＰ３の間に設けられる。第２抵抗Ｒ２は、ＦＥＴ２２のゲートと伝送路１０の間に設けられる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体スイッチに関する。
【背景技術】
【０００２】
電気信号の遮断、導通を制御するために、あるいは高周波回路のインピーダンスを切りかえるために半導体スイッチが利用される。数ＧＨｚの高周波信号を扱う場合、ＧａＡｓ（ガリウム砒素）をはじめとするIII-V属化合物半導体のＦＥＴ（Field Effect Transistor）を用いた半導体スイッチ（以下、単にスイッチと称する）が利用される。
【０００３】
図１（ａ）〜（ｄ）は、本発明者が検討したＦＥＴを利用したスイッチモジュールの構成を示す回路図である。図１（ａ）はスイッチモジュール１００ｒの回路ブロック図を示す。スイッチモジュール１００ｒは、入力ポートＰ１、出力ポート（スローポートとも称される）Ｐ２、制御ポートＰ３、入力ポートＰ１と出力ポートＰ２の間を接続する伝送路１０、伝送路１０と接地端子間に設けられたシャントスイッチ２０、を備える。制御電圧ＶＣは、ハイレベル、ローレベルの２値で切りかえられる。シャントスイッチ２０ｒは、ＳＰＳＴ（Single Pole Single Throw）型のスイッチで構成され、制御電圧ＶＣに応じてオン、オフが切りかえ可能に構成される。シャントスイッチ２０ｒがオフのとき入力ポートＰ１と出力ポートＰ２間は導通状態となり、シャントスイッチ２０ｒがオンのとき、入力ポートＰ１と出力ポートＰ２間は遮断状態となる。
【０００４】
図１（ｂ）は、スイッチモジュール１００ｒの構成を示す回路図である。シャントスイッチ２０ｒは、化合物半導体のＦＥＴ２２と、制御抵抗ＲＣと、を含む。ＦＥＴ２２のソースは接地され、ドレインは伝送路１０と接続される。制御抵抗ＲＣは、ＦＥＴ２２のゲートと制御ポートＰ３の間に、伝送路１０を伝送する高周波信号がＦＥＴ２２のゲートを介して、制御電圧ＶＣを発生するドライバ（電圧源）へと漏洩するのを抑制するために設けられる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明者は、このようなスイッチモジュール１００ｒについて検討した結果、以下の課題を認識するに至った。
【０００６】
図１（ｃ）は寄生素子等を考慮したスイッチモジュール１００ｒの導通状態の等価回路図である。スイッチモジュール１００ｒの導通状態において、ＦＥＴ２２はオフであり、抵抗ＲＤＳは、ＦＥＴ２２のオフ状態におけるドレインソース間抵抗（オフ抵抗）を示す。ＣＧＤはゲートドレイン間容量を、ＣＧＳはＦＥＴ２２のゲートソース間容量を示す。半導体製造プロセスにもよるが、ここではＣＧＤ≒ＣＧＳが成り立つものとする。
【０００７】
図１（ｄ）は、スイッチモジュール１００ｒの交流信号に対する等価回路図である。交流信号に対して、制御電圧ＶＣを生成するドライバの出力インピーダンスは十分に低いため、制御ポートＰ３は高周波成分に対して接地されているとみなすことができる。
【０００８】
スイッチモジュール１００ｒの導通状態において、スイッチモジュール１００ｒには入力ポートＰ１への入力信号が伝搬する。したがって、ＦＥＴ２２のドレインソース間電圧ＶＤＳは、入力信号の電圧ＶＩＮと等しくなる。またＦＥＴ２２のゲートには、ドレインソース間電圧ＶＤＳを、ゲートドレイン間インピーダンスＺＧＤと、ゲートソース間インピーダンスＺＧＳに応じて分圧された電圧が発生する。なおＦＥＴのソースは接地されているため、入力電圧ＶＩＮは、ドレインソース間電圧ＶＤＳに対応する。
ＺＧＤ＝１／ωＣＧＤ
ＺＧＳ＝ＲＣ／／（１／ωＣＧＳ）
「／／」は、並列なインピーダンス成分の合成を表す演算子である。
【０００９】
図２は、ドレインソース間電圧ＶＤＳに対する、ゲートドレイン間電圧ＶＧＤ、ゲートソース間電圧ＶＧＳそれぞれの比率（ＶＧＤ／ＶＤＳ、ＶＧＳ／ＶＤＳ）の周波数依存性を示す図である。比率は、和が１となるように正規化される。ここでは、ＣＧＳ＝ＣＧＤ＝３０ｆＦ、ＲＣ＝１０ｋΩ、ＲＤＳ＝１００ｋΩとしている。
【００１０】
ω＞＞１／（ωＲＣＣＧ）が成り立つ高周波領域では、ＲＣは無視しうるため、ＺＧＳ≒１／ωＣＧＳが成り立つ。すなわちＺＧＳ≒ＺＧＤが成り立ち、分圧比は０．５となる。
一方、ω＜＜１／（ωＲＣＣＧ）が成り立つ低周波領域では、ＣＧＳが無視しうるため、ＺＧＳ≒ＲＣが成り立つ。したがって、ＺＧＳ＜＜ＺＧＳとなる。
【００１１】
図３は、ＦＥＴのドレインソース間、ゲートドレイン間、ゲートソース間それぞれの電圧波形図である。図３では、入力電圧ＶＩＮの周波数が低い領域の波形が示される。入力電圧ＶＩＮ、すなわちドレインソース間電圧ＶＤＳは、接地電位を中心としてスイングする。
【００１２】
ＦＥＴ２２をオフするために、制御ポートＰ３には負の制御電圧ＶＣが入力される。ゲートドレイン間電圧ＶＧＤおよびゲートソース間電圧ＶＧＳは、負の制御電圧ＶＣを中心として、逆相でスイングする。そしてそれらの振幅の比は、図２に示す周波数依存性を有しており、低周波領域では、ＶＧＤ：ＶＧＳ＝０．９：０．１となる。
【００１３】
ここで、伝送路１０を伝搬する入力電圧の歪み特性は、ゲートドレイン間電圧ＶＧＤの最大値（ＶＧＤ−Ｍａｘ）と、ＦＥＴのしきい値電圧Ｖｔｈとの差ΔＶが大きいほど良く、差ΔＶが小さくなるほど悪化する。なぜなら、ゲートドレイン間電圧ＶＧＤがしきい値電圧Ｖｔｈ程度に大きくなると、ＦＥＴ２２が完全なオフ状態を保てなくなり、ゲートドレイン間電圧ＶＧＤに応じて、オフ抵抗ＲＤＳが変動するようになるからである。
【００１４】
なお、ゲートソース間電圧ＶＧＳの最大値とＦＥＴのしきい値電圧Ｖｔｈとの差が小さくなる場合も歪み特性は悪化するが、図２から明らかなように、ゲートソース間電圧ＶＧＳの振幅は、ゲートドレイン間電圧ＶＧＤの振幅以下であることが保証されるため、ここでは考慮しない。
【００１５】
電位差ΔＶを大きくするためには、以下のアプローチが考えられる。
第１は、ＦＥＴのしきい値電圧Ｖｔｈを浅く、すなわち、０Ｖに近づけることである。しかしながらＦＥＴのしきい値電圧Ｖｔｈは半導体製造プロセス固有の値であるため、このアプローチをとる場合、採用可能な半導体製造が著しく制約されることとなる。
【００１６】
第２は、制御電圧ＶＣを下げることである。ところが制御電圧ＶＣを下げると、ゲートドレイン間電圧ＶＧＳの最小値ＶＧＳ−Ｍｉｎもこれに追従して低下することとなる。これにより、ゲートドレイン間耐圧ＶＧＤＯに対する尤度が低下し、回路の信頼性に影響を及ぼすこととなり好ましくない。そもそも現状において、制御電圧ＶＣは、ゲートドレイン耐圧を考慮して決定されており、制御電圧ＶＣをさらに低下させることは困難である。
【００１７】
すなわち、図１（ｂ）のスイッチモジュール１００ｒは、低周波数領域において歪み特性が悪化するという本質的な問題を有している。
【００１８】
本発明は係る状況に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、半導体スイッチの低周波数領域での歪み特性の改善にある。
【課題を解決するための手段】
【００１９】
本発明のある態様は、スイッチモジュールに関する。スイッチモジュールは、入力ポートと、出力ポートと、制御電圧が入力される制御ポートと、入力ポートと出力ポートの間を接続する伝送路と、伝送路と接地端子の間に設けられたシャントスイッチと、を備える。シャントスイッチは、そのドレイン、ソースの一方が伝送路と接続され、そのドレイン、ソースの他方が接地端子に接続されたＦＥＴ（Field Effect Transistor）と、ＦＥＴのゲートと制御ポートの間に設けられた第１抵抗と、ＦＥＴのゲートと伝送路の間に設けられた第２抵抗と、を備える。
【００２０】
この態様によると、第２抵抗を設けることにより、それが無い場合に比べて、低周波成分に対する、ＦＥＴのゲートと伝送線路の間のインピーダンスを小さくすることができる。ＦＥＴのゲートと伝送線路間の合成インピーダンスと、ＦＥＴのゲートと接地端子間の合成インピーダンスを近づけることができ、ＦＥＴのゲートと伝送線路の間の電圧を従来よりも低くすることができ、歪み特性を改善することができる。
【００２１】
第１抵抗と第２抵抗それぞれの抵抗値は、実質的に等しくてもよい。
あるいは、第２抵抗の抵抗値は、第１抵抗の抵抗値の０．５倍〜２倍の範囲であってもよい。
【００２２】
第１抵抗および第２抵抗それぞれの抵抗値は、（ａ）第２抵抗と、ＦＥＴのゲートドレイン間容量、ゲートソース間容量のうち第２抵抗に並列な一方との合成インピーダンスと、（ｂ）ゲートと制御ポートの間の抵抗成分と、ＦＥＴのゲートソース間容量、ゲートドレイン間容量の他方の合成インピーダンスと、が少なくともひとつの周波数で等しくなるように定められていてもよい。
【００２３】
ＦＥＴのゲートソース間容量とそのゲートドレイン間容量は実質的に等しく、第１抵抗と第２抵抗の抵抗値は実質的に等しくてもよい。この場合、すべての周波数帯域において、ＦＥＴのゲートと伝送線路間の合成インピーダンスと、ＦＥＴのゲートと接地端子間の合成インピーダンスが等しくなるため、広い周波数帯域で歪み特性を改善できる。
【００２４】
第１抵抗および第２抵抗それぞれの抵抗値は、入力ポートに入力される信号の周波数として想定される範囲において、（ａ）第２抵抗と、ＦＥＴのゲートドレイン間容量、ゲートソース間容量のうち第２抵抗に並列な一方との合成インピーダンスと、（ｂ）ゲートと制御ポートの間の抵抗成分と、ＦＥＴのゲートソース間容量、ゲートドレイン間容量の他方との合成インピーダンスと、の比は、０．８：０．２〜０．５：０．５の範囲に含まれるように定められていてもよい。
【００２５】
ある態様のスイッチモジュールは、制御ポートとＦＥＴのゲートの間に、第１抵抗と直列に、アノードがゲート側となる向きで設けられたダイオードをさらに備えてもよい。ゲートと制御ポートの間の抵抗成分は、第１抵抗に加えて、ダイオードのオン抵抗を含んでもよい。
【００２６】
ある態様のスイッチモジュールは、ひとつの半導体基板上に集積化されてもよい。
【００２７】
本発明の別の態様は、試験装置に関する。試験装置は、上述のいずれかの態様のスイッチモジュールを備える。この態様によれば、広い周波数帯域において、被試験デバイスを低歪みで試験することができる。
【００２８】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２９】
本発明のある態様によれば、低周波数帯域における歪み特性を改善できる。
【図面の簡単な説明】
【００３０】
【図１】図１（ａ）〜（ｄ）は、本発明者が検討したＦＥＴを利用したスイッチモジュールの構成を示す回路図である。
【図２】ドレインソース間電圧ＶＤＳに対する、ゲートドレイン間電圧ＶＧＤ、ゲートソース間電圧ＶＧＳそれぞれの比率（ＶＧＤ／ＶＤＳ、ＶＧＳ／ＶＤＳ）の周波数依存性を示す図である。
【図３】ＦＥＴのドレインソース間、ゲートドレイン間、ゲートソース間それぞれの電圧波形図である。
【図４】図４（ａ）〜（ｃ）は、実施の形態に係るスイッチモジュールの構成を示す回路図である。
【図５】ＦＥＴのドレインソース間電圧ＶＤＳに対する、ゲートドレイン間電圧ＶＧＤ、ゲートソース間電圧ＶＧＳそれぞれの比率（ＶＧＤ／ＶＤＳ、ＶＧＳ／ＶＤＳ）の周波数依存性を示す図である。
【図６】ＦＥＴのドレインソース間、ゲートドレイン間、ゲートソース間それぞれの電圧波形図である。
【図７】図４（ａ）のスイッチモジュールのＰ１ｄＢ特性の周波数依存性を示す図である。
【図８】変形例に係るスイッチモジュールの構成を示す回路図である。
【図９】マルチポートのスイッチモジュールの構成を示す回路図である。
【図１０】第２の変形例に係るスイッチモジュールの構成を示す回路図である。
【図１１】半導体試験装置の構成例を示すブロック図である。
【発明を実施するための形態】
【００３１】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００３２】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００３３】
図４（ａ）は、実施の形態に係るスイッチモジュール１００の構成を示す回路図である。スイッチモジュール１００は、入力ポートＰ１、出力ポートＰ２、制御ポートＰ３、伝送路１０、シャントスイッチ２０、を備える。スイッチモジュール１００は、ひとつの半導体基板上に集積化されたいわゆるＭＭＩＣ（Monolithic Microwave Integrated Circuit）として構成される。
【００３４】
図４（ａ）のスイッチモジュール１００は、図１（ａ）のスイッチモジュール１００ｒと同様の機能を有する。すなわち、導通状態においてはシャントスイッチ２０がオフとなり、入力ポートＰ１に入力された入力信号を、出力ポートＰ２から出力し、遮断状態において、シャントスイッチ２０がオンとなり、入力信号を遮断する。シャントスイッチは、ＦＥＴ２２、第１抵抗Ｒ１、第２抵抗Ｒ２を含む。
【００３５】
本実施の形態では、シャントスイッチ２０がＮチャンネルのＦＥＴ２２を含む場合を説明する。ＦＥＴ２２は、ＭＥＳＦＥＴ（Metal-Semiconductor Field Effect Transistor）であってもよいし、ＨＥＭＴ（High Electron Mobility Transistor）であってもよい。伝送路１０は、入力ポートＰ１と出力ポートＰ２の間を接続する。制御ポートＰ３には、シャントスイッチの状態を切りかえるための制御電圧ＶＣが入力される。
【００３６】
ＦＥＴ２２のドレイン、ソースの一方（本実施の形態においてドレイン）は、伝送路１０と接続される。ＦＥＴ２２のドレイン、ソースの他方（本実施の形態においてソース）は、接地端子に接続される。
【００３７】
第１抵抗Ｒ１は、ＦＥＴ２２のゲートと制御ポートＰ３の間に設けられる。第２抵抗Ｒ２は、ＦＥＴ２２のゲートと伝送路１０の間に設けられる。
【００３８】
以上がスイッチモジュール１００の基本的な構成である。続いて、第１抵抗Ｒ１および第２抵抗Ｒ２それぞれの抵抗値の好ましい設計方法を説明する。
【００３９】
図４（ｂ）は、図４（ａ）のスイッチモジュール１００の導通状態における等価回路図である。スイッチモジュール１００の導通状態において、ＦＥＴ２２はオフである。抵抗ＲＤＳは、ＦＥＴ２２のオフ抵抗である。ＣＧＳはＦＥＴ２２のゲートソース間容量、ＣＧＤはゲートドレイン間容量を示す。図４（ｃ）は、スイッチモジュール１００の高周波成分に対する等価回路図である。交流信号に対して、制御電圧ＶＣを生成するドライバの出力インピーダンスは十分に低いため、制御ポートＰ３は高周波成分に対しては接地とみなすことができる。
【００４０】
第１抵抗Ｒ１および第２抵抗Ｒ２の抵抗値は、
（ａ）第２抵抗Ｒ２と、ＦＥＴ２２のゲートドレイン間容量、ゲートソース間容量のうち第２抵抗Ｒ２に並列な一方（本実施の形態において、ゲートドレイン間容量ＣＧＤ）との合成インピーダンスＺＧＤと、
（ｂ）ＦＥＴ２２のゲートと制御ポートＰ３の間の抵抗成分、すなわち第１抵抗Ｒ１と、ＦＥＴ２２のゲートソース間容量、ゲートドレイン間容量の他方（本実施の形態において、ゲートソース間容量ＣＧＳ）との合成インピーダンスＺＧＳと、
の関係から決定される。
【００４１】
合成インピーダンスＺＧＤ、ＺＧＳはそれぞれ、式（１）、（２）で与えられる。
ＺＧＤ＝Ｒ２／／ＣＧＤ＝（１／Ｒ２＋ｊωＣＧＤ）−１ …（１）
ＺＧＳ＝Ｒ１／／ＣＧＳ＝（１／Ｒ１＋ｊωＣＧＤ）−１ …（２）
【００４２】
半導体製造プロセスによっては、ＦＥＴのゲートソース間容量ＣＧＳと、ゲートドレイン間容量ＣＧＤを実質的に等しく設計することが可能である。この場合には、第１抵抗Ｒ１と第２抵抗Ｒ２の抵抗値を実質的に等しくすることが望ましい。なお第１抵抗Ｒ１の抵抗値は、伝送路１０を伝搬する入力信号が、制御ポートＰ３に漏れるのを十分に遮断しうる程度に大きく、たとえば数ｋΩ以上で構成することが望ましい。抵抗Ｒ１、Ｒ２の抵抗値は高ければ高いほど望ましいが、ＭＭＩＣで構成される抵抗は、抵抗値と面積が比例する。したがって現実的な回路面積を考慮すると、抵抗Ｒ１、Ｒ２は、数ｋΩ〜２０ｋΩの範囲としてもよい。
【００４３】
このように設計されたスイッチモジュール１００の動作を説明する。
【００４４】
スイッチモジュール１００の導通状態において、ＦＥＴ２２のドレインソース間電圧ＶＤＳは、入力信号の電圧ＶＩＮと等しくなる。
図５は、ＦＥＴ２２のドレインソース間電圧ＶＤＳに対する、ゲートドレイン間電圧ＶＧＤ、ゲートソース間電圧ＶＧＳそれぞれの比率（ＶＧＤ／ＶＤＳ、ＶＧＳ／ＶＤＳ）の周波数依存性を示す図である。ここでは、ＣＧＳ＝ＣＧＤ＝３０ｆＦ、Ｒ１＝Ｒ２＝１０ｋΩ、ＲＤＳ＝１００ｋΩとしている。
【００４５】
ＣＧＳ＝ＣＧＤ、Ｒ１＝Ｒ２が成り立つとき、周波数にかかわらず、ＺＧＤ＝ＺＧＳが成り立つ。したがって、分圧比は周波数によらずに０．５：０．５となり、ゲートドレイン間電圧ＶＧＤとゲートソース間電圧ＶＧＳの振幅は等しくなる。
【００４６】
図６は、ＦＥＴのドレインソース間、ゲートドレイン間、ゲートソース間それぞれの電圧波形図である。入力電圧ＶＩＮ、すなわちドレインソース間電圧ＶＤＳは、接地電位を中心としてスイングする。上述のように、ドレインソース間電圧ＶＤＳは、０．５：０．５で分圧されため、ゲートソース間電圧ＶＧＳ、ゲートドレイン間電圧ＶＧＤは、制御電圧ＶＣを中心として、互いに逆相で等しい振幅でスイングする。
【００４７】
以上がスイッチモジュール１００の動作である。
スイッチモジュール１００の利点は、図５の波形図と図３の波形図との対比によって明確となる。
図１（ｂ）のスイッチモジュール１００ｒでは、低周波領域において、ゲートドレイン間電圧ＶＧＤの振幅と、ゲートソース間電圧ＶＧＳの振幅の比は、０．９：０．１程度であった。これにより、ゲートドレイン電圧ＶＧＤのピーク電圧が高くなり、しきい値電圧ＶｔｈとのマージンΔＶが小さくなり、歪み特性が悪化していた。
【００４８】
これに対して、図４（ａ）のスイッチモジュール１００では、ゲートドレイン間電圧ＶＧＤの振幅と、ゲートソース間電圧ＶＧＳの振幅の比は、０．５：０．５となる。つまり図４（ａ）のスイッチモジュール１００におけるゲートドレイン間電圧ＶＧＤの振幅は、図１（ｂ）のスイッチモジュール１００ｒにおけるゲートドレイン電圧ＶＧＤの振幅の５／９倍小さくなる。これにより、ゲートドレイン電圧ＶＧＤのピーク電圧は、入力電圧ＶＩＮの振幅ＶＤＳの０．４倍、低くなり、しきい値電圧ＶｔｈとのマージンΔＶは、ＶＤＳ×０．４だけ大きくなる。これにより、スイッチモジュール１００は低周波領域において良好な歪み特性を得ることができる。
【００４９】
歪み特性の指標のひとつとして、Ｐ１ｄＢが利用される。Ｐ１ｄＢは、１ｄＢ利得圧縮点とも呼ばれる。理想的な線形デバイスでは、入力信号に対する利得は一定である。ところが、入力信号の信号レベルが増大するに従って、利得が低下する。Ｐ１ｄＢは、入力信号の利得が、理想状態から１ｄＢ低下するポイントでの入力信号レベルを示す。
【００５０】
図７は、図４（ａ）のスイッチモジュール１００のＰ１ｄＢ特性の周波数依存性を示す。特性（Ｉ）が図４（ａ）のスイッチモジュール１００の特性を、特性（II）が図１（ｂ）のスイッチモジュール１００ｒの特性を示す。図４（ａ）のスイッチモジュール１００では、図１（ｂ）のスイッチモジュール１００ｂに比べて、１ＭＨｚにおけるＰ１ｄＢ特性が、約３．５ｄＢ改善されることがわかる。
【００５１】
このように、本実施の形態に係るスイッチモジュール１００によれば、図１（ｂ）のスイッチモジュール１００ｒに比べて歪み特性を改善することができる。
【００５２】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００５３】
ＣＧＤ＝ＣＧＳが成り立つ場合について説明したが、半導体製造プロセスによっては、２つの容量ＣＧＤとＣＧＳが異なる場合もあり得る。この場合であっても、第１抵抗Ｒ１と第２抵抗Ｒ２の抵抗値を実質的に等しく設計することにより、低周波領域での歪み特性を改善することができる。
【００５４】
なぜなら、ＦＥＴのゲート容量ＣＧＤ、ＣＧＳは、ＦＥＴのサイズにも依存するが、典型的には数ｆＦ〜数ｐＦのオーダーであるため、式（１）、（２）で与えられる合成インピーダンスは、ＭＨｚ程度の低周波領域において抵抗成分が支配的となる。したがって、第１抵抗Ｒ１と第２抵抗Ｒ２の抵抗値を実質的に等しく設計することにより、低周波領域における合成インピーダンスＺＧＤ、ＺＧＳの値を近づけることができ、ゲートドレイン間電圧ＶＧＤの振幅を小さくすることができ、歪み特性を改善することができる。
【００５５】
なお、第１抵抗Ｒ１と第２抵抗Ｒ２は完全に等しくする必要はなく、スイッチモジュール１００に要求される歪み特性を満足するように、抵抗値を決めればよい。スイッチモジュール１００をＭＭＩＣで構成する場合、抵抗の回路面積は、抵抗値に応じて増大するため、抵抗値を極力小さく設計したい場合がある。このような場合、要求される歪み特性を満たす範囲において、第２抵抗の抵抗値を小さく設計すればよい。具体的には第２抵抗Ｒ２を、第１抵抗Ｒ１の０．５倍〜２倍の範囲で設計してもよい。第１抵抗Ｒ１の０．５倍程度の第２抵抗Ｒ２であっても、ゲートドレイン間に挿入することにより、歪み特性を改善することができる。
【００５６】
ＦＥＴのゲート容量ＣＧＤ、ＣＧＳを一致させることが困難な場合、すべての周波数帯域において、合成インピーダンスＺＧＤ、ＺＣＳは異なる周波数依存性を有するため、すべての周波数で一致させることはできない。
一方で、ある状況においては、あるピンポイントの周波数、もしくは限定された狭い周波数範囲において、良好な歪み特性を実現したい場合がある。この場合、合成インピーダンスＺＧＤ、ＺＧＳが、入力信号として想定される周波数範囲内のターゲットとなる周波数（もしくは周波数範囲）において等しくなるように、第１抵抗Ｒ１と第２抵抗Ｒ２の抵抗値を定めてもよい。
【００５７】
あるいは、別の状況においては、なるべく広い周波数範囲で歪み特性を改善することを優先させたい場合もある。この場合、入力信号として想定される全周波数範囲において、合成インピーダンスＺＧＤ、ＺＧＳの比が、所定の範囲に含まれるように、第１抵抗Ｒ１と第２抵抗Ｒ２の抵抗値を定めてもよい。具体的には、全周波数範囲において、合成インピーダンスＺＧＤ、ＺＧＳの比を、０．８：０．２〜０．５：０．５の範囲に含まれるように、抵抗値Ｒ１、Ｒ２を決定してもよい。
【００５８】
比が０．２：０．８の場合であっても、比０．１：０．９に比べれば、ゲートドレイン間電圧ＶＧＤを、０．８／０．９倍に圧縮することができ、これにより電圧マージンΔＶが増大するため、歪み特性を改善することができる。
【００５９】
図８は、第１の変形例に係るスイッチモジュール１００ａの構成を示す回路図である。スイッチモジュール１００ａは、ダイオードＤ１をさらに備える。ダイオードＤ１は、制御ポートＰ３とＦＥＴ２２のゲートの間に、第１抵抗Ｒ１と直列に、かつアノードがＦＥＴ２２のゲート側となる向きで設けられる。
【００６０】
この変形例では、合成インピーダンスＺＧＳを計算する際の、ＦＥＴ２２のゲートと制御ポートＰ３の間の抵抗成分Ｒ１’として、第１抵抗Ｒ１に加えて、ダイオードＤ１のオン抵抗ＲＯＮの和を利用すればよい。
【００６１】
ＦＥＴ２２としては、ＰチャンネルのＦＥＴを用いてもよい。この場合、上述の説明において、ドレインをソースと、ソースをドレインと読み替えてもよい。
【００６２】
実施の形態では、入力ポートＰ１が１つ、出力ポートＰ２が１つのＳＰＳＴスイッチを説明したが、実施の形態に係るスイッチモジュール１００を、入力ポートＰ１を共通として２個並列に接続してＳＰＤＴ（Single Port Double Throw）構成としてもよいし、３個並列に接続してＳＰ３Ｔ（Single Port Triple Throw）構成としてもよい。あるいは、任意のＮ個（Ｎは２以上の整数）のスイッチモジュールを並列に接続してもよい。図９は、マルチポートのスイッチモジュール１００ｂの構成を示す回路図である。
【００６３】
図１０は、第２の変形例に係るスイッチモジュール１００ｃの構成を示す回路図である。
スイッチモジュール１００ｃに示すように、入力ポートＰ１と出力ポートＰ２の間の伝送路１０には、複数のシャントスイッチ２０を接続してもよい。
【００６４】
スイッチモジュール１００ｃは、シャントスイッチ２０に加えてシリーズスイッチ３０をさらに備える。シリーズスイッチ３０は、伝送路１０の経路上に、シャントスイッチ２０よりも入力ポートＰ１側に設けられる。シリーズスイッチ３０は、入力ポートＰ１、出力ポートＰ２間が導通状態において、オン状態となる。つまり、シャントスイッチ２０と相補的に制御される。シリーズスイッチ３０を設けることにより、スイッチモジュール１００ｃの遮断状態における入力ポートＰ１、出力ポートＰ２間のアイソレーションを高めることができる。
【００６５】
スイッチモジュール１００ｃが、図９に示すようなマルチポートのスイッチマトリクスに利用される場合、シリーズスイッチ３０は、シャントスイッチ２０と同様に構成することが望ましい。なぜなら、あるチャンネルを遮断状態とするとき、そのチャンネルのシリーズスイッチ３０はオフ、そのチャンネルのシャントスイッチ２０はオンとなり、シリーズスイッチ３０が、別のチャンネルに対して、オフ状態のシャントスイッチとして作用するためである。
【００６６】
シリーズスイッチ３０は、第２ＦＥＴ３２、第２制御ポートＰ４、第３抵抗Ｒ３、第４抵抗Ｒ４を備える。
第２ＦＥＴ３２は、伝送路１０の経路上に設けられる。第２制御ポートＰ４には、第２制御電圧ＶＣ２が印加される。第３抵抗Ｒ３は、第２制御ポートＰ４と第２ＦＥＴ３２のゲートの間に設けられる。第４抵抗Ｒ４は、第２ＦＥＴ３２のゲートと入力ポートＰ１の間に設けられる。
【００６７】
シリーズスイッチ３０をこのように構成することにより、遮断状態のチャンネルのシリーズスイッチ３０が、導通状態のチャンネルの歪み特性を悪化させるのを抑制できる。
【００６８】
最後に、スイッチモジュール１００の用途を説明する。スイッチモジュール１００は、半導体試験装置に利用される。図１１は、半導体試験装置の構成例を示すブロック図である。たとえば半導体試験装置２は、信号発生器ＳＧ、シグナルアナライザＳＡ、スイッチモジュール１００＿１、１００＿２を備える。信号発生器ＳＧは、ＤＵＴ（被試験デバイス）１に供給すべき高周波の試験信号を生成する。シグナルアナライザＳＡは、ＤＵＴ１からの信号を解析する。たとえばシグナルアナライザＳＡは、デジタルサンプラ、スペクトラムアナライザ、ネットワークアナライザ、変調解析回路などを備えてもよい。
【００６９】
スイッチモジュール１００は、このような試験装置２において、ある経路の遮断、導通を切りかえたり、複数の信号経路のうち任意のものを選択するために設けられる。その構成は、上述の実施の形態あるいはその変形例で説明した通りである。試験装置２に、上述のスイッチモジュール１００を利用することにより、信号発生器ＳＧが発生した信号を、低歪みでＤＵＴ１に供給でき、あるいはＤＵＴ１が発生した信号を、低歪みでシグナルアナライザに入力できるため、試験精度を高めることができる。なお、スイッチモジュール１００の位置は例示であり、試験装置２の任意の箇所で利用することができる。
【００７０】
またスイッチモジュール１００の用途は試験装置２には限定されず、幅広い周波数の信号を利用するさまざまなアプリケーションに利用できる。
【００７１】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。
【符号の説明】
【００７２】
１００…スイッチモジュール、Ｐ１…入力ポート、Ｐ２…出力ポート、Ｐ３…制御ポート、１０…伝送路、２０…シャントスイッチ、２２…ＦＥＴ、Ｒｃ…制御抵抗、Ｒ１…第１抵抗、Ｒ２…第２抵抗、Ｄ１…ダイオード、３０…シリーズスイッチ、３２…第２ＦＥＴ、Ｒ３…第３抵抗、Ｒ４…第４抵抗、Ｐ４…第２制御ポート、１…ＤＵＴ、２…試験装置。
【技術分野】
【０００１】
本発明は、半導体スイッチに関する。
【背景技術】
【０００２】
電気信号の遮断、導通を制御するために、あるいは高周波回路のインピーダンスを切りかえるために半導体スイッチが利用される。数ＧＨｚの高周波信号を扱う場合、ＧａＡｓ（ガリウム砒素）をはじめとするIII-V属化合物半導体のＦＥＴ（Field Effect Transistor）を用いた半導体スイッチ（以下、単にスイッチと称する）が利用される。
【０００３】
図１（ａ）〜（ｄ）は、本発明者が検討したＦＥＴを利用したスイッチモジュールの構成を示す回路図である。図１（ａ）はスイッチモジュール１００ｒの回路ブロック図を示す。スイッチモジュール１００ｒは、入力ポートＰ１、出力ポート（スローポートとも称される）Ｐ２、制御ポートＰ３、入力ポートＰ１と出力ポートＰ２の間を接続する伝送路１０、伝送路１０と接地端子間に設けられたシャントスイッチ２０、を備える。制御電圧ＶＣは、ハイレベル、ローレベルの２値で切りかえられる。シャントスイッチ２０ｒは、ＳＰＳＴ（Single Pole Single Throw）型のスイッチで構成され、制御電圧ＶＣに応じてオン、オフが切りかえ可能に構成される。シャントスイッチ２０ｒがオフのとき入力ポートＰ１と出力ポートＰ２間は導通状態となり、シャントスイッチ２０ｒがオンのとき、入力ポートＰ１と出力ポートＰ２間は遮断状態となる。
【０００４】
図１（ｂ）は、スイッチモジュール１００ｒの構成を示す回路図である。シャントスイッチ２０ｒは、化合物半導体のＦＥＴ２２と、制御抵抗ＲＣと、を含む。ＦＥＴ２２のソースは接地され、ドレインは伝送路１０と接続される。制御抵抗ＲＣは、ＦＥＴ２２のゲートと制御ポートＰ３の間に、伝送路１０を伝送する高周波信号がＦＥＴ２２のゲートを介して、制御電圧ＶＣを発生するドライバ（電圧源）へと漏洩するのを抑制するために設けられる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明者は、このようなスイッチモジュール１００ｒについて検討した結果、以下の課題を認識するに至った。
【０００６】
図１（ｃ）は寄生素子等を考慮したスイッチモジュール１００ｒの導通状態の等価回路図である。スイッチモジュール１００ｒの導通状態において、ＦＥＴ２２はオフであり、抵抗ＲＤＳは、ＦＥＴ２２のオフ状態におけるドレインソース間抵抗（オフ抵抗）を示す。ＣＧＤはゲートドレイン間容量を、ＣＧＳはＦＥＴ２２のゲートソース間容量を示す。半導体製造プロセスにもよるが、ここではＣＧＤ≒ＣＧＳが成り立つものとする。
【０００７】
図１（ｄ）は、スイッチモジュール１００ｒの交流信号に対する等価回路図である。交流信号に対して、制御電圧ＶＣを生成するドライバの出力インピーダンスは十分に低いため、制御ポートＰ３は高周波成分に対して接地されているとみなすことができる。
【０００８】
スイッチモジュール１００ｒの導通状態において、スイッチモジュール１００ｒには入力ポートＰ１への入力信号が伝搬する。したがって、ＦＥＴ２２のドレインソース間電圧ＶＤＳは、入力信号の電圧ＶＩＮと等しくなる。またＦＥＴ２２のゲートには、ドレインソース間電圧ＶＤＳを、ゲートドレイン間インピーダンスＺＧＤと、ゲートソース間インピーダンスＺＧＳに応じて分圧された電圧が発生する。なおＦＥＴのソースは接地されているため、入力電圧ＶＩＮは、ドレインソース間電圧ＶＤＳに対応する。
ＺＧＤ＝１／ωＣＧＤ
ＺＧＳ＝ＲＣ／／（１／ωＣＧＳ）
「／／」は、並列なインピーダンス成分の合成を表す演算子である。
【０００９】
図２は、ドレインソース間電圧ＶＤＳに対する、ゲートドレイン間電圧ＶＧＤ、ゲートソース間電圧ＶＧＳそれぞれの比率（ＶＧＤ／ＶＤＳ、ＶＧＳ／ＶＤＳ）の周波数依存性を示す図である。比率は、和が１となるように正規化される。ここでは、ＣＧＳ＝ＣＧＤ＝３０ｆＦ、ＲＣ＝１０ｋΩ、ＲＤＳ＝１００ｋΩとしている。
【００１０】
ω＞＞１／（ωＲＣＣＧ）が成り立つ高周波領域では、ＲＣは無視しうるため、ＺＧＳ≒１／ωＣＧＳが成り立つ。すなわちＺＧＳ≒ＺＧＤが成り立ち、分圧比は０．５となる。
一方、ω＜＜１／（ωＲＣＣＧ）が成り立つ低周波領域では、ＣＧＳが無視しうるため、ＺＧＳ≒ＲＣが成り立つ。したがって、ＺＧＳ＜＜ＺＧＳとなる。
【００１１】
図３は、ＦＥＴのドレインソース間、ゲートドレイン間、ゲートソース間それぞれの電圧波形図である。図３では、入力電圧ＶＩＮの周波数が低い領域の波形が示される。入力電圧ＶＩＮ、すなわちドレインソース間電圧ＶＤＳは、接地電位を中心としてスイングする。
【００１２】
ＦＥＴ２２をオフするために、制御ポートＰ３には負の制御電圧ＶＣが入力される。ゲートドレイン間電圧ＶＧＤおよびゲートソース間電圧ＶＧＳは、負の制御電圧ＶＣを中心として、逆相でスイングする。そしてそれらの振幅の比は、図２に示す周波数依存性を有しており、低周波領域では、ＶＧＤ：ＶＧＳ＝０．９：０．１となる。
【００１３】
ここで、伝送路１０を伝搬する入力電圧の歪み特性は、ゲートドレイン間電圧ＶＧＤの最大値（ＶＧＤ−Ｍａｘ）と、ＦＥＴのしきい値電圧Ｖｔｈとの差ΔＶが大きいほど良く、差ΔＶが小さくなるほど悪化する。なぜなら、ゲートドレイン間電圧ＶＧＤがしきい値電圧Ｖｔｈ程度に大きくなると、ＦＥＴ２２が完全なオフ状態を保てなくなり、ゲートドレイン間電圧ＶＧＤに応じて、オフ抵抗ＲＤＳが変動するようになるからである。
【００１４】
なお、ゲートソース間電圧ＶＧＳの最大値とＦＥＴのしきい値電圧Ｖｔｈとの差が小さくなる場合も歪み特性は悪化するが、図２から明らかなように、ゲートソース間電圧ＶＧＳの振幅は、ゲートドレイン間電圧ＶＧＤの振幅以下であることが保証されるため、ここでは考慮しない。
【００１５】
電位差ΔＶを大きくするためには、以下のアプローチが考えられる。
第１は、ＦＥＴのしきい値電圧Ｖｔｈを浅く、すなわち、０Ｖに近づけることである。しかしながらＦＥＴのしきい値電圧Ｖｔｈは半導体製造プロセス固有の値であるため、このアプローチをとる場合、採用可能な半導体製造が著しく制約されることとなる。
【００１６】
第２は、制御電圧ＶＣを下げることである。ところが制御電圧ＶＣを下げると、ゲートドレイン間電圧ＶＧＳの最小値ＶＧＳ−Ｍｉｎもこれに追従して低下することとなる。これにより、ゲートドレイン間耐圧ＶＧＤＯに対する尤度が低下し、回路の信頼性に影響を及ぼすこととなり好ましくない。そもそも現状において、制御電圧ＶＣは、ゲートドレイン耐圧を考慮して決定されており、制御電圧ＶＣをさらに低下させることは困難である。
【００１７】
すなわち、図１（ｂ）のスイッチモジュール１００ｒは、低周波数領域において歪み特性が悪化するという本質的な問題を有している。
【００１８】
本発明は係る状況に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、半導体スイッチの低周波数領域での歪み特性の改善にある。
【課題を解決するための手段】
【００１９】
本発明のある態様は、スイッチモジュールに関する。スイッチモジュールは、入力ポートと、出力ポートと、制御電圧が入力される制御ポートと、入力ポートと出力ポートの間を接続する伝送路と、伝送路と接地端子の間に設けられたシャントスイッチと、を備える。シャントスイッチは、そのドレイン、ソースの一方が伝送路と接続され、そのドレイン、ソースの他方が接地端子に接続されたＦＥＴ（Field Effect Transistor）と、ＦＥＴのゲートと制御ポートの間に設けられた第１抵抗と、ＦＥＴのゲートと伝送路の間に設けられた第２抵抗と、を備える。
【００２０】
この態様によると、第２抵抗を設けることにより、それが無い場合に比べて、低周波成分に対する、ＦＥＴのゲートと伝送線路の間のインピーダンスを小さくすることができる。ＦＥＴのゲートと伝送線路間の合成インピーダンスと、ＦＥＴのゲートと接地端子間の合成インピーダンスを近づけることができ、ＦＥＴのゲートと伝送線路の間の電圧を従来よりも低くすることができ、歪み特性を改善することができる。
【００２１】
第１抵抗と第２抵抗それぞれの抵抗値は、実質的に等しくてもよい。
あるいは、第２抵抗の抵抗値は、第１抵抗の抵抗値の０．５倍〜２倍の範囲であってもよい。
【００２２】
第１抵抗および第２抵抗それぞれの抵抗値は、（ａ）第２抵抗と、ＦＥＴのゲートドレイン間容量、ゲートソース間容量のうち第２抵抗に並列な一方との合成インピーダンスと、（ｂ）ゲートと制御ポートの間の抵抗成分と、ＦＥＴのゲートソース間容量、ゲートドレイン間容量の他方の合成インピーダンスと、が少なくともひとつの周波数で等しくなるように定められていてもよい。
【００２３】
ＦＥＴのゲートソース間容量とそのゲートドレイン間容量は実質的に等しく、第１抵抗と第２抵抗の抵抗値は実質的に等しくてもよい。この場合、すべての周波数帯域において、ＦＥＴのゲートと伝送線路間の合成インピーダンスと、ＦＥＴのゲートと接地端子間の合成インピーダンスが等しくなるため、広い周波数帯域で歪み特性を改善できる。
【００２４】
第１抵抗および第２抵抗それぞれの抵抗値は、入力ポートに入力される信号の周波数として想定される範囲において、（ａ）第２抵抗と、ＦＥＴのゲートドレイン間容量、ゲートソース間容量のうち第２抵抗に並列な一方との合成インピーダンスと、（ｂ）ゲートと制御ポートの間の抵抗成分と、ＦＥＴのゲートソース間容量、ゲートドレイン間容量の他方との合成インピーダンスと、の比は、０．８：０．２〜０．５：０．５の範囲に含まれるように定められていてもよい。
【００２５】
ある態様のスイッチモジュールは、制御ポートとＦＥＴのゲートの間に、第１抵抗と直列に、アノードがゲート側となる向きで設けられたダイオードをさらに備えてもよい。ゲートと制御ポートの間の抵抗成分は、第１抵抗に加えて、ダイオードのオン抵抗を含んでもよい。
【００２６】
ある態様のスイッチモジュールは、ひとつの半導体基板上に集積化されてもよい。
【００２７】
本発明の別の態様は、試験装置に関する。試験装置は、上述のいずれかの態様のスイッチモジュールを備える。この態様によれば、広い周波数帯域において、被試験デバイスを低歪みで試験することができる。
【００２８】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２９】
本発明のある態様によれば、低周波数帯域における歪み特性を改善できる。
【図面の簡単な説明】
【００３０】
【図１】図１（ａ）〜（ｄ）は、本発明者が検討したＦＥＴを利用したスイッチモジュールの構成を示す回路図である。
【図２】ドレインソース間電圧ＶＤＳに対する、ゲートドレイン間電圧ＶＧＤ、ゲートソース間電圧ＶＧＳそれぞれの比率（ＶＧＤ／ＶＤＳ、ＶＧＳ／ＶＤＳ）の周波数依存性を示す図である。
【図３】ＦＥＴのドレインソース間、ゲートドレイン間、ゲートソース間それぞれの電圧波形図である。
【図４】図４（ａ）〜（ｃ）は、実施の形態に係るスイッチモジュールの構成を示す回路図である。
【図５】ＦＥＴのドレインソース間電圧ＶＤＳに対する、ゲートドレイン間電圧ＶＧＤ、ゲートソース間電圧ＶＧＳそれぞれの比率（ＶＧＤ／ＶＤＳ、ＶＧＳ／ＶＤＳ）の周波数依存性を示す図である。
【図６】ＦＥＴのドレインソース間、ゲートドレイン間、ゲートソース間それぞれの電圧波形図である。
【図７】図４（ａ）のスイッチモジュールのＰ１ｄＢ特性の周波数依存性を示す図である。
【図８】変形例に係るスイッチモジュールの構成を示す回路図である。
【図９】マルチポートのスイッチモジュールの構成を示す回路図である。
【図１０】第２の変形例に係るスイッチモジュールの構成を示す回路図である。
【図１１】半導体試験装置の構成例を示すブロック図である。
【発明を実施するための形態】
【００３１】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００３２】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００３３】
図４（ａ）は、実施の形態に係るスイッチモジュール１００の構成を示す回路図である。スイッチモジュール１００は、入力ポートＰ１、出力ポートＰ２、制御ポートＰ３、伝送路１０、シャントスイッチ２０、を備える。スイッチモジュール１００は、ひとつの半導体基板上に集積化されたいわゆるＭＭＩＣ（Monolithic Microwave Integrated Circuit）として構成される。
【００３４】
図４（ａ）のスイッチモジュール１００は、図１（ａ）のスイッチモジュール１００ｒと同様の機能を有する。すなわち、導通状態においてはシャントスイッチ２０がオフとなり、入力ポートＰ１に入力された入力信号を、出力ポートＰ２から出力し、遮断状態において、シャントスイッチ２０がオンとなり、入力信号を遮断する。シャントスイッチは、ＦＥＴ２２、第１抵抗Ｒ１、第２抵抗Ｒ２を含む。
【００３５】
本実施の形態では、シャントスイッチ２０がＮチャンネルのＦＥＴ２２を含む場合を説明する。ＦＥＴ２２は、ＭＥＳＦＥＴ（Metal-Semiconductor Field Effect Transistor）であってもよいし、ＨＥＭＴ（High Electron Mobility Transistor）であってもよい。伝送路１０は、入力ポートＰ１と出力ポートＰ２の間を接続する。制御ポートＰ３には、シャントスイッチの状態を切りかえるための制御電圧ＶＣが入力される。
【００３６】
ＦＥＴ２２のドレイン、ソースの一方（本実施の形態においてドレイン）は、伝送路１０と接続される。ＦＥＴ２２のドレイン、ソースの他方（本実施の形態においてソース）は、接地端子に接続される。
【００３７】
第１抵抗Ｒ１は、ＦＥＴ２２のゲートと制御ポートＰ３の間に設けられる。第２抵抗Ｒ２は、ＦＥＴ２２のゲートと伝送路１０の間に設けられる。
【００３８】
以上がスイッチモジュール１００の基本的な構成である。続いて、第１抵抗Ｒ１および第２抵抗Ｒ２それぞれの抵抗値の好ましい設計方法を説明する。
【００３９】
図４（ｂ）は、図４（ａ）のスイッチモジュール１００の導通状態における等価回路図である。スイッチモジュール１００の導通状態において、ＦＥＴ２２はオフである。抵抗ＲＤＳは、ＦＥＴ２２のオフ抵抗である。ＣＧＳはＦＥＴ２２のゲートソース間容量、ＣＧＤはゲートドレイン間容量を示す。図４（ｃ）は、スイッチモジュール１００の高周波成分に対する等価回路図である。交流信号に対して、制御電圧ＶＣを生成するドライバの出力インピーダンスは十分に低いため、制御ポートＰ３は高周波成分に対しては接地とみなすことができる。
【００４０】
第１抵抗Ｒ１および第２抵抗Ｒ２の抵抗値は、
（ａ）第２抵抗Ｒ２と、ＦＥＴ２２のゲートドレイン間容量、ゲートソース間容量のうち第２抵抗Ｒ２に並列な一方（本実施の形態において、ゲートドレイン間容量ＣＧＤ）との合成インピーダンスＺＧＤと、
（ｂ）ＦＥＴ２２のゲートと制御ポートＰ３の間の抵抗成分、すなわち第１抵抗Ｒ１と、ＦＥＴ２２のゲートソース間容量、ゲートドレイン間容量の他方（本実施の形態において、ゲートソース間容量ＣＧＳ）との合成インピーダンスＺＧＳと、
の関係から決定される。
【００４１】
合成インピーダンスＺＧＤ、ＺＧＳはそれぞれ、式（１）、（２）で与えられる。
ＺＧＤ＝Ｒ２／／ＣＧＤ＝（１／Ｒ２＋ｊωＣＧＤ）−１ …（１）
ＺＧＳ＝Ｒ１／／ＣＧＳ＝（１／Ｒ１＋ｊωＣＧＤ）−１ …（２）
【００４２】
半導体製造プロセスによっては、ＦＥＴのゲートソース間容量ＣＧＳと、ゲートドレイン間容量ＣＧＤを実質的に等しく設計することが可能である。この場合には、第１抵抗Ｒ１と第２抵抗Ｒ２の抵抗値を実質的に等しくすることが望ましい。なお第１抵抗Ｒ１の抵抗値は、伝送路１０を伝搬する入力信号が、制御ポートＰ３に漏れるのを十分に遮断しうる程度に大きく、たとえば数ｋΩ以上で構成することが望ましい。抵抗Ｒ１、Ｒ２の抵抗値は高ければ高いほど望ましいが、ＭＭＩＣで構成される抵抗は、抵抗値と面積が比例する。したがって現実的な回路面積を考慮すると、抵抗Ｒ１、Ｒ２は、数ｋΩ〜２０ｋΩの範囲としてもよい。
【００４３】
このように設計されたスイッチモジュール１００の動作を説明する。
【００４４】
スイッチモジュール１００の導通状態において、ＦＥＴ２２のドレインソース間電圧ＶＤＳは、入力信号の電圧ＶＩＮと等しくなる。
図５は、ＦＥＴ２２のドレインソース間電圧ＶＤＳに対する、ゲートドレイン間電圧ＶＧＤ、ゲートソース間電圧ＶＧＳそれぞれの比率（ＶＧＤ／ＶＤＳ、ＶＧＳ／ＶＤＳ）の周波数依存性を示す図である。ここでは、ＣＧＳ＝ＣＧＤ＝３０ｆＦ、Ｒ１＝Ｒ２＝１０ｋΩ、ＲＤＳ＝１００ｋΩとしている。
【００４５】
ＣＧＳ＝ＣＧＤ、Ｒ１＝Ｒ２が成り立つとき、周波数にかかわらず、ＺＧＤ＝ＺＧＳが成り立つ。したがって、分圧比は周波数によらずに０．５：０．５となり、ゲートドレイン間電圧ＶＧＤとゲートソース間電圧ＶＧＳの振幅は等しくなる。
【００４６】
図６は、ＦＥＴのドレインソース間、ゲートドレイン間、ゲートソース間それぞれの電圧波形図である。入力電圧ＶＩＮ、すなわちドレインソース間電圧ＶＤＳは、接地電位を中心としてスイングする。上述のように、ドレインソース間電圧ＶＤＳは、０．５：０．５で分圧されため、ゲートソース間電圧ＶＧＳ、ゲートドレイン間電圧ＶＧＤは、制御電圧ＶＣを中心として、互いに逆相で等しい振幅でスイングする。
【００４７】
以上がスイッチモジュール１００の動作である。
スイッチモジュール１００の利点は、図５の波形図と図３の波形図との対比によって明確となる。
図１（ｂ）のスイッチモジュール１００ｒでは、低周波領域において、ゲートドレイン間電圧ＶＧＤの振幅と、ゲートソース間電圧ＶＧＳの振幅の比は、０．９：０．１程度であった。これにより、ゲートドレイン電圧ＶＧＤのピーク電圧が高くなり、しきい値電圧ＶｔｈとのマージンΔＶが小さくなり、歪み特性が悪化していた。
【００４８】
これに対して、図４（ａ）のスイッチモジュール１００では、ゲートドレイン間電圧ＶＧＤの振幅と、ゲートソース間電圧ＶＧＳの振幅の比は、０．５：０．５となる。つまり図４（ａ）のスイッチモジュール１００におけるゲートドレイン間電圧ＶＧＤの振幅は、図１（ｂ）のスイッチモジュール１００ｒにおけるゲートドレイン電圧ＶＧＤの振幅の５／９倍小さくなる。これにより、ゲートドレイン電圧ＶＧＤのピーク電圧は、入力電圧ＶＩＮの振幅ＶＤＳの０．４倍、低くなり、しきい値電圧ＶｔｈとのマージンΔＶは、ＶＤＳ×０．４だけ大きくなる。これにより、スイッチモジュール１００は低周波領域において良好な歪み特性を得ることができる。
【００４９】
歪み特性の指標のひとつとして、Ｐ１ｄＢが利用される。Ｐ１ｄＢは、１ｄＢ利得圧縮点とも呼ばれる。理想的な線形デバイスでは、入力信号に対する利得は一定である。ところが、入力信号の信号レベルが増大するに従って、利得が低下する。Ｐ１ｄＢは、入力信号の利得が、理想状態から１ｄＢ低下するポイントでの入力信号レベルを示す。
【００５０】
図７は、図４（ａ）のスイッチモジュール１００のＰ１ｄＢ特性の周波数依存性を示す。特性（Ｉ）が図４（ａ）のスイッチモジュール１００の特性を、特性（II）が図１（ｂ）のスイッチモジュール１００ｒの特性を示す。図４（ａ）のスイッチモジュール１００では、図１（ｂ）のスイッチモジュール１００ｂに比べて、１ＭＨｚにおけるＰ１ｄＢ特性が、約３．５ｄＢ改善されることがわかる。
【００５１】
このように、本実施の形態に係るスイッチモジュール１００によれば、図１（ｂ）のスイッチモジュール１００ｒに比べて歪み特性を改善することができる。
【００５２】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００５３】
ＣＧＤ＝ＣＧＳが成り立つ場合について説明したが、半導体製造プロセスによっては、２つの容量ＣＧＤとＣＧＳが異なる場合もあり得る。この場合であっても、第１抵抗Ｒ１と第２抵抗Ｒ２の抵抗値を実質的に等しく設計することにより、低周波領域での歪み特性を改善することができる。
【００５４】
なぜなら、ＦＥＴのゲート容量ＣＧＤ、ＣＧＳは、ＦＥＴのサイズにも依存するが、典型的には数ｆＦ〜数ｐＦのオーダーであるため、式（１）、（２）で与えられる合成インピーダンスは、ＭＨｚ程度の低周波領域において抵抗成分が支配的となる。したがって、第１抵抗Ｒ１と第２抵抗Ｒ２の抵抗値を実質的に等しく設計することにより、低周波領域における合成インピーダンスＺＧＤ、ＺＧＳの値を近づけることができ、ゲートドレイン間電圧ＶＧＤの振幅を小さくすることができ、歪み特性を改善することができる。
【００５５】
なお、第１抵抗Ｒ１と第２抵抗Ｒ２は完全に等しくする必要はなく、スイッチモジュール１００に要求される歪み特性を満足するように、抵抗値を決めればよい。スイッチモジュール１００をＭＭＩＣで構成する場合、抵抗の回路面積は、抵抗値に応じて増大するため、抵抗値を極力小さく設計したい場合がある。このような場合、要求される歪み特性を満たす範囲において、第２抵抗の抵抗値を小さく設計すればよい。具体的には第２抵抗Ｒ２を、第１抵抗Ｒ１の０．５倍〜２倍の範囲で設計してもよい。第１抵抗Ｒ１の０．５倍程度の第２抵抗Ｒ２であっても、ゲートドレイン間に挿入することにより、歪み特性を改善することができる。
【００５６】
ＦＥＴのゲート容量ＣＧＤ、ＣＧＳを一致させることが困難な場合、すべての周波数帯域において、合成インピーダンスＺＧＤ、ＺＣＳは異なる周波数依存性を有するため、すべての周波数で一致させることはできない。
一方で、ある状況においては、あるピンポイントの周波数、もしくは限定された狭い周波数範囲において、良好な歪み特性を実現したい場合がある。この場合、合成インピーダンスＺＧＤ、ＺＧＳが、入力信号として想定される周波数範囲内のターゲットとなる周波数（もしくは周波数範囲）において等しくなるように、第１抵抗Ｒ１と第２抵抗Ｒ２の抵抗値を定めてもよい。
【００５７】
あるいは、別の状況においては、なるべく広い周波数範囲で歪み特性を改善することを優先させたい場合もある。この場合、入力信号として想定される全周波数範囲において、合成インピーダンスＺＧＤ、ＺＧＳの比が、所定の範囲に含まれるように、第１抵抗Ｒ１と第２抵抗Ｒ２の抵抗値を定めてもよい。具体的には、全周波数範囲において、合成インピーダンスＺＧＤ、ＺＧＳの比を、０．８：０．２〜０．５：０．５の範囲に含まれるように、抵抗値Ｒ１、Ｒ２を決定してもよい。
【００５８】
比が０．２：０．８の場合であっても、比０．１：０．９に比べれば、ゲートドレイン間電圧ＶＧＤを、０．８／０．９倍に圧縮することができ、これにより電圧マージンΔＶが増大するため、歪み特性を改善することができる。
【００５９】
図８は、第１の変形例に係るスイッチモジュール１００ａの構成を示す回路図である。スイッチモジュール１００ａは、ダイオードＤ１をさらに備える。ダイオードＤ１は、制御ポートＰ３とＦＥＴ２２のゲートの間に、第１抵抗Ｒ１と直列に、かつアノードがＦＥＴ２２のゲート側となる向きで設けられる。
【００６０】
この変形例では、合成インピーダンスＺＧＳを計算する際の、ＦＥＴ２２のゲートと制御ポートＰ３の間の抵抗成分Ｒ１’として、第１抵抗Ｒ１に加えて、ダイオードＤ１のオン抵抗ＲＯＮの和を利用すればよい。
【００６１】
ＦＥＴ２２としては、ＰチャンネルのＦＥＴを用いてもよい。この場合、上述の説明において、ドレインをソースと、ソースをドレインと読み替えてもよい。
【００６２】
実施の形態では、入力ポートＰ１が１つ、出力ポートＰ２が１つのＳＰＳＴスイッチを説明したが、実施の形態に係るスイッチモジュール１００を、入力ポートＰ１を共通として２個並列に接続してＳＰＤＴ（Single Port Double Throw）構成としてもよいし、３個並列に接続してＳＰ３Ｔ（Single Port Triple Throw）構成としてもよい。あるいは、任意のＮ個（Ｎは２以上の整数）のスイッチモジュールを並列に接続してもよい。図９は、マルチポートのスイッチモジュール１００ｂの構成を示す回路図である。
【００６３】
図１０は、第２の変形例に係るスイッチモジュール１００ｃの構成を示す回路図である。
スイッチモジュール１００ｃに示すように、入力ポートＰ１と出力ポートＰ２の間の伝送路１０には、複数のシャントスイッチ２０を接続してもよい。
【００６４】
スイッチモジュール１００ｃは、シャントスイッチ２０に加えてシリーズスイッチ３０をさらに備える。シリーズスイッチ３０は、伝送路１０の経路上に、シャントスイッチ２０よりも入力ポートＰ１側に設けられる。シリーズスイッチ３０は、入力ポートＰ１、出力ポートＰ２間が導通状態において、オン状態となる。つまり、シャントスイッチ２０と相補的に制御される。シリーズスイッチ３０を設けることにより、スイッチモジュール１００ｃの遮断状態における入力ポートＰ１、出力ポートＰ２間のアイソレーションを高めることができる。
【００６５】
スイッチモジュール１００ｃが、図９に示すようなマルチポートのスイッチマトリクスに利用される場合、シリーズスイッチ３０は、シャントスイッチ２０と同様に構成することが望ましい。なぜなら、あるチャンネルを遮断状態とするとき、そのチャンネルのシリーズスイッチ３０はオフ、そのチャンネルのシャントスイッチ２０はオンとなり、シリーズスイッチ３０が、別のチャンネルに対して、オフ状態のシャントスイッチとして作用するためである。
【００６６】
シリーズスイッチ３０は、第２ＦＥＴ３２、第２制御ポートＰ４、第３抵抗Ｒ３、第４抵抗Ｒ４を備える。
第２ＦＥＴ３２は、伝送路１０の経路上に設けられる。第２制御ポートＰ４には、第２制御電圧ＶＣ２が印加される。第３抵抗Ｒ３は、第２制御ポートＰ４と第２ＦＥＴ３２のゲートの間に設けられる。第４抵抗Ｒ４は、第２ＦＥＴ３２のゲートと入力ポートＰ１の間に設けられる。
【００６７】
シリーズスイッチ３０をこのように構成することにより、遮断状態のチャンネルのシリーズスイッチ３０が、導通状態のチャンネルの歪み特性を悪化させるのを抑制できる。
【００６８】
最後に、スイッチモジュール１００の用途を説明する。スイッチモジュール１００は、半導体試験装置に利用される。図１１は、半導体試験装置の構成例を示すブロック図である。たとえば半導体試験装置２は、信号発生器ＳＧ、シグナルアナライザＳＡ、スイッチモジュール１００＿１、１００＿２を備える。信号発生器ＳＧは、ＤＵＴ（被試験デバイス）１に供給すべき高周波の試験信号を生成する。シグナルアナライザＳＡは、ＤＵＴ１からの信号を解析する。たとえばシグナルアナライザＳＡは、デジタルサンプラ、スペクトラムアナライザ、ネットワークアナライザ、変調解析回路などを備えてもよい。
【００６９】
スイッチモジュール１００は、このような試験装置２において、ある経路の遮断、導通を切りかえたり、複数の信号経路のうち任意のものを選択するために設けられる。その構成は、上述の実施の形態あるいはその変形例で説明した通りである。試験装置２に、上述のスイッチモジュール１００を利用することにより、信号発生器ＳＧが発生した信号を、低歪みでＤＵＴ１に供給でき、あるいはＤＵＴ１が発生した信号を、低歪みでシグナルアナライザに入力できるため、試験精度を高めることができる。なお、スイッチモジュール１００の位置は例示であり、試験装置２の任意の箇所で利用することができる。
【００７０】
またスイッチモジュール１００の用途は試験装置２には限定されず、幅広い周波数の信号を利用するさまざまなアプリケーションに利用できる。
【００７１】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。
【符号の説明】
【００７２】
１００…スイッチモジュール、Ｐ１…入力ポート、Ｐ２…出力ポート、Ｐ３…制御ポート、１０…伝送路、２０…シャントスイッチ、２２…ＦＥＴ、Ｒｃ…制御抵抗、Ｒ１…第１抵抗、Ｒ２…第２抵抗、Ｄ１…ダイオード、３０…シリーズスイッチ、３２…第２ＦＥＴ、Ｒ３…第３抵抗、Ｒ４…第４抵抗、Ｐ４…第２制御ポート、１…ＤＵＴ、２…試験装置。
【特許請求の範囲】
【請求項１】
入力ポートと、
出力ポートと、
制御電圧が入力される制御ポートと、
前記入力ポートと前記出力ポートの間を接続する伝送路と、
前記伝送路と接地端子の間に設けられたシャントスイッチと、
を備え、
前記シャントスイッチは、
そのドレイン、ソースの一方が前記伝送路と接続され、そのドレイン、ソースの他方が接地端子に接続されたＦＥＴ（Field Effect Transistor）と、
前記ＦＥＴのゲートと前記制御ポートの間に設けられた第１抵抗と、
前記ＦＥＴのゲートと前記伝送路の間に設けられた第２抵抗と、
を備えることを特徴とするスイッチモジュール。
【請求項２】
前記第１抵抗と前記第２抵抗それぞれの抵抗値は、実質的に等しいことを特徴とする請求項１に記載のスイッチモジュール。
【請求項３】
前記第２抵抗の抵抗値は、前記第１抵抗の抵抗値の０．１倍〜１倍の範囲であることを特徴とする請求項１に記載のスイッチモジュール。
【請求項４】
前記第１抵抗および前記第２抵抗それぞれの抵抗値は、
（ａ）前記第２抵抗と、前記ＦＥＴのゲートドレイン間容量、ゲートソース間容量のうち前記第２抵抗に並列な一方との合成インピーダンスと、（ｂ）前記ゲートと前記制御ポートの間の抵抗成分と、前記ＦＥＴのゲートソース間容量、ゲートドレイン間容量の他方との合成インピーダンスと、が少なくともひとつの周波数で等しくなるように定められていることを特徴とする請求項１に記載のスイッチモジュール。
【請求項５】
前記ＦＥＴのゲートソース間容量とそのゲートドレイン間容量は実質的に等しく、前記第１抵抗と前記第２抵抗の抵抗値は実質的に等しいことを特徴とする請求項４に記載のスイッチモジュール。
【請求項６】
前記第１抵抗および前記第２抵抗それぞれの抵抗値は、前記入力ポートに入力される信号の周波数として想定される範囲において、
（ａ）前記第２抵抗と、前記ＦＥＴのゲートドレイン間容量、ゲートソース間容量のうち前記第２抵抗に並列な一方との合成インピーダンスと、（ｂ）前記ゲートと前記制御ポートの間の抵抗成分と、前記ＦＥＴのゲートソース間容量、ゲートドレイン間容量の他方との合成インピーダンスと、の比は、０．８：０．２〜０．５：０．５の範囲に含まれるように定められていることを特徴とする請求項１に記載のスイッチモジュール。
【請求項７】
前記制御ポートと前記ＦＥＴのゲートの間に、前記第１抵抗と直列に、アノードが前記ゲート側となる向きで設けられたダイオードをさらに備え、
前記ゲートと前記制御ポートの間の抵抗成分は、前記第１抵抗に加えて、前記ダイオードのオン抵抗を含むことを特徴とする請求項２から６のいずれかに記載のスイッチモジュール。
【請求項８】
前記シャントスイッチが、共通の前記伝送路に対して、複数個接続されることを特徴とする請求項１から７のいずれかに記載のスイッチモジュール。
【請求項９】
前記伝送路の経路上に、前記シャントスイッチよりも入力ポート側に設けられたシリーズスイッチをさらに備え、
前記シリーズスイッチは、
前記伝送路の経路上に設けられた第２ＦＥＴと、
第２制御電圧が印加される第２制御ポートと、
前記第２制御ポートと前記第２ＦＥＴのゲートの間に設けられた第３抵抗と、
前記第２ＦＥＴのゲートと前記入力ポートの間に設けられた第４抵抗と、
を備えることを特徴とする請求項１から８のいずれかに記載のスイッチモジュール。
【請求項１０】
前記出力ポートは複数個設けられ、
前記伝送路は、前記出力ポートごとに設けられ、
を備え、
前記シャントスイッチは、前記伝送路ごとに設けられることを特徴とする請求項１から９のいずれかに記載のスイッチモジュール。
【請求項１１】
ひとつの半導体基板上に集積化されることを特徴とする請求項１から１０のいずれかに記載のスイッチモジュール。
【請求項１２】
請求項１から１１のいずれかに記載のスイッチモジュールを備えることを特徴とする試験装置。
【請求項１】
入力ポートと、
出力ポートと、
制御電圧が入力される制御ポートと、
前記入力ポートと前記出力ポートの間を接続する伝送路と、
前記伝送路と接地端子の間に設けられたシャントスイッチと、
を備え、
前記シャントスイッチは、
そのドレイン、ソースの一方が前記伝送路と接続され、そのドレイン、ソースの他方が接地端子に接続されたＦＥＴ（Field Effect Transistor）と、
前記ＦＥＴのゲートと前記制御ポートの間に設けられた第１抵抗と、
前記ＦＥＴのゲートと前記伝送路の間に設けられた第２抵抗と、
を備えることを特徴とするスイッチモジュール。
【請求項２】
前記第１抵抗と前記第２抵抗それぞれの抵抗値は、実質的に等しいことを特徴とする請求項１に記載のスイッチモジュール。
【請求項３】
前記第２抵抗の抵抗値は、前記第１抵抗の抵抗値の０．１倍〜１倍の範囲であることを特徴とする請求項１に記載のスイッチモジュール。
【請求項４】
前記第１抵抗および前記第２抵抗それぞれの抵抗値は、
（ａ）前記第２抵抗と、前記ＦＥＴのゲートドレイン間容量、ゲートソース間容量のうち前記第２抵抗に並列な一方との合成インピーダンスと、（ｂ）前記ゲートと前記制御ポートの間の抵抗成分と、前記ＦＥＴのゲートソース間容量、ゲートドレイン間容量の他方との合成インピーダンスと、が少なくともひとつの周波数で等しくなるように定められていることを特徴とする請求項１に記載のスイッチモジュール。
【請求項５】
前記ＦＥＴのゲートソース間容量とそのゲートドレイン間容量は実質的に等しく、前記第１抵抗と前記第２抵抗の抵抗値は実質的に等しいことを特徴とする請求項４に記載のスイッチモジュール。
【請求項６】
前記第１抵抗および前記第２抵抗それぞれの抵抗値は、前記入力ポートに入力される信号の周波数として想定される範囲において、
（ａ）前記第２抵抗と、前記ＦＥＴのゲートドレイン間容量、ゲートソース間容量のうち前記第２抵抗に並列な一方との合成インピーダンスと、（ｂ）前記ゲートと前記制御ポートの間の抵抗成分と、前記ＦＥＴのゲートソース間容量、ゲートドレイン間容量の他方との合成インピーダンスと、の比は、０．８：０．２〜０．５：０．５の範囲に含まれるように定められていることを特徴とする請求項１に記載のスイッチモジュール。
【請求項７】
前記制御ポートと前記ＦＥＴのゲートの間に、前記第１抵抗と直列に、アノードが前記ゲート側となる向きで設けられたダイオードをさらに備え、
前記ゲートと前記制御ポートの間の抵抗成分は、前記第１抵抗に加えて、前記ダイオードのオン抵抗を含むことを特徴とする請求項２から６のいずれかに記載のスイッチモジュール。
【請求項８】
前記シャントスイッチが、共通の前記伝送路に対して、複数個接続されることを特徴とする請求項１から７のいずれかに記載のスイッチモジュール。
【請求項９】
前記伝送路の経路上に、前記シャントスイッチよりも入力ポート側に設けられたシリーズスイッチをさらに備え、
前記シリーズスイッチは、
前記伝送路の経路上に設けられた第２ＦＥＴと、
第２制御電圧が印加される第２制御ポートと、
前記第２制御ポートと前記第２ＦＥＴのゲートの間に設けられた第３抵抗と、
前記第２ＦＥＴのゲートと前記入力ポートの間に設けられた第４抵抗と、
を備えることを特徴とする請求項１から８のいずれかに記載のスイッチモジュール。
【請求項１０】
前記出力ポートは複数個設けられ、
前記伝送路は、前記出力ポートごとに設けられ、
を備え、
前記シャントスイッチは、前記伝送路ごとに設けられることを特徴とする請求項１から９のいずれかに記載のスイッチモジュール。
【請求項１１】
ひとつの半導体基板上に集積化されることを特徴とする請求項１から１０のいずれかに記載のスイッチモジュール。
【請求項１２】
請求項１から１１のいずれかに記載のスイッチモジュールを備えることを特徴とする試験装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１３−２６８５４（Ｐ２０１３−２６８５４Ａ）
【公開日】平成２５年２月４日（２０１３．２．４）
【国際特許分類】
【出願番号】特願２０１１−１６０２４０（Ｐ２０１１−１６０２４０）
【出願日】平成２３年７月２１日（２０１１．７．２１）
【出願人】（３９０００５１７５）株式会社アドバンテスト (1,005)
【Ｆターム（参考）】
【公開日】平成２５年２月４日（２０１３．２．４）
【国際特許分類】
【出願日】平成２３年７月２１日（２０１１．７．２１）
【出願人】（３９０００５１７５）株式会社アドバンテスト (1,005)
【Ｆターム（参考）】
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