出力バッファ回路
【課題】駆動能力が切替可能であると共に、ＥＳＤ耐性が高い出力バッファ回路。
【解決手段】出力バッファ回路１００において、第１の電源電圧と、第１の電源電圧より低い第２の電源電圧との間に直列に接続された第１導電型トランジスタＴＲＡ１と第２導電型トランジスタＴＲＢ１は、出力トランジスタを構成する。制御回路１１０は、トランジスタＴＲＡ１とトランジスタＴＲＢ１を相補的にオン／オフさせ、かつトランジスタＴＲＡ１とトランジスタＴＲＢ１をオンさせるときに与えるゲート電圧を複数の値間で切替可能である。
【解決手段】出力バッファ回路１００において、第１の電源電圧と、第１の電源電圧より低い第２の電源電圧との間に直列に接続された第１導電型トランジスタＴＲＡ１と第２導電型トランジスタＴＲＢ１は、出力トランジスタを構成する。制御回路１１０は、トランジスタＴＲＡ１とトランジスタＴＲＢ１を相補的にオン／オフさせ、かつトランジスタＴＲＡ１とトランジスタＴＲＢ１をオンさせるときに与えるゲート電圧を複数の値間で切替可能である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動能力が切替可能な出力バッファ回路に関する。
【背景技術】
【０００２】
一般に半導体集積回路では、内部回路で処理したデジタル信号を、出力バッファ回路を介して外部に出力する。外部の負荷は、パッケージの端子を介して出力バッファ回路に接続される。通常の出力バッファ回路は、一対のＰＭＯＳトランジスタとＮＭＯＳトランジスタ（以下合わせて出力トランジスタという）を備えており、この出力トランジスタを介して外部負荷を充放電することにより、半導体集積回路内部からのデジタル信号を電位として外部に伝える。
【０００３】
様々な用途において、出力バッファ回路の駆動能力が段階的に切替可能であることは要求される。例えば、特許文献１には、送信タイミングを調整するために、出力バッファ回路の駆動能力を切替可能にしている。
【０００４】
特許文献１に開示された出力バッファ回路（特許文献１における図１参照）では、複数の出力トランジスタが並列に配置され、オンされている出力トランジスタの駆動能力の和が出力バッファ回路の駆動能力になる。そのため、制御回路により、これらの複数の出力トランジスタのオン／オフを制御し、オンされる出力トランジスタの数を調整することにより、出力バッファ回路の駆動能力を切り替える。
【特許文献１】特開２００３−６０４８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１に開示された出力バッファ回路の駆動能力は、オンされている出力トランジスタの駆動力能力の和であるため、各出力トランジスタの駆動能力は、出力バッファ回路に期待される最大の駆動能力より小さい。そのため、各出力トランジスタに含まれるＰＭＯＳトランジスタとＮＭＯＳトランジスタとして、サイズの小さいものを用いることが必要である。これでは、出力バッファ回路のＥＳＤ（静電破壊）耐性が弱いという問題がある。
【課題を解決するための手段】
【０００６】
本発明の一つの態様は、出力バッファ回路である。この出力バッファ回路は、第１の電源電圧を供する第１の電源端子と、第１の電源電圧より低い第２の電源電圧を供する第２の電源端子との間に直列に接続された第１導電型トランジスタＴＲＡ１と第２導電型トランジスタＴＲＢ１と、トランジスタＴＲＡ１とトランジスタＴＲＢ１を相補的にオン／オフさせ、かつトランジスタＴＲＡ１とトランジスタＴＲＢ１をオンさせるときに与えるゲート電圧を複数の値間で切替可能な制御回路とを備える。
【０００７】
なお、上記態様の出力バッファ回路を装置や方法などに置き換えて表現したもの、本発明の態様としては有効である。
【発明の効果】
【０００８】
本発明にかかる技術によれば、駆動能力が切替可能であると共に、ＥＳＤ耐性の高い出力バッファ回路を実現できる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明の実施の形態を説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。各図面において同一の構成または機能を有する構成要素および相当部分には、同一の符号を付し、その説明を省略する。また、分かりやすいように、例として、下記各実施の形態にかかる出力バッファ回路は、半導体装置内部のデジタル信号がＨｉｇｈであるときにＨｉｇｈ出力し、半導体装置内部のデジタル信号がＬｏｗであるときにＬｏｗ出力するものであるとする。
・第１の実施の形態
【００１０】
図１は、本発明の第１の実施の形態にかかる出力バッファ回路１００を示す。出力バッファ回路１００は、半導体装置内部からのデジタル信号である入力信号ＩＮを電位ＯＵＴ（以下出力ＯＵＴという）として外部に出力するものであり、電源電圧と接地電圧間に直列に接続された第１導電型トランジスタＴＲＡ２、第１導電型トランジスタＴＲＡ１、第２導電型トランジスタＴＲＢ１、第２導電型トランジスタＴＲＢ２と、制御回路１１０を備える。
【００１１】
本実施の形態において、第１導電型トランジスタとしてＰＭＯＳトランジスタを用い、第２導電型トランジスタとしてＮＭＯＳトランジスタを用いる。以下の説明において、第１導電型トランジスタＴＲＡ１、第１導電型トランジスタＴＲＡ２、第２導電型トランジスタＴＲＢ１、第２導電型トランジスタＴＲＢ２を夫々ＰＭＯＳ１、ＰＭＯＳ２、ＮＭＯＳ１、ＮＭＯＳ２という。
【００１２】
図示のように、ＰＭＯＳ２は電源電圧とＰＭＯＳ１間に接続され、ＮＭＯＳ２は接地電圧とＮＭＯＳ１間に接続され、ＰＭＯＳ１とＮＭＯＳ１との間には、出力端子１０５が接続されている。
【００１３】
制御回路１１０は、制御信号端子１０１と、インバータ１０３と、インバータ１０４と、６つのトランスファーゲート（１１２、１１４、１１８、１２２、１２４、１２８）と、４つの抵抗（Ｒ１、Ｒ２、Ｒ３、Ｒ４）を備える。
【００１４】
制御信号端子１０１は、各トランスファーゲートに接続され、制御信号ＣＴＲを各トランスファーゲートの制御信号Ａとしてこれらのトランスファーゲートに出力する。各トランスファーゲートは、制御信号Ａによりオン／オフの制御がなされる。本実施の形態において、トランスファーゲート１１２は、トランスファーゲート１１４とトランスファーゲート１１８と相補的にオン／オフされ、トランスファーゲート１２２は、トランスファーゲート１２４とトランスファーゲート１２８と相補的にオン／オフされる。また、トランスファーゲート１１２とトランスファーゲート１２２のオン／オフが一致し、トランスファーゲート１１４と、トランスファーゲート１１８と、トランスファーゲート１２４と、トランスファーゲート１２８とのオン／オフが一致する。
【００１５】
インバータ１０４は、入力端子１０２からの入力信号ＩＮを反転させて、ＰＭＯＳ２のゲートと、ＮＭＯＳ２のゲートに入力する。
【００１６】
インバータ１０３は、入力端子１０２からの入力信号ＩＮを反転させて、トランスファーゲート１１２と、トランスファーゲート１１４と、トランスファーゲート１２２と、トランスファーゲート１２４に出力する。
【００１７】
抵抗Ｒ１と抵抗Ｒ２は、電源電圧とトランスファーゲート１１４との間に直列に接続され、抵抗Ｒ１と抵抗Ｒ２との間にはトランスファーゲート１１８が接続される。トランスファーゲート１１８は、さらにＰＭＯＳ１のゲートと接続される。トランスファーゲート１１２は、ＰＭＯＳ１のゲートとインバータ１０３との間に設けられている。
【００１８】
抵抗Ｒ３と抵抗Ｒ４は、接地電圧とトランスファーゲート１２４との間に直列に接続され、抵抗Ｒ３と抵抗Ｒ４の間にはトランスファーゲート１２８が接続される。トランスファーゲート１２８は、さらにＮＭＯＳ１のゲートと接続される、トランスファーゲート１２２は、ＮＭＯＳ１のゲートとインバータ１０３との間に設けられている。
【００１９】
本実施の形態の出力バッファ回路１００の駆動能力は、制御信号ＡのＬｏｗ／Ｈｉｇｈに応じて２段階に切り替えられる。
＜制御信号ＡがＬｏｗレベルである場合＞
【００２０】
この場合、トランスファーゲート１１２はオンし、トランスファーゲート１１４とトランスファーゲート１１８はオフする。また、トランスファーゲート１２２はオンし、トランスファーゲート１２４とトランスファーゲート１２８はオフする。
【００２１】
そのため、ＰＭＯＳ１は、オン時のゲート電圧Ｎ１が接地電圧レベルとなり、オフ時のゲート電圧Ｎ１が電源電圧レベルとなり、最大の駆動能力を発揮する。
【００２２】
また、ＮＭＯＳ１は、オン時のゲート電圧Ｎ２が電源電圧レベルとなり、オフ時のゲート電圧Ｎ２が接地電圧レベルとなり、最大の駆動能力を発揮する。
【００２３】
すなわち、制御信号ＡをＬｏｗレベルとすることにより、出力バッファ回路１００の駆動能力は、最大値となる。
＜制御信号がＨｉｇｈレベルである場合＞
【００２４】
この場合、トランスファーゲート１１２はオフし、トランスファーゲート１１４とトランスファーゲート１１８はオンする。また、トランスファーゲート１２２はオフし、トランスファーゲート１２４とトランスファーゲート１２８はオンする。
【００２５】
そのため、入力信号ＩＮがＨｉｇｈであるときに、ＰＭＯＳ１のゲート電圧Ｎ１は、抵抗Ｒ１と抵抗Ｒ２の抵抗比で決まり、電源電圧と接地電圧との間、接地電圧よりやや高い電位になる。従って、ＰＭＯＳ１の駆動能力は、最大値より小さくなる。
【００２６】
また、入力信号ＩＮがＬｏｗであるときに、ＮＭＯＳ１のゲート電圧Ｎ２は、抵抗Ｒ３と抵抗Ｒ４の抵抗比で決まり、電源電圧と接地電圧との間の、電源電圧よりやや低い電位になる。従って、ＮＭＯＳ１の駆動能力も、最大値より小さくなる。
【００２７】
すなわち、制御信号ＡをＨｉｇｈレベルとすることにより、出力バッファ回路１００の駆動能力を、最大値より低い値にすることができる。
【００２８】
また、入力信号ＩＮがＬｏｗであるときに、ＰＭＯＳ２が完全にオフされるため、貫通電流の発生は回避される。
【００２９】
同様に、入力信号ＩＮがＨｉｇｈであるときに、ＮＭＯＳ２が完全にオフされるため、貫通電流は回避される。
【００３０】
図２は、出力バッファ回路１００の出力電圧／電流特性の例を示す。曲線Ｌ１は、駆動能力が最大値である場合、すなわち制御信号ＡがＬｏｗレベルである場合を示し、曲線Ｌ２は、駆動能力が最大値より小さい場合、すなわち制御信号ＡがＨｉｇｈレベルである場合を示す。図示のように、出力バッファ回路１００の駆動能力は、２段階の切替えが可能になっている。
【００３１】
このように、本実施の形態の出力バッファ回路１００は、１つの出力トランジスタ（ＰＭＯＳ１とＮＭＯＳ１）のみで駆動能力の切替えを可能にしている。そのため、出力トランジスタに含まれるＰＭＯＳトランジスタとＮＭＯＳトランジスタとして、サイズの大きいものを用いることができ、ＥＳＤ耐性が高い。
【００３２】
また、複数の出力トランジスタを配置するときに、出力トランジスタ間に素子分離領域としての間隔を設ける必要がある。それに対して、本実施の形態の出力バッファ回路１００では、出力トランジスタが１つであるので、レイアウトサイズが小さくできる。
・第２の実施の形態
【００３３】
図３は、本発明の第２の実施の形態にかかる出力バッファ回路２００を示す。出力バッファ回路２００は、ＰＭＯＳ１とＰＭＯＳ２の相対位置、およびＮＭＯＳ１とＮＭＯＳ２の相対位置が出力バッファ回路１００と異なる点を除き、出力バッファ回路１００と同一の構成を有する。
【００３４】
図３に示すように、出力バッファ回路２００において、出力トランジスタを構成するＰＭＯＳ１、貫通電流を防止するＰＭＯＳ２、貫通電流を防止するＮＭＯＳ２、出力トランジスタを構成するＮＭＯＳ１の順に、これらのトランジスタは電源電圧と接地電圧の間に直列に接続される。
【００３５】
出力バッファ回路２００は、出力バッファ回路１００と同様に、制御信号Ａに応じて駆動能力が２段階に切り替わる。出力バッファ回路２００の具体的な動作乃至効果などは、出力バッファ回路１００と同様であるので、ここで詳細な説明を省略する。
・第３の実施の形態
【００３６】
出力バッファ回路１００と出力バッファ回路２００は、ＰＭＯＳ２とＮＭＯＳ２を設けることにより、貫通電流の発生を回避している。ここで、第３の実施の形態として、別の手法により貫通電流を防止できる出力バッファ回路を説明する。
【００３７】
図４は、本発明の第３の実施の形態にかかる出力バッファ回路３００を示す。出力バッファ回路３００は、出力バッファ回路１００と出力バッファ回路２００におけるＰＭＯＳ２とＮＭＯＳ２、およびインバータ１０３が無い。また、出力バッファ回路３００は、トランスファーゲート１１２、トランスファーゲート１１４、トランスファーゲート１１８のオン／オフを制御する制御信号Ａ１と、トランスファーゲート１２２、トランスファーゲート１２４、トランスファーゲート１２８のオン／オフを制御する制御信号Ｂ１を出力する組合せ回路３１０を備えている。
【００３８】
図５は、組合せ回路３１０が入出力する各信号の真理値と、これらの真理値の組合せに応じたＰＭＯＳ１のゲート電圧Ｎ１、ＮＭＯＳ１ゲート電圧Ｎ２、出力ＯＵＴを示す。図４において、「Ｈｉｇｈ−」は「Ｈｉｇｈ」よりやや低い電位を示し、「Ｌｏｗ＋」は、「Ｌｏｗ」よりやや高い電位を示す。
【００３９】
図５に示すように、入力信号ＩＮがＬｏｗであり、制御信号ＣＴＲがＬｏｗであるときに、組合せ回路３１０は、制御信号Ａ１と制御信号Ｂ１を共にＬｏｗレベルにする。これにより、トランスファーゲート１１２とトランスファーゲート１２２はオンし、他のトランスファーゲートはオフする。そのため、ＰＭＯＳ１のゲート電圧Ｎ１がＨｉｇｈとなり、ＰＭＯＳ１は完全オフにされる。一方、ＮＭＯＳ１のゲート電圧Ｎ２がＨｉｇｈとなり、ＮＭＯＳ１は強くオンされ、出力バッファ回路３００は、Ｌｏｗ出力する。
【００４０】
また、入力信号ＩＮがＨｉｇｈであり、制御信号ＣＴＲがＬｏｗであるときにも、組合せ回路３１０は、制御信号Ａ１と制御信号Ｂ１を共にＬｏｗレベルにする。これにより、トランスファーゲート１１２とトランスファーゲート１２２はオンし、他のトランスファーゲートはオフする。そのため、ＮＭＯＳ１のゲート電圧Ｎ２がＬｏｗとなり、ＮＭＯＳ１は完全オフされる。一方、ＰＭＯＳ１のゲート電圧Ｎ１がＬｏｗとなり、ＰＭＯＳ１は強くオンされ、出力バッファ回路３００は、Ｈｉｇｈ出力する。
【００４１】
すなわち、制御信号ＣＴＲをＬｏｗレベルにすることにより、出力バッファ回路３００は、最大の駆動能力を発揮する。
【００４２】
入力信号ＩＮがＬｏｗであり、制御信号ＣＴＲがＨｉｇｈであるときに、組合せ回路３１０は、制御信号Ａ１をＬｏｗレベルにし、制御信号Ｂ１をＨｉｇｈレベルにする。これにより、トランスファーゲート１１２はオンし、トランスファーゲート１１４とトランスファーゲート１１８はオフする。また、トランスファーゲート１２２はオフし、トランスファーゲート１２４とトランスファーゲート１２８はオンする。そのため、ＰＭＯＳ１のゲート電圧Ｎ１がＨｉｇｈとなり、ＰＭＯＳ１は完全オフにされる。一方、ＮＭＯＳ１のゲート電圧Ｎ２がＨｉｇｈよりやや低い「Ｈｉｇｈ−」となり、ＮＭＯＳ１は弱くオンされ、出力バッファ回路３００は、最大駆動能力より低い駆動能力に対応するＬｏｗ出力をする。
【００４３】
入力信号ＩＮがＨｉｇｈであり、制御信号ＣＴＲがＨｉｇｈであるときに、組合せ回路３１０は、制御信号Ａ１をＨｉｇｈレベルにし、制御信号Ｂ１をＬｏｗレベルにする。これにより、トランスファーゲート１１２はオフし、トランスファーゲート１１４とトランスファーゲート１１８はオンする。また、トランスファーゲート１２２はオンし、トランスファーゲート１２４とトランスファーゲート１２８はオフする。そのため、ＮＭＯＳ１のゲート電圧Ｎ２がＬｏｗとなり、ＮＭＯＳ１は完全オフにされる。一方、ＰＭＯＳ１のゲート電圧Ｎ１がＬｏｗよりやや高い「Ｌｏｗ＋」となり、ＰＭＯＳ１は弱くオンされ、出力バッファ回路３００は、最大駆動能力より低い駆動能力に対応するＨｉｇｈをする。
【００４４】
すなわち、制御信号ＣＴＲをＨｉｇｈレベルにすることにより、出力バッファ回路３００の駆動能力は、最大値より小さくなる。
【００４５】
このように、本実施の形態の出力バッファ回路３００も、１つの出力トランジスタ（ＰＭＯＳ１とＮＭＯＳ１）のみで駆動能力の切替えを可能にしている。また、組合せ回路３１０により、ＰＭＯＳ１のゲート電圧Ｎ１を制御するトランスファーゲート１１２〜１１８と、ＮＭＯＳ１のゲート電圧Ｎ２を制御するトランスファーゲート１２２〜１２８のオン／オフとを別々に制御し、Ｈｉｇｈ出力の場合にはゲート電圧Ｎ２をＬｏｗにすることによりＮＭＯＳ１を完全にオフし、Ｌｏｗ出力の場合にはゲート電圧Ｎ１をＨｉｇｈにすることによりＰＭＯＳ１を完全にオフする。従って、貫通電流の発生も防止することができる。
・第４の実施の形態
【００４６】
上記各実施の形態の出力バッファ回路は、駆動能力を２段階に切り替えるものである。本発明にかかる技術は、抵抗とトランスファーゲートの段数を増やすことにより、３以上の任意の段数で駆動能力を切替える出力バッファ回路にも適用することができ、また、適用することにより上記各実施の形態の出力バッファ回路と同様の効果を得ることができる。
【００４７】
以下に説明する第４の実施の形態の出力バッファ回路は、一例として、出力バッファ回路３００を元に駆動能力をｎ段階（ｎ：３以上の整数）に切替可能にしたものである。
【００４８】
図６は、第４の実施の形態にかかる出力バッファ回路４００を示す。出力バッファ回路４００は、ＰＭＯＳ１のゲート電圧Ｎ１を制御するための抵抗とトランスファーゲートの段数、およびＮＭＯＳ１のゲート電圧Ｎ２を制御するための抵抗とトランスファーゲートの段数、および組合せ回路４１０が出力バッファ回路３００の相対応する構成と異なる点を除き、出力バッファ回路３００と同様であるため、ここで出力バッファ回路４００の各構成の詳細な説明を省略する。
【００４９】
図７は、駆動能力を４段階に切替える場合の組合せ回路４１０が入出力する各信号の真理値と、これらの真理値の組合せに応じたＰＭＯＳ１のゲート電圧Ｎ１、ＮＭＯＳ１ゲート電圧Ｎ２、出力ＯＵＴを示す。図５において、「Ｈｉｇｈ−」は「Ｈｉｇｈ」よりやや低い電位を示し、「−」が多いほど電位が低いことを示す。また、「Ｌｏｗ＋」は、「Ｌｏｗ」よりやや高い電位を示し、「＋」が多いほど電位が高いことを示す。この場合、組合せ回路４１０に入力される制御信号としては、制御信号ＣＴＲ１と制御信号ＣＴＲ２の２つで足りる。
【００５０】
図７から分かるように、出力バッファ回路４００は、入力信号ＩＮと、制御信号ＣＴＲ１と、制御信号ＣＴＲ２の組み合わせに応じて、制御信号Ａ１〜Ａ４、制御信号Ｂ１〜Ｂ４の組合せを変更する。
【００５１】
その結果、Ｌｏｗ出力時に、ＰＭＯＳ１のゲート電圧Ｎ１がＨｉｇｈとなり、ＰＭＯＳ１は完全オフされる。一方、ＮＭＯＳ１のゲート電圧Ｎ２は、「Ｈｉｇｈ」、「Ｈｉｇｈ−」、「Ｈｉｇｈ−−」、「Ｈｉｇｈ−−−」の４段階で調整される。また、Ｈｉｇｈ出力時に、ＮＭＯＳ１のゲート電圧Ｎ２がＬｏｗとなり、ＮＭＯＳ１は完全オフされる。一方、ＰＭＯＳ１のゲート電圧Ｎ１は、「Ｌｏｗ」、「Ｌｏｗ−」、「Ｌｏｗ−−」、「Ｌｏｗ−−−」の４段階で調整される。
【００５２】
すなわち、出力バッファ回路４００は、駆動能力が４段階に切替可能であると共に、最大の駆動能力より低い駆動能力で動作する場合にも貫通電流が発生しない。
【００５３】
以上、実施の形態をもとに本発明を説明した。実施の形態は例示であり、本発明の主旨から逸脱しない限り、上述した各実施の形態に対してさまざまな変更、増減、組合せを行ってもよい。これらの変更、増減、組合せが行われた変形例も本発明の範囲にあることは当業者に理解されるところである。
【図面の簡単な説明】
【００５４】
【図１】本発明の第１の実施の形態にかかる出力バッファ回路を示す図である。
【図２】図１に示す出力バッファ回路の出力電圧／電流特性の例を示す図である。
【図３】本発明の第２の実施の形態にかかる出力バッファ回路を示す図である。
【図４】本発明の第３の実施の形態にかかる出力バッファ回路を示す図である。
【図５】図４に示す出力バッファ回路における組合せ回路の真理値表を示す図である。
【図６】本発明の第４の実施の形態にかかる出力バッファ回路を示す図である。
【図７】図６に示す出力バッファ回路における組合せ回路の真理値表を示す図である。
【符号の説明】
【００５５】
１００ 出力バッファ回路
１０１ 制御信号端子
１０２ 入力端子
１０３ インバータ
１０４ インバータ
１０５ 出力端子
１１０ 制御回路
１１２〜１１８ トランスファーゲート
１２２〜１２８ トランスファーゲート
２００ 出力バッファ回路
３００ 出力バッファ回路
３１０ 組合せ回路
４００ 出力バッファ回路
４１０ 組合せ回路
【技術分野】
【０００１】
本発明は、駆動能力が切替可能な出力バッファ回路に関する。
【背景技術】
【０００２】
一般に半導体集積回路では、内部回路で処理したデジタル信号を、出力バッファ回路を介して外部に出力する。外部の負荷は、パッケージの端子を介して出力バッファ回路に接続される。通常の出力バッファ回路は、一対のＰＭＯＳトランジスタとＮＭＯＳトランジスタ（以下合わせて出力トランジスタという）を備えており、この出力トランジスタを介して外部負荷を充放電することにより、半導体集積回路内部からのデジタル信号を電位として外部に伝える。
【０００３】
様々な用途において、出力バッファ回路の駆動能力が段階的に切替可能であることは要求される。例えば、特許文献１には、送信タイミングを調整するために、出力バッファ回路の駆動能力を切替可能にしている。
【０００４】
特許文献１に開示された出力バッファ回路（特許文献１における図１参照）では、複数の出力トランジスタが並列に配置され、オンされている出力トランジスタの駆動能力の和が出力バッファ回路の駆動能力になる。そのため、制御回路により、これらの複数の出力トランジスタのオン／オフを制御し、オンされる出力トランジスタの数を調整することにより、出力バッファ回路の駆動能力を切り替える。
【特許文献１】特開２００３−６０４８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１に開示された出力バッファ回路の駆動能力は、オンされている出力トランジスタの駆動力能力の和であるため、各出力トランジスタの駆動能力は、出力バッファ回路に期待される最大の駆動能力より小さい。そのため、各出力トランジスタに含まれるＰＭＯＳトランジスタとＮＭＯＳトランジスタとして、サイズの小さいものを用いることが必要である。これでは、出力バッファ回路のＥＳＤ（静電破壊）耐性が弱いという問題がある。
【課題を解決するための手段】
【０００６】
本発明の一つの態様は、出力バッファ回路である。この出力バッファ回路は、第１の電源電圧を供する第１の電源端子と、第１の電源電圧より低い第２の電源電圧を供する第２の電源端子との間に直列に接続された第１導電型トランジスタＴＲＡ１と第２導電型トランジスタＴＲＢ１と、トランジスタＴＲＡ１とトランジスタＴＲＢ１を相補的にオン／オフさせ、かつトランジスタＴＲＡ１とトランジスタＴＲＢ１をオンさせるときに与えるゲート電圧を複数の値間で切替可能な制御回路とを備える。
【０００７】
なお、上記態様の出力バッファ回路を装置や方法などに置き換えて表現したもの、本発明の態様としては有効である。
【発明の効果】
【０００８】
本発明にかかる技術によれば、駆動能力が切替可能であると共に、ＥＳＤ耐性の高い出力バッファ回路を実現できる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明の実施の形態を説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。各図面において同一の構成または機能を有する構成要素および相当部分には、同一の符号を付し、その説明を省略する。また、分かりやすいように、例として、下記各実施の形態にかかる出力バッファ回路は、半導体装置内部のデジタル信号がＨｉｇｈであるときにＨｉｇｈ出力し、半導体装置内部のデジタル信号がＬｏｗであるときにＬｏｗ出力するものであるとする。
・第１の実施の形態
【００１０】
図１は、本発明の第１の実施の形態にかかる出力バッファ回路１００を示す。出力バッファ回路１００は、半導体装置内部からのデジタル信号である入力信号ＩＮを電位ＯＵＴ（以下出力ＯＵＴという）として外部に出力するものであり、電源電圧と接地電圧間に直列に接続された第１導電型トランジスタＴＲＡ２、第１導電型トランジスタＴＲＡ１、第２導電型トランジスタＴＲＢ１、第２導電型トランジスタＴＲＢ２と、制御回路１１０を備える。
【００１１】
本実施の形態において、第１導電型トランジスタとしてＰＭＯＳトランジスタを用い、第２導電型トランジスタとしてＮＭＯＳトランジスタを用いる。以下の説明において、第１導電型トランジスタＴＲＡ１、第１導電型トランジスタＴＲＡ２、第２導電型トランジスタＴＲＢ１、第２導電型トランジスタＴＲＢ２を夫々ＰＭＯＳ１、ＰＭＯＳ２、ＮＭＯＳ１、ＮＭＯＳ２という。
【００１２】
図示のように、ＰＭＯＳ２は電源電圧とＰＭＯＳ１間に接続され、ＮＭＯＳ２は接地電圧とＮＭＯＳ１間に接続され、ＰＭＯＳ１とＮＭＯＳ１との間には、出力端子１０５が接続されている。
【００１３】
制御回路１１０は、制御信号端子１０１と、インバータ１０３と、インバータ１０４と、６つのトランスファーゲート（１１２、１１４、１１８、１２２、１２４、１２８）と、４つの抵抗（Ｒ１、Ｒ２、Ｒ３、Ｒ４）を備える。
【００１４】
制御信号端子１０１は、各トランスファーゲートに接続され、制御信号ＣＴＲを各トランスファーゲートの制御信号Ａとしてこれらのトランスファーゲートに出力する。各トランスファーゲートは、制御信号Ａによりオン／オフの制御がなされる。本実施の形態において、トランスファーゲート１１２は、トランスファーゲート１１４とトランスファーゲート１１８と相補的にオン／オフされ、トランスファーゲート１２２は、トランスファーゲート１２４とトランスファーゲート１２８と相補的にオン／オフされる。また、トランスファーゲート１１２とトランスファーゲート１２２のオン／オフが一致し、トランスファーゲート１１４と、トランスファーゲート１１８と、トランスファーゲート１２４と、トランスファーゲート１２８とのオン／オフが一致する。
【００１５】
インバータ１０４は、入力端子１０２からの入力信号ＩＮを反転させて、ＰＭＯＳ２のゲートと、ＮＭＯＳ２のゲートに入力する。
【００１６】
インバータ１０３は、入力端子１０２からの入力信号ＩＮを反転させて、トランスファーゲート１１２と、トランスファーゲート１１４と、トランスファーゲート１２２と、トランスファーゲート１２４に出力する。
【００１７】
抵抗Ｒ１と抵抗Ｒ２は、電源電圧とトランスファーゲート１１４との間に直列に接続され、抵抗Ｒ１と抵抗Ｒ２との間にはトランスファーゲート１１８が接続される。トランスファーゲート１１８は、さらにＰＭＯＳ１のゲートと接続される。トランスファーゲート１１２は、ＰＭＯＳ１のゲートとインバータ１０３との間に設けられている。
【００１８】
抵抗Ｒ３と抵抗Ｒ４は、接地電圧とトランスファーゲート１２４との間に直列に接続され、抵抗Ｒ３と抵抗Ｒ４の間にはトランスファーゲート１２８が接続される。トランスファーゲート１２８は、さらにＮＭＯＳ１のゲートと接続される、トランスファーゲート１２２は、ＮＭＯＳ１のゲートとインバータ１０３との間に設けられている。
【００１９】
本実施の形態の出力バッファ回路１００の駆動能力は、制御信号ＡのＬｏｗ／Ｈｉｇｈに応じて２段階に切り替えられる。
＜制御信号ＡがＬｏｗレベルである場合＞
【００２０】
この場合、トランスファーゲート１１２はオンし、トランスファーゲート１１４とトランスファーゲート１１８はオフする。また、トランスファーゲート１２２はオンし、トランスファーゲート１２４とトランスファーゲート１２８はオフする。
【００２１】
そのため、ＰＭＯＳ１は、オン時のゲート電圧Ｎ１が接地電圧レベルとなり、オフ時のゲート電圧Ｎ１が電源電圧レベルとなり、最大の駆動能力を発揮する。
【００２２】
また、ＮＭＯＳ１は、オン時のゲート電圧Ｎ２が電源電圧レベルとなり、オフ時のゲート電圧Ｎ２が接地電圧レベルとなり、最大の駆動能力を発揮する。
【００２３】
すなわち、制御信号ＡをＬｏｗレベルとすることにより、出力バッファ回路１００の駆動能力は、最大値となる。
＜制御信号がＨｉｇｈレベルである場合＞
【００２４】
この場合、トランスファーゲート１１２はオフし、トランスファーゲート１１４とトランスファーゲート１１８はオンする。また、トランスファーゲート１２２はオフし、トランスファーゲート１２４とトランスファーゲート１２８はオンする。
【００２５】
そのため、入力信号ＩＮがＨｉｇｈであるときに、ＰＭＯＳ１のゲート電圧Ｎ１は、抵抗Ｒ１と抵抗Ｒ２の抵抗比で決まり、電源電圧と接地電圧との間、接地電圧よりやや高い電位になる。従って、ＰＭＯＳ１の駆動能力は、最大値より小さくなる。
【００２６】
また、入力信号ＩＮがＬｏｗであるときに、ＮＭＯＳ１のゲート電圧Ｎ２は、抵抗Ｒ３と抵抗Ｒ４の抵抗比で決まり、電源電圧と接地電圧との間の、電源電圧よりやや低い電位になる。従って、ＮＭＯＳ１の駆動能力も、最大値より小さくなる。
【００２７】
すなわち、制御信号ＡをＨｉｇｈレベルとすることにより、出力バッファ回路１００の駆動能力を、最大値より低い値にすることができる。
【００２８】
また、入力信号ＩＮがＬｏｗであるときに、ＰＭＯＳ２が完全にオフされるため、貫通電流の発生は回避される。
【００２９】
同様に、入力信号ＩＮがＨｉｇｈであるときに、ＮＭＯＳ２が完全にオフされるため、貫通電流は回避される。
【００３０】
図２は、出力バッファ回路１００の出力電圧／電流特性の例を示す。曲線Ｌ１は、駆動能力が最大値である場合、すなわち制御信号ＡがＬｏｗレベルである場合を示し、曲線Ｌ２は、駆動能力が最大値より小さい場合、すなわち制御信号ＡがＨｉｇｈレベルである場合を示す。図示のように、出力バッファ回路１００の駆動能力は、２段階の切替えが可能になっている。
【００３１】
このように、本実施の形態の出力バッファ回路１００は、１つの出力トランジスタ（ＰＭＯＳ１とＮＭＯＳ１）のみで駆動能力の切替えを可能にしている。そのため、出力トランジスタに含まれるＰＭＯＳトランジスタとＮＭＯＳトランジスタとして、サイズの大きいものを用いることができ、ＥＳＤ耐性が高い。
【００３２】
また、複数の出力トランジスタを配置するときに、出力トランジスタ間に素子分離領域としての間隔を設ける必要がある。それに対して、本実施の形態の出力バッファ回路１００では、出力トランジスタが１つであるので、レイアウトサイズが小さくできる。
・第２の実施の形態
【００３３】
図３は、本発明の第２の実施の形態にかかる出力バッファ回路２００を示す。出力バッファ回路２００は、ＰＭＯＳ１とＰＭＯＳ２の相対位置、およびＮＭＯＳ１とＮＭＯＳ２の相対位置が出力バッファ回路１００と異なる点を除き、出力バッファ回路１００と同一の構成を有する。
【００３４】
図３に示すように、出力バッファ回路２００において、出力トランジスタを構成するＰＭＯＳ１、貫通電流を防止するＰＭＯＳ２、貫通電流を防止するＮＭＯＳ２、出力トランジスタを構成するＮＭＯＳ１の順に、これらのトランジスタは電源電圧と接地電圧の間に直列に接続される。
【００３５】
出力バッファ回路２００は、出力バッファ回路１００と同様に、制御信号Ａに応じて駆動能力が２段階に切り替わる。出力バッファ回路２００の具体的な動作乃至効果などは、出力バッファ回路１００と同様であるので、ここで詳細な説明を省略する。
・第３の実施の形態
【００３６】
出力バッファ回路１００と出力バッファ回路２００は、ＰＭＯＳ２とＮＭＯＳ２を設けることにより、貫通電流の発生を回避している。ここで、第３の実施の形態として、別の手法により貫通電流を防止できる出力バッファ回路を説明する。
【００３７】
図４は、本発明の第３の実施の形態にかかる出力バッファ回路３００を示す。出力バッファ回路３００は、出力バッファ回路１００と出力バッファ回路２００におけるＰＭＯＳ２とＮＭＯＳ２、およびインバータ１０３が無い。また、出力バッファ回路３００は、トランスファーゲート１１２、トランスファーゲート１１４、トランスファーゲート１１８のオン／オフを制御する制御信号Ａ１と、トランスファーゲート１２２、トランスファーゲート１２４、トランスファーゲート１２８のオン／オフを制御する制御信号Ｂ１を出力する組合せ回路３１０を備えている。
【００３８】
図５は、組合せ回路３１０が入出力する各信号の真理値と、これらの真理値の組合せに応じたＰＭＯＳ１のゲート電圧Ｎ１、ＮＭＯＳ１ゲート電圧Ｎ２、出力ＯＵＴを示す。図４において、「Ｈｉｇｈ−」は「Ｈｉｇｈ」よりやや低い電位を示し、「Ｌｏｗ＋」は、「Ｌｏｗ」よりやや高い電位を示す。
【００３９】
図５に示すように、入力信号ＩＮがＬｏｗであり、制御信号ＣＴＲがＬｏｗであるときに、組合せ回路３１０は、制御信号Ａ１と制御信号Ｂ１を共にＬｏｗレベルにする。これにより、トランスファーゲート１１２とトランスファーゲート１２２はオンし、他のトランスファーゲートはオフする。そのため、ＰＭＯＳ１のゲート電圧Ｎ１がＨｉｇｈとなり、ＰＭＯＳ１は完全オフにされる。一方、ＮＭＯＳ１のゲート電圧Ｎ２がＨｉｇｈとなり、ＮＭＯＳ１は強くオンされ、出力バッファ回路３００は、Ｌｏｗ出力する。
【００４０】
また、入力信号ＩＮがＨｉｇｈであり、制御信号ＣＴＲがＬｏｗであるときにも、組合せ回路３１０は、制御信号Ａ１と制御信号Ｂ１を共にＬｏｗレベルにする。これにより、トランスファーゲート１１２とトランスファーゲート１２２はオンし、他のトランスファーゲートはオフする。そのため、ＮＭＯＳ１のゲート電圧Ｎ２がＬｏｗとなり、ＮＭＯＳ１は完全オフされる。一方、ＰＭＯＳ１のゲート電圧Ｎ１がＬｏｗとなり、ＰＭＯＳ１は強くオンされ、出力バッファ回路３００は、Ｈｉｇｈ出力する。
【００４１】
すなわち、制御信号ＣＴＲをＬｏｗレベルにすることにより、出力バッファ回路３００は、最大の駆動能力を発揮する。
【００４２】
入力信号ＩＮがＬｏｗであり、制御信号ＣＴＲがＨｉｇｈであるときに、組合せ回路３１０は、制御信号Ａ１をＬｏｗレベルにし、制御信号Ｂ１をＨｉｇｈレベルにする。これにより、トランスファーゲート１１２はオンし、トランスファーゲート１１４とトランスファーゲート１１８はオフする。また、トランスファーゲート１２２はオフし、トランスファーゲート１２４とトランスファーゲート１２８はオンする。そのため、ＰＭＯＳ１のゲート電圧Ｎ１がＨｉｇｈとなり、ＰＭＯＳ１は完全オフにされる。一方、ＮＭＯＳ１のゲート電圧Ｎ２がＨｉｇｈよりやや低い「Ｈｉｇｈ−」となり、ＮＭＯＳ１は弱くオンされ、出力バッファ回路３００は、最大駆動能力より低い駆動能力に対応するＬｏｗ出力をする。
【００４３】
入力信号ＩＮがＨｉｇｈであり、制御信号ＣＴＲがＨｉｇｈであるときに、組合せ回路３１０は、制御信号Ａ１をＨｉｇｈレベルにし、制御信号Ｂ１をＬｏｗレベルにする。これにより、トランスファーゲート１１２はオフし、トランスファーゲート１１４とトランスファーゲート１１８はオンする。また、トランスファーゲート１２２はオンし、トランスファーゲート１２４とトランスファーゲート１２８はオフする。そのため、ＮＭＯＳ１のゲート電圧Ｎ２がＬｏｗとなり、ＮＭＯＳ１は完全オフにされる。一方、ＰＭＯＳ１のゲート電圧Ｎ１がＬｏｗよりやや高い「Ｌｏｗ＋」となり、ＰＭＯＳ１は弱くオンされ、出力バッファ回路３００は、最大駆動能力より低い駆動能力に対応するＨｉｇｈをする。
【００４４】
すなわち、制御信号ＣＴＲをＨｉｇｈレベルにすることにより、出力バッファ回路３００の駆動能力は、最大値より小さくなる。
【００４５】
このように、本実施の形態の出力バッファ回路３００も、１つの出力トランジスタ（ＰＭＯＳ１とＮＭＯＳ１）のみで駆動能力の切替えを可能にしている。また、組合せ回路３１０により、ＰＭＯＳ１のゲート電圧Ｎ１を制御するトランスファーゲート１１２〜１１８と、ＮＭＯＳ１のゲート電圧Ｎ２を制御するトランスファーゲート１２２〜１２８のオン／オフとを別々に制御し、Ｈｉｇｈ出力の場合にはゲート電圧Ｎ２をＬｏｗにすることによりＮＭＯＳ１を完全にオフし、Ｌｏｗ出力の場合にはゲート電圧Ｎ１をＨｉｇｈにすることによりＰＭＯＳ１を完全にオフする。従って、貫通電流の発生も防止することができる。
・第４の実施の形態
【００４６】
上記各実施の形態の出力バッファ回路は、駆動能力を２段階に切り替えるものである。本発明にかかる技術は、抵抗とトランスファーゲートの段数を増やすことにより、３以上の任意の段数で駆動能力を切替える出力バッファ回路にも適用することができ、また、適用することにより上記各実施の形態の出力バッファ回路と同様の効果を得ることができる。
【００４７】
以下に説明する第４の実施の形態の出力バッファ回路は、一例として、出力バッファ回路３００を元に駆動能力をｎ段階（ｎ：３以上の整数）に切替可能にしたものである。
【００４８】
図６は、第４の実施の形態にかかる出力バッファ回路４００を示す。出力バッファ回路４００は、ＰＭＯＳ１のゲート電圧Ｎ１を制御するための抵抗とトランスファーゲートの段数、およびＮＭＯＳ１のゲート電圧Ｎ２を制御するための抵抗とトランスファーゲートの段数、および組合せ回路４１０が出力バッファ回路３００の相対応する構成と異なる点を除き、出力バッファ回路３００と同様であるため、ここで出力バッファ回路４００の各構成の詳細な説明を省略する。
【００４９】
図７は、駆動能力を４段階に切替える場合の組合せ回路４１０が入出力する各信号の真理値と、これらの真理値の組合せに応じたＰＭＯＳ１のゲート電圧Ｎ１、ＮＭＯＳ１ゲート電圧Ｎ２、出力ＯＵＴを示す。図５において、「Ｈｉｇｈ−」は「Ｈｉｇｈ」よりやや低い電位を示し、「−」が多いほど電位が低いことを示す。また、「Ｌｏｗ＋」は、「Ｌｏｗ」よりやや高い電位を示し、「＋」が多いほど電位が高いことを示す。この場合、組合せ回路４１０に入力される制御信号としては、制御信号ＣＴＲ１と制御信号ＣＴＲ２の２つで足りる。
【００５０】
図７から分かるように、出力バッファ回路４００は、入力信号ＩＮと、制御信号ＣＴＲ１と、制御信号ＣＴＲ２の組み合わせに応じて、制御信号Ａ１〜Ａ４、制御信号Ｂ１〜Ｂ４の組合せを変更する。
【００５１】
その結果、Ｌｏｗ出力時に、ＰＭＯＳ１のゲート電圧Ｎ１がＨｉｇｈとなり、ＰＭＯＳ１は完全オフされる。一方、ＮＭＯＳ１のゲート電圧Ｎ２は、「Ｈｉｇｈ」、「Ｈｉｇｈ−」、「Ｈｉｇｈ−−」、「Ｈｉｇｈ−−−」の４段階で調整される。また、Ｈｉｇｈ出力時に、ＮＭＯＳ１のゲート電圧Ｎ２がＬｏｗとなり、ＮＭＯＳ１は完全オフされる。一方、ＰＭＯＳ１のゲート電圧Ｎ１は、「Ｌｏｗ」、「Ｌｏｗ−」、「Ｌｏｗ−−」、「Ｌｏｗ−−−」の４段階で調整される。
【００５２】
すなわち、出力バッファ回路４００は、駆動能力が４段階に切替可能であると共に、最大の駆動能力より低い駆動能力で動作する場合にも貫通電流が発生しない。
【００５３】
以上、実施の形態をもとに本発明を説明した。実施の形態は例示であり、本発明の主旨から逸脱しない限り、上述した各実施の形態に対してさまざまな変更、増減、組合せを行ってもよい。これらの変更、増減、組合せが行われた変形例も本発明の範囲にあることは当業者に理解されるところである。
【図面の簡単な説明】
【００５４】
【図１】本発明の第１の実施の形態にかかる出力バッファ回路を示す図である。
【図２】図１に示す出力バッファ回路の出力電圧／電流特性の例を示す図である。
【図３】本発明の第２の実施の形態にかかる出力バッファ回路を示す図である。
【図４】本発明の第３の実施の形態にかかる出力バッファ回路を示す図である。
【図５】図４に示す出力バッファ回路における組合せ回路の真理値表を示す図である。
【図６】本発明の第４の実施の形態にかかる出力バッファ回路を示す図である。
【図７】図６に示す出力バッファ回路における組合せ回路の真理値表を示す図である。
【符号の説明】
【００５５】
１００ 出力バッファ回路
１０１ 制御信号端子
１０２ 入力端子
１０３ インバータ
１０４ インバータ
１０５ 出力端子
１１０ 制御回路
１１２〜１１８ トランスファーゲート
１２２〜１２８ トランスファーゲート
２００ 出力バッファ回路
３００ 出力バッファ回路
３１０ 組合せ回路
４００ 出力バッファ回路
４１０ 組合せ回路
【特許請求の範囲】
【請求項１】
第１の電源電圧を供する第１の電源端子と、前記第１の電源電圧より低い第２の電源電圧を供する第２の電源端子との間に直列に接続された第１導電型トランジスタＴＲＡ１と第２導電型トランジスタＴＲＢ１と、
前記トランジスタＴＲＡ１とトランジスタＴＲＢ１を相補的にオン／オフさせ、かつ前記トランジスタＴＲＡ１とトランジスタＴＲＢ１をオンさせるときに与えるゲート電圧を複数の値間で切替可能な制御回路とを備えることを特徴とする出力バッファ回路。
【請求項２】
前記第２の電源電圧は、接地電圧であることを特徴とする請求項１に記載の出力バッファ回路。
【請求項３】
前記トランジスタＴＲＡ１とトランジスタＴＲＢ１との間の出力端子と、前記第１の電源端子との間に、前記トランジスタＴＲＡ１と直列に接続された別の第１導電型トランジスタＴＲＡ２と、
前記出力端子と、前記第２の電源端子との間に、前記トランジスタＴＲＢ１と直列に接続された別の第２導電型トランジスタＴＲＢ２とをさらに有し、
前記制御回路は、前記トランジスタＴＲＡ１をオンさせるときに前記トランジスタＴＲＢ２を完全にオフさせ、前記トランジスタＴＲＢ１をオンさせるときに前記トランジスタＴＲＡ２を完全にオフさせることを特徴とする請求項１または２に記載の出力バッファ回路。
【請求項４】
前記制御回路は、前記トランジスタＴＲＡ１をオンさせるときに前記トランジスタＴＲＢ１を完全にオフさせ、前記トランジスタＴＲＢ１をオンさせるときに前記トランジスタＴＲＡ１を完全にオフさせることを特徴とする請求項１または２に記載の出力バッファ回路。
【請求項５】
前記第１導電型トランジスタは、ＰＭＯＳトランジスタであり、
前記第２導電型トランジスタは、ＮＭＯＳトランジスタであることを特徴とする請求項１から４のいずれか１項に記載の出力バッファ回路。
【請求項１】
第１の電源電圧を供する第１の電源端子と、前記第１の電源電圧より低い第２の電源電圧を供する第２の電源端子との間に直列に接続された第１導電型トランジスタＴＲＡ１と第２導電型トランジスタＴＲＢ１と、
前記トランジスタＴＲＡ１とトランジスタＴＲＢ１を相補的にオン／オフさせ、かつ前記トランジスタＴＲＡ１とトランジスタＴＲＢ１をオンさせるときに与えるゲート電圧を複数の値間で切替可能な制御回路とを備えることを特徴とする出力バッファ回路。
【請求項２】
前記第２の電源電圧は、接地電圧であることを特徴とする請求項１に記載の出力バッファ回路。
【請求項３】
前記トランジスタＴＲＡ１とトランジスタＴＲＢ１との間の出力端子と、前記第１の電源端子との間に、前記トランジスタＴＲＡ１と直列に接続された別の第１導電型トランジスタＴＲＡ２と、
前記出力端子と、前記第２の電源端子との間に、前記トランジスタＴＲＢ１と直列に接続された別の第２導電型トランジスタＴＲＢ２とをさらに有し、
前記制御回路は、前記トランジスタＴＲＡ１をオンさせるときに前記トランジスタＴＲＢ２を完全にオフさせ、前記トランジスタＴＲＢ１をオンさせるときに前記トランジスタＴＲＡ２を完全にオフさせることを特徴とする請求項１または２に記載の出力バッファ回路。
【請求項４】
前記制御回路は、前記トランジスタＴＲＡ１をオンさせるときに前記トランジスタＴＲＢ１を完全にオフさせ、前記トランジスタＴＲＢ１をオンさせるときに前記トランジスタＴＲＡ１を完全にオフさせることを特徴とする請求項１または２に記載の出力バッファ回路。
【請求項５】
前記第１導電型トランジスタは、ＰＭＯＳトランジスタであり、
前記第２導電型トランジスタは、ＮＭＯＳトランジスタであることを特徴とする請求項１から４のいずれか１項に記載の出力バッファ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１０−１４７７３６（Ｐ２０１０−１４７７３６Ａ）
【公開日】平成２２年７月１日（２０１０．７．１）
【国際特許分類】
【出願番号】特願２００８−３２１７９８（Ｐ２００８−３２１７９８）
【出願日】平成２０年１２月１８日（２００８．１２．１８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２２年７月１日（２０１０．７．１）
【国際特許分類】
【出願日】平成２０年１２月１８日（２００８．１２．１８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
[ Back to top ]