半導体スイッチング素子の駆動装置及び半導体スイッチング素子の駆動方法
【課題】ＰＷＭ信号の傾きを制御する場合でも、本来意図したデューティと同じ期間だけ、半導体スイッチング素子をオンできる駆動装置を提供する。
【解決手段】ゲート駆動回路４が、入力されるＰＷＭ信号の立ち上がり及び立ち下がりにそれぞれ傾きを付与したゲート信号をＮチャネルＭＯＳＦＥＴ１のゲートに出力する場合、デューティ調整部３は、ＮチャネルＭＯＳＦＥＴ１を介してランプ２に出力される電圧信号を検出し、入力信号の立ち上がりから電圧信号が立ち上がるまでの時間ａと、ＰＷＭ信号の立ち下がりから電圧信号が立ち下がるまでの時間ｂとを求め、デューティｚ＝（ｘ＋ａ−ｂ）に設定した駆動信号をゲート駆動回路４に出力する。
【解決手段】ゲート駆動回路４が、入力されるＰＷＭ信号の立ち上がり及び立ち下がりにそれぞれ傾きを付与したゲート信号をＮチャネルＭＯＳＦＥＴ１のゲートに出力する場合、デューティ調整部３は、ＮチャネルＭＯＳＦＥＴ１を介してランプ２に出力される電圧信号を検出し、入力信号の立ち上がりから電圧信号が立ち上がるまでの時間ａと、ＰＷＭ信号の立ち下がりから電圧信号が立ち下がるまでの時間ｂとを求め、デューティｚ＝（ｘ＋ａ−ｂ）に設定した駆動信号をゲート駆動回路４に出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源とグランドとの間に負荷と直列に接続される半導体スイッチング素子を、ＰＷＭ信号により駆動する駆動装置及び駆動方法に関する。
【背景技術】
【０００２】
従来より、ＰＷＭ制御を行う場合のスイッチングノイズを抑制するため、ＰＷＭ信号の立ち上がり、立ち下がりに傾きを付与する技術は、例えば特許文献１などに開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平６−１４１５９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、そのような制御を行う結果、制御対象である例えばＭＯＳＦＥＴ等の半導体スイッチング素子が実際にオンしている時間は、傾きを制御する以前の本来のＰＷＭ信号で指定されるデューティよりも長くなるため、意図した制御結果が得られなくなるという問題がある。
【０００５】
すなわち図１４に示すように、傾きが付与されたゲート信号の立ち上がり期間では、ゲート電位がＭＯＳＦＥＴのオン閾値電圧Ｖｔを上回った時点でＭＯＳＦＥＴがオンするので、ＭＯＳＦＥＴを介して負荷に出力される電圧信号の立ち上がりは、入力信号の立ち上がりから時間ａだけ遅延する。また、ゲート信号の立ち下がり期間では、ゲート電位がオン閾値電圧Ｖｔを下回った時点でＭＯＳＦＥＴがオフするので、電圧信号の立ち下がりは、入力信号の立ち下がりから時間ｂだけ遅延する。その結果、出力信号のデューティｙは、入力信号のデューティをｘとすると、
ｙ＝ｘ＋ｂ−ａ
となる。この場合（ｂ＞ａ）を前提とするが、出力信号のデューティｙは、入力信号のデューティｘに対して（ｂ−ａ）だけ拡がっている。
【０００６】
本発明は上記事情に鑑みてなされたものであり、その目的は、ＰＷＭ信号の傾きを制御する場合でも、本来意図したデューティと同じ期間だけ、半導体スイッチング素子をオンできる駆動装置及び半導体スイッチング素子の駆動方法を提供することにある。
【課題を解決するための手段】
【０００７】
請求項１記載の半導体スイッチング素子の駆動装置によれば、信号出力手段が、入力されるＰＷＭ信号（以下、単に「ＰＷＭ信号」と称する場合は当該信号を示す）の立ち上がり及び立ち下がりにそれぞれ傾きを付与した傾き付与信号を半導体スイッチング素子の制御端子に出力する場合、デューティ調整手段は、半導体スイッチング素子を介して負荷に出力される電圧信号を検出し、ＰＷＭ信号の立ち上がりから電圧信号が立ち上がるまでの時間ａと、ＰＷＭ信号の立ち下がりから電圧信号が立ち下がるまでの時間ｂとを求め、ＰＷＭ信号のデューティをｘとすると、デューティｚ＝（ｘ＋ａ−ｂ）に設定した信号を信号出力手段に出力する。
【０００８】
すなわち、電圧信号の立ち上がりの遅れ時間ａだけデューティｘは短縮され、電圧信号の立ち下がりの遅れ時間ｂだけデューティｘは延長されることになる。したがって、ＰＷＭ信号のデューティｘに替えて、デューティｚ＝（ｘ＋ａ−ｂ）に設定した信号を信号出力手段に与えて傾き付与信号を生成すれば、その傾き付与信号に応じて出力される電圧信号のオンデューティは「ｘ」に等しくなる。これにより、本来の制御目標であるデューティｘに等しいデューティの電圧信号を負荷に出力することができる。尚、本発明では、前述のように時間ａ，ｂの大小関係が（ａ＜ｂ）となることを前提としている。
【０００９】
請求項２記載の半導体スイッチング素子の駆動装置によれば、デューティ調整手段は、第１，第２カウンタにより時間ａ，ｂをそれぞれカウントすると、それらのカウント値より減算器が（ｂ−a）を演算する。また、第３カウンタは、ＰＷＭ信号の立ち上がりからカウント動作を開始し、（ｂ−a）に相当する時間をカウントするとカウント終了信号を出力し、ＰＷＭ信号とカウント終了信号との論理積信号を信号出力手段に出力する。斯様に構成すれば、デューティ調整手段によって信号出力手段に出力される信号は、その立ち上がりが、ＰＷＭ信号の立ち上がりタイミングから時間（ｂ−ａ）だけ遅延することになる。その結果、デューティｚは、ｚ＝ｘ−（ｂ−ａ）＝（ｘ＋ａ−ｂ）となるので、上記の演算処理により傾き付与信号のデューティｚを所期通りに設定できる。
【００１０】
請求項３記載の半導体スイッチング素子の駆動装置によれば、デューティ調整手段は、第１，第２カウンタにより時間ａ，ｂをそれぞれカウントすると、それらのカウント値より第１減算器が（ｂ−a）を演算し、第２減算器が（ｘ＋ａ−ｂ）を演算する。また、第３カウンタは、ＰＷＭ信号の立ち上がりからカウント動作を開始し、（ｘ＋ａ−ｂ）に相当する時間をカウントするとカウント終了信号を出力し、ＰＷＭ信号とカウント終了信号との論理積信号を信号出力手段に出力する。斯様に構成すれば、デューティ調整手段によって信号出力手段に出力される信号は、その立ち下がりが、ＰＷＭ信号の立ち下がりタイミングよりも時間（ｂ−ａ）だけ早まることになる。その結果、デューティｚは、ｚ＝（ｘ＋ａ−ｂ）となるので、上記の演算処理により傾き付与信号のデューティｚを所期通りに設定できる。
【００１１】
請求項４記載の半導体スイッチング素子の駆動装置によれば、信号選択手段は、ＰＷＭ信号のデューティｘが時間（ｂ−a）以下の値となった場合に、デューティ調整手段によりデューティｚに調整される信号に替えて、ＰＷＭ信号を信号出力手段に出力する。すなわち本発明では、上述したように（ａ＜ｂ）となること、つまり（ｂ−ａ＞０）であることを前提としているので、（ｘ＜ｂ−ａ）となった場合は、デューティ調整手段が出力信号を生成できなくなる。そこで、上記の場合は、デューティ調整手段の作用を無効化して、入力されたＰＷＭ信号を信号出力手段に与えることで例外的な処理を行い、負荷に電圧信号を出力可能とする。
【図面の簡単な説明】
【００１２】
【図１】第１実施例であり、駆動装置の構成を示す機能ブロック図
【図２】各部の信号波形を示すタイミングチャート
【図３】デューティ調整部の内部構成を中心に示す図
【図４】デューティ調整部の処理を示すタイミングチャート
【図５】（ａ）入力信号，（ｂ）駆動信号，（ｃ）ゲート信号，（ｄ）出力信号を示すタイミングチャート
【図６】従来技術の場合の図５相当図
【図７】入力信号のデューティが極端に短い場合の図５相当図
【図８】第２実施例を示す図３相当図
【図９】図４相当図
【図１０】第３実施例を示す図１相当図
【図１１】図５相当図
【図１２】第４実施例を示す図３相当図
【図１３】図５相当図
【図１４】従来技術を示す図２相当図
【発明を実施するための形態】
【００１３】
（第１実施例）
以下、第１実施例について図１ないし図７を参照して説明する。図１は、負荷として例えばランプを駆動対象とした場合の駆動装置の構成を示す機能ブロック図であり、図２は各部の信号波形を示すタイミングチャートである。電源とグランドとの間には、ＮチャネルＭＯＳＦＥＴ（半導体スイッチング素子）１とランプ（負荷）２との直列回路が接続されている（ハイサイド駆動方式）。デューティ調整部（デューティ調整手段）３には、上位の制御装置より与えられるデューティ指令に応じて生成されたＰＷＭ信号が入力信号として与えられる（図２（ａ）参照）。デューティ調整部３は、後述するように前記入力信号のＰＷＭデューティを調整した信号を、駆動信号として次段のゲート駆動回路（信号出力手段）４に出力する（図２（ｂ）参照）。
【００１４】
ゲート駆動回路４は、デューティ調整部３より与えられるデューティが調整されたＰＷＭ信号の立ち上がり、立ち下がりに、それぞれ傾きを付与した台形波状の信号（傾き付与信号）を生成し、それをゲート信号としてＮチャネルＭＯＳＦＥＴ１のゲート（制御端子）に出力する（図２（ｃ）参照）。尚、ここではＰＷＭ信号の立ち上がりの傾きよりも、立ち下がりの傾きの方が小さくなるように付与される。ＮチャネルＭＯＳＦＥＴ１のソースは、デューティ調整部３の入力端子に接続されており、デューティ調整部３は、ＮチャネルＭＯＳＦＥＴ１を介してランプ２に出力される電圧信号（出力信号，図２（ｄ）参照）をモニタする。
【００１５】
図３は、デューティ調整部３の内部構成を中心に示すものである。第１カウンタ５は、入力信号の立ち上がりエッジから、出力信号の立ち上がりエッジまでの時間（立ち上がり遅延時間）ａをカウントする。また、第２カウンタ６は、入力信号の立ち下がりエッジから、出力信号の立ち下がりエッジまでの時間（立ち下がり遅延時間）ｂをカウントする。第１フリップフロップ７は、第１カウンタ５のカウントデータ；時間ａを出力信号がハイレベルとなるタイミングで保持し、第２フリップフロップ８は、第２カウンタ６のカウントデータ；時間ｂを出力信号がローレベルとなるタイミングで保持する。
【００１６】
減算器９は、第２フリップフロップ８の保持データ；時間ｂより第１フリップフロップ７の保持データ；時間ａを減算して、減算結果（ｂ−a）を出力する。第３フリップフロップ１０は、減算器９の減算結果データ（ｂ−a）を出力信号がローレベルとなるタイミングで保持する。尚、第１〜第３フリップフロップ７，８，１０がデータを確実に保持するためのセットアップ時間が必要であれば、出力信号に適当な遅延を付与したものをデータラッチ信号とすれば良い。
【００１７】
ダウンカウンタ（第３カウンタ）１１には、第３フリップフロップ１０の保持データがカウント値としてロードされ、入力信号の立ち上がりエッジからダウンカウントを開始する。そして、カウント値が「０」になると、カウント終了信号（ハイアクティブ）をＡＮＤゲート１２の一方の入力端子に出力する。ダウンカウンタ１１は、入力信号がローレベルになるとクリアされる。そして、ＡＮＤゲート１２の他方の入力端子には入力信号が与えられており、ＡＮＤゲート１２の出力信号が、駆動信号としてゲート駆動回路４に与えられる。尚、第１〜第３フリップフロップ７，８，１０は、図示しないリセット信号によりリセットされた初期状態では、何れもデータ「０」を出力する。
【００１８】
次に、本実施例の作用について図４ないし図７を参照して説明する。初期状態では、上述のように第３フリップフロップ１０が出力するデータ値はゼロであるから、（ａ）入力信号としてデューティｘ１のＰＷＭ信号が与えられた場合の立ち上がりエッジの時点で、ダウンカウンタ１１はハイレベルを出力する。したがって、（ｂ）駆動信号は、入力信号と殆ど同時に立ち上がり、（ｃ）ゲート信号は、その立ち上がりの時点から所定の傾きを以って立ち上がりを開始する。
【００１９】
（ｃ）ゲート信号がＮチャネルＭＯＳＦＥＴ１のオン閾値電圧Ｖtを超えると、そのソース電位である（ｄ）出力信号が立ち上がる。すると、第１カウンタ５は、入力信号の立ち上がりエッジから出力信号の立ち上がりエッジまでの時間ａ１をカウントし、そのカウント値は（ｆ）第１フリップフロップ７（ＦＦ１）に保持される。
【００２０】
（ａ）入力信号が立ち下がると、ＡＮＤゲート１２の出力である（ｂ）駆動信号もその時点で立ち下がる。したがって、最初に出力される駆動信号のデューティｚ１は、入力信号のデューティｘ１に等しくなる。また（ｃ）ゲート信号は、その立ち下がりの時点から所定の傾きを以って立ち下がりを開始する。第２カウンタ６は、入力信号の立ち下がりエッジから、出力信号の立ち下がりエッジまでの時間ｂ１をカウントし、（ｇ）第２フリップフロップ８（ＦＦ２）は、そのカウントデータを保持する。減算器９は、第２フリップフロップ８の保持データ；時間ｂ１より第１フリップフロップ７の保持データ；時間ａ１を減算して、減算結果（ｂ１−a１）を第３フリップフロップ１０に出力し、（ｈ）第３フリップフロップ１０（ＦＦ３）はそのデータを保持する。
【００２１】
次に（ａ）入力信号としてデューティｘ２のＰＷＭ信号が与えられると、その立ち上がりエッジからダウンカウンタ１１はロードされたデータ（ｂ１−a１）のダウンカウントを開始し、カウントを終了するとハイレベルのカウント終了信号を出力する。その結果、（ｂ）駆動信号の立ち上がりエッジは、入力信号の立ち上がりエッジから時間（ｂ１−a１）だけ遅延する。以降の動作は、上記と同様になる。したがって、駆動信号のデューティｚ２は、入力信号のデューティｘ２より時間（ｂ１−a１）を減じたものとなる。
ｚ２＝ｘ２−（ｂ１−a１） …（１）
【００２２】
そして、上記駆動信号に基づいて出力される（ｃ）ゲート信号は、立ち上がりタイミングが駆動信号の立ち上がりから時間ａ２だけ遅れ（その分だけデューティが狭まり）、立ち下がりタイミングが駆動信号の立ち上がりから時間ｂ２だけ遅れる（その分だけデューティが拡がる）。したがって、（ｄ）出力信号のデューティをｙ２とすると、
ｙ２＝ｚ２−ａ２＋ｂ２ …（２）
であり、一般にａ１＝ａ２，ｂ１＝ｂ２であるから、
ｘ２とｙ２との関係は、
ｙ２＝ｘ２−（ｂ２−a２）−ａ２＋ｂ２
＝ｘ２ …（３）
となって、出力信号のデューティｙ２は、入力信号のデューティｘ２に等しくなる。
【００２３】
尚、本実施例の方式は、ゲート信号の波形を台形波状にすると共に、入力信号のデューティに対して駆動信号のデューティをより短く設定することが前提となっている。したがって、入力信号のデューティの設定範囲について制限を加える必要があり、その制限について図５ないし図７を参照して説明する。
【００２４】
図５は、（ａ）入力信号のデューティｘ２（以下、括弧内のｘ，ｙ，ｚは対応する信号のデューティを示す）が極端に長く、その次の入力信号が立ち上るまでの時間が短くなった場合である。また、各立ち上がり遅延時間は何れも「ａ」で、各立ち下がり遅延時間は何れも「ｂ」で示している。この場合には、（ｂ）駆動信号（ｚ２）の立下で（ｃ）ゲート信号が立ち下がりを開始しても、オン閾値電圧Ｖｔを下回る以前に次の駆動信号（ｚ３）が与えられる。すると、入力信号（ｘ２）に対応する（ｄ）出力信号のデューティｙ２は本来の制御を外れて延長されてしまい、入力信号（ｘ３）に対応する出力信号（ｙ３）が出力されなくなり、結果として出力パルス数が減少する。
また、図６は本実施例の方式を採用しない従来技術の場合を示すが、入力信号のデューティｘ２が極端に長い場合は同様の不具合が生じるので、これは本実施例特有の問題ではない。
【００２５】
一方、図７は入力信号のデューティｘ２が極端に短い場合である。（１）式より、
ｚ＝ｘ＋ａ−ｂ
であるから、
ｘ＜ｂ−ａ …（４）
すなわち、入力信号のデューティｘが（ｂ−ａ）より短くなると駆動信号を出力できなくなり、結果としてゲート信号及び出力信号も出力されない。したがって、入力信号のデューティｘについては、その制御範囲に図５，図７に示す上限，下限を付すことが前提となる。
【００２６】
以上のように本実施例によれば、ゲート駆動回路４が、入力されるＰＷＭ信号の立ち上がり及び立ち下がりにそれぞれ傾きを付与したゲート信号をＮチャネルＭＯＳＦＥＴ１のゲートに出力する場合、デューティ調整部３は、ＮチャネルＭＯＳＦＥＴ１を介してランプ２に出力される電圧信号を検出し、入力信号の立ち上がりから電圧信号が立ち上がるまでの時間ａと、ＰＷＭ信号の立ち下がりから電圧信号が立ち下がるまでの時間ｂとを求め、デューティｚ＝（ｘ＋ａ−ｂ）に設定した駆動信号をゲート駆動回路４に出力する。したがって、その駆動信号に応じて出力される電圧信号のオンデューティが、本来の制御目標であるデューティｘに等しくなるようにしてランプ２に出力でき、ランプ２の明るさを所期通りに制御できる。
【００２７】
また、デューティ調整部３は、第１，第２カウンタ５，６により時間ａ，ｂをそれぞれカウントすると、それらのカウント値より減算器９が（ｂ−a）を演算し、ダウンカウンタ１１は、ＰＷＭ信号の立ち上がりからカウント動作を開始し、（ｂ−a）に相当する時間をカウントするとカウント終了信号を出力し、ＰＷＭ信号とカウント終了信号との論理積信号をゲート駆動回路４に出力する。したがって、上記の演算処理により駆動信号の立ち上がりを（ｂ−a）だけ遅延させることでデューティｚを所期通りに設定できる。
【００２８】
（第２実施例）
図８及び図９は第２実施例であり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。第２実施例では、デューティ調整部３に替わるデューティ調整部（デューティ調整手段）１３が、第１実施例の図７で示したように入力信号のデューティｘが制限範囲の下限（ｂ−ａ）を下回った場合に、ＡＮＤゲート１２の出力信号である駆動信号に替えて、入力信号をそのままゲート駆動回路４に出力するように構成される。
【００２９】
そのため、ＡＮＤゲート１２とゲート駆動回路４との間にはマルチプレクサ（信号選択手段）１４が挿入されており、このマルチプレクサ１４には、入力信号と駆動信号とが与えられ、何れか一方が選択されて出力される。また、マルチプレクサ１４は、選択切り替えを行うための制御ロジックも内蔵しており、そのために、入力信号と、第３フリップフロップ１０に保持される減算結果データ（ｂ−ａ）が与えられている。そして、マルチプレクサ１４は、入力信号の立ち上がりエッジからデューティｘを計測するためカウンタにより計時をおこない、デューティｘと減算結果（ｂ−ａ）との大小を比較すると、
ｘ＞（ｂ−ａ） → 駆動信号
ｘ＜（ｂ−ａ） → 入力信号
のように各信号を選択出力する。
【００３０】
次に、第２実施例の作用について図９を参照して説明する。図９は図４相当図である。（ａ）入力信号のデューティｘ１が、図示しない前回の減算結果（ｂ−ａ）よりも大きい場合は（カウンタの値が（ｂ−ａ）を超えた時点で）、（ｂ）マルチプレクサ１４は駆動信号を選択してゲート駆動回路４に出力する。また、（ａ）次の入力信号のデューティｘ２が減算結果（ｂ１−ａ１）よりも大きい場合は、（ｂ）マルチプレクサ１４は入力信号を選択してゲート駆動回路４に出力する。尚、（ｅ）の処理に示す「入力信号を遅延」は、マルチプレクサ１４の内部でデューティｘ２をカウントし、減算結果（ｂ１−ａ１）と比較するのに要する時間である。
【００３１】
以上のように、第２実施例によれば、マルチプレクサ１４は、ＰＷＭ信号のデューティｘが時間（ｂ−a）以下の値となった場合に、デューティ調整部１３によりデューティｚに調整される駆動信号に替えて入力信号をゲート駆動回路４に出力する。したがって、デューティｘが下限を下回るイレギュラーな値となった場合は、デューティ調整部１３の作用を無効化して、入力信号をゲート駆動回路４に与えて例外的な処理を行い、ランプ２に電圧信号を出力することができる。
尚、第１実施例で述べたように、デューティｘの出力範囲が予め制限されていれば第２実施例のような構成は不要であるが、デューティｘが例外的に下限を下回った場合のフェイルセーフとしてマルチプレクサ１４を配置している。
【００３２】
（第３実施例）
図１０及び図１１は第３実施例であり、第１実施例と異なる部分のみ説明する。第３実施例は、ＮチャネルＭＯＳＦＥＴ１をＰチャネルＭＯＳＦＥＴ（半導体スイッチング素子）１５に、ゲート駆動回路４をゲート駆動回路（信号出力手段）１６に置き換えたものである。この場合、ゲート駆動回路１６は、図１１（ｃ）に示すように、デューティ調整部３が出力する駆動信号に対して、レベルを反転して傾きを付与したゲート信号を生成し、ＰチャネルＭＯＳＦＥＴ１５のゲートに出力する。したがって、この場合も第１実施例と同様の効果が得られる。
【００３３】
（第４実施例）
図１２及び図１３は第４実施例であり、第１実施例と異なる部分のみ説明する。第４実施例のデューティ調整部（デューティ調整手段）１７は、第１実施例のデューティ調整部３に、減算器１８（第２減算器）及び第４フリップフロップ（ＦＦ４）１９を追加し、ダウンカウンタ１１に替えてダウンカウンタ２０（第３カウンタ）を設けたものである。減算器１８には、外部より入力信号のデューティｘがデータとして与えられると共に、減算器９の減算結果（ｂ−ａ）が与えられ、｛ｘ−（ｂ−ａ）｝＝（ｘ＋ａ−ｂ）を減算する。減算器１８の減算結果（ｘ＋ａ−ｂ）は、第４フリップフロップ１９により入力信号の立ち上がりエッジで保持される。
【００３４】
ダウンカウンタ２０は、第４フリップフロップ１９に保持されたデータ（ｘ＋ａ−ｂ）がロードされ、ダウンカウンタ１１と同様に入力信号の立ち上りエッジからダウンカウント動作を開始する。ダウンカウンタ２０は、ダウンカウント動作中はＡＮＤゲート１２に出力する信号のレベルをハイにしており、ダウンカウント動作を終了すると、前記信号のレベルをローに変化させる（カウント終了信号）。したがって、ＡＮＤゲート１２の出力信号は、ダウンカウンタ２０がダウンカウント動作中はハイレベル，ダウンカウント動作が終了するとローレベルになる。その結果、図１３（ｂ）に示すように、駆動信号の立下りエッジは、入力信号の立下りエッジに対して時間（ｂ−ａ）だけ早まることになり、駆動信号のデューティｚは、（ｘ＋ａ−ｂ）となる。
【００３５】
以上のように第４実施例によれば、デューティ調整部１７は、第１，第２カウンタ５，６により時間ａ，ｂをそれぞれカウントすると、それらのカウント値より減算器９（第１減算器）が（ｂ−a）を演算し、減算器１８が（ｘ＋ａ−ｂ）を演算すると、ダウンカウンタ２０は、ＰＷＭ信号の立ち上がりからカウント動作を開始し、（ｘ＋ａ−ｂ）に相当する時間をカウントするとカウント終了信号を出力し、ＰＷＭ信号とカウント終了信号との論理積信号をゲート駆動回路４に出力する。したがって、上記の演算処理により駆動信号の立ち下がりを（ｂ−a）だけ早めてデューティｚを所期通りに設定できる。
【００３６】
本発明は上記し、又は図面に記載した実施例にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
ローサイド駆動方式に適用しても良い。
負荷はランプに限ることなく、モータ等であっても良い。
第３カウンタは、アップカウント動作を行うカウンタでも良い。
第２実施例において、マルチプレクサ１４に入力信号のデューティｘがデジタルデータとして与えられる場合は、（ｅ）の処理に示す「遅延」時間を経ることなく駆動信号を出力できる。
半導体スイッチング素子はＭＯＳＦＥＴに限ることなく、ＩＧＢＴやバイポーラトランジスタ等でも良い。
【符号の説明】
【００３７】
図面中、１はＮチャネルＭＯＳＦＥＴ（半導体スイッチング素子）、２はランプ（負荷）、３はデューティ調整部（デューティ調整手段）、４はゲート駆動回路（信号出力手段）、５は第１カウンタ、６は第２カウンタ、９は減算器、１１はダウンカウンタ（第３カウンタ）、１２はＡＮＤゲート、１３はデューティ調整部（デューティ調整手段）、１４はマルチプレクサ（信号選択手段）、１５はＰチャネルＭＯＳＦＥＴ（半導体スイッチング素子）、１６はゲート駆動回路（信号出力手段）、１７はデューティ調整部（デューティ調整手段）、１８は減算器（第２減算器）、２０はダウンカウンタ（第３カウンタ）を示す。
【技術分野】
【０００１】
本発明は、電源とグランドとの間に負荷と直列に接続される半導体スイッチング素子を、ＰＷＭ信号により駆動する駆動装置及び駆動方法に関する。
【背景技術】
【０００２】
従来より、ＰＷＭ制御を行う場合のスイッチングノイズを抑制するため、ＰＷＭ信号の立ち上がり、立ち下がりに傾きを付与する技術は、例えば特許文献１などに開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平６−１４１５９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、そのような制御を行う結果、制御対象である例えばＭＯＳＦＥＴ等の半導体スイッチング素子が実際にオンしている時間は、傾きを制御する以前の本来のＰＷＭ信号で指定されるデューティよりも長くなるため、意図した制御結果が得られなくなるという問題がある。
【０００５】
すなわち図１４に示すように、傾きが付与されたゲート信号の立ち上がり期間では、ゲート電位がＭＯＳＦＥＴのオン閾値電圧Ｖｔを上回った時点でＭＯＳＦＥＴがオンするので、ＭＯＳＦＥＴを介して負荷に出力される電圧信号の立ち上がりは、入力信号の立ち上がりから時間ａだけ遅延する。また、ゲート信号の立ち下がり期間では、ゲート電位がオン閾値電圧Ｖｔを下回った時点でＭＯＳＦＥＴがオフするので、電圧信号の立ち下がりは、入力信号の立ち下がりから時間ｂだけ遅延する。その結果、出力信号のデューティｙは、入力信号のデューティをｘとすると、
ｙ＝ｘ＋ｂ−ａ
となる。この場合（ｂ＞ａ）を前提とするが、出力信号のデューティｙは、入力信号のデューティｘに対して（ｂ−ａ）だけ拡がっている。
【０００６】
本発明は上記事情に鑑みてなされたものであり、その目的は、ＰＷＭ信号の傾きを制御する場合でも、本来意図したデューティと同じ期間だけ、半導体スイッチング素子をオンできる駆動装置及び半導体スイッチング素子の駆動方法を提供することにある。
【課題を解決するための手段】
【０００７】
請求項１記載の半導体スイッチング素子の駆動装置によれば、信号出力手段が、入力されるＰＷＭ信号（以下、単に「ＰＷＭ信号」と称する場合は当該信号を示す）の立ち上がり及び立ち下がりにそれぞれ傾きを付与した傾き付与信号を半導体スイッチング素子の制御端子に出力する場合、デューティ調整手段は、半導体スイッチング素子を介して負荷に出力される電圧信号を検出し、ＰＷＭ信号の立ち上がりから電圧信号が立ち上がるまでの時間ａと、ＰＷＭ信号の立ち下がりから電圧信号が立ち下がるまでの時間ｂとを求め、ＰＷＭ信号のデューティをｘとすると、デューティｚ＝（ｘ＋ａ−ｂ）に設定した信号を信号出力手段に出力する。
【０００８】
すなわち、電圧信号の立ち上がりの遅れ時間ａだけデューティｘは短縮され、電圧信号の立ち下がりの遅れ時間ｂだけデューティｘは延長されることになる。したがって、ＰＷＭ信号のデューティｘに替えて、デューティｚ＝（ｘ＋ａ−ｂ）に設定した信号を信号出力手段に与えて傾き付与信号を生成すれば、その傾き付与信号に応じて出力される電圧信号のオンデューティは「ｘ」に等しくなる。これにより、本来の制御目標であるデューティｘに等しいデューティの電圧信号を負荷に出力することができる。尚、本発明では、前述のように時間ａ，ｂの大小関係が（ａ＜ｂ）となることを前提としている。
【０００９】
請求項２記載の半導体スイッチング素子の駆動装置によれば、デューティ調整手段は、第１，第２カウンタにより時間ａ，ｂをそれぞれカウントすると、それらのカウント値より減算器が（ｂ−a）を演算する。また、第３カウンタは、ＰＷＭ信号の立ち上がりからカウント動作を開始し、（ｂ−a）に相当する時間をカウントするとカウント終了信号を出力し、ＰＷＭ信号とカウント終了信号との論理積信号を信号出力手段に出力する。斯様に構成すれば、デューティ調整手段によって信号出力手段に出力される信号は、その立ち上がりが、ＰＷＭ信号の立ち上がりタイミングから時間（ｂ−ａ）だけ遅延することになる。その結果、デューティｚは、ｚ＝ｘ−（ｂ−ａ）＝（ｘ＋ａ−ｂ）となるので、上記の演算処理により傾き付与信号のデューティｚを所期通りに設定できる。
【００１０】
請求項３記載の半導体スイッチング素子の駆動装置によれば、デューティ調整手段は、第１，第２カウンタにより時間ａ，ｂをそれぞれカウントすると、それらのカウント値より第１減算器が（ｂ−a）を演算し、第２減算器が（ｘ＋ａ−ｂ）を演算する。また、第３カウンタは、ＰＷＭ信号の立ち上がりからカウント動作を開始し、（ｘ＋ａ−ｂ）に相当する時間をカウントするとカウント終了信号を出力し、ＰＷＭ信号とカウント終了信号との論理積信号を信号出力手段に出力する。斯様に構成すれば、デューティ調整手段によって信号出力手段に出力される信号は、その立ち下がりが、ＰＷＭ信号の立ち下がりタイミングよりも時間（ｂ−ａ）だけ早まることになる。その結果、デューティｚは、ｚ＝（ｘ＋ａ−ｂ）となるので、上記の演算処理により傾き付与信号のデューティｚを所期通りに設定できる。
【００１１】
請求項４記載の半導体スイッチング素子の駆動装置によれば、信号選択手段は、ＰＷＭ信号のデューティｘが時間（ｂ−a）以下の値となった場合に、デューティ調整手段によりデューティｚに調整される信号に替えて、ＰＷＭ信号を信号出力手段に出力する。すなわち本発明では、上述したように（ａ＜ｂ）となること、つまり（ｂ−ａ＞０）であることを前提としているので、（ｘ＜ｂ−ａ）となった場合は、デューティ調整手段が出力信号を生成できなくなる。そこで、上記の場合は、デューティ調整手段の作用を無効化して、入力されたＰＷＭ信号を信号出力手段に与えることで例外的な処理を行い、負荷に電圧信号を出力可能とする。
【図面の簡単な説明】
【００１２】
【図１】第１実施例であり、駆動装置の構成を示す機能ブロック図
【図２】各部の信号波形を示すタイミングチャート
【図３】デューティ調整部の内部構成を中心に示す図
【図４】デューティ調整部の処理を示すタイミングチャート
【図５】（ａ）入力信号，（ｂ）駆動信号，（ｃ）ゲート信号，（ｄ）出力信号を示すタイミングチャート
【図６】従来技術の場合の図５相当図
【図７】入力信号のデューティが極端に短い場合の図５相当図
【図８】第２実施例を示す図３相当図
【図９】図４相当図
【図１０】第３実施例を示す図１相当図
【図１１】図５相当図
【図１２】第４実施例を示す図３相当図
【図１３】図５相当図
【図１４】従来技術を示す図２相当図
【発明を実施するための形態】
【００１３】
（第１実施例）
以下、第１実施例について図１ないし図７を参照して説明する。図１は、負荷として例えばランプを駆動対象とした場合の駆動装置の構成を示す機能ブロック図であり、図２は各部の信号波形を示すタイミングチャートである。電源とグランドとの間には、ＮチャネルＭＯＳＦＥＴ（半導体スイッチング素子）１とランプ（負荷）２との直列回路が接続されている（ハイサイド駆動方式）。デューティ調整部（デューティ調整手段）３には、上位の制御装置より与えられるデューティ指令に応じて生成されたＰＷＭ信号が入力信号として与えられる（図２（ａ）参照）。デューティ調整部３は、後述するように前記入力信号のＰＷＭデューティを調整した信号を、駆動信号として次段のゲート駆動回路（信号出力手段）４に出力する（図２（ｂ）参照）。
【００１４】
ゲート駆動回路４は、デューティ調整部３より与えられるデューティが調整されたＰＷＭ信号の立ち上がり、立ち下がりに、それぞれ傾きを付与した台形波状の信号（傾き付与信号）を生成し、それをゲート信号としてＮチャネルＭＯＳＦＥＴ１のゲート（制御端子）に出力する（図２（ｃ）参照）。尚、ここではＰＷＭ信号の立ち上がりの傾きよりも、立ち下がりの傾きの方が小さくなるように付与される。ＮチャネルＭＯＳＦＥＴ１のソースは、デューティ調整部３の入力端子に接続されており、デューティ調整部３は、ＮチャネルＭＯＳＦＥＴ１を介してランプ２に出力される電圧信号（出力信号，図２（ｄ）参照）をモニタする。
【００１５】
図３は、デューティ調整部３の内部構成を中心に示すものである。第１カウンタ５は、入力信号の立ち上がりエッジから、出力信号の立ち上がりエッジまでの時間（立ち上がり遅延時間）ａをカウントする。また、第２カウンタ６は、入力信号の立ち下がりエッジから、出力信号の立ち下がりエッジまでの時間（立ち下がり遅延時間）ｂをカウントする。第１フリップフロップ７は、第１カウンタ５のカウントデータ；時間ａを出力信号がハイレベルとなるタイミングで保持し、第２フリップフロップ８は、第２カウンタ６のカウントデータ；時間ｂを出力信号がローレベルとなるタイミングで保持する。
【００１６】
減算器９は、第２フリップフロップ８の保持データ；時間ｂより第１フリップフロップ７の保持データ；時間ａを減算して、減算結果（ｂ−a）を出力する。第３フリップフロップ１０は、減算器９の減算結果データ（ｂ−a）を出力信号がローレベルとなるタイミングで保持する。尚、第１〜第３フリップフロップ７，８，１０がデータを確実に保持するためのセットアップ時間が必要であれば、出力信号に適当な遅延を付与したものをデータラッチ信号とすれば良い。
【００１７】
ダウンカウンタ（第３カウンタ）１１には、第３フリップフロップ１０の保持データがカウント値としてロードされ、入力信号の立ち上がりエッジからダウンカウントを開始する。そして、カウント値が「０」になると、カウント終了信号（ハイアクティブ）をＡＮＤゲート１２の一方の入力端子に出力する。ダウンカウンタ１１は、入力信号がローレベルになるとクリアされる。そして、ＡＮＤゲート１２の他方の入力端子には入力信号が与えられており、ＡＮＤゲート１２の出力信号が、駆動信号としてゲート駆動回路４に与えられる。尚、第１〜第３フリップフロップ７，８，１０は、図示しないリセット信号によりリセットされた初期状態では、何れもデータ「０」を出力する。
【００１８】
次に、本実施例の作用について図４ないし図７を参照して説明する。初期状態では、上述のように第３フリップフロップ１０が出力するデータ値はゼロであるから、（ａ）入力信号としてデューティｘ１のＰＷＭ信号が与えられた場合の立ち上がりエッジの時点で、ダウンカウンタ１１はハイレベルを出力する。したがって、（ｂ）駆動信号は、入力信号と殆ど同時に立ち上がり、（ｃ）ゲート信号は、その立ち上がりの時点から所定の傾きを以って立ち上がりを開始する。
【００１９】
（ｃ）ゲート信号がＮチャネルＭＯＳＦＥＴ１のオン閾値電圧Ｖtを超えると、そのソース電位である（ｄ）出力信号が立ち上がる。すると、第１カウンタ５は、入力信号の立ち上がりエッジから出力信号の立ち上がりエッジまでの時間ａ１をカウントし、そのカウント値は（ｆ）第１フリップフロップ７（ＦＦ１）に保持される。
【００２０】
（ａ）入力信号が立ち下がると、ＡＮＤゲート１２の出力である（ｂ）駆動信号もその時点で立ち下がる。したがって、最初に出力される駆動信号のデューティｚ１は、入力信号のデューティｘ１に等しくなる。また（ｃ）ゲート信号は、その立ち下がりの時点から所定の傾きを以って立ち下がりを開始する。第２カウンタ６は、入力信号の立ち下がりエッジから、出力信号の立ち下がりエッジまでの時間ｂ１をカウントし、（ｇ）第２フリップフロップ８（ＦＦ２）は、そのカウントデータを保持する。減算器９は、第２フリップフロップ８の保持データ；時間ｂ１より第１フリップフロップ７の保持データ；時間ａ１を減算して、減算結果（ｂ１−a１）を第３フリップフロップ１０に出力し、（ｈ）第３フリップフロップ１０（ＦＦ３）はそのデータを保持する。
【００２１】
次に（ａ）入力信号としてデューティｘ２のＰＷＭ信号が与えられると、その立ち上がりエッジからダウンカウンタ１１はロードされたデータ（ｂ１−a１）のダウンカウントを開始し、カウントを終了するとハイレベルのカウント終了信号を出力する。その結果、（ｂ）駆動信号の立ち上がりエッジは、入力信号の立ち上がりエッジから時間（ｂ１−a１）だけ遅延する。以降の動作は、上記と同様になる。したがって、駆動信号のデューティｚ２は、入力信号のデューティｘ２より時間（ｂ１−a１）を減じたものとなる。
ｚ２＝ｘ２−（ｂ１−a１） …（１）
【００２２】
そして、上記駆動信号に基づいて出力される（ｃ）ゲート信号は、立ち上がりタイミングが駆動信号の立ち上がりから時間ａ２だけ遅れ（その分だけデューティが狭まり）、立ち下がりタイミングが駆動信号の立ち上がりから時間ｂ２だけ遅れる（その分だけデューティが拡がる）。したがって、（ｄ）出力信号のデューティをｙ２とすると、
ｙ２＝ｚ２−ａ２＋ｂ２ …（２）
であり、一般にａ１＝ａ２，ｂ１＝ｂ２であるから、
ｘ２とｙ２との関係は、
ｙ２＝ｘ２−（ｂ２−a２）−ａ２＋ｂ２
＝ｘ２ …（３）
となって、出力信号のデューティｙ２は、入力信号のデューティｘ２に等しくなる。
【００２３】
尚、本実施例の方式は、ゲート信号の波形を台形波状にすると共に、入力信号のデューティに対して駆動信号のデューティをより短く設定することが前提となっている。したがって、入力信号のデューティの設定範囲について制限を加える必要があり、その制限について図５ないし図７を参照して説明する。
【００２４】
図５は、（ａ）入力信号のデューティｘ２（以下、括弧内のｘ，ｙ，ｚは対応する信号のデューティを示す）が極端に長く、その次の入力信号が立ち上るまでの時間が短くなった場合である。また、各立ち上がり遅延時間は何れも「ａ」で、各立ち下がり遅延時間は何れも「ｂ」で示している。この場合には、（ｂ）駆動信号（ｚ２）の立下で（ｃ）ゲート信号が立ち下がりを開始しても、オン閾値電圧Ｖｔを下回る以前に次の駆動信号（ｚ３）が与えられる。すると、入力信号（ｘ２）に対応する（ｄ）出力信号のデューティｙ２は本来の制御を外れて延長されてしまい、入力信号（ｘ３）に対応する出力信号（ｙ３）が出力されなくなり、結果として出力パルス数が減少する。
また、図６は本実施例の方式を採用しない従来技術の場合を示すが、入力信号のデューティｘ２が極端に長い場合は同様の不具合が生じるので、これは本実施例特有の問題ではない。
【００２５】
一方、図７は入力信号のデューティｘ２が極端に短い場合である。（１）式より、
ｚ＝ｘ＋ａ−ｂ
であるから、
ｘ＜ｂ−ａ …（４）
すなわち、入力信号のデューティｘが（ｂ−ａ）より短くなると駆動信号を出力できなくなり、結果としてゲート信号及び出力信号も出力されない。したがって、入力信号のデューティｘについては、その制御範囲に図５，図７に示す上限，下限を付すことが前提となる。
【００２６】
以上のように本実施例によれば、ゲート駆動回路４が、入力されるＰＷＭ信号の立ち上がり及び立ち下がりにそれぞれ傾きを付与したゲート信号をＮチャネルＭＯＳＦＥＴ１のゲートに出力する場合、デューティ調整部３は、ＮチャネルＭＯＳＦＥＴ１を介してランプ２に出力される電圧信号を検出し、入力信号の立ち上がりから電圧信号が立ち上がるまでの時間ａと、ＰＷＭ信号の立ち下がりから電圧信号が立ち下がるまでの時間ｂとを求め、デューティｚ＝（ｘ＋ａ−ｂ）に設定した駆動信号をゲート駆動回路４に出力する。したがって、その駆動信号に応じて出力される電圧信号のオンデューティが、本来の制御目標であるデューティｘに等しくなるようにしてランプ２に出力でき、ランプ２の明るさを所期通りに制御できる。
【００２７】
また、デューティ調整部３は、第１，第２カウンタ５，６により時間ａ，ｂをそれぞれカウントすると、それらのカウント値より減算器９が（ｂ−a）を演算し、ダウンカウンタ１１は、ＰＷＭ信号の立ち上がりからカウント動作を開始し、（ｂ−a）に相当する時間をカウントするとカウント終了信号を出力し、ＰＷＭ信号とカウント終了信号との論理積信号をゲート駆動回路４に出力する。したがって、上記の演算処理により駆動信号の立ち上がりを（ｂ−a）だけ遅延させることでデューティｚを所期通りに設定できる。
【００２８】
（第２実施例）
図８及び図９は第２実施例であり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。第２実施例では、デューティ調整部３に替わるデューティ調整部（デューティ調整手段）１３が、第１実施例の図７で示したように入力信号のデューティｘが制限範囲の下限（ｂ−ａ）を下回った場合に、ＡＮＤゲート１２の出力信号である駆動信号に替えて、入力信号をそのままゲート駆動回路４に出力するように構成される。
【００２９】
そのため、ＡＮＤゲート１２とゲート駆動回路４との間にはマルチプレクサ（信号選択手段）１４が挿入されており、このマルチプレクサ１４には、入力信号と駆動信号とが与えられ、何れか一方が選択されて出力される。また、マルチプレクサ１４は、選択切り替えを行うための制御ロジックも内蔵しており、そのために、入力信号と、第３フリップフロップ１０に保持される減算結果データ（ｂ−ａ）が与えられている。そして、マルチプレクサ１４は、入力信号の立ち上がりエッジからデューティｘを計測するためカウンタにより計時をおこない、デューティｘと減算結果（ｂ−ａ）との大小を比較すると、
ｘ＞（ｂ−ａ） → 駆動信号
ｘ＜（ｂ−ａ） → 入力信号
のように各信号を選択出力する。
【００３０】
次に、第２実施例の作用について図９を参照して説明する。図９は図４相当図である。（ａ）入力信号のデューティｘ１が、図示しない前回の減算結果（ｂ−ａ）よりも大きい場合は（カウンタの値が（ｂ−ａ）を超えた時点で）、（ｂ）マルチプレクサ１４は駆動信号を選択してゲート駆動回路４に出力する。また、（ａ）次の入力信号のデューティｘ２が減算結果（ｂ１−ａ１）よりも大きい場合は、（ｂ）マルチプレクサ１４は入力信号を選択してゲート駆動回路４に出力する。尚、（ｅ）の処理に示す「入力信号を遅延」は、マルチプレクサ１４の内部でデューティｘ２をカウントし、減算結果（ｂ１−ａ１）と比較するのに要する時間である。
【００３１】
以上のように、第２実施例によれば、マルチプレクサ１４は、ＰＷＭ信号のデューティｘが時間（ｂ−a）以下の値となった場合に、デューティ調整部１３によりデューティｚに調整される駆動信号に替えて入力信号をゲート駆動回路４に出力する。したがって、デューティｘが下限を下回るイレギュラーな値となった場合は、デューティ調整部１３の作用を無効化して、入力信号をゲート駆動回路４に与えて例外的な処理を行い、ランプ２に電圧信号を出力することができる。
尚、第１実施例で述べたように、デューティｘの出力範囲が予め制限されていれば第２実施例のような構成は不要であるが、デューティｘが例外的に下限を下回った場合のフェイルセーフとしてマルチプレクサ１４を配置している。
【００３２】
（第３実施例）
図１０及び図１１は第３実施例であり、第１実施例と異なる部分のみ説明する。第３実施例は、ＮチャネルＭＯＳＦＥＴ１をＰチャネルＭＯＳＦＥＴ（半導体スイッチング素子）１５に、ゲート駆動回路４をゲート駆動回路（信号出力手段）１６に置き換えたものである。この場合、ゲート駆動回路１６は、図１１（ｃ）に示すように、デューティ調整部３が出力する駆動信号に対して、レベルを反転して傾きを付与したゲート信号を生成し、ＰチャネルＭＯＳＦＥＴ１５のゲートに出力する。したがって、この場合も第１実施例と同様の効果が得られる。
【００３３】
（第４実施例）
図１２及び図１３は第４実施例であり、第１実施例と異なる部分のみ説明する。第４実施例のデューティ調整部（デューティ調整手段）１７は、第１実施例のデューティ調整部３に、減算器１８（第２減算器）及び第４フリップフロップ（ＦＦ４）１９を追加し、ダウンカウンタ１１に替えてダウンカウンタ２０（第３カウンタ）を設けたものである。減算器１８には、外部より入力信号のデューティｘがデータとして与えられると共に、減算器９の減算結果（ｂ−ａ）が与えられ、｛ｘ−（ｂ−ａ）｝＝（ｘ＋ａ−ｂ）を減算する。減算器１８の減算結果（ｘ＋ａ−ｂ）は、第４フリップフロップ１９により入力信号の立ち上がりエッジで保持される。
【００３４】
ダウンカウンタ２０は、第４フリップフロップ１９に保持されたデータ（ｘ＋ａ−ｂ）がロードされ、ダウンカウンタ１１と同様に入力信号の立ち上りエッジからダウンカウント動作を開始する。ダウンカウンタ２０は、ダウンカウント動作中はＡＮＤゲート１２に出力する信号のレベルをハイにしており、ダウンカウント動作を終了すると、前記信号のレベルをローに変化させる（カウント終了信号）。したがって、ＡＮＤゲート１２の出力信号は、ダウンカウンタ２０がダウンカウント動作中はハイレベル，ダウンカウント動作が終了するとローレベルになる。その結果、図１３（ｂ）に示すように、駆動信号の立下りエッジは、入力信号の立下りエッジに対して時間（ｂ−ａ）だけ早まることになり、駆動信号のデューティｚは、（ｘ＋ａ−ｂ）となる。
【００３５】
以上のように第４実施例によれば、デューティ調整部１７は、第１，第２カウンタ５，６により時間ａ，ｂをそれぞれカウントすると、それらのカウント値より減算器９（第１減算器）が（ｂ−a）を演算し、減算器１８が（ｘ＋ａ−ｂ）を演算すると、ダウンカウンタ２０は、ＰＷＭ信号の立ち上がりからカウント動作を開始し、（ｘ＋ａ−ｂ）に相当する時間をカウントするとカウント終了信号を出力し、ＰＷＭ信号とカウント終了信号との論理積信号をゲート駆動回路４に出力する。したがって、上記の演算処理により駆動信号の立ち下がりを（ｂ−a）だけ早めてデューティｚを所期通りに設定できる。
【００３６】
本発明は上記し、又は図面に記載した実施例にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
ローサイド駆動方式に適用しても良い。
負荷はランプに限ることなく、モータ等であっても良い。
第３カウンタは、アップカウント動作を行うカウンタでも良い。
第２実施例において、マルチプレクサ１４に入力信号のデューティｘがデジタルデータとして与えられる場合は、（ｅ）の処理に示す「遅延」時間を経ることなく駆動信号を出力できる。
半導体スイッチング素子はＭＯＳＦＥＴに限ることなく、ＩＧＢＴやバイポーラトランジスタ等でも良い。
【符号の説明】
【００３７】
図面中、１はＮチャネルＭＯＳＦＥＴ（半導体スイッチング素子）、２はランプ（負荷）、３はデューティ調整部（デューティ調整手段）、４はゲート駆動回路（信号出力手段）、５は第１カウンタ、６は第２カウンタ、９は減算器、１１はダウンカウンタ（第３カウンタ）、１２はＡＮＤゲート、１３はデューティ調整部（デューティ調整手段）、１４はマルチプレクサ（信号選択手段）、１５はＰチャネルＭＯＳＦＥＴ（半導体スイッチング素子）、１６はゲート駆動回路（信号出力手段）、１７はデューティ調整部（デューティ調整手段）、１８は減算器（第２減算器）、２０はダウンカウンタ（第３カウンタ）を示す。
【特許請求の範囲】
【請求項１】
電源とグランドとの間に負荷と直列に接続される半導体スイッチング素子を、ＰＷＭ（Pulse Width Modulation）信号により駆動する駆動装置において、
入力されるＰＷＭ信号の立ち上がり及び立ち下がりにそれぞれ傾きを付与した傾き付与信号を、前記半導体スイッチング素子の制御端子に出力する信号出力手段と、
前記傾き付与信号に応じて、前記半導体スイッチング素子を介して前記負荷に出力される電圧信号を検出し、
入力されるＰＷＭ信号の立ち上がりから前記電圧信号が立ち上がるまでの時間ａと、前記ＰＷＭ信号の立ち下がりから前記電圧信号が立ち下がるまでの時間ｂとを求め、
前記ＰＷＭ信号のデューティをｘとすると、デューティｚ＝（ｘ＋ａ−ｂ）に設定した信号を前記信号出力手段に出力するデューティ調整手段とを備えたことを特徴とする半導体スイッチング素子の駆動装置。
【請求項２】
前記デューティ調整手段は、
前記時間ａをカウントする第１カウンタと、
前記時間ｂをカウントする第２カウンタと、
前記第１，第２カウンタより得られるカウント値より（ｂ−a）を演算する減算器と、
この減算器の減算結果データである（ｂ−a）がロードされ、前記ＰＷＭ信号の立ち上がりからカウント動作を開始し、前記（ｂ−a）に相当する時間をカウントするとカウント終了信号を出力する第３カウンタと、
前記ＰＷＭ信号と前記カウント終了信号との論理積をとる論理積ゲートとを備え、
前記論理積ゲートの出力信号を、前記信号出力手段に出力することを特徴とする請求項１記載の半導体スイッチング素子の駆動装置。
【請求項３】
前記デューティ調整手段は、
前記時間ａをカウントする第１カウンタと、
前記時間ｂをカウントする第２カウンタと、
前記第１，第２カウンタより得られるカウント値より（ｂ−a）を演算する第１減算器と、
前記ＰＷＭ信号のデューティｘがデータとして与えられると、データｘより前記第１減算器の減算結果データである（ｂ−a）を減じて（ｘ＋ａ−ｂ）を演算する第２減算器と、
この第２減算器の減算結果である（ｘ＋ａ−ｂ）がロードされ、前記ＰＷＭ信号の立ち上がりからカウント動作を開始し、前記（ｘ＋ａ−ｂ）に相当する時間をカウントするとカウント終了信号を出力する第３カウンタと、
前記ＰＷＭ信号と前記カウント終了信号との論理積をとる論理積ゲートとを備え、
前記論理積ゲートの出力信号を、前記信号出力手段に出力することを特徴とする請求項１記載の半導体スイッチング素子の駆動装置。
【請求項４】
前記ＰＷＭ信号のデューティｘが時間（ｂ−a）以下の値となった場合に、前記デューティ調整手段によりデューティｚに調整された信号に替えて、前記ＰＷＭ信号を前記信号出力手段に出力する信号選択手段を備えたことを特徴とする請求項１ないし３の何れかに記載の半導体スイッチング素子の駆動装置。
【請求項５】
電源とグランドとの間に負荷と直列に接続される半導体スイッチング素子を、ＰＷＭ（Pulse Width Modulation）信号により駆動する方法において、
入力されるＰＷＭ信号の立ち上がり及び立ち下がりにそれぞれ傾きを付与した傾き付与信号を、前記半導体スイッチング素子の制御端子に出力し、
前記傾き付与信号に応じて、前記半導体スイッチング素子を介して前記負荷に出力される電圧信号を検出すると、
入力されるＰＷＭ信号の立ち上がりから前記電圧信号が立ち上がるまでの時間ａと、前記ＰＷＭ信号の立ち下がりから前記電圧信号が立ち下がるまでの時間ｂとを求め、
前記ＰＷＭ信号のデューティをｘとすると、デューティｚ＝（ｘ＋ａ−ｂ）に設定した信号から前記傾き付与信号を生成することを特徴とする半導体スイッチング素子の駆動方法。
【請求項６】
前記ＰＷＭ信号のデューティｘが時間（ｂ−a）以下の値となった場合は、前記デューティｚに調整される信号に替えて、前記ＰＷＭ信号から前記傾き付与信号を生成することを特徴とする請求項５記載の半導体スイッチング素子の駆動方法。
【請求項１】
電源とグランドとの間に負荷と直列に接続される半導体スイッチング素子を、ＰＷＭ（Pulse Width Modulation）信号により駆動する駆動装置において、
入力されるＰＷＭ信号の立ち上がり及び立ち下がりにそれぞれ傾きを付与した傾き付与信号を、前記半導体スイッチング素子の制御端子に出力する信号出力手段と、
前記傾き付与信号に応じて、前記半導体スイッチング素子を介して前記負荷に出力される電圧信号を検出し、
入力されるＰＷＭ信号の立ち上がりから前記電圧信号が立ち上がるまでの時間ａと、前記ＰＷＭ信号の立ち下がりから前記電圧信号が立ち下がるまでの時間ｂとを求め、
前記ＰＷＭ信号のデューティをｘとすると、デューティｚ＝（ｘ＋ａ−ｂ）に設定した信号を前記信号出力手段に出力するデューティ調整手段とを備えたことを特徴とする半導体スイッチング素子の駆動装置。
【請求項２】
前記デューティ調整手段は、
前記時間ａをカウントする第１カウンタと、
前記時間ｂをカウントする第２カウンタと、
前記第１，第２カウンタより得られるカウント値より（ｂ−a）を演算する減算器と、
この減算器の減算結果データである（ｂ−a）がロードされ、前記ＰＷＭ信号の立ち上がりからカウント動作を開始し、前記（ｂ−a）に相当する時間をカウントするとカウント終了信号を出力する第３カウンタと、
前記ＰＷＭ信号と前記カウント終了信号との論理積をとる論理積ゲートとを備え、
前記論理積ゲートの出力信号を、前記信号出力手段に出力することを特徴とする請求項１記載の半導体スイッチング素子の駆動装置。
【請求項３】
前記デューティ調整手段は、
前記時間ａをカウントする第１カウンタと、
前記時間ｂをカウントする第２カウンタと、
前記第１，第２カウンタより得られるカウント値より（ｂ−a）を演算する第１減算器と、
前記ＰＷＭ信号のデューティｘがデータとして与えられると、データｘより前記第１減算器の減算結果データである（ｂ−a）を減じて（ｘ＋ａ−ｂ）を演算する第２減算器と、
この第２減算器の減算結果である（ｘ＋ａ−ｂ）がロードされ、前記ＰＷＭ信号の立ち上がりからカウント動作を開始し、前記（ｘ＋ａ−ｂ）に相当する時間をカウントするとカウント終了信号を出力する第３カウンタと、
前記ＰＷＭ信号と前記カウント終了信号との論理積をとる論理積ゲートとを備え、
前記論理積ゲートの出力信号を、前記信号出力手段に出力することを特徴とする請求項１記載の半導体スイッチング素子の駆動装置。
【請求項４】
前記ＰＷＭ信号のデューティｘが時間（ｂ−a）以下の値となった場合に、前記デューティ調整手段によりデューティｚに調整された信号に替えて、前記ＰＷＭ信号を前記信号出力手段に出力する信号選択手段を備えたことを特徴とする請求項１ないし３の何れかに記載の半導体スイッチング素子の駆動装置。
【請求項５】
電源とグランドとの間に負荷と直列に接続される半導体スイッチング素子を、ＰＷＭ（Pulse Width Modulation）信号により駆動する方法において、
入力されるＰＷＭ信号の立ち上がり及び立ち下がりにそれぞれ傾きを付与した傾き付与信号を、前記半導体スイッチング素子の制御端子に出力し、
前記傾き付与信号に応じて、前記半導体スイッチング素子を介して前記負荷に出力される電圧信号を検出すると、
入力されるＰＷＭ信号の立ち上がりから前記電圧信号が立ち上がるまでの時間ａと、前記ＰＷＭ信号の立ち下がりから前記電圧信号が立ち下がるまでの時間ｂとを求め、
前記ＰＷＭ信号のデューティをｘとすると、デューティｚ＝（ｘ＋ａ−ｂ）に設定した信号から前記傾き付与信号を生成することを特徴とする半導体スイッチング素子の駆動方法。
【請求項６】
前記ＰＷＭ信号のデューティｘが時間（ｂ−a）以下の値となった場合は、前記デューティｚに調整される信号に替えて、前記ＰＷＭ信号から前記傾き付与信号を生成することを特徴とする請求項５記載の半導体スイッチング素子の駆動方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１２−４４５１４（Ｐ２０１２−４４５１４Ａ）
【公開日】平成２４年３月１日（２０１２．３．１）
【国際特許分類】
【出願番号】特願２０１０−１８４９２２（Ｐ２０１０−１８４９２２）
【出願日】平成２２年８月２０日（２０１０．８．２０）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
【公開日】平成２４年３月１日（２０１２．３．１）
【国際特許分類】
【出願日】平成２２年８月２０日（２０１０．８．２０）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
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