半導体装置の製造方法及び半導体装置
【課題】半導体チップを積層して半導体装置を製造する際に、当該半導体チップの回路の不良電子素子を救済し、半導体装置の歩留まりを向上させる。
【解決手段】ウェハ１０を厚み方向に貫通する一対の貫通電極５０〜５２を形成し、デバイス層１１に一対の貫通電極５０〜５２を短絡する共有配線２４、２６、２８を形成し、デバイス層１１の表面１１ａにおいて異なる場所につながる一対のフロントバンプ２０〜２２を形成する。一対の貫通電極５０〜５２に対して異なる極性で電圧を印加し、一対の貫通電極５０〜５２のうちの一の貫通電極５０〜５２上にバックバンプ８０〜８２を形成する。ウェハ１０を積層し、一のウェハ１０上のバックバンプ８０〜８２と、他のデバイス層１１上のフロントバンプ２０〜２２とを接続する。
【解決手段】ウェハ１０を厚み方向に貫通する一対の貫通電極５０〜５２を形成し、デバイス層１１に一対の貫通電極５０〜５２を短絡する共有配線２４、２６、２８を形成し、デバイス層１１の表面１１ａにおいて異なる場所につながる一対のフロントバンプ２０〜２２を形成する。一対の貫通電極５０〜５２に対して異なる極性で電圧を印加し、一対の貫通電極５０〜５２のうちの一の貫通電極５０〜５２上にバックバンプ８０〜８２を形成する。ウェハ１０を積層し、一のウェハ１０上のバックバンプ８０〜８２と、他のデバイス層１１上のフロントバンプ２０〜２２とを接続する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及びその製造方法で製造される半導体装置に関する。
【背景技術】
【０００２】
半導体装置の製造工程では、半導体チップの半導体ウェハ（以下、「ウェハ」という。）上に形成された回路の電気的試験を行い、当該電気的試験において不良と判定された不良メモリセルを冗長メモリセルに置換して救済することが行われている。
【０００３】
かかる不良メモリセルの救済は、例えばレーザ光で溶断可能な複数のヒューズ素子を用いたレーザトリミング処理によって行われる。具体的には、回路の電気的試験で不良と判定された不良メモリセルの位置情報としてのアドレスが、半導体チップの回路側に設けられたヒューズ素子をレーザ光で溶断することによって保持される。そして、この不良メモリセルのアドレスに基づいて、不良メモリセルが冗長メモリセルに置換される（特許文献１）。
【０００４】
また、近年、半導体装置の高性能化が進んでいる。かかる状況下で、例えば半導体チップを水平面内に複数配置し、これら半導体チップを配線で接続して半導体装置を製造する場合、配線長が増大し、それにより配線の抵抗が大きくなること、また配線遅延が大きくなることが懸念される。
【０００５】
そこで、半導体チップを３次元に積層する３次元集積技術が提案されている。この３次元集積技術においては、例えば積層された半導体チップを貫通するように、いわゆる貫通電極（ＴＳＶ：Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）を形成する。そして、この貫通電極を介して、上下に積層された半導体チップ間や、半導体チップと基板上の電極等との間が電気的に接続される。また、この場合、単に半導体チップを積層すると、ウェハの厚みにより、製造される半導体装置も厚くなる。そこで、例えば半導体チップを積層する前に、半導体チップの回路側に支持基板を設け、ウェハの裏面を研磨して当該ウェハを薄化することが行われる。
【０００６】
かかる３次元集積技術では、複数に積層された半導体チップを適切に識別し、選択すること、すなわち各半導体チップにＩＤを付与することは非常に重要である。そこで、各半導体チップにＩＤを付与する方法の１つとして、各半導体チップを製造した後、半導体チップを積層する前にレーザ光によってヒューズ素子を溶断することが開示されている（非特許文献１）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−２９９９３９号公報
【非特許文献】
【０００８】
【非特許文献１】Uksong Kang et al. “8 Gb 3-D DDR3 DRAMUsing Through-Silicon-Via Technology” IEEE JOURNALOF SOLID-STATE CIRCUITS, VOL.45, No.1, JANUARY 2010, pp.111-119
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述の３次元集積技術においては、特許文献１に記載された不良メモリセルの救済方法を適用することができない。すなわち、半導体チップの回路側には支持基板が設けられているため、ヒューズ素子をレーザ光で溶断することができない。そうすると、不良メモリセルのアドレスを記録することができず、さらに不良メモリセルを冗長メモリセルに置換することができない。このため、半導体装置の歩留まり低下が生じることになる。
【００１０】
また、非特許文献１に記載された各半導体チップにＩＤを付与する方法についても、上述と同様に半導体チップの回路側に支持基板があるため、ヒューズ素子をレーザ光で溶断することができない。このため、一度支持基板を剥離しなくてはならないことになる。
【００１１】
また、非特許文献１には、各半導体チップにＩＤを付与する別の方法として、複数のカウンタを直列接続した垂直シリアルパスを作ることを挙げているが、一般的なビア・ラストプロセスではできない。すなわち、ビア・ラストプロセスにおいては半導体素子（ウェハ上のデバイス層）を形成し終わった後に貫通電極を形成するので、カウンタを直列接続で割り込ませることができないのである。
【００１２】
本発明は、かかる点に鑑みてなされたものであり、半導体チップを積層して半導体装置を製造する際に、当該半導体チップの回路の不良電子素子を救済し、半導体装置の歩留まりを向上させ、また半導体チップを接続する貫通電極のパスに直列に回路を割り込ませることを目的とする。
【課題を解決するための手段】
【００１３】
前記の目的を達成するため、本発明は、半導体装置の製造方法であって、基板を厚み方向に貫通する一対の貫通電極を形成し、基板表面のデバイス層に、前記一対の貫通電極を短絡する共有配線を形成し、前記共有配線に接続され、前記デバイス層表面において異なる場所につながる一対のデバイス側バンプを形成する第１の工程と、前記一対の貫通電極に対して異なる極性で電圧を印加し、基板裏面において、前記一対の貫通電極のうちの一の前記貫通電極上に基板側バンプを形成する第２の工程と、前記デバイス層が形成された基板を積層し、一の基板上の前記基板側バンプと、当該一の基板に対向して積層される他のデバイス層上の前記デバイス側バンプとを接続する第３の工程と、を有することを特徴としている。
【００１４】
本発明によれば、一の基板上の基板側バンプと他のデバイス層上のデバイス側バンプとを接続する際に、その接続方法を種々の方法で行うことで、基板側バンプをプログラマブルなバンプとして機能させることができる。
【００１５】
例えば第１の工程において、第１の信号線に接続される一対の第１の貫通電極と、第２の信号線に接続される一対の第２の貫通電極と、プログラム用の一対の第３の貫通電極とを形成し、第３の工程において、一の基板上の一対の第３貫通電極のうちの一の第３の貫通電極と、当該一の基板に対向して積層される他のデバイス層の第１の貫通電極又は第２の貫通電極に連通するデバイス側バンプとが選択的に接続されるように、第２の工程において、一の第３の貫通電極上に基板側バンプを形成する。そうすると、基板側バンプを介して、一の基板の第３の貫通電極が、他の基板の第１の貫通電極又は第２の貫通電極に接続されることにより、プログラムされる。すなわち、第１の信号線に接続されるか第２の信号線に接続されるかがプログラムされる。このプログラムを積層される各基板に対して行うことによって、例えば半導体チップの回路の不良電子素子の位置情報を記録することができる。そうすると、例えば半導体装置が不良電子素子を救済する冗長電子素子を備えた冗長回路を有していると、上述した不良電子素子の位置情報に基づいて当該不良電子素子を救済することができる。したがって、半導体装置の歩留まりを向上させることができる。特に半導体チップに切り出す前に基板レベルで積層していく基板積層方式においても、基板を積層する際に不良電子素子を救済することができ、半導体装置の歩留まりも向上させることができる。したがって、かかる基板積層方式にも本発明は有用である。
【００１６】
また、例えば第１の工程において、デバイス層にカウンタを形成し、一対の貫通電極のうちの第１の貫通電極は、一対のデバイス側バンプのうちの第１のデバイス側バンプに接続され且つカウンタの入力側に接続され、カウンタの出力側は一対のデバイス側バンプのうちの第２のデバイス側バンプに接続され、第３の工程において、一の基板上の一対の貫通電極のうちの第２の貫通電極と、当該一の基板に対向して積層される他のデバイス層の第２のデバイス側バンプが接続されるように、第２の工程において、第２の貫通電極上に基板側バンプを形成する。そうすると、基板側バンプを介して、一の基板のカウンタと他の基板のカウンタは直列にシリアルに接続される。これによって、半導体チップを接続する貫通電極のパスに直列にカウンタ（回路）を割り込ませることができ、半導体チップにＩＤを付与することができる。
【００１７】
前記第２の工程において、前記一対の貫通電極に対応する位置に極性を切り替え自在の一対の電極を備えたテンプレートを基板の裏面側に配置し、前記一対の電極により前記一対の貫通電極に対して異なる極性で電圧を印加して、前記一の貫通電極上に前記基板側バンプをめっき形成してもよい。
【００１８】
前記第２の工程において、前記一対の貫通電極のうち、前記一の貫通電極を選択して、当該一の貫通電極上に前記基板側バンプが形成されてもよい。
【００１９】
前記第１の工程において、前記一対の貫通電極、前記共有配線及び前記一対のデバイス側バンプは、それぞれ複数形成され、複数の前記一対の貫通電極は、第１の信号線に接続される一対の第１の貫通電極と、第２の信号線に接続される一対の第２の貫通電極と、プログラム用の一対の第３の貫通電極とを有し、前記第３の工程において、前記一の基板上の前記一対の第３貫通電極のうちの一の前記第３の貫通電極と、当該一の基板に対向して積層される他のデバイス層の第１の貫通電極又は第２の貫通電極に連通する前記デバイス側バンプとが選択的に接続されるように、前記第２の工程において、前記一の第３の貫通電極上に前記基板側バンプが形成されてもよい。
【００２０】
前記第２の工程において、前記一対の貫通電極のうち、予め定められた前記一の貫通電極上に前記基板側バンプが形成されてもよい。
【００２１】
前記第１の工程において、前記デバイス層にはカウンタが形成され、前記一対の貫通電極のうちの第１の貫通電極は、前記一対のデバイス側バンプのうちの第１のデバイス側バンプに接続され且つ前記カウンタの入力側に接続され、前記カウンタの出力側は前記一対のデバイス側バンプのうちの第２のデバイス側バンプに接続され、前記第３の工程において、前記一の基板上の前記一対の貫通電極のうちの第２の貫通電極と、当該一の基板に対向して積層される他のデバイス層の前記第２のデバイス側バンプが接続されるように、前記第２の工程において、前記第２の貫通電極上に前記基板側バンプが形成されてもよい。
【００２２】
別な観点による本発明は、半導体装置であって、表面にデバイス層が形成された基板が複数積層され、基板を厚み方向に貫通する一対の貫通電極を有し、前記デバイス層に、前記一対の貫通電極を短絡する共有配線を有し、前記共有配線に接続され、前記デバイス層表面において異なる場所につながる一対のデバイス側バンプを有し、基板裏面において、前記一対の貫通電極のうちの一の前記貫通電極上に基板側バンプを有し、一の基板上の前記基板側バンプと、当該一の基板に対向して積層される他のデバイス層上の前記デバイス側バンプとが接続されていることを特徴としている。
【００２３】
前記一対の貫通電極に対応する位置に極性を切り替え自在の一対の電極を備えたテンプレートを基板の裏面側に配置し、前記一対の電極により前記一対の貫通電極に対して異なる極性で電圧を印加して、前記一の貫通電極上に前記基板側バンプはめっき形成されてもよい。
【００２４】
前記基板側バンプは、前記一対の貫通電極のうち、選択された前記一の貫通電極上に形成されてもよい。
【００２５】
前記一対の貫通電極、前記共有配線及び前記一対のデバイス側バンプは、それぞれ複数形成され、複数の前記一対の貫通電極は、第１の信号線に接続される一対の第１の貫通電極と、第２の信号線に接続される一対の第２の貫通電極と、プログラム用の一対の第３の貫通電極とを有し、前記一の基板上の前記一対の第３貫通電極のうちの一の前記第３の貫通電極と、当該一の基板に対向して積層される他のデバイス層の第１の貫通電極又は第２の貫通電極に連通する前記デバイス側バンプとが選択的に接続されるように、前記一の第３の貫通電極上に前記基板側バンプは形成されてもよい。
【００２６】
前記基板側バンプは、予め定められた前記一の貫通電極上に形成されてもよい。
【００２７】
前記デバイス層にはカウンタが形成され、前記一対の貫通電極のうちの第１の貫通電極は、前記一対のデバイス側バンプのうちの第１のデバイス側バンプに接続され且つ前記カウンタの入力側に接続され、前記カウンタの出力側は前記一対のデバイス側バンプのうちの第２のデバイス側バンプに接続され、前記一の基板上の前記一対の貫通電極のうちの第２の貫通電極と、当該一の基板に対向して積層される他のデバイス層の前記第２のデバイス側バンプが接続されるように、前記第２の貫通電極上に前記基板側バンプは形成されてもよい。
【発明の効果】
【００２８】
本発明によれば、半導体チップを積層して半導体装置を製造する際に、積層される半導体チップの間にプログラマブルに機能するバンプを形成することができる。これによって、半導体チップの回路の不良電子素子を救済して、半導体装置の歩留まりを向上させることができ、また半導体チップを接続する貫通電極のパスに直列に回路を割り込ませることができる。
【図面の簡単な説明】
【００２９】
【図１】本実施の形態にかかる半導体装置の製造方法の各工程を示したフローチャートである。
【図２】ウェハ上にデバイス層を形成した様子を示す縦断面の説明図である。
【図３】支持ウェハを配設し、ウェハを薄化した様子を示す縦断面の説明図である。
【図４】ウェハに複数の貫通孔を形成した様子を示す縦断面の説明図である。
【図５】ウェハに複数の一対の貫通電極を形成した様子を示す縦断面の説明図である。
【図６】ウェハの裏面側にテンプレートを配設した様子を示す縦断面の説明図である。
【図７】電極と貫通電極との間にめっきを形成した様子を示す縦断面の説明図である。
【図８】一対の貫通電極のうちの一の貫通電極上にバックバンプを形成した様子を示す縦断面の説明図である。
【図９】複数のウェハを積層した様子を示す縦断面の説明図である。
【図１０】複数のウェハを積層した様子を示す縦断面の説明図である。
【図１１】半導体装置の構成の概略を示す縦断面図である。
【図１２】他の実施の形態にかかる半導体装置の構成の概略を示す縦断面図である。
【発明を実施するための形態】
【００３０】
以下、本発明の実施の形態について説明する。本実施の形態では、本発明にかかる半導体装置の製造方法と、当該製造方法によって製造される半導体装置について説明する。図１は、本実施の形態にかかる半導体装置の製造方法の主な処理フローを示している。なお、以下の説明で用いる図面において、各構成要素の寸法は、技術の理解の容易さを優先させるため、必ずしも実際の寸法に対応していない。
【００３１】
先ず、図２に示すように基板としてのウェハ１０上にデバイス層１１を形成する。以下、ウェハ１０において、デバイス層１１側の面を表面１０ａといい、デバイス層１１と反対側の面を裏面１０ｂという。また、デバイス層１１において、ウェハ１０と反対側の面を表面１１ａといい、ウェハ１０側の面を裏面１１ｂという。そして、これらウェハ１０とデバイス層１１で半導体チップ１２が構成される（図１の工程Ｓ１）。なお、図示はしないが、半導体チップ１２は１枚のウェハ１０に対して水平面内に複数形成されている。そして、本実施の形態では、後述するようにウェハ１０（半導体チップ１２）を積層するにあたり、ウェハ１０を半導体チップ１２に切り出す前に当該ウェハ１０をウェハレベルで積層するウェハ積層方式が用いられる。
【００３２】
デバイス層１１の表面１１ａには、一対のデバイス側バンプとしてのフロントバンプ２０〜２２が複数対、例えば３対形成されている。一対の第１のフロントバンプ２０のうち、一の第１のフロントバンプ２０ａは第１の信号線としての電源線の場所に連通し、他の第１のフロントバンプ２０ｂはプログラム用配線の場所に連通している。すなわち、第１のフロントバンプ２０ａ、２０ｂは、それぞれ異なる場所につながっている。また、一対の第２のフロントバンプ２１のうち、一の第２のフロントバンプ２１ａは第２の信号線としての接地線の場所に連通し、他の第２のフロントバンプ２１ｂはプログラム用配線の場所に連通している。すなわち、第２のフロントバンプ２１ａ、２１ｂは、それぞれ異なる場所につながっている。また、一対の第３のフロントバンプ２２の各第３のフロントバンプ２２ａ、２２ｂは、それぞれ異なるプログラム用配線の場所に連通している。
【００３３】
一対の第１のフロントバンプ２０は、配線２３を介して、デバイス層１１の裏面１１ｂ側に形成された第１の共有配線２４に接続されている。また、一対の第２のフロントバンプ２１は、配線２５を介して、デバイス層１１の裏面１１ｂ側に形成された第２の共有配線２６に接続されている。また、一対の第３のフロントバンプ２２は、配線２７を介して、デバイス層１１の裏面１１ｂ側に形成された第３の共有配線２８に接続されている。なお、これら共有配線２４、２６、２８は、それぞれ後述するように一対の貫通電極５０〜５２をそれぞれ短絡する。
【００３４】
また、デバイス層１１には、電子素子としてのメモリセルが配置された回路（図示せず）や、回路内の不良電子素子としての不良メモリセルを置換して救済するための、冗長電子素子としての冗長メモリセルを備えた冗長回路（図示せず）も形成されている。配線２３、２５、２７は、ＢＥＯＬ（Ｂａｃｋ Ｅｎｄ Ｏｆ Ｌｉｎｅ）と呼ばれる一連のデバイス層１１の形成工程において、同時に形成される。図示されてはいないが、デバイス層１１には、メモリセルなどを結ぶ配線も形成されている。
【００３５】
ウェハ１０上にデバイス層１１が形成されると、当該デバイス層１１の回路の電気的試験を行う（図１の工程Ｓ２）。そして、半導体チップ１２がどういう状態かの試験を行い、回路内の不良メモリセルの有無が検出される。検出された不良メモリセルのアドレスはデータとして保存される。
【００３６】
ウェハ１０上にデバイス層１１が形成されると、図３に示すようにデバイス層１１の表面１１ａに支持基板としての支持ウェハ３０を配設する（図１の工程Ｓ３）。支持ウェハ３０は、例えば接着剤３１によってデバイス層１１と接着される。なお、支持基板はウェハに限定されず、例えばガラス基板等を用いてもよい。
【００３７】
その後、図４に示すようにウェハ１０の裏面１０ｂを研磨し、ウェハ１０を薄化する（図１の工程Ｓ４）。
【００３８】
その後、図４に示すようにウェハ１０を厚み方向に貫通する貫通孔４０を複数形成する（図１の工程Ｓ５）。貫通孔４０は、各共有配線２４、２６、２８の対応する位置にそれぞれ２本形成される。すなわち、２本の貫通孔４０、４０は、第１の共有配線２４、第２の共有配線２６及び第３の共有配線２８にそれぞれ連通している。
【００３９】
なお、複数の貫通孔４０は、例えばフォトリソグラフィー処理及びエッチング処理によって同時に形成される。すなわち、フォトリソグラフィー処理によってウェハ１０の裏面１０ｂに所定のレジストパターン４１を形成した後、当該レジストパターン４１をマスクとしてウェハ１０をエッチングして、複数の貫通孔４０が形成される。貫通孔４０の形成後、レジストパターン４１は、例えばアッシングされて除去される。
【００４０】
その後、各貫通孔４０内に導電性材料を充填して、図５に示すように一対の貫通電極５０〜５２を複数対、例えば３対形成する（図１の工程Ｓ６）。一対の第１の貫通電極５０は、第１の共有配線２４に接続されて短絡されている。一対の第１の貫通電極５０のうち、一の第１の貫通電極５０ａは電源線の場所に連通する第１のフロントバンプ２０ａに対応して、他の第１の貫通電極５０ｂはプログラム用配線の場所に連通する第２のフロントバンプ２０ｂに対応している。また、一対の第２の貫通電極５１は、第２の共有配線２６に接続されて短絡される。一対の第２の貫通電極５１のうち、一の第２の貫通電極５１ａは接地線の場所に連通する第２のフロントバンプ２１ａに対応し、他の第２の貫通電極５１ｂはプログラム用配線の場所に連通する第２のフロントバンプ２１ｂに対応している。また、一対の第３の貫通電極５２は、第３の共有配線２８に接続されて短絡される。一対の第３の貫通電極５２のうち、一の第３の貫通電極５２ａはプログラム用配線の場所に連通する第３のフロントバンプ２２ａに対応し、他の第３の貫通電極５２ｂはプログラム用配線の場所に連通する第３のフロントバンプ２２ｂに対応している。
【００４１】
その後、図６に示すようにウェハ１０の裏面１０ｂ側にテンプレート６０を配設する（図１の工程Ｓ７）。テンプレート６０は、例えばウェハ１０の裏面１０ｂとの距離が約５μｍの位置に配設される。テンプレート６０は、極性を切り替え自在の一対の電極６１〜６３を複数対、例えば３対有している。各一対の電極６１〜６３は、各一対の貫通電極５０〜５２に対応する位置にそれぞれ配置される。すなわち、一対の第１の電極６１は一対の第１の貫通電極５０に対応し、一対の第２の電極６２は一対の第２の貫通電極５１に対応し、一対の第３の電極６３は一対の第３の貫通電極５２に対応している。なお、図６の例においては、ウェハ１０及びデバイス層１１の表裏面を反転させ、ウェハ１０の下方にデバイス層１１を配置している。
【００４２】
ここで、ウェハ１０の裏面１０ｂから露出する貫通電極を利用してデバイスの検査を行う。
【００４３】
その後、例えばウェハ１０の裏面１０ｂとテンプレート６０との間にめっき液を充填する。そして、各一対の電極６１〜６３に異なる極性で電圧を印加し、各一対の貫通電極５０〜５２に対してそれぞれ異なる極性で電圧を印加する。具体的には、図７に示すように、例えば一対の第１の電極６１のうちの一の第１の電極６１を陽極に接続し、他の第１の電極６１を陰極に接続する。そうすると、一対の第１の電極６１、対応する一対の第１の貫通電極５０及び第１の共有配線２４に電流が流れる。図示の例においては、第１の貫通電極５０ａが陰極となり、当該第１の貫通電極５０ａ上にめっきが形成される。同様に、一対の第２の電極６２にも異なる極性で電圧を印加し、第２の貫通電極５１ａ上にめっきが形成され、また一対の第３の電極６３にも異なる極性で電圧を印加し、第３の貫通電極５２ｂ上にめっきが形成される（図１の工程Ｓ８）。なお、陰極の電極６１〜６３上にもめっきが形成されるが、当該めっきは貫通電極５０〜５２まで成長することはなく、その後テンプレート６０をウェハ１０から退避させた後に除去される。
【００４４】
以上のように一対の第１の電極６１に異なる極性で電圧を印加して、図８に示すように一対の第１の貫通電極５０のうち、電源線に連通する第１の貫通電極５０ａ上に基板側バンプとしての第１のバックバンプ８０が形成される。また、一対の第２の電極６２に異なる極性で電圧を印加して、一対の第２の貫通電極５１のうち、接地線に連通する第２の貫通電極５１ａ上に第２のバックバンプ８１が形成される。また、一対の第３の電極６３に異なる極性で電圧を印加して、一対の第３の貫通電極５２のうち、一の第２の貫通電極５２ｂ上に第３のバックバンプ８２が形成される。すなわち、一対の貫通電極５０〜５２において、それぞれ一の貫通電極５０〜５２上にのみバックバンプ８０〜８２が形成される（図１の工程Ｓ９）。なお、一対の貫通電極５０〜５２において、いずれの貫通電極５０〜５２上にバックバンプ８０〜８２を形成するかについては、後述するように工程Ｓ２での回路の電気的試験で検出された不良メモリセルのアドレスに基づいて決定される。
【００４５】
その後、図９に示すようにデバイス層１１が形成されたウェハ１０（半導体チップ１２）を積層する（図１の工程Ｓ１０）。本実施の形態では、ウェハ１０を下方から順に積層する場合について説明する。以下、最下層のウェハ１０（デバイス層１１、半導体チップ１２）を第１のウェハ１０（第１のデバイス層１１、第１の半導体チップ１２）といい、上方に積層されるに従い、第２のウェハ１０、第３のウェハ（第２のデバイス層１１、第２の半導体チップ１２、第３のデバイス層１１、第３の半導体チップ１２）という。なお、図９の例においては、ウェハ１０を３層に積層する場合について説明するが、ウェハ１０の積層数はこれに限定されず任意に設定することができる。
【００４６】
第１のウェハ１０には上述した工程Ｓ１〜Ｓ９が行われ、当該第１のウェハ１０の裏面１０ｂ上にバックバンプ８０〜８２が形成されている。また、第２のウェハ１０にも、上述した工程Ｓ１〜Ｓ９が行われ、バックバンプ８０〜８２が形成されている。そして、第２のウェハ１０に対しては、工程Ｓ９が行われた後、第２のデバイス層１１の表面１１ａに配設されていた支持ウェハ３０が剥離される。
【００４７】
かかる状態で、第１のウェハ１０の裏面１０ｂと第２のデバイス層１１の表面１１ａが対向するように、第１のウェハ１０と第２のウェハ１０を積層する。そして、第１のウェハ１０上の第１のバックバンプ８０と第２のデバイス層１１の第１のフロントバンプ２０ａを接続し、第２のバックバンプ８１と第２のフロントバンプ２１ａを接続し、第３のバックバンプ８２と第２のフロトンバンプ２１ｂを接続する。そうすると、第１のウェハ１０におけるプログラム用の第３の貫通電極５２は、第３のバックバンプ８２及び第２のフロトンバンプ２１ｂ等の第２のデバイス層１１を介して、接地線に接続される。そうすると、第１の半導体チップ１２と第２の半導体チップ１２によって、例えばプログラム“０”が記録される。なお、第１のウェハ１０の裏面１０ｂと第２のデバイス層１１とは、例えば接着剤（図示せず）によって接着される。
【００４８】
第２のウェハ１０上のバックバンプ８０〜８２は、それぞれ第１の貫通電極５０ａ上、第２の貫通電極５１ａ上、第３の貫通電極５２ａ上に形成されている。また、第３のウェハ１０には上述した工程Ｓ１〜Ｓ９が行われた後、当該第３のウェハ１０の裏面１０ｂ上の貫通電極５０〜５２が接続されるように所定の回路が形成される。そして、第３のウェハ１０に対しては、所定の回路が形成された後、第３のデバイス層１１の表面１１ａに配設されていた支持ウェハ３０が剥離される。
【００４９】
かかる状態で、第２のウェハ１０の裏面１０ｂと第３のデバイス層１１の表面１１ａが対向するように、第２のウェハ１０と第３のウェハ１０を積層する。そして、第２のウェハ１０上の第１のバックバンプ８０と第３のデバイス層１１の第１のフロントバンプ２０ａを接続し、第２のバックバンプ８１と第２のフロントバンプ２１ａを接続し、第３のバックバンプ８２と第１のフロトンバンプ２０ｂを接続する。そうすると、第１のウェハ１０におけるプログラム用の第３の貫通電極５２は、第３のバックバンプ８２及び第１のフロトンバンプ２０ｂ等の第２のデバイス層１１を介して、電源線に接続される。そうすると、第２の半導体チップ１２と第３の半導体チップ１２によって、例えばプログラム“１”が記録される。なお、第２のウェハ１０の裏面１０ｂと第３のデバイス層１１とは、例えば接着剤（図示せず）によって接着される。
【００５０】
なお、上述したように第１の半導体チップ１２〜第３の半導体チップ１２において、第１のバックバンプ８０と第１のフロントバンプ２０ａはそれぞれ接続され、電源線は各半導体チップ１２を貫通して接続される。また、第２のバックバンプ８１と第２のフロントバンプ２１ａもそれぞれ接続され、接地線も各半導体チップ１２を貫通して接続される。
【００５１】
かかる場合、複数の半導体チップ１２を積層することにより、プログラム“０、１”が形成される。これは、上述した工程Ｓ２での回路の電気的試験で検出された不良メモリセルのアドレスを示している。したがって、工程Ｓ９において、バックバンプ８０〜８１をどの貫通電極５０〜５２上に形成するかは、当該不良メモリセルのアドレスに基づいて決定される。例えば不良メモリセルのアドレスが“１、０”の場合、図１０に示すように第１のウェハ１０の第３のバックバンプ８２は第２のデバイス層１１の第１のフロトンバンプ２０ｂに接続され、第２のウェハ１０の第３のバックバンプ８２は第３のデバイス層１１の第２のフロトンバンプ２１ｂに接続される。そうすると、プログラム“１、０”が形成される。このようにして、不良メモリセルのアドレスが記録される（図１の工程Ｓ１１）。
【００５２】
不良メモリセルのアドレスが記録されると、当該不良メモリセルが冗長回路の冗長メモリセルに置換して救済される（図１の工程Ｓ１２）。
【００５３】
その後、図１１に示すように最下層の支持ウェハ３０が除去される。この支持ウェハ３０の除去は、例えば支持ウェハ３０と半導体チップ１２とを加熱して接着剤３１の粘着性を弱めることによって行われる。こうして、半導体チップ１２が鉛直方向に積層された半導体装置１００が製造される（図１の工程Ｓ１３）。
【００５４】
以上の実施の形態によれば、一のウェハ１０上のバックバンプ８０〜８２と他のデバイス層１１上のフロントバンプ２０〜２２とを接続する際に、バックバンプ８０〜８２をプログラマブルなバンプとして機能させることができる。例えば第１の半導体チップ１２〜第３の半導体チップ１２のいずれもが同じデバイス層１１を有していても、バックバンプ８０〜８２の接続先を選択でき、プログラムすることができる。
【００５５】
すなわち、工程Ｓ９においてバックバンプ８０〜８２は、それぞれ一対の貫通電極５０〜５２のうちの一の貫通電極５０〜５２上に選択的に形成され、工程Ｓ１０において第３のバックバンプ８２が、第１のフロントバンプ２０ｂ又は第２のフロントバンプ２１ｂのいずれかに接続される。例えば第３のバックバンプ８２が第２のフロントバンプ２１ｂに接続された場合、プログラム用の第３の貫通電極５２は接地線に接続される第２の貫通電極５１ａに連通する。したがって、プログラム“０”が記録される。一方、例えば第３のバックバンプ８２が第１のフロントバンプ２０ｂに接続された場合、プログラム用の第３の貫通電極５２は電源線に接続される第１の貫通電極５０ａに連通する。したがって、プログラム“１”が記録される。このようにプログラムを行うことによって、工程Ｓ１１において、半導体チップ１２の不良メモリセルのアドレスを記録することができる。そうすると、工程Ｓ１２において、記録された不良メモリセルのアドレスに基づいて、当該不良メモリセルを冗長回路の冗長メモリセルに置換して救済することができる。したがって、半導体装置１００の歩留まりを向上させることができる。特に本実施の形態のようにウェハ積層方式を用いた場合でも、ウェハ１０を積層する際に不良メモリセルを救済することができ、かかるウェハ積層方式において本発明は特に有用である。
【００５６】
また、工程Ｓ９においてバックバンプ８０〜８２を形成する際、極性を切り替え自在な一対の電極６１〜６３を備えたテンプレート６０を使用している。このため、一対の電極６１〜６３の極性を切り替えることにより、それぞれ一対の貫通電極５０〜５２のうちの所望の貫通電極５０〜５２上にバックバンプ８０〜８２を適切に形成することができる。この実施の形態では、積層された３つの半導体チップ１２は、バックバンプ８０〜８２を除いて、全て同じ構造を有している。すなわち、フォトリソグラフィー工程時に使用するマスクを含めて、全く同じプロセスで３つの半導体チップ１２を作ることができる。同一の半導体チップ１２を複数積層させても、バックバンプ８０〜８２の位置を切り替えることで、不良メモリセルの救済を可能にしているのである。
【００５７】
なお、以上の実施の形態では、第１の信号線として電源線を用いた場合について説明したが、電源線に限定されず、他の信号線を用いてもよい。また、第２の信号線も接地線に限定されず、他の信号線を用いてもよい。いずれにしても、異なる第１の信号線又は第２の信号線に、第３の貫通電極５２を接続することにより、プログラムを適切に形成することができる。
【００５８】
また、以上の実施の形態では、電子素子としてメモリセル（メモリ素子）を用いた場合について説明したが、他の電子素子、例えばロジック素子などに対しても本発明を適用することができる。すなわち、本発明の方法を用いて、不良ロジック素子を冗長ロジック素子に置換して救済することができる。
【００５９】
以上の実施の形態では、バックバンプをプログラマブルなバンプとして機能させ、プログラムにより不良メモリセルのアドレスを記録していたが、バックバンプの接続方法を代えることで他の用途にも用いることができる。例えば半導体チップにＩＤを付与する際にも本発明は有用である。
【００６０】
先ず、図１２に示すようにウェハ１０上にデバイス層１１を形成する。デバイス層１１には、カウンタ１１０が形成されている。デバイス層１１の表面１１ａには、一対のフロントバンプ１２０が形成されている。一対のフロントバンプ１２０のうち、第１のフロントバンプ１２０ａは、配線１２１を介して、デバイス層１１の裏面１１ｂ側に形成された共有配線１２２に接続されている。また、配線１２１には、カウンタ１１０の入力側に接続される配線１２３が接続されている。一方、一対のフロントバンプ１２０のうち、第２のフロントバンプ１２０ｂは、配線１２４を介して、カウンタ１１０の出力側に接続されている。
【００６１】
次に、ウェハ１０を厚み方向に貫通する一対の貫通電極１３０を形成する。一対の貫通電極１３０は、共有配線１２２に接続されて短絡されている。また、一対の貫通電極１３０のうちの第１の貫通電極１３０ａは、配線１２１を介して第１のフロントバンプ１２０ａに接続され、且つ配線１２３を介してカウンタ１２０の入力側に接続されている。なお、この一対の貫通電極１３０の形成方法は、上記実施の形態の工程Ｓ３〜Ｓ６と同様であるので詳細な説明を省略する。
【００６２】
その後、ウェハ１０の裏面１０ｂ側に、極性の互いに異なる一対の電極６１を備えたテンプレート６０を配設する。一対の電極６１は、一対の貫通電極１３０に対応する位置に配置される。その後、例えばウェハ１０の裏面１０ｂとテンプレート６０との間にめっき液を充填した後、一対の電極６１に異なる極性で電圧を印加して、一対の貫通電極１３０に対して異なる極性で電圧を印加する。そして、一対の貫通電極１３０のうちの第２の貫通電極１３０ｂ上にのみバックバンプ１４０を形成する。すなわち、バックバンプ１４０は、予め定められた第２の貫通電極１３０ｂにのみ形成される。第１の実施の形態とは異なり、不良メモリセルを救済することを目的とせず、予め定められた第２の貫通電極１３０ｂ上にバックバンプ１４０を形成することを目的とする。従って、テンプレート６０における一対の電極６１は、極性を切り替え可能である必要はなく、第２の貫通電極１３０ｂに対向する電極が陽極、もう一方が陰極に固定されていてもよい。
【００６３】
その後、デバイス層１１が形成されたウェハ１０（半導体チップ１２）を積層する。本実施の形態では、ウェハ１０を上方から順に積層する場合について説明する。以下、最上層のウェハ１０（デバイス層１１、半導体チップ１２）を第１のウェハ１０（第１のデバイス層１１、第１の半導体チップ１２）といい、下方に積層されるに従い、第２のウェハ１０、第３のウェハ（第２のデバイス層１１、第２の半導体チップ１２、第３のデバイス層１１、第３の半導体チップ１２）という。なお、図１２の例においては、ウェハ１０を３層に積層する場合について説明するが、ウェハ１０の積層数はこれに限定されず任意に設定することができる。
【００６４】
第１のウェハ１０のバックバンプ１４０は、第２のデバイス層１１の第２のフロントバンプ１２０ｂに接続される。同様に第２のウェハ１０のバックバンプ１４０は、第３のデバイス層１１の第２のフロントバンプ１２０ｂに接続される。
【００６５】
その後、支持ウェハ３０が剥離され、半導体装置１５０が製造される。
【００６６】
かかる場合、第１の半導体チップ１２〜第３の半導体チップ１２において、バックバンプ１４０を介して、第１のデバイス層１１のカウンタ１１０、第２のデバイス層１１のカウンタ１１０及び第３のデバイス層１１のカウンタ１１０が直列にシリアルに接続される。これによって、半導体チップ１２を接続する貫通電極１３０のパスに直列にカウンタ１１０を割り込ませることができる。貫通電極１３０のパスに信号が与えられると、前記信号は各半導体チップ１２上のカウンタ１１０を順次通過していく。前記信号が各カウンタ１１０を通過する際に、カウント機能により各半導体チップ１２を特定するＩＤ信号が生成され、コンパレータ（図示せず）に出力される。前記コンパレータにおいては、別途の貫通電極から与えられるチップ選択信号と比較され、一致する場合は当該半導体チップ１２が選択される。一方、不一致の場合は、当該半導体チップ１２は選択されない。このようにして、半導体チップ１２０にＩＤを付与することができる。この実施の形態においても、積層された３つの半導体チップ１２は、全て同じ構造を有している。すなわち、フォトリソグラフィー工程時に使用するマスクを含めて、全く同じプロセスで３つの半導体チップ１２を作ることができる。同一の半導体チップ１２を複数積層させても、バックバンプ１４０の位置を選択的に形成することで、貫通電極１３０のバスに所望の回路を直列に割り込ませることが可能になり、各半導体チップ１２にＩＤ信号を付与することができる。
【００６７】
以上、添付図面を参照しながら本発明の好適な実施の形態について説明したが、本発明はかかる例に限定されない。当業者であれば、特許請求の範囲に記載された思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。本発明はこの例に限らず種々の態様を採りうるものである。
【符号の説明】
【００６８】
１０ ウェハ
１１ デバイス層
１２ 半導体チップ
２０（２０ａ、２０ｂ） 第１のフロントバンプ
２１（２１ａ、２１ｂ） 第２のフロントバンプ
２２（２２ａ、２２ｂ） 第３のフロントバンプ
２４ 第１の共有配線
２６ 第２の共有配線
２８ 第３の共有配線
３０ 支持ウェハ
４０ 貫通孔
５０（５０ａ、５０ｂ） 第１の貫通電極
５１（５１ａ、５１ｂ） 第２の貫通電極
５２（５２ａ、５２ｂ） 第３の貫通電極
６０ テンプレート
６１ 第１の電極
６２ 第２の電極
６３ 第３の電極
７０ めっき
８０ 第１のバックバンプ
８１ 第２のバックバンプ
８２ 第３のバックバンプ
１００ 半導体装置
１１０ カウンタ
１２０ フロントバンプ
１２０ａ 第１のフロントバンプ
１２０ｂ 第２のフロントバンプ
１２２ 共有配線
１３０ 貫通電極
１３０ａ 第１の貫通電極
１３０ｂ 第２の貫通電極
１４０ バックバンプ
１５０ 半導体装置
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及びその製造方法で製造される半導体装置に関する。
【背景技術】
【０００２】
半導体装置の製造工程では、半導体チップの半導体ウェハ（以下、「ウェハ」という。）上に形成された回路の電気的試験を行い、当該電気的試験において不良と判定された不良メモリセルを冗長メモリセルに置換して救済することが行われている。
【０００３】
かかる不良メモリセルの救済は、例えばレーザ光で溶断可能な複数のヒューズ素子を用いたレーザトリミング処理によって行われる。具体的には、回路の電気的試験で不良と判定された不良メモリセルの位置情報としてのアドレスが、半導体チップの回路側に設けられたヒューズ素子をレーザ光で溶断することによって保持される。そして、この不良メモリセルのアドレスに基づいて、不良メモリセルが冗長メモリセルに置換される（特許文献１）。
【０００４】
また、近年、半導体装置の高性能化が進んでいる。かかる状況下で、例えば半導体チップを水平面内に複数配置し、これら半導体チップを配線で接続して半導体装置を製造する場合、配線長が増大し、それにより配線の抵抗が大きくなること、また配線遅延が大きくなることが懸念される。
【０００５】
そこで、半導体チップを３次元に積層する３次元集積技術が提案されている。この３次元集積技術においては、例えば積層された半導体チップを貫通するように、いわゆる貫通電極（ＴＳＶ：Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）を形成する。そして、この貫通電極を介して、上下に積層された半導体チップ間や、半導体チップと基板上の電極等との間が電気的に接続される。また、この場合、単に半導体チップを積層すると、ウェハの厚みにより、製造される半導体装置も厚くなる。そこで、例えば半導体チップを積層する前に、半導体チップの回路側に支持基板を設け、ウェハの裏面を研磨して当該ウェハを薄化することが行われる。
【０００６】
かかる３次元集積技術では、複数に積層された半導体チップを適切に識別し、選択すること、すなわち各半導体チップにＩＤを付与することは非常に重要である。そこで、各半導体チップにＩＤを付与する方法の１つとして、各半導体チップを製造した後、半導体チップを積層する前にレーザ光によってヒューズ素子を溶断することが開示されている（非特許文献１）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−２９９９３９号公報
【非特許文献】
【０００８】
【非特許文献１】Uksong Kang et al. “8 Gb 3-D DDR3 DRAMUsing Through-Silicon-Via Technology” IEEE JOURNALOF SOLID-STATE CIRCUITS, VOL.45, No.1, JANUARY 2010, pp.111-119
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述の３次元集積技術においては、特許文献１に記載された不良メモリセルの救済方法を適用することができない。すなわち、半導体チップの回路側には支持基板が設けられているため、ヒューズ素子をレーザ光で溶断することができない。そうすると、不良メモリセルのアドレスを記録することができず、さらに不良メモリセルを冗長メモリセルに置換することができない。このため、半導体装置の歩留まり低下が生じることになる。
【００１０】
また、非特許文献１に記載された各半導体チップにＩＤを付与する方法についても、上述と同様に半導体チップの回路側に支持基板があるため、ヒューズ素子をレーザ光で溶断することができない。このため、一度支持基板を剥離しなくてはならないことになる。
【００１１】
また、非特許文献１には、各半導体チップにＩＤを付与する別の方法として、複数のカウンタを直列接続した垂直シリアルパスを作ることを挙げているが、一般的なビア・ラストプロセスではできない。すなわち、ビア・ラストプロセスにおいては半導体素子（ウェハ上のデバイス層）を形成し終わった後に貫通電極を形成するので、カウンタを直列接続で割り込ませることができないのである。
【００１２】
本発明は、かかる点に鑑みてなされたものであり、半導体チップを積層して半導体装置を製造する際に、当該半導体チップの回路の不良電子素子を救済し、半導体装置の歩留まりを向上させ、また半導体チップを接続する貫通電極のパスに直列に回路を割り込ませることを目的とする。
【課題を解決するための手段】
【００１３】
前記の目的を達成するため、本発明は、半導体装置の製造方法であって、基板を厚み方向に貫通する一対の貫通電極を形成し、基板表面のデバイス層に、前記一対の貫通電極を短絡する共有配線を形成し、前記共有配線に接続され、前記デバイス層表面において異なる場所につながる一対のデバイス側バンプを形成する第１の工程と、前記一対の貫通電極に対して異なる極性で電圧を印加し、基板裏面において、前記一対の貫通電極のうちの一の前記貫通電極上に基板側バンプを形成する第２の工程と、前記デバイス層が形成された基板を積層し、一の基板上の前記基板側バンプと、当該一の基板に対向して積層される他のデバイス層上の前記デバイス側バンプとを接続する第３の工程と、を有することを特徴としている。
【００１４】
本発明によれば、一の基板上の基板側バンプと他のデバイス層上のデバイス側バンプとを接続する際に、その接続方法を種々の方法で行うことで、基板側バンプをプログラマブルなバンプとして機能させることができる。
【００１５】
例えば第１の工程において、第１の信号線に接続される一対の第１の貫通電極と、第２の信号線に接続される一対の第２の貫通電極と、プログラム用の一対の第３の貫通電極とを形成し、第３の工程において、一の基板上の一対の第３貫通電極のうちの一の第３の貫通電極と、当該一の基板に対向して積層される他のデバイス層の第１の貫通電極又は第２の貫通電極に連通するデバイス側バンプとが選択的に接続されるように、第２の工程において、一の第３の貫通電極上に基板側バンプを形成する。そうすると、基板側バンプを介して、一の基板の第３の貫通電極が、他の基板の第１の貫通電極又は第２の貫通電極に接続されることにより、プログラムされる。すなわち、第１の信号線に接続されるか第２の信号線に接続されるかがプログラムされる。このプログラムを積層される各基板に対して行うことによって、例えば半導体チップの回路の不良電子素子の位置情報を記録することができる。そうすると、例えば半導体装置が不良電子素子を救済する冗長電子素子を備えた冗長回路を有していると、上述した不良電子素子の位置情報に基づいて当該不良電子素子を救済することができる。したがって、半導体装置の歩留まりを向上させることができる。特に半導体チップに切り出す前に基板レベルで積層していく基板積層方式においても、基板を積層する際に不良電子素子を救済することができ、半導体装置の歩留まりも向上させることができる。したがって、かかる基板積層方式にも本発明は有用である。
【００１６】
また、例えば第１の工程において、デバイス層にカウンタを形成し、一対の貫通電極のうちの第１の貫通電極は、一対のデバイス側バンプのうちの第１のデバイス側バンプに接続され且つカウンタの入力側に接続され、カウンタの出力側は一対のデバイス側バンプのうちの第２のデバイス側バンプに接続され、第３の工程において、一の基板上の一対の貫通電極のうちの第２の貫通電極と、当該一の基板に対向して積層される他のデバイス層の第２のデバイス側バンプが接続されるように、第２の工程において、第２の貫通電極上に基板側バンプを形成する。そうすると、基板側バンプを介して、一の基板のカウンタと他の基板のカウンタは直列にシリアルに接続される。これによって、半導体チップを接続する貫通電極のパスに直列にカウンタ（回路）を割り込ませることができ、半導体チップにＩＤを付与することができる。
【００１７】
前記第２の工程において、前記一対の貫通電極に対応する位置に極性を切り替え自在の一対の電極を備えたテンプレートを基板の裏面側に配置し、前記一対の電極により前記一対の貫通電極に対して異なる極性で電圧を印加して、前記一の貫通電極上に前記基板側バンプをめっき形成してもよい。
【００１８】
前記第２の工程において、前記一対の貫通電極のうち、前記一の貫通電極を選択して、当該一の貫通電極上に前記基板側バンプが形成されてもよい。
【００１９】
前記第１の工程において、前記一対の貫通電極、前記共有配線及び前記一対のデバイス側バンプは、それぞれ複数形成され、複数の前記一対の貫通電極は、第１の信号線に接続される一対の第１の貫通電極と、第２の信号線に接続される一対の第２の貫通電極と、プログラム用の一対の第３の貫通電極とを有し、前記第３の工程において、前記一の基板上の前記一対の第３貫通電極のうちの一の前記第３の貫通電極と、当該一の基板に対向して積層される他のデバイス層の第１の貫通電極又は第２の貫通電極に連通する前記デバイス側バンプとが選択的に接続されるように、前記第２の工程において、前記一の第３の貫通電極上に前記基板側バンプが形成されてもよい。
【００２０】
前記第２の工程において、前記一対の貫通電極のうち、予め定められた前記一の貫通電極上に前記基板側バンプが形成されてもよい。
【００２１】
前記第１の工程において、前記デバイス層にはカウンタが形成され、前記一対の貫通電極のうちの第１の貫通電極は、前記一対のデバイス側バンプのうちの第１のデバイス側バンプに接続され且つ前記カウンタの入力側に接続され、前記カウンタの出力側は前記一対のデバイス側バンプのうちの第２のデバイス側バンプに接続され、前記第３の工程において、前記一の基板上の前記一対の貫通電極のうちの第２の貫通電極と、当該一の基板に対向して積層される他のデバイス層の前記第２のデバイス側バンプが接続されるように、前記第２の工程において、前記第２の貫通電極上に前記基板側バンプが形成されてもよい。
【００２２】
別な観点による本発明は、半導体装置であって、表面にデバイス層が形成された基板が複数積層され、基板を厚み方向に貫通する一対の貫通電極を有し、前記デバイス層に、前記一対の貫通電極を短絡する共有配線を有し、前記共有配線に接続され、前記デバイス層表面において異なる場所につながる一対のデバイス側バンプを有し、基板裏面において、前記一対の貫通電極のうちの一の前記貫通電極上に基板側バンプを有し、一の基板上の前記基板側バンプと、当該一の基板に対向して積層される他のデバイス層上の前記デバイス側バンプとが接続されていることを特徴としている。
【００２３】
前記一対の貫通電極に対応する位置に極性を切り替え自在の一対の電極を備えたテンプレートを基板の裏面側に配置し、前記一対の電極により前記一対の貫通電極に対して異なる極性で電圧を印加して、前記一の貫通電極上に前記基板側バンプはめっき形成されてもよい。
【００２４】
前記基板側バンプは、前記一対の貫通電極のうち、選択された前記一の貫通電極上に形成されてもよい。
【００２５】
前記一対の貫通電極、前記共有配線及び前記一対のデバイス側バンプは、それぞれ複数形成され、複数の前記一対の貫通電極は、第１の信号線に接続される一対の第１の貫通電極と、第２の信号線に接続される一対の第２の貫通電極と、プログラム用の一対の第３の貫通電極とを有し、前記一の基板上の前記一対の第３貫通電極のうちの一の前記第３の貫通電極と、当該一の基板に対向して積層される他のデバイス層の第１の貫通電極又は第２の貫通電極に連通する前記デバイス側バンプとが選択的に接続されるように、前記一の第３の貫通電極上に前記基板側バンプは形成されてもよい。
【００２６】
前記基板側バンプは、予め定められた前記一の貫通電極上に形成されてもよい。
【００２７】
前記デバイス層にはカウンタが形成され、前記一対の貫通電極のうちの第１の貫通電極は、前記一対のデバイス側バンプのうちの第１のデバイス側バンプに接続され且つ前記カウンタの入力側に接続され、前記カウンタの出力側は前記一対のデバイス側バンプのうちの第２のデバイス側バンプに接続され、前記一の基板上の前記一対の貫通電極のうちの第２の貫通電極と、当該一の基板に対向して積層される他のデバイス層の前記第２のデバイス側バンプが接続されるように、前記第２の貫通電極上に前記基板側バンプは形成されてもよい。
【発明の効果】
【００２８】
本発明によれば、半導体チップを積層して半導体装置を製造する際に、積層される半導体チップの間にプログラマブルに機能するバンプを形成することができる。これによって、半導体チップの回路の不良電子素子を救済して、半導体装置の歩留まりを向上させることができ、また半導体チップを接続する貫通電極のパスに直列に回路を割り込ませることができる。
【図面の簡単な説明】
【００２９】
【図１】本実施の形態にかかる半導体装置の製造方法の各工程を示したフローチャートである。
【図２】ウェハ上にデバイス層を形成した様子を示す縦断面の説明図である。
【図３】支持ウェハを配設し、ウェハを薄化した様子を示す縦断面の説明図である。
【図４】ウェハに複数の貫通孔を形成した様子を示す縦断面の説明図である。
【図５】ウェハに複数の一対の貫通電極を形成した様子を示す縦断面の説明図である。
【図６】ウェハの裏面側にテンプレートを配設した様子を示す縦断面の説明図である。
【図７】電極と貫通電極との間にめっきを形成した様子を示す縦断面の説明図である。
【図８】一対の貫通電極のうちの一の貫通電極上にバックバンプを形成した様子を示す縦断面の説明図である。
【図９】複数のウェハを積層した様子を示す縦断面の説明図である。
【図１０】複数のウェハを積層した様子を示す縦断面の説明図である。
【図１１】半導体装置の構成の概略を示す縦断面図である。
【図１２】他の実施の形態にかかる半導体装置の構成の概略を示す縦断面図である。
【発明を実施するための形態】
【００３０】
以下、本発明の実施の形態について説明する。本実施の形態では、本発明にかかる半導体装置の製造方法と、当該製造方法によって製造される半導体装置について説明する。図１は、本実施の形態にかかる半導体装置の製造方法の主な処理フローを示している。なお、以下の説明で用いる図面において、各構成要素の寸法は、技術の理解の容易さを優先させるため、必ずしも実際の寸法に対応していない。
【００３１】
先ず、図２に示すように基板としてのウェハ１０上にデバイス層１１を形成する。以下、ウェハ１０において、デバイス層１１側の面を表面１０ａといい、デバイス層１１と反対側の面を裏面１０ｂという。また、デバイス層１１において、ウェハ１０と反対側の面を表面１１ａといい、ウェハ１０側の面を裏面１１ｂという。そして、これらウェハ１０とデバイス層１１で半導体チップ１２が構成される（図１の工程Ｓ１）。なお、図示はしないが、半導体チップ１２は１枚のウェハ１０に対して水平面内に複数形成されている。そして、本実施の形態では、後述するようにウェハ１０（半導体チップ１２）を積層するにあたり、ウェハ１０を半導体チップ１２に切り出す前に当該ウェハ１０をウェハレベルで積層するウェハ積層方式が用いられる。
【００３２】
デバイス層１１の表面１１ａには、一対のデバイス側バンプとしてのフロントバンプ２０〜２２が複数対、例えば３対形成されている。一対の第１のフロントバンプ２０のうち、一の第１のフロントバンプ２０ａは第１の信号線としての電源線の場所に連通し、他の第１のフロントバンプ２０ｂはプログラム用配線の場所に連通している。すなわち、第１のフロントバンプ２０ａ、２０ｂは、それぞれ異なる場所につながっている。また、一対の第２のフロントバンプ２１のうち、一の第２のフロントバンプ２１ａは第２の信号線としての接地線の場所に連通し、他の第２のフロントバンプ２１ｂはプログラム用配線の場所に連通している。すなわち、第２のフロントバンプ２１ａ、２１ｂは、それぞれ異なる場所につながっている。また、一対の第３のフロントバンプ２２の各第３のフロントバンプ２２ａ、２２ｂは、それぞれ異なるプログラム用配線の場所に連通している。
【００３３】
一対の第１のフロントバンプ２０は、配線２３を介して、デバイス層１１の裏面１１ｂ側に形成された第１の共有配線２４に接続されている。また、一対の第２のフロントバンプ２１は、配線２５を介して、デバイス層１１の裏面１１ｂ側に形成された第２の共有配線２６に接続されている。また、一対の第３のフロントバンプ２２は、配線２７を介して、デバイス層１１の裏面１１ｂ側に形成された第３の共有配線２８に接続されている。なお、これら共有配線２４、２６、２８は、それぞれ後述するように一対の貫通電極５０〜５２をそれぞれ短絡する。
【００３４】
また、デバイス層１１には、電子素子としてのメモリセルが配置された回路（図示せず）や、回路内の不良電子素子としての不良メモリセルを置換して救済するための、冗長電子素子としての冗長メモリセルを備えた冗長回路（図示せず）も形成されている。配線２３、２５、２７は、ＢＥＯＬ（Ｂａｃｋ Ｅｎｄ Ｏｆ Ｌｉｎｅ）と呼ばれる一連のデバイス層１１の形成工程において、同時に形成される。図示されてはいないが、デバイス層１１には、メモリセルなどを結ぶ配線も形成されている。
【００３５】
ウェハ１０上にデバイス層１１が形成されると、当該デバイス層１１の回路の電気的試験を行う（図１の工程Ｓ２）。そして、半導体チップ１２がどういう状態かの試験を行い、回路内の不良メモリセルの有無が検出される。検出された不良メモリセルのアドレスはデータとして保存される。
【００３６】
ウェハ１０上にデバイス層１１が形成されると、図３に示すようにデバイス層１１の表面１１ａに支持基板としての支持ウェハ３０を配設する（図１の工程Ｓ３）。支持ウェハ３０は、例えば接着剤３１によってデバイス層１１と接着される。なお、支持基板はウェハに限定されず、例えばガラス基板等を用いてもよい。
【００３７】
その後、図４に示すようにウェハ１０の裏面１０ｂを研磨し、ウェハ１０を薄化する（図１の工程Ｓ４）。
【００３８】
その後、図４に示すようにウェハ１０を厚み方向に貫通する貫通孔４０を複数形成する（図１の工程Ｓ５）。貫通孔４０は、各共有配線２４、２６、２８の対応する位置にそれぞれ２本形成される。すなわち、２本の貫通孔４０、４０は、第１の共有配線２４、第２の共有配線２６及び第３の共有配線２８にそれぞれ連通している。
【００３９】
なお、複数の貫通孔４０は、例えばフォトリソグラフィー処理及びエッチング処理によって同時に形成される。すなわち、フォトリソグラフィー処理によってウェハ１０の裏面１０ｂに所定のレジストパターン４１を形成した後、当該レジストパターン４１をマスクとしてウェハ１０をエッチングして、複数の貫通孔４０が形成される。貫通孔４０の形成後、レジストパターン４１は、例えばアッシングされて除去される。
【００４０】
その後、各貫通孔４０内に導電性材料を充填して、図５に示すように一対の貫通電極５０〜５２を複数対、例えば３対形成する（図１の工程Ｓ６）。一対の第１の貫通電極５０は、第１の共有配線２４に接続されて短絡されている。一対の第１の貫通電極５０のうち、一の第１の貫通電極５０ａは電源線の場所に連通する第１のフロントバンプ２０ａに対応して、他の第１の貫通電極５０ｂはプログラム用配線の場所に連通する第２のフロントバンプ２０ｂに対応している。また、一対の第２の貫通電極５１は、第２の共有配線２６に接続されて短絡される。一対の第２の貫通電極５１のうち、一の第２の貫通電極５１ａは接地線の場所に連通する第２のフロントバンプ２１ａに対応し、他の第２の貫通電極５１ｂはプログラム用配線の場所に連通する第２のフロントバンプ２１ｂに対応している。また、一対の第３の貫通電極５２は、第３の共有配線２８に接続されて短絡される。一対の第３の貫通電極５２のうち、一の第３の貫通電極５２ａはプログラム用配線の場所に連通する第３のフロントバンプ２２ａに対応し、他の第３の貫通電極５２ｂはプログラム用配線の場所に連通する第３のフロントバンプ２２ｂに対応している。
【００４１】
その後、図６に示すようにウェハ１０の裏面１０ｂ側にテンプレート６０を配設する（図１の工程Ｓ７）。テンプレート６０は、例えばウェハ１０の裏面１０ｂとの距離が約５μｍの位置に配設される。テンプレート６０は、極性を切り替え自在の一対の電極６１〜６３を複数対、例えば３対有している。各一対の電極６１〜６３は、各一対の貫通電極５０〜５２に対応する位置にそれぞれ配置される。すなわち、一対の第１の電極６１は一対の第１の貫通電極５０に対応し、一対の第２の電極６２は一対の第２の貫通電極５１に対応し、一対の第３の電極６３は一対の第３の貫通電極５２に対応している。なお、図６の例においては、ウェハ１０及びデバイス層１１の表裏面を反転させ、ウェハ１０の下方にデバイス層１１を配置している。
【００４２】
ここで、ウェハ１０の裏面１０ｂから露出する貫通電極を利用してデバイスの検査を行う。
【００４３】
その後、例えばウェハ１０の裏面１０ｂとテンプレート６０との間にめっき液を充填する。そして、各一対の電極６１〜６３に異なる極性で電圧を印加し、各一対の貫通電極５０〜５２に対してそれぞれ異なる極性で電圧を印加する。具体的には、図７に示すように、例えば一対の第１の電極６１のうちの一の第１の電極６１を陽極に接続し、他の第１の電極６１を陰極に接続する。そうすると、一対の第１の電極６１、対応する一対の第１の貫通電極５０及び第１の共有配線２４に電流が流れる。図示の例においては、第１の貫通電極５０ａが陰極となり、当該第１の貫通電極５０ａ上にめっきが形成される。同様に、一対の第２の電極６２にも異なる極性で電圧を印加し、第２の貫通電極５１ａ上にめっきが形成され、また一対の第３の電極６３にも異なる極性で電圧を印加し、第３の貫通電極５２ｂ上にめっきが形成される（図１の工程Ｓ８）。なお、陰極の電極６１〜６３上にもめっきが形成されるが、当該めっきは貫通電極５０〜５２まで成長することはなく、その後テンプレート６０をウェハ１０から退避させた後に除去される。
【００４４】
以上のように一対の第１の電極６１に異なる極性で電圧を印加して、図８に示すように一対の第１の貫通電極５０のうち、電源線に連通する第１の貫通電極５０ａ上に基板側バンプとしての第１のバックバンプ８０が形成される。また、一対の第２の電極６２に異なる極性で電圧を印加して、一対の第２の貫通電極５１のうち、接地線に連通する第２の貫通電極５１ａ上に第２のバックバンプ８１が形成される。また、一対の第３の電極６３に異なる極性で電圧を印加して、一対の第３の貫通電極５２のうち、一の第２の貫通電極５２ｂ上に第３のバックバンプ８２が形成される。すなわち、一対の貫通電極５０〜５２において、それぞれ一の貫通電極５０〜５２上にのみバックバンプ８０〜８２が形成される（図１の工程Ｓ９）。なお、一対の貫通電極５０〜５２において、いずれの貫通電極５０〜５２上にバックバンプ８０〜８２を形成するかについては、後述するように工程Ｓ２での回路の電気的試験で検出された不良メモリセルのアドレスに基づいて決定される。
【００４５】
その後、図９に示すようにデバイス層１１が形成されたウェハ１０（半導体チップ１２）を積層する（図１の工程Ｓ１０）。本実施の形態では、ウェハ１０を下方から順に積層する場合について説明する。以下、最下層のウェハ１０（デバイス層１１、半導体チップ１２）を第１のウェハ１０（第１のデバイス層１１、第１の半導体チップ１２）といい、上方に積層されるに従い、第２のウェハ１０、第３のウェハ（第２のデバイス層１１、第２の半導体チップ１２、第３のデバイス層１１、第３の半導体チップ１２）という。なお、図９の例においては、ウェハ１０を３層に積層する場合について説明するが、ウェハ１０の積層数はこれに限定されず任意に設定することができる。
【００４６】
第１のウェハ１０には上述した工程Ｓ１〜Ｓ９が行われ、当該第１のウェハ１０の裏面１０ｂ上にバックバンプ８０〜８２が形成されている。また、第２のウェハ１０にも、上述した工程Ｓ１〜Ｓ９が行われ、バックバンプ８０〜８２が形成されている。そして、第２のウェハ１０に対しては、工程Ｓ９が行われた後、第２のデバイス層１１の表面１１ａに配設されていた支持ウェハ３０が剥離される。
【００４７】
かかる状態で、第１のウェハ１０の裏面１０ｂと第２のデバイス層１１の表面１１ａが対向するように、第１のウェハ１０と第２のウェハ１０を積層する。そして、第１のウェハ１０上の第１のバックバンプ８０と第２のデバイス層１１の第１のフロントバンプ２０ａを接続し、第２のバックバンプ８１と第２のフロントバンプ２１ａを接続し、第３のバックバンプ８２と第２のフロトンバンプ２１ｂを接続する。そうすると、第１のウェハ１０におけるプログラム用の第３の貫通電極５２は、第３のバックバンプ８２及び第２のフロトンバンプ２１ｂ等の第２のデバイス層１１を介して、接地線に接続される。そうすると、第１の半導体チップ１２と第２の半導体チップ１２によって、例えばプログラム“０”が記録される。なお、第１のウェハ１０の裏面１０ｂと第２のデバイス層１１とは、例えば接着剤（図示せず）によって接着される。
【００４８】
第２のウェハ１０上のバックバンプ８０〜８２は、それぞれ第１の貫通電極５０ａ上、第２の貫通電極５１ａ上、第３の貫通電極５２ａ上に形成されている。また、第３のウェハ１０には上述した工程Ｓ１〜Ｓ９が行われた後、当該第３のウェハ１０の裏面１０ｂ上の貫通電極５０〜５２が接続されるように所定の回路が形成される。そして、第３のウェハ１０に対しては、所定の回路が形成された後、第３のデバイス層１１の表面１１ａに配設されていた支持ウェハ３０が剥離される。
【００４９】
かかる状態で、第２のウェハ１０の裏面１０ｂと第３のデバイス層１１の表面１１ａが対向するように、第２のウェハ１０と第３のウェハ１０を積層する。そして、第２のウェハ１０上の第１のバックバンプ８０と第３のデバイス層１１の第１のフロントバンプ２０ａを接続し、第２のバックバンプ８１と第２のフロントバンプ２１ａを接続し、第３のバックバンプ８２と第１のフロトンバンプ２０ｂを接続する。そうすると、第１のウェハ１０におけるプログラム用の第３の貫通電極５２は、第３のバックバンプ８２及び第１のフロトンバンプ２０ｂ等の第２のデバイス層１１を介して、電源線に接続される。そうすると、第２の半導体チップ１２と第３の半導体チップ１２によって、例えばプログラム“１”が記録される。なお、第２のウェハ１０の裏面１０ｂと第３のデバイス層１１とは、例えば接着剤（図示せず）によって接着される。
【００５０】
なお、上述したように第１の半導体チップ１２〜第３の半導体チップ１２において、第１のバックバンプ８０と第１のフロントバンプ２０ａはそれぞれ接続され、電源線は各半導体チップ１２を貫通して接続される。また、第２のバックバンプ８１と第２のフロントバンプ２１ａもそれぞれ接続され、接地線も各半導体チップ１２を貫通して接続される。
【００５１】
かかる場合、複数の半導体チップ１２を積層することにより、プログラム“０、１”が形成される。これは、上述した工程Ｓ２での回路の電気的試験で検出された不良メモリセルのアドレスを示している。したがって、工程Ｓ９において、バックバンプ８０〜８１をどの貫通電極５０〜５２上に形成するかは、当該不良メモリセルのアドレスに基づいて決定される。例えば不良メモリセルのアドレスが“１、０”の場合、図１０に示すように第１のウェハ１０の第３のバックバンプ８２は第２のデバイス層１１の第１のフロトンバンプ２０ｂに接続され、第２のウェハ１０の第３のバックバンプ８２は第３のデバイス層１１の第２のフロトンバンプ２１ｂに接続される。そうすると、プログラム“１、０”が形成される。このようにして、不良メモリセルのアドレスが記録される（図１の工程Ｓ１１）。
【００５２】
不良メモリセルのアドレスが記録されると、当該不良メモリセルが冗長回路の冗長メモリセルに置換して救済される（図１の工程Ｓ１２）。
【００５３】
その後、図１１に示すように最下層の支持ウェハ３０が除去される。この支持ウェハ３０の除去は、例えば支持ウェハ３０と半導体チップ１２とを加熱して接着剤３１の粘着性を弱めることによって行われる。こうして、半導体チップ１２が鉛直方向に積層された半導体装置１００が製造される（図１の工程Ｓ１３）。
【００５４】
以上の実施の形態によれば、一のウェハ１０上のバックバンプ８０〜８２と他のデバイス層１１上のフロントバンプ２０〜２２とを接続する際に、バックバンプ８０〜８２をプログラマブルなバンプとして機能させることができる。例えば第１の半導体チップ１２〜第３の半導体チップ１２のいずれもが同じデバイス層１１を有していても、バックバンプ８０〜８２の接続先を選択でき、プログラムすることができる。
【００５５】
すなわち、工程Ｓ９においてバックバンプ８０〜８２は、それぞれ一対の貫通電極５０〜５２のうちの一の貫通電極５０〜５２上に選択的に形成され、工程Ｓ１０において第３のバックバンプ８２が、第１のフロントバンプ２０ｂ又は第２のフロントバンプ２１ｂのいずれかに接続される。例えば第３のバックバンプ８２が第２のフロントバンプ２１ｂに接続された場合、プログラム用の第３の貫通電極５２は接地線に接続される第２の貫通電極５１ａに連通する。したがって、プログラム“０”が記録される。一方、例えば第３のバックバンプ８２が第１のフロントバンプ２０ｂに接続された場合、プログラム用の第３の貫通電極５２は電源線に接続される第１の貫通電極５０ａに連通する。したがって、プログラム“１”が記録される。このようにプログラムを行うことによって、工程Ｓ１１において、半導体チップ１２の不良メモリセルのアドレスを記録することができる。そうすると、工程Ｓ１２において、記録された不良メモリセルのアドレスに基づいて、当該不良メモリセルを冗長回路の冗長メモリセルに置換して救済することができる。したがって、半導体装置１００の歩留まりを向上させることができる。特に本実施の形態のようにウェハ積層方式を用いた場合でも、ウェハ１０を積層する際に不良メモリセルを救済することができ、かかるウェハ積層方式において本発明は特に有用である。
【００５６】
また、工程Ｓ９においてバックバンプ８０〜８２を形成する際、極性を切り替え自在な一対の電極６１〜６３を備えたテンプレート６０を使用している。このため、一対の電極６１〜６３の極性を切り替えることにより、それぞれ一対の貫通電極５０〜５２のうちの所望の貫通電極５０〜５２上にバックバンプ８０〜８２を適切に形成することができる。この実施の形態では、積層された３つの半導体チップ１２は、バックバンプ８０〜８２を除いて、全て同じ構造を有している。すなわち、フォトリソグラフィー工程時に使用するマスクを含めて、全く同じプロセスで３つの半導体チップ１２を作ることができる。同一の半導体チップ１２を複数積層させても、バックバンプ８０〜８２の位置を切り替えることで、不良メモリセルの救済を可能にしているのである。
【００５７】
なお、以上の実施の形態では、第１の信号線として電源線を用いた場合について説明したが、電源線に限定されず、他の信号線を用いてもよい。また、第２の信号線も接地線に限定されず、他の信号線を用いてもよい。いずれにしても、異なる第１の信号線又は第２の信号線に、第３の貫通電極５２を接続することにより、プログラムを適切に形成することができる。
【００５８】
また、以上の実施の形態では、電子素子としてメモリセル（メモリ素子）を用いた場合について説明したが、他の電子素子、例えばロジック素子などに対しても本発明を適用することができる。すなわち、本発明の方法を用いて、不良ロジック素子を冗長ロジック素子に置換して救済することができる。
【００５９】
以上の実施の形態では、バックバンプをプログラマブルなバンプとして機能させ、プログラムにより不良メモリセルのアドレスを記録していたが、バックバンプの接続方法を代えることで他の用途にも用いることができる。例えば半導体チップにＩＤを付与する際にも本発明は有用である。
【００６０】
先ず、図１２に示すようにウェハ１０上にデバイス層１１を形成する。デバイス層１１には、カウンタ１１０が形成されている。デバイス層１１の表面１１ａには、一対のフロントバンプ１２０が形成されている。一対のフロントバンプ１２０のうち、第１のフロントバンプ１２０ａは、配線１２１を介して、デバイス層１１の裏面１１ｂ側に形成された共有配線１２２に接続されている。また、配線１２１には、カウンタ１１０の入力側に接続される配線１２３が接続されている。一方、一対のフロントバンプ１２０のうち、第２のフロントバンプ１２０ｂは、配線１２４を介して、カウンタ１１０の出力側に接続されている。
【００６１】
次に、ウェハ１０を厚み方向に貫通する一対の貫通電極１３０を形成する。一対の貫通電極１３０は、共有配線１２２に接続されて短絡されている。また、一対の貫通電極１３０のうちの第１の貫通電極１３０ａは、配線１２１を介して第１のフロントバンプ１２０ａに接続され、且つ配線１２３を介してカウンタ１２０の入力側に接続されている。なお、この一対の貫通電極１３０の形成方法は、上記実施の形態の工程Ｓ３〜Ｓ６と同様であるので詳細な説明を省略する。
【００６２】
その後、ウェハ１０の裏面１０ｂ側に、極性の互いに異なる一対の電極６１を備えたテンプレート６０を配設する。一対の電極６１は、一対の貫通電極１３０に対応する位置に配置される。その後、例えばウェハ１０の裏面１０ｂとテンプレート６０との間にめっき液を充填した後、一対の電極６１に異なる極性で電圧を印加して、一対の貫通電極１３０に対して異なる極性で電圧を印加する。そして、一対の貫通電極１３０のうちの第２の貫通電極１３０ｂ上にのみバックバンプ１４０を形成する。すなわち、バックバンプ１４０は、予め定められた第２の貫通電極１３０ｂにのみ形成される。第１の実施の形態とは異なり、不良メモリセルを救済することを目的とせず、予め定められた第２の貫通電極１３０ｂ上にバックバンプ１４０を形成することを目的とする。従って、テンプレート６０における一対の電極６１は、極性を切り替え可能である必要はなく、第２の貫通電極１３０ｂに対向する電極が陽極、もう一方が陰極に固定されていてもよい。
【００６３】
その後、デバイス層１１が形成されたウェハ１０（半導体チップ１２）を積層する。本実施の形態では、ウェハ１０を上方から順に積層する場合について説明する。以下、最上層のウェハ１０（デバイス層１１、半導体チップ１２）を第１のウェハ１０（第１のデバイス層１１、第１の半導体チップ１２）といい、下方に積層されるに従い、第２のウェハ１０、第３のウェハ（第２のデバイス層１１、第２の半導体チップ１２、第３のデバイス層１１、第３の半導体チップ１２）という。なお、図１２の例においては、ウェハ１０を３層に積層する場合について説明するが、ウェハ１０の積層数はこれに限定されず任意に設定することができる。
【００６４】
第１のウェハ１０のバックバンプ１４０は、第２のデバイス層１１の第２のフロントバンプ１２０ｂに接続される。同様に第２のウェハ１０のバックバンプ１４０は、第３のデバイス層１１の第２のフロントバンプ１２０ｂに接続される。
【００６５】
その後、支持ウェハ３０が剥離され、半導体装置１５０が製造される。
【００６６】
かかる場合、第１の半導体チップ１２〜第３の半導体チップ１２において、バックバンプ１４０を介して、第１のデバイス層１１のカウンタ１１０、第２のデバイス層１１のカウンタ１１０及び第３のデバイス層１１のカウンタ１１０が直列にシリアルに接続される。これによって、半導体チップ１２を接続する貫通電極１３０のパスに直列にカウンタ１１０を割り込ませることができる。貫通電極１３０のパスに信号が与えられると、前記信号は各半導体チップ１２上のカウンタ１１０を順次通過していく。前記信号が各カウンタ１１０を通過する際に、カウント機能により各半導体チップ１２を特定するＩＤ信号が生成され、コンパレータ（図示せず）に出力される。前記コンパレータにおいては、別途の貫通電極から与えられるチップ選択信号と比較され、一致する場合は当該半導体チップ１２が選択される。一方、不一致の場合は、当該半導体チップ１２は選択されない。このようにして、半導体チップ１２０にＩＤを付与することができる。この実施の形態においても、積層された３つの半導体チップ１２は、全て同じ構造を有している。すなわち、フォトリソグラフィー工程時に使用するマスクを含めて、全く同じプロセスで３つの半導体チップ１２を作ることができる。同一の半導体チップ１２を複数積層させても、バックバンプ１４０の位置を選択的に形成することで、貫通電極１３０のバスに所望の回路を直列に割り込ませることが可能になり、各半導体チップ１２にＩＤ信号を付与することができる。
【００６７】
以上、添付図面を参照しながら本発明の好適な実施の形態について説明したが、本発明はかかる例に限定されない。当業者であれば、特許請求の範囲に記載された思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。本発明はこの例に限らず種々の態様を採りうるものである。
【符号の説明】
【００６８】
１０ ウェハ
１１ デバイス層
１２ 半導体チップ
２０（２０ａ、２０ｂ） 第１のフロントバンプ
２１（２１ａ、２１ｂ） 第２のフロントバンプ
２２（２２ａ、２２ｂ） 第３のフロントバンプ
２４ 第１の共有配線
２６ 第２の共有配線
２８ 第３の共有配線
３０ 支持ウェハ
４０ 貫通孔
５０（５０ａ、５０ｂ） 第１の貫通電極
５１（５１ａ、５１ｂ） 第２の貫通電極
５２（５２ａ、５２ｂ） 第３の貫通電極
６０ テンプレート
６１ 第１の電極
６２ 第２の電極
６３ 第３の電極
７０ めっき
８０ 第１のバックバンプ
８１ 第２のバックバンプ
８２ 第３のバックバンプ
１００ 半導体装置
１１０ カウンタ
１２０ フロントバンプ
１２０ａ 第１のフロントバンプ
１２０ｂ 第２のフロントバンプ
１２２ 共有配線
１３０ 貫通電極
１３０ａ 第１の貫通電極
１３０ｂ 第２の貫通電極
１４０ バックバンプ
１５０ 半導体装置
【特許請求の範囲】
【請求項１】
半導体装置の製造方法であって、
基板を厚み方向に貫通する一対の貫通電極を形成し、基板表面のデバイス層に、前記一対の貫通電極を短絡する共有配線を形成し、前記共有配線に接続され、前記デバイス層表面において異なる場所につながる一対のデバイス側バンプを形成する第１の工程と、
前記一対の貫通電極に対して異なる極性で電圧を印加し、基板裏面において、前記一対の貫通電極のうちの一の前記貫通電極上に基板側バンプを形成する第２の工程と、
前記デバイス層が形成された基板を積層し、一の基板上の前記基板側バンプと、当該一の基板に対向して積層される他のデバイス層上の前記デバイス側バンプとを接続する第３の工程と、を有することを特徴とする、半導体装置の製造方法。
【請求項２】
前記第２の工程において、前記一対の貫通電極に対応する位置に極性を切り替え自在の一対の電極を備えたテンプレートを基板の裏面側に配置し、前記一対の電極により前記一対の貫通電極に対して異なる極性で電圧を印加して、前記一の貫通電極上に前記基板側バンプをめっき形成することを特徴とする、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２の工程において、前記一対の貫通電極のうち、前記一の貫通電極を選択して、当該一の貫通電極上に前記基板側バンプが形成されることを特徴とする、請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第１の工程において、前記一対の貫通電極、前記共有配線及び前記一対のデバイス側バンプは、それぞれ複数形成され、
複数の前記一対の貫通電極は、第１の信号線に接続される一対の第１の貫通電極と、第２の信号線に接続される一対の第２の貫通電極と、プログラム用の一対の第３の貫通電極とを有し、
前記第３の工程において、前記一の基板上の前記一対の第３貫通電極のうちの一の前記第３の貫通電極と、当該一の基板に対向して積層される他のデバイス層の第１の貫通電極又は第２の貫通電極に連通する前記デバイス側バンプとが選択的に接続されるように、前記第２の工程において、前記一の第３の貫通電極上に前記基板側バンプが形成されることを特徴とする、請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第２の工程において、前記一対の貫通電極のうち、予め定められた前記一の貫通電極上に前記基板側バンプが形成されることを特徴とする、請求項１又は２に記載の半導体装置の製造方法。
【請求項６】
前記第１の工程において、前記デバイス層にはカウンタが形成され、前記一対の貫通電極のうちの第１の貫通電極は、前記一対のデバイス側バンプのうちの第１のデバイス側バンプに接続され且つ前記カウンタの入力側に接続され、前記カウンタの出力側は前記一対のデバイス側バンプのうちの第２のデバイス側バンプに接続され、
前記第３の工程において、前記一の基板上の前記一対の貫通電極のうちの第２の貫通電極と、当該一の基板に対向して積層される他のデバイス層の前記第２のデバイス側バンプが接続されるように、前記第２の工程において、前記第２の貫通電極上に前記基板側バンプが形成されることを特徴とする、請求項５に記載の半導体装置の製造方法。
【請求項７】
半導体装置であって、
表面にデバイス層が形成された基板が複数積層され、
基板を厚み方向に貫通する一対の貫通電極を有し、
前記デバイス層に、前記一対の貫通電極を短絡する共有配線を有し、
前記共有配線に接続され、前記デバイス層表面において異なる場所につながる一対のデバイス側バンプを有し、
基板裏面において、前記一対の貫通電極のうちの一の前記貫通電極上に基板側バンプを有し、
一の基板上の前記基板側バンプと、当該一の基板に対向して積層される他のデバイス層上の前記デバイス側バンプとが接続されていることを特徴とする、半導体装置。
【請求項８】
前記一対の貫通電極に対応する位置に極性を切り替え自在の一対の電極を備えたテンプレートを基板の裏面側に配置し、前記一対の電極により前記一対の貫通電極に対して異なる極性で電圧を印加して、前記一の貫通電極上に前記基板側バンプはめっき形成されることを特徴とする、請求項７に記載の半導体装置。
【請求項９】
前記基板側バンプは、前記一対の貫通電極のうち、選択された前記一の貫通電極上に形成されることを特徴とする、請求項７又は８に記載の半導体装置。
【請求項１０】
前記一対の貫通電極、前記共有配線及び前記一対のデバイス側バンプは、それぞれ複数形成され、
複数の前記一対の貫通電極は、第１の信号線に接続される一対の第１の貫通電極と、第２の信号線に接続される一対の第２の貫通電極と、プログラム用の一対の第３の貫通電極とを有し、
前記一の基板上の前記一対の第３貫通電極のうちの一の前記第３の貫通電極と、当該一の基板に対向して積層される他のデバイス層の第１の貫通電極又は第２の貫通電極に連通する前記デバイス側バンプとが選択的に接続されるように、前記一の第３の貫通電極上に前記基板側バンプは形成されることを特徴とする、請求項９に記載の半導体装置。
【請求項１１】
前記基板側バンプは、予め定められた前記一の貫通電極上に形成されることを特徴とする、請求項７又は８に記載の半導体装置。
【請求項１２】
前記デバイス層にはカウンタが形成され、
前記一対の貫通電極のうちの第１の貫通電極は、前記一対のデバイス側バンプのうちの第１のデバイス側バンプに接続され且つ前記カウンタの入力側に接続され、
前記カウンタの出力側は前記一対のデバイス側バンプのうちの第２のデバイス側バンプに接続され、
前記一の基板上の前記一対の貫通電極のうちの第２の貫通電極と、当該一の基板に対向して積層される他のデバイス層の前記第２のデバイス側バンプが接続されるように、前記第２の貫通電極上に前記基板側バンプは形成されることを特徴とする、請求項１１に記載の半導体装置。
【請求項１】
半導体装置の製造方法であって、
基板を厚み方向に貫通する一対の貫通電極を形成し、基板表面のデバイス層に、前記一対の貫通電極を短絡する共有配線を形成し、前記共有配線に接続され、前記デバイス層表面において異なる場所につながる一対のデバイス側バンプを形成する第１の工程と、
前記一対の貫通電極に対して異なる極性で電圧を印加し、基板裏面において、前記一対の貫通電極のうちの一の前記貫通電極上に基板側バンプを形成する第２の工程と、
前記デバイス層が形成された基板を積層し、一の基板上の前記基板側バンプと、当該一の基板に対向して積層される他のデバイス層上の前記デバイス側バンプとを接続する第３の工程と、を有することを特徴とする、半導体装置の製造方法。
【請求項２】
前記第２の工程において、前記一対の貫通電極に対応する位置に極性を切り替え自在の一対の電極を備えたテンプレートを基板の裏面側に配置し、前記一対の電極により前記一対の貫通電極に対して異なる極性で電圧を印加して、前記一の貫通電極上に前記基板側バンプをめっき形成することを特徴とする、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２の工程において、前記一対の貫通電極のうち、前記一の貫通電極を選択して、当該一の貫通電極上に前記基板側バンプが形成されることを特徴とする、請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第１の工程において、前記一対の貫通電極、前記共有配線及び前記一対のデバイス側バンプは、それぞれ複数形成され、
複数の前記一対の貫通電極は、第１の信号線に接続される一対の第１の貫通電極と、第２の信号線に接続される一対の第２の貫通電極と、プログラム用の一対の第３の貫通電極とを有し、
前記第３の工程において、前記一の基板上の前記一対の第３貫通電極のうちの一の前記第３の貫通電極と、当該一の基板に対向して積層される他のデバイス層の第１の貫通電極又は第２の貫通電極に連通する前記デバイス側バンプとが選択的に接続されるように、前記第２の工程において、前記一の第３の貫通電極上に前記基板側バンプが形成されることを特徴とする、請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第２の工程において、前記一対の貫通電極のうち、予め定められた前記一の貫通電極上に前記基板側バンプが形成されることを特徴とする、請求項１又は２に記載の半導体装置の製造方法。
【請求項６】
前記第１の工程において、前記デバイス層にはカウンタが形成され、前記一対の貫通電極のうちの第１の貫通電極は、前記一対のデバイス側バンプのうちの第１のデバイス側バンプに接続され且つ前記カウンタの入力側に接続され、前記カウンタの出力側は前記一対のデバイス側バンプのうちの第２のデバイス側バンプに接続され、
前記第３の工程において、前記一の基板上の前記一対の貫通電極のうちの第２の貫通電極と、当該一の基板に対向して積層される他のデバイス層の前記第２のデバイス側バンプが接続されるように、前記第２の工程において、前記第２の貫通電極上に前記基板側バンプが形成されることを特徴とする、請求項５に記載の半導体装置の製造方法。
【請求項７】
半導体装置であって、
表面にデバイス層が形成された基板が複数積層され、
基板を厚み方向に貫通する一対の貫通電極を有し、
前記デバイス層に、前記一対の貫通電極を短絡する共有配線を有し、
前記共有配線に接続され、前記デバイス層表面において異なる場所につながる一対のデバイス側バンプを有し、
基板裏面において、前記一対の貫通電極のうちの一の前記貫通電極上に基板側バンプを有し、
一の基板上の前記基板側バンプと、当該一の基板に対向して積層される他のデバイス層上の前記デバイス側バンプとが接続されていることを特徴とする、半導体装置。
【請求項８】
前記一対の貫通電極に対応する位置に極性を切り替え自在の一対の電極を備えたテンプレートを基板の裏面側に配置し、前記一対の電極により前記一対の貫通電極に対して異なる極性で電圧を印加して、前記一の貫通電極上に前記基板側バンプはめっき形成されることを特徴とする、請求項７に記載の半導体装置。
【請求項９】
前記基板側バンプは、前記一対の貫通電極のうち、選択された前記一の貫通電極上に形成されることを特徴とする、請求項７又は８に記載の半導体装置。
【請求項１０】
前記一対の貫通電極、前記共有配線及び前記一対のデバイス側バンプは、それぞれ複数形成され、
複数の前記一対の貫通電極は、第１の信号線に接続される一対の第１の貫通電極と、第２の信号線に接続される一対の第２の貫通電極と、プログラム用の一対の第３の貫通電極とを有し、
前記一の基板上の前記一対の第３貫通電極のうちの一の前記第３の貫通電極と、当該一の基板に対向して積層される他のデバイス層の第１の貫通電極又は第２の貫通電極に連通する前記デバイス側バンプとが選択的に接続されるように、前記一の第３の貫通電極上に前記基板側バンプは形成されることを特徴とする、請求項９に記載の半導体装置。
【請求項１１】
前記基板側バンプは、予め定められた前記一の貫通電極上に形成されることを特徴とする、請求項７又は８に記載の半導体装置。
【請求項１２】
前記デバイス層にはカウンタが形成され、
前記一対の貫通電極のうちの第１の貫通電極は、前記一対のデバイス側バンプのうちの第１のデバイス側バンプに接続され且つ前記カウンタの入力側に接続され、
前記カウンタの出力側は前記一対のデバイス側バンプのうちの第２のデバイス側バンプに接続され、
前記一の基板上の前記一対の貫通電極のうちの第２の貫通電極と、当該一の基板に対向して積層される他のデバイス層の前記第２のデバイス側バンプが接続されるように、前記第２の貫通電極上に前記基板側バンプは形成されることを特徴とする、請求項１１に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１３−４１８９６（Ｐ２０１３−４１８９６Ａ）
【公開日】平成２５年２月２８日（２０１３．２．２８）
【国際特許分類】
【出願番号】特願２０１１−１７６３６０（Ｐ２０１１−１７６３６０）
【出願日】平成２３年８月１１日（２０１１．８．１１）
【出願人】（０００２１９９６７）東京エレクトロン株式会社 (5,184)
【Ｆターム（参考）】
【公開日】平成２５年２月２８日（２０１３．２．２８）
【国際特許分類】
【出願日】平成２３年８月１１日（２０１１．８．１１）
【出願人】（０００２１９９６７）東京エレクトロン株式会社 (5,184)
【Ｆターム（参考）】
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