半導体装置
【課題】占有面積を増大させずに、電源投入開始後のチップ動作時にＥＳＤ保護素子で発生するリーク電流を低減することができるＥＳＤ保護素子を提供する。
【解決手段】電源ライン及び接地ラインを含む電子回路が形成された半導体基板１０と、半導体基板１０において電源ライン（Ｖｄｄ）及び接地ライン（Ｖｓｓ）間に設けられ、サイリスタＳＣＲ及びサイリスタを駆動するトリガーダイオードＴＤを含む静電気放電保護素子とを有し、トリガーダイオードは、半導体基板１０に形成されたアノード拡散層２２と、アノード拡散層２２から離間して半導体基板１０に形成されたカソード拡散層２１と、アノード拡散層２２及びカソード拡散層２１間において半導体基板１０上にゲート絶縁膜１６を介して形成されたゲート電極１７とを有し、外部電源に接続された外部端子（パッド電極２７）がゲート電極１７に電気的に接続されている構成とする。
【解決手段】電源ライン及び接地ラインを含む電子回路が形成された半導体基板１０と、半導体基板１０において電源ライン（Ｖｄｄ）及び接地ライン（Ｖｓｓ）間に設けられ、サイリスタＳＣＲ及びサイリスタを駆動するトリガーダイオードＴＤを含む静電気放電保護素子とを有し、トリガーダイオードは、半導体基板１０に形成されたアノード拡散層２２と、アノード拡散層２２から離間して半導体基板１０に形成されたカソード拡散層２１と、アノード拡散層２２及びカソード拡散層２１間において半導体基板１０上にゲート絶縁膜１６を介して形成されたゲート電極１７とを有し、外部電源に接続された外部端子（パッド電極２７）がゲート電極１７に電気的に接続されている構成とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、静電気放電（ＥＳＤ）から半導体ＬＳＩ中の電子回路を保護するＥＳＤ保護素子を有する半導体装置に関するものである。
【背景技術】
【０００２】
静電気放電（Electro Static Discharge、以下ＥＳＤと称する）による電流が半導体ＬＳＩに流入した際、ＬＳＩ内部の電子回路を保護するためにＥＳＤ保護素子が一般的に形成される。
ＥＳＤ保護素子においては、ＰＮＰＮの４層構造からなるサイリスタ（Silicon Controlled Rectifier、以下ＳＣＲと称する）が放電能力の高さから広く用いられている。
サイリスタは、ゲートからカソードへゲート電流を流すことにより、アノードとカソード間を導通させて大電流を流すことができる。
【０００３】
ＥＳＤ保護素子としてサイリスタを使う場合、サイリスタとそのサイリスタを駆動するトリガー素子で構成される方法が知られている。
特許文献１及び非特許文献１及び２などに、トリガー素子としてダイオードを使い、そのダイオード段数を調整することによりサイリスタにベース電流が流れる電圧、すなわちＥＳＤ保護素子が動作開始する電圧を調整する構成が開示されている。
【０００４】
図１０は上記の従来のトリガー素子として用いられるＳＴＩ（shallow trench isolation）型ダイオードの模式断面図である。
半導体基板１００に、ｎ型ウェル１０１が形成されており、ＳＴＩ膜１０２が形成されている。ここで、ＳＴＩ膜１０２は素子分離ではなく、アノードとカソードを分離するための膜として用いられている。
ＳＴＩ膜１０２の一方の端部周辺にｎ型不純物の拡散層であるカソード拡散層１０３が形成されており、他方の端部周辺にｐ型不純物の拡散層であるアノード拡散層１０４が形成されている。
カソード拡散層１０３はカソード端子に接続されており、カソード電圧ＶＣ（グラウンド：０Ｖ）が印加される。
一方、アノード拡散層１０４はアノード端子に接続されており、所定の正電圧であるアノード電圧ＶＡが印加される。
また、半導体基板にはボディ電圧ＶＢが印加される。
【０００５】
ＥＳＤ保護素子の抵抗は小さいことが求められる。これは、静電気が半導体ＬＳＩに流入し、ＥＳＤ保護素子が動作した場合でも、ＥＳＤ保護素子の抵抗が大きいと電源ラインの電圧が増大し、その電圧が並列に接続される内部回路に掛かり内部回路を破壊するためである。
このため、特許文献２に、トリガー素子をＳＴＩ型ダイオードではなく、ゲート型ダイオードとすることで、ＥＳＤ電流がＳＴＩ下を回りこまないことによりオン抵抗を低減する構成が開示されている。
【０００６】
ダイオードであるトリガー素子を有するサイリスタ型ＥＳＤ保護素子では、チップ動作開始時に同保護素子で発生するリーク電流が問題となる。
リーク電流が発生する原因は、電源−グラウンド間にダイオードが直列に接続されており、各ダイオードに順方向電圧が印加されるためである。
また、ダイオード１段あたりに印加される順方向電圧は、ダイオード総段数とサイリスタ内のダイオード１段の和で電源電圧を割った値となる。
【０００７】
表１は、電源電圧に対して、トリガーダイオードの段数、ホールディングダイオードの段数、サイリスタ内のダイオード数と、それぞれの場合のダイオード１段あたりに印加される順方向電圧の例を示す。
【０００８】
【表１】
【０００９】
表１に示すように、ダイオード１段あたりに印加される順方向電圧が大きいほど、各ダイオードで発生するリーク電流が大きくなり、即ち、チップ動作時にＥＳＤ保護素子で発生するリーク電流が大きくなる。
【００１０】
リーク電流を低減するためには、ダイオードの段数を増加させればよいが、単純にダイオード段数を大きくするとＥＳＤ保護素子の占有面積が大きくなってしまい、半導体チップの製造コスト増大の要因となる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特表２００８−５０７８５７号公報
【特許文献２】特開２００９−１１１３６３号公報
【非特許文献】
【００１２】
【非特許文献１】"Diode-Triggered SCR (DTSCR) for RF-ESD Protection of BiCMOS SiGe HBTs and CMOS Ultra-Thin Gate Oxides", Markus P.J. Mergens et al., IEDM technical digest 2003, pp. 21.3.1 - 21.3.4
【非特許文献２】"Speed optimized diode-triggered SCR (DTSCR) for RF ESD protection of ultra-sensitive IC nodes in advanced technologies", Markus P.J. Mergens et al., IEEE Transactions on Device and Materials Reliability, Volume 5, Issue 3, Sept. 2005, pp. 532 - 542
【発明の概要】
【発明が解決しようとする課題】
【００１３】
解決しようとする課題は、ＥＳＤ保護素子の占有面積を増大させずに、電源投入開始後のチップ動作時にＥＳＤ保護素子で発生するリーク電流を低減することが困難であることである。
【課題を解決するための手段】
【００１４】
本発明の半導体装置は、電源ライン及び接地ラインを含む電子回路が形成された半導体基板と、前記半導体基板において前記電源ライン及び接地ライン間に設けられ、サイリスタ及び前記サイリスタを駆動するトリガーダイオードを含む静電気放電保護素子とを有し、前記トリガーダイオードは、前記半導体基板に形成されたアノード拡散層と、前記アノード拡散層から離間して前記半導体基板に形成されたカソード拡散層と、前記アノード拡散層及び前記カソード拡散層間において前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極とを有しており、外部電源に接続された外部端子が前記ゲート電極に電気的に接続されている。
【００１５】
上記の本発明の半導体装置は、電源ライン及び接地ラインを含む電子回路が形成された半導体基板と、半導体基板において電源ライン及び接地ライン間に設けられ、サイリスタ及び前記サイリスタを駆動するトリガーダイオードを含む静電気放電保護素子とを有する。
トリガーダイオードは、半導体基板に形成されたアノード拡散層と、アノード拡散層から離間して半導体基板に形成されたカソード拡散層と、アノード拡散層及びカソード拡散層間において半導体基板上にゲート絶縁膜を介して形成されたゲート電極とを有する。
さらに、外部電源に接続された外部端子がゲート電極に電気的に接続されている。
【発明の効果】
【００１６】
本発明の半導体装置は、ＥＳＤ保護素子の占有面積を増大させずに、電源投入開始後のチップ動作時にＥＳＤ保護素子で発生するリーク電流を低減することができる。
【図面の簡単な説明】
【００１７】
【図１】図１（ａ）は本発明の第１実施形態に係る半導体装置のＥＳＤ回路の等価回路図であり、図１（ｂ）はＥＳＤ回路を構成するトリガーダイオードの模式断面図である。
【図２】図２（ａ）及び（ｂ）は本発明の第１実施形態に係る半導体装置の電源投入前のトリガーダイオードの模式断面図及び動作を示すポテンシャル図であり、図２（ｃ）及び（ｄ）は電源投入後のトリガーダイオードの模式断面図及び動作を示すポテンシャル図である。
【図３】図３（ａ）及び（ｂ）は本発明の第１実施形態に係る半導体装置の製造方法を示す模式断面図である。
【図４】図４（ａ）及び（ｂ）は本発明の第１実施形態に係る半導体装置の製造方法を示す模式断面図である。
【図５】図５（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法を示す模式断面図である。
【図６】図６（ａ）及び（ｂ）は本発明の実施例に係る電流電圧特性である。
【図７】図７（ａ）及び（ｂ）は本発明の実施例に係る電流電圧特性である。
【図８】図８（ａ）及び（ｂ）は本発明の実施例に係る電流電圧特性である。
【図９】図９は本発明の第２実施形態に係る半導体装置の模式構成図である。
【図１０】図１０は従来例のトリガー素子として用いられるＳＴＩ型ダイオードの模式断面図である。
【発明を実施するための形態】
【００１８】
以下に、本発明の半導体装置及びその製造方法の実施の形態について、図面を参照して説明する。
【００１９】
尚、説明は以下の順序で行う。
１．第１実施形態（基本構成）
２．実施例
３．第２実施形態（電源ラインとトリガーダイオード間に降圧回路を有する構成）
【００２０】
＜第１実施形態＞
［半導体装置の構成］
図１（ａ）は本発明の第１実施形態に係る半導体装置のＥＳＤ回路の等価回路図である。
半導体基板に、電源ラインＶｄｄ及び接地ラインＶｓｓを含む不図示の電子回路が形成されている。
半導体基板において、上記の電源ラインＶｄｄ及び接地ラインＶｓｓ間に、サイリスタＳＣＲ、サイリスタＳＣＲを駆動するトリガーダイオードＴＧ及びホールディングダイオードＨＤを含む静電気放電（ＥＳＤ）保護素子が形成されている。
トリガーダイオードＴＤ及びホールディングダイオードＨＤには、電源ラインＶｄｄ’が接続されている。電源ラインＶｄｄ’は上記のＥＳＤ保護素子が接続されている電源ラインＶｄｄとは異なる電源ラインである。
【００２１】
図１（ｂ）はＥＳＤ回路を構成するトリガーダイオードの模式断面図である。
例えば、シリコン基板などからなる半導体基板１０のトリガーダイオードとなる活性領域を区分するように、ＳＴＩ（shallow trench isolation）素子分離絶縁膜１３が形成されており、活性領域に、ｎ型ウェル１５が形成されている。
例えば、上記のｎ型ウェル１５において、半導体基板１０上に酸化シリコンなどからなるゲート絶縁膜１６を介してポリシリコンなどからなるゲート電極１７が形成されている。また、ゲート電極１７の両側部に酸化シリコンなどからなるサイドウォール絶縁膜２０が形成されている。
【００２２】
例えば、ゲート電極１７の一方の側部における半導体基板１０中に、ゲート電極１７の下方まで至るｎ型のエクステンション拡散層１８及びｎ型のカソード拡散層２１が形成されている。
また、ゲート電極１７の他方の側部における半導体基板１０中に、ゲート電極１７の下方まで至るｐ型のエクステンション拡散層１９及びｐ型のアノード拡散層２２が形成されている。
【００２３】
このように、ｎ型のカソード拡散層２１とｐ型のアノード拡散層２２が離間して形成されており、カソード拡散層２１及びアノード拡散層２２間において半導体基板１０上にゲート絶縁膜１６を介してゲート電極１７が形成されたゲート型ダイオードが形成されている。
【００２４】
例えば、ゲート電極１７、カソード拡散層２１及びアノード拡散層２２の表層部分に、ＮｉＳｉなどの高融点金属シリサイド層（２３，２４，２５）がそれぞれ形成されている。
また、上記のゲート型ダイオード全体を被覆して全面に酸化シリコンなどからなる第１絶縁膜２６が形成されている。
また、第１絶縁膜２６にはゲート電極１７上の高融点金属シリサイド層２３に達するコンタクトが開口されており、コンタクト内を埋め込んでゲート電極１７に接続するパッド電極２７が形成されている。
【００２５】
例えば、第１絶縁膜２６の上層において、パッド電極２７部分を開口するように、酸化シリコンなどからなる第２絶縁膜２８が形成されている。
上記のように第２絶縁膜２８に開口部が設けられてパッド電極２７は一部が表面に露出しており、外部電源に接続可能な外部端子となる。即ち、外部電源に接続された外部端子がゲート電極１７に電気的に接続されている構成である。
【００２６】
［半導体装置の動作］
図２（ａ）及び（ｂ）は本実施形態に係る半導体装置の電源投入前のトリガーダイオードの模式断面図及び動作を示すポテンシャル図であり、図２（ｂ）は図２（ａ）中のＡで示す方向のポテンシャルに相当する。
また、図２（ｃ）及び（ｄ）は電源投入後のトリガーダイオードの模式断面図及び動作を示すポテンシャル図であり、図２（ｄ）は図２（ｃ）中のＡで示す方向のポテンシャルに相当する。
【００２７】
図１（ｂ）に示すゲート型ダイオードに対して、カソード拡散層２１はカソード端子に接続されており、カソード電圧ＶＣ（グラウンド：０Ｖ）が印加される。
一方、アノード拡散層２２はアノード端子に接続されており、所定の正電圧であるアノード電圧ＶＡが印加される。
また、半導体基板１０にはボディ電圧ＶＢが印加される。
【００２８】
さらに、ゲート電極１７にはパッド電極２７が接続されている。
パッド電極には、上記のＥＳＤ保護素子が接続されている電源ラインＶｄｄとは異なる電源ラインＶｄｄ’が接続される。電源ラインＶｄｄ’は、半導体装置の電源投入開始前は電圧が印加されない浮遊状態とされる。一方、電源投入開始後はＶｄｄ’が印加される。例えば、Ｖｄｄ’は、電源ラインＶｄｄの電圧Ｖｄｄから降圧された電圧である。
【００２９】
従来例に係るｐ型拡散層とｎ型拡散層をＳＴＩ領域で分離形成したＳＴＩ型ダイオードでは、アノード端子からＳＴＩ下を回りこんでダイオードに流れこむ電流が発生しやすいという不利益がある。
一方、本実施形態のゲート型ダイオードでは、半導体装置の電源投入前においては、図２（ａ）及び（ｂ）に示すように、ゲート電極が浮遊状態となる。アノード拡散層２２には所定の正電圧が印加されてゲート電極下部におけるポテンシャルに近い電位となっており、電子ｅ−は所定のポテンシャルを超えてアノード側に流れることが可能である。
本実施形態のゲート型ダイオードは、ＳＴＩ型ダイオードに比較して、アノード端子からダイオードに流れこむ電流はＳＴＩ下を回りこむことが無く、従来のＳＴＩ型ダイオードよりオン抵抗が低減される。
【００３０】
また、半導体装置の電源投入後においては、図２（ｃ）及び（ｄ）に示すように、ゲート電極に所定の正電圧が印加される。ゲート電極１７下部の基板領域ポテンシャルを下げるように制御する。
これにより、ゲート電極に電圧を印加しない状態に比べ、ダイオードのＰＮ接合に印加される正味の電圧は低減し、ダイオードに流れるリーク電流が低減される。
ゲート電極に電圧を印加し、ゲート絶縁膜下の基板領域ポテンシャルを制御してダイオードのオン電圧を上げることによりリーク電流を低減する。
【００３１】
本実施形態の半導体装置は、ＥＳＤ保護素子の占有面積を増大させずに、チップ動作開始後にダイオード一段あたりのリーク電流を低減することができ、ＥＳＤ保護素子で発生するリーク電流を低減することができる。
【００３２】
［半導体装置の製造方法］
次に、本実施形態に係る半導体装置の製造方法について説明する。
図３〜５は本実施形態に係る半導体装置の製造方法を示す模式断面図である。図３〜５の各図は図１（ｂ）の断面図に対応する断面図である。
【００３３】
まず、図３（ａ）に示すように、例えばＣＶＤ法などにより半導体基板１０上に酸化シリコン膜１１及び窒化シリコン膜１２を成膜し、フォトリソグラフィ工程により活性領域を保護するパターンのレジスト膜をパターニングする。
次に、レジスト膜をマスクとしてＲＩＥ（反応性イオンエッチング）などのエッチング処理を行い、活性領域以外の酸化シリコン膜１１及び窒化シリコン膜１２を除去する。さらに半導体基板１０を例えば３００〜４００ｎｍの深さでエッチングしてＳＴＩ用溝を形成する。
次に、例えば高密度プラズマＣＶＤ法などによりＳＴＩを埋め込んで酸化シリコン膜を形成する。高密度プラズマＣＶＤ法によれば段差被覆性が良好で緻密な膜を形成する事ができる。
次に、ＳＴＩ用溝外部の酸化シリコンを除去して、ＳＴＩ素子分離絶縁膜１３を形成する。ＣＭＰ（化学機械研磨）処理などで窒化シリコン膜１２の上面が露出するまで酸化シリコン膜の上面から研磨し、平坦化する。
【００３４】
次に、図３（ｂ）に示すように、例えば熱燐酸処理などによって窒化シリコン膜１２及び酸化シリコン膜を除去する。
次に、例えば熱酸化処理などにより、半導体基板１０の活性領域表面に１０ｎｍの膜厚の犠牲酸化シリコン膜１４を形成する。
犠牲酸化シリコン膜１４を通過させてｎ型ウェル１５を形成する。
同様に、ＮＴｒのしきい値Ｖｔｈ調整のためのイオン注入が行なわれ、また、ｐ型ウェルの形成及びＰＴｒのしきい値Ｖｔｈ調整のためのイオン注入が行なわれる。
【００３５】
次に、図４（ａ）に示すように、例えば犠牲酸化シリコン膜１４をフッ酸処理で剥離し、さらにドライ熱酸化処理（Ｏ２、７００℃）により酸化シリコン膜を６〜７ｎｍ程度で形成し、ゲート絶縁膜１６とする。
酸化ガスとしてはＯ２の他、Ｈ２／Ｏ２、Ｎ２Ｏ、ＮＯなどの混合ガスでもよい。またファーネスアニール処理、ＲＴＡ（rapid Thermal annealing）処理などでもよい。
またプラズマ窒化技術によって、酸化膜中に窒素のドーピングを行うことも可能である。また、この際に例えば２ｎｍや５ｎｍの膜厚の異なるゲート酸化膜を作り分けることで、印加電圧や閾値電圧の異なるＭＯＳＦＥＴを基板面内に作り分けることも可能である。
【００３６】
次に、例えば減圧ＣＶＤ法によりポリシリコン膜を１００〜１５０ｎｍの膜厚で成膜する。減圧ＣＶＤは、例えばＳｉＨ４を原料ガスとし、堆積温度５８０〜６２０℃とする。
続いてハードマスクとして窒化シリコンをＣＶＤ処理により例えば５０〜１００ｎｍ程度堆積する。
リソグラフィによってレジストパターニングを行なった後、レジストをマスクとして異方性エッチングを行い、ポリシリコンをパターン加工してゲート電極１７とする。
また、この際にレジストパターニング後にＯ２プラズマによるトリミング処理等を行うことによってポリシリコンのゲート電極を細く形成することも可能であり、例えば９０ｎｍノード技術のＣＭＯＳではゲート長を７０ｎｍ程度に加工する。
【００３７】
次に、図４（ｂ）に示すように、例えば、アノード領域となる領域を保護するレジスト膜をパターン形成し、Ａｓ＋を１０ｋｅＶ、２×１０１４／ｃｍ２でイオン注入してｎ型のエクステンション拡散層１８を形成する。
また、カソード領域となる領域を保護するレジスト膜をパターン形成し、ＢＦ２＋を５ｋｅＶ、３×１０１４／ｃｍ２でイオン注入してｐ型のエクステンション拡散層１９を形成する。
【００３８】
次に、例えばＴＥＯＳ（Tetraethyl Ortho Silicate)を原料ガスとするＣＶＤ法により酸化シリコンを全面に堆積し、ゲート電極１７の両側部分を残しながら全面に異方性エッチバック処理を行うことで、サイドウォール絶縁膜２０を形成する。
サイドウォール長はＴＥＯＳ酸化膜などの絶縁膜の膜厚で決まるが、この膜厚は５０〜１５０ｎｍとしても良い。
【００３９】
次に、図５（ａ）に示すように、例えば、アノード領域となる領域を保護するレジスト膜ＰＲ１をパターン形成し、Ｐ＋を２０ｋｅＶ、４×１０１３／ｃｍ２でイオン注入してｎ型のカソード拡散層２１を形成する。通常は、ゲート電極１７にも上記のｎ型不純物であるＰ＋が導入されるようにする。
【００４０】
次に、図５（ａ）に示すように、例えば、アノード領域となる領域及びゲート電極を保護するレジスト膜ＰＲ２をパターン形成し、Ｂ＋を５ｋｅＶ、４×１０１５／ｃｍ２でイオン注入してｐ型のアノード拡散層２２を形成する。
次に、例えば１０００℃、５秒の条件のＲＴＡ処理で不純物の活性化を行なう。また、ドーパント活性化を促進し拡散を抑制する目的のために、１０５０℃、０秒のスパイクＲＴＡ処理によりアニールすることも可能である。
【００４１】
次に、図５（ａ）に示すように、例えば、スパッタリングにより全面に８ｎｍの膜厚でＮｉを堆積させる。
次に、３５０℃、３０秒のＲＴＡ処理を行って、半導体基板のシリコンと接する部分のみで自己整合的にシリサイド化する。
これにより、ゲート電極１７、カソード拡散層２１及びアノード拡散層２２の表層部分に、ＮｉＳｉなどの高融点金属シリサイド層（２３，２４，２５）を形成する。
次に、Ｈ２ＳＯ４／Ｈ２Ｏ２により未反応Ｎｉを除去する。
続いて、５００℃、３０秒のＲＴＡ処理を行い、ＮｉＳｉなどの高融点金属シリサイド層（２３，２４，２５）の低抵抗化を行う。
ＮｉＰｔを堆積することによりＮｉＳｉ２を形成することも可能である。ほかのコバルトやチタンなどのシリサイド材料でも可能である。いずれの場合もＲＴＡ温度は適宜設定する事ができる。
【００４２】
＜実施例＞
次に、上記の半導体装置に関するシミュレーションで解析した結果を説明する。
ここではｎ型ウェル領域に形成されたｐ型のアノード拡散層、ｎ型のカソード散層が形成された構成としているが、ｐ型ウェル領域にｐ型のアノード拡散層、ｎ型のカソード散層が形成された構成でもよい。
【００４３】
図６（ａ）及び（ｂ）は本発明の実施例に係る電流電圧特性である。
ＳＴＩ型ダイオード（ｓ）とゲート型ダイオード（ｇ）の電流（Ｉａ）−電圧（Ｖａ）特性の比較である。オン抵抗は、ゲート型ダイオード（ｇ）の方が低減されている。このときゲート型ダイオードのゲート端子は浮遊状態である。
【００４４】
例えば９０ｎｍノード技術のＣＭＯＳではＳＴＩ長は２００ｎｍ程度が最小であり、ＳＴＩ型ダイオードのＳＴＩ長は２００ｎｍで計算されている。
【００４５】
一方、ゲート型ダイオードのゲート長は３００ｎｍ、サイドウォール長は１２０ｎｍであり、ｐ型のアノード拡散層とｎ型のカソード拡散層の距離は５４０ｎｍである。
さらに、ゲート型ダイオードはゲート長を短くすることでオン抵抗を小さくすることが可能である。
【００４６】
図７（ａ）及び（ｂ）は本発明の実施例に係る電流電圧特性である。
図７（ａ）は、アノード端子（ａ）、カソード端子（ｃ）、ゲート端子（ｇ）、ボディ端子（ｂ）、消費電流（ダイオードに流入する電流の総和：ｓ）をゲート電圧Ｖｇに対してプロットした図である。
図７（ｂ）は消費電流の変動量ΔＩをゲート電圧Ｖｇに対してプロットした図である。
ゲート型ダイオードについて、アノードに印加する電圧を固定した状態で各端子電流のゲート電圧Ｖｇ依存性は、ダイオードに流入する電流の和である消費電流がゲート電圧を増加するに伴い一旦減少する。しかし、あるゲート電圧からＰＮ接合に逆方向のリーク電流が流れることにより増大する。
図７（ｂ）中の矢印で示すように、最も消費電流が減少する領域で消費電流の減少量は３３％程度である。
【００４７】
図８（ａ）及び（ｂ）は本発明の実施例に係る電流電圧特性である。
図８（ａ）は消費電流が最小となるゲート電圧Ｖｇをアノード電圧Ｖａに対してプロットした図である。ここで、ゲート長Ｌｇは０．３μｍとしている。
図８（ｂ）は消費電流の変動量ΔＩをアノード電圧Ｖａに対してプロットした図である。
アノード電圧Ｖａが０．３〜０．４５Ｖの範囲で、消費電流の減少量は４０％程度から３３％程度となる。
【００４８】
＜第２実施形態＞
図９は本発明の第２実施形態に係る半導体装置の模式構成図である。
本実施形態においては、例えば、２組の電源ライン（５０，５１）と接地ライン（５２，５３）を有し、電源ライン５０と接地ライン５２間にＥＳＤ保護素子５４が設けられ、電源ライン５１と接地ライン５３間にＥＳＤ保護素子５５が設けられている。
また、電源ライン（５０，５１）には電圧Ｖｄｄが供給される。接地ライン（５２，５３）はＶｓｓに接地されている。
電源ライン５１に降圧回路５６が接続され、電圧Ｖｄｄから降圧された電圧Ｖｄｄ’がＥＳＤ保護素子５４に接続されている。同様に、電源ライン５０に降圧回路５７が接続され、電圧Ｖｄｄから降圧された電圧Ｖｄｄ’がＥＳＤ保護素子５５に接続されている。
即ち、上記の実施形態のように、電圧Ｖｄｄから降圧された電圧Ｖｄｄ’がＥＳＤ保護素子のトリガーダイオードのゲート電極に接続された構成である。
【００４９】
本実施形態の半導体装置は、ＥＳＤ保護素子が接続された電源ラインとは異なる電源ラインと、ＥＳＤ保護素子を構成するトリガーダイオードのゲート電極の間が、降圧回路を介して接続されている。
トリガーダイオードのゲート電極には、ＥＳＤ保護素子が接続された電源ラインとは異なる電源ラインから降圧された所定の電圧が印加される。
【００５０】
電圧Ｖｄｄから降圧された電圧Ｖｄｄ’を供給するため、ＥＳＤ保護素子が接続された電源ラインとは異なる電源ラインが必要であるが、本実施形態では、電子回路を構成する２組の電源ラインと接地ライン間に降圧回路を追加するのみで実現できる。
【００５１】
本発明は上記の説明に限定されない。
例えば、ゲート型ダイオードの構成としては、エクステンション領域の有無あるいは不純物プロファイルなどについて種々の構成を適用可能である。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【符号の説明】
【００５２】
１０…半導体基板、１１…酸化シリコン膜、１２…窒化シリコン膜、１３…ＳＴＩ素子分離絶縁膜、１４…犠牲酸化シリコン膜、１５…ｎ型ウェル、１６…ゲート絶縁膜、１７…ゲート電極、１８…エクステンション拡散層、１９…エクステンション拡散層、２０…サイドウォール絶縁膜、２１…カソード拡散層、２２…アノード拡散層、２３，２４，２５…高融点金属シリサイド層、２６…第１絶縁膜、２７…パッド電極、２８…第２絶縁膜、５０，５１…電源ライン、５２，５３…接地ライン、５４，５５…ＥＳＤ保護素子、５６，５７…降圧回路、ＰＲ１，ＰＲ２…レジスト膜、ＨＤ…ホールディングダイオード、ＳＣＲ…サイリスタ、ＴＤ…トリガーダイオード。
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、静電気放電（ＥＳＤ）から半導体ＬＳＩ中の電子回路を保護するＥＳＤ保護素子を有する半導体装置に関するものである。
【背景技術】
【０００２】
静電気放電（Electro Static Discharge、以下ＥＳＤと称する）による電流が半導体ＬＳＩに流入した際、ＬＳＩ内部の電子回路を保護するためにＥＳＤ保護素子が一般的に形成される。
ＥＳＤ保護素子においては、ＰＮＰＮの４層構造からなるサイリスタ（Silicon Controlled Rectifier、以下ＳＣＲと称する）が放電能力の高さから広く用いられている。
サイリスタは、ゲートからカソードへゲート電流を流すことにより、アノードとカソード間を導通させて大電流を流すことができる。
【０００３】
ＥＳＤ保護素子としてサイリスタを使う場合、サイリスタとそのサイリスタを駆動するトリガー素子で構成される方法が知られている。
特許文献１及び非特許文献１及び２などに、トリガー素子としてダイオードを使い、そのダイオード段数を調整することによりサイリスタにベース電流が流れる電圧、すなわちＥＳＤ保護素子が動作開始する電圧を調整する構成が開示されている。
【０００４】
図１０は上記の従来のトリガー素子として用いられるＳＴＩ（shallow trench isolation）型ダイオードの模式断面図である。
半導体基板１００に、ｎ型ウェル１０１が形成されており、ＳＴＩ膜１０２が形成されている。ここで、ＳＴＩ膜１０２は素子分離ではなく、アノードとカソードを分離するための膜として用いられている。
ＳＴＩ膜１０２の一方の端部周辺にｎ型不純物の拡散層であるカソード拡散層１０３が形成されており、他方の端部周辺にｐ型不純物の拡散層であるアノード拡散層１０４が形成されている。
カソード拡散層１０３はカソード端子に接続されており、カソード電圧ＶＣ（グラウンド：０Ｖ）が印加される。
一方、アノード拡散層１０４はアノード端子に接続されており、所定の正電圧であるアノード電圧ＶＡが印加される。
また、半導体基板にはボディ電圧ＶＢが印加される。
【０００５】
ＥＳＤ保護素子の抵抗は小さいことが求められる。これは、静電気が半導体ＬＳＩに流入し、ＥＳＤ保護素子が動作した場合でも、ＥＳＤ保護素子の抵抗が大きいと電源ラインの電圧が増大し、その電圧が並列に接続される内部回路に掛かり内部回路を破壊するためである。
このため、特許文献２に、トリガー素子をＳＴＩ型ダイオードではなく、ゲート型ダイオードとすることで、ＥＳＤ電流がＳＴＩ下を回りこまないことによりオン抵抗を低減する構成が開示されている。
【０００６】
ダイオードであるトリガー素子を有するサイリスタ型ＥＳＤ保護素子では、チップ動作開始時に同保護素子で発生するリーク電流が問題となる。
リーク電流が発生する原因は、電源−グラウンド間にダイオードが直列に接続されており、各ダイオードに順方向電圧が印加されるためである。
また、ダイオード１段あたりに印加される順方向電圧は、ダイオード総段数とサイリスタ内のダイオード１段の和で電源電圧を割った値となる。
【０００７】
表１は、電源電圧に対して、トリガーダイオードの段数、ホールディングダイオードの段数、サイリスタ内のダイオード数と、それぞれの場合のダイオード１段あたりに印加される順方向電圧の例を示す。
【０００８】
【表１】
【０００９】
表１に示すように、ダイオード１段あたりに印加される順方向電圧が大きいほど、各ダイオードで発生するリーク電流が大きくなり、即ち、チップ動作時にＥＳＤ保護素子で発生するリーク電流が大きくなる。
【００１０】
リーク電流を低減するためには、ダイオードの段数を増加させればよいが、単純にダイオード段数を大きくするとＥＳＤ保護素子の占有面積が大きくなってしまい、半導体チップの製造コスト増大の要因となる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特表２００８−５０７８５７号公報
【特許文献２】特開２００９−１１１３６３号公報
【非特許文献】
【００１２】
【非特許文献１】"Diode-Triggered SCR (DTSCR) for RF-ESD Protection of BiCMOS SiGe HBTs and CMOS Ultra-Thin Gate Oxides", Markus P.J. Mergens et al., IEDM technical digest 2003, pp. 21.3.1 - 21.3.4
【非特許文献２】"Speed optimized diode-triggered SCR (DTSCR) for RF ESD protection of ultra-sensitive IC nodes in advanced technologies", Markus P.J. Mergens et al., IEEE Transactions on Device and Materials Reliability, Volume 5, Issue 3, Sept. 2005, pp. 532 - 542
【発明の概要】
【発明が解決しようとする課題】
【００１３】
解決しようとする課題は、ＥＳＤ保護素子の占有面積を増大させずに、電源投入開始後のチップ動作時にＥＳＤ保護素子で発生するリーク電流を低減することが困難であることである。
【課題を解決するための手段】
【００１４】
本発明の半導体装置は、電源ライン及び接地ラインを含む電子回路が形成された半導体基板と、前記半導体基板において前記電源ライン及び接地ライン間に設けられ、サイリスタ及び前記サイリスタを駆動するトリガーダイオードを含む静電気放電保護素子とを有し、前記トリガーダイオードは、前記半導体基板に形成されたアノード拡散層と、前記アノード拡散層から離間して前記半導体基板に形成されたカソード拡散層と、前記アノード拡散層及び前記カソード拡散層間において前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極とを有しており、外部電源に接続された外部端子が前記ゲート電極に電気的に接続されている。
【００１５】
上記の本発明の半導体装置は、電源ライン及び接地ラインを含む電子回路が形成された半導体基板と、半導体基板において電源ライン及び接地ライン間に設けられ、サイリスタ及び前記サイリスタを駆動するトリガーダイオードを含む静電気放電保護素子とを有する。
トリガーダイオードは、半導体基板に形成されたアノード拡散層と、アノード拡散層から離間して半導体基板に形成されたカソード拡散層と、アノード拡散層及びカソード拡散層間において半導体基板上にゲート絶縁膜を介して形成されたゲート電極とを有する。
さらに、外部電源に接続された外部端子がゲート電極に電気的に接続されている。
【発明の効果】
【００１６】
本発明の半導体装置は、ＥＳＤ保護素子の占有面積を増大させずに、電源投入開始後のチップ動作時にＥＳＤ保護素子で発生するリーク電流を低減することができる。
【図面の簡単な説明】
【００１７】
【図１】図１（ａ）は本発明の第１実施形態に係る半導体装置のＥＳＤ回路の等価回路図であり、図１（ｂ）はＥＳＤ回路を構成するトリガーダイオードの模式断面図である。
【図２】図２（ａ）及び（ｂ）は本発明の第１実施形態に係る半導体装置の電源投入前のトリガーダイオードの模式断面図及び動作を示すポテンシャル図であり、図２（ｃ）及び（ｄ）は電源投入後のトリガーダイオードの模式断面図及び動作を示すポテンシャル図である。
【図３】図３（ａ）及び（ｂ）は本発明の第１実施形態に係る半導体装置の製造方法を示す模式断面図である。
【図４】図４（ａ）及び（ｂ）は本発明の第１実施形態に係る半導体装置の製造方法を示す模式断面図である。
【図５】図５（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法を示す模式断面図である。
【図６】図６（ａ）及び（ｂ）は本発明の実施例に係る電流電圧特性である。
【図７】図７（ａ）及び（ｂ）は本発明の実施例に係る電流電圧特性である。
【図８】図８（ａ）及び（ｂ）は本発明の実施例に係る電流電圧特性である。
【図９】図９は本発明の第２実施形態に係る半導体装置の模式構成図である。
【図１０】図１０は従来例のトリガー素子として用いられるＳＴＩ型ダイオードの模式断面図である。
【発明を実施するための形態】
【００１８】
以下に、本発明の半導体装置及びその製造方法の実施の形態について、図面を参照して説明する。
【００１９】
尚、説明は以下の順序で行う。
１．第１実施形態（基本構成）
２．実施例
３．第２実施形態（電源ラインとトリガーダイオード間に降圧回路を有する構成）
【００２０】
＜第１実施形態＞
［半導体装置の構成］
図１（ａ）は本発明の第１実施形態に係る半導体装置のＥＳＤ回路の等価回路図である。
半導体基板に、電源ラインＶｄｄ及び接地ラインＶｓｓを含む不図示の電子回路が形成されている。
半導体基板において、上記の電源ラインＶｄｄ及び接地ラインＶｓｓ間に、サイリスタＳＣＲ、サイリスタＳＣＲを駆動するトリガーダイオードＴＧ及びホールディングダイオードＨＤを含む静電気放電（ＥＳＤ）保護素子が形成されている。
トリガーダイオードＴＤ及びホールディングダイオードＨＤには、電源ラインＶｄｄ’が接続されている。電源ラインＶｄｄ’は上記のＥＳＤ保護素子が接続されている電源ラインＶｄｄとは異なる電源ラインである。
【００２１】
図１（ｂ）はＥＳＤ回路を構成するトリガーダイオードの模式断面図である。
例えば、シリコン基板などからなる半導体基板１０のトリガーダイオードとなる活性領域を区分するように、ＳＴＩ（shallow trench isolation）素子分離絶縁膜１３が形成されており、活性領域に、ｎ型ウェル１５が形成されている。
例えば、上記のｎ型ウェル１５において、半導体基板１０上に酸化シリコンなどからなるゲート絶縁膜１６を介してポリシリコンなどからなるゲート電極１７が形成されている。また、ゲート電極１７の両側部に酸化シリコンなどからなるサイドウォール絶縁膜２０が形成されている。
【００２２】
例えば、ゲート電極１７の一方の側部における半導体基板１０中に、ゲート電極１７の下方まで至るｎ型のエクステンション拡散層１８及びｎ型のカソード拡散層２１が形成されている。
また、ゲート電極１７の他方の側部における半導体基板１０中に、ゲート電極１７の下方まで至るｐ型のエクステンション拡散層１９及びｐ型のアノード拡散層２２が形成されている。
【００２３】
このように、ｎ型のカソード拡散層２１とｐ型のアノード拡散層２２が離間して形成されており、カソード拡散層２１及びアノード拡散層２２間において半導体基板１０上にゲート絶縁膜１６を介してゲート電極１７が形成されたゲート型ダイオードが形成されている。
【００２４】
例えば、ゲート電極１７、カソード拡散層２１及びアノード拡散層２２の表層部分に、ＮｉＳｉなどの高融点金属シリサイド層（２３，２４，２５）がそれぞれ形成されている。
また、上記のゲート型ダイオード全体を被覆して全面に酸化シリコンなどからなる第１絶縁膜２６が形成されている。
また、第１絶縁膜２６にはゲート電極１７上の高融点金属シリサイド層２３に達するコンタクトが開口されており、コンタクト内を埋め込んでゲート電極１７に接続するパッド電極２７が形成されている。
【００２５】
例えば、第１絶縁膜２６の上層において、パッド電極２７部分を開口するように、酸化シリコンなどからなる第２絶縁膜２８が形成されている。
上記のように第２絶縁膜２８に開口部が設けられてパッド電極２７は一部が表面に露出しており、外部電源に接続可能な外部端子となる。即ち、外部電源に接続された外部端子がゲート電極１７に電気的に接続されている構成である。
【００２６】
［半導体装置の動作］
図２（ａ）及び（ｂ）は本実施形態に係る半導体装置の電源投入前のトリガーダイオードの模式断面図及び動作を示すポテンシャル図であり、図２（ｂ）は図２（ａ）中のＡで示す方向のポテンシャルに相当する。
また、図２（ｃ）及び（ｄ）は電源投入後のトリガーダイオードの模式断面図及び動作を示すポテンシャル図であり、図２（ｄ）は図２（ｃ）中のＡで示す方向のポテンシャルに相当する。
【００２７】
図１（ｂ）に示すゲート型ダイオードに対して、カソード拡散層２１はカソード端子に接続されており、カソード電圧ＶＣ（グラウンド：０Ｖ）が印加される。
一方、アノード拡散層２２はアノード端子に接続されており、所定の正電圧であるアノード電圧ＶＡが印加される。
また、半導体基板１０にはボディ電圧ＶＢが印加される。
【００２８】
さらに、ゲート電極１７にはパッド電極２７が接続されている。
パッド電極には、上記のＥＳＤ保護素子が接続されている電源ラインＶｄｄとは異なる電源ラインＶｄｄ’が接続される。電源ラインＶｄｄ’は、半導体装置の電源投入開始前は電圧が印加されない浮遊状態とされる。一方、電源投入開始後はＶｄｄ’が印加される。例えば、Ｖｄｄ’は、電源ラインＶｄｄの電圧Ｖｄｄから降圧された電圧である。
【００２９】
従来例に係るｐ型拡散層とｎ型拡散層をＳＴＩ領域で分離形成したＳＴＩ型ダイオードでは、アノード端子からＳＴＩ下を回りこんでダイオードに流れこむ電流が発生しやすいという不利益がある。
一方、本実施形態のゲート型ダイオードでは、半導体装置の電源投入前においては、図２（ａ）及び（ｂ）に示すように、ゲート電極が浮遊状態となる。アノード拡散層２２には所定の正電圧が印加されてゲート電極下部におけるポテンシャルに近い電位となっており、電子ｅ−は所定のポテンシャルを超えてアノード側に流れることが可能である。
本実施形態のゲート型ダイオードは、ＳＴＩ型ダイオードに比較して、アノード端子からダイオードに流れこむ電流はＳＴＩ下を回りこむことが無く、従来のＳＴＩ型ダイオードよりオン抵抗が低減される。
【００３０】
また、半導体装置の電源投入後においては、図２（ｃ）及び（ｄ）に示すように、ゲート電極に所定の正電圧が印加される。ゲート電極１７下部の基板領域ポテンシャルを下げるように制御する。
これにより、ゲート電極に電圧を印加しない状態に比べ、ダイオードのＰＮ接合に印加される正味の電圧は低減し、ダイオードに流れるリーク電流が低減される。
ゲート電極に電圧を印加し、ゲート絶縁膜下の基板領域ポテンシャルを制御してダイオードのオン電圧を上げることによりリーク電流を低減する。
【００３１】
本実施形態の半導体装置は、ＥＳＤ保護素子の占有面積を増大させずに、チップ動作開始後にダイオード一段あたりのリーク電流を低減することができ、ＥＳＤ保護素子で発生するリーク電流を低減することができる。
【００３２】
［半導体装置の製造方法］
次に、本実施形態に係る半導体装置の製造方法について説明する。
図３〜５は本実施形態に係る半導体装置の製造方法を示す模式断面図である。図３〜５の各図は図１（ｂ）の断面図に対応する断面図である。
【００３３】
まず、図３（ａ）に示すように、例えばＣＶＤ法などにより半導体基板１０上に酸化シリコン膜１１及び窒化シリコン膜１２を成膜し、フォトリソグラフィ工程により活性領域を保護するパターンのレジスト膜をパターニングする。
次に、レジスト膜をマスクとしてＲＩＥ（反応性イオンエッチング）などのエッチング処理を行い、活性領域以外の酸化シリコン膜１１及び窒化シリコン膜１２を除去する。さらに半導体基板１０を例えば３００〜４００ｎｍの深さでエッチングしてＳＴＩ用溝を形成する。
次に、例えば高密度プラズマＣＶＤ法などによりＳＴＩを埋め込んで酸化シリコン膜を形成する。高密度プラズマＣＶＤ法によれば段差被覆性が良好で緻密な膜を形成する事ができる。
次に、ＳＴＩ用溝外部の酸化シリコンを除去して、ＳＴＩ素子分離絶縁膜１３を形成する。ＣＭＰ（化学機械研磨）処理などで窒化シリコン膜１２の上面が露出するまで酸化シリコン膜の上面から研磨し、平坦化する。
【００３４】
次に、図３（ｂ）に示すように、例えば熱燐酸処理などによって窒化シリコン膜１２及び酸化シリコン膜を除去する。
次に、例えば熱酸化処理などにより、半導体基板１０の活性領域表面に１０ｎｍの膜厚の犠牲酸化シリコン膜１４を形成する。
犠牲酸化シリコン膜１４を通過させてｎ型ウェル１５を形成する。
同様に、ＮＴｒのしきい値Ｖｔｈ調整のためのイオン注入が行なわれ、また、ｐ型ウェルの形成及びＰＴｒのしきい値Ｖｔｈ調整のためのイオン注入が行なわれる。
【００３５】
次に、図４（ａ）に示すように、例えば犠牲酸化シリコン膜１４をフッ酸処理で剥離し、さらにドライ熱酸化処理（Ｏ２、７００℃）により酸化シリコン膜を６〜７ｎｍ程度で形成し、ゲート絶縁膜１６とする。
酸化ガスとしてはＯ２の他、Ｈ２／Ｏ２、Ｎ２Ｏ、ＮＯなどの混合ガスでもよい。またファーネスアニール処理、ＲＴＡ（rapid Thermal annealing）処理などでもよい。
またプラズマ窒化技術によって、酸化膜中に窒素のドーピングを行うことも可能である。また、この際に例えば２ｎｍや５ｎｍの膜厚の異なるゲート酸化膜を作り分けることで、印加電圧や閾値電圧の異なるＭＯＳＦＥＴを基板面内に作り分けることも可能である。
【００３６】
次に、例えば減圧ＣＶＤ法によりポリシリコン膜を１００〜１５０ｎｍの膜厚で成膜する。減圧ＣＶＤは、例えばＳｉＨ４を原料ガスとし、堆積温度５８０〜６２０℃とする。
続いてハードマスクとして窒化シリコンをＣＶＤ処理により例えば５０〜１００ｎｍ程度堆積する。
リソグラフィによってレジストパターニングを行なった後、レジストをマスクとして異方性エッチングを行い、ポリシリコンをパターン加工してゲート電極１７とする。
また、この際にレジストパターニング後にＯ２プラズマによるトリミング処理等を行うことによってポリシリコンのゲート電極を細く形成することも可能であり、例えば９０ｎｍノード技術のＣＭＯＳではゲート長を７０ｎｍ程度に加工する。
【００３７】
次に、図４（ｂ）に示すように、例えば、アノード領域となる領域を保護するレジスト膜をパターン形成し、Ａｓ＋を１０ｋｅＶ、２×１０１４／ｃｍ２でイオン注入してｎ型のエクステンション拡散層１８を形成する。
また、カソード領域となる領域を保護するレジスト膜をパターン形成し、ＢＦ２＋を５ｋｅＶ、３×１０１４／ｃｍ２でイオン注入してｐ型のエクステンション拡散層１９を形成する。
【００３８】
次に、例えばＴＥＯＳ（Tetraethyl Ortho Silicate)を原料ガスとするＣＶＤ法により酸化シリコンを全面に堆積し、ゲート電極１７の両側部分を残しながら全面に異方性エッチバック処理を行うことで、サイドウォール絶縁膜２０を形成する。
サイドウォール長はＴＥＯＳ酸化膜などの絶縁膜の膜厚で決まるが、この膜厚は５０〜１５０ｎｍとしても良い。
【００３９】
次に、図５（ａ）に示すように、例えば、アノード領域となる領域を保護するレジスト膜ＰＲ１をパターン形成し、Ｐ＋を２０ｋｅＶ、４×１０１３／ｃｍ２でイオン注入してｎ型のカソード拡散層２１を形成する。通常は、ゲート電極１７にも上記のｎ型不純物であるＰ＋が導入されるようにする。
【００４０】
次に、図５（ａ）に示すように、例えば、アノード領域となる領域及びゲート電極を保護するレジスト膜ＰＲ２をパターン形成し、Ｂ＋を５ｋｅＶ、４×１０１５／ｃｍ２でイオン注入してｐ型のアノード拡散層２２を形成する。
次に、例えば１０００℃、５秒の条件のＲＴＡ処理で不純物の活性化を行なう。また、ドーパント活性化を促進し拡散を抑制する目的のために、１０５０℃、０秒のスパイクＲＴＡ処理によりアニールすることも可能である。
【００４１】
次に、図５（ａ）に示すように、例えば、スパッタリングにより全面に８ｎｍの膜厚でＮｉを堆積させる。
次に、３５０℃、３０秒のＲＴＡ処理を行って、半導体基板のシリコンと接する部分のみで自己整合的にシリサイド化する。
これにより、ゲート電極１７、カソード拡散層２１及びアノード拡散層２２の表層部分に、ＮｉＳｉなどの高融点金属シリサイド層（２３，２４，２５）を形成する。
次に、Ｈ２ＳＯ４／Ｈ２Ｏ２により未反応Ｎｉを除去する。
続いて、５００℃、３０秒のＲＴＡ処理を行い、ＮｉＳｉなどの高融点金属シリサイド層（２３，２４，２５）の低抵抗化を行う。
ＮｉＰｔを堆積することによりＮｉＳｉ２を形成することも可能である。ほかのコバルトやチタンなどのシリサイド材料でも可能である。いずれの場合もＲＴＡ温度は適宜設定する事ができる。
【００４２】
＜実施例＞
次に、上記の半導体装置に関するシミュレーションで解析した結果を説明する。
ここではｎ型ウェル領域に形成されたｐ型のアノード拡散層、ｎ型のカソード散層が形成された構成としているが、ｐ型ウェル領域にｐ型のアノード拡散層、ｎ型のカソード散層が形成された構成でもよい。
【００４３】
図６（ａ）及び（ｂ）は本発明の実施例に係る電流電圧特性である。
ＳＴＩ型ダイオード（ｓ）とゲート型ダイオード（ｇ）の電流（Ｉａ）−電圧（Ｖａ）特性の比較である。オン抵抗は、ゲート型ダイオード（ｇ）の方が低減されている。このときゲート型ダイオードのゲート端子は浮遊状態である。
【００４４】
例えば９０ｎｍノード技術のＣＭＯＳではＳＴＩ長は２００ｎｍ程度が最小であり、ＳＴＩ型ダイオードのＳＴＩ長は２００ｎｍで計算されている。
【００４５】
一方、ゲート型ダイオードのゲート長は３００ｎｍ、サイドウォール長は１２０ｎｍであり、ｐ型のアノード拡散層とｎ型のカソード拡散層の距離は５４０ｎｍである。
さらに、ゲート型ダイオードはゲート長を短くすることでオン抵抗を小さくすることが可能である。
【００４６】
図７（ａ）及び（ｂ）は本発明の実施例に係る電流電圧特性である。
図７（ａ）は、アノード端子（ａ）、カソード端子（ｃ）、ゲート端子（ｇ）、ボディ端子（ｂ）、消費電流（ダイオードに流入する電流の総和：ｓ）をゲート電圧Ｖｇに対してプロットした図である。
図７（ｂ）は消費電流の変動量ΔＩをゲート電圧Ｖｇに対してプロットした図である。
ゲート型ダイオードについて、アノードに印加する電圧を固定した状態で各端子電流のゲート電圧Ｖｇ依存性は、ダイオードに流入する電流の和である消費電流がゲート電圧を増加するに伴い一旦減少する。しかし、あるゲート電圧からＰＮ接合に逆方向のリーク電流が流れることにより増大する。
図７（ｂ）中の矢印で示すように、最も消費電流が減少する領域で消費電流の減少量は３３％程度である。
【００４７】
図８（ａ）及び（ｂ）は本発明の実施例に係る電流電圧特性である。
図８（ａ）は消費電流が最小となるゲート電圧Ｖｇをアノード電圧Ｖａに対してプロットした図である。ここで、ゲート長Ｌｇは０．３μｍとしている。
図８（ｂ）は消費電流の変動量ΔＩをアノード電圧Ｖａに対してプロットした図である。
アノード電圧Ｖａが０．３〜０．４５Ｖの範囲で、消費電流の減少量は４０％程度から３３％程度となる。
【００４８】
＜第２実施形態＞
図９は本発明の第２実施形態に係る半導体装置の模式構成図である。
本実施形態においては、例えば、２組の電源ライン（５０，５１）と接地ライン（５２，５３）を有し、電源ライン５０と接地ライン５２間にＥＳＤ保護素子５４が設けられ、電源ライン５１と接地ライン５３間にＥＳＤ保護素子５５が設けられている。
また、電源ライン（５０，５１）には電圧Ｖｄｄが供給される。接地ライン（５２，５３）はＶｓｓに接地されている。
電源ライン５１に降圧回路５６が接続され、電圧Ｖｄｄから降圧された電圧Ｖｄｄ’がＥＳＤ保護素子５４に接続されている。同様に、電源ライン５０に降圧回路５７が接続され、電圧Ｖｄｄから降圧された電圧Ｖｄｄ’がＥＳＤ保護素子５５に接続されている。
即ち、上記の実施形態のように、電圧Ｖｄｄから降圧された電圧Ｖｄｄ’がＥＳＤ保護素子のトリガーダイオードのゲート電極に接続された構成である。
【００４９】
本実施形態の半導体装置は、ＥＳＤ保護素子が接続された電源ラインとは異なる電源ラインと、ＥＳＤ保護素子を構成するトリガーダイオードのゲート電極の間が、降圧回路を介して接続されている。
トリガーダイオードのゲート電極には、ＥＳＤ保護素子が接続された電源ラインとは異なる電源ラインから降圧された所定の電圧が印加される。
【００５０】
電圧Ｖｄｄから降圧された電圧Ｖｄｄ’を供給するため、ＥＳＤ保護素子が接続された電源ラインとは異なる電源ラインが必要であるが、本実施形態では、電子回路を構成する２組の電源ラインと接地ライン間に降圧回路を追加するのみで実現できる。
【００５１】
本発明は上記の説明に限定されない。
例えば、ゲート型ダイオードの構成としては、エクステンション領域の有無あるいは不純物プロファイルなどについて種々の構成を適用可能である。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【符号の説明】
【００５２】
１０…半導体基板、１１…酸化シリコン膜、１２…窒化シリコン膜、１３…ＳＴＩ素子分離絶縁膜、１４…犠牲酸化シリコン膜、１５…ｎ型ウェル、１６…ゲート絶縁膜、１７…ゲート電極、１８…エクステンション拡散層、１９…エクステンション拡散層、２０…サイドウォール絶縁膜、２１…カソード拡散層、２２…アノード拡散層、２３，２４，２５…高融点金属シリサイド層、２６…第１絶縁膜、２７…パッド電極、２８…第２絶縁膜、５０，５１…電源ライン、５２，５３…接地ライン、５４，５５…ＥＳＤ保護素子、５６，５７…降圧回路、ＰＲ１，ＰＲ２…レジスト膜、ＨＤ…ホールディングダイオード、ＳＣＲ…サイリスタ、ＴＤ…トリガーダイオード。
【特許請求の範囲】
【請求項１】
電源ライン及び接地ラインを含む電子回路が形成された半導体基板と、
前記半導体基板において前記電源ライン及び接地ライン間に設けられ、サイリスタ及び前記サイリスタを駆動するトリガーダイオードを含む静電気放電保護素子と
を有し、
前記トリガーダイオードは、前記半導体基板に形成されたアノード拡散層及び前記アノード拡散層から離間して形成されたカソード拡散層と、前記アノード拡散層及び前記カソード拡散層間において前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極とを有しており、
外部電源に接続された外部端子が前記ゲート電極に電気的に接続されている
半導体装置。
【請求項２】
前記半導体装置の電源投入開始前において前記ゲート電極は電気的に浮遊状態である
請求項１に記載の半導体装置。
【請求項３】
前記半導体装置の電源投入開始後において前記ゲート電極は所定の電圧が印加される
請求項１に記載の半導体装置。
【請求項４】
前記電源ラインと異なる電源ラインと前記ゲート電極の間が降圧回路を介して接続されており、
前記所定の電圧は前記電源ラインと異なる電源ラインから降圧された電圧である
請求項３に記載の半導体装置。
【請求項５】
前記電源ライン及び前記接地ラインとして第１電源ライン、第２電源ライン、第１接地ライン及び第２接地ラインを有し、
前記静電気放電保護素子として、前記第１電源ラインと前記第１接地ライン間に設けられた第１静電気放電保護素子と、前記第２電源ラインと前記第２接地ライン間に設けられた第２静電気放電保護素子とを有し、
前記第１電源ラインに接続された第１降圧回路と、前記第２電源ラインに接続された第２降圧回路をさらに有し、
前記第１降圧回路により前記第１電圧ラインから降圧された電圧が前記第２静電気放電保護素子に接続され、
前記第２降圧回路により前記第２電圧ラインから降圧された電圧が前記第１静電気放電保護素子に接続される
請求項４に記載の半導体装置。
【請求項６】
前記ゲート電極は所定の電圧が印加されると、前記ゲート電極が浮遊状態であるのに対して、前記ゲート電極下部の前記半導体基板の領域のポテンシャルが下げられ、前記トリガーダイオードのオン電圧が上げられる
請求項３に記載の半導体装置。
【請求項７】
前記トリガーダイオードが、前記半導体基板中おいて前記カソード電極から前記ゲート電極の下方まで至るまで形成されたｎ型のエクステンション拡散層と、前記アノード電極から前記ゲート電極の下方まで至るまで形成されたｐ型のエクステンション拡散層とをさらに有する
請求項１に記載の半導体装置。
【請求項１】
電源ライン及び接地ラインを含む電子回路が形成された半導体基板と、
前記半導体基板において前記電源ライン及び接地ライン間に設けられ、サイリスタ及び前記サイリスタを駆動するトリガーダイオードを含む静電気放電保護素子と
を有し、
前記トリガーダイオードは、前記半導体基板に形成されたアノード拡散層及び前記アノード拡散層から離間して形成されたカソード拡散層と、前記アノード拡散層及び前記カソード拡散層間において前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極とを有しており、
外部電源に接続された外部端子が前記ゲート電極に電気的に接続されている
半導体装置。
【請求項２】
前記半導体装置の電源投入開始前において前記ゲート電極は電気的に浮遊状態である
請求項１に記載の半導体装置。
【請求項３】
前記半導体装置の電源投入開始後において前記ゲート電極は所定の電圧が印加される
請求項１に記載の半導体装置。
【請求項４】
前記電源ラインと異なる電源ラインと前記ゲート電極の間が降圧回路を介して接続されており、
前記所定の電圧は前記電源ラインと異なる電源ラインから降圧された電圧である
請求項３に記載の半導体装置。
【請求項５】
前記電源ライン及び前記接地ラインとして第１電源ライン、第２電源ライン、第１接地ライン及び第２接地ラインを有し、
前記静電気放電保護素子として、前記第１電源ラインと前記第１接地ライン間に設けられた第１静電気放電保護素子と、前記第２電源ラインと前記第２接地ライン間に設けられた第２静電気放電保護素子とを有し、
前記第１電源ラインに接続された第１降圧回路と、前記第２電源ラインに接続された第２降圧回路をさらに有し、
前記第１降圧回路により前記第１電圧ラインから降圧された電圧が前記第２静電気放電保護素子に接続され、
前記第２降圧回路により前記第２電圧ラインから降圧された電圧が前記第１静電気放電保護素子に接続される
請求項４に記載の半導体装置。
【請求項６】
前記ゲート電極は所定の電圧が印加されると、前記ゲート電極が浮遊状態であるのに対して、前記ゲート電極下部の前記半導体基板の領域のポテンシャルが下げられ、前記トリガーダイオードのオン電圧が上げられる
請求項３に記載の半導体装置。
【請求項７】
前記トリガーダイオードが、前記半導体基板中おいて前記カソード電極から前記ゲート電極の下方まで至るまで形成されたｎ型のエクステンション拡散層と、前記アノード電極から前記ゲート電極の下方まで至るまで形成されたｐ型のエクステンション拡散層とをさらに有する
請求項１に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１２−４４５６（Ｐ２０１２−４４５６Ａ）
【公開日】平成２４年１月５日（２０１２．１．５）
【国際特許分類】
【出願番号】特願２０１０−１３９８５１（Ｐ２０１０−１３９８５１）
【出願日】平成２２年６月１８日（２０１０．６．１８）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２４年１月５日（２０１２．１．５）
【国際特許分類】
【出願日】平成２２年６月１８日（２０１０．６．１８）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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