半導体集積回路装置
【課題】 超音波診断システム等に用いられる送信回路を、小面積で振動子駆動回路部高圧電源の高電位側及び低電位側とも0〜±200V程度まで可変とし、もって複数チャネルの送信回路を集積化した半導体集積回路装置を実現する。
【解決手段】 ゲート駆動回路部10において入力電圧パルスを電流パルスに変換し、振動子駆動回路部20に印加される高電位側電圧+HV及び低電位側電圧-HVを基準として、再び電流パルスを電圧パルスに変換することによって入力電圧パルスの電圧レベルシフトを実現すると共に、そのシフトされた電圧パルスを入力とするゲート駆動回路部10の出力バッファの電圧パルス振幅を、同じく振動子駆動回路部20に印加される高電位側電圧+HV及び低電位側電圧-HVを基準としてゲート駆動回路部10にて生成する構成とする。ゲート駆動回路部10と出力負荷駆動回路部20とは直流的に結合される。
【解決手段】 ゲート駆動回路部10において入力電圧パルスを電流パルスに変換し、振動子駆動回路部20に印加される高電位側電圧+HV及び低電位側電圧-HVを基準として、再び電流パルスを電圧パルスに変換することによって入力電圧パルスの電圧レベルシフトを実現すると共に、そのシフトされた電圧パルスを入力とするゲート駆動回路部10の出力バッファの電圧パルス振幅を、同じく振動子駆動回路部20に印加される高電位側電圧+HV及び低電位側電圧-HVを基準としてゲート駆動回路部10にて生成する構成とする。ゲート駆動回路部10と出力負荷駆動回路部20とは直流的に結合される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高電圧高速電力スイッチング回路や高耐圧高電力ドライバ回路を有する半導体集積回路装置に係り、特に超音波診断装置の送信回路を構成する高耐圧及び低耐圧の半導体素子を単結晶シリコンのような同一基板上に集積した半導体集積回路装置に関する。
【背景技術】
【０００２】
従来、所定の入力パルスを高圧パルスに変換して送出する駆動回路部と、高圧パルスによりスイッチング駆動され超音波プローブへ励振用の出力パルスを送出する出力トランジスタとを有する超音波診断装置の送信回路があった（例えば特許文献１参照）。その他に、プラズマディスプレイパネルを駆動する送信回路（例えば特許文献２および３参照）、あるいは家電用、自動車用、産業用などの高耐圧パワー集積回路を駆動する送信回路（例えば特許文献４参照）において、同様に前置された駆動回路部とその後段に接続された出力トランジスタとを有する送信回路があった。
【０００３】
また、従来、レベル変換部とバッファ部とから成り論理パルスを入力し次段のゲート部を駆動するゲート駆動回路部と、出力トランジスタとクランプ回路部とを含むゲート部から成り次段の超音波振動子を駆動する振動子駆動回路部とが容量を介して結合された超音波診断装置の送信回路があった（例えば非特許文献１参照）。
【０００４】
【特許文献１】特公平６−５３１１３号公報
【特許文献２】特開２００５−３４０６２４号公報
【特許文献３】特開２０００−１５６４９５号公報
【特許文献４】特開平１１−２０５１１２号公報
【非特許文献１】スーパーテックス社（Supertex inc.）HV732データシート
【発明の開示】
【発明が解決しようとする課題】
【０００５】
超音波診断システムに用いられる送受信回路は、多チャネル化による画像分解能向上や3次元画像取得等のため集積化が継続的に推進されている。図４は本発明に先立って発明者独自の視点から特許文献１に記載の第１図を捉え直した送信回路の構成図である。また、図５は本発明に先立って発明者独自の視点から非特許文献１に記載の代表図を捉え直した送信回路の構成図である。これらの送信回路においても、図４、あるいは図５に示すような回路構成を単位チャネルとして、多チャネル集積化が求められているが、その低電圧動作部と高電圧動作部が混在した回路構成のため集積化が困難であり、これを解決する多チャネル集積化による高密度実装の実現が課題となっている。また、超音波プローブ種間の電圧-音圧変換効率の差異、診断部位、及び診断方法等により、必要な出力パルス振幅が異なること、及びダンパー動作チャネルは通常0V動作であることから、送信回路の出力パルス振幅は0V〜±200V程度まで可変である必要がある。
【０００６】
特許文献１には、論理パルスを入力し次段のゲートを駆動するゲート駆動回路部と、振動子を駆動する振動子駆動回路部が直流的に結合された超音波診断装置の送信回路が記載されている。図４に示すように、高耐圧npnバイポーラトランジスタ及び高耐圧nチャネルMOSFET(MOS電界効果型トランジスタ)を用いて、入力パルス振幅に比例したRc/Ra*(VIH-VIL)の一定振幅出力パルスを実現する送信回路の例が記載されている。なお、以降の図において丸で囲んだトランジスタは高耐圧、囲んでいないものは低耐圧であることを示す。
【０００７】
特許文献１の回路は、ゲート駆動回路部と振動子駆動回路部が直流的に結合された送信回路である。この構成は外付容量が不要となり、かつその接続に必要であったゲート駆動回路出力端子と振動子駆動回路入力端子が不要となるため、多チャネル集積化が容易な構成であるが、この回路形式においてはトランジスタを全て高耐圧トランジスタにする必要がある。一般に高耐圧トランジスタの半導体基板上の占有面積は低耐圧トランジスタのそれに比べてかなり大きく、多チャネル集積化を進める上でこの点が障壁となる。また、出力パルス振幅は入力パルス振幅に比例したRc/Ra*(VIH-VIL)となり、出力パルス振幅を可変にするには入力パルス振幅を可変する必要がある。すなわち、出力パルス振幅可変幅は入力パルス振幅可変幅で決まり、例えばRc/Raを100V以上の出力パルス振幅が出せるように定めた場合、数V程度の小振幅パルスを出力することが原理的に困難であるという問題があった。この点については、特許文献２〜４に記載の送信回路構成においても同様である。
【０００８】
一方、非特許文献１には、論理パルスを入力し次段のゲートを駆動するゲート駆動回路部と、振動子を駆動する振動子駆動回路部が交流的に結合された超音波診断装置の送信回路について記載されている。図５に示すように、ゲート駆動回路部に低耐圧CMOSFET(相補型MOSFET)、振動子駆動回路部に高耐圧CMOSFETを用いて、ゲート駆動回路は外付容量を介して交流的に振動子駆動回路を駆動し、また振動子駆動回路印加電圧+HV、及び−HVを変化させることにより出力パルス振幅可変を実現する送信回路の例が記載されている。
【０００９】
非特許文献１の回路は、ゲート駆動回路部と振動子駆動回路部が外付容量を介して交流的に結合された送信回路である。この回路形式においては出力パルス振幅を0V〜±200V程度まで可変にすることが可能となる。しかし、１つの外付容量の接続に２つの端子が必要となり、パッケージ総端子数の増加や、外付容量の実装制約によりチャネル集積化が制限されるという問題があった。
【００１０】
本発明の目的は、ゲート駆動回路部出力と振動子駆動回路部入力とが直流的に接続されていると共に、可能な限り半導体基板占有面積において有利な低耐圧トランジスタを用いて、出力パルスの高電位／低電位側共に0V〜±200V程度まで可変の送信回路を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の代表的な構成の一例を示せば以下のようになる。すなわち、本発明の半導体集積回路装置は、入力端子と、前記入力端子に接続され、前記入力端子から入力された第１の基準電位を有する第１の電圧パルス信号を前記第１の基準電位より高い第２の基準電位を有する第２の電圧パルス信号に変換して出力する第１の駆動回路部と、前記第１の駆動回路部の出力に接続され、前記第２の基準電位と接地電位との電位差を振幅として外部の出力負荷を駆動する第４の電圧パルス信号を、前記第１の駆動回路部の出力から入力された前記第２の電圧パルス信号に基づいて生成して出力する第２の駆動回路部と、前記第２の駆動回路部の出力に接続され、前記第２の駆動回路部が出力した前記第４の電圧パルス信号を前記出力負荷に出力する出力端子とを具備して成り、前記第１の駆動回路部と前記第２の駆動回路部とは単一の半導体基板上に一体に集積化され、前記第１の駆動回路部の出力と前記第２の駆動回路部の入力とは互いに直流電気的に結合され、前記第１の駆動回路部は、前記第１の電圧パルス信号に基づく第３の電圧パルス信号を電流パルス信号に変換する電圧電流変換回路と、前記電圧電流変換回路の出力から入力された前記電流パルス信号を基準電位が前記第１の基準電位から前記第２の基準電位に変化するように前記第２の電圧パルス信号に変換する電流電圧変換回路とを含んで成ることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、超音波診断装置用途に適した0V〜±200V程度の出力パルス振幅可変範囲を有する送信回路を小面積の半導体基板上に実現でき、ひいては複数チャネルを集積した半導体集積回路装置としてかかる送信回路を実現可能である。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施例について図面を用いて説明する。実施例の各ブロックを構成する回路素子は公知の低耐圧及び高耐圧CMOSFET、ダイオード、抵抗、容量等であり、集積回路技術によって、単結晶シリコンのような単一の半導体基板上に形成される。
【実施例１】
【００１４】
図１は本発明を適用した送信回路の第一の実施例を示したものである。本実施例の送信回路は以下の特徴を有する半導体集積回路装置として実現される。すなわち、本実施例の半導体集積回路装置は、入力端子INP、INNと、入力端子INP、INNに接続され、入力端子INP、INNから入力された第１の基準電位を有する第１の電圧パルス信号を第１の基準電位より高い第２の基準電位を有する第２の電圧パルス信号に変換して出力する第１の駆動回路部10と、第１の駆動回路部10の出力に接続され、外部の出力負荷30を駆動する第４の電圧パルス信号を第１の駆動回路部10の出力から入力された第２の電圧パルス信号に基づいて生成して出力する第２の駆動回路部20と、第２の駆動回路部20の出力に接続され、第２の駆動回路部20が出力した第４の電圧パルス信号を出力負荷30に出力する出力端子OUTとを具備して成る。第１の駆動回路部10と第２の駆動回路部20とは単一の半導体基板上に一体に集積化されており、また、第１の駆動回路部10の出力と第２の駆動回路部20の入力とは互いに直流電気的に結合されている。第１の駆動回路部10は、第１の電圧パルス信号に基づく電圧パルス信号を電流パルス信号に変換する電圧電流変換回路104、106と、電圧電流変換回路104、106の出力から入力された電流パルス信号を第２の電圧パルス信号に変換する電流電圧変換回路108、110とを含んで成る。
【００１５】
通常、第１の駆動回路部10よりも第２の駆動回路部20のほうが高い耐圧を有することになる。また、第１の駆動回路部10は入力端子INP、INNと電圧電流変換回路104,106の入力との間に接続された電圧レベル変換回路100、102を更に含んで構成されるようにすれば好適である。この場合、電圧レベル変換回路100、102を通して第１の基準電位を有する第１の電圧パルス信号が、第１の基準電位を有する第３の電圧パルス信号に変換されることになる。
【００１６】
第３の電源電圧が印加されるよう構成された第３の電源電圧端子VDD、-VDDと第３の電源電圧より高い第２の電源電圧が印加されるよう構成された第２の電源電圧端子+HV、-HVとを更に具備して構成されるようにすれば好適である。この場合、第１の駆動回路部10は第１の電源電圧端子VLL、第２の電源電圧端子+HV、-HV、及び第３の電源電圧端子VDD、-VDDに接続され、第２の駆動回路部20は第２の電源電圧端子+HV、-HVに接続される。第２の駆動回路部20は、第２の電源電圧端子+HV、-HVを介して第２の駆動回路部20に印加される第２の電源電圧を基準として第２の電圧パルス信号から第４の電圧パルス信号を生成する。また、第２の駆動回路部20に印加される第２の電源電圧を基準として、第１の駆動回路部10のソースフォロワ回路を含む内部電源回路により第２の駆動回路部20の入力ゲート電圧振幅を生成するように構成すれば好適である。
【００１７】
この半導体集積回路装置を超音波診断装置用送信回路に適用した場合、出力負荷30は超音波振動子であり、第２の駆動回路部20は超音波振動子30を駆動する振動子駆動回路部であり、第１の駆動回路部10は振動子駆動回路部20を構成する入力ゲート200、202を駆動するゲート駆動回路部である。従って、ゲート駆動回路部10および振動子駆動回路部20をもって超音波診断装置用送信回路を構成することとなる。
【００１８】
本実施例の半導体集積回路装置は、第１の耐圧を有する第１の駆動回路部10と、第１の駆動回路部10の後段に接続され、第１の耐圧より高い第２の耐圧を有する第２の駆動回路部20とを具備して成ると捉えることもできる。ここで、第１の駆動回路部10は、入力電圧信号を電流に変換する電圧電流変換回路104、106と、電流信号を電圧信号に変換する電流電圧変換回路108、110とを含んで成る。104、106、108、110において第２の耐圧が必要な箇所に第２の耐圧を有する素子を用いる。この場合、第２の駆動回路部20を駆動するのに必要な電圧と一定の差を保った出力電圧を電圧パルス振幅とする電圧信号を第２の駆動回路部20に出力するよう構成すれば好適である。
【００１９】
第１の駆動回路部10は、第１、第２、及び第３の動作電圧で動作するよう構成され、所定の第３の電位に基づき所定の電位差を有する第２の電位を生成する回路を有するようにするのも好適である。この場合、第２の駆動回路部20は第２の電位を動作電圧として動作し、第１の駆動回路部10から第２の駆動回路部20への信号伝達は、入力電圧信号を電流に変換する電圧電流変換回路104、106と、電流信号を電圧信号に変換する電流電圧変換回路108、110とによって行われる。
【００２０】
本実施例においては、例えば図１に図示するように、出力端子OUTと接続される振動子30を、上凸、及び下凸の両極性の電圧出力パルスで駆動できる構成とすることができる。本送信回路はゲート駆動回路部10、及び振動子駆動回路部20から構成される。ゲート駆動回路部10は、例えば上凸電圧出力パルス制御用論理入力端子INP、及び下凸電圧出力パルス制御用論理入力端子INNに接続される電圧レベル変換部100及び102と、電圧−電流変換部104及び106と、電流−電圧変換部108及び110とで構成するのが好適である。振動子駆動回路部20は、例えばゲート駆動回路部10の出力GP及びGNに接続される高耐圧pチャネルMOSFET200、及び高耐圧nチャネルMOSFET202と、各々のゲート保護用のツェナーダイオード212及び214、抵抗208及び210と、出力分離用の高耐圧ダイオード204及び206とで構成するのが好適である。
【００２１】
図２に、図１の具体的な構成例を示す。図中の符号10、20、30、100、102、104、106、108、110、200、202、204、206、208、210、212、214はそれぞれ図１の同符号に対応する回路ブロックや回路素子を示している。まず、上凸電圧出力パルス制御用論理入力端子INPから高耐圧pチャネルMOSFET200の信号経路に関して説明する。
【００２２】
電圧レベル変換部100は、INPに入力されたVLLの電圧パルス振幅を次段の電圧−電流変換部104の動作電源電圧に等しいVDDに変換する。すなわち、INPでのハイレベル入力電圧Vih=VLL、ローレベル入力電圧Vil=0Vは電圧レベル変換部100の出力112ではそれぞれハイレベル出力電圧Voh=VDD、ローレベル出力電圧Vol=0Vとなる。この変換はラッチ回路114により実現される。 電圧−電流変換部104は、前段の電圧レベル変換部100の出力電圧パルス信号を電流パルス信号に変換する。104は抵抗R1、R2、R3、R4と、カレントミラー回路116、118と、高耐圧nチャネルMOSFET120とで構成される。電圧レベル変換部100の出力112がハイレベルのときは、カレントミラー116がVDDを基準電圧としているので抵抗R1には電位差が生じず、カレントミラー116のコピー元には電流は流れない。一方、出力112がローレベルのときは抵抗R1の両端にはVDD−2*Vgsの電位差が生じ、(VDD−2*Vgs)/R1で表される電流が流れる。このVgsはカレントミラー116を構成する低耐圧pチャネルMOSFETのゲート−ソース間電圧を指す。すなわち、出力112での電圧パルスはこの抵抗R1により電流パルスに変換される。この電流パルスはカレントミラー116により、−VDDをソース側基準電圧とするカレントミラー118へ折り返され、電流コピーが行われる。高耐圧nチャネルMOSFET120は、カレントミラー118のコピー先の低耐圧nチャネルMOSFETのドレイン−ソース間に絶対定格以上の高電圧が印加されるのを防ぐために挿入してあり、(R4/(R3+R4)−1)*VDDで表されるゲート電位は高耐圧nチャネルMOSFET120が適切に動作するようにR3、R4を設定する。なお、本構成例ではカレントミラー116、118の電流コピー精度を上げるためカスコード型の構成で示してある。以降で説明するカレントミラー128、146、158に関しても同様である。
【００２３】
電流−電圧変換部108は、前段の電圧−電流変換部104の出力電流パルス信号を電圧パルス振幅|VGSp|で、かつ次段の振動子駆動回路部20の高耐圧pチャネルMOSFET200のソース端子印加電圧+HVに等しいハイレベル出力電圧Voh=+HVを有する電圧パルス信号に変換する。ここで、|VGSp|は高耐圧pチャネルMOSFET200が動作するのに最適なゲート−ソース間印加電圧のことを指す。108は電流−電圧変換、及びBufferを行う122と、振動子駆動回路部20の高耐圧pチャネルMOSFET200のゲートを駆動する振幅|VGSp|を+HVを基準電位として生成する124とで構成される。前述の電圧−電流変換部104にて生成された電流パルスは122の抵抗R7により再び電圧パルスに変換される。カレントミラー116、118のミラー比をどちらも１：１とした場合、抵抗R7にて変換される電圧パルス振幅は(VDD−2*Vgs)*R7/R1で表される。この電圧パルスは122のBuffer126への入力となり、通常この電圧パルス振幅は|VGSp|と同じに設定される。Buffer126の出力電圧GPの振幅は前述のように高耐圧pチャネルMOSFET200のゲートを駆動する振幅であることから|VGSp|である必要があり、このBuffer126のノード132で決まるローレベル出力電圧+HV−|VGSp|は124にて生成される。124は、カレントミラー128と、抵抗R5、R6と、容量C1、C2と、高耐圧nチャネルMOSFET130と、高耐圧pチャネルMOSFET136とで構成される。カレントミラー128のコピー元に流れる電流は(VDD−2*Vgs)/R6で表される。このVgsはカレントミラー128を構成する低耐圧nチャネルMOSFETのゲート−ソース間電圧を指す。カレントミラー128のミラー比を１：１とした場合、抵抗R5にて変換されるノード134の電位は+HV−(VDD−2*Vgs)*R5/R6で表される。このノード134の電位は、前述のようにノード132の電位が+HV−|VGSp|となるように定められる。すなわち、(VDD−2*Vgs)*R5/R6＝|VGSp|+|Vgs136|を満たすようにR5、R6を決定する。この|Vgs136|はソースフォロワ動作する高耐圧pチャネルMOSFET136のゲート−ソース間電圧のことを指す。高耐圧nチャネルMOSFET130は、カレントミラー128のコピー先の低耐圧nチャネルMOSFETのドレイン−ソース間に絶対定格以上の高電圧が印加されるのを防ぐために挿入してあり、高耐圧nチャネルMOSFET120と同様に(R4/(R3+R4)−1)*VDDで表されるゲート電位は高耐圧nチャネルMOSFET130が適切に動作するようにR3、R4を設定する。容量C1は高耐圧pチャネルMOSFET136のゲート電位安定化を目的に挿入してある。容量C2はソースフォロワ出力であるノード132と＋HVとの間に挿入され、高耐圧pチャネルMOSFET200のゲートを駆動するために出力駆動能力が高められたBuffer126で消費される瞬時電流を供給するバイパスコンデンサとして機能する。
【００２４】
カレントミラー118、128において−VDDをソース側基準電圧としているため、上凸電圧出力パルス制御用論理入力端子INPから高耐圧pチャネルMOSFET200の信号経路は+HV=0Vのダンパー動作チャネルとしても動作可能であり、+HVは0〜+200V程度まで任意に可変できる。
【００２５】
次に、下凸電圧出力パルス制御用論理入力端子INNから高耐圧nチャネルMOSFET202の信号経路に関して説明する。動作原理は前述した上凸電圧出力パルス制御用論理入力端子INPから高耐圧pチャネルMOSFET200の信号経路と基本的に同一である。
【００２６】
図２において、電圧レベル変換部102は、INNに入力されたVLLの電圧パルス振幅を次段の電圧−電流変換部106の動作電源電圧に等しいVDDに変換する。すなわち、INNでのハイレベル入力電圧Vih=VLL、ローレベル入力電圧Vil=0Vは電圧レベル変換部102の出力140ではそれぞれローレベル出力電圧Vol=0V、ハイレベル出力電圧Voh=VDDとなる。この変換はラッチ回路142により実現される。
【００２７】
電圧−電流変換部106は、前段の電圧レベル変換部102の出力電圧パルス信号を電流パルス信号に変換する。106はBuffer144と、抵抗R8、R9、R10と、カレントミラー回路146と、高耐圧pチャネルMOSFET148とで構成される。電圧レベル変換部102の出力140がハイレベルのときは、カレントミラー146がVDDを基準電圧としているので抵抗R8には電位差が生じず、カレントミラー146のコピー元には電流は流れない。一方、出力140がローレベルのときは抵抗R8の両端にはVDD−2*Vgsの電位差が生じ、(VDD−2*Vgs)/R8で表される電流が流れる。このVgsはカレントミラー146を構成する低耐圧pチャネルMOSFETのゲート−ソース間電圧を指す。すなわち、出力140での電圧パルスはこの抵抗R8により電流パルスに変換される。高耐圧pチャネルMOSFET148は、カレントミラー146のコピー先の低耐圧pチャネルMOSFETのドレイン−ソース間に絶対定格以上の高電圧が印加されるのを防ぐために挿入してあり、R10/(R9+R10)*VDDで表されるゲート電位は高耐圧pチャネルMOSFET148が適切に動作するようにR9、R10を設定する。本電圧−電流変換部106は、前述した上凸電圧出力パルス制御用の電圧−電流変換部104のカレントミラー118に相当する電流折返しが不要である。このため、その電流折返しによって生じる伝播遅延を補償するBuffer144を遅延Bufferとして信号経路に挿入して、上凸電圧出力パルス経路との伝播遅延時間差を補償している。
【００２８】
電流−電圧変換部110は、前段の電圧−電流変換部106の出力電流パルス信号を電圧パルス振幅VGSnで、かつ次段の振動子駆動回路部20の高耐圧nチャネルMOSFET202のソース端子印加電圧-HVに等しいローレベル出力電圧Vol=-HVを有する電圧パルス信号に変換する。ここで、VGSnは高耐圧nチャネルMOSFET202が動作するのに最適なゲート−ソース間印加電圧のことを指す。110は電流−電圧変換、及びBufferを行う150と、振動子駆動回路部20の高耐圧nチャネルMOSFET202のゲートを駆動する振幅VGSnを−HVを基準電位として生成する152とで構成される。前述の電圧−電流変換部106にて生成された電流パルスは150の抵抗R13により再び電圧パルスに変換される。カレントミラー146のミラー比を１：１とした場合、抵抗R13にて変換される電圧パルス振幅は(VDD−2*Vgs)*R13/R8で表される。この電圧パルスは150のBuffer154への入力電圧となり、通常この電圧パルス振幅はVGSnと同じに設定される。Buffer154の出力電圧GNの振幅は前述のように高耐圧nチャネルMOSFET202のゲートを駆動する振幅であることからVGSnである必要があり、このBuffer154のノード156で決まるハイレベル出力電圧−HV+VGSnは152にて生成される。152は、カレントミラー158と、抵抗R11、R12と、容量C3、C4と、高耐圧pチャネルMOSFET160と、高耐圧nチャネルMOSFET162とで構成される。カレントミラー158のコピー元に流れる電流は(VDD−2*Vgs)/R11で表される。このVgsはカレントミラー158を構成する低耐圧pチャネルMOSFETのゲート−ソース間電圧を指す。カレントミラー158のミラー比を１：１とした場合、抵抗R12にて変換されるノード164の電位は−HV+(VDD−2*Vgs)*R12/R11で表される。このノード164の電位は、前述のようにノード156の電位が−HV+VGSnとなるように定められる。すなわち、(VDD−2*Vgs)*R12/R11＝VGSn+Vgs162を満たすようにR11、R12を決定する。このVgs162はソースフォロワ動作する高耐圧nチャネルMOSFET162のゲート−ソース間電圧のことを指す。高耐圧pチャネルMOSFET160は、カレントミラー158のコピー先の低耐圧pチャネルMOSFETのドレイン−ソース間に絶対定格以上の高電圧が印加されるのを防ぐために挿入してあり、高耐圧pチャネルMOSFET148と同様にR10/(R9+R10)*VDDで表されるゲート電位は高耐圧pチャネルMOSFET160が適切に動作するようにR9、R10を設定する。容量C3は高耐圧nチャネルMOSFET162のゲート電位安定化を目的に挿入してある。容量C4はソースフォロワ出力であるノード156と−HVとの間に挿入され、高耐圧nチャネルMOSFET202のゲートを駆動するために出力駆動能力が高められたBuffer154で消費される瞬時電流を供給するバイパスコンデンサとして機能する。
【００２９】
カレントミラー146、158において+VDDをソース側基準電圧としているため、下凸電圧出力パルス制御用論理入力端子INNから高耐圧nチャネルMOSFET202の信号経路は−HV=0Vのダンパー動作チャネルとしても動作可能であり、−HVは0〜−200V程度まで任意に可変できる。
【００３０】
次に、振動子駆動回路部20に関して説明する。図２において、振動子駆動回路部20は、高耐圧pチャネルMOSFET200と、高耐圧nチャネルMOSFET202と、高耐圧ダイオード204、206と、抵抗208、210と、ツェナーダイオード212、214とで構成される。高耐圧pチャネルMOSFET200、及び高耐圧nチャネルMOSFET202は、前述のようにゲート駆動回路部10のノードGP及びGNにおける出力電圧パルスによってそれぞれのゲートが駆動される。
【００３１】
図３に示すように、ゲート駆動回路部10と振動子駆動回路部20との対から成る送信回路をチャネルの一単位としてそのチャネルを複数（１〜ｎ）備え、複数のチャネル１〜ｎに相当するｎ個の送信回路が単一の半導体基板上に一体に形成されて構成される。具体的には、本送信回路は図１に示す回路を単位チャネルとして、ドライバ動作チャネルやダンパー動作チャネルの複数の出力端子OUTを短絡した構成で実施される場合があるので、高耐圧pチャネルMOSFET200、及び高耐圧nチャネルMOSFET202のドレイン出力は、それぞれ高耐圧ダイオード204、206を介した後に短絡して１つの出力OUTとする構成をとることで、異チャネル間の出力信号分離を行っている。抵抗208、210、及びツェナーダイオード212、214はそれぞれ高耐圧pチャネルMOSFET200、及び高耐圧nチャネルMOSFET202のゲート−ソース間過電圧印加を保護する目的で挿入している。
【００３２】
このように本発明によれば、0〜±200V程度まで上凸、下凸の出力バースト動作、及びダンパー動作が可能な送信回路を、図１に示す回路を単位チャネルとして複数チャネルを単結晶シリコンのような単一の半導体基板上に形成したモノリシックICとして実現することができる。
【００３３】
尚、本実施例は図１において、上凸、若しくは下凸のどちらか一方の極性の電圧出力パルスで駆動できる構成、すなわち上凸電圧出力パルス制御用論理入力端子INPから高耐圧pチャネルMOSFET200の信号経路、若しくは下凸電圧出力パルス制御用論理入力端子INNから高耐圧nチャネルMOSFET202の信号経路のみでも実施できる。
【００３４】
また、本実施例が図３に示すような、複数の出力端子OUTを短絡した構成で実施される場合、複数チャネルをそれぞれ異なる±HVに適切に設定した組み合わせを１つのチャネルとして、バースト波形より高品質な擬似ガウシアン波形を出力することも可能である。
【００３５】
また、本実施例において、図１の振動子駆動回路部20の高耐圧pチャネルMOSFET200、及び高耐圧nチャネルMOSFET202はバイポーラトランジスタやIGBTといった他のトランジスタにも置き換え可能であることから、本実施例に示す高電圧パルス発生回路の他に出力負荷を電流駆動するドライバ回路としても実施可能である。
【００３６】
以上、本実施例によれば、超音波診断装置用途に適した0V〜±200V程度の出力パルス振幅可変範囲を有する送信回路（ドライバ回路）を、ゲート駆動回路部と振動子駆動回路部との直流的接続により、外付容量不要による単位チャネル当りの必要端子数削減および実装制約緩和を図り、また可能な限り低耐圧トランジスタを用いたことによる単位チャネル当りの半導体基板面積低減を図った形で実現できる。このことから、複数チャネルを集積した半導体集積回路装置を小チップ面積で実現できるという効果が得られる。
【図面の簡単な説明】
【００３７】
【図１】本発明を適用した送信回路のブロック構成図である。
【図２】本発明を適用した送信回路の具体的な構成例を示す図である。
【図３】図１の回路をチャネルの一単位とした複数チャネル出力短絡送信回路の一例を示す図である。
【図４】本発明に先立って発明者独自の視点から従来の送信回路を捉え直した送信回路の構成図である。
【図５】本発明に先立って発明者独自の視点から従来の送信回路を捉え直した送信回路の構成図である。
【符号の説明】
【００３８】
INP…上凸電圧出力パルス制御用論理入力端子、INN…下凸電圧出力パルス制御用論理入力端子、OUT…出力端子、VLL…論理入力部電源、VDD…低圧部高電位側電源、−VDD…低圧部低電位側電源、+HV…高圧部高電位側電源、−HV…高圧部低電位側電源、GND…送信回路のグラウンド、 10…ゲート駆動回路部、20…振動子駆動回路部、30…振動子。
【技術分野】
【０００１】
本発明は、高電圧高速電力スイッチング回路や高耐圧高電力ドライバ回路を有する半導体集積回路装置に係り、特に超音波診断装置の送信回路を構成する高耐圧及び低耐圧の半導体素子を単結晶シリコンのような同一基板上に集積した半導体集積回路装置に関する。
【背景技術】
【０００２】
従来、所定の入力パルスを高圧パルスに変換して送出する駆動回路部と、高圧パルスによりスイッチング駆動され超音波プローブへ励振用の出力パルスを送出する出力トランジスタとを有する超音波診断装置の送信回路があった（例えば特許文献１参照）。その他に、プラズマディスプレイパネルを駆動する送信回路（例えば特許文献２および３参照）、あるいは家電用、自動車用、産業用などの高耐圧パワー集積回路を駆動する送信回路（例えば特許文献４参照）において、同様に前置された駆動回路部とその後段に接続された出力トランジスタとを有する送信回路があった。
【０００３】
また、従来、レベル変換部とバッファ部とから成り論理パルスを入力し次段のゲート部を駆動するゲート駆動回路部と、出力トランジスタとクランプ回路部とを含むゲート部から成り次段の超音波振動子を駆動する振動子駆動回路部とが容量を介して結合された超音波診断装置の送信回路があった（例えば非特許文献１参照）。
【０００４】
【特許文献１】特公平６−５３１１３号公報
【特許文献２】特開２００５−３４０６２４号公報
【特許文献３】特開２０００−１５６４９５号公報
【特許文献４】特開平１１−２０５１１２号公報
【非特許文献１】スーパーテックス社（Supertex inc.）HV732データシート
【発明の開示】
【発明が解決しようとする課題】
【０００５】
超音波診断システムに用いられる送受信回路は、多チャネル化による画像分解能向上や3次元画像取得等のため集積化が継続的に推進されている。図４は本発明に先立って発明者独自の視点から特許文献１に記載の第１図を捉え直した送信回路の構成図である。また、図５は本発明に先立って発明者独自の視点から非特許文献１に記載の代表図を捉え直した送信回路の構成図である。これらの送信回路においても、図４、あるいは図５に示すような回路構成を単位チャネルとして、多チャネル集積化が求められているが、その低電圧動作部と高電圧動作部が混在した回路構成のため集積化が困難であり、これを解決する多チャネル集積化による高密度実装の実現が課題となっている。また、超音波プローブ種間の電圧-音圧変換効率の差異、診断部位、及び診断方法等により、必要な出力パルス振幅が異なること、及びダンパー動作チャネルは通常0V動作であることから、送信回路の出力パルス振幅は0V〜±200V程度まで可変である必要がある。
【０００６】
特許文献１には、論理パルスを入力し次段のゲートを駆動するゲート駆動回路部と、振動子を駆動する振動子駆動回路部が直流的に結合された超音波診断装置の送信回路が記載されている。図４に示すように、高耐圧npnバイポーラトランジスタ及び高耐圧nチャネルMOSFET(MOS電界効果型トランジスタ)を用いて、入力パルス振幅に比例したRc/Ra*(VIH-VIL)の一定振幅出力パルスを実現する送信回路の例が記載されている。なお、以降の図において丸で囲んだトランジスタは高耐圧、囲んでいないものは低耐圧であることを示す。
【０００７】
特許文献１の回路は、ゲート駆動回路部と振動子駆動回路部が直流的に結合された送信回路である。この構成は外付容量が不要となり、かつその接続に必要であったゲート駆動回路出力端子と振動子駆動回路入力端子が不要となるため、多チャネル集積化が容易な構成であるが、この回路形式においてはトランジスタを全て高耐圧トランジスタにする必要がある。一般に高耐圧トランジスタの半導体基板上の占有面積は低耐圧トランジスタのそれに比べてかなり大きく、多チャネル集積化を進める上でこの点が障壁となる。また、出力パルス振幅は入力パルス振幅に比例したRc/Ra*(VIH-VIL)となり、出力パルス振幅を可変にするには入力パルス振幅を可変する必要がある。すなわち、出力パルス振幅可変幅は入力パルス振幅可変幅で決まり、例えばRc/Raを100V以上の出力パルス振幅が出せるように定めた場合、数V程度の小振幅パルスを出力することが原理的に困難であるという問題があった。この点については、特許文献２〜４に記載の送信回路構成においても同様である。
【０００８】
一方、非特許文献１には、論理パルスを入力し次段のゲートを駆動するゲート駆動回路部と、振動子を駆動する振動子駆動回路部が交流的に結合された超音波診断装置の送信回路について記載されている。図５に示すように、ゲート駆動回路部に低耐圧CMOSFET(相補型MOSFET)、振動子駆動回路部に高耐圧CMOSFETを用いて、ゲート駆動回路は外付容量を介して交流的に振動子駆動回路を駆動し、また振動子駆動回路印加電圧+HV、及び−HVを変化させることにより出力パルス振幅可変を実現する送信回路の例が記載されている。
【０００９】
非特許文献１の回路は、ゲート駆動回路部と振動子駆動回路部が外付容量を介して交流的に結合された送信回路である。この回路形式においては出力パルス振幅を0V〜±200V程度まで可変にすることが可能となる。しかし、１つの外付容量の接続に２つの端子が必要となり、パッケージ総端子数の増加や、外付容量の実装制約によりチャネル集積化が制限されるという問題があった。
【００１０】
本発明の目的は、ゲート駆動回路部出力と振動子駆動回路部入力とが直流的に接続されていると共に、可能な限り半導体基板占有面積において有利な低耐圧トランジスタを用いて、出力パルスの高電位／低電位側共に0V〜±200V程度まで可変の送信回路を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の代表的な構成の一例を示せば以下のようになる。すなわち、本発明の半導体集積回路装置は、入力端子と、前記入力端子に接続され、前記入力端子から入力された第１の基準電位を有する第１の電圧パルス信号を前記第１の基準電位より高い第２の基準電位を有する第２の電圧パルス信号に変換して出力する第１の駆動回路部と、前記第１の駆動回路部の出力に接続され、前記第２の基準電位と接地電位との電位差を振幅として外部の出力負荷を駆動する第４の電圧パルス信号を、前記第１の駆動回路部の出力から入力された前記第２の電圧パルス信号に基づいて生成して出力する第２の駆動回路部と、前記第２の駆動回路部の出力に接続され、前記第２の駆動回路部が出力した前記第４の電圧パルス信号を前記出力負荷に出力する出力端子とを具備して成り、前記第１の駆動回路部と前記第２の駆動回路部とは単一の半導体基板上に一体に集積化され、前記第１の駆動回路部の出力と前記第２の駆動回路部の入力とは互いに直流電気的に結合され、前記第１の駆動回路部は、前記第１の電圧パルス信号に基づく第３の電圧パルス信号を電流パルス信号に変換する電圧電流変換回路と、前記電圧電流変換回路の出力から入力された前記電流パルス信号を基準電位が前記第１の基準電位から前記第２の基準電位に変化するように前記第２の電圧パルス信号に変換する電流電圧変換回路とを含んで成ることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、超音波診断装置用途に適した0V〜±200V程度の出力パルス振幅可変範囲を有する送信回路を小面積の半導体基板上に実現でき、ひいては複数チャネルを集積した半導体集積回路装置としてかかる送信回路を実現可能である。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施例について図面を用いて説明する。実施例の各ブロックを構成する回路素子は公知の低耐圧及び高耐圧CMOSFET、ダイオード、抵抗、容量等であり、集積回路技術によって、単結晶シリコンのような単一の半導体基板上に形成される。
【実施例１】
【００１４】
図１は本発明を適用した送信回路の第一の実施例を示したものである。本実施例の送信回路は以下の特徴を有する半導体集積回路装置として実現される。すなわち、本実施例の半導体集積回路装置は、入力端子INP、INNと、入力端子INP、INNに接続され、入力端子INP、INNから入力された第１の基準電位を有する第１の電圧パルス信号を第１の基準電位より高い第２の基準電位を有する第２の電圧パルス信号に変換して出力する第１の駆動回路部10と、第１の駆動回路部10の出力に接続され、外部の出力負荷30を駆動する第４の電圧パルス信号を第１の駆動回路部10の出力から入力された第２の電圧パルス信号に基づいて生成して出力する第２の駆動回路部20と、第２の駆動回路部20の出力に接続され、第２の駆動回路部20が出力した第４の電圧パルス信号を出力負荷30に出力する出力端子OUTとを具備して成る。第１の駆動回路部10と第２の駆動回路部20とは単一の半導体基板上に一体に集積化されており、また、第１の駆動回路部10の出力と第２の駆動回路部20の入力とは互いに直流電気的に結合されている。第１の駆動回路部10は、第１の電圧パルス信号に基づく電圧パルス信号を電流パルス信号に変換する電圧電流変換回路104、106と、電圧電流変換回路104、106の出力から入力された電流パルス信号を第２の電圧パルス信号に変換する電流電圧変換回路108、110とを含んで成る。
【００１５】
通常、第１の駆動回路部10よりも第２の駆動回路部20のほうが高い耐圧を有することになる。また、第１の駆動回路部10は入力端子INP、INNと電圧電流変換回路104,106の入力との間に接続された電圧レベル変換回路100、102を更に含んで構成されるようにすれば好適である。この場合、電圧レベル変換回路100、102を通して第１の基準電位を有する第１の電圧パルス信号が、第１の基準電位を有する第３の電圧パルス信号に変換されることになる。
【００１６】
第３の電源電圧が印加されるよう構成された第３の電源電圧端子VDD、-VDDと第３の電源電圧より高い第２の電源電圧が印加されるよう構成された第２の電源電圧端子+HV、-HVとを更に具備して構成されるようにすれば好適である。この場合、第１の駆動回路部10は第１の電源電圧端子VLL、第２の電源電圧端子+HV、-HV、及び第３の電源電圧端子VDD、-VDDに接続され、第２の駆動回路部20は第２の電源電圧端子+HV、-HVに接続される。第２の駆動回路部20は、第２の電源電圧端子+HV、-HVを介して第２の駆動回路部20に印加される第２の電源電圧を基準として第２の電圧パルス信号から第４の電圧パルス信号を生成する。また、第２の駆動回路部20に印加される第２の電源電圧を基準として、第１の駆動回路部10のソースフォロワ回路を含む内部電源回路により第２の駆動回路部20の入力ゲート電圧振幅を生成するように構成すれば好適である。
【００１７】
この半導体集積回路装置を超音波診断装置用送信回路に適用した場合、出力負荷30は超音波振動子であり、第２の駆動回路部20は超音波振動子30を駆動する振動子駆動回路部であり、第１の駆動回路部10は振動子駆動回路部20を構成する入力ゲート200、202を駆動するゲート駆動回路部である。従って、ゲート駆動回路部10および振動子駆動回路部20をもって超音波診断装置用送信回路を構成することとなる。
【００１８】
本実施例の半導体集積回路装置は、第１の耐圧を有する第１の駆動回路部10と、第１の駆動回路部10の後段に接続され、第１の耐圧より高い第２の耐圧を有する第２の駆動回路部20とを具備して成ると捉えることもできる。ここで、第１の駆動回路部10は、入力電圧信号を電流に変換する電圧電流変換回路104、106と、電流信号を電圧信号に変換する電流電圧変換回路108、110とを含んで成る。104、106、108、110において第２の耐圧が必要な箇所に第２の耐圧を有する素子を用いる。この場合、第２の駆動回路部20を駆動するのに必要な電圧と一定の差を保った出力電圧を電圧パルス振幅とする電圧信号を第２の駆動回路部20に出力するよう構成すれば好適である。
【００１９】
第１の駆動回路部10は、第１、第２、及び第３の動作電圧で動作するよう構成され、所定の第３の電位に基づき所定の電位差を有する第２の電位を生成する回路を有するようにするのも好適である。この場合、第２の駆動回路部20は第２の電位を動作電圧として動作し、第１の駆動回路部10から第２の駆動回路部20への信号伝達は、入力電圧信号を電流に変換する電圧電流変換回路104、106と、電流信号を電圧信号に変換する電流電圧変換回路108、110とによって行われる。
【００２０】
本実施例においては、例えば図１に図示するように、出力端子OUTと接続される振動子30を、上凸、及び下凸の両極性の電圧出力パルスで駆動できる構成とすることができる。本送信回路はゲート駆動回路部10、及び振動子駆動回路部20から構成される。ゲート駆動回路部10は、例えば上凸電圧出力パルス制御用論理入力端子INP、及び下凸電圧出力パルス制御用論理入力端子INNに接続される電圧レベル変換部100及び102と、電圧−電流変換部104及び106と、電流−電圧変換部108及び110とで構成するのが好適である。振動子駆動回路部20は、例えばゲート駆動回路部10の出力GP及びGNに接続される高耐圧pチャネルMOSFET200、及び高耐圧nチャネルMOSFET202と、各々のゲート保護用のツェナーダイオード212及び214、抵抗208及び210と、出力分離用の高耐圧ダイオード204及び206とで構成するのが好適である。
【００２１】
図２に、図１の具体的な構成例を示す。図中の符号10、20、30、100、102、104、106、108、110、200、202、204、206、208、210、212、214はそれぞれ図１の同符号に対応する回路ブロックや回路素子を示している。まず、上凸電圧出力パルス制御用論理入力端子INPから高耐圧pチャネルMOSFET200の信号経路に関して説明する。
【００２２】
電圧レベル変換部100は、INPに入力されたVLLの電圧パルス振幅を次段の電圧−電流変換部104の動作電源電圧に等しいVDDに変換する。すなわち、INPでのハイレベル入力電圧Vih=VLL、ローレベル入力電圧Vil=0Vは電圧レベル変換部100の出力112ではそれぞれハイレベル出力電圧Voh=VDD、ローレベル出力電圧Vol=0Vとなる。この変換はラッチ回路114により実現される。 電圧−電流変換部104は、前段の電圧レベル変換部100の出力電圧パルス信号を電流パルス信号に変換する。104は抵抗R1、R2、R3、R4と、カレントミラー回路116、118と、高耐圧nチャネルMOSFET120とで構成される。電圧レベル変換部100の出力112がハイレベルのときは、カレントミラー116がVDDを基準電圧としているので抵抗R1には電位差が生じず、カレントミラー116のコピー元には電流は流れない。一方、出力112がローレベルのときは抵抗R1の両端にはVDD−2*Vgsの電位差が生じ、(VDD−2*Vgs)/R1で表される電流が流れる。このVgsはカレントミラー116を構成する低耐圧pチャネルMOSFETのゲート−ソース間電圧を指す。すなわち、出力112での電圧パルスはこの抵抗R1により電流パルスに変換される。この電流パルスはカレントミラー116により、−VDDをソース側基準電圧とするカレントミラー118へ折り返され、電流コピーが行われる。高耐圧nチャネルMOSFET120は、カレントミラー118のコピー先の低耐圧nチャネルMOSFETのドレイン−ソース間に絶対定格以上の高電圧が印加されるのを防ぐために挿入してあり、(R4/(R3+R4)−1)*VDDで表されるゲート電位は高耐圧nチャネルMOSFET120が適切に動作するようにR3、R4を設定する。なお、本構成例ではカレントミラー116、118の電流コピー精度を上げるためカスコード型の構成で示してある。以降で説明するカレントミラー128、146、158に関しても同様である。
【００２３】
電流−電圧変換部108は、前段の電圧−電流変換部104の出力電流パルス信号を電圧パルス振幅|VGSp|で、かつ次段の振動子駆動回路部20の高耐圧pチャネルMOSFET200のソース端子印加電圧+HVに等しいハイレベル出力電圧Voh=+HVを有する電圧パルス信号に変換する。ここで、|VGSp|は高耐圧pチャネルMOSFET200が動作するのに最適なゲート−ソース間印加電圧のことを指す。108は電流−電圧変換、及びBufferを行う122と、振動子駆動回路部20の高耐圧pチャネルMOSFET200のゲートを駆動する振幅|VGSp|を+HVを基準電位として生成する124とで構成される。前述の電圧−電流変換部104にて生成された電流パルスは122の抵抗R7により再び電圧パルスに変換される。カレントミラー116、118のミラー比をどちらも１：１とした場合、抵抗R7にて変換される電圧パルス振幅は(VDD−2*Vgs)*R7/R1で表される。この電圧パルスは122のBuffer126への入力となり、通常この電圧パルス振幅は|VGSp|と同じに設定される。Buffer126の出力電圧GPの振幅は前述のように高耐圧pチャネルMOSFET200のゲートを駆動する振幅であることから|VGSp|である必要があり、このBuffer126のノード132で決まるローレベル出力電圧+HV−|VGSp|は124にて生成される。124は、カレントミラー128と、抵抗R5、R6と、容量C1、C2と、高耐圧nチャネルMOSFET130と、高耐圧pチャネルMOSFET136とで構成される。カレントミラー128のコピー元に流れる電流は(VDD−2*Vgs)/R6で表される。このVgsはカレントミラー128を構成する低耐圧nチャネルMOSFETのゲート−ソース間電圧を指す。カレントミラー128のミラー比を１：１とした場合、抵抗R5にて変換されるノード134の電位は+HV−(VDD−2*Vgs)*R5/R6で表される。このノード134の電位は、前述のようにノード132の電位が+HV−|VGSp|となるように定められる。すなわち、(VDD−2*Vgs)*R5/R6＝|VGSp|+|Vgs136|を満たすようにR5、R6を決定する。この|Vgs136|はソースフォロワ動作する高耐圧pチャネルMOSFET136のゲート−ソース間電圧のことを指す。高耐圧nチャネルMOSFET130は、カレントミラー128のコピー先の低耐圧nチャネルMOSFETのドレイン−ソース間に絶対定格以上の高電圧が印加されるのを防ぐために挿入してあり、高耐圧nチャネルMOSFET120と同様に(R4/(R3+R4)−1)*VDDで表されるゲート電位は高耐圧nチャネルMOSFET130が適切に動作するようにR3、R4を設定する。容量C1は高耐圧pチャネルMOSFET136のゲート電位安定化を目的に挿入してある。容量C2はソースフォロワ出力であるノード132と＋HVとの間に挿入され、高耐圧pチャネルMOSFET200のゲートを駆動するために出力駆動能力が高められたBuffer126で消費される瞬時電流を供給するバイパスコンデンサとして機能する。
【００２４】
カレントミラー118、128において−VDDをソース側基準電圧としているため、上凸電圧出力パルス制御用論理入力端子INPから高耐圧pチャネルMOSFET200の信号経路は+HV=0Vのダンパー動作チャネルとしても動作可能であり、+HVは0〜+200V程度まで任意に可変できる。
【００２５】
次に、下凸電圧出力パルス制御用論理入力端子INNから高耐圧nチャネルMOSFET202の信号経路に関して説明する。動作原理は前述した上凸電圧出力パルス制御用論理入力端子INPから高耐圧pチャネルMOSFET200の信号経路と基本的に同一である。
【００２６】
図２において、電圧レベル変換部102は、INNに入力されたVLLの電圧パルス振幅を次段の電圧−電流変換部106の動作電源電圧に等しいVDDに変換する。すなわち、INNでのハイレベル入力電圧Vih=VLL、ローレベル入力電圧Vil=0Vは電圧レベル変換部102の出力140ではそれぞれローレベル出力電圧Vol=0V、ハイレベル出力電圧Voh=VDDとなる。この変換はラッチ回路142により実現される。
【００２７】
電圧−電流変換部106は、前段の電圧レベル変換部102の出力電圧パルス信号を電流パルス信号に変換する。106はBuffer144と、抵抗R8、R9、R10と、カレントミラー回路146と、高耐圧pチャネルMOSFET148とで構成される。電圧レベル変換部102の出力140がハイレベルのときは、カレントミラー146がVDDを基準電圧としているので抵抗R8には電位差が生じず、カレントミラー146のコピー元には電流は流れない。一方、出力140がローレベルのときは抵抗R8の両端にはVDD−2*Vgsの電位差が生じ、(VDD−2*Vgs)/R8で表される電流が流れる。このVgsはカレントミラー146を構成する低耐圧pチャネルMOSFETのゲート−ソース間電圧を指す。すなわち、出力140での電圧パルスはこの抵抗R8により電流パルスに変換される。高耐圧pチャネルMOSFET148は、カレントミラー146のコピー先の低耐圧pチャネルMOSFETのドレイン−ソース間に絶対定格以上の高電圧が印加されるのを防ぐために挿入してあり、R10/(R9+R10)*VDDで表されるゲート電位は高耐圧pチャネルMOSFET148が適切に動作するようにR9、R10を設定する。本電圧−電流変換部106は、前述した上凸電圧出力パルス制御用の電圧−電流変換部104のカレントミラー118に相当する電流折返しが不要である。このため、その電流折返しによって生じる伝播遅延を補償するBuffer144を遅延Bufferとして信号経路に挿入して、上凸電圧出力パルス経路との伝播遅延時間差を補償している。
【００２８】
電流−電圧変換部110は、前段の電圧−電流変換部106の出力電流パルス信号を電圧パルス振幅VGSnで、かつ次段の振動子駆動回路部20の高耐圧nチャネルMOSFET202のソース端子印加電圧-HVに等しいローレベル出力電圧Vol=-HVを有する電圧パルス信号に変換する。ここで、VGSnは高耐圧nチャネルMOSFET202が動作するのに最適なゲート−ソース間印加電圧のことを指す。110は電流−電圧変換、及びBufferを行う150と、振動子駆動回路部20の高耐圧nチャネルMOSFET202のゲートを駆動する振幅VGSnを−HVを基準電位として生成する152とで構成される。前述の電圧−電流変換部106にて生成された電流パルスは150の抵抗R13により再び電圧パルスに変換される。カレントミラー146のミラー比を１：１とした場合、抵抗R13にて変換される電圧パルス振幅は(VDD−2*Vgs)*R13/R8で表される。この電圧パルスは150のBuffer154への入力電圧となり、通常この電圧パルス振幅はVGSnと同じに設定される。Buffer154の出力電圧GNの振幅は前述のように高耐圧nチャネルMOSFET202のゲートを駆動する振幅であることからVGSnである必要があり、このBuffer154のノード156で決まるハイレベル出力電圧−HV+VGSnは152にて生成される。152は、カレントミラー158と、抵抗R11、R12と、容量C3、C4と、高耐圧pチャネルMOSFET160と、高耐圧nチャネルMOSFET162とで構成される。カレントミラー158のコピー元に流れる電流は(VDD−2*Vgs)/R11で表される。このVgsはカレントミラー158を構成する低耐圧pチャネルMOSFETのゲート−ソース間電圧を指す。カレントミラー158のミラー比を１：１とした場合、抵抗R12にて変換されるノード164の電位は−HV+(VDD−2*Vgs)*R12/R11で表される。このノード164の電位は、前述のようにノード156の電位が−HV+VGSnとなるように定められる。すなわち、(VDD−2*Vgs)*R12/R11＝VGSn+Vgs162を満たすようにR11、R12を決定する。このVgs162はソースフォロワ動作する高耐圧nチャネルMOSFET162のゲート−ソース間電圧のことを指す。高耐圧pチャネルMOSFET160は、カレントミラー158のコピー先の低耐圧pチャネルMOSFETのドレイン−ソース間に絶対定格以上の高電圧が印加されるのを防ぐために挿入してあり、高耐圧pチャネルMOSFET148と同様にR10/(R9+R10)*VDDで表されるゲート電位は高耐圧pチャネルMOSFET160が適切に動作するようにR9、R10を設定する。容量C3は高耐圧nチャネルMOSFET162のゲート電位安定化を目的に挿入してある。容量C4はソースフォロワ出力であるノード156と−HVとの間に挿入され、高耐圧nチャネルMOSFET202のゲートを駆動するために出力駆動能力が高められたBuffer154で消費される瞬時電流を供給するバイパスコンデンサとして機能する。
【００２９】
カレントミラー146、158において+VDDをソース側基準電圧としているため、下凸電圧出力パルス制御用論理入力端子INNから高耐圧nチャネルMOSFET202の信号経路は−HV=0Vのダンパー動作チャネルとしても動作可能であり、−HVは0〜−200V程度まで任意に可変できる。
【００３０】
次に、振動子駆動回路部20に関して説明する。図２において、振動子駆動回路部20は、高耐圧pチャネルMOSFET200と、高耐圧nチャネルMOSFET202と、高耐圧ダイオード204、206と、抵抗208、210と、ツェナーダイオード212、214とで構成される。高耐圧pチャネルMOSFET200、及び高耐圧nチャネルMOSFET202は、前述のようにゲート駆動回路部10のノードGP及びGNにおける出力電圧パルスによってそれぞれのゲートが駆動される。
【００３１】
図３に示すように、ゲート駆動回路部10と振動子駆動回路部20との対から成る送信回路をチャネルの一単位としてそのチャネルを複数（１〜ｎ）備え、複数のチャネル１〜ｎに相当するｎ個の送信回路が単一の半導体基板上に一体に形成されて構成される。具体的には、本送信回路は図１に示す回路を単位チャネルとして、ドライバ動作チャネルやダンパー動作チャネルの複数の出力端子OUTを短絡した構成で実施される場合があるので、高耐圧pチャネルMOSFET200、及び高耐圧nチャネルMOSFET202のドレイン出力は、それぞれ高耐圧ダイオード204、206を介した後に短絡して１つの出力OUTとする構成をとることで、異チャネル間の出力信号分離を行っている。抵抗208、210、及びツェナーダイオード212、214はそれぞれ高耐圧pチャネルMOSFET200、及び高耐圧nチャネルMOSFET202のゲート−ソース間過電圧印加を保護する目的で挿入している。
【００３２】
このように本発明によれば、0〜±200V程度まで上凸、下凸の出力バースト動作、及びダンパー動作が可能な送信回路を、図１に示す回路を単位チャネルとして複数チャネルを単結晶シリコンのような単一の半導体基板上に形成したモノリシックICとして実現することができる。
【００３３】
尚、本実施例は図１において、上凸、若しくは下凸のどちらか一方の極性の電圧出力パルスで駆動できる構成、すなわち上凸電圧出力パルス制御用論理入力端子INPから高耐圧pチャネルMOSFET200の信号経路、若しくは下凸電圧出力パルス制御用論理入力端子INNから高耐圧nチャネルMOSFET202の信号経路のみでも実施できる。
【００３４】
また、本実施例が図３に示すような、複数の出力端子OUTを短絡した構成で実施される場合、複数チャネルをそれぞれ異なる±HVに適切に設定した組み合わせを１つのチャネルとして、バースト波形より高品質な擬似ガウシアン波形を出力することも可能である。
【００３５】
また、本実施例において、図１の振動子駆動回路部20の高耐圧pチャネルMOSFET200、及び高耐圧nチャネルMOSFET202はバイポーラトランジスタやIGBTといった他のトランジスタにも置き換え可能であることから、本実施例に示す高電圧パルス発生回路の他に出力負荷を電流駆動するドライバ回路としても実施可能である。
【００３６】
以上、本実施例によれば、超音波診断装置用途に適した0V〜±200V程度の出力パルス振幅可変範囲を有する送信回路（ドライバ回路）を、ゲート駆動回路部と振動子駆動回路部との直流的接続により、外付容量不要による単位チャネル当りの必要端子数削減および実装制約緩和を図り、また可能な限り低耐圧トランジスタを用いたことによる単位チャネル当りの半導体基板面積低減を図った形で実現できる。このことから、複数チャネルを集積した半導体集積回路装置を小チップ面積で実現できるという効果が得られる。
【図面の簡単な説明】
【００３７】
【図１】本発明を適用した送信回路のブロック構成図である。
【図２】本発明を適用した送信回路の具体的な構成例を示す図である。
【図３】図１の回路をチャネルの一単位とした複数チャネル出力短絡送信回路の一例を示す図である。
【図４】本発明に先立って発明者独自の視点から従来の送信回路を捉え直した送信回路の構成図である。
【図５】本発明に先立って発明者独自の視点から従来の送信回路を捉え直した送信回路の構成図である。
【符号の説明】
【００３８】
INP…上凸電圧出力パルス制御用論理入力端子、INN…下凸電圧出力パルス制御用論理入力端子、OUT…出力端子、VLL…論理入力部電源、VDD…低圧部高電位側電源、−VDD…低圧部低電位側電源、+HV…高圧部高電位側電源、−HV…高圧部低電位側電源、GND…送信回路のグラウンド、 10…ゲート駆動回路部、20…振動子駆動回路部、30…振動子。
【特許請求の範囲】
【請求項１】
入力端子と、
前記入力端子に接続され、前記入力端子から入力された第１の基準電位を有する第１の電圧パルス信号を前記第１の基準電位より高い第２の基準電位を有する第２の電圧パルス信号に変換して出力する第１の駆動回路部と、
前記第１の駆動回路部の出力に接続され、前記第２の基準電位と接地電位との電位差を振幅として外部の出力負荷を駆動する第４の電圧パルス信号を、前記第１の駆動回路部の出力から入力された前記第２の電圧パルス信号に基づいて生成して出力する第２の駆動回路部と、
前記第２の駆動回路部の出力に接続され、前記第２の駆動回路部が出力した前記第４の電圧パルス信号を前記出力負荷に出力する出力端子と
を具備して成り、
前記第１の駆動回路部と前記第２の駆動回路部とは単一の半導体基板上に一体に集積化され、
前記第１の駆動回路部の出力と前記第２の駆動回路部の入力とは互いに直流電気的に結合され、
前記第１の駆動回路部は、前記第１の電圧パルス信号に基づく第３の電圧パルス信号を電流パルス信号に変換する電圧電流変換回路と、前記電圧電流変換回路の出力から入力された前記電流パルス信号を基準電位が前記第１の基準電位から前記第２の基準電位に変化するように前記第２の電圧パルス信号に変換する電流電圧変換回路とを含んで成る
ことを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
前記第１の駆動回路部よりも前記第２の駆動回路部のほうが高い耐圧を有することを特徴とする半導体集積回路装置。
【請求項３】
請求項２において、
前記第１の駆動回路部は前記入力端子と前記電圧電流変換回路の入力との間に接続された電圧レベル変換回路を更に含んで成り、
前記電圧レベル変換回路を通して、前記第１の基準電位と第1の振幅とを有する前記第１の電圧パルス信号が、前記第１の基準電位と第２の振幅とを有する前記第３の電圧パルス信号に変換される
ことを特徴とする半導体集積回路装置。
【請求項４】
請求項３において、
第１の電源電圧が印加されるよう構成された第１の電源電圧端子と、前記第１の電源電圧より高い第２の電源電圧が印加されるよう構成された第２の電源電圧端子と、第３の電源電圧が印加されるよう構成された第３の電源電圧端子とを更に具備して成り、
前記第１の駆動回路部の前記電圧レベル変換回路は前記第１および第３の電源電圧端子に接続され、前記第１の駆動回路部の前記電圧電流変換回路は前記第３の電源電圧端子に接続され、前記第１の駆動回路部の前記電流電圧変換回路は前記第２および第３の電源電圧端子に接続され、前記第２の駆動回路部は前記第２の電源電圧端子に接続され、
前記第２の駆動回路部は、前記第２の電圧パルス信号に基づいて、前記第２の電源電圧端子を介して前記第２の駆動回路部に印加される前記第２の電源電圧から前記第４の電圧パルス信号を生成する
ことを特徴とする半導体集積回路装置。
【請求項５】
請求項４において、
前記第２の電源電圧を基準として、前記第１の駆動回路部の前記電流電圧変換回路におけるソースフォロワ回路を含む内部電源回路により前記第２の駆動回路部の入力ゲート電圧振幅を生成することを特徴とする半導体集積回路装置。
【請求項６】
請求項１において、
前記出力負荷は超音波振動子であり、前記第２の駆動回路部は前記超音波振動子を駆動する振動子駆動回路部であり、前記第１の駆動回路部は前記振動子駆動回路部を構成する入力ゲートを駆動するゲート駆動回路部であり、前記ゲート駆動回路部および前記振動子駆動回路部をもって超音波診断装置用送信回路を構成することを特徴とする半導体集積回路装置。
【請求項７】
請求項６において、
前記ゲート駆動回路部と前記振動子駆動回路部との対から成る前記送信回路をチャネルの一単位として前記チャネルを複数備え、複数の前記チャネルに相当する複数の前記送信回路が単一の半導体基板上に一体に形成されて成ることを特徴とする半導体集積回路装置。
【請求項８】
第１の耐圧を有する第１の駆動回路部と、
前記第１の駆動回路部の後段に接続され、前記第１の耐圧より高い第２の耐圧を有する第２の駆動回路部と
を具備して成り、
前記第１の駆動回路部は、前記第１の基準電位を有する入力電圧信号を電流に変換する電圧電流変換回路と、前記電流信号を前記第１の基準電位より高い第２の基準電位を有する電圧信号に変換する電流電圧変換回路とを含んで成る
ことを特徴とする半導体集積回路装置。
【請求項９】
請求項８において、
前記第２の駆動回路部を駆動するのに必要な電圧と一定の差を保った出力電圧を電圧パルス振幅とする前記電圧信号を前記第２の駆動回路部に出力することを特徴とする半導体集積回路装置。
【請求項１０】
請求項９において、
前記第１の駆動回路部は、前記電圧電流変換回路の入力側に接続された電圧レベル変換回路を更に含んで成り、かつ、入力された第１の基準電位を有する第１の電圧パルス信号を前記第１の基準電位より高い第２の基準電位を有する第２の電圧パルス信号に変換して出力するよう構成され、
前記電圧レベル変換回路を通して前記第１の基準電位と第1の振幅とを有する前記第１の電圧パルス信号が前記第１の基準電位と第２の振幅とを有する第３の電圧パルス信号に変換され、前記電圧電流変換回路および前記電流電圧変換回路を通して前記第３の電圧パルス信号が前記第２の電圧パルス信号に変換される
ことを特徴とする半導体集積回路装置。
【請求項１１】
請求項１０において、
第１の電源電圧が印加されるよう構成された第１の電源電圧端子と、前記第１の電源電圧より高い第２の電源電圧が印加されるよう構成された第２の電源電圧端子と、第３の電源電圧が印加されるよう構成された第３の電源電圧端子とを更に具備して成り、
前記第１の駆動回路部は前記第１、第２、および第３の電源電圧端子に接続され、前記第２の駆動回路部は前記第２の電源電圧端子に接続され、
前記第２の駆動回路部は、前記第２の電圧パルス信号に基づいて、前記第２の電源電圧端子を介して前記第２の駆動回路部に印加される前記第２の電源電圧から前記第４の電圧パルス信号を生成する
ことを特徴とする半導体集積回路装置。
【請求項１２】
請求項１１において、
前記第２の駆動回路部に印加される前記第２の電源電圧を基準として、ソースフォロワ回路を含む内部電源回路により前記第２の駆動回路部の入力ゲート電圧振幅を生成することを特徴とする半導体集積回路装置。
【請求項１３】
請求項８において、
前記第２の駆動回路部は超音波振動子を駆動する振動子駆動回路部であり、前記第１の駆動回路部は前記振動子駆動回路部を構成する入力ゲートを駆動するゲート駆動回路部であり、前記ゲート駆動回路部および前記振動子駆動回路部をもって超音波診断装置用送信回路を構成し、
前記ゲート駆動回路部と前記振動子駆動回路部との対から成る前記送信回路をチャネルの一単位として前記チャネルを複数備え、複数の前記チャネルに相当する複数の前記送信回路が単一の半導体基板上に一体に形成されて成る
ことを特徴とする半導体集積回路装置。
【請求項１４】
第１の耐圧を有する第１の駆動回路部と、
前記第１の駆動回路部の後段に接続され、前記第１の耐圧より高い第２の耐圧を有する第２の駆動回路部と
を具備して成り、
前記第１の駆動回路部は、第１、第２、および第３の動作電圧で動作するよう構成され、所定の第３の電位に基づき所定の電位差を有する第２の電位を生成する回路を有する
ことを特徴とする半導体集積回路装置。
【請求項１５】
請求項１４において、
前記第２の駆動回路部は前記第２の電位を動作電圧として動作し、
前記第１の駆動回路部から前記第２の駆動回路部への信号伝達は、入力電圧信号を電流に変換する電圧電流変換回路と、前記電流信号を電圧信号に変換する電流電圧変換回路とによって行われる
ことを特徴とする半導体集積回路装置。
【請求項１６】
請求項１５において、
前記第１の駆動回路部は、前記電圧電流変換回路の入力側に接続された電圧レベル変換回路を更に含んで成り、かつ、入力された第１の基準電位を有する第１の電圧パルス信号を前記第１の基準電位より高い第２の基準電位を有する第２の電圧パルス信号に変換して出力するよう構成され、
前記電圧レベル変換回路を通して前記第１の基準電位と第1の振幅とを有する前記第１の電圧パルス信号が前記第１の基準電位と第２の振幅とを有する第３の電圧パルス信号に変換され、前記電圧電流変換回路および前記電流電圧変換回路を通して前記第３の電圧パルス信号が前記第２の電圧パルス信号に変換される
ことを特徴とする半導体集積回路装置。
【請求項１７】
請求項１６において、
第１の電源電圧が印加されるよう構成された第１の電源電圧端子と、前記第１の電源電圧より高い第２の電源電圧が印加されるよう構成された第２の電源電圧端子と、第３の電源電圧が印加されるよう構成された第３の電源電圧端子とを更に具備して成り、
前記第１の駆動回路部は前記第１、第２、および第３の電源電圧端子に接続され、前記第２の駆動回路部は前記第２の電源電圧端子に接続され、
前記第２の駆動回路部は、前記第２の電圧パルス信号に基づいて、前記第２の電源電圧端子を介して前記第２の駆動回路部に印加される前記第２の電源電圧から前記第４の電圧パルス信号を生成する
ことを特徴とする半導体集積回路装置。
【請求項１８】
請求項１７において、
前記第２の駆動回路部に印加される前記第２の電源電圧を基準として、ソースフォロワ回路を含む内部電源回路により前記第２の駆動回路部の入力ゲート電圧振幅を生成することを特徴とする半導体集積回路装置。
【請求項１９】
請求項１４において、
前記第２の駆動回路部は超音波振動子を駆動する振動子駆動回路部であり、前記第１の駆動回路部は前記振動子駆動回路部を構成する入力ゲートを駆動するゲート駆動回路部であり、前記ゲート駆動回路部および前記振動子駆動回路部をもって超音波診断装置用送信回路を構成し、
前記ゲート駆動回路部と前記振動子駆動回路部との対から成る前記送信回路をチャネルの一単位として前記チャネルを複数備え、複数の前記チャネルに相当する複数の前記送信回路が単一の半導体基板上に一体に形成されて成る
ことを特徴とする半導体集積回路装置。
【請求項１】
入力端子と、
前記入力端子に接続され、前記入力端子から入力された第１の基準電位を有する第１の電圧パルス信号を前記第１の基準電位より高い第２の基準電位を有する第２の電圧パルス信号に変換して出力する第１の駆動回路部と、
前記第１の駆動回路部の出力に接続され、前記第２の基準電位と接地電位との電位差を振幅として外部の出力負荷を駆動する第４の電圧パルス信号を、前記第１の駆動回路部の出力から入力された前記第２の電圧パルス信号に基づいて生成して出力する第２の駆動回路部と、
前記第２の駆動回路部の出力に接続され、前記第２の駆動回路部が出力した前記第４の電圧パルス信号を前記出力負荷に出力する出力端子と
を具備して成り、
前記第１の駆動回路部と前記第２の駆動回路部とは単一の半導体基板上に一体に集積化され、
前記第１の駆動回路部の出力と前記第２の駆動回路部の入力とは互いに直流電気的に結合され、
前記第１の駆動回路部は、前記第１の電圧パルス信号に基づく第３の電圧パルス信号を電流パルス信号に変換する電圧電流変換回路と、前記電圧電流変換回路の出力から入力された前記電流パルス信号を基準電位が前記第１の基準電位から前記第２の基準電位に変化するように前記第２の電圧パルス信号に変換する電流電圧変換回路とを含んで成る
ことを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
前記第１の駆動回路部よりも前記第２の駆動回路部のほうが高い耐圧を有することを特徴とする半導体集積回路装置。
【請求項３】
請求項２において、
前記第１の駆動回路部は前記入力端子と前記電圧電流変換回路の入力との間に接続された電圧レベル変換回路を更に含んで成り、
前記電圧レベル変換回路を通して、前記第１の基準電位と第1の振幅とを有する前記第１の電圧パルス信号が、前記第１の基準電位と第２の振幅とを有する前記第３の電圧パルス信号に変換される
ことを特徴とする半導体集積回路装置。
【請求項４】
請求項３において、
第１の電源電圧が印加されるよう構成された第１の電源電圧端子と、前記第１の電源電圧より高い第２の電源電圧が印加されるよう構成された第２の電源電圧端子と、第３の電源電圧が印加されるよう構成された第３の電源電圧端子とを更に具備して成り、
前記第１の駆動回路部の前記電圧レベル変換回路は前記第１および第３の電源電圧端子に接続され、前記第１の駆動回路部の前記電圧電流変換回路は前記第３の電源電圧端子に接続され、前記第１の駆動回路部の前記電流電圧変換回路は前記第２および第３の電源電圧端子に接続され、前記第２の駆動回路部は前記第２の電源電圧端子に接続され、
前記第２の駆動回路部は、前記第２の電圧パルス信号に基づいて、前記第２の電源電圧端子を介して前記第２の駆動回路部に印加される前記第２の電源電圧から前記第４の電圧パルス信号を生成する
ことを特徴とする半導体集積回路装置。
【請求項５】
請求項４において、
前記第２の電源電圧を基準として、前記第１の駆動回路部の前記電流電圧変換回路におけるソースフォロワ回路を含む内部電源回路により前記第２の駆動回路部の入力ゲート電圧振幅を生成することを特徴とする半導体集積回路装置。
【請求項６】
請求項１において、
前記出力負荷は超音波振動子であり、前記第２の駆動回路部は前記超音波振動子を駆動する振動子駆動回路部であり、前記第１の駆動回路部は前記振動子駆動回路部を構成する入力ゲートを駆動するゲート駆動回路部であり、前記ゲート駆動回路部および前記振動子駆動回路部をもって超音波診断装置用送信回路を構成することを特徴とする半導体集積回路装置。
【請求項７】
請求項６において、
前記ゲート駆動回路部と前記振動子駆動回路部との対から成る前記送信回路をチャネルの一単位として前記チャネルを複数備え、複数の前記チャネルに相当する複数の前記送信回路が単一の半導体基板上に一体に形成されて成ることを特徴とする半導体集積回路装置。
【請求項８】
第１の耐圧を有する第１の駆動回路部と、
前記第１の駆動回路部の後段に接続され、前記第１の耐圧より高い第２の耐圧を有する第２の駆動回路部と
を具備して成り、
前記第１の駆動回路部は、前記第１の基準電位を有する入力電圧信号を電流に変換する電圧電流変換回路と、前記電流信号を前記第１の基準電位より高い第２の基準電位を有する電圧信号に変換する電流電圧変換回路とを含んで成る
ことを特徴とする半導体集積回路装置。
【請求項９】
請求項８において、
前記第２の駆動回路部を駆動するのに必要な電圧と一定の差を保った出力電圧を電圧パルス振幅とする前記電圧信号を前記第２の駆動回路部に出力することを特徴とする半導体集積回路装置。
【請求項１０】
請求項９において、
前記第１の駆動回路部は、前記電圧電流変換回路の入力側に接続された電圧レベル変換回路を更に含んで成り、かつ、入力された第１の基準電位を有する第１の電圧パルス信号を前記第１の基準電位より高い第２の基準電位を有する第２の電圧パルス信号に変換して出力するよう構成され、
前記電圧レベル変換回路を通して前記第１の基準電位と第1の振幅とを有する前記第１の電圧パルス信号が前記第１の基準電位と第２の振幅とを有する第３の電圧パルス信号に変換され、前記電圧電流変換回路および前記電流電圧変換回路を通して前記第３の電圧パルス信号が前記第２の電圧パルス信号に変換される
ことを特徴とする半導体集積回路装置。
【請求項１１】
請求項１０において、
第１の電源電圧が印加されるよう構成された第１の電源電圧端子と、前記第１の電源電圧より高い第２の電源電圧が印加されるよう構成された第２の電源電圧端子と、第３の電源電圧が印加されるよう構成された第３の電源電圧端子とを更に具備して成り、
前記第１の駆動回路部は前記第１、第２、および第３の電源電圧端子に接続され、前記第２の駆動回路部は前記第２の電源電圧端子に接続され、
前記第２の駆動回路部は、前記第２の電圧パルス信号に基づいて、前記第２の電源電圧端子を介して前記第２の駆動回路部に印加される前記第２の電源電圧から前記第４の電圧パルス信号を生成する
ことを特徴とする半導体集積回路装置。
【請求項１２】
請求項１１において、
前記第２の駆動回路部に印加される前記第２の電源電圧を基準として、ソースフォロワ回路を含む内部電源回路により前記第２の駆動回路部の入力ゲート電圧振幅を生成することを特徴とする半導体集積回路装置。
【請求項１３】
請求項８において、
前記第２の駆動回路部は超音波振動子を駆動する振動子駆動回路部であり、前記第１の駆動回路部は前記振動子駆動回路部を構成する入力ゲートを駆動するゲート駆動回路部であり、前記ゲート駆動回路部および前記振動子駆動回路部をもって超音波診断装置用送信回路を構成し、
前記ゲート駆動回路部と前記振動子駆動回路部との対から成る前記送信回路をチャネルの一単位として前記チャネルを複数備え、複数の前記チャネルに相当する複数の前記送信回路が単一の半導体基板上に一体に形成されて成る
ことを特徴とする半導体集積回路装置。
【請求項１４】
第１の耐圧を有する第１の駆動回路部と、
前記第１の駆動回路部の後段に接続され、前記第１の耐圧より高い第２の耐圧を有する第２の駆動回路部と
を具備して成り、
前記第１の駆動回路部は、第１、第２、および第３の動作電圧で動作するよう構成され、所定の第３の電位に基づき所定の電位差を有する第２の電位を生成する回路を有する
ことを特徴とする半導体集積回路装置。
【請求項１５】
請求項１４において、
前記第２の駆動回路部は前記第２の電位を動作電圧として動作し、
前記第１の駆動回路部から前記第２の駆動回路部への信号伝達は、入力電圧信号を電流に変換する電圧電流変換回路と、前記電流信号を電圧信号に変換する電流電圧変換回路とによって行われる
ことを特徴とする半導体集積回路装置。
【請求項１６】
請求項１５において、
前記第１の駆動回路部は、前記電圧電流変換回路の入力側に接続された電圧レベル変換回路を更に含んで成り、かつ、入力された第１の基準電位を有する第１の電圧パルス信号を前記第１の基準電位より高い第２の基準電位を有する第２の電圧パルス信号に変換して出力するよう構成され、
前記電圧レベル変換回路を通して前記第１の基準電位と第1の振幅とを有する前記第１の電圧パルス信号が前記第１の基準電位と第２の振幅とを有する第３の電圧パルス信号に変換され、前記電圧電流変換回路および前記電流電圧変換回路を通して前記第３の電圧パルス信号が前記第２の電圧パルス信号に変換される
ことを特徴とする半導体集積回路装置。
【請求項１７】
請求項１６において、
第１の電源電圧が印加されるよう構成された第１の電源電圧端子と、前記第１の電源電圧より高い第２の電源電圧が印加されるよう構成された第２の電源電圧端子と、第３の電源電圧が印加されるよう構成された第３の電源電圧端子とを更に具備して成り、
前記第１の駆動回路部は前記第１、第２、および第３の電源電圧端子に接続され、前記第２の駆動回路部は前記第２の電源電圧端子に接続され、
前記第２の駆動回路部は、前記第２の電圧パルス信号に基づいて、前記第２の電源電圧端子を介して前記第２の駆動回路部に印加される前記第２の電源電圧から前記第４の電圧パルス信号を生成する
ことを特徴とする半導体集積回路装置。
【請求項１８】
請求項１７において、
前記第２の駆動回路部に印加される前記第２の電源電圧を基準として、ソースフォロワ回路を含む内部電源回路により前記第２の駆動回路部の入力ゲート電圧振幅を生成することを特徴とする半導体集積回路装置。
【請求項１９】
請求項１４において、
前記第２の駆動回路部は超音波振動子を駆動する振動子駆動回路部であり、前記第１の駆動回路部は前記振動子駆動回路部を構成する入力ゲートを駆動するゲート駆動回路部であり、前記ゲート駆動回路部および前記振動子駆動回路部をもって超音波診断装置用送信回路を構成し、
前記ゲート駆動回路部と前記振動子駆動回路部との対から成る前記送信回路をチャネルの一単位として前記チャネルを複数備え、複数の前記チャネルに相当する複数の前記送信回路が単一の半導体基板上に一体に形成されて成る
ことを特徴とする半導体集積回路装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００８−２５２４３６（Ｐ２００８−２５２４３６Ａ）
【公開日】平成２０年１０月１６日（２００８．１０．１６）
【国際特許分類】
【出願番号】特願２００７−９０２０７（Ｐ２００７−９０２０７）
【出願日】平成１９年３月３０日（２００７．３．３０）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
【公開日】平成２０年１０月１６日（２００８．１０．１６）
【国際特許分類】
【出願日】平成１９年３月３０日（２００７．３．３０）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
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