撮像装置
【課題】 速写性を重視したうえで、連写等の駆動モードでの挙動が駒毎に変化する場合でも、各々の駒での画質劣化を抑え、好適な画像を得る。
【解決手段】 同一モード内で連続的に撮像動作を行う場合で、所定駒前後で、使用するシェーディング補正等の補正データを変更する。
【解決手段】 同一モード内で連続的に撮像動作を行う場合で、所定駒前後で、使用するシェーディング補正等の補正データを変更する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳイメージセンサー等の撮像素子を用いた撮像装置に関するものであり、特に、連写等の撮影モードを備えた撮像装置に関するものである。
【背景技術】
【０００２】
近年、デジタルカメラは、使用している撮像素子の高画素化が進んでおり、それに伴い、撮像素子内の配線等の狭ピッチ化が必要となり、配線抵抗等が高くなる傾向がある。
【０００３】
その影響により、起動時の電源変動が大きく発生するため、電源投入から撮影開始まで、電源安定までの時間を充分確保することが好ましい。
【０００４】
しかし、一方では、シャッターチャンスを逃さないよう、速写性が求められており、撮影開始時のタイムラグを短くすることも求められている。
【０００５】
そこで、電源変動が起こる前提で各種駆動を行い、電源変動により発生する画質への影響を補正により対処する方法が取られる場合がある。
【０００６】
上記の撮像装置の概略の駆動および補正対応について、図７乃至図８を用いて説明する。
【０００７】
図７は、一般的な撮像素子であるところのＣＭＯＳセンサーの等価回路例である。
【０００８】
同図において、Ｓ１１は画素であり、該画素Ｓ１１と同一構造の画素（Ｓ２１・・・Ｓｍ１）は垂直出力線１３に対して複数個接続されている。該画素内にはフォトダイオード（ＰＤ）１、転送スイッチ（ＴＸ）２、リセットスイッチ（ＴＲＥＳ）３、画素アンプを構成するソースフォロア（ＳＦ）であるところの増幅トランジスタ１０および負荷電流源７ならびに第１のスイッチ８である。
【０００９】
また、行選択スイッチ（ＴＳＥＬ）６が設けてあり、転送スイッチ（ＴＸ）２のゲートはΦＴＸに接続されている。
【００１０】
リセットスイッチ３のゲートはΦＲＥＳに接続され、行選択スイッチ６のゲートはΦＳＥＬに接続されている。
【００１１】
なお、上記回路構成が複数列（画素Ｓ１乃至Ｓｍｎ、垂直出力線１３乃至１３ｎ等）配設されている。
【００１２】
光電変換は該ＰＤ１でおこなわれ、光量電荷の蓄積期間中はＴＸ２はＯＦＦ状態であり、画素アンプを構成するＳＦ１０のゲートにはこのＰＤ１で光電変換された電荷は転送されない。該画素アンプを構成するＳＦ１０のゲートにある電荷蓄積部であるところのフローティングディフュージョン領域（ＦＤ）１１は、蓄積開始前に該ＴＲＥＳ３がＯＮし、適当な電圧に初期化される。
【００１３】
すなわち、これがダークレベルとなる。
【００１４】
次に同時に該ＴＳＥＬ６がＯＮになると、負荷電流源７とスイッチ８と該画素アンプを構成するＳＦ１０が動作状態になり、ここで該ＴＸ２をＯＮさせることで該ＰＤ１に蓄積されていた電荷は、該画素アンプを構成するＳＦ１０のゲートであるＦＤ１１に転送される。
【００１５】
ここで、選択行の出力が垂直出力線１３上に発生する。この出力は転送ゲート１５ａ，１５ｂを介して、信号蓄積部１６に蓄積される。信号蓄積部１６に一時記憶された出力は不図示の水平走査回路によって順次出力アンプ部へ読み出される。
【００１６】
図８が図７の該ＣＭＯＳセンサーの撮像動作の詳細タイミングチャートである。
【００１７】
まず、ＣＭＯＳセンサーの撮像開始となるスイッチ（ここでは／ＳＷ２と称する）がＯＮされることで、撮像系の電源ＶＤＤが供給される。
【００１８】
電源ＶＤＤは立上りの突入電流等の影響により、安定するまでには期間Ｔ０’を有する。
【００１９】
しかしながら、電源投入から期間Ｔ０’を待ったのちの動作開始を行なうと、レリーズタイムラグが長くなる為、期間Ｔ０’より早い期間Ｔ０でセンサーの撮像動作を開始する。
【００２０】
電源投入から期間Ｔ０を経過したのち、全画素リセットを行なう。全画素リセットは期間Ｔ１のタイミングで、ΦＴＸ１乃至ΦＴＸｍをアクティブとし、全画素の該ＰＤ１の電荷は、該ＴＸ２を介して該ＳＦ１０のゲートに転送され、該ＰＤ１はリセットされる。同様のタイミング（Ｔ１期間）に、ΦＲＥＳ１乃至ΦＲＥＳｍをアクティブにすることで、ＳＦ１０のゲート（ＦＤ）１１の電位ＶＦＤは、リセット電源であるＶＤＤとほぼ同等のレベルになり、リセットされた状況となる（但し、このリセットされた状況はＶＤＤが変動過程にある。）。
【００２１】
また、この状態はＰＤ１のカソード電荷がＳＦ１０のゲートＦＤ１１に移って平均化された状態であるが、ＳＦ１０のゲートのキャパシタの容量成分を大きくすることで、ＰＤ１のカソードをリセットしたレベルと同様になる。
【００２２】
Ｔ１の終了と同時に、Ｔ２の期間、ＰＤ１への蓄積を行う。
【００２３】
Ｔ２の期間内には不図示のシャッターが開口し、ＣＭＯＳセンサーへの露光が行なわれる（該シャッターが開口していない期間はシャッターによる遮光状態で駆動されている。）。
【００２４】
蓄積時間Ｔ２が終了すると、該ＰＤ１の光電荷の蓄積を終了する。この状態では該ＰＤ１に電荷が蓄積されている。
【００２５】
次に各ライン毎に読み出しがスタートする（電源変動は、該読み出しが開始される前には安定している。）。
【００２６】
時間Ｔ３の期間、ΦＳＥＬ（ｍ）がアクティブになり該ＴＳＥＬ６がオンし、ｍ行目につながっている全ての画素の該画素アンプで構成されるＳＦ１０が動作状態になる。
【００２７】
ここで、該画素アンプで構成されるＳＦ１０のゲートであるＦＤ１１はＴ４期間でΦＲＥＳ（ｍ）がアクティブになり、ＴＲＥＳ３がオンとなり、該ＳＦ１０のゲートＦＤ１１はリセットされる。すなわち、該垂直出力線１３にはこのダークレベルの信号が出力される。
【００２８】
次にΦＴＮ（ｍ）がアクティブになり、Ｔ４’期間に転送ゲート１５ｂがオンし、該信号蓄積部１５に保持される。この動作は、ｍ行につながっている全ての画素に対して同時並列に実行される。
【００２９】
該ダークレベルの信号出力を該信号蓄積部１５に保持するＴ４からＴ４’までの期間を『Ｎ読み』（ノイズ成分読み込み）という。
【００３０】
次にΦＴＮ（ｍ）をオフした後、Ｔ５期間、ΦＴＸ（ｍ）をアクティブにし、該ＰＤ１に蓄積されている電荷を、ＦＤ１１およびＳＦ１０を介して垂直出力線１３に蓄積した光信号レベルの信号が出力する。
【００３１】
続いて、Ｔ５’期間に転送ゲート１５ｂがオンし、該信号蓄積部１５に保持される。この動作は、ｍ行につながっている全ての画素に対して同時並列に実行される。
【００３２】
ここで、ΦＴＳがＴ５’期間だけアクティブになり、転送ゲート１５ａがオンし、信号レベルが該信号蓄積部１５に保持される。この動作は、ｎ行につながっている全ての画素に対して同時並列に実行される。
【００３３】
該信号レベルの信号出力を該信号蓄積部１５に保持するＴ５からＴ５’までの期間を『Ｓ読み』という。
【００３４】
該動作を終了した時点で、該信号蓄積部１５には、ｍ行につながっている全ての画素のダークレベルと信号レベルを保持しており、各画素間での信号レベルとダークレベルの差をとることでＳＦ１０のスレッシュホールド電圧（しきい値電圧）Ｖｔｈバラツキによる固定パターンノイズ（ＦＰＮ）や該ＴＲＥＳ３がリセット時に発生するＫＴＣノイズをキャンセルし、Ｓ／Ｎの高いノイズ成分を除去された信号が得られる。
【００３５】
すなわち、該信号蓄積部１６は信号成分に対してノイズ成分を差分する差分手段を備えている。
【００３６】
この信号を不図示の水平走査回路によって、該信号蓄積部１６に蓄積されたダークレベルと信号レベルの差信号を水平走査し、時系列的に出力される。これでｍ行の出力は終了である。同様に、ΦＳＥＬ（ｍ＋１），ΦＲＥＳ（ｍ＋１），ΦＴＸ（ｍ＋１），ΦＴＮ，ΦＴＳを図７に示す様にｍ行目と同様に駆動することで、ｍ＋１行目の信号を読み出すことができる。
【００３７】
該信号蓄積部１６から読み出された信号は後段の回路へ出力し、シェーディング補正等の補正処理や現像等の画像処理を行う。
【００３８】
前記図８で説明したとおり、電源ＶＤＤが投入された直後にリセットを実行した際のＶＦＤの電位は、ＶＤＤの変動過程にあるため、この状態ではＰＤ１にリセット電位が残り、蓄積後にダークレベルとして読み込みを行なう『Ｎ読み』での電位差“Ｘ”程度の影響を受けてしまう。
【００３９】
該電源変動の影響は、電源入力端子からの距離によりインピーダンスが異なることにより、画面内での影響度が位置により異なる、いわゆる、シェーディングとして発生する。
【００４０】
しかしながら、本現象の電位変動に関しては、電源投入毎に発生する電位変動は略安定しているため、上記シェーディングのズレを加味した補正値を備え、該補正値によるシェーディング補正を行うことで、画質劣化を回避することが可能となる（シェーディング補正に関しては、特許文献１で、基本動作およびモード毎の使用データ変更を記載されている。）。
【００４１】
上記に示した駆動例での水平シェーディングの一例を図９に示す。
【００４２】
図９（ａ）は、補正前の水平シェーディングを示しており、仮に電源安定状態（電源安定Ｔ０’期間）まで駆動を待った場合は（ａ−１）のようなシェーディングになるが、電源が安定する前のＴ０期間で駆動を始めた場合、（ａ−２）のようなシェーディングとなる。
【００４３】
図９（ｂ）は、補正用データを示しており、上記図９（ａ−２）に対応した電源変動を加味した補正データとなっている。
【００４４】
図９（ｃ）は、図９（ａ−２）を図９（ｂ）で補正した結果の補正後のシェーディングを示しており、水平方向にほぼ一定の出力となるため、電源変動でのシェーディングのズレはほぼ解消されることとなる。
【００４５】
垂直シェーディングに関しては、システムとして、センサーの遮光部であるところの周知のオプティカルブラック（ＯＢ）領域の出力を使用したクランプ処理を行い、リアルタイムに補正するのが一般的である。
【００４６】
該ＯＢクランプに関しては諸々の方法があるが、該処理の一例としてはアナログ・フロント・エンド（ＡＦＥ）を用いる場合について説明する。
【００４７】
図１０はアナログ・フロント・エンド（ＡＦＥ）の基本構成を示した図である。
【００４８】
８０１は該信号蓄積部から出力された撮像信号の入力端子であり、撮像素子１１４からのアナログ信号が入力される。このアナログ信号は、増幅回路８０２の非反転入力端子（＋）に供給され所定のゲインをかけられた後、Ａ／Ｄ変換回路８０３にてデジタル信号に変換され、出力端子８０４から後段の信号処理系へと出力される。ここで、ＯＢ画素信号が入力されるのに合わせてＯＢクランプパルスがＡＦＥに入力された場合、その時点から所定画素数分の画素信号の平均値を平均化回路８０５で算出する。次に減算器８０６でこの平均値からクランプ目標値を減算し、その結果から演算部８０７で補正値を演算し、Ｄ／Ａ変換器８０８にセットする。Ｄ／Ａ変換器８０８の出力が増幅回路８０２の反転入力端子（−）にフィードバックされることでオフセット調整が行われ、ダークレベルがクランプ目標値に調整される。
【００４９】
すなわち、ＡＦＥは、ＯＢ画素の信号を基に撮像素子１１４の画素信号をオフセット調整するオプティカルブラッククランプ処理と撮像素子１１４の画素信号をアナログからデジタルに変換する処理とを行う。
【００５０】
なお、このようなクランプ回路を備えた撮像装置は、画素信号のノイズの影響によるクランプノイズによって画質が劣化するのを避けるため、ＯＢクランプの時定数を大きくし、１回のＯＢクランプ動作前後でのダークレベルの変化が大きくならないようにしている。
【００５１】
また、ＣＭＯＳセンサーのＯＢクランプとしては水平ＯＢを使用して、各行の水平ＯＢレベルを一定の値に合わせていく。具体的には、水平走査期間において、不図示の制御手段からＡＦＥに対しＯＢクランプパルスを発生し、ＯＢクランプ処理を促す。ＡＦＥはＯＢクランプパルスが入力されると、その時点から所定画素数分の画素信号をサンプリングを行い、その平均値と所望のダーク出力値との差をオフセット調整回路にフィードバックする。該フィードバックは、キズやランダムノイズの影響を低減する為に、係数ｋ（ｋは１未満）を掛け、低周波のみの補正がかかるように設定されている。
【００５２】
図１１は、垂直シェーディングの補正前後のシェーディングの変化の一例を示している。
【００５３】
図１１（ａ）は補正前の垂直方向のシェーディングを示している。
【００５４】
図１１（ｂ）は前記のゆるやかなシェーディングを示しており、ＯＢクランプによって補正されるものである。
【００５５】
図１１（ｃ）は、図１１（ａ）に図１１（ｂ）のシェーディング相当の補正を行った（水平クランプにてゆるやかなダークシェーディングに追従して一律の黒レベル近辺にオフセットした）シェーディングを示している。
【００５６】
該動作により、画像の垂直方向のシェーディングは解消され、黒レベルは所望のダーク出力値に補正することが出来る。
【００５７】
以上のように、電源変動を加味した補正を行うことで、画質劣化させることなく速写性を向上させることができている。
【先行技術文献】
【特許文献】
【００５８】
【特許文献１】特許第４３０７３２０号明細書
【発明の概要】
【発明が解決しようとする課題】
【００５９】
しかしながら、上記対応を行なった場合に、電源変動状況が異なる撮影状態が発生した場合、その影響を補正しきれない場合が発生する。
【００６０】
上記問題の例として、連写モードでの駆動を図８を用いて説明する。
【００６１】
図１２は、連写モードでの簡易シーケンスを示したものであり、図８で説明した中のΦＲＥＳ（全画素分のＮ読み動作含む）と電源ＶＤＤ、ＦＤ電位であるＶＦＤを示している。
【００６２】
連写で動かそうとした場合、繰り返し撮影の駒間で電源を落とすと連写性能を低下させる要因となるため、１駒目の動作終了後、電源ＶＤＤをオフすることなく、２駒目の撮影動作に入っている。
【００６３】
したがって、１駒目は、電源投入でのリセット時の電源変動の影響で、ＶＦＤはリセット時と読み出し（『Ｎ読み』『Ｓ読み』）時で、電位差Ｘ１が発生する（図８説明と同様）。
【００６４】
しかしながら、２駒目撮影時には、リセット時に電源が安定した状態にあり、読み出し（『Ｎ読み』『Ｓ読み』）時との差はほとんどない（電位差Ｘ２）状態となってしまう。
【００６５】
この場合、１駒目は電源変動を加味した補正を行なうことで画質劣化を防ぐことができるが、２駒目以降は電源変動がないため、１駒目と同様の補正値を使用すると、ＶＦＤの影響にズレが生じるため、補正することで画質を劣化させてしまう可能性が発生してしまう。
【００６６】
上記に示した問題を水平シェーディングの一例として図１３に示す。
【００６７】
図１３（ａ）は、補正前の水平シェーディングを示しており、（ａ−１）は２駒目の電源安定状態でのシェーディングを示しており、（ａ−２）は１駒目の電源が安定する前のシェーディングを示している。
【００６８】
図１３（ｂ）は、補正用データを示しており、１駒目（上記図１３（ａ−２））に対応した電源変動を加味した補正データとなっている。
【００６９】
図１３（ｃ）は、補正後の水平シェーディングを示しており、１駒目（図１３（ａ−２））のシェーディングは図１３（ａ−２）に示すとおり目論見どおりほぼ一定の出力に補正できているが、２駒目（図１３（ａ−１））のシェーディングは、補正値にズレがあるため、補正残りが発生し、（図１３（ａ−１））のように、シェーディングが発生してしまう。
【００７０】
本問題を回避する方法として、リアルタイムでシェーディングデータを作成する方法があるが、データ作成等の処理時間により、連写の繰返し性能を低下させてしまう恐れもある。
【００７１】
また、垂直シェーディングに関しても、ＯＢクランプでリアルタイムに補正する為、所望のダーク出力値に補正できるが、クランプに使用するフィードバック係数ｋの設定により、補正する周波数が変わる。
【００７２】
１駒目の電源変動がある状況においては、垂直方向での変動が大きいことが考えられる（特に画面上部での変動が大きいことが考えられる）ので、高周波に対応できる係数を設定することが必要であるが、２駒目以降は電源変動が安定しており、高周波に対応できる係数を設定することで、他のノイズ（高ＩＳＯでのランダムノイズ等）による影響を受けやすくなる為、１駒目の設定が必ずしも最適とは限らない。
【００７３】
該垂直シェーディングの一例として図１４に示す。
【００７４】
図１４（ａ）は、補正前の１駒目の垂直シェーディングを示しており、画面上部に急激な変化が生じている。
【００７５】
図１４（ｂ）は、補正用データを示しており、高周波に対応する係数ｋ１を使用した場合の補正値と、低周波に対応する係数ｋ２を使用した補正値を示している。
【００７６】
係数ｋ１を使用した場合は上部の急激な変動に追従しているが、係数ｋ２を使用した場合には上部の変動に対応できていない。
【００７７】
図１４（ｃ）は、補正後の垂直シェーディングを示しており、係数ｋ１を使用した場合の補正後の垂直シェーディングは上部の沈みが目論見どおり補正できているが、係数ｋ２を使用した場合には上部の沈みが残ってしまう。
【００７８】
しかし、高周波対応の係数ｋ１を使用した場合のデメリットとしてはＯＢ部にランダムノイズが多い場合に、ノイズ分での変動を含んでクランプしてしまう為、高周波の横縞を作ってしまう可能性が高い。特に、連写等で連続撮影後半は駆動し続けることによる発熱もあるためランダムノイズの発生が多くなる可能性が高い。
【００７９】
本発明は、上記、速写性を重視した補正を考慮したうえで、連写時等の駆動モード変更がなされた場合でも、各々の駒での画質劣化を抑え、好適な画像を得ることができるようにするものである。
【００８０】
なお、本発明の実施例上は、水平シェーディング補正および垂直シェーディング補正に関するデータを同時に変更しているが、本発明は、それに限定されるものではなく、例えば、レイアウト的に抵抗値が高くなる水平方向のみの補正値変更でも何ら問題ない。
【課題を解決するための手段】
【００８１】
本発明は、第１に、撮像素子を使用し、撮影した画像を記録媒体に記録する撮像装置において、該撮像装置は選択的に切り替え可能な複数の撮影モードを備え、該撮影モードには少なくとも連続的に撮影動作を繰り返すことのできる連写モードを有し、該連写モード内での駆動において、所定駒前後で使用するシェーディング補正値を変更させる。
【００８２】
また、第２に、所定駒は、１駒目とし、１駒目を超えた場合にシェーディング補正値を変更する。
【００８３】
さらに、第３として、該撮像装置は、画像データを記録する記録媒体を備え、該所定駒は、記録媒体への書き込み動作を開始した後に撮影動作を行なう駒である。
【発明の効果】
【００８４】
本発明により、速写性を重視したうえで、連写等の駆動モードでの挙動が駒毎に変化する場合でも、各々の駒での画質劣化を抑え、好適な画像を得ることができる。
【図面の簡単な説明】
【００８５】
【図１】本発明の実施例における撮像装置の全体ブロック図
【図２】本発明の実施例における撮像装置の動作シーケンスフローチャート１
【図３】本発明の実施例における撮像装置の動作シーケンスフローチャート２
【図４】本発明の実施例におけるシェーディング補正例（水平）
【図５】本発明の実施例におけるシェーディング補正例（垂直）
【図６】本発明の実施例（変形例）における撮像装置の動作シーケンスフローチャート
【図７】一般的な撮像素子（ＣＭＯＳセンサー）の等価回路例
【図８】撮像素子（ＣＭＯＳセンサー）の撮像動作の詳細タイミングチャート
【図９】従来のシェーディング補正例（水平１）
【図１０】一般的な撮像装置に用いられるアナログ・フロント・エンド（ＡＦＥ）のブロック図
【図１１】従来のシェーディング補正例（垂直１）
【図１２】撮像素子（ＣＭＯＳセンサー）の撮像動作の連写モードの駆動概要
【図１３】従来のシェーディング補正例（水平２）
【図１４】従来のシェーディング補正例（垂直２）
【発明を実施するための形態】
【００８６】
［実施例１］
図１は実施の形態における撮像装置であるところの電子カメラの構成を示すブロック図である。
【００８７】
該図において、１１０は撮像素子１１４上に光学像を結像させるレンズ、１１１は該レンズ１１０の制御を行なうレンズ制御部である。
【００８８】
１１２はＣＭＯＳセンサー等であるところの撮像素子１１４の露光量を制御するシャッターである。
【００８９】
１１４は光学像を電気信号に変換する撮像素子であり、本実施例上は撮像素子１１４としてＣＭＯＳセンサーを使用している（該ＣＭＯＳセンサー１１４の詳細は既に図５にて説明済みであるため、ここでの詳細説明は割愛する。）。
【００９０】
１１６は撮像素子１１４から出力されるアナログ信号をＯＢクランプ等の処理を行い、ディジタル信号に変換するアナログ・フロント・エンド（ＡＦＥ）である（該ＡＦＥ１１６の詳細は既に図１０にて説明済みであるため、ここでの詳細説明は割愛する。）。
【００９１】
１１７はデジタルフロントエンド（ＤＦＥ）であり、各画素のデジタル出力を受けて補正や並び替え等をデジタル処理している。
【００９２】
１１８は制御信号を供給するタイミング発生回路である。
【００９３】
１２０は画像処理回路であり、ＡＦＥ１１６からのデータあるいはメモリ制御回路１２２からのデータに対して所定の画素補間処理や色変換処理を行う。
【００９４】
該１２０内には画像の補正等に使用するデータを展開するメモリ領域を含んだデータ演算領域１２０−１を備えており、画像処理の際に使用する補正データは後述するメモリ１５２より展開した状態で使用する。
【００９５】
１２２はメモリ制御回路であり、ＡＦＥ１１６、ＤＦＥ１１７、タイミング発生回路１１８、画像処理回路１２０、画像表示メモリ１２４、メモリ１３０を制御する。
【００９６】
１２４は画像表示メモリである。
【００９７】
１２８はＴＦＴ方式のＬＣＤからなる画像表示部である。
【００９８】
１３０は撮影された静止画像や動画像を格納するためのメモリであり、所定枚数の静止画像や所定時間の動画像を格納するのに十分な記憶容量を有している。
【００９９】
１４０は周知のシャッター１１２を制御するシャッター制御部である。
【０１００】
１４２はＡＦ（オートフォーカス）処理を行うための測距手段であるところの測距制御部、１４６はＡＥ（自動露出）処理を行うための測光手段であるところの測光制御部である。
【０１０１】
１５０は画像処理装置全体を制御するシステム制御回路であり、周知のＣＰＵなどを内蔵する。また、該システム制御回路には、各動作毎の撮影駒数を計測する撮影カウンタｃを備えている。
【０１０２】
１５２はシステム制御回路１５０の動作用の定数、変数、プログラムなどを記憶する記憶手段であるところのメモリであり、該メモリ１５２には予め設定されている水平シェーディング補正データＨＳＨＤ１およびＨＳＨＤ２、ＯＢクランプ時の係数ｋ１およびｋ２等が格納されている。
【０１０３】
ちなみに、ＨＳＨＤ１は、通常の駆動状態にて測定した結果を使用し、ＨＳＨＤ２は電源が安定した状態での特殊使用状態にて測定した結果を使用して求められたデータである。
【０１０４】
また、ｋ１は通常の駆動状態にて測定した場合の追従性に対応した係数であり、ｋ２は電源が安定した状態でのノイズの影響を低減できる係数である。
【０１０５】
１５４はシステム制御回路１５０でのプログラムの実行に応じて、動作状態やメッセージなどを表示する表示部である。
【０１０６】
１５６は後述するプログラムなどが格納された電気的に消去・記録可能なＥＥＰＲＯＭ等の記憶手段であるところの不揮発性メモリである。
【０１０７】
１６０はシステム制御回路１５０の各種動作指示を入力するための操作部であり、基本的なところで、押し込むことで段階的にオンし、撮影準備動作（ＡＦ、ＡＥ等）を行なうＳＷ１と、撮影動作（シャッター制御・蓄積動作・読み出し動作）乃至画像処理・記録動作を行なうＳＷ２からなるシャッタースイッチや、単写／連写を切り替える単写／連写スイッチ、各種システムに電源供給するためのメインスイッチ等が含まれている。
【０１０８】
１８０は電池検出回路やＤＣ−ＤＣコンバータ等から構成されている電源制御部、１８６はアルカリ電池やリチウム電池などからなる電源部である。
【０１０９】
１２００はメモリカードやハードディスクなどの着脱可能な記録媒体である。
【０１１０】
図２および図３は画像処理装置の撮影動作処理手順を示すフローチャートである。
【０１１１】
Ｓ１０１は、電池交換などの電源投入により、システム制御回路１５０はフラグや制御変数等を初期化し、各部に対して必要な所定の初期設定を行う。
【０１１２】
Ｓ１０２は、システム制御部１５０は、メインスイッチの設定位置を判別し、電源がＯＦＦに設定されているか否かを判別する。
【０１１３】
ステップＳ１０３は、電源がＯＦＦに設定されている場合、各表示部の表示を終了状態に変更し、フラグや制御変数などを含む必要なパラメータや設定値、設定モードを不揮発性メモリ５６に記録し、電源制御部１８２により画像表示部１２８を含む各部の不要な電源を遮断する等の所定の終了処理を行った後、ステップＳ１０２の処理に戻る。
【０１１４】
ステップＳ１０４は、既に設定されているＩＳＯ感度等の設定情報の読み出しを行なう。
【０１１５】
ステップＳ１０５は、ステップＳ１０２で電源ＯＮに設定されていた場合、システム制御回路１５０は電源制御部１８２により電池などの電源１８６の残容量や動作状況が問題があるか否かを判別し、問題があると判別された場合はステップＳ１０６へ、問題がないと判別された場合はステップＳ１０７へ移行する。
【０１１６】
ステップＳ１０６は、表示部１２８に画像の表示や音声の出力により所定の警告を行った後、ステップＳ１０２の処理に戻る。
【０１１７】
ステップＳ１０７は、モードダイアルスイッチ１６０の設定位置を判断し、モードダイアルスイッチ１６０が撮影モードに設定されているか否かを判別し、モードダイアルスイッチ１６０がその他のモードに設定されている場合は、ステップＳ１０８へ、モードダイアルスイッチ６０が撮影モードに設定されている場合はステップＳ１０９へ移行する。
【０１１８】
ステップＳ１０８は、選択されたモードに応じた処理を実行し、実行後にステップＳ１０２の処理に戻る。
【０１１９】
ステップＳ１０９は、記録媒体１２００が装着されているか否かの判断、記録媒体１２００に記録された画像データの管理情報の取得、および記録媒体１２００の動作状態が、記録媒体に対する画像データの記録再生動作に問題があるか否かを判別し、問題があると判別された場合は既に説明済みであるステップＳ１０６へ、問題がないと判別された場合はステップＳ１１０へ移行する。
【０１２０】
ステップＳ１１０は、単写撮影／連写撮影を選択する操作部１６８内の単写／連写スイッチの選択状態を調べる。
【０１２１】
本ステップＳ１１０では、単写撮影が選択されている場合はステップＳ１１１へ、低速連写撮影が選択されている場合はステップＳ１１２へ、高速連写撮影が選択されている場合はステップＳ１１３へ移行する。
【０１２２】
ステップＳ１１１は、単写／連写フラグを『単写』（本実施例では第一の撮影モード）に設定する。
【０１２３】
ステップＳ１１２は、単写／連写フラグを『連写』（本実施例では第二の撮影モードに含む）に設定する。
【０１２４】
上記ステップＳ１１１乃至Ｓ１１２における単写／連写フラグの設定状態は、システム制御回路５０の内部メモリあるいはメモリ１５２に記憶される。
【０１２５】
ステップＳ１１３は、表示部５４を用いて画像や音声により各種設定状態の表示を行う。ここで、画像表示部１２８の画像表示スイッチがＯＮである場合、画像表示部１２８を用いて画像や音声により各種設定状態を表示するようにしてもよい。
【０１２６】
ステップＳ１１４は、シャッタースイッチＳＷ１が押されているか否かを判別し、シャッタースイッチＳＷ１が押されていない場合、ステップＳ１０２の処理に戻り、シャッタースイッチＳＷ１が押されている場合は、ステップＳ１１５へ移行する。
【０１２７】
ステップＳ１１５は、測距処理を行って撮影レンズ１１０の焦点を被写体に合わせ、測光処理を行って絞り値およびシャッター速度を決定する周知の測距・測光処理を行う。
【０１２８】
ステップＳ１１７は、連写などで連続して撮影される場合の撮影駒数をカウントする撮影カウンタｃを初期化（“１”に設定）する。
【０１２９】
ステップＳ１１８は、シャッタースイッチＳＷ２が押されているか否かを判別し、シャッタースイッチＳＷ２が押されていない場合はステップＳ１１４へ、シャッタースイッチＳＷ２が押されている場合はステップＳ１１９へ移行する。
【０１３０】
ステップＳ１１９は、撮影カウンタｃをチェックし、撮影された駒が何駒目かを判定して、ｃが所定駒数以下（例えば１駒目以下）だったらステップＳ１２０へ、ｃが所定駒数より大きければ（例えば２駒目以上）だったらステップＳ１２１へ移行する。
【０１３１】
ステップＳ１２０は、予めメモリ１５２に保存されている水平シェーディング補正データＨＳＨＤ１およびＨＳＨＤ２、ＯＢクランプ時の係数ｋ１およびｋ２の中から、ＨＳＨＤ１およびｋ１を選択し、データ演算領域１２０−１の所定領域（ＨＳＨＤ、ｋ）に展開する。
【０１３２】
ここで選択される第１の補正データは、単写撮影時にも適応した補正データである。
【０１３３】
ステップＳ１２１は、予めメモリ１５２に保存されている水平シェーディング補正データＨＳＨＤ１およびＨＳＨＤ２、ＯＢクランプ時の係数ｋ１およびｋ２の中から、ＨＳＨＤ２およびｋ２を選択し、データ演算領域１２０−１メモリ１３０の所定領域（ＨＳＨＤ、ｋ）に展開する。
【０１３４】
ステップＳ１２２は、撮影した画像データの記憶可能な画像記憶バッファ領域がメモリ１３０にあるか否かを判別し、メモリ１３０の画像記憶バッファ領域内に新たな画像データの記憶可能な領域がないと判別された場合はステップＳ１２３へ、新たな画像データの記憶可能な領域があると判別された場合はステップＳ１２４へ移行する。
【０１３５】
ステップＳ１２３は、表示部５４に画像の表示や音声の出力により所定の警告を行った後、ステップＳ１０２の処理に戻る。
【０１３６】
ステップＳ１２４は、ＣＭＯＳセンサー１１４に電源供給を開始し、所定の制御信号を送ると共に、シャッター１１２を所定時間開口し、ＣＭＯＳセンサー１１４への露光動作を行なう撮影動作を行なう。
【０１３７】
該ステップＳ１２４では、読み出し動作も行い、後段のＡＦＥ１１６へ蓄積した電気信号の転送を行なう。その際にＡＦＥ１１６でのＯＢクランプ処理を行なうが、ＯＢクランプで使用するフィードバック係数は、ステップＳ１２０もしくはステップＳ１２１で選択し、データ演算領域１２０−１のｋ領域に展開した係数を使用する。
【０１３８】
また、本ステップでＣＭＯＳセンサー１１４への電源供給を行なっているが、連写フラグに従って、連続撮影動作を繰り返している間は、ＣＭＯＳセンサーへの電源はオフされない。
【０１３９】
ステップＳ１２５は、システム制御回路１５０は、データ演算領域１２０−１の所定領域に書き込まれた画像データの一部をメモリ制御回路１２２を介して読み出して現像処理を行うために必要なＷＢ（ホワイトバランス）積分演算処理、ＯＢ（オプティカルブラック）積分演算処理を行い、演算結果をシステム制御回路１５０の内部メモリあるいはメモリ１５２に記憶し、システム制御回路５０は、メモリ制御回路１２２、必要に応じて画像処理回路１２０を用いて、メモリ１３０の所定領域に書き込まれた撮影画像データを読み出し、システム制御回路１５０の内部メモリあるいはメモリ１５２に記憶した演算結果を用いて、ＡＷＢ（オートホワイトバランス）処理、ガンマ変換処理、色変換処理を含む各種現像処理を行う。
【０１４０】
現像処理では、ステップＳ１２０もしくはステップＳ１２１で選択し、データ演算領域１２０−１のＨＳＨＤ領域に展開した水平ダークシェーディング補正データを用いて減算処理を行うことにより、撮像素子１１４の固定パターンノイズ等を打ち消すダーク補正演算処理を併せて行う。
【０１４１】
このように、水平ダークシェーディング補正データを用いて補正演算処理を行う場合には、撮像素子１１４で発生する水平方向の固定パターンノイズによる画質劣化に対して補正ができる。
【０１４２】
ステップＳ１２６は、システム制御回路１５０は、現像された画像データを圧縮処理を行う。
【０１４３】
ステップＳ１２７は、システム制御回路１５０は、メモリ１３０の画像記憶バッファ領域に記憶された画像データを読み出し、メモリカードやコンパクトフラッシュ（登録商標）カード等の記録媒体１２００に読み出した画像データを書き込む記録処理を開始する。
【０１４４】
この記録開始処理は、メモリ１３０の画像記憶バッファ領域の空き画像部分に、撮影して一連の処理を終えた画像データの書き込みが新たに行われる度に、その画像データに対して実行される。
【０１４５】
なお、ステップＳ１２６乃至Ｓ１２７は、実際には、ステップＳ１２６のメモリ３０の画像記憶バッファ領域へのデータ書き込みを行い、完了後にステップＳ１２７で記録媒体１２００へのデータ読み出しを開始を順次行うが、今後の動作と並行しながら行なわれる。
【０１４６】
ステップＳ１２８では、システム制御回路１５０は、シャッタースイッチＳＷ１が押されているか否かを判別し、シャッタースイッチＳＷ１が離された状態である場合はステップＳ１０２の処理に戻り、シャッタースイッチＳＷ１が押された状態である場合はステップＳ１２９へ移行する。
【０１４７】
ステップＳ１２９は、システム制御回路１５０の内部メモリあるいはメモリ１５２に記憶された単写／連写フラグの状態を判別し、単写が設定されていた場合はステップＳ１２９の処理に戻り、シャッタースイッチＳＷ１が離されるまで現在の処理を繰り返す。一方、連写が設定されていた場合は、ステップＳ１３０へ移行する。
【０１４８】
ステップＳ１３０は、撮影カウンタｃをカウントアップ（１を加算）し、ステップＳ１１８の処理に戻って、次の撮影に備える。
【０１４９】
これが本発明における撮影に関する一連の処理が終了する。
【０１５０】
図４に上記に示した水平シェーディング補正の設定一例を示す。
【０１５１】
図４（ａ）は、補正前の水平シェーディングを示しており、（ａ−１）は１駒目のシェーディング、（ａ−２）は２駒目以降のシェーディングを示している。
【０１５２】
挙動の差は、すでに説明しているとおり、電源投入による変動の影響を受けているか否かの差である。
【０１５３】
図４（ｂ）は、補正用データを示しており、（ｂ−１）は１駒目のシェーディング補正値を示したＨＳＨＤ１であり、（ｂ−２）は２駒目以降のシェーディング補正値を示したＨＳＨＤ２である。
【０１５４】
図４（ｃ）は、補正後の水平シェーディングを示しており、１駒目のシェーディングと同様に、２駒目以降も目論見どおりほぼ一定の出力に補正できている。
【０１５５】
図５に上記に示した垂直シェーディング補正の設定一例を示す。
【０１５６】
図５（ａ）は、補正前の垂直シェーディングを示しており、（ａ−１）は１駒目のシェーディング、（ａ−２）は２駒目以降のシェーディングを示している。
【０１５７】
挙動の差は、すでに説明しているとおり、電源投入による変動の影響を受けているか否かの差である（画面上部の変動量に差がある。）。
【０１５８】
図５（ｂ）は、補正用データを示しており、（ｂ−１）は１駒目のＯＢクランプのフィードバック係数ｋ１を使用した場合の補正値であり、（ｂ−２）は２駒目以降のＯＢクランプのフィードバック係数ｋ２を使用した場合の補正値である。
【０１５９】
図５（ｃ）は、補正後の垂直シェーディングを示しており、１駒目のシェーディングと同様に、２駒目以降も目論見どおりほぼ一定の出力に補正できている。
【０１６０】
［変形例］
前記本発明の第１の実施例では、連写の起動時の変動の影響を抑制するために、所定駒数を１駒目として、シェーディング補正値を切り替えを行なったが、実際には電源変動は起動時のみではない。
【０１６１】
例えば、前記図３のステップＳ１２７の撮像装置内のメモリ１３０から記録媒体１２００への画像データの移行が開始される前後では、電源に対する負荷が変わるため、電位変動が発生する場合が考えられる。
【０１６２】
そこで、記録媒体１２００へのデータ転送が開始される前後で、補正値の変更を行なう例を図６を用いて説明する。
【０１６３】
図６は本発明の実施例（変形例）の画像処理装置の撮影動作処理手順を示すフローチャートであり、既に説明済みの図２の継続動作として設定している
ちなみに前記実施例においては、図１の１５２には該メモリ１５２には予め設定されている水平シェーディング補正データＨＳＨＤ１およびＨＳＨＤ２、ＯＢクランプ時の係数ｋ１およびｋ２と記載しているが、本変形例においては、第３の補正値としてＨＳＨＤ３、ｋ３が格納されているものとする。
【０１６４】
該ＨＳＨＤ３、ｋ３はＨＳＨＤ３は電源安定状態で且つ負荷（記録媒体への転送相当）駆動状態にて測定した結果を使用して求められたデータとする。）
ステップＳ２１４は、シャッタースイッチＳＷ１が押されているか否かを判別し、シャッタースイッチＳＷ１が押されていない場合、ステップＳ１０２の処理に戻り、シャッタースイッチＳＷ１が押されている場合は、ステップＳ２１５へ移行する。
【０１６５】
ステップＳ２１５は、測距処理を行って撮影レンズ１１０の焦点を被写体に合わせ、測光処理を行って絞り値およびシャッター速度を決定する周知の測距・測光処理を行う。
【０１６６】
ステップＳ２１７は、連写などで連続して撮影される場合の撮影駒数をカウントする撮影カウンタｃを初期化（“１”に設定）する。
【０１６７】
ステップＳ２１８は、シャッタースイッチＳＷ２が押されているか否かを判別し、シャッタースイッチＳＷ２が押されていない場合はステップＳ２１４へ、シャッタースイッチＳＷ２が押されている場合はステップＳ２１９へ移行する。
【０１６８】
ステップＳ２１９は、撮影カウンタｃをチェックし、撮影された駒が何駒目かを判定して、ｃが第１の所定駒数ｎ以下（例えば１駒目以下）だったらステップＳ２２０へ、ｃが第１の所定駒数ｎより大きく第２の所定駒数ｚ以下であれば（例えば２駒目以上４駒目以下）だったらステップＳ２２１へ、ｃが第２の所定駒数ｚより大きければ（例えば５駒目以上）ステップＳ２２２へ移行する。
【０１６９】
ステップＳ２２０は、予めメモリ１５２に保存されている水平シェーディング補正データＨＳＨＤ１およびＨＳＨＤ２、ＯＢクランプ時の係数ｋ１およびｋ２の中から、ＨＳＨＤ１およびｋ１を選択し、データ演算領域１２０−１の所定領域（ＨＳＨＤ、ｋ）に展開する。
【０１７０】
ステップＳ２２１は、予めメモリ１５２に保存されている水平シェーディング補正データＨＳＨＤ１・ＨＳＨＤ２・ＨＳＨＤ３、ＯＢクランプ時の係数ｋ１・ｋ２・ｋ３の中から、ＨＳＨＤ２およびｋ２を選択し、データ演算領域１２０−１メモリ１３０の所定領域（ＨＳＨＤ、ｋ）に展開する。
【０１７１】
ステップＳ２２２は、予めメモリ１５２に保存されている水平シェーディング補正データＨＳＨＤ１・ＨＳＨＤ２・ＨＳＨＤ３、ＯＢクランプ時の係数ｋ１・ｋ２・ｋ３の中から、ＨＳＨＤ３およびｋ３を選択し、データ演算領域１２０−１メモリ１３０の所定領域（ＨＳＨＤ、ｋ）に展開する。
【０１７２】
ステップＳ２２３は、撮影した画像データの記憶可能な画像記憶バッファ領域がメモリ１３０にあるか否かを判別し、メモリ１３０の画像記憶バッファ領域内に新たな画像データの記憶可能な領域がないと判別された場合はステップＳ２２４へ、新たな画像データの記憶可能な領域があると判別された場合はステップＳ２２５へ移行する。
【０１７３】
ステップＳ２２４は、表示部５４に画像の表示や音声の出力により所定の警告を行った後、ステップＳ１０２の処理に戻る。
【０１７４】
ステップＳ２２５は、ＣＭＯＳセンサー１１４に電源供給を開始し、所定の制御信号を送ると共に、シャッター１１２を所定時間開口し、ＣＭＯＳセンサー１１４への露光動作を行なう撮影動作を行なう。
【０１７５】
該ステップＳ２２５では、読み出し動作も行い、後段のＡＦＥ１１６へ蓄積した電気信号の転送を行なう。その際にＡＦＥ１１６でのＯＢクランプ処理を行なうが、ＯＢクランプで使用するフィードバック係数は、ステップＳ２２０乃至ステップＳ２２２で選択し、データ演算領域１２０−１のｋ領域に展開した係数を使用する。
【０１７６】
また、本ステップでＣＭＯＳセンサー１１４への電源供給を行なっているが、連写フラグに従って、連続撮影動作を繰り返している間は、ＣＭＯＳセンサーへの電源はオフされない。
【０１７７】
ステップＳ２２６は、システム制御回路１５０は、メモリ１３０の所定領域に書き込まれた画像データの一部をメモリ制御回路１２２を介して読み出して現像処理を行うために必要なＷＢ（ホワイトバランス）積分演算処理、ＯＢ（オプティカルブラック）積分演算処理を行い、演算結果をシステム制御回路１５０の内部メモリあるいはメモリ５２に記憶し、システム制御回路５０は、メモリ制御回路１２２、必要に応じて画像処理回路１２０を用いて、メモリ１３０の所定領域に書き込まれた撮影画像データを読み出し、システム制御回路１５０の内部メモリあるいはメモリ１５２に記憶した演算結果を用いて、ＡＷＢ（オートホワイトバランス）処理、ガンマ変換処理、色変換処理を含む各種現像処理を行う。
【０１７８】
現像処理では、ステップＳ２２０乃至ステップＳ２２２で選択し、データ演算領域１２０−１のＨＳＨＤ領域に展開した水平ダークシェーディング補正データを用いて減算処理を行うことにより、撮像素子１１４の固定パターンノイズ等を打ち消すダーク補正演算処理を併せて行う。
【０１７９】
このように、水平ダークシェーディング補正データを用いて補正演算処理を行う場合には、撮像素子１１４で発生する水平方向の固定パターンノイズによる画質劣化に対して補正ができる。
【０１８０】
ステップＳ２２７は、システム制御回路１５０は、現像された画像データを圧縮処理を行う。
【０１８１】
ステップＳ２２８は、システム制御回路１５０は、メモリ１３０の画像記憶バッファ領域に記憶された画像データへの記録を行なう。
【０１８２】
ステップＳ２２９は、撮影カウンタｃをカウントアップ（１を加算）する。
【０１８３】
ステップＳ２３０は、撮影カウンタｃをチェックし、撮影された駒が何駒目かを判定して、ｃが第２の所定駒数ｚより大きければ（例えば５駒目以上）だったらステップＳ２３２へ、ｃが第２の所定駒数ｚ以下であれば（例えば４駒目以下）だったらステップＳ２３１へ移行する。
【０１８４】
ステップＳ２３１は、システム制御回路１５０の内部メモリあるいはメモリ１５２に記憶された単写／連写フラグの状態を判別し、単写が設定されていた場合はステップＳ２３２へ移行し、連写が設定されていた場合は、ステップＳ２３３へ移行する。
【０１８５】
ステップＳ２３２は、メモリ１３０の画像記憶バッファ領域に記録された画像データを、メモリカードやコンパクトフラッシュカード等の記録媒体１２００に書き込む記録処理を開始する。
【０１８６】
この記録開始処理は、メモリ１３０の画像記憶バッファ領域の空き画像部分に、撮影して一連の処理を終えた画像データの書き込みが新たに行われる度に、その画像データに対して実行される。
【０１８７】
なお、該ステップＳ２３２は、今後の動作と並行しながら行なわれる。
【０１８８】
ステップＳ２３３では、システム制御回路１５０は、シャッタースイッチＳＷ１が押されているか否かを判別し、シャッタースイッチＳＷ１が離された状態である場合はステップＳ１０２の処理に戻り、シャッタースイッチＳＷ１が押された状態である場合はステップＳ２３４へ移行する。
【０１８９】
ステップＳ２３４は、システム制御回路１５０の内部メモリあるいはメモリ１５２に記憶された単写／連写フラグの状態を判別し、単写が設定されていた場合はステップＳ２３３の処理に戻り、シャッタースイッチＳＷ１が離されるまで現在の処理を繰り返す。一方、連写が設定されていた場合は、ステップＳ２１８へ移行する。
【０１９０】
これが本発明における撮影に関する一連の処理が終了する。
【０１９１】
以上のような処理を加えることで、記録媒体１２００への書き込み動作の有無により発生する電源変動での影響も併せて回避でき、好適な画像を得ることができる。
【０１９２】
なお、前記本発明の実施例（変形例）は、記録媒体１２００への書き込み動作を所定駒から開始するよう設定しているが、本発明は、それに限ったものではなく、例えば、シャッター速度や画像サイズから想定される撮影動作の所要時間と、画像データのサイズと、メモリ１３０の画像記憶バッファ領域のサイズから想定される、記録媒体１２００への読み出し開始のタイミングでシェーディング補正に関するデータの変更を行なってもよい（例えば、バッファ領域への転送中に２駒目の撮影が完了し、３駒目に記録媒体１２００への読み出しが開始される場合、シェーディング補正値の変更を３駒目に行なう等。）。
【符号の説明】
【０１９３】
１：フォトダイオード（ＰＤ）
２：転送スイッチ（ＴＸ）
３：リセットスイッチ（ＴＲＥＳ）
４、５：基準電源
６：行選択スイッチ
７：負荷電流源
８：第１のスイッチ
９：第２のスイッチ
１０：ソースフォロア（ＳＦ）
１１：フローティングディフュージョン
１３：垂直出力線
１４：垂直走査回路
１５ａ、１５ｂ：転送ゲート（ＴＳ、ＴＮ）
１６：信号蓄積部
【技術分野】
【０００１】
本発明は、ＣＭＯＳイメージセンサー等の撮像素子を用いた撮像装置に関するものであり、特に、連写等の撮影モードを備えた撮像装置に関するものである。
【背景技術】
【０００２】
近年、デジタルカメラは、使用している撮像素子の高画素化が進んでおり、それに伴い、撮像素子内の配線等の狭ピッチ化が必要となり、配線抵抗等が高くなる傾向がある。
【０００３】
その影響により、起動時の電源変動が大きく発生するため、電源投入から撮影開始まで、電源安定までの時間を充分確保することが好ましい。
【０００４】
しかし、一方では、シャッターチャンスを逃さないよう、速写性が求められており、撮影開始時のタイムラグを短くすることも求められている。
【０００５】
そこで、電源変動が起こる前提で各種駆動を行い、電源変動により発生する画質への影響を補正により対処する方法が取られる場合がある。
【０００６】
上記の撮像装置の概略の駆動および補正対応について、図７乃至図８を用いて説明する。
【０００７】
図７は、一般的な撮像素子であるところのＣＭＯＳセンサーの等価回路例である。
【０００８】
同図において、Ｓ１１は画素であり、該画素Ｓ１１と同一構造の画素（Ｓ２１・・・Ｓｍ１）は垂直出力線１３に対して複数個接続されている。該画素内にはフォトダイオード（ＰＤ）１、転送スイッチ（ＴＸ）２、リセットスイッチ（ＴＲＥＳ）３、画素アンプを構成するソースフォロア（ＳＦ）であるところの増幅トランジスタ１０および負荷電流源７ならびに第１のスイッチ８である。
【０００９】
また、行選択スイッチ（ＴＳＥＬ）６が設けてあり、転送スイッチ（ＴＸ）２のゲートはΦＴＸに接続されている。
【００１０】
リセットスイッチ３のゲートはΦＲＥＳに接続され、行選択スイッチ６のゲートはΦＳＥＬに接続されている。
【００１１】
なお、上記回路構成が複数列（画素Ｓ１乃至Ｓｍｎ、垂直出力線１３乃至１３ｎ等）配設されている。
【００１２】
光電変換は該ＰＤ１でおこなわれ、光量電荷の蓄積期間中はＴＸ２はＯＦＦ状態であり、画素アンプを構成するＳＦ１０のゲートにはこのＰＤ１で光電変換された電荷は転送されない。該画素アンプを構成するＳＦ１０のゲートにある電荷蓄積部であるところのフローティングディフュージョン領域（ＦＤ）１１は、蓄積開始前に該ＴＲＥＳ３がＯＮし、適当な電圧に初期化される。
【００１３】
すなわち、これがダークレベルとなる。
【００１４】
次に同時に該ＴＳＥＬ６がＯＮになると、負荷電流源７とスイッチ８と該画素アンプを構成するＳＦ１０が動作状態になり、ここで該ＴＸ２をＯＮさせることで該ＰＤ１に蓄積されていた電荷は、該画素アンプを構成するＳＦ１０のゲートであるＦＤ１１に転送される。
【００１５】
ここで、選択行の出力が垂直出力線１３上に発生する。この出力は転送ゲート１５ａ，１５ｂを介して、信号蓄積部１６に蓄積される。信号蓄積部１６に一時記憶された出力は不図示の水平走査回路によって順次出力アンプ部へ読み出される。
【００１６】
図８が図７の該ＣＭＯＳセンサーの撮像動作の詳細タイミングチャートである。
【００１７】
まず、ＣＭＯＳセンサーの撮像開始となるスイッチ（ここでは／ＳＷ２と称する）がＯＮされることで、撮像系の電源ＶＤＤが供給される。
【００１８】
電源ＶＤＤは立上りの突入電流等の影響により、安定するまでには期間Ｔ０’を有する。
【００１９】
しかしながら、電源投入から期間Ｔ０’を待ったのちの動作開始を行なうと、レリーズタイムラグが長くなる為、期間Ｔ０’より早い期間Ｔ０でセンサーの撮像動作を開始する。
【００２０】
電源投入から期間Ｔ０を経過したのち、全画素リセットを行なう。全画素リセットは期間Ｔ１のタイミングで、ΦＴＸ１乃至ΦＴＸｍをアクティブとし、全画素の該ＰＤ１の電荷は、該ＴＸ２を介して該ＳＦ１０のゲートに転送され、該ＰＤ１はリセットされる。同様のタイミング（Ｔ１期間）に、ΦＲＥＳ１乃至ΦＲＥＳｍをアクティブにすることで、ＳＦ１０のゲート（ＦＤ）１１の電位ＶＦＤは、リセット電源であるＶＤＤとほぼ同等のレベルになり、リセットされた状況となる（但し、このリセットされた状況はＶＤＤが変動過程にある。）。
【００２１】
また、この状態はＰＤ１のカソード電荷がＳＦ１０のゲートＦＤ１１に移って平均化された状態であるが、ＳＦ１０のゲートのキャパシタの容量成分を大きくすることで、ＰＤ１のカソードをリセットしたレベルと同様になる。
【００２２】
Ｔ１の終了と同時に、Ｔ２の期間、ＰＤ１への蓄積を行う。
【００２３】
Ｔ２の期間内には不図示のシャッターが開口し、ＣＭＯＳセンサーへの露光が行なわれる（該シャッターが開口していない期間はシャッターによる遮光状態で駆動されている。）。
【００２４】
蓄積時間Ｔ２が終了すると、該ＰＤ１の光電荷の蓄積を終了する。この状態では該ＰＤ１に電荷が蓄積されている。
【００２５】
次に各ライン毎に読み出しがスタートする（電源変動は、該読み出しが開始される前には安定している。）。
【００２６】
時間Ｔ３の期間、ΦＳＥＬ（ｍ）がアクティブになり該ＴＳＥＬ６がオンし、ｍ行目につながっている全ての画素の該画素アンプで構成されるＳＦ１０が動作状態になる。
【００２７】
ここで、該画素アンプで構成されるＳＦ１０のゲートであるＦＤ１１はＴ４期間でΦＲＥＳ（ｍ）がアクティブになり、ＴＲＥＳ３がオンとなり、該ＳＦ１０のゲートＦＤ１１はリセットされる。すなわち、該垂直出力線１３にはこのダークレベルの信号が出力される。
【００２８】
次にΦＴＮ（ｍ）がアクティブになり、Ｔ４’期間に転送ゲート１５ｂがオンし、該信号蓄積部１５に保持される。この動作は、ｍ行につながっている全ての画素に対して同時並列に実行される。
【００２９】
該ダークレベルの信号出力を該信号蓄積部１５に保持するＴ４からＴ４’までの期間を『Ｎ読み』（ノイズ成分読み込み）という。
【００３０】
次にΦＴＮ（ｍ）をオフした後、Ｔ５期間、ΦＴＸ（ｍ）をアクティブにし、該ＰＤ１に蓄積されている電荷を、ＦＤ１１およびＳＦ１０を介して垂直出力線１３に蓄積した光信号レベルの信号が出力する。
【００３１】
続いて、Ｔ５’期間に転送ゲート１５ｂがオンし、該信号蓄積部１５に保持される。この動作は、ｍ行につながっている全ての画素に対して同時並列に実行される。
【００３２】
ここで、ΦＴＳがＴ５’期間だけアクティブになり、転送ゲート１５ａがオンし、信号レベルが該信号蓄積部１５に保持される。この動作は、ｎ行につながっている全ての画素に対して同時並列に実行される。
【００３３】
該信号レベルの信号出力を該信号蓄積部１５に保持するＴ５からＴ５’までの期間を『Ｓ読み』という。
【００３４】
該動作を終了した時点で、該信号蓄積部１５には、ｍ行につながっている全ての画素のダークレベルと信号レベルを保持しており、各画素間での信号レベルとダークレベルの差をとることでＳＦ１０のスレッシュホールド電圧（しきい値電圧）Ｖｔｈバラツキによる固定パターンノイズ（ＦＰＮ）や該ＴＲＥＳ３がリセット時に発生するＫＴＣノイズをキャンセルし、Ｓ／Ｎの高いノイズ成分を除去された信号が得られる。
【００３５】
すなわち、該信号蓄積部１６は信号成分に対してノイズ成分を差分する差分手段を備えている。
【００３６】
この信号を不図示の水平走査回路によって、該信号蓄積部１６に蓄積されたダークレベルと信号レベルの差信号を水平走査し、時系列的に出力される。これでｍ行の出力は終了である。同様に、ΦＳＥＬ（ｍ＋１），ΦＲＥＳ（ｍ＋１），ΦＴＸ（ｍ＋１），ΦＴＮ，ΦＴＳを図７に示す様にｍ行目と同様に駆動することで、ｍ＋１行目の信号を読み出すことができる。
【００３７】
該信号蓄積部１６から読み出された信号は後段の回路へ出力し、シェーディング補正等の補正処理や現像等の画像処理を行う。
【００３８】
前記図８で説明したとおり、電源ＶＤＤが投入された直後にリセットを実行した際のＶＦＤの電位は、ＶＤＤの変動過程にあるため、この状態ではＰＤ１にリセット電位が残り、蓄積後にダークレベルとして読み込みを行なう『Ｎ読み』での電位差“Ｘ”程度の影響を受けてしまう。
【００３９】
該電源変動の影響は、電源入力端子からの距離によりインピーダンスが異なることにより、画面内での影響度が位置により異なる、いわゆる、シェーディングとして発生する。
【００４０】
しかしながら、本現象の電位変動に関しては、電源投入毎に発生する電位変動は略安定しているため、上記シェーディングのズレを加味した補正値を備え、該補正値によるシェーディング補正を行うことで、画質劣化を回避することが可能となる（シェーディング補正に関しては、特許文献１で、基本動作およびモード毎の使用データ変更を記載されている。）。
【００４１】
上記に示した駆動例での水平シェーディングの一例を図９に示す。
【００４２】
図９（ａ）は、補正前の水平シェーディングを示しており、仮に電源安定状態（電源安定Ｔ０’期間）まで駆動を待った場合は（ａ−１）のようなシェーディングになるが、電源が安定する前のＴ０期間で駆動を始めた場合、（ａ−２）のようなシェーディングとなる。
【００４３】
図９（ｂ）は、補正用データを示しており、上記図９（ａ−２）に対応した電源変動を加味した補正データとなっている。
【００４４】
図９（ｃ）は、図９（ａ−２）を図９（ｂ）で補正した結果の補正後のシェーディングを示しており、水平方向にほぼ一定の出力となるため、電源変動でのシェーディングのズレはほぼ解消されることとなる。
【００４５】
垂直シェーディングに関しては、システムとして、センサーの遮光部であるところの周知のオプティカルブラック（ＯＢ）領域の出力を使用したクランプ処理を行い、リアルタイムに補正するのが一般的である。
【００４６】
該ＯＢクランプに関しては諸々の方法があるが、該処理の一例としてはアナログ・フロント・エンド（ＡＦＥ）を用いる場合について説明する。
【００４７】
図１０はアナログ・フロント・エンド（ＡＦＥ）の基本構成を示した図である。
【００４８】
８０１は該信号蓄積部から出力された撮像信号の入力端子であり、撮像素子１１４からのアナログ信号が入力される。このアナログ信号は、増幅回路８０２の非反転入力端子（＋）に供給され所定のゲインをかけられた後、Ａ／Ｄ変換回路８０３にてデジタル信号に変換され、出力端子８０４から後段の信号処理系へと出力される。ここで、ＯＢ画素信号が入力されるのに合わせてＯＢクランプパルスがＡＦＥに入力された場合、その時点から所定画素数分の画素信号の平均値を平均化回路８０５で算出する。次に減算器８０６でこの平均値からクランプ目標値を減算し、その結果から演算部８０７で補正値を演算し、Ｄ／Ａ変換器８０８にセットする。Ｄ／Ａ変換器８０８の出力が増幅回路８０２の反転入力端子（−）にフィードバックされることでオフセット調整が行われ、ダークレベルがクランプ目標値に調整される。
【００４９】
すなわち、ＡＦＥは、ＯＢ画素の信号を基に撮像素子１１４の画素信号をオフセット調整するオプティカルブラッククランプ処理と撮像素子１１４の画素信号をアナログからデジタルに変換する処理とを行う。
【００５０】
なお、このようなクランプ回路を備えた撮像装置は、画素信号のノイズの影響によるクランプノイズによって画質が劣化するのを避けるため、ＯＢクランプの時定数を大きくし、１回のＯＢクランプ動作前後でのダークレベルの変化が大きくならないようにしている。
【００５１】
また、ＣＭＯＳセンサーのＯＢクランプとしては水平ＯＢを使用して、各行の水平ＯＢレベルを一定の値に合わせていく。具体的には、水平走査期間において、不図示の制御手段からＡＦＥに対しＯＢクランプパルスを発生し、ＯＢクランプ処理を促す。ＡＦＥはＯＢクランプパルスが入力されると、その時点から所定画素数分の画素信号をサンプリングを行い、その平均値と所望のダーク出力値との差をオフセット調整回路にフィードバックする。該フィードバックは、キズやランダムノイズの影響を低減する為に、係数ｋ（ｋは１未満）を掛け、低周波のみの補正がかかるように設定されている。
【００５２】
図１１は、垂直シェーディングの補正前後のシェーディングの変化の一例を示している。
【００５３】
図１１（ａ）は補正前の垂直方向のシェーディングを示している。
【００５４】
図１１（ｂ）は前記のゆるやかなシェーディングを示しており、ＯＢクランプによって補正されるものである。
【００５５】
図１１（ｃ）は、図１１（ａ）に図１１（ｂ）のシェーディング相当の補正を行った（水平クランプにてゆるやかなダークシェーディングに追従して一律の黒レベル近辺にオフセットした）シェーディングを示している。
【００５６】
該動作により、画像の垂直方向のシェーディングは解消され、黒レベルは所望のダーク出力値に補正することが出来る。
【００５７】
以上のように、電源変動を加味した補正を行うことで、画質劣化させることなく速写性を向上させることができている。
【先行技術文献】
【特許文献】
【００５８】
【特許文献１】特許第４３０７３２０号明細書
【発明の概要】
【発明が解決しようとする課題】
【００５９】
しかしながら、上記対応を行なった場合に、電源変動状況が異なる撮影状態が発生した場合、その影響を補正しきれない場合が発生する。
【００６０】
上記問題の例として、連写モードでの駆動を図８を用いて説明する。
【００６１】
図１２は、連写モードでの簡易シーケンスを示したものであり、図８で説明した中のΦＲＥＳ（全画素分のＮ読み動作含む）と電源ＶＤＤ、ＦＤ電位であるＶＦＤを示している。
【００６２】
連写で動かそうとした場合、繰り返し撮影の駒間で電源を落とすと連写性能を低下させる要因となるため、１駒目の動作終了後、電源ＶＤＤをオフすることなく、２駒目の撮影動作に入っている。
【００６３】
したがって、１駒目は、電源投入でのリセット時の電源変動の影響で、ＶＦＤはリセット時と読み出し（『Ｎ読み』『Ｓ読み』）時で、電位差Ｘ１が発生する（図８説明と同様）。
【００６４】
しかしながら、２駒目撮影時には、リセット時に電源が安定した状態にあり、読み出し（『Ｎ読み』『Ｓ読み』）時との差はほとんどない（電位差Ｘ２）状態となってしまう。
【００６５】
この場合、１駒目は電源変動を加味した補正を行なうことで画質劣化を防ぐことができるが、２駒目以降は電源変動がないため、１駒目と同様の補正値を使用すると、ＶＦＤの影響にズレが生じるため、補正することで画質を劣化させてしまう可能性が発生してしまう。
【００６６】
上記に示した問題を水平シェーディングの一例として図１３に示す。
【００６７】
図１３（ａ）は、補正前の水平シェーディングを示しており、（ａ−１）は２駒目の電源安定状態でのシェーディングを示しており、（ａ−２）は１駒目の電源が安定する前のシェーディングを示している。
【００６８】
図１３（ｂ）は、補正用データを示しており、１駒目（上記図１３（ａ−２））に対応した電源変動を加味した補正データとなっている。
【００６９】
図１３（ｃ）は、補正後の水平シェーディングを示しており、１駒目（図１３（ａ−２））のシェーディングは図１３（ａ−２）に示すとおり目論見どおりほぼ一定の出力に補正できているが、２駒目（図１３（ａ−１））のシェーディングは、補正値にズレがあるため、補正残りが発生し、（図１３（ａ−１））のように、シェーディングが発生してしまう。
【００７０】
本問題を回避する方法として、リアルタイムでシェーディングデータを作成する方法があるが、データ作成等の処理時間により、連写の繰返し性能を低下させてしまう恐れもある。
【００７１】
また、垂直シェーディングに関しても、ＯＢクランプでリアルタイムに補正する為、所望のダーク出力値に補正できるが、クランプに使用するフィードバック係数ｋの設定により、補正する周波数が変わる。
【００７２】
１駒目の電源変動がある状況においては、垂直方向での変動が大きいことが考えられる（特に画面上部での変動が大きいことが考えられる）ので、高周波に対応できる係数を設定することが必要であるが、２駒目以降は電源変動が安定しており、高周波に対応できる係数を設定することで、他のノイズ（高ＩＳＯでのランダムノイズ等）による影響を受けやすくなる為、１駒目の設定が必ずしも最適とは限らない。
【００７３】
該垂直シェーディングの一例として図１４に示す。
【００７４】
図１４（ａ）は、補正前の１駒目の垂直シェーディングを示しており、画面上部に急激な変化が生じている。
【００７５】
図１４（ｂ）は、補正用データを示しており、高周波に対応する係数ｋ１を使用した場合の補正値と、低周波に対応する係数ｋ２を使用した補正値を示している。
【００７６】
係数ｋ１を使用した場合は上部の急激な変動に追従しているが、係数ｋ２を使用した場合には上部の変動に対応できていない。
【００７７】
図１４（ｃ）は、補正後の垂直シェーディングを示しており、係数ｋ１を使用した場合の補正後の垂直シェーディングは上部の沈みが目論見どおり補正できているが、係数ｋ２を使用した場合には上部の沈みが残ってしまう。
【００７８】
しかし、高周波対応の係数ｋ１を使用した場合のデメリットとしてはＯＢ部にランダムノイズが多い場合に、ノイズ分での変動を含んでクランプしてしまう為、高周波の横縞を作ってしまう可能性が高い。特に、連写等で連続撮影後半は駆動し続けることによる発熱もあるためランダムノイズの発生が多くなる可能性が高い。
【００７９】
本発明は、上記、速写性を重視した補正を考慮したうえで、連写時等の駆動モード変更がなされた場合でも、各々の駒での画質劣化を抑え、好適な画像を得ることができるようにするものである。
【００８０】
なお、本発明の実施例上は、水平シェーディング補正および垂直シェーディング補正に関するデータを同時に変更しているが、本発明は、それに限定されるものではなく、例えば、レイアウト的に抵抗値が高くなる水平方向のみの補正値変更でも何ら問題ない。
【課題を解決するための手段】
【００８１】
本発明は、第１に、撮像素子を使用し、撮影した画像を記録媒体に記録する撮像装置において、該撮像装置は選択的に切り替え可能な複数の撮影モードを備え、該撮影モードには少なくとも連続的に撮影動作を繰り返すことのできる連写モードを有し、該連写モード内での駆動において、所定駒前後で使用するシェーディング補正値を変更させる。
【００８２】
また、第２に、所定駒は、１駒目とし、１駒目を超えた場合にシェーディング補正値を変更する。
【００８３】
さらに、第３として、該撮像装置は、画像データを記録する記録媒体を備え、該所定駒は、記録媒体への書き込み動作を開始した後に撮影動作を行なう駒である。
【発明の効果】
【００８４】
本発明により、速写性を重視したうえで、連写等の駆動モードでの挙動が駒毎に変化する場合でも、各々の駒での画質劣化を抑え、好適な画像を得ることができる。
【図面の簡単な説明】
【００８５】
【図１】本発明の実施例における撮像装置の全体ブロック図
【図２】本発明の実施例における撮像装置の動作シーケンスフローチャート１
【図３】本発明の実施例における撮像装置の動作シーケンスフローチャート２
【図４】本発明の実施例におけるシェーディング補正例（水平）
【図５】本発明の実施例におけるシェーディング補正例（垂直）
【図６】本発明の実施例（変形例）における撮像装置の動作シーケンスフローチャート
【図７】一般的な撮像素子（ＣＭＯＳセンサー）の等価回路例
【図８】撮像素子（ＣＭＯＳセンサー）の撮像動作の詳細タイミングチャート
【図９】従来のシェーディング補正例（水平１）
【図１０】一般的な撮像装置に用いられるアナログ・フロント・エンド（ＡＦＥ）のブロック図
【図１１】従来のシェーディング補正例（垂直１）
【図１２】撮像素子（ＣＭＯＳセンサー）の撮像動作の連写モードの駆動概要
【図１３】従来のシェーディング補正例（水平２）
【図１４】従来のシェーディング補正例（垂直２）
【発明を実施するための形態】
【００８６】
［実施例１］
図１は実施の形態における撮像装置であるところの電子カメラの構成を示すブロック図である。
【００８７】
該図において、１１０は撮像素子１１４上に光学像を結像させるレンズ、１１１は該レンズ１１０の制御を行なうレンズ制御部である。
【００８８】
１１２はＣＭＯＳセンサー等であるところの撮像素子１１４の露光量を制御するシャッターである。
【００８９】
１１４は光学像を電気信号に変換する撮像素子であり、本実施例上は撮像素子１１４としてＣＭＯＳセンサーを使用している（該ＣＭＯＳセンサー１１４の詳細は既に図５にて説明済みであるため、ここでの詳細説明は割愛する。）。
【００９０】
１１６は撮像素子１１４から出力されるアナログ信号をＯＢクランプ等の処理を行い、ディジタル信号に変換するアナログ・フロント・エンド（ＡＦＥ）である（該ＡＦＥ１１６の詳細は既に図１０にて説明済みであるため、ここでの詳細説明は割愛する。）。
【００９１】
１１７はデジタルフロントエンド（ＤＦＥ）であり、各画素のデジタル出力を受けて補正や並び替え等をデジタル処理している。
【００９２】
１１８は制御信号を供給するタイミング発生回路である。
【００９３】
１２０は画像処理回路であり、ＡＦＥ１１６からのデータあるいはメモリ制御回路１２２からのデータに対して所定の画素補間処理や色変換処理を行う。
【００９４】
該１２０内には画像の補正等に使用するデータを展開するメモリ領域を含んだデータ演算領域１２０−１を備えており、画像処理の際に使用する補正データは後述するメモリ１５２より展開した状態で使用する。
【００９５】
１２２はメモリ制御回路であり、ＡＦＥ１１６、ＤＦＥ１１７、タイミング発生回路１１８、画像処理回路１２０、画像表示メモリ１２４、メモリ１３０を制御する。
【００９６】
１２４は画像表示メモリである。
【００９７】
１２８はＴＦＴ方式のＬＣＤからなる画像表示部である。
【００９８】
１３０は撮影された静止画像や動画像を格納するためのメモリであり、所定枚数の静止画像や所定時間の動画像を格納するのに十分な記憶容量を有している。
【００９９】
１４０は周知のシャッター１１２を制御するシャッター制御部である。
【０１００】
１４２はＡＦ（オートフォーカス）処理を行うための測距手段であるところの測距制御部、１４６はＡＥ（自動露出）処理を行うための測光手段であるところの測光制御部である。
【０１０１】
１５０は画像処理装置全体を制御するシステム制御回路であり、周知のＣＰＵなどを内蔵する。また、該システム制御回路には、各動作毎の撮影駒数を計測する撮影カウンタｃを備えている。
【０１０２】
１５２はシステム制御回路１５０の動作用の定数、変数、プログラムなどを記憶する記憶手段であるところのメモリであり、該メモリ１５２には予め設定されている水平シェーディング補正データＨＳＨＤ１およびＨＳＨＤ２、ＯＢクランプ時の係数ｋ１およびｋ２等が格納されている。
【０１０３】
ちなみに、ＨＳＨＤ１は、通常の駆動状態にて測定した結果を使用し、ＨＳＨＤ２は電源が安定した状態での特殊使用状態にて測定した結果を使用して求められたデータである。
【０１０４】
また、ｋ１は通常の駆動状態にて測定した場合の追従性に対応した係数であり、ｋ２は電源が安定した状態でのノイズの影響を低減できる係数である。
【０１０５】
１５４はシステム制御回路１５０でのプログラムの実行に応じて、動作状態やメッセージなどを表示する表示部である。
【０１０６】
１５６は後述するプログラムなどが格納された電気的に消去・記録可能なＥＥＰＲＯＭ等の記憶手段であるところの不揮発性メモリである。
【０１０７】
１６０はシステム制御回路１５０の各種動作指示を入力するための操作部であり、基本的なところで、押し込むことで段階的にオンし、撮影準備動作（ＡＦ、ＡＥ等）を行なうＳＷ１と、撮影動作（シャッター制御・蓄積動作・読み出し動作）乃至画像処理・記録動作を行なうＳＷ２からなるシャッタースイッチや、単写／連写を切り替える単写／連写スイッチ、各種システムに電源供給するためのメインスイッチ等が含まれている。
【０１０８】
１８０は電池検出回路やＤＣ−ＤＣコンバータ等から構成されている電源制御部、１８６はアルカリ電池やリチウム電池などからなる電源部である。
【０１０９】
１２００はメモリカードやハードディスクなどの着脱可能な記録媒体である。
【０１１０】
図２および図３は画像処理装置の撮影動作処理手順を示すフローチャートである。
【０１１１】
Ｓ１０１は、電池交換などの電源投入により、システム制御回路１５０はフラグや制御変数等を初期化し、各部に対して必要な所定の初期設定を行う。
【０１１２】
Ｓ１０２は、システム制御部１５０は、メインスイッチの設定位置を判別し、電源がＯＦＦに設定されているか否かを判別する。
【０１１３】
ステップＳ１０３は、電源がＯＦＦに設定されている場合、各表示部の表示を終了状態に変更し、フラグや制御変数などを含む必要なパラメータや設定値、設定モードを不揮発性メモリ５６に記録し、電源制御部１８２により画像表示部１２８を含む各部の不要な電源を遮断する等の所定の終了処理を行った後、ステップＳ１０２の処理に戻る。
【０１１４】
ステップＳ１０４は、既に設定されているＩＳＯ感度等の設定情報の読み出しを行なう。
【０１１５】
ステップＳ１０５は、ステップＳ１０２で電源ＯＮに設定されていた場合、システム制御回路１５０は電源制御部１８２により電池などの電源１８６の残容量や動作状況が問題があるか否かを判別し、問題があると判別された場合はステップＳ１０６へ、問題がないと判別された場合はステップＳ１０７へ移行する。
【０１１６】
ステップＳ１０６は、表示部１２８に画像の表示や音声の出力により所定の警告を行った後、ステップＳ１０２の処理に戻る。
【０１１７】
ステップＳ１０７は、モードダイアルスイッチ１６０の設定位置を判断し、モードダイアルスイッチ１６０が撮影モードに設定されているか否かを判別し、モードダイアルスイッチ１６０がその他のモードに設定されている場合は、ステップＳ１０８へ、モードダイアルスイッチ６０が撮影モードに設定されている場合はステップＳ１０９へ移行する。
【０１１８】
ステップＳ１０８は、選択されたモードに応じた処理を実行し、実行後にステップＳ１０２の処理に戻る。
【０１１９】
ステップＳ１０９は、記録媒体１２００が装着されているか否かの判断、記録媒体１２００に記録された画像データの管理情報の取得、および記録媒体１２００の動作状態が、記録媒体に対する画像データの記録再生動作に問題があるか否かを判別し、問題があると判別された場合は既に説明済みであるステップＳ１０６へ、問題がないと判別された場合はステップＳ１１０へ移行する。
【０１２０】
ステップＳ１１０は、単写撮影／連写撮影を選択する操作部１６８内の単写／連写スイッチの選択状態を調べる。
【０１２１】
本ステップＳ１１０では、単写撮影が選択されている場合はステップＳ１１１へ、低速連写撮影が選択されている場合はステップＳ１１２へ、高速連写撮影が選択されている場合はステップＳ１１３へ移行する。
【０１２２】
ステップＳ１１１は、単写／連写フラグを『単写』（本実施例では第一の撮影モード）に設定する。
【０１２３】
ステップＳ１１２は、単写／連写フラグを『連写』（本実施例では第二の撮影モードに含む）に設定する。
【０１２４】
上記ステップＳ１１１乃至Ｓ１１２における単写／連写フラグの設定状態は、システム制御回路５０の内部メモリあるいはメモリ１５２に記憶される。
【０１２５】
ステップＳ１１３は、表示部５４を用いて画像や音声により各種設定状態の表示を行う。ここで、画像表示部１２８の画像表示スイッチがＯＮである場合、画像表示部１２８を用いて画像や音声により各種設定状態を表示するようにしてもよい。
【０１２６】
ステップＳ１１４は、シャッタースイッチＳＷ１が押されているか否かを判別し、シャッタースイッチＳＷ１が押されていない場合、ステップＳ１０２の処理に戻り、シャッタースイッチＳＷ１が押されている場合は、ステップＳ１１５へ移行する。
【０１２７】
ステップＳ１１５は、測距処理を行って撮影レンズ１１０の焦点を被写体に合わせ、測光処理を行って絞り値およびシャッター速度を決定する周知の測距・測光処理を行う。
【０１２８】
ステップＳ１１７は、連写などで連続して撮影される場合の撮影駒数をカウントする撮影カウンタｃを初期化（“１”に設定）する。
【０１２９】
ステップＳ１１８は、シャッタースイッチＳＷ２が押されているか否かを判別し、シャッタースイッチＳＷ２が押されていない場合はステップＳ１１４へ、シャッタースイッチＳＷ２が押されている場合はステップＳ１１９へ移行する。
【０１３０】
ステップＳ１１９は、撮影カウンタｃをチェックし、撮影された駒が何駒目かを判定して、ｃが所定駒数以下（例えば１駒目以下）だったらステップＳ１２０へ、ｃが所定駒数より大きければ（例えば２駒目以上）だったらステップＳ１２１へ移行する。
【０１３１】
ステップＳ１２０は、予めメモリ１５２に保存されている水平シェーディング補正データＨＳＨＤ１およびＨＳＨＤ２、ＯＢクランプ時の係数ｋ１およびｋ２の中から、ＨＳＨＤ１およびｋ１を選択し、データ演算領域１２０−１の所定領域（ＨＳＨＤ、ｋ）に展開する。
【０１３２】
ここで選択される第１の補正データは、単写撮影時にも適応した補正データである。
【０１３３】
ステップＳ１２１は、予めメモリ１５２に保存されている水平シェーディング補正データＨＳＨＤ１およびＨＳＨＤ２、ＯＢクランプ時の係数ｋ１およびｋ２の中から、ＨＳＨＤ２およびｋ２を選択し、データ演算領域１２０−１メモリ１３０の所定領域（ＨＳＨＤ、ｋ）に展開する。
【０１３４】
ステップＳ１２２は、撮影した画像データの記憶可能な画像記憶バッファ領域がメモリ１３０にあるか否かを判別し、メモリ１３０の画像記憶バッファ領域内に新たな画像データの記憶可能な領域がないと判別された場合はステップＳ１２３へ、新たな画像データの記憶可能な領域があると判別された場合はステップＳ１２４へ移行する。
【０１３５】
ステップＳ１２３は、表示部５４に画像の表示や音声の出力により所定の警告を行った後、ステップＳ１０２の処理に戻る。
【０１３６】
ステップＳ１２４は、ＣＭＯＳセンサー１１４に電源供給を開始し、所定の制御信号を送ると共に、シャッター１１２を所定時間開口し、ＣＭＯＳセンサー１１４への露光動作を行なう撮影動作を行なう。
【０１３７】
該ステップＳ１２４では、読み出し動作も行い、後段のＡＦＥ１１６へ蓄積した電気信号の転送を行なう。その際にＡＦＥ１１６でのＯＢクランプ処理を行なうが、ＯＢクランプで使用するフィードバック係数は、ステップＳ１２０もしくはステップＳ１２１で選択し、データ演算領域１２０−１のｋ領域に展開した係数を使用する。
【０１３８】
また、本ステップでＣＭＯＳセンサー１１４への電源供給を行なっているが、連写フラグに従って、連続撮影動作を繰り返している間は、ＣＭＯＳセンサーへの電源はオフされない。
【０１３９】
ステップＳ１２５は、システム制御回路１５０は、データ演算領域１２０−１の所定領域に書き込まれた画像データの一部をメモリ制御回路１２２を介して読み出して現像処理を行うために必要なＷＢ（ホワイトバランス）積分演算処理、ＯＢ（オプティカルブラック）積分演算処理を行い、演算結果をシステム制御回路１５０の内部メモリあるいはメモリ１５２に記憶し、システム制御回路５０は、メモリ制御回路１２２、必要に応じて画像処理回路１２０を用いて、メモリ１３０の所定領域に書き込まれた撮影画像データを読み出し、システム制御回路１５０の内部メモリあるいはメモリ１５２に記憶した演算結果を用いて、ＡＷＢ（オートホワイトバランス）処理、ガンマ変換処理、色変換処理を含む各種現像処理を行う。
【０１４０】
現像処理では、ステップＳ１２０もしくはステップＳ１２１で選択し、データ演算領域１２０−１のＨＳＨＤ領域に展開した水平ダークシェーディング補正データを用いて減算処理を行うことにより、撮像素子１１４の固定パターンノイズ等を打ち消すダーク補正演算処理を併せて行う。
【０１４１】
このように、水平ダークシェーディング補正データを用いて補正演算処理を行う場合には、撮像素子１１４で発生する水平方向の固定パターンノイズによる画質劣化に対して補正ができる。
【０１４２】
ステップＳ１２６は、システム制御回路１５０は、現像された画像データを圧縮処理を行う。
【０１４３】
ステップＳ１２７は、システム制御回路１５０は、メモリ１３０の画像記憶バッファ領域に記憶された画像データを読み出し、メモリカードやコンパクトフラッシュ（登録商標）カード等の記録媒体１２００に読み出した画像データを書き込む記録処理を開始する。
【０１４４】
この記録開始処理は、メモリ１３０の画像記憶バッファ領域の空き画像部分に、撮影して一連の処理を終えた画像データの書き込みが新たに行われる度に、その画像データに対して実行される。
【０１４５】
なお、ステップＳ１２６乃至Ｓ１２７は、実際には、ステップＳ１２６のメモリ３０の画像記憶バッファ領域へのデータ書き込みを行い、完了後にステップＳ１２７で記録媒体１２００へのデータ読み出しを開始を順次行うが、今後の動作と並行しながら行なわれる。
【０１４６】
ステップＳ１２８では、システム制御回路１５０は、シャッタースイッチＳＷ１が押されているか否かを判別し、シャッタースイッチＳＷ１が離された状態である場合はステップＳ１０２の処理に戻り、シャッタースイッチＳＷ１が押された状態である場合はステップＳ１２９へ移行する。
【０１４７】
ステップＳ１２９は、システム制御回路１５０の内部メモリあるいはメモリ１５２に記憶された単写／連写フラグの状態を判別し、単写が設定されていた場合はステップＳ１２９の処理に戻り、シャッタースイッチＳＷ１が離されるまで現在の処理を繰り返す。一方、連写が設定されていた場合は、ステップＳ１３０へ移行する。
【０１４８】
ステップＳ１３０は、撮影カウンタｃをカウントアップ（１を加算）し、ステップＳ１１８の処理に戻って、次の撮影に備える。
【０１４９】
これが本発明における撮影に関する一連の処理が終了する。
【０１５０】
図４に上記に示した水平シェーディング補正の設定一例を示す。
【０１５１】
図４（ａ）は、補正前の水平シェーディングを示しており、（ａ−１）は１駒目のシェーディング、（ａ−２）は２駒目以降のシェーディングを示している。
【０１５２】
挙動の差は、すでに説明しているとおり、電源投入による変動の影響を受けているか否かの差である。
【０１５３】
図４（ｂ）は、補正用データを示しており、（ｂ−１）は１駒目のシェーディング補正値を示したＨＳＨＤ１であり、（ｂ−２）は２駒目以降のシェーディング補正値を示したＨＳＨＤ２である。
【０１５４】
図４（ｃ）は、補正後の水平シェーディングを示しており、１駒目のシェーディングと同様に、２駒目以降も目論見どおりほぼ一定の出力に補正できている。
【０１５５】
図５に上記に示した垂直シェーディング補正の設定一例を示す。
【０１５６】
図５（ａ）は、補正前の垂直シェーディングを示しており、（ａ−１）は１駒目のシェーディング、（ａ−２）は２駒目以降のシェーディングを示している。
【０１５７】
挙動の差は、すでに説明しているとおり、電源投入による変動の影響を受けているか否かの差である（画面上部の変動量に差がある。）。
【０１５８】
図５（ｂ）は、補正用データを示しており、（ｂ−１）は１駒目のＯＢクランプのフィードバック係数ｋ１を使用した場合の補正値であり、（ｂ−２）は２駒目以降のＯＢクランプのフィードバック係数ｋ２を使用した場合の補正値である。
【０１５９】
図５（ｃ）は、補正後の垂直シェーディングを示しており、１駒目のシェーディングと同様に、２駒目以降も目論見どおりほぼ一定の出力に補正できている。
【０１６０】
［変形例］
前記本発明の第１の実施例では、連写の起動時の変動の影響を抑制するために、所定駒数を１駒目として、シェーディング補正値を切り替えを行なったが、実際には電源変動は起動時のみではない。
【０１６１】
例えば、前記図３のステップＳ１２７の撮像装置内のメモリ１３０から記録媒体１２００への画像データの移行が開始される前後では、電源に対する負荷が変わるため、電位変動が発生する場合が考えられる。
【０１６２】
そこで、記録媒体１２００へのデータ転送が開始される前後で、補正値の変更を行なう例を図６を用いて説明する。
【０１６３】
図６は本発明の実施例（変形例）の画像処理装置の撮影動作処理手順を示すフローチャートであり、既に説明済みの図２の継続動作として設定している
ちなみに前記実施例においては、図１の１５２には該メモリ１５２には予め設定されている水平シェーディング補正データＨＳＨＤ１およびＨＳＨＤ２、ＯＢクランプ時の係数ｋ１およびｋ２と記載しているが、本変形例においては、第３の補正値としてＨＳＨＤ３、ｋ３が格納されているものとする。
【０１６４】
該ＨＳＨＤ３、ｋ３はＨＳＨＤ３は電源安定状態で且つ負荷（記録媒体への転送相当）駆動状態にて測定した結果を使用して求められたデータとする。）
ステップＳ２１４は、シャッタースイッチＳＷ１が押されているか否かを判別し、シャッタースイッチＳＷ１が押されていない場合、ステップＳ１０２の処理に戻り、シャッタースイッチＳＷ１が押されている場合は、ステップＳ２１５へ移行する。
【０１６５】
ステップＳ２１５は、測距処理を行って撮影レンズ１１０の焦点を被写体に合わせ、測光処理を行って絞り値およびシャッター速度を決定する周知の測距・測光処理を行う。
【０１６６】
ステップＳ２１７は、連写などで連続して撮影される場合の撮影駒数をカウントする撮影カウンタｃを初期化（“１”に設定）する。
【０１６７】
ステップＳ２１８は、シャッタースイッチＳＷ２が押されているか否かを判別し、シャッタースイッチＳＷ２が押されていない場合はステップＳ２１４へ、シャッタースイッチＳＷ２が押されている場合はステップＳ２１９へ移行する。
【０１６８】
ステップＳ２１９は、撮影カウンタｃをチェックし、撮影された駒が何駒目かを判定して、ｃが第１の所定駒数ｎ以下（例えば１駒目以下）だったらステップＳ２２０へ、ｃが第１の所定駒数ｎより大きく第２の所定駒数ｚ以下であれば（例えば２駒目以上４駒目以下）だったらステップＳ２２１へ、ｃが第２の所定駒数ｚより大きければ（例えば５駒目以上）ステップＳ２２２へ移行する。
【０１６９】
ステップＳ２２０は、予めメモリ１５２に保存されている水平シェーディング補正データＨＳＨＤ１およびＨＳＨＤ２、ＯＢクランプ時の係数ｋ１およびｋ２の中から、ＨＳＨＤ１およびｋ１を選択し、データ演算領域１２０−１の所定領域（ＨＳＨＤ、ｋ）に展開する。
【０１７０】
ステップＳ２２１は、予めメモリ１５２に保存されている水平シェーディング補正データＨＳＨＤ１・ＨＳＨＤ２・ＨＳＨＤ３、ＯＢクランプ時の係数ｋ１・ｋ２・ｋ３の中から、ＨＳＨＤ２およびｋ２を選択し、データ演算領域１２０−１メモリ１３０の所定領域（ＨＳＨＤ、ｋ）に展開する。
【０１７１】
ステップＳ２２２は、予めメモリ１５２に保存されている水平シェーディング補正データＨＳＨＤ１・ＨＳＨＤ２・ＨＳＨＤ３、ＯＢクランプ時の係数ｋ１・ｋ２・ｋ３の中から、ＨＳＨＤ３およびｋ３を選択し、データ演算領域１２０−１メモリ１３０の所定領域（ＨＳＨＤ、ｋ）に展開する。
【０１７２】
ステップＳ２２３は、撮影した画像データの記憶可能な画像記憶バッファ領域がメモリ１３０にあるか否かを判別し、メモリ１３０の画像記憶バッファ領域内に新たな画像データの記憶可能な領域がないと判別された場合はステップＳ２２４へ、新たな画像データの記憶可能な領域があると判別された場合はステップＳ２２５へ移行する。
【０１７３】
ステップＳ２２４は、表示部５４に画像の表示や音声の出力により所定の警告を行った後、ステップＳ１０２の処理に戻る。
【０１７４】
ステップＳ２２５は、ＣＭＯＳセンサー１１４に電源供給を開始し、所定の制御信号を送ると共に、シャッター１１２を所定時間開口し、ＣＭＯＳセンサー１１４への露光動作を行なう撮影動作を行なう。
【０１７５】
該ステップＳ２２５では、読み出し動作も行い、後段のＡＦＥ１１６へ蓄積した電気信号の転送を行なう。その際にＡＦＥ１１６でのＯＢクランプ処理を行なうが、ＯＢクランプで使用するフィードバック係数は、ステップＳ２２０乃至ステップＳ２２２で選択し、データ演算領域１２０−１のｋ領域に展開した係数を使用する。
【０１７６】
また、本ステップでＣＭＯＳセンサー１１４への電源供給を行なっているが、連写フラグに従って、連続撮影動作を繰り返している間は、ＣＭＯＳセンサーへの電源はオフされない。
【０１７７】
ステップＳ２２６は、システム制御回路１５０は、メモリ１３０の所定領域に書き込まれた画像データの一部をメモリ制御回路１２２を介して読み出して現像処理を行うために必要なＷＢ（ホワイトバランス）積分演算処理、ＯＢ（オプティカルブラック）積分演算処理を行い、演算結果をシステム制御回路１５０の内部メモリあるいはメモリ５２に記憶し、システム制御回路５０は、メモリ制御回路１２２、必要に応じて画像処理回路１２０を用いて、メモリ１３０の所定領域に書き込まれた撮影画像データを読み出し、システム制御回路１５０の内部メモリあるいはメモリ１５２に記憶した演算結果を用いて、ＡＷＢ（オートホワイトバランス）処理、ガンマ変換処理、色変換処理を含む各種現像処理を行う。
【０１７８】
現像処理では、ステップＳ２２０乃至ステップＳ２２２で選択し、データ演算領域１２０−１のＨＳＨＤ領域に展開した水平ダークシェーディング補正データを用いて減算処理を行うことにより、撮像素子１１４の固定パターンノイズ等を打ち消すダーク補正演算処理を併せて行う。
【０１７９】
このように、水平ダークシェーディング補正データを用いて補正演算処理を行う場合には、撮像素子１１４で発生する水平方向の固定パターンノイズによる画質劣化に対して補正ができる。
【０１８０】
ステップＳ２２７は、システム制御回路１５０は、現像された画像データを圧縮処理を行う。
【０１８１】
ステップＳ２２８は、システム制御回路１５０は、メモリ１３０の画像記憶バッファ領域に記憶された画像データへの記録を行なう。
【０１８２】
ステップＳ２２９は、撮影カウンタｃをカウントアップ（１を加算）する。
【０１８３】
ステップＳ２３０は、撮影カウンタｃをチェックし、撮影された駒が何駒目かを判定して、ｃが第２の所定駒数ｚより大きければ（例えば５駒目以上）だったらステップＳ２３２へ、ｃが第２の所定駒数ｚ以下であれば（例えば４駒目以下）だったらステップＳ２３１へ移行する。
【０１８４】
ステップＳ２３１は、システム制御回路１５０の内部メモリあるいはメモリ１５２に記憶された単写／連写フラグの状態を判別し、単写が設定されていた場合はステップＳ２３２へ移行し、連写が設定されていた場合は、ステップＳ２３３へ移行する。
【０１８５】
ステップＳ２３２は、メモリ１３０の画像記憶バッファ領域に記録された画像データを、メモリカードやコンパクトフラッシュカード等の記録媒体１２００に書き込む記録処理を開始する。
【０１８６】
この記録開始処理は、メモリ１３０の画像記憶バッファ領域の空き画像部分に、撮影して一連の処理を終えた画像データの書き込みが新たに行われる度に、その画像データに対して実行される。
【０１８７】
なお、該ステップＳ２３２は、今後の動作と並行しながら行なわれる。
【０１８８】
ステップＳ２３３では、システム制御回路１５０は、シャッタースイッチＳＷ１が押されているか否かを判別し、シャッタースイッチＳＷ１が離された状態である場合はステップＳ１０２の処理に戻り、シャッタースイッチＳＷ１が押された状態である場合はステップＳ２３４へ移行する。
【０１８９】
ステップＳ２３４は、システム制御回路１５０の内部メモリあるいはメモリ１５２に記憶された単写／連写フラグの状態を判別し、単写が設定されていた場合はステップＳ２３３の処理に戻り、シャッタースイッチＳＷ１が離されるまで現在の処理を繰り返す。一方、連写が設定されていた場合は、ステップＳ２１８へ移行する。
【０１９０】
これが本発明における撮影に関する一連の処理が終了する。
【０１９１】
以上のような処理を加えることで、記録媒体１２００への書き込み動作の有無により発生する電源変動での影響も併せて回避でき、好適な画像を得ることができる。
【０１９２】
なお、前記本発明の実施例（変形例）は、記録媒体１２００への書き込み動作を所定駒から開始するよう設定しているが、本発明は、それに限ったものではなく、例えば、シャッター速度や画像サイズから想定される撮影動作の所要時間と、画像データのサイズと、メモリ１３０の画像記憶バッファ領域のサイズから想定される、記録媒体１２００への読み出し開始のタイミングでシェーディング補正に関するデータの変更を行なってもよい（例えば、バッファ領域への転送中に２駒目の撮影が完了し、３駒目に記録媒体１２００への読み出しが開始される場合、シェーディング補正値の変更を３駒目に行なう等。）。
【符号の説明】
【０１９３】
１：フォトダイオード（ＰＤ）
２：転送スイッチ（ＴＸ）
３：リセットスイッチ（ＴＲＥＳ）
４、５：基準電源
６：行選択スイッチ
７：負荷電流源
８：第１のスイッチ
９：第２のスイッチ
１０：ソースフォロア（ＳＦ）
１１：フローティングディフュージョン
１３：垂直出力線
１４：垂直走査回路
１５ａ、１５ｂ：転送ゲート（ＴＳ、ＴＮ）
１６：信号蓄積部
【特許請求の範囲】
【請求項１】
撮像素子を使用し、撮影した画像を記録媒体に記録する撮像装置において、該撮像装置は選択的に切り替え可能な複数の撮影モードを備え、該撮影モードには少なくとも連続的に撮影動作を繰り返すことのできる連写モードを有し、該連写モード内での駆動において、所定駒前後で使用するシェーディング補正に関するデータを変更することを特徴とする撮像装置。
【請求項２】
所定駒は、１駒目であり、１駒目を超えた場合に使用するシェーディング補正に関するデータを変更することを特徴とする請求項１に記載の撮像装置。
【請求項３】
画像データを記録する記録媒体を備え、該所定駒は、記録媒体への書き込み動作を開始した後に撮影動作を行なう駒であることを特徴とする請求項１に記載の撮像装置。
【請求項１】
撮像素子を使用し、撮影した画像を記録媒体に記録する撮像装置において、該撮像装置は選択的に切り替え可能な複数の撮影モードを備え、該撮影モードには少なくとも連続的に撮影動作を繰り返すことのできる連写モードを有し、該連写モード内での駆動において、所定駒前後で使用するシェーディング補正に関するデータを変更することを特徴とする撮像装置。
【請求項２】
所定駒は、１駒目であり、１駒目を超えた場合に使用するシェーディング補正に関するデータを変更することを特徴とする請求項１に記載の撮像装置。
【請求項３】
画像データを記録する記録媒体を備え、該所定駒は、記録媒体への書き込み動作を開始した後に撮影動作を行なう駒であることを特徴とする請求項１に記載の撮像装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１３−１０６２２２（Ｐ２０１３−１０６２２２Ａ）
【公開日】平成２５年５月３０日（２０１３．５．３０）
【国際特許分類】
【出願番号】特願２０１１−２４９３２４（Ｐ２０１１−２４９３２４）
【出願日】平成２３年１１月１５日（２０１１．１１．１５）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
【公開日】平成２５年５月３０日（２０１３．５．３０）
【国際特許分類】
【出願日】平成２３年１１月１５日（２０１１．１１．１５）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
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