有機強誘電メモリーセル
【課題】優れた特性を有するメモリーセルを提供することにある。
【解決手段】
a)二つの対向面を有する有機半導体、
b)有機半導体の一つの面と接触する二つの隔置された電極（その間の距離はチャンネル長さであり、その間の有機半導体の部分はチャンネル領域として形成される）、
c)誘電率及び二つの対向面を有する強誘電ポリマー（一つの面はチャンネル領域の少なくとも一部について有機半導体の一つの面と接触している）、及び
d)チャンネル領域の少なくとも一部について強誘電ポリマーの一つの面と接触しているゲート電極
を含むことを特徴とするメモリーセル。
【解決手段】
a)二つの対向面を有する有機半導体、
b)有機半導体の一つの面と接触する二つの隔置された電極（その間の距離はチャンネル長さであり、その間の有機半導体の部分はチャンネル領域として形成される）、
c)誘電率及び二つの対向面を有する強誘電ポリマー（一つの面はチャンネル領域の少なくとも一部について有機半導体の一つの面と接触している）、及び
d)チャンネル領域の少なくとも一部について強誘電ポリマーの一つの面と接触しているゲート電極
を含むことを特徴とするメモリーセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は有機半導体装置、更に特別には電界効果トランジスタを形成する有機半導体及びゲート誘電体としての強誘電薄膜ポリマーを有する有機電界効果トランジスタメモリーセル、及びこのような装置の加工方法に関する。
【背景技術】
【０００２】
強誘電体は印加電界で再配向し得る即時の分極、及びその分極状態が電界の除去後でさえも保持し得るという特異な性質を有する。それ故、強誘電体は種々の環境条件にわたって非常に安定である二つのデータ状態（“＋”分極状態及び“−”分極状態）を含み得る。
1980年代に、強誘電薄膜付着技術及びシリコンマイクロエレクトロニクスとの強誘電薄膜の一体化の進歩により、実用的強誘電メモリーが開発され、商用製品が市場に導入された。これらの進歩は分極を再配向するために、即ち、データを読み取り、書き込むために通常の5V又は3Vの電圧を使用する強誘電薄膜をベースとするメモリーの製造を可能にした。しかしながら、これらの装置は破壊読出しの一つの欠点を有する。強誘電薄膜セルの分極が正（例えば、“０”に相当する“又は負（例えば、“１”に相当する）であるのかを測定するために、正（又は負）パルスがセルに印加される。しかしながら、強誘電セルの初期状態が負分極状態であったならば、それはセルに印加される正パルスによる読み取り後に正分極状態に変化するであろう。同様に、強誘電セルの初期状態が正分極状態であったならば、それはセルに印加される負パルスによる読み取り後に負分極状態に変化するであろう。この破壊読出しは夫々の読み出しアクセスが記憶状態を回復するためのプレチャージ操作により伴われることを必要とする。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
その破壊読出し問題を解決するために、強誘電薄膜をベースとする電界効果トランジスタ(FET)が次世代強誘電メモリーとして提案されていた。強誘電FETはゲート誘電体として強誘電薄膜を使用する。強誘電薄膜はシリコン支持体と強誘電薄膜の間に二酸化ケイ素（SiO2）又は窒化ケイ素（Si3N4）の如き薄い誘電層を用いて、又は用いないでシリコン支持体に付着される。ゲート電圧が印加される場合、強誘電薄膜の分極は正又は負であってもよく、その分極状態がゲート電圧の除去後に保持し得る。この正又は負の分極はソース-ドレイン電流又はソース-ドレイン抵抗に影響し得る。ソース-ドレイン電流又は抵抗は強誘電薄膜の分極状態により制御し得るので、単一強誘電FETがメモリーセルとして使用し得る。
【０００４】
現行の強誘電FETメモリーセルは強誘電セラミック膜を使用する。それ故、強誘電膜を付着するとともにFETをつくることは約600℃を超える温度での高温方法を必要とする。
強誘電セラミック薄膜とは対照的に、ポリ（ビニルジエン-トリフルオロエチレン）（P(VDF-TrFE)）コポリマーのファミリーにあるような強誘電ポリマー薄膜は溶液スピン被覆、キャスティング、蒸発又はラングミューアー-ブロジェット(LB)成長方法を使用して、200℃より低い成長温度でシリコン支持体又はその他の支持体に容易に付着し得る。これらのポリマー薄膜の残留分極は40mC/m2、即ち４μC/cm2より高いことがあり、これはソース-ドレイン電流を変化するのに充分に大きく、強誘電記憶装置中の使用に適している。こうして、有機の、不揮発性の、非破壊読出し強誘電メモリーセルが強誘電ポリマー薄膜技術及び有機薄膜トランジスタ技術を組み合わせることにより開発し得る。
【課題を解決するための手段】
【０００５】
シリコン、金属、ガラス、又はプラスチックの如き多種の材料からつくられた支持体、ポリマー強誘電薄膜ゲート誘電体、例えば、P(VDF-TrFE)コポリマー薄膜、有機薄膜半導体、例えば、ペンタセン膜、並びにゲート電極、ソース電極、及びドレイン電極（これらは種々の導電体、例えば、薄い金属膜、導電性酸化物、又は導電性ポリマーを使用してつくられた）を含むFETメモリーセルが提供される。メモリーセルはまた強誘電ポリマー薄膜と有機半導体薄膜とフローティングゲート電極の間に誘電ポリマー層を含んでもよい。
ポリ（フッ化ビニリデン）(PVDF)、ポリ（ビニルジエン-トリフルオロエチレン）（P(VDF-TrFE)）コポリマー、奇数ナイロン、シアノポリマー、ポリ尿素及びポリチオ尿素を含むが、これらに限定されない、上記記憶構造に使用し得る多くの候補強誘電ポリマー材料がある。これらのポリマーの薄膜は溶液スピン被覆又は溶液キャスティング、ラングミューアー-ブロジェット(LB)単層成長方法、及び蒸着重合方法により製造し得る。典型的にはこれらの付着方法は200℃以下で行ない得る。
【０００６】
別の実施態様は強誘電ポリマー薄膜と有機半導体薄膜の間に薄いポリマー誘電層を有する。この薄いポリマー誘電層は常誘電状態のポリイミド、PVA、PVC、PMMA、及びPVDF並びにP(VDF-TrFE)であってもよい。
別の実施態様は強誘電ポリマー薄膜と薄いポリマー誘電層の間に薄い導電層を有する。
別の実施態様は化学的又は物理的蒸着、スパッタリング、溶液スピン被覆又は浸漬被覆及び硬化によるメモリーセルを保護するための最後の工程としてパッシベーション被覆を有する。
【図面の簡単な説明】
【０００７】
【図１】本発明の第一実施態様を示す断面である。
【図２】本発明の第二実施態様を示す断面である。
【図３】本発明の第三実施態様を示す断面である。
【図４】本発明の第四実施態様を示す断面である。
【図５】本発明の第五実施態様を示す断面である。
【図６】本発明の第六実施態様を示す断面である。
【図７】本発明の第七実施態様を示す断面である。
【図８】本発明の第八実施態様を示す断面である。
【図９】本発明の第九実施態様を示す断面である。
【図１０】本発明の第十実施態様を示す断面である。
【図１１】本発明の第十一実施態様を示す断面である。
【図１２】本発明の第十二実施態様を示す断面である。
【図１３】本発明の第十三実施態様を示す断面である。
【図１４】本発明の第十四実施態様を示す断面である。
【図１５】DH6Tをベースとする薄膜FETのソース-ドレイン電流特性である。
【図１６】図１に示された実施態様を使用する、有機メモリーセルの作用メカニズムを示す。
【図１７】強誘電ポリマー薄膜の分極-電界ヒステリシスループを示す。
【図１８】任意に選択されたバイナリー“０”状態に関する強誘電ポリマー薄膜の分極の状態を示す。
【図１９】バイナリー“１”状態に関する強誘電ポリマー薄膜の分極の状態を示す。
【発明を実施するための形態】
【０００８】
今、図１を参照して、有機材料又はポリマー材料を使用し、不揮発性の、非破壊読出しメモリーセル８としてつくられている強誘電FETの第一実施態様の断面図が示される。メモリーセル８はゲート誘電体として強誘電ポリマー薄膜を利用する有機薄膜FETを使用する。個々の加工工程の全てが当業界で公知であるので、以下の記載はメモリーセルについての構造及び材料の選択並びにこれらにおける変化に集中することにより進行するであろう。
メモリーセル８は支持体10（これは剛性支持体又は可撓性支持体であってもよい）の上につくられる。支持体10は実質的に平滑な表面を有し、200℃までの温度に耐え得る種々の材料、例えば、シリコン、金属、ガラス及び多くの型のプラスチックを含んでもよい。支持体が半導体、例えば、シリコン又は導電性支持体、例えば、金属である場合、それは支持体の上面の上に薄い絶縁層を有するべきである。この薄い絶縁層は無機材料、例えば、酸化ケイ素、窒化ケイ素、又はポリイミドの如き有機材料であってもよい。ゲート電極12は支持体10の上面の上にある。薄い絶縁層がゲート電極12を半導体支持体又は導電性支持体から分離するのに使用され、熱成長、スパッタリング、化学蒸着、溶液付着、及び印刷により付着し得る。
【０００９】
ゲート電極12は種々の導電体、例えば、金、白金、アルミニウム、チタン、導電性酸化物、例えば、ITO、又は導電性ポリマー、例えば、ポリアニリン、及びポリピロール又はその他のあらゆる導電体からつくられる。ゲート電極12の上面上に、明らかな分極-電界ヒステリシスループを示し得る強誘電ポリマー薄膜14、例えば、P(VDF-TrFE)又はその他の強誘電ポリマー薄膜の層がある。膜厚は約5nmから約５μmの範囲であってもよく、好ましい範囲は約50nmから約200nmであり、更に好ましい厚さは約100nmである。強誘電ポリマー薄膜の残留分極は0.1μC/cm2よりも少なくとも大きいものであるべきであり、好ましい値は少なくとも0.5μC/cm2である。広範囲の残留分極がメモリーセルで可能であろうが、更に大きい値が好ましい。何とならば、更に大きい値はメモリーセルの有利な読み取り／書き込み特性を可能にすると考えられるからである。
【００１０】
強誘電ポリマー薄膜14の上部に、ポリ（フェニレン）、チオフェンオリゴマー、ペンタセン、ポリチオフェン、及びペルフルオロ銅フタロシアニン又はその他の有機半導体を含むが、これらに限定されない、あらゆる有機半導体であってもよい有機半導体16の層がある。半導体膜の厚さは約5nmから約５μmまでの範囲であってもよく、好ましい範囲は約50nmから約200nmまでであり、更に好ましい厚さは約100nmである。あらゆる半導体有機薄膜材料が使用し得るが、一層高いモビリティ及び高い電流変調Ion/Ioffを有する材料が好ましい読み取り／書き込み特性を与えるかもしれない。例えば、少なくとも10-5cm2V-1s-1の電界効果モビリティが明らかな読み取り／書き込み特性を与え、また少なくとも10-3cm2V-1s-1の電界効果モビリティが付加的な改良された読み取り／書き込み特性を与えると考えられる。
【００１１】
図１に示された実施態様において、ソース電極18及びドレイン電極20はそれらの間にスペースを有して有機半導体16の上面にある。ソース電極18とドレイン電極20の間のスペースの幅はチャンネル長さＬと特定されるべきであり、その間の有機半導体の部分はチャンネル領域と特定される。
ソース電極及びドレイン電極は種々の導電体、例えば、金属薄膜、例えば、金、白金、アルミニウム、チタン、導電性酸化物、例えば、ITO、又は導電性ポリマー、例えば、ポリアニリン、及びポリピロール又はその他の導電体からつくられる。
図２及び３は図１に示された実施態様に対するゲート電極12及び有機半導体薄膜16の構造の変化を示す。それ故、同じ参照番号が同じ要素を表すのに使用され、説明が図１からの変化に集中するであろう。これらの変化は図１に示された実施態様に対して説明されるが、これらの変化はまた以下の図面に示される実施態様に同様に適用し得ることが注目されるべきである。
【００１２】
図２はメモリーセルが操作性であるためにゲート電極12がチャンネル長さＬの部分をスパンすることのみを必要とすることを示す。図３は半導体薄膜16がソース電極18及びドレイン電極20の両方をスパンすることのみを必要とすることを示す。
図４は図１に示された第一実施態様と同様のメモリーセル60の第四実施態様を示し、それ故、同じ参照番号は同様の要素を表すのに使用されるであろう。第一実施態様のように、メモリーセル60が実質的に平滑な表面を有し、200℃までの温度に耐え得る種々のあらゆる材料、例えば、シリコン、金属、ガラス及び多くの型のプラスチックを含み得る支持体10の上につくられる。ゲート電極12は支持体10の上面にあり、種々の導電体、例えば、金、白金、アルミニウム、チタン、導電性酸化物、例えば、ITO、又は導電性ポリマー、例えば、ポリアニリン、及びポリピロール又はあらゆるその他の導電体からつくられる。ゲート電極12の上面に、明らかな分極-電界ヒステリシスループを示し得る強誘電ポリマー薄膜14、例えば、P(VDF-TrFE)又はその他の強誘電ポリマー薄膜の層がある。強誘電ポリマー薄膜14の上に、またポリマー薄膜14と有機半導体16の間に介在されて、強誘電ポリマー薄膜14と有機半導体16の間のインターフェースを改良し、また強誘電ポリマー薄膜14と有機半導体16の間の注入電流をブロックするのに使用される有機誘電層50がある。この薄い誘電層50はシアノエチルプルラン(CYEPL)、ポリイミド、ポリビニルアルコール(PVA)、ポリ塩化ビニル(PVC)、ポリメチルメタクリレート(PMMA)、ポリスチレン(PSt)、及び常誘電相（α-相）PVDFを含むが、これらに限定されない種々の誘電体からつくられる。種々の誘電体がメモリーセル60をつくるのに使用し得るが、強誘電ポリマー膜14の誘電率とほぼ同じか又は強誘電ポリマー薄膜14のそれより大きい誘電率を有する誘電体がメモリーセル60に書き込むのに一層小さい印加電圧を使用し得るメモリーセル60をもたらすと考えられる。
【００１３】
例えば、P(VDF-TrFE)強誘電ポリマーが強誘電ポリマー薄膜14（これは約８の誘電率を有する）に使用される場合、CYEPL（約18の誘電率）、α-相PVDF（約12の誘電率）、PVA（約８の誘電率）を使用して有機誘電層50をつくることが好ましいであろう。約2.5の誘電率を有するPStの如き誘電体の使用がまた可能であるが、メモリーセル60は若干望ましくない性能特性を有するかもしれない。
有機誘電層50のための高誘電率材料が好ましいかもしれない。何とならば、有機誘電層50の一層高い誘電率は、有機誘電層50の一層大きいキャパシタンス、及び有機誘電層50の一層小さいインピーダンスをもたらすからであり、それ故、ゲート電圧の多くが強誘電ポリマー薄膜14に印加されるであろう。強誘電ポリマー薄膜14へのゲート電圧の多くの利用はメモリーセル60を操作するための低減されたゲート電圧要件をもたらす。
また、一層小さい誘電率の材料が有機誘電層50に使用される場合、この有機誘電層50の厚さはキャパシタンスを増大し、こうして同様の効果を得るために減少されてもよい。それにもかかわらず、一層小さい誘電率を有する材料が有機誘電層50に使用されてもよいが、これは幾つかの適用について望ましくない操作パラメーターをもたらし得ることが注目されるべきである。
【００１４】
有機半導体16の層が有機誘電層50の上面にある。有機半導体は先に説明したようにあらゆる有機半導体であってもよい。ソース電極18及びドレイン電極20は有機半導体16の上面にある。先に説明したように、ソース電極18及びドレイン電極20は種々の導電体からつくられる。
図５は図４に示された第四実施態様と同様のメモリーセル62の第五実施態様を示し、それ故、同じ参照番号が同様の要素を表すのに使用されるであろう。先の実施態様のように、メモリーセル62は実質的に平滑な表面を有し、200℃までの温度に耐え得る種々の材料を含み得る支持体10の上につくられる。ゲート電極12は支持体10の上面にあり、先に説明したような種々の導電体からつくられる。ゲート電極12の上面に、強誘電ポリマー薄膜14、例えば、P(VDF-TrFE)又は明らかな分極-電界ヒステリシスループを示し得るその他の強誘電ポリマー薄膜の層がある。強誘電ポリマー薄膜14の上に、メモリーセルの性能を改良するのに使用されるフローティングゲート電極52がある。このフローティングゲート電極52は種々の導電体、例えば、金属、例えば、金、白金、アルミニウム、チタン、導電性酸化物、例えば、ITO、又は導電性ポリマー、例えば、ポリアニリン、及びポリピロールからつくられる。フローティングゲート電極52の上面に、先に説明されたような種々の誘電体からつくられる薄い誘電層50がある。有機半導体16の層が有機誘電層50の上面にある。前記のように、有機半導体は先に説明したようなあらゆる有機半導体であってもよい。ソース電極18及びドレイン電極20が有機半導体16の上面にある。先に説明したように、ソース電極18及びドレイン電極20は種々の導電体からつくられる。
【００１５】
図６は図１に示された第一実施態様と同様のメモリーセル22の第六実施態様を示し、それ故、同じ参照番号は同様の要素を表すのに使用されるであろう。再度、メモリーセル22は先に説明したような種々の材料を含み得る支持体10上につくられる。また、図１の実施態様に示されたように、ゲート電極12が支持体10の表面上につくられ、先に説明したような種々の導電体からつくられる。再度、ゲート電極12の表面に、P(VDF-TrFE)の如き強誘電ポリマー薄膜14の層がある。しかしながら、この実施態様において、ソース電極18及びドレイン電極20は強誘電ポリマー薄膜14の上面にある。再度、ソース電極及びドレイン電極は先に説明したような種々の導電体からつくられる。強誘電ポリマー薄膜14並びにソース電極18及びドレイン電極20の露出部分の上に、有機半導体16の層がある。
【００１６】
図７は上記実施態様と同様のメモリーセル64の第七実施態様を示し、それ故、同じ参照番号は同じ特徴を表すのに使用されるであろう。再度、メモリーセル64は先に説明したような種々の材料を含み得る支持体10上につくられる。また、先の実施態様に示されたように、ゲート電極12が支持体10の表面上につくられ、先に説明したような種々の導電体からつくられる。再度、ゲート電極12の表面に、P(VDF-TrFE)の如き強誘電ポリマー薄膜14の層がある。この実施態様において、薄い誘電層50は強誘電ポリマー薄膜14の上面にある。この薄い誘電層50は先に説明したような種々の誘電体、例えば、ポリイミド、PVA、PVC、及びPMMAからつくられる。ソース電極18及びドレイン電極20が誘電層50の上面にある。再度、ソース電極及びドレイン電極は先に説明したような種々の導電体からつくられる。誘電層50並びにソース電極18及びドレイン電極20の露出部分の上に、有機半導体16の層がある。
【００１７】
図８は以上の実施態様と同様のメモリーセル66の第八実施態様を示し、それ故、同じ参照番号は同様の要素を表すのに使用されるであろう。再度、メモリーセル66は先に説明したような種々の材料、例えば、シリコン、金属、ガラス及びプラスチックを含み得る支持体10上につくられる。また、先の実施態様に示されたように、ゲート電極12が支持体10の表面上につくられ、先に説明したような種々の導電体からつくられる。再度、ゲート電極12の表面に、P(VDF-TrFE)の如き強誘電ポリマー薄膜14の層がある。この実施態様において、フローティングゲート電極52が強誘電薄膜14の上面にある。このフローティングゲート電極52は先に説明したような種々の導電体からつくられる。薄い誘電層50がフローティングゲート電極の上面にある。この薄い誘電層50は先に説明したような種々の誘電体、例えば、ポリイミド、PVA、PVC、及びPMMAからつくられる。ソース電極18及びドレイン電極20は誘電層50の上面にある。再度、ソース電極及びドレイン電極は先に説明したような種々の導電体からつくられる。誘電層50並びにソース電極18及びドレイン電極20の露出部分の上に、先に説明したような有機半導体16の層がある。
【００１８】
図９は以上の実施態様と同様のメモリーセル24の第九実施態様を示す。それ故、同じ参照番号は同様の要素を表すのに使用されるであろう。図９、10、及び11に示された実施態様と図１〜８に示された実施態様との間の一つの相違は電極が支持体上に直接に付着されないことである。それ故、これらのメモリーセルについて、半導体支持体又は導電性支持体が使用される場合、支持体の上面に薄い絶縁層を有することは必要ではないであろう。しかしながら、支持体の上面の薄い絶縁層は装置の性能を改良するかもしれず、それ故、支持体の表面上の薄い絶縁層は任意であり、所望により用意されてもよい。
再度、メモリーセル24が先に説明したような種々の材料を含み得る支持体10の上につくられる。しかしながら、この実施態様において、支持体10の表面上に、先に説明したようなポリ（フェニレン）の如き有機半導体15の層がある。次いでP(VDF-TrFE)の如き強誘電ポリマー薄膜14の突出構造並びにソース電極18及びドレイン電極20が有機半導体16の層の上につくられる。突出強誘電ポリマー薄膜の厚さは約5nmから約５μmまでの範囲、好ましくは約50nmから約200nmまでの範囲、更に好ましくは約100nmの厚さであってもよい。再度、ソース電極及びドレイン電極が先に説明したような種々の導電体からつくられる。ゲート電極12が突出強誘電ポリマー薄膜14の表面につくられる。ゲート電極12は先に説明したような種々の導電体からつくられてもよい。
【００１９】
図10は以上の実施態様と同様のメモリーセル68の第十実施態様を示し、それ故、同じ参照番号が同様の要素を表すのに使用されるであろう。再度、メモリーセル68が先に説明したような種々の材料を含み得る支持体10の上につくられる。支持体10の表面上に、先に説明したようなポリ（フェニレン）の如き有機半導体16の層がある。薄い誘電層50が有機半導体薄膜16だけでなく、ソース電極18及びドレイン電極20の表面にある。薄い誘電層50は先に説明したようにポリイミドを含む種々の材料からつくられる。再度、突出強誘電ポリマー薄膜14の厚さは先に説明したように5nmから５μmまでの範囲であってもよい。また、ソース電極及びドレイン電極が先に説明したような種々の導電体からつくられる。P(VDF-TrFE)の如き強誘電ポリマー薄膜14の突出構造が薄い誘電層50の上につくられる。ゲート電極12が突出強誘電ポリマー薄膜14の表面につくられる。ゲート電極12は先に説明したような種々の導電体からつくられてもよい。
【００２０】
図11は以上の実施態様と同様のメモリーセル70の第十一実施態様を示し、それ故、同じ参照記号が同様の要素を表すのに使用されるであろう。再度、メモリーセル70が先に説明したような種々の材料を含み得る支持体10の上につくられる。支持体10の表面上に、先に説明したようなポリ（フェニレン）の如き有機半導体16の層がある。薄い誘電層50が有機半導体薄膜16だけでなく、ソース電極18及びドレイン電極20の表面にある。薄い誘電層50は先に説明したようにポリイミドを含む種々の材料からつくられる。再度、突出強誘電ポリマー薄膜の厚さは先に説明したように5nmから５μmまでの範囲であってもよい。また、ソース電極及びドレイン電極は先に説明したような種々の導電体からつくられる。薄い誘電層50の表面に、フローティングゲート電極52がある。このフローティングゲート電極52は先に説明したような種々の導電体からつくられる。P(VDF-TrFE)の如き強誘電ポリマー薄膜14の突出構造がフローティングゲート電極52の上につくられる。ゲート電極12が突出強誘電ポリマー膜層14の表面につくられる。ゲート電極12は先に説明したような種々の導電体からつくられてもよい。
【００２１】
図12は以上の実施態様と同様のメモリーセル72の第十二実施態様を示す。それ故、同じ参照番号が同様の要素を表すのに使用されるであろう。再度、メモリーセル72は先に説明したような種々の材料を含み得る支持体10の上につくられる。しかしながら、この実施態様において、ソース電極18及びドレイン電極20は支持体10の上面にある。ゲート電極が支持体10の表面に用意された先の実施態様のように、導電体又は半導体が支持体に使用される場合、支持体は上面に絶縁層を含むべきである。ソース電極及びドレイン電極は先に説明したような種々の導電体からつくられる。
ソース電極及びドレイン電極並びに支持体の残部の上面に、先に説明したようなポリ（フェニレン）の如き有機半導体16の層がある。次いでP(VDF-TrFE)の如き強誘電ポリマー薄膜14の突出構造が有機半導体16層の上につくられる。突出強誘電ポリマー薄膜の厚さは先に説明したように5nmから５μmまでの範囲であってもよい。ゲート電極12が突出強誘電ポリマー膜層14の表面につくられる。ゲート電極12は先に説明したように種々の導電体からつくられてもよい。
【００２２】
図13は以上の実施態様と同様のメモリーセル74の第十三実施態様を示し、それ故、同じ参照番号が同様の要素を表すのに使用されるであろう。再度、メモリーセル74は先に説明したような種々の材料を含み得る支持体10の上につくられる。支持体10の表面にソース電極18及びドレイン電極20（これらは先に説明したように種々の導電体からつくられる）、並びに先に説明したようなポリ（フェニレン）の如き有機半導体16の層がある。薄い誘電層50が有機半導体薄膜16の表面にある。薄い誘電層50は先に説明したようなポリイミドを含む種々の材料からつくられる。薄い誘電層50の上に、強誘電ポリマー薄膜があり、再度その突出強誘電ポリマー薄膜14の厚さは5nmから５μmまでの範囲であってもよい。ゲート電極12が突出強誘電ポリマー薄膜14の表面につくられる。ゲート電極12は先に説明したような種々の導電体からつくられてもよい。
図14は以上の実施態様と同様のメモリーセル76の第十四実施態様を示し、それ故、同じ参照番号が同様の要素を表すのに使用されるであろう。再度、メモリーセル76は先に説明したような種々の材料を含み得る支持体10の上につくられる。支持体10の表面に、ソース電極18及びドレイン電極20（これらは先に説明したような種々の導電体からつくられる）、並びに先に説明したようなポリ（フェニレン）の如き有機半導体16の層がある。薄い誘電層50が有機半導体薄膜16の表面にある。その薄い誘電層50は先に説明したようなポリイミドを含む種々の材料からつくられる。薄い誘電層50の表面に、フローティングゲート電極52がある。このフローティングゲート電極52は先に説明したような種々の導電体からつくられる。P(VDF-TrFE)の如き強誘電ポリマー薄膜14の突出構造がフローティングゲート電極52の上につくられる。ゲート電極12がその突出強誘電ポリマー膜層14の表面につくられる。ゲート電極12は先に説明したような種々の導電体からつくられてもよい。
【００２３】
上記強誘電メモリーセルは以下の様式で作動する。有機薄膜FETのソース-ドレイン電流は図15に示されるようにドレイン電極に印加される電圧及びゲート電極に印加される電圧の両方に依存する。即ち、ソース-ドレイン電流又は抵抗は、たとえ印加ドレイン電圧が同じであるとしても異なるゲート電圧のもとに異なるであろう。これがゲート誘電体としてパリレン-Cを使用するDH6T薄膜FETのソース-ドレイン電流特性を示す図10に示される。負のゲート電圧が印加される場合、トランジスタが“オン”状態にある。即ち、負のドレイン電圧が印加される場合、実質的な電流がソース電極とドレイン電極の間に流れ得る。-10Vのゲート電圧について、ソース-ドレインに流れる飽和電流は10-7μAより大きいであろう。しかしながら、正のゲート電圧が印加される場合、トランジスタは“オフ”状態にあるであろう。即ち、正のゲート電圧が印加される場合、ソース電極とドレイン電極の間の電流は非常に小さいであろう。6Vのゲート電圧について、ソース-ドレインに流れる飽和電流は10-10μAより小さいであろう。
【００２４】
図16はメモリーセル８をアドレスし、操作するのに使用される付加的な回路要素の略図とともに図１に示されたメモリーセル８の例示の実施態様を示す。図１に示された実施態様の使用は例示にすぎず、その操作原理はその他の記載された実施態様に同様に適用される。これらの付加的な要素はゲート電極12、ソース電極18及びドレイン電極20への接続を行なうためのゲートライン80、ソースライン92及びドレインライン90を夫々含む。スイッチ82及び電源86が電圧（読み取り電圧）をドレインに印加してセルを読み取るのに使用される。電源88（これは正パルスP1又は負パルスP2を印加し得る）がゲート電圧（書き込み電圧）を印加してバイナリー“０”又は“１”状態をセルに書き込むのに使用される。電流感受性メーター84（これは当業界で知られているように基準セルによるセンス増幅器として実行し得る）が印加ドレイン電圧のもとにソース-ドレイン電流を検出するのに使用される。
【００２５】
セルに書き込むために、正パルスP1又は負パルスP2が電源88からゲートライン80を介してゲート電極12に印加されるであろう。正パルスP1又は負パルスP2は夫々矢印A1及びA2により表されるように強誘電ポリマー薄膜14を正に分極し、又は負に分極するであろう。これを行なうために、パルス電圧P1又はP2の振幅は強誘電ポリマー薄膜の保磁電圧より大きくすべきである。
図17に示されるように、分極-電界ヒステリシス又は強誘電ポリマー薄膜14の残留分極の存在のために、ゲート電極12に印加されたパルス又は電圧の除去後に強誘電ポリマー薄膜14中に正分極又は負分極が存在するであろう。これは位置ａ及びｂで見ることによりわかり、そこで位置ａは約60mC/m2の残留分極を示し、位置ｂは-60mC/m2の残留分極を示す。強誘電ポリマー薄膜14中の残留分極は、分極状態に応じて正バイアス又は負バイアスをゲート電極に置くことに相当する。
【００２６】
セルを読み取るために、ソース-ドレイン電流がライン90を介して電源86からドレイン電極20に印加されたドレイン電圧VDのもとに測定され、スイッチ82が閉じられている。このドレイン電圧VD、又は読み取り電圧Ｖ読み取りは書き込み電圧と同じである必要はないが、ソース-ドレイン電流を飽和させるのに充分に大きくすべきである。強誘電ポリマー薄膜14の残留分極からのバイアス効果のために、測定されるソース-ドレイン電流は所定のドレイン電圧について全く異なるであろう。その相違は強誘電ポリマー薄膜14の分極方向に依存するであろう。同じドレイン電圧のもとに測定されたこれらの異なるソース-ドレイン電流は強誘電ポリマー薄膜14の異なる分極状態を示す。次いで異なる測定ソース-ドレイン電流又は異なる分極状態は“０”状態又は“１”状態を表すのに使用される。それ故、正又は負の電圧又はパルスをゲート電極に印加することは強誘電ポリマー薄膜14の分極方向を変化し、バイナリー“０”又は“１”をメモリーセル８に書き込むのに使用し得る。次いで電圧をドレイン電極20に印加し、ソース-ドレイン電流を測定することはデータをメモリーセル８から読み取るのに使用し得る。これは読み取り、書き込むのに容易であり、不揮発性であり、非破壊読出しを有する有機FETメモリーセル８を与える。
【００２７】
図18及び19は強誘電ポリマー薄膜の分極状態及びゲート領域に関するそれらの効果を更に示す。これらの二つの図は負電荷ｎ及び正電荷ｐを含む。
図18は正パルスP1がゲート電極12に印加されて“０”をセルに書き込んだ後の強誘電ポリマー薄膜14の分極状態を示す。正のゲート電圧が印加された後に、強誘電ポリマー薄膜中の残留分極が矢印A1により示されるように“上”に位置し、こうして正電荷ｐが強誘電ポリマー薄膜14と有機半導体薄膜16の界面に蓄積されるであろう。これはゲート電極に印加された正バイアスに相当する。本発明者らは半導体薄膜がDH6Tであり、それが図15に示されたのと同じ挙動を有すると仮定する場合、電流条件下でトランジスタは“オフ”状態にあり、ソース-ドレイン電流はドレイン電圧のもとに非常に小さく、それ故、本発明者らは“０”状態を有する。
【００２８】
図19は負パルスP2がゲート電極12に印加されて“１”をセルに書き込んだ後の強誘電ポリマー薄膜14の分極状態を示す。負のゲート電圧が印加された後に、強誘電ポリマー薄膜14中の残留分極が矢印A2により示されるように“下”に位置し、こうして負電荷が強誘電ポリマー薄膜14と有機半導体薄膜16の界面に蓄積されるであろう。これはゲート電極に印加された負バイアスに相当する。再度、本発明者らは半導体薄膜がDH6Tであり、それが図15に示されたのと同じ挙動を有すると仮定する場合、この条件下でトランジスタは“オン”状態にあり、実質的なソース-ドレイン電流がドレイン電圧のもとに発生されるであろう。それ故、本発明者らは“１”状態を有する。
【技術分野】
【０００１】
本発明は有機半導体装置、更に特別には電界効果トランジスタを形成する有機半導体及びゲート誘電体としての強誘電薄膜ポリマーを有する有機電界効果トランジスタメモリーセル、及びこのような装置の加工方法に関する。
【背景技術】
【０００２】
強誘電体は印加電界で再配向し得る即時の分極、及びその分極状態が電界の除去後でさえも保持し得るという特異な性質を有する。それ故、強誘電体は種々の環境条件にわたって非常に安定である二つのデータ状態（“＋”分極状態及び“−”分極状態）を含み得る。
1980年代に、強誘電薄膜付着技術及びシリコンマイクロエレクトロニクスとの強誘電薄膜の一体化の進歩により、実用的強誘電メモリーが開発され、商用製品が市場に導入された。これらの進歩は分極を再配向するために、即ち、データを読み取り、書き込むために通常の5V又は3Vの電圧を使用する強誘電薄膜をベースとするメモリーの製造を可能にした。しかしながら、これらの装置は破壊読出しの一つの欠点を有する。強誘電薄膜セルの分極が正（例えば、“０”に相当する“又は負（例えば、“１”に相当する）であるのかを測定するために、正（又は負）パルスがセルに印加される。しかしながら、強誘電セルの初期状態が負分極状態であったならば、それはセルに印加される正パルスによる読み取り後に正分極状態に変化するであろう。同様に、強誘電セルの初期状態が正分極状態であったならば、それはセルに印加される負パルスによる読み取り後に負分極状態に変化するであろう。この破壊読出しは夫々の読み出しアクセスが記憶状態を回復するためのプレチャージ操作により伴われることを必要とする。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
その破壊読出し問題を解決するために、強誘電薄膜をベースとする電界効果トランジスタ(FET)が次世代強誘電メモリーとして提案されていた。強誘電FETはゲート誘電体として強誘電薄膜を使用する。強誘電薄膜はシリコン支持体と強誘電薄膜の間に二酸化ケイ素（SiO2）又は窒化ケイ素（Si3N4）の如き薄い誘電層を用いて、又は用いないでシリコン支持体に付着される。ゲート電圧が印加される場合、強誘電薄膜の分極は正又は負であってもよく、その分極状態がゲート電圧の除去後に保持し得る。この正又は負の分極はソース-ドレイン電流又はソース-ドレイン抵抗に影響し得る。ソース-ドレイン電流又は抵抗は強誘電薄膜の分極状態により制御し得るので、単一強誘電FETがメモリーセルとして使用し得る。
【０００４】
現行の強誘電FETメモリーセルは強誘電セラミック膜を使用する。それ故、強誘電膜を付着するとともにFETをつくることは約600℃を超える温度での高温方法を必要とする。
強誘電セラミック薄膜とは対照的に、ポリ（ビニルジエン-トリフルオロエチレン）（P(VDF-TrFE)）コポリマーのファミリーにあるような強誘電ポリマー薄膜は溶液スピン被覆、キャスティング、蒸発又はラングミューアー-ブロジェット(LB)成長方法を使用して、200℃より低い成長温度でシリコン支持体又はその他の支持体に容易に付着し得る。これらのポリマー薄膜の残留分極は40mC/m2、即ち４μC/cm2より高いことがあり、これはソース-ドレイン電流を変化するのに充分に大きく、強誘電記憶装置中の使用に適している。こうして、有機の、不揮発性の、非破壊読出し強誘電メモリーセルが強誘電ポリマー薄膜技術及び有機薄膜トランジスタ技術を組み合わせることにより開発し得る。
【課題を解決するための手段】
【０００５】
シリコン、金属、ガラス、又はプラスチックの如き多種の材料からつくられた支持体、ポリマー強誘電薄膜ゲート誘電体、例えば、P(VDF-TrFE)コポリマー薄膜、有機薄膜半導体、例えば、ペンタセン膜、並びにゲート電極、ソース電極、及びドレイン電極（これらは種々の導電体、例えば、薄い金属膜、導電性酸化物、又は導電性ポリマーを使用してつくられた）を含むFETメモリーセルが提供される。メモリーセルはまた強誘電ポリマー薄膜と有機半導体薄膜とフローティングゲート電極の間に誘電ポリマー層を含んでもよい。
ポリ（フッ化ビニリデン）(PVDF)、ポリ（ビニルジエン-トリフルオロエチレン）（P(VDF-TrFE)）コポリマー、奇数ナイロン、シアノポリマー、ポリ尿素及びポリチオ尿素を含むが、これらに限定されない、上記記憶構造に使用し得る多くの候補強誘電ポリマー材料がある。これらのポリマーの薄膜は溶液スピン被覆又は溶液キャスティング、ラングミューアー-ブロジェット(LB)単層成長方法、及び蒸着重合方法により製造し得る。典型的にはこれらの付着方法は200℃以下で行ない得る。
【０００６】
別の実施態様は強誘電ポリマー薄膜と有機半導体薄膜の間に薄いポリマー誘電層を有する。この薄いポリマー誘電層は常誘電状態のポリイミド、PVA、PVC、PMMA、及びPVDF並びにP(VDF-TrFE)であってもよい。
別の実施態様は強誘電ポリマー薄膜と薄いポリマー誘電層の間に薄い導電層を有する。
別の実施態様は化学的又は物理的蒸着、スパッタリング、溶液スピン被覆又は浸漬被覆及び硬化によるメモリーセルを保護するための最後の工程としてパッシベーション被覆を有する。
【図面の簡単な説明】
【０００７】
【図１】本発明の第一実施態様を示す断面である。
【図２】本発明の第二実施態様を示す断面である。
【図３】本発明の第三実施態様を示す断面である。
【図４】本発明の第四実施態様を示す断面である。
【図５】本発明の第五実施態様を示す断面である。
【図６】本発明の第六実施態様を示す断面である。
【図７】本発明の第七実施態様を示す断面である。
【図８】本発明の第八実施態様を示す断面である。
【図９】本発明の第九実施態様を示す断面である。
【図１０】本発明の第十実施態様を示す断面である。
【図１１】本発明の第十一実施態様を示す断面である。
【図１２】本発明の第十二実施態様を示す断面である。
【図１３】本発明の第十三実施態様を示す断面である。
【図１４】本発明の第十四実施態様を示す断面である。
【図１５】DH6Tをベースとする薄膜FETのソース-ドレイン電流特性である。
【図１６】図１に示された実施態様を使用する、有機メモリーセルの作用メカニズムを示す。
【図１７】強誘電ポリマー薄膜の分極-電界ヒステリシスループを示す。
【図１８】任意に選択されたバイナリー“０”状態に関する強誘電ポリマー薄膜の分極の状態を示す。
【図１９】バイナリー“１”状態に関する強誘電ポリマー薄膜の分極の状態を示す。
【発明を実施するための形態】
【０００８】
今、図１を参照して、有機材料又はポリマー材料を使用し、不揮発性の、非破壊読出しメモリーセル８としてつくられている強誘電FETの第一実施態様の断面図が示される。メモリーセル８はゲート誘電体として強誘電ポリマー薄膜を利用する有機薄膜FETを使用する。個々の加工工程の全てが当業界で公知であるので、以下の記載はメモリーセルについての構造及び材料の選択並びにこれらにおける変化に集中することにより進行するであろう。
メモリーセル８は支持体10（これは剛性支持体又は可撓性支持体であってもよい）の上につくられる。支持体10は実質的に平滑な表面を有し、200℃までの温度に耐え得る種々の材料、例えば、シリコン、金属、ガラス及び多くの型のプラスチックを含んでもよい。支持体が半導体、例えば、シリコン又は導電性支持体、例えば、金属である場合、それは支持体の上面の上に薄い絶縁層を有するべきである。この薄い絶縁層は無機材料、例えば、酸化ケイ素、窒化ケイ素、又はポリイミドの如き有機材料であってもよい。ゲート電極12は支持体10の上面の上にある。薄い絶縁層がゲート電極12を半導体支持体又は導電性支持体から分離するのに使用され、熱成長、スパッタリング、化学蒸着、溶液付着、及び印刷により付着し得る。
【０００９】
ゲート電極12は種々の導電体、例えば、金、白金、アルミニウム、チタン、導電性酸化物、例えば、ITO、又は導電性ポリマー、例えば、ポリアニリン、及びポリピロール又はその他のあらゆる導電体からつくられる。ゲート電極12の上面上に、明らかな分極-電界ヒステリシスループを示し得る強誘電ポリマー薄膜14、例えば、P(VDF-TrFE)又はその他の強誘電ポリマー薄膜の層がある。膜厚は約5nmから約５μmの範囲であってもよく、好ましい範囲は約50nmから約200nmであり、更に好ましい厚さは約100nmである。強誘電ポリマー薄膜の残留分極は0.1μC/cm2よりも少なくとも大きいものであるべきであり、好ましい値は少なくとも0.5μC/cm2である。広範囲の残留分極がメモリーセルで可能であろうが、更に大きい値が好ましい。何とならば、更に大きい値はメモリーセルの有利な読み取り／書き込み特性を可能にすると考えられるからである。
【００１０】
強誘電ポリマー薄膜14の上部に、ポリ（フェニレン）、チオフェンオリゴマー、ペンタセン、ポリチオフェン、及びペルフルオロ銅フタロシアニン又はその他の有機半導体を含むが、これらに限定されない、あらゆる有機半導体であってもよい有機半導体16の層がある。半導体膜の厚さは約5nmから約５μmまでの範囲であってもよく、好ましい範囲は約50nmから約200nmまでであり、更に好ましい厚さは約100nmである。あらゆる半導体有機薄膜材料が使用し得るが、一層高いモビリティ及び高い電流変調Ion/Ioffを有する材料が好ましい読み取り／書き込み特性を与えるかもしれない。例えば、少なくとも10-5cm2V-1s-1の電界効果モビリティが明らかな読み取り／書き込み特性を与え、また少なくとも10-3cm2V-1s-1の電界効果モビリティが付加的な改良された読み取り／書き込み特性を与えると考えられる。
【００１１】
図１に示された実施態様において、ソース電極18及びドレイン電極20はそれらの間にスペースを有して有機半導体16の上面にある。ソース電極18とドレイン電極20の間のスペースの幅はチャンネル長さＬと特定されるべきであり、その間の有機半導体の部分はチャンネル領域と特定される。
ソース電極及びドレイン電極は種々の導電体、例えば、金属薄膜、例えば、金、白金、アルミニウム、チタン、導電性酸化物、例えば、ITO、又は導電性ポリマー、例えば、ポリアニリン、及びポリピロール又はその他の導電体からつくられる。
図２及び３は図１に示された実施態様に対するゲート電極12及び有機半導体薄膜16の構造の変化を示す。それ故、同じ参照番号が同じ要素を表すのに使用され、説明が図１からの変化に集中するであろう。これらの変化は図１に示された実施態様に対して説明されるが、これらの変化はまた以下の図面に示される実施態様に同様に適用し得ることが注目されるべきである。
【００１２】
図２はメモリーセルが操作性であるためにゲート電極12がチャンネル長さＬの部分をスパンすることのみを必要とすることを示す。図３は半導体薄膜16がソース電極18及びドレイン電極20の両方をスパンすることのみを必要とすることを示す。
図４は図１に示された第一実施態様と同様のメモリーセル60の第四実施態様を示し、それ故、同じ参照番号は同様の要素を表すのに使用されるであろう。第一実施態様のように、メモリーセル60が実質的に平滑な表面を有し、200℃までの温度に耐え得る種々のあらゆる材料、例えば、シリコン、金属、ガラス及び多くの型のプラスチックを含み得る支持体10の上につくられる。ゲート電極12は支持体10の上面にあり、種々の導電体、例えば、金、白金、アルミニウム、チタン、導電性酸化物、例えば、ITO、又は導電性ポリマー、例えば、ポリアニリン、及びポリピロール又はあらゆるその他の導電体からつくられる。ゲート電極12の上面に、明らかな分極-電界ヒステリシスループを示し得る強誘電ポリマー薄膜14、例えば、P(VDF-TrFE)又はその他の強誘電ポリマー薄膜の層がある。強誘電ポリマー薄膜14の上に、またポリマー薄膜14と有機半導体16の間に介在されて、強誘電ポリマー薄膜14と有機半導体16の間のインターフェースを改良し、また強誘電ポリマー薄膜14と有機半導体16の間の注入電流をブロックするのに使用される有機誘電層50がある。この薄い誘電層50はシアノエチルプルラン(CYEPL)、ポリイミド、ポリビニルアルコール(PVA)、ポリ塩化ビニル(PVC)、ポリメチルメタクリレート(PMMA)、ポリスチレン(PSt)、及び常誘電相（α-相）PVDFを含むが、これらに限定されない種々の誘電体からつくられる。種々の誘電体がメモリーセル60をつくるのに使用し得るが、強誘電ポリマー膜14の誘電率とほぼ同じか又は強誘電ポリマー薄膜14のそれより大きい誘電率を有する誘電体がメモリーセル60に書き込むのに一層小さい印加電圧を使用し得るメモリーセル60をもたらすと考えられる。
【００１３】
例えば、P(VDF-TrFE)強誘電ポリマーが強誘電ポリマー薄膜14（これは約８の誘電率を有する）に使用される場合、CYEPL（約18の誘電率）、α-相PVDF（約12の誘電率）、PVA（約８の誘電率）を使用して有機誘電層50をつくることが好ましいであろう。約2.5の誘電率を有するPStの如き誘電体の使用がまた可能であるが、メモリーセル60は若干望ましくない性能特性を有するかもしれない。
有機誘電層50のための高誘電率材料が好ましいかもしれない。何とならば、有機誘電層50の一層高い誘電率は、有機誘電層50の一層大きいキャパシタンス、及び有機誘電層50の一層小さいインピーダンスをもたらすからであり、それ故、ゲート電圧の多くが強誘電ポリマー薄膜14に印加されるであろう。強誘電ポリマー薄膜14へのゲート電圧の多くの利用はメモリーセル60を操作するための低減されたゲート電圧要件をもたらす。
また、一層小さい誘電率の材料が有機誘電層50に使用される場合、この有機誘電層50の厚さはキャパシタンスを増大し、こうして同様の効果を得るために減少されてもよい。それにもかかわらず、一層小さい誘電率を有する材料が有機誘電層50に使用されてもよいが、これは幾つかの適用について望ましくない操作パラメーターをもたらし得ることが注目されるべきである。
【００１４】
有機半導体16の層が有機誘電層50の上面にある。有機半導体は先に説明したようにあらゆる有機半導体であってもよい。ソース電極18及びドレイン電極20は有機半導体16の上面にある。先に説明したように、ソース電極18及びドレイン電極20は種々の導電体からつくられる。
図５は図４に示された第四実施態様と同様のメモリーセル62の第五実施態様を示し、それ故、同じ参照番号が同様の要素を表すのに使用されるであろう。先の実施態様のように、メモリーセル62は実質的に平滑な表面を有し、200℃までの温度に耐え得る種々の材料を含み得る支持体10の上につくられる。ゲート電極12は支持体10の上面にあり、先に説明したような種々の導電体からつくられる。ゲート電極12の上面に、強誘電ポリマー薄膜14、例えば、P(VDF-TrFE)又は明らかな分極-電界ヒステリシスループを示し得るその他の強誘電ポリマー薄膜の層がある。強誘電ポリマー薄膜14の上に、メモリーセルの性能を改良するのに使用されるフローティングゲート電極52がある。このフローティングゲート電極52は種々の導電体、例えば、金属、例えば、金、白金、アルミニウム、チタン、導電性酸化物、例えば、ITO、又は導電性ポリマー、例えば、ポリアニリン、及びポリピロールからつくられる。フローティングゲート電極52の上面に、先に説明されたような種々の誘電体からつくられる薄い誘電層50がある。有機半導体16の層が有機誘電層50の上面にある。前記のように、有機半導体は先に説明したようなあらゆる有機半導体であってもよい。ソース電極18及びドレイン電極20が有機半導体16の上面にある。先に説明したように、ソース電極18及びドレイン電極20は種々の導電体からつくられる。
【００１５】
図６は図１に示された第一実施態様と同様のメモリーセル22の第六実施態様を示し、それ故、同じ参照番号は同様の要素を表すのに使用されるであろう。再度、メモリーセル22は先に説明したような種々の材料を含み得る支持体10上につくられる。また、図１の実施態様に示されたように、ゲート電極12が支持体10の表面上につくられ、先に説明したような種々の導電体からつくられる。再度、ゲート電極12の表面に、P(VDF-TrFE)の如き強誘電ポリマー薄膜14の層がある。しかしながら、この実施態様において、ソース電極18及びドレイン電極20は強誘電ポリマー薄膜14の上面にある。再度、ソース電極及びドレイン電極は先に説明したような種々の導電体からつくられる。強誘電ポリマー薄膜14並びにソース電極18及びドレイン電極20の露出部分の上に、有機半導体16の層がある。
【００１６】
図７は上記実施態様と同様のメモリーセル64の第七実施態様を示し、それ故、同じ参照番号は同じ特徴を表すのに使用されるであろう。再度、メモリーセル64は先に説明したような種々の材料を含み得る支持体10上につくられる。また、先の実施態様に示されたように、ゲート電極12が支持体10の表面上につくられ、先に説明したような種々の導電体からつくられる。再度、ゲート電極12の表面に、P(VDF-TrFE)の如き強誘電ポリマー薄膜14の層がある。この実施態様において、薄い誘電層50は強誘電ポリマー薄膜14の上面にある。この薄い誘電層50は先に説明したような種々の誘電体、例えば、ポリイミド、PVA、PVC、及びPMMAからつくられる。ソース電極18及びドレイン電極20が誘電層50の上面にある。再度、ソース電極及びドレイン電極は先に説明したような種々の導電体からつくられる。誘電層50並びにソース電極18及びドレイン電極20の露出部分の上に、有機半導体16の層がある。
【００１７】
図８は以上の実施態様と同様のメモリーセル66の第八実施態様を示し、それ故、同じ参照番号は同様の要素を表すのに使用されるであろう。再度、メモリーセル66は先に説明したような種々の材料、例えば、シリコン、金属、ガラス及びプラスチックを含み得る支持体10上につくられる。また、先の実施態様に示されたように、ゲート電極12が支持体10の表面上につくられ、先に説明したような種々の導電体からつくられる。再度、ゲート電極12の表面に、P(VDF-TrFE)の如き強誘電ポリマー薄膜14の層がある。この実施態様において、フローティングゲート電極52が強誘電薄膜14の上面にある。このフローティングゲート電極52は先に説明したような種々の導電体からつくられる。薄い誘電層50がフローティングゲート電極の上面にある。この薄い誘電層50は先に説明したような種々の誘電体、例えば、ポリイミド、PVA、PVC、及びPMMAからつくられる。ソース電極18及びドレイン電極20は誘電層50の上面にある。再度、ソース電極及びドレイン電極は先に説明したような種々の導電体からつくられる。誘電層50並びにソース電極18及びドレイン電極20の露出部分の上に、先に説明したような有機半導体16の層がある。
【００１８】
図９は以上の実施態様と同様のメモリーセル24の第九実施態様を示す。それ故、同じ参照番号は同様の要素を表すのに使用されるであろう。図９、10、及び11に示された実施態様と図１〜８に示された実施態様との間の一つの相違は電極が支持体上に直接に付着されないことである。それ故、これらのメモリーセルについて、半導体支持体又は導電性支持体が使用される場合、支持体の上面に薄い絶縁層を有することは必要ではないであろう。しかしながら、支持体の上面の薄い絶縁層は装置の性能を改良するかもしれず、それ故、支持体の表面上の薄い絶縁層は任意であり、所望により用意されてもよい。
再度、メモリーセル24が先に説明したような種々の材料を含み得る支持体10の上につくられる。しかしながら、この実施態様において、支持体10の表面上に、先に説明したようなポリ（フェニレン）の如き有機半導体15の層がある。次いでP(VDF-TrFE)の如き強誘電ポリマー薄膜14の突出構造並びにソース電極18及びドレイン電極20が有機半導体16の層の上につくられる。突出強誘電ポリマー薄膜の厚さは約5nmから約５μmまでの範囲、好ましくは約50nmから約200nmまでの範囲、更に好ましくは約100nmの厚さであってもよい。再度、ソース電極及びドレイン電極が先に説明したような種々の導電体からつくられる。ゲート電極12が突出強誘電ポリマー薄膜14の表面につくられる。ゲート電極12は先に説明したような種々の導電体からつくられてもよい。
【００１９】
図10は以上の実施態様と同様のメモリーセル68の第十実施態様を示し、それ故、同じ参照番号が同様の要素を表すのに使用されるであろう。再度、メモリーセル68が先に説明したような種々の材料を含み得る支持体10の上につくられる。支持体10の表面上に、先に説明したようなポリ（フェニレン）の如き有機半導体16の層がある。薄い誘電層50が有機半導体薄膜16だけでなく、ソース電極18及びドレイン電極20の表面にある。薄い誘電層50は先に説明したようにポリイミドを含む種々の材料からつくられる。再度、突出強誘電ポリマー薄膜14の厚さは先に説明したように5nmから５μmまでの範囲であってもよい。また、ソース電極及びドレイン電極が先に説明したような種々の導電体からつくられる。P(VDF-TrFE)の如き強誘電ポリマー薄膜14の突出構造が薄い誘電層50の上につくられる。ゲート電極12が突出強誘電ポリマー薄膜14の表面につくられる。ゲート電極12は先に説明したような種々の導電体からつくられてもよい。
【００２０】
図11は以上の実施態様と同様のメモリーセル70の第十一実施態様を示し、それ故、同じ参照記号が同様の要素を表すのに使用されるであろう。再度、メモリーセル70が先に説明したような種々の材料を含み得る支持体10の上につくられる。支持体10の表面上に、先に説明したようなポリ（フェニレン）の如き有機半導体16の層がある。薄い誘電層50が有機半導体薄膜16だけでなく、ソース電極18及びドレイン電極20の表面にある。薄い誘電層50は先に説明したようにポリイミドを含む種々の材料からつくられる。再度、突出強誘電ポリマー薄膜の厚さは先に説明したように5nmから５μmまでの範囲であってもよい。また、ソース電極及びドレイン電極は先に説明したような種々の導電体からつくられる。薄い誘電層50の表面に、フローティングゲート電極52がある。このフローティングゲート電極52は先に説明したような種々の導電体からつくられる。P(VDF-TrFE)の如き強誘電ポリマー薄膜14の突出構造がフローティングゲート電極52の上につくられる。ゲート電極12が突出強誘電ポリマー膜層14の表面につくられる。ゲート電極12は先に説明したような種々の導電体からつくられてもよい。
【００２１】
図12は以上の実施態様と同様のメモリーセル72の第十二実施態様を示す。それ故、同じ参照番号が同様の要素を表すのに使用されるであろう。再度、メモリーセル72は先に説明したような種々の材料を含み得る支持体10の上につくられる。しかしながら、この実施態様において、ソース電極18及びドレイン電極20は支持体10の上面にある。ゲート電極が支持体10の表面に用意された先の実施態様のように、導電体又は半導体が支持体に使用される場合、支持体は上面に絶縁層を含むべきである。ソース電極及びドレイン電極は先に説明したような種々の導電体からつくられる。
ソース電極及びドレイン電極並びに支持体の残部の上面に、先に説明したようなポリ（フェニレン）の如き有機半導体16の層がある。次いでP(VDF-TrFE)の如き強誘電ポリマー薄膜14の突出構造が有機半導体16層の上につくられる。突出強誘電ポリマー薄膜の厚さは先に説明したように5nmから５μmまでの範囲であってもよい。ゲート電極12が突出強誘電ポリマー膜層14の表面につくられる。ゲート電極12は先に説明したように種々の導電体からつくられてもよい。
【００２２】
図13は以上の実施態様と同様のメモリーセル74の第十三実施態様を示し、それ故、同じ参照番号が同様の要素を表すのに使用されるであろう。再度、メモリーセル74は先に説明したような種々の材料を含み得る支持体10の上につくられる。支持体10の表面にソース電極18及びドレイン電極20（これらは先に説明したように種々の導電体からつくられる）、並びに先に説明したようなポリ（フェニレン）の如き有機半導体16の層がある。薄い誘電層50が有機半導体薄膜16の表面にある。薄い誘電層50は先に説明したようなポリイミドを含む種々の材料からつくられる。薄い誘電層50の上に、強誘電ポリマー薄膜があり、再度その突出強誘電ポリマー薄膜14の厚さは5nmから５μmまでの範囲であってもよい。ゲート電極12が突出強誘電ポリマー薄膜14の表面につくられる。ゲート電極12は先に説明したような種々の導電体からつくられてもよい。
図14は以上の実施態様と同様のメモリーセル76の第十四実施態様を示し、それ故、同じ参照番号が同様の要素を表すのに使用されるであろう。再度、メモリーセル76は先に説明したような種々の材料を含み得る支持体10の上につくられる。支持体10の表面に、ソース電極18及びドレイン電極20（これらは先に説明したような種々の導電体からつくられる）、並びに先に説明したようなポリ（フェニレン）の如き有機半導体16の層がある。薄い誘電層50が有機半導体薄膜16の表面にある。その薄い誘電層50は先に説明したようなポリイミドを含む種々の材料からつくられる。薄い誘電層50の表面に、フローティングゲート電極52がある。このフローティングゲート電極52は先に説明したような種々の導電体からつくられる。P(VDF-TrFE)の如き強誘電ポリマー薄膜14の突出構造がフローティングゲート電極52の上につくられる。ゲート電極12がその突出強誘電ポリマー膜層14の表面につくられる。ゲート電極12は先に説明したような種々の導電体からつくられてもよい。
【００２３】
上記強誘電メモリーセルは以下の様式で作動する。有機薄膜FETのソース-ドレイン電流は図15に示されるようにドレイン電極に印加される電圧及びゲート電極に印加される電圧の両方に依存する。即ち、ソース-ドレイン電流又は抵抗は、たとえ印加ドレイン電圧が同じであるとしても異なるゲート電圧のもとに異なるであろう。これがゲート誘電体としてパリレン-Cを使用するDH6T薄膜FETのソース-ドレイン電流特性を示す図10に示される。負のゲート電圧が印加される場合、トランジスタが“オン”状態にある。即ち、負のドレイン電圧が印加される場合、実質的な電流がソース電極とドレイン電極の間に流れ得る。-10Vのゲート電圧について、ソース-ドレインに流れる飽和電流は10-7μAより大きいであろう。しかしながら、正のゲート電圧が印加される場合、トランジスタは“オフ”状態にあるであろう。即ち、正のゲート電圧が印加される場合、ソース電極とドレイン電極の間の電流は非常に小さいであろう。6Vのゲート電圧について、ソース-ドレインに流れる飽和電流は10-10μAより小さいであろう。
【００２４】
図16はメモリーセル８をアドレスし、操作するのに使用される付加的な回路要素の略図とともに図１に示されたメモリーセル８の例示の実施態様を示す。図１に示された実施態様の使用は例示にすぎず、その操作原理はその他の記載された実施態様に同様に適用される。これらの付加的な要素はゲート電極12、ソース電極18及びドレイン電極20への接続を行なうためのゲートライン80、ソースライン92及びドレインライン90を夫々含む。スイッチ82及び電源86が電圧（読み取り電圧）をドレインに印加してセルを読み取るのに使用される。電源88（これは正パルスP1又は負パルスP2を印加し得る）がゲート電圧（書き込み電圧）を印加してバイナリー“０”又は“１”状態をセルに書き込むのに使用される。電流感受性メーター84（これは当業界で知られているように基準セルによるセンス増幅器として実行し得る）が印加ドレイン電圧のもとにソース-ドレイン電流を検出するのに使用される。
【００２５】
セルに書き込むために、正パルスP1又は負パルスP2が電源88からゲートライン80を介してゲート電極12に印加されるであろう。正パルスP1又は負パルスP2は夫々矢印A1及びA2により表されるように強誘電ポリマー薄膜14を正に分極し、又は負に分極するであろう。これを行なうために、パルス電圧P1又はP2の振幅は強誘電ポリマー薄膜の保磁電圧より大きくすべきである。
図17に示されるように、分極-電界ヒステリシス又は強誘電ポリマー薄膜14の残留分極の存在のために、ゲート電極12に印加されたパルス又は電圧の除去後に強誘電ポリマー薄膜14中に正分極又は負分極が存在するであろう。これは位置ａ及びｂで見ることによりわかり、そこで位置ａは約60mC/m2の残留分極を示し、位置ｂは-60mC/m2の残留分極を示す。強誘電ポリマー薄膜14中の残留分極は、分極状態に応じて正バイアス又は負バイアスをゲート電極に置くことに相当する。
【００２６】
セルを読み取るために、ソース-ドレイン電流がライン90を介して電源86からドレイン電極20に印加されたドレイン電圧VDのもとに測定され、スイッチ82が閉じられている。このドレイン電圧VD、又は読み取り電圧Ｖ読み取りは書き込み電圧と同じである必要はないが、ソース-ドレイン電流を飽和させるのに充分に大きくすべきである。強誘電ポリマー薄膜14の残留分極からのバイアス効果のために、測定されるソース-ドレイン電流は所定のドレイン電圧について全く異なるであろう。その相違は強誘電ポリマー薄膜14の分極方向に依存するであろう。同じドレイン電圧のもとに測定されたこれらの異なるソース-ドレイン電流は強誘電ポリマー薄膜14の異なる分極状態を示す。次いで異なる測定ソース-ドレイン電流又は異なる分極状態は“０”状態又は“１”状態を表すのに使用される。それ故、正又は負の電圧又はパルスをゲート電極に印加することは強誘電ポリマー薄膜14の分極方向を変化し、バイナリー“０”又は“１”をメモリーセル８に書き込むのに使用し得る。次いで電圧をドレイン電極20に印加し、ソース-ドレイン電流を測定することはデータをメモリーセル８から読み取るのに使用し得る。これは読み取り、書き込むのに容易であり、不揮発性であり、非破壊読出しを有する有機FETメモリーセル８を与える。
【００２７】
図18及び19は強誘電ポリマー薄膜の分極状態及びゲート領域に関するそれらの効果を更に示す。これらの二つの図は負電荷ｎ及び正電荷ｐを含む。
図18は正パルスP1がゲート電極12に印加されて“０”をセルに書き込んだ後の強誘電ポリマー薄膜14の分極状態を示す。正のゲート電圧が印加された後に、強誘電ポリマー薄膜中の残留分極が矢印A1により示されるように“上”に位置し、こうして正電荷ｐが強誘電ポリマー薄膜14と有機半導体薄膜16の界面に蓄積されるであろう。これはゲート電極に印加された正バイアスに相当する。本発明者らは半導体薄膜がDH6Tであり、それが図15に示されたのと同じ挙動を有すると仮定する場合、電流条件下でトランジスタは“オフ”状態にあり、ソース-ドレイン電流はドレイン電圧のもとに非常に小さく、それ故、本発明者らは“０”状態を有する。
【００２８】
図19は負パルスP2がゲート電極12に印加されて“１”をセルに書き込んだ後の強誘電ポリマー薄膜14の分極状態を示す。負のゲート電圧が印加された後に、強誘電ポリマー薄膜14中の残留分極が矢印A2により示されるように“下”に位置し、こうして負電荷が強誘電ポリマー薄膜14と有機半導体薄膜16の界面に蓄積されるであろう。これはゲート電極に印加された負バイアスに相当する。再度、本発明者らは半導体薄膜がDH6Tであり、それが図15に示されたのと同じ挙動を有すると仮定する場合、この条件下でトランジスタは“オン”状態にあり、実質的なソース-ドレイン電流がドレイン電圧のもとに発生されるであろう。それ故、本発明者らは“１”状態を有する。
【特許請求の範囲】
【請求項１】
a)二つの対向面を有する有機半導体、
b)有機半導体の一つの面と接触する二つの隔置された電極であって、その間の距離はチャンネル長さであり、その間の有機半導体の部分はチャンネル領域として画定される電極、
c)誘電率及び二つの対向面を有する強誘電ポリマーであって、一つの面はチャンネル領域の少なくとも一部についての有機半導体の一つの面と接触している強誘電ポリマー、及び
d)チャンネル領域の少なくとも一部についての強誘電ポリマーの一つの面と接触しているゲート電極
を含むことを特徴とするメモリーセル。
【請求項２】
前記強誘電ポリマーが少なくとも0.1μC/cm2の残留分極を有する請求項１記載のメモリーセル。
【請求項３】
前記強誘電ポリマーと前記有機半導体の間に介在させられた有機誘電体を更に含む請求項１記載のメモリーセル。
【請求項１】
a)二つの対向面を有する有機半導体、
b)有機半導体の一つの面と接触する二つの隔置された電極であって、その間の距離はチャンネル長さであり、その間の有機半導体の部分はチャンネル領域として画定される電極、
c)誘電率及び二つの対向面を有する強誘電ポリマーであって、一つの面はチャンネル領域の少なくとも一部についての有機半導体の一つの面と接触している強誘電ポリマー、及び
d)チャンネル領域の少なくとも一部についての強誘電ポリマーの一つの面と接触しているゲート電極
を含むことを特徴とするメモリーセル。
【請求項２】
前記強誘電ポリマーが少なくとも0.1μC/cm2の残留分極を有する請求項１記載のメモリーセル。
【請求項３】
前記強誘電ポリマーと前記有機半導体の間に介在させられた有機誘電体を更に含む請求項１記載のメモリーセル。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１０−２５１７７０（Ｐ２０１０−２５１７７０Ａ）
【公開日】平成２２年１１月４日（２０１０．１１．４）
【国際特許分類】
【出願番号】特願２０１０−１１８３２１（Ｐ２０１０−１１８３２１）
【出願日】平成２２年５月２４日（２０１０．５．２４）
【分割の表示】特願２００３−１７８２５６（Ｐ２００３−１７８２５６）の分割
【原出願日】平成１５年６月２３日（２００３．６．２３）
【出願人】（５０４４０７０００）パロ アルト リサーチ センター インコーポレイテッド (65)
【Ｆターム（参考）】
【公開日】平成２２年１１月４日（２０１０．１１．４）
【国際特許分類】
【出願日】平成２２年５月２４日（２０１０．５．２４）
【分割の表示】特願２００３−１７８２５６（Ｐ２００３−１７８２５６）の分割
【原出願日】平成１５年６月２３日（２００３．６．２３）
【出願人】（５０４４０７０００）パロ アルト リサーチ センター インコーポレイテッド (65)
【Ｆターム（参考）】
[ Back to top ]