電圧検知回路
【課題】高精度で低コストの電圧検知回路を提供する。
【解決手段】パワーオンリセット回路は、分圧回路１、バイポーラトランジスタＱ１，Ｑ２、抵抗素子Ｒ１，Ｒ２、およびベース電流補償回路１０を備える。分圧回路１の出力電圧ＶＩＮがバンドギャップ電圧ＶＢＧの場合、バイポーラトランジスタＱ１，Ｑ２のコレクタ電流Ｉ１，Ｉ２が一致する。電圧補償回路１０は、電流Ｉ１に基いてバイポーラトランジスタＱ１，Ｑ２のベース電流の和に相当する電流Ｉ６を生成し、その電流Ｉ６をバイポーラトランジスタＱ１，Ｑ２のベースに供給する。したがって、バイポーラトランジスタＱ１，Ｑ２の各々のベース電流が大きい場合でも、高い検出精度が得られる。
【解決手段】パワーオンリセット回路は、分圧回路１、バイポーラトランジスタＱ１，Ｑ２、抵抗素子Ｒ１，Ｒ２、およびベース電流補償回路１０を備える。分圧回路１の出力電圧ＶＩＮがバンドギャップ電圧ＶＢＧの場合、バイポーラトランジスタＱ１，Ｑ２のコレクタ電流Ｉ１，Ｉ２が一致する。電圧補償回路１０は、電流Ｉ１に基いてバイポーラトランジスタＱ１，Ｑ２のベース電流の和に相当する電流Ｉ６を生成し、その電流Ｉ６をバイポーラトランジスタＱ１，Ｑ２のベースに供給する。したがって、バイポーラトランジスタＱ１，Ｑ２の各々のベース電流が大きい場合でも、高い検出精度が得られる。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は電圧検知回路に関し、特に、直流電圧が所定電圧に到達したことを検知する電圧検知回路に関する。
【背景技術】
【０００２】
従来の電圧検知回路は、直流電圧を分圧する分圧回路と、第１および第２のバイポーラトランジスタと、第１〜第３の抵抗素子と、演算増幅器とを備える。第１および第２のバイポーラトランジスタのエミッタ面積比がＮ：１（ただし、Ｎは１よりも大きな所定の値である）に設定され、それらのコレクタは直流電圧を受け、それらのベースは分圧回路の出力電圧を受ける。第１のバイポーラトランジスタのエミッタは、第１および第２の抵抗素子を介して接地される。第２のバイポーラトランジスタのエミッタは、第３の抵抗素子を介して接地される。
【０００３】
第２の抵抗素子の端子間電圧をＶ１とし、第３の抵抗素子の端子間電圧をＶ２とすると、直流電圧が所定の設定電圧よりも低い場合はＶ１＞Ｖ２となり、直流電圧が所定の設定電圧よりも高い場合はＶ１＜Ｖ２となる。演算増幅器は、Ｖ１とＶ２の高低を比較し、比較結果を示す信号を出力する（たとえば、特許文献１，２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平３−４９４１８号公報
【特許文献２】特開平６−１８８７０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、従来の電圧検知回路をＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスで作成すると、バイポーラトランジスタの電流増幅率ｈＦＥが低下してベース電流が増加し、電圧検知回路の検出精度が低下すると言う問題がある。また、従来の電圧検知回路をＢｉＣＭＯＳ（Bipolar ＣＭＯＳ）プロセスで作成すると、そのような問題は発生しないが、コスト高になってしまう。
【０００６】
それゆえに、この発明の主たる目的は、高精度で低コストの電圧検知回路を提供することである。
【課題を解決するための手段】
【０００７】
この発明に係る電圧検知回路は、第１の直流電圧を分圧する分圧回路と、第１および第２のバイポーラトランジスタと、第１および第２の抵抗素子とを備えたものである。第１および第２のバイポーラトランジスタのエミッタ面積は所定の比に設定され、それらのコレクタはともに第２の直流電圧を受け、それらのベースはともに分圧回路の出力電圧を受ける。第１のバイポーラトランジスタのエミッタは、第１の抵抗素子を介して基準電圧のラインに接続されるとともに、第２の抵抗素子を介して第２のバイポーラトランジスタのエミッタに接続される。分圧回路の出力電圧が予め定められた電圧値にされた場合に、第１のバイポーラトランジスタのコレクタに流れる第１の電流と第２のバイポーラトランジスタのコレクタに流れる第２の電流とが一致する。この電圧検知回路は、さらに、第１および第２の電流の高低を比較し、比較結果を示す信号を出力する比較回路と、第１の電流に基いて第１および第２のバイポーラトランジスタのベース電流の和に相当する電流を生成し、その電流を第１および第２のバイポーラトランジスタのベースに供給するベース電流補償回路とを備える。
【発明の効果】
【０００８】
この発明に係る電圧検知回路では、電圧検知回路をＣＭＯＳプロセスで作成したために第１および第２のバイポーラトランジスタの各々のベース電流が増大した場合でも、それらのベース電流の和に相当する電流をベース電流補償回路が供給するので、検出精度が低下するのを防止することができる。したがって、高精度で低コストの電圧検知回路を実現することができる。
【図面の簡単な説明】
【０００９】
【図１】本願発明の基礎となるパワーオンリセット回路の構成を示す回路図である。
【図２】図１に示したパワーオンリセット回路の動作を示す図である。
【図３】図１に示したパワーオンリセット回路の使用方法を説明するためのブロック図である。
【図４】この発明の実施の形態１によるパワーオンリセット回路の構成を示す回路図である。
【図５】この発明の実施の形態２によるパワーオンリセット回路の構成を示す回路図である。
【図６】図５に示したパワーオンリセット回路の動作を示す図である。
【図７】この発明の実施の形態３によるパワーオンリセット回路の構成を示す回路図である。
【図８】図７に示したパワーオンリセット回路の動作を示す図である。
【図９】この発明の実施の形態４によるパワーオンリセット回路の構成を示す回路図である。
【図１０】図９に示したパワーオンリセット回路の動作を示す図である。
【発明を実施するための形態】
【００１０】
本願発明の実施の形態について説明する前に、まず本願発明の基礎となるパワーオンリセット回路について説明する。このパワーオンリセット回路は、図１に示すように、抵抗素子Ｒ１〜Ｒ４、ＮＰＮ型バイポーラトランジスタＱ１，Ｑ２、ＰチャネルＭＯＳトランジスタＭＰ１〜ＭＰ４、ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２、およびインバータＩＮＶを備える。
【００１１】
抵抗素子Ｒ４，Ｒ３は、直流電源電圧ＶＣＣを分圧する分圧回路１を構成する。すなわち、抵抗素子Ｒ４，Ｒ３は、直流電源電圧ＶＣＣのラインと接地電圧ＶＳＳのラインとの間に直列接続される。抵抗素子Ｒ３，Ｒ４の抵抗値をそれぞれｒ３，ｒ４とすると、抵抗素子Ｒ３，Ｒ４間の出力ノードＮ１の電圧ＶＩＮは、ＶＩＮ＝ＶＣＣ×ｒ３／（ｒ３＋ｒ４）となる。
【００１２】
バイポーラトランジスタＱ１，Ｑ２のコレクタは、それぞれＰチャネルＭＯＳトランジスタＭＰ１，ＭＰ２を介して直流電源電圧ＶＣＣのラインに接続される。バイポーラトランジスタＱ１，Ｑ２のベースは、ともに分圧回路１の出力電圧ＶＩＮを受ける。バイポーラトランジスタＱ１のエミッタは、抵抗素子Ｒ１を介して接地電圧ＶＳＳのラインに接続される。バイポーラトランジスタＱ２のエミッタは、抵抗素子Ｒ２を介してバイポーラトランジスタＱ１のエミッタに接続される。バイポーラトランジスタＱ１とＱ２のエミッタ面積の比は、１：Ｎ（ただし、Ｎは１よりも大きな所定の値である）に設定されている。
【００１３】
ＰチャネルＭＯＳトランジスタＭＰ３およびＮチャネルＭＯＳトランジスタＭＮ１は、直流電源電圧ＶＣＣのラインと接地電圧ＶＳＳのラインとの間に直列接続される。ＰチャネルＭＯＳトランジスタＭＰ１，ＭＰ３のゲートは、ともにＰチャネルＭＯＳトランジスタＭＰ１のドレインに接続される。ＰチャネルＭＯＳトランジスタＭＰ１，ＭＰ３は、カレントミラー回路を構成する。
【００１４】
ＰチャネルＭＯＳトランジスタＭＰ４およびＮチャネルＭＯＳトランジスタＭＮ２は、直流電源電圧ＶＣＣのラインと接地電圧ＶＳＳのラインとの間に直列接続される。ＰチャネルＭＯＳトランジスタＭＰ２，ＭＰ４のゲートは、ともにＰチャネルＭＯＳトランジスタＭＰ２のドレインに接続される。ＰチャネルＭＯＳトランジスタＭＰ２，ＭＰ４は、カレントミラー回路を構成する。ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２のゲートは、ともにＮチャネルＭＯＳトランジスタＭＮ１のドレインに接続される。ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２は、カレントミラー回路を構成する。インバータＩＮＶは、トランジスタＭＰ４，ＭＮ２のドレイン（ノードＮ２）に現れる信号を反転させたパワーオンリセット信号ＰＯＲ＿Ｎを出力する。
【００１５】
このパワーオンリセット回路では、バイポーラトランジスタＱ１，Ｑ２のエミッタ面積の比１：Ｎと、抵抗素子Ｒ１，Ｒ２の各々の抵抗値とを適値に設定すると、バイポーラトランジスタＱ１，Ｑ２のベース電圧ＶＩＮがバンドギャップ電圧ＶＢＧになったときにバイポーラトランジスタＱ１のコレクタに流れる電流Ｉ１の値とバイポーラトランジスタＱ２のコレクタに流れる電流Ｉ２の値とが一致する。すなわち、ＶＩＮ＝ＶＧＢのときにＩ１＝Ｉ２となる。バンドギャップ電圧ＶＧＢは、温度に依らず一定値（１．２Ｖ）になる。また、ＶＩＮ＜ＶＧＢのときはＩ１＜Ｉ２となり、ＶＩＮ＞ＶＧＢのときはＩ１＞Ｉ２となる。
【００１６】
また、ＰチャネルＭＯＳトランジスタＭＰ１とバイポーラトランジスタＱ１が直列接続され、ＰチャネルＭＯＳトランジスタＭＰ１，ＭＰ３のゲートは互いに接続されている。また、トランジスタＭＰ３，ＭＮ１は直列接続され、ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２のゲートが互いに接続されている。したがって、ＮチャネルＭＯＳトランジスタＭＮ２には、電流Ｉ１に応じた値の電流が流れる。
【００１７】
また、ＰチャネルＭＯＳトランジスタＭＰ２とバイポーラトランジスタＱ２が直列接続され、ＰチャネルＭＯＳトランジスタＭＰ２，ＭＰ４のゲートは互いに接続されている。したがって、ＰチャネルＭＯＳトランジスタＭＰ４には、電流Ｉ２に応じた値の電流が流れる。
【００１８】
したがって、Ｉ１＜Ｉ２である場合は、ノードＮ２が「Ｈ」レベルになってパワーオンリセット信号ＰＯＲ＿Ｎが「Ｌ」レベルになる。また、Ｉ１＞Ｉ２である場合は、ノードＮ２が「Ｌ」レベルになってパワーオンリセット信号ＰＯＲ＿Ｎが「Ｈ」レベルになる。すなわち、トランジスタＭＰ１〜ＭＰ４，ＭＮ１，ＭＮ２およびインバータＩＮＶは、電流Ｉ１とＩ２の高低を比較し、比較結果を示す信号ＰＯＲ＿Ｎを出力する比較回路を構成している。
【００１９】
図２（ａ）は直流電源電圧ＶＣＣとパワーオンリセット信号ＰＯＲ＿Ｎの関係を示す図であり、図２（ｂ）はバイポーラトランジスタＱ１，Ｑ２のベース電圧ＶＩＮとコレクタ電流Ｉ１，Ｉ２の関係を示す図である。Ｋ＝（ｒ３＋ｒ４）／ｒ３とすると、ＶＩＮ＝ＶＣＣ／Ｋであり、ＶＣＣ＝Ｋ×ＶＩＮである。
【００２０】
たとえば、電源投入時に直流電源電圧ＶＣＣが時間に比例して上昇するものとする。初期状態では、図１のノードＮ２が「Ｌ」レベル（接地電圧ＶＳＳ）になっているので、電源が投入されるとパワーオンリセット信号ＰＯＲ＿Ｎは「Ｈ」レベル（電源電圧ＶＣＣ）になる。また、電源投入直後は、ＶＩＮが低いので電流Ｉ１，Ｉ２は０である。ＶＣＣ，ＶＩＮが上昇してＶＩＮが所定電圧Ｖ０に到達すると、バイポーラトランジスタＱ１，Ｑ２に電流Ｉ１．Ｉ２が流れ始め、Ｉ１＜Ｉ２となり、ノードＮ２が「Ｈ」レベルになってパワーオンリセット信号ＰＯＲ＿Ｎが「Ｈ」レベルから「Ｌ」レベルに立ち下げられる。
【００２１】
ＶＣＣが上昇してＶＩＮがＶ０を超えると、Ｉ１はＶＩＮに応じて上昇し続けるが、Ｉ２は飽和状態になる。このため、ＶＣＣが上昇してＶＩＮがバンドギャップ電圧ＶＢＧに到達するとＩ１＝Ｉ２となり、ＶＩＮ＞ＶＢＧになるとＩ１＞Ｉ２となってパワーオンリセット信号ＰＯＲ＿Ｎが「Ｌ」レベルから「Ｈ」レベルに立ち上げられる。ＶＩＮ＝ＶＢＧのときＶＣＣ＝Ｋ×ＶＢＧである。したがって、Ｋを所望の値に設定すれば、電源投入時に電源電圧ＶＣＣがＫ×ＶＢＧに到達したときにパワーオンリセット信号ＰＯＲ＿Ｎを「Ｈ」レベルに立ち上げることができる。
【００２２】
図３は、パワーオンリセット信号ＰＯＲ＿Ｎの使用方法を示すブロック図である。図３において、半導体チップ２にパワーオンリセット回路３とプロセッサ４が搭載される。パワーオンリセット回路３で生成されたパワーオンリセット信号ＰＯＲ＿Ｎは、プロセッサ４に与えられる。半導体チップ２に電源が投入されて電源電圧ＶＣＣがＫ×ＶＢＧに到達すると、パワーオンリセット信号ＰＯＲ＿Ｎが「Ｌ」レベルから「Ｈ」レベルに立ち上げられる。パワーオンリセット信号ＰＯＲ＿Ｎが「Ｌ」レベルの期間、プロセッサ３は初期状態にリセットされ、信号ＰＯＲ＿Ｎが「Ｈ」レベルに立ち上がると、プロセッサ３のリセットが解除される。
【００２３】
このような半導体チップ２は、通常はＢｉＣＭＯＳプロセスで作成される。その場合、バイポーラトランジスタＱ１，Ｑ２の電流増幅率ｈＦＥはたとえば１００になり、バイポーラトランジスタＱ１，Ｑ２のベース電流は小さな値になる。しかし、ＢｉＣＭＯＳプロセスで半導体チップ２を作成すると、半導体チップ２がコスト高になる。
【００２４】
そこで、半導体チップ２をＣＭＯＳプロセスで作成することが考えられる。この場合は、半導体チップ２を低コストで作成できる反面、バイポーラトランジスタＱ１，Ｑ２の電流増幅率ｈＦＥが低下し、ベース電流が増大すると言う問題が発生する。バイポーラトランジスタＱ１，Ｑ２のベース電流は、一定ではなく、コレクタ電流、温度、周波数などに依存して変化する。また、分圧回路１から大きなベース電流を取り出すと、電圧誤差が発生する。したがって、半導体チップ２をＣＭＯＳプロセスで作成すると、パワーオンリセット回路３の電圧検知精度が低下してしまう。本願発明では、この問題が解決される。
【００２５】
［実施の形態１］
図４は、この発明の実施の形態１によるパワーオンリセット回路の構成を示す回路図であって、図１と対比される図である。図４において、このパワーオンリセット回路は、図１のパワーオンリセット回路にベース電流補償回路１０を追加したものである。ベース電流補償回路１０は、分圧回路１の代わりに、バイポーラトランジスタＱ１，Ｑ２のベース電流ＩＢ１を供給する。
【００２６】
すなわち、ベース電流補償回路１０は、ＰチャネルＭＯＳトランジスタＭＰ５，ＭＰ６、ＮＰＮ型バイポーラトランジスタＱ３、およびＮチャネルＭＯＳトランジスタＭＮ３を含む。バイポーラトランジスタＱ３のエミッタ面積は、バイポーラトランジスタＱ１と同じである。バイポーラトランジスタＱ３およびＮチャネルＭＯＳトランジスタＭＮ３は、直流電源電圧ＶＣＣのラインと接地電圧ＶＳＳのラインとの間に直列接続される。ＮチャネルＭＯＳトランジスタＭＮ３のゲートは、ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２のゲートに接続される。
【００２７】
ＰチャネルＭＯＳトランジスタＭＰ５は、直流電源電圧ＶＣＣのラインとバイポーラトランジスタＱ３のベースとの間に接続される。ＰチャネルＭＯＳトランジスタＭＰ６は、直流電源電圧ＶＣＣのラインとバイポーラトランジスタＱ１，Ｑ２のベースとの間に接続される。ＰチャネルＭＯＳトランジスタＭＰ５，ＭＰ６のゲートは、ともにＰチャネルＭＯＳトランジスタＭＰ５のドレインに接続される。ＰチャネルＭＯＳトランジスタＭＰ５，ＭＰ６は、カレントミラー回路を構成する。ＰチャネルＭＯＳトランジスタＭＰ５とＭＰ６のサイズ（すなわち電流駆動能力）は、１：２に設定されている。
【００２８】
ＰチャネルＭＯＳトランジスタＭＰ１とバイポーラトランジスタＱ１は直列接続され、ＰチャネルＭＯＳトランジスタＭＰ１，ＭＰ３のゲートが互いに接続されている。また、ＰチャネルＭＯＳトランジスタＭＰ３とＮチャネルＭＯＳトランジスタＭＮ１は直列接続され、ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ３のゲートが互いに接続されている。したがって、ＮチャネルＭＯＳトランジスタＭＮ３に流れる電流Ｉ３は、バイポーラトランジスタＱ１のコレクタに流れる電流Ｉ１に等しくなる。
【００２９】
Ｉ３＝Ｉ１はバイポーラトランジスタＱ３のエミッタ電流であるので、バイポーラトランジスタＱ３のベース電流ＩＢ２はＩＢ２＝Ｉ１／（ｈＦＥ＋１）となる。ｈＦＥは約１０であるので、ＩＢ２≒Ｉ１／ｈＦＥとなる。ＩＢ２は、ＰチャネルＭＯＳトランジスタＭＰ５に流れる。ＰチャネルＭＯＳトランジスタＭＰ５，ＭＰ６はカレントミラー回路を構成しており、ＰチャネルＭＯＳトランジスタＭＰ５とＭＰ６のサイズ比は１：２に設定されている。したがって、ＰチャネルＭＯＳトランジスタＭＰ６に流れる電流Ｉ６は、Ｉ６＝２×ＩＢ２＝２×Ｉ１／ｈＦＥとなる。この電流Ｉ６は、Ｉ１＝Ｉ２であるときにバイポーラトランジスタＱ１，Ｑ２のベースに流れる電流ＩＢ１に一致する。
【００３０】
したがって、本実施の形態１によれば、ベース電流補償回路１０が分圧回路１の代わりにバイポーラトランジスタＱ１，Ｑ２のベース電流ＩＢ１を供給するので、パワーオンリセット回路をＣＭＯＳプロセスで作成したためにバイポーラトランジスタＱ１，Ｑ２のベースに大きな電流ＩＢ１が流れる場合でも、分圧回路１の出力電圧ＶＩＮの誤差を小さく抑制することができる。よって、低コストで高精度のパワーオンリセット回路を実現することができる。
【００３１】
［実施の形態２］
図１のパワーオンリセット回路では、図２（ｂ）に示すように、電源電圧ＶＣＣが検知電圧（Ｋ×ＶＢＧ）を超えると、すなわち分圧回路１の出力電圧ＶＩＮがバンドギャップ電圧ＶＢＧを超えると、バイポーラトランジスタＱ１のコレクタに流れる電流Ｉ１が急に大きくなり、消費電流が増大すると言う問題もある。本実施の形態２では、この問題が解決される。
【００３２】
図５は、この発明の実施の形態２によるパワーオンリセット回路の構成を示す回路図であって、図１と対比される図である。図５において、このパワーオンリセット回路は、図１のパワーオンリセット回路にＮチャネルＭＯＳトランジスタＭＮ４を追加したものである。また、分圧回路１の抵抗素子Ｒ３が２つの抵抗素子Ｒ３ａ，Ｒ３ｂに分割される。ＮチャネルＭＯＳトランジスタＭＮ４は、分圧回路１の出力ノードＮ１と接地電圧ＶＳＳのラインとの間に接続され、そのゲートは抵抗素子Ｒ３ａ，Ｒ３ｂ間のノードＮ３に接続される。抵抗素子Ｒ３ａ，Ｒ３ｂおよびＮチャネルＭＯＳトランジスタＭＮ４は、電圧制限回路を構成する。
【００３３】
抵抗素子Ｒ３ａ，Ｒ３ｂの抵抗値をそれぞれｒ３ａ，ｒ３ｂとすると、ノードＮ３の電圧ＶＧはＶＧ＝ＶＩＮ×ｒ３ｂ／（ｒ３ａ＋ｒ３ｂ）となる。図６（ａ）（ｂ）に示すように、直流電源電圧ＶＣＣが上昇して検知電圧Ｋ×ＶＢＧよりも高い電圧Ｋ×Ｖ１に到達すると、ＮチャネルＭＯＳトランジスタＭＮ４に電流が流れ、ＶＩＮ，Ｉ１の上昇が抑えられる。
【００３４】
したがって、本実施の形態２によれば、直流電源電圧ＶＣＣが検知電圧Ｋ×ＶＢＧを超えて高く上昇した場合でも、バイポーラトランジスタＱ１の電流Ｉ１が増大するのを抑制することができ、消費電流の低減化を図ることができる。
【００３５】
［実施の形態３］
図７は、この発明の実施の形態３によるパワーオンリセット回路の構成を示す回路図であって、図１と対比される図である。図７において、このパワーオンリセット回路は、図１のパワーオンリセット回路に抵抗素子Ｒ５を追加したものである。抵抗素子Ｒ５は、分圧回路１の出力ノードＮ１とバイポーラトランジスタＱ１，Ｑ２のベースとの間に接続される。分圧回路１の出力ノードＮ１から抵抗素子Ｒ５を介してベース電流ＩＢ１が流れると、抵抗素子Ｒ５の端子間に電圧降下が発生し、バイポーラトランジスタＱ１，Ｑ２のベースの電圧ＶＩＮ＿Ａは分圧回路１の出力電圧ＶＩＮよりも低くなる。
【００３６】
図８（ａ）は直流電源電圧ＶＣＣと電圧ＶＩＮ，ＶＩＮ＿Ａとパワーオンリセット信号ＰＯＲ＿Ｎの関係を示す図であり、図８（ｂ）は直流電源電圧ＶＣＣとコレクタ電流Ｉ１，Ｉ２の関係を示す図である。図８（ａ）（ｂ）において、直流電源電圧ＶＣＣが検知電圧Ｋ×ＶＢＧよりも上昇してバイポーラトランジスタＱ１，Ｑ２のコレクタに流れる電流Ｉ１，Ｉ２が増加すると、バイポーラトランジスタＱ１，Ｑ２のベースに流れる電流ＩＢ１＝（Ｉ１＋Ｉ２）／ｈＦＥも増加する。
【００３７】
この電流ＩＢ１によって抵抗素子Ｒ５の端子間に電圧降下が発生し、ＶＩＮ＿Ａの上昇が抑制され、電流Ｉ１，Ｉ２の上昇が抑制される。この実施の形態３でも、実施の形態２と同じ効果が得られる。
【００３８】
［実施の形態４］
図９は、この発明の実施の形態４によるパワーオンリセット回路の構成を示す回路図であって、図１と対比される図である。図９において、このパワーオンリセット回路は、図１のパワーオンリセット回路に抵抗素子Ｒ６，Ｒ７を追加したものである。抵抗素子Ｒ６は、ＰチャネルＭＯＳトランジスタＭＰ１のドレインとバイポーラトランジスタＱ１のコレクタとの間に接続される。抵抗素子Ｒ７は、ＰチャネルＭＯＳトランジスタＭＰ２のドレインとバイポーラトランジスタＱ２のコレクタとの間に接続される。
【００３９】
ＰチャネルＭＯＳトランジスタＭＰ１，ＭＰ２のゲートは、それぞれバイポーラトランジスタＱ１，Ｑ２のコレクタに接続される。ＰチャネルＭＯＳトランジスタＭＰ３，ＭＰ４のゲートは、それぞれＰチャネルＭＯＳトランジスタＭＰ１，ＭＰ２のドレインに接続される。
【００４０】
バイポーラトランジスタＱ１，Ｑ２のコレクタに流れる電流Ｉ１，Ｉ２が増加すると、抵抗素子Ｒ６，Ｒ７の各々の端子間に電圧降下が発生する。これにより、ＰチャネルＭＯＳトランジスタＭＰ１のゲート電圧ＶＧ１よりもＰチャネルＭＯＳトランジスタＭＰ３のゲート電圧ＶＧ３が高くなり、ＰチャネルＭＯＳトランジスタＭＰ１に流れる電流Ｉ１よりもＰチャネルＭＯＳトランジスタＭＰ３に流れる電流Ｉ３が小さくなる。また、ＰチャネルＭＯＳトランジスタＭＰ２のゲート電圧ＶＧ２よりもＰチャネルＭＯＳトランジスタＭＰ４のゲート電圧ＶＧ４が高くなり、ＰチャネルＭＯＳトランジスタＭＰ２に流れる電流Ｉ２よりもＰチャネルＭＯＳトランジスタＭＰ４に流れる電流Ｉ４が小さくなる。
【００４１】
図１０（ａ）は直流電源電圧ＶＣＣとパワーオンリセット信号ＰＯＲ＿Ｎの関係を示す図であり、図１０（ｂ）は直流電源電圧ＶＣＣと電流Ｉ１〜Ｉ４の関係を示す図である。図１０（ａ）（ｂ）において、直流電源電圧ＶＣＣが検知電圧Ｋ×ＶＢＧよりも上昇してバイポーラトランジスタＱ１のコレクタに流れる電流Ｉ１が増加すると、電流Ｉ１によって抵抗素子Ｒ６の端子間に電圧降下が発生し、ＶＧ３が上昇してＰチャネルＭＯＳトランジスタＭＰ３に流れる電流Ｉ３の上昇が抑制される。
【００４２】
同様に、直流電源電圧ＶＣＣが検知電圧Ｋ×ＶＢＧよりも上昇してバイポーラトランジスタＱ２のコレクタに流れる電流Ｉ２が増加すると、電流Ｉ２によって抵抗素子Ｒ７の端子間に電圧降下が発生し、ＶＧ４が上昇してＰチャネルＭＯＳトランジスタＭＰ４に流れる電流Ｉ４の上昇が抑制される。
【００４３】
したがって、この実施の形態４では、電源電圧ＶＣＣが検知電圧Ｋ×ＶＢＧを超えて上昇した場合でも、トランジスタＭＰ３，ＭＰ４に流れる電流Ｉ３，Ｉ４の上昇を抑制することができ、消費電流の低減化を図ることができる。
【００４４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００４５】
１ 分圧回路、２ 半導体チップ、３ パワーオンリセット回路、４ プロセッサ、Ｑ１〜Ｑ３ ＮＰＮ型バイポーラトランジスタ、Ｒ１〜Ｒ７ 抵抗素子、ＭＰ１〜ＭＰ６ ＰチャネルＭＯＳトランジスタ、ＭＮ１〜ＭＮ４ ＮチャネルＭＯＳトランジスタ、ＩＮＶ インバータ。
【技術分野】
【０００１】
この発明は電圧検知回路に関し、特に、直流電圧が所定電圧に到達したことを検知する電圧検知回路に関する。
【背景技術】
【０００２】
従来の電圧検知回路は、直流電圧を分圧する分圧回路と、第１および第２のバイポーラトランジスタと、第１〜第３の抵抗素子と、演算増幅器とを備える。第１および第２のバイポーラトランジスタのエミッタ面積比がＮ：１（ただし、Ｎは１よりも大きな所定の値である）に設定され、それらのコレクタは直流電圧を受け、それらのベースは分圧回路の出力電圧を受ける。第１のバイポーラトランジスタのエミッタは、第１および第２の抵抗素子を介して接地される。第２のバイポーラトランジスタのエミッタは、第３の抵抗素子を介して接地される。
【０００３】
第２の抵抗素子の端子間電圧をＶ１とし、第３の抵抗素子の端子間電圧をＶ２とすると、直流電圧が所定の設定電圧よりも低い場合はＶ１＞Ｖ２となり、直流電圧が所定の設定電圧よりも高い場合はＶ１＜Ｖ２となる。演算増幅器は、Ｖ１とＶ２の高低を比較し、比較結果を示す信号を出力する（たとえば、特許文献１，２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平３−４９４１８号公報
【特許文献２】特開平６−１８８７０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、従来の電圧検知回路をＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスで作成すると、バイポーラトランジスタの電流増幅率ｈＦＥが低下してベース電流が増加し、電圧検知回路の検出精度が低下すると言う問題がある。また、従来の電圧検知回路をＢｉＣＭＯＳ（Bipolar ＣＭＯＳ）プロセスで作成すると、そのような問題は発生しないが、コスト高になってしまう。
【０００６】
それゆえに、この発明の主たる目的は、高精度で低コストの電圧検知回路を提供することである。
【課題を解決するための手段】
【０００７】
この発明に係る電圧検知回路は、第１の直流電圧を分圧する分圧回路と、第１および第２のバイポーラトランジスタと、第１および第２の抵抗素子とを備えたものである。第１および第２のバイポーラトランジスタのエミッタ面積は所定の比に設定され、それらのコレクタはともに第２の直流電圧を受け、それらのベースはともに分圧回路の出力電圧を受ける。第１のバイポーラトランジスタのエミッタは、第１の抵抗素子を介して基準電圧のラインに接続されるとともに、第２の抵抗素子を介して第２のバイポーラトランジスタのエミッタに接続される。分圧回路の出力電圧が予め定められた電圧値にされた場合に、第１のバイポーラトランジスタのコレクタに流れる第１の電流と第２のバイポーラトランジスタのコレクタに流れる第２の電流とが一致する。この電圧検知回路は、さらに、第１および第２の電流の高低を比較し、比較結果を示す信号を出力する比較回路と、第１の電流に基いて第１および第２のバイポーラトランジスタのベース電流の和に相当する電流を生成し、その電流を第１および第２のバイポーラトランジスタのベースに供給するベース電流補償回路とを備える。
【発明の効果】
【０００８】
この発明に係る電圧検知回路では、電圧検知回路をＣＭＯＳプロセスで作成したために第１および第２のバイポーラトランジスタの各々のベース電流が増大した場合でも、それらのベース電流の和に相当する電流をベース電流補償回路が供給するので、検出精度が低下するのを防止することができる。したがって、高精度で低コストの電圧検知回路を実現することができる。
【図面の簡単な説明】
【０００９】
【図１】本願発明の基礎となるパワーオンリセット回路の構成を示す回路図である。
【図２】図１に示したパワーオンリセット回路の動作を示す図である。
【図３】図１に示したパワーオンリセット回路の使用方法を説明するためのブロック図である。
【図４】この発明の実施の形態１によるパワーオンリセット回路の構成を示す回路図である。
【図５】この発明の実施の形態２によるパワーオンリセット回路の構成を示す回路図である。
【図６】図５に示したパワーオンリセット回路の動作を示す図である。
【図７】この発明の実施の形態３によるパワーオンリセット回路の構成を示す回路図である。
【図８】図７に示したパワーオンリセット回路の動作を示す図である。
【図９】この発明の実施の形態４によるパワーオンリセット回路の構成を示す回路図である。
【図１０】図９に示したパワーオンリセット回路の動作を示す図である。
【発明を実施するための形態】
【００１０】
本願発明の実施の形態について説明する前に、まず本願発明の基礎となるパワーオンリセット回路について説明する。このパワーオンリセット回路は、図１に示すように、抵抗素子Ｒ１〜Ｒ４、ＮＰＮ型バイポーラトランジスタＱ１，Ｑ２、ＰチャネルＭＯＳトランジスタＭＰ１〜ＭＰ４、ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２、およびインバータＩＮＶを備える。
【００１１】
抵抗素子Ｒ４，Ｒ３は、直流電源電圧ＶＣＣを分圧する分圧回路１を構成する。すなわち、抵抗素子Ｒ４，Ｒ３は、直流電源電圧ＶＣＣのラインと接地電圧ＶＳＳのラインとの間に直列接続される。抵抗素子Ｒ３，Ｒ４の抵抗値をそれぞれｒ３，ｒ４とすると、抵抗素子Ｒ３，Ｒ４間の出力ノードＮ１の電圧ＶＩＮは、ＶＩＮ＝ＶＣＣ×ｒ３／（ｒ３＋ｒ４）となる。
【００１２】
バイポーラトランジスタＱ１，Ｑ２のコレクタは、それぞれＰチャネルＭＯＳトランジスタＭＰ１，ＭＰ２を介して直流電源電圧ＶＣＣのラインに接続される。バイポーラトランジスタＱ１，Ｑ２のベースは、ともに分圧回路１の出力電圧ＶＩＮを受ける。バイポーラトランジスタＱ１のエミッタは、抵抗素子Ｒ１を介して接地電圧ＶＳＳのラインに接続される。バイポーラトランジスタＱ２のエミッタは、抵抗素子Ｒ２を介してバイポーラトランジスタＱ１のエミッタに接続される。バイポーラトランジスタＱ１とＱ２のエミッタ面積の比は、１：Ｎ（ただし、Ｎは１よりも大きな所定の値である）に設定されている。
【００１３】
ＰチャネルＭＯＳトランジスタＭＰ３およびＮチャネルＭＯＳトランジスタＭＮ１は、直流電源電圧ＶＣＣのラインと接地電圧ＶＳＳのラインとの間に直列接続される。ＰチャネルＭＯＳトランジスタＭＰ１，ＭＰ３のゲートは、ともにＰチャネルＭＯＳトランジスタＭＰ１のドレインに接続される。ＰチャネルＭＯＳトランジスタＭＰ１，ＭＰ３は、カレントミラー回路を構成する。
【００１４】
ＰチャネルＭＯＳトランジスタＭＰ４およびＮチャネルＭＯＳトランジスタＭＮ２は、直流電源電圧ＶＣＣのラインと接地電圧ＶＳＳのラインとの間に直列接続される。ＰチャネルＭＯＳトランジスタＭＰ２，ＭＰ４のゲートは、ともにＰチャネルＭＯＳトランジスタＭＰ２のドレインに接続される。ＰチャネルＭＯＳトランジスタＭＰ２，ＭＰ４は、カレントミラー回路を構成する。ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２のゲートは、ともにＮチャネルＭＯＳトランジスタＭＮ１のドレインに接続される。ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２は、カレントミラー回路を構成する。インバータＩＮＶは、トランジスタＭＰ４，ＭＮ２のドレイン（ノードＮ２）に現れる信号を反転させたパワーオンリセット信号ＰＯＲ＿Ｎを出力する。
【００１５】
このパワーオンリセット回路では、バイポーラトランジスタＱ１，Ｑ２のエミッタ面積の比１：Ｎと、抵抗素子Ｒ１，Ｒ２の各々の抵抗値とを適値に設定すると、バイポーラトランジスタＱ１，Ｑ２のベース電圧ＶＩＮがバンドギャップ電圧ＶＢＧになったときにバイポーラトランジスタＱ１のコレクタに流れる電流Ｉ１の値とバイポーラトランジスタＱ２のコレクタに流れる電流Ｉ２の値とが一致する。すなわち、ＶＩＮ＝ＶＧＢのときにＩ１＝Ｉ２となる。バンドギャップ電圧ＶＧＢは、温度に依らず一定値（１．２Ｖ）になる。また、ＶＩＮ＜ＶＧＢのときはＩ１＜Ｉ２となり、ＶＩＮ＞ＶＧＢのときはＩ１＞Ｉ２となる。
【００１６】
また、ＰチャネルＭＯＳトランジスタＭＰ１とバイポーラトランジスタＱ１が直列接続され、ＰチャネルＭＯＳトランジスタＭＰ１，ＭＰ３のゲートは互いに接続されている。また、トランジスタＭＰ３，ＭＮ１は直列接続され、ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２のゲートが互いに接続されている。したがって、ＮチャネルＭＯＳトランジスタＭＮ２には、電流Ｉ１に応じた値の電流が流れる。
【００１７】
また、ＰチャネルＭＯＳトランジスタＭＰ２とバイポーラトランジスタＱ２が直列接続され、ＰチャネルＭＯＳトランジスタＭＰ２，ＭＰ４のゲートは互いに接続されている。したがって、ＰチャネルＭＯＳトランジスタＭＰ４には、電流Ｉ２に応じた値の電流が流れる。
【００１８】
したがって、Ｉ１＜Ｉ２である場合は、ノードＮ２が「Ｈ」レベルになってパワーオンリセット信号ＰＯＲ＿Ｎが「Ｌ」レベルになる。また、Ｉ１＞Ｉ２である場合は、ノードＮ２が「Ｌ」レベルになってパワーオンリセット信号ＰＯＲ＿Ｎが「Ｈ」レベルになる。すなわち、トランジスタＭＰ１〜ＭＰ４，ＭＮ１，ＭＮ２およびインバータＩＮＶは、電流Ｉ１とＩ２の高低を比較し、比較結果を示す信号ＰＯＲ＿Ｎを出力する比較回路を構成している。
【００１９】
図２（ａ）は直流電源電圧ＶＣＣとパワーオンリセット信号ＰＯＲ＿Ｎの関係を示す図であり、図２（ｂ）はバイポーラトランジスタＱ１，Ｑ２のベース電圧ＶＩＮとコレクタ電流Ｉ１，Ｉ２の関係を示す図である。Ｋ＝（ｒ３＋ｒ４）／ｒ３とすると、ＶＩＮ＝ＶＣＣ／Ｋであり、ＶＣＣ＝Ｋ×ＶＩＮである。
【００２０】
たとえば、電源投入時に直流電源電圧ＶＣＣが時間に比例して上昇するものとする。初期状態では、図１のノードＮ２が「Ｌ」レベル（接地電圧ＶＳＳ）になっているので、電源が投入されるとパワーオンリセット信号ＰＯＲ＿Ｎは「Ｈ」レベル（電源電圧ＶＣＣ）になる。また、電源投入直後は、ＶＩＮが低いので電流Ｉ１，Ｉ２は０である。ＶＣＣ，ＶＩＮが上昇してＶＩＮが所定電圧Ｖ０に到達すると、バイポーラトランジスタＱ１，Ｑ２に電流Ｉ１．Ｉ２が流れ始め、Ｉ１＜Ｉ２となり、ノードＮ２が「Ｈ」レベルになってパワーオンリセット信号ＰＯＲ＿Ｎが「Ｈ」レベルから「Ｌ」レベルに立ち下げられる。
【００２１】
ＶＣＣが上昇してＶＩＮがＶ０を超えると、Ｉ１はＶＩＮに応じて上昇し続けるが、Ｉ２は飽和状態になる。このため、ＶＣＣが上昇してＶＩＮがバンドギャップ電圧ＶＢＧに到達するとＩ１＝Ｉ２となり、ＶＩＮ＞ＶＢＧになるとＩ１＞Ｉ２となってパワーオンリセット信号ＰＯＲ＿Ｎが「Ｌ」レベルから「Ｈ」レベルに立ち上げられる。ＶＩＮ＝ＶＢＧのときＶＣＣ＝Ｋ×ＶＢＧである。したがって、Ｋを所望の値に設定すれば、電源投入時に電源電圧ＶＣＣがＫ×ＶＢＧに到達したときにパワーオンリセット信号ＰＯＲ＿Ｎを「Ｈ」レベルに立ち上げることができる。
【００２２】
図３は、パワーオンリセット信号ＰＯＲ＿Ｎの使用方法を示すブロック図である。図３において、半導体チップ２にパワーオンリセット回路３とプロセッサ４が搭載される。パワーオンリセット回路３で生成されたパワーオンリセット信号ＰＯＲ＿Ｎは、プロセッサ４に与えられる。半導体チップ２に電源が投入されて電源電圧ＶＣＣがＫ×ＶＢＧに到達すると、パワーオンリセット信号ＰＯＲ＿Ｎが「Ｌ」レベルから「Ｈ」レベルに立ち上げられる。パワーオンリセット信号ＰＯＲ＿Ｎが「Ｌ」レベルの期間、プロセッサ３は初期状態にリセットされ、信号ＰＯＲ＿Ｎが「Ｈ」レベルに立ち上がると、プロセッサ３のリセットが解除される。
【００２３】
このような半導体チップ２は、通常はＢｉＣＭＯＳプロセスで作成される。その場合、バイポーラトランジスタＱ１，Ｑ２の電流増幅率ｈＦＥはたとえば１００になり、バイポーラトランジスタＱ１，Ｑ２のベース電流は小さな値になる。しかし、ＢｉＣＭＯＳプロセスで半導体チップ２を作成すると、半導体チップ２がコスト高になる。
【００２４】
そこで、半導体チップ２をＣＭＯＳプロセスで作成することが考えられる。この場合は、半導体チップ２を低コストで作成できる反面、バイポーラトランジスタＱ１，Ｑ２の電流増幅率ｈＦＥが低下し、ベース電流が増大すると言う問題が発生する。バイポーラトランジスタＱ１，Ｑ２のベース電流は、一定ではなく、コレクタ電流、温度、周波数などに依存して変化する。また、分圧回路１から大きなベース電流を取り出すと、電圧誤差が発生する。したがって、半導体チップ２をＣＭＯＳプロセスで作成すると、パワーオンリセット回路３の電圧検知精度が低下してしまう。本願発明では、この問題が解決される。
【００２５】
［実施の形態１］
図４は、この発明の実施の形態１によるパワーオンリセット回路の構成を示す回路図であって、図１と対比される図である。図４において、このパワーオンリセット回路は、図１のパワーオンリセット回路にベース電流補償回路１０を追加したものである。ベース電流補償回路１０は、分圧回路１の代わりに、バイポーラトランジスタＱ１，Ｑ２のベース電流ＩＢ１を供給する。
【００２６】
すなわち、ベース電流補償回路１０は、ＰチャネルＭＯＳトランジスタＭＰ５，ＭＰ６、ＮＰＮ型バイポーラトランジスタＱ３、およびＮチャネルＭＯＳトランジスタＭＮ３を含む。バイポーラトランジスタＱ３のエミッタ面積は、バイポーラトランジスタＱ１と同じである。バイポーラトランジスタＱ３およびＮチャネルＭＯＳトランジスタＭＮ３は、直流電源電圧ＶＣＣのラインと接地電圧ＶＳＳのラインとの間に直列接続される。ＮチャネルＭＯＳトランジスタＭＮ３のゲートは、ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２のゲートに接続される。
【００２７】
ＰチャネルＭＯＳトランジスタＭＰ５は、直流電源電圧ＶＣＣのラインとバイポーラトランジスタＱ３のベースとの間に接続される。ＰチャネルＭＯＳトランジスタＭＰ６は、直流電源電圧ＶＣＣのラインとバイポーラトランジスタＱ１，Ｑ２のベースとの間に接続される。ＰチャネルＭＯＳトランジスタＭＰ５，ＭＰ６のゲートは、ともにＰチャネルＭＯＳトランジスタＭＰ５のドレインに接続される。ＰチャネルＭＯＳトランジスタＭＰ５，ＭＰ６は、カレントミラー回路を構成する。ＰチャネルＭＯＳトランジスタＭＰ５とＭＰ６のサイズ（すなわち電流駆動能力）は、１：２に設定されている。
【００２８】
ＰチャネルＭＯＳトランジスタＭＰ１とバイポーラトランジスタＱ１は直列接続され、ＰチャネルＭＯＳトランジスタＭＰ１，ＭＰ３のゲートが互いに接続されている。また、ＰチャネルＭＯＳトランジスタＭＰ３とＮチャネルＭＯＳトランジスタＭＮ１は直列接続され、ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ３のゲートが互いに接続されている。したがって、ＮチャネルＭＯＳトランジスタＭＮ３に流れる電流Ｉ３は、バイポーラトランジスタＱ１のコレクタに流れる電流Ｉ１に等しくなる。
【００２９】
Ｉ３＝Ｉ１はバイポーラトランジスタＱ３のエミッタ電流であるので、バイポーラトランジスタＱ３のベース電流ＩＢ２はＩＢ２＝Ｉ１／（ｈＦＥ＋１）となる。ｈＦＥは約１０であるので、ＩＢ２≒Ｉ１／ｈＦＥとなる。ＩＢ２は、ＰチャネルＭＯＳトランジスタＭＰ５に流れる。ＰチャネルＭＯＳトランジスタＭＰ５，ＭＰ６はカレントミラー回路を構成しており、ＰチャネルＭＯＳトランジスタＭＰ５とＭＰ６のサイズ比は１：２に設定されている。したがって、ＰチャネルＭＯＳトランジスタＭＰ６に流れる電流Ｉ６は、Ｉ６＝２×ＩＢ２＝２×Ｉ１／ｈＦＥとなる。この電流Ｉ６は、Ｉ１＝Ｉ２であるときにバイポーラトランジスタＱ１，Ｑ２のベースに流れる電流ＩＢ１に一致する。
【００３０】
したがって、本実施の形態１によれば、ベース電流補償回路１０が分圧回路１の代わりにバイポーラトランジスタＱ１，Ｑ２のベース電流ＩＢ１を供給するので、パワーオンリセット回路をＣＭＯＳプロセスで作成したためにバイポーラトランジスタＱ１，Ｑ２のベースに大きな電流ＩＢ１が流れる場合でも、分圧回路１の出力電圧ＶＩＮの誤差を小さく抑制することができる。よって、低コストで高精度のパワーオンリセット回路を実現することができる。
【００３１】
［実施の形態２］
図１のパワーオンリセット回路では、図２（ｂ）に示すように、電源電圧ＶＣＣが検知電圧（Ｋ×ＶＢＧ）を超えると、すなわち分圧回路１の出力電圧ＶＩＮがバンドギャップ電圧ＶＢＧを超えると、バイポーラトランジスタＱ１のコレクタに流れる電流Ｉ１が急に大きくなり、消費電流が増大すると言う問題もある。本実施の形態２では、この問題が解決される。
【００３２】
図５は、この発明の実施の形態２によるパワーオンリセット回路の構成を示す回路図であって、図１と対比される図である。図５において、このパワーオンリセット回路は、図１のパワーオンリセット回路にＮチャネルＭＯＳトランジスタＭＮ４を追加したものである。また、分圧回路１の抵抗素子Ｒ３が２つの抵抗素子Ｒ３ａ，Ｒ３ｂに分割される。ＮチャネルＭＯＳトランジスタＭＮ４は、分圧回路１の出力ノードＮ１と接地電圧ＶＳＳのラインとの間に接続され、そのゲートは抵抗素子Ｒ３ａ，Ｒ３ｂ間のノードＮ３に接続される。抵抗素子Ｒ３ａ，Ｒ３ｂおよびＮチャネルＭＯＳトランジスタＭＮ４は、電圧制限回路を構成する。
【００３３】
抵抗素子Ｒ３ａ，Ｒ３ｂの抵抗値をそれぞれｒ３ａ，ｒ３ｂとすると、ノードＮ３の電圧ＶＧはＶＧ＝ＶＩＮ×ｒ３ｂ／（ｒ３ａ＋ｒ３ｂ）となる。図６（ａ）（ｂ）に示すように、直流電源電圧ＶＣＣが上昇して検知電圧Ｋ×ＶＢＧよりも高い電圧Ｋ×Ｖ１に到達すると、ＮチャネルＭＯＳトランジスタＭＮ４に電流が流れ、ＶＩＮ，Ｉ１の上昇が抑えられる。
【００３４】
したがって、本実施の形態２によれば、直流電源電圧ＶＣＣが検知電圧Ｋ×ＶＢＧを超えて高く上昇した場合でも、バイポーラトランジスタＱ１の電流Ｉ１が増大するのを抑制することができ、消費電流の低減化を図ることができる。
【００３５】
［実施の形態３］
図７は、この発明の実施の形態３によるパワーオンリセット回路の構成を示す回路図であって、図１と対比される図である。図７において、このパワーオンリセット回路は、図１のパワーオンリセット回路に抵抗素子Ｒ５を追加したものである。抵抗素子Ｒ５は、分圧回路１の出力ノードＮ１とバイポーラトランジスタＱ１，Ｑ２のベースとの間に接続される。分圧回路１の出力ノードＮ１から抵抗素子Ｒ５を介してベース電流ＩＢ１が流れると、抵抗素子Ｒ５の端子間に電圧降下が発生し、バイポーラトランジスタＱ１，Ｑ２のベースの電圧ＶＩＮ＿Ａは分圧回路１の出力電圧ＶＩＮよりも低くなる。
【００３６】
図８（ａ）は直流電源電圧ＶＣＣと電圧ＶＩＮ，ＶＩＮ＿Ａとパワーオンリセット信号ＰＯＲ＿Ｎの関係を示す図であり、図８（ｂ）は直流電源電圧ＶＣＣとコレクタ電流Ｉ１，Ｉ２の関係を示す図である。図８（ａ）（ｂ）において、直流電源電圧ＶＣＣが検知電圧Ｋ×ＶＢＧよりも上昇してバイポーラトランジスタＱ１，Ｑ２のコレクタに流れる電流Ｉ１，Ｉ２が増加すると、バイポーラトランジスタＱ１，Ｑ２のベースに流れる電流ＩＢ１＝（Ｉ１＋Ｉ２）／ｈＦＥも増加する。
【００３７】
この電流ＩＢ１によって抵抗素子Ｒ５の端子間に電圧降下が発生し、ＶＩＮ＿Ａの上昇が抑制され、電流Ｉ１，Ｉ２の上昇が抑制される。この実施の形態３でも、実施の形態２と同じ効果が得られる。
【００３８】
［実施の形態４］
図９は、この発明の実施の形態４によるパワーオンリセット回路の構成を示す回路図であって、図１と対比される図である。図９において、このパワーオンリセット回路は、図１のパワーオンリセット回路に抵抗素子Ｒ６，Ｒ７を追加したものである。抵抗素子Ｒ６は、ＰチャネルＭＯＳトランジスタＭＰ１のドレインとバイポーラトランジスタＱ１のコレクタとの間に接続される。抵抗素子Ｒ７は、ＰチャネルＭＯＳトランジスタＭＰ２のドレインとバイポーラトランジスタＱ２のコレクタとの間に接続される。
【００３９】
ＰチャネルＭＯＳトランジスタＭＰ１，ＭＰ２のゲートは、それぞれバイポーラトランジスタＱ１，Ｑ２のコレクタに接続される。ＰチャネルＭＯＳトランジスタＭＰ３，ＭＰ４のゲートは、それぞれＰチャネルＭＯＳトランジスタＭＰ１，ＭＰ２のドレインに接続される。
【００４０】
バイポーラトランジスタＱ１，Ｑ２のコレクタに流れる電流Ｉ１，Ｉ２が増加すると、抵抗素子Ｒ６，Ｒ７の各々の端子間に電圧降下が発生する。これにより、ＰチャネルＭＯＳトランジスタＭＰ１のゲート電圧ＶＧ１よりもＰチャネルＭＯＳトランジスタＭＰ３のゲート電圧ＶＧ３が高くなり、ＰチャネルＭＯＳトランジスタＭＰ１に流れる電流Ｉ１よりもＰチャネルＭＯＳトランジスタＭＰ３に流れる電流Ｉ３が小さくなる。また、ＰチャネルＭＯＳトランジスタＭＰ２のゲート電圧ＶＧ２よりもＰチャネルＭＯＳトランジスタＭＰ４のゲート電圧ＶＧ４が高くなり、ＰチャネルＭＯＳトランジスタＭＰ２に流れる電流Ｉ２よりもＰチャネルＭＯＳトランジスタＭＰ４に流れる電流Ｉ４が小さくなる。
【００４１】
図１０（ａ）は直流電源電圧ＶＣＣとパワーオンリセット信号ＰＯＲ＿Ｎの関係を示す図であり、図１０（ｂ）は直流電源電圧ＶＣＣと電流Ｉ１〜Ｉ４の関係を示す図である。図１０（ａ）（ｂ）において、直流電源電圧ＶＣＣが検知電圧Ｋ×ＶＢＧよりも上昇してバイポーラトランジスタＱ１のコレクタに流れる電流Ｉ１が増加すると、電流Ｉ１によって抵抗素子Ｒ６の端子間に電圧降下が発生し、ＶＧ３が上昇してＰチャネルＭＯＳトランジスタＭＰ３に流れる電流Ｉ３の上昇が抑制される。
【００４２】
同様に、直流電源電圧ＶＣＣが検知電圧Ｋ×ＶＢＧよりも上昇してバイポーラトランジスタＱ２のコレクタに流れる電流Ｉ２が増加すると、電流Ｉ２によって抵抗素子Ｒ７の端子間に電圧降下が発生し、ＶＧ４が上昇してＰチャネルＭＯＳトランジスタＭＰ４に流れる電流Ｉ４の上昇が抑制される。
【００４３】
したがって、この実施の形態４では、電源電圧ＶＣＣが検知電圧Ｋ×ＶＢＧを超えて上昇した場合でも、トランジスタＭＰ３，ＭＰ４に流れる電流Ｉ３，Ｉ４の上昇を抑制することができ、消費電流の低減化を図ることができる。
【００４４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００４５】
１ 分圧回路、２ 半導体チップ、３ パワーオンリセット回路、４ プロセッサ、Ｑ１〜Ｑ３ ＮＰＮ型バイポーラトランジスタ、Ｒ１〜Ｒ７ 抵抗素子、ＭＰ１〜ＭＰ６ ＰチャネルＭＯＳトランジスタ、ＭＮ１〜ＭＮ４ ＮチャネルＭＯＳトランジスタ、ＩＮＶ インバータ。
【特許請求の範囲】
【請求項１】
第１の直流電圧を分圧する分圧回路と、第１および第２のバイポーラトランジスタと、第１および第２の抵抗素子とを備え、
前記第１および第２のバイポーラトランジスタのエミッタ面積は所定の比に設定され、それらのコレクタはともに第２の直流電圧を受け、それらのベースはともに前記分圧回路の出力電圧を受け、
前記第１のバイポーラトランジスタのエミッタは、前記第１の抵抗素子を介して基準電圧のラインに接続されるとともに、前記第２の抵抗素子を介して前記第２のバイポーラトランジスタのエミッタに接続され、
前記分圧回路の出力電圧が予め定められた電圧値にされた場合に、前記第１のバイポーラトランジスタのコレクタに流れる第１の電流と前記第２のバイポーラトランジスタのコレクタに流れる第２の電流とが一致し、
さらに、前記第１および第２の電流の高低を比較し、比較結果を示す信号を出力する比較回路と、
前記第１の電流に基いて前記第１および第２のバイポーラトランジスタのベース電流の和に相当する電流を生成し、その電流を前記第１および第２のバイポーラトランジスタのベースに供給するベース電流補償回路とを備える、電圧検知回路。
【請求項２】
第１の直流電圧を分圧する分圧回路と、第１および第２のバイポーラトランジスタと、第１および第２の抵抗素子とを備え、
前記第１および第２のバイポーラトランジスタのエミッタ面積は所定の比に設定され、それらのコレクタはともに第２の直流電圧を受け、それらのベースはともに前記分圧回路の出力電圧を受け、
前記第１のバイポーラトランジスタのエミッタは、前記第１の抵抗素子を介して基準電圧のラインに接続されるとともに、前記第２の抵抗素子を介して前記第２のバイポーラトランジスタのエミッタに接続され、
前記分圧回路の出力電圧が予め定められた第１の電圧値にされた場合に、前記第１のバイポーラトランジスタのコレクタに流れる第１の電流と前記第２のバイポーラトランジスタのコレクタに流れる第２の電流とが一致し、
さらに、前記第１および第２の電流の高低を比較し、比較結果を示す信号を出力する比較回路と、
前記分圧回路の出力電圧を前記予め定められた第１の電圧値よりも高い予め定められた第２の電圧値以下の値に制限する電圧制限回路とを備える、電圧検知回路。
【請求項３】
第１の直流電圧を分圧する分圧回路と、第１および第２のバイポーラトランジスタと、第１および第２の抵抗素子とを備え、
前記第１および第２のバイポーラトランジスタのエミッタ面積は所定の比に設定され、それらのコレクタはともに第２の直流電圧を受け、それらのベースはともに前記分圧回路の出力電圧を受け、
前記第１のバイポーラトランジスタのエミッタは、前記第１の抵抗素子を介して基準電圧のラインに接続されるとともに、前記第２の抵抗素子を介して前記第２のバイポーラトランジスタのエミッタに接続され、
前記分圧回路の出力電圧が予め定められた電圧値にされた場合に、前記第１のバイポーラトランジスタのコレクタに流れる第１の電流と前記第２のバイポーラトランジスタのコレクタに流れる第２の電流とが一致し、
さらに、前記第１および第２の電流の高低を比較し、比較結果を示す信号を出力する比較回路と、
前記分圧回路の出力ノードと前記第１および第２のバイポーラトランジスタのベースとの間に介挿された第３の抵抗素子とを備える、電圧検知回路。
【請求項４】
第１の直流電圧を分圧する分圧回路と、第１および第２のバイポーラトランジスタと、第１および第２の抵抗素子とを備え、
前記第１および第２のバイポーラトランジスタのエミッタ面積は所定の比に設定され、それらのコレクタはともに第２の直流電圧を受け、それらのベースはともに前記分圧回路の出力電圧を受け、
前記第１のバイポーラトランジスタのエミッタは、前記第１の抵抗素子を介して基準電圧のラインに接続されるとともに、前記第２の抵抗素子を介して前記第２のバイポーラトランジスタのエミッタに接続され、
前記分圧回路の出力電圧が予め定められた電圧値にされた場合に、前記第１のバイポーラトランジスタのコレクタに流れる第１の電流と前記第２のバイポーラトランジスタのコレクタに流れる第２の電流とが一致し、
さらに、それらのソースがともに前記第１の直流電圧を受け、それらのゲートがそれぞれ前記第１および第２のバイポーラトランジスタのコレクタに接続された第１および第２のＭＯＳトランジスタと、
それらの一方端子がそれぞれ前記第１および第２のＭＯＳトランジスタのドレインに接続され、それらの他方端子がそれぞれ前記第１および第２のバイポーラトランジスタのコレクタに接続された第３および第４の抵抗素子と、
それらのソースがともに前記第１の直流電圧を受け、それらのゲートがそれぞれ前記第１および第２のＭＯＳトランジスタのドレインに接続され、それぞれ前記第１および第２の電流に応じたレベルの第３および第４の電流を流す第３および第４のＭＯＳトランジスタと、
前記第３および第４の電流の高低を比較し、比較結果を示す信号を出力する比較回路とを備える、電圧検知回路。
【請求項１】
第１の直流電圧を分圧する分圧回路と、第１および第２のバイポーラトランジスタと、第１および第２の抵抗素子とを備え、
前記第１および第２のバイポーラトランジスタのエミッタ面積は所定の比に設定され、それらのコレクタはともに第２の直流電圧を受け、それらのベースはともに前記分圧回路の出力電圧を受け、
前記第１のバイポーラトランジスタのエミッタは、前記第１の抵抗素子を介して基準電圧のラインに接続されるとともに、前記第２の抵抗素子を介して前記第２のバイポーラトランジスタのエミッタに接続され、
前記分圧回路の出力電圧が予め定められた電圧値にされた場合に、前記第１のバイポーラトランジスタのコレクタに流れる第１の電流と前記第２のバイポーラトランジスタのコレクタに流れる第２の電流とが一致し、
さらに、前記第１および第２の電流の高低を比較し、比較結果を示す信号を出力する比較回路と、
前記第１の電流に基いて前記第１および第２のバイポーラトランジスタのベース電流の和に相当する電流を生成し、その電流を前記第１および第２のバイポーラトランジスタのベースに供給するベース電流補償回路とを備える、電圧検知回路。
【請求項２】
第１の直流電圧を分圧する分圧回路と、第１および第２のバイポーラトランジスタと、第１および第２の抵抗素子とを備え、
前記第１および第２のバイポーラトランジスタのエミッタ面積は所定の比に設定され、それらのコレクタはともに第２の直流電圧を受け、それらのベースはともに前記分圧回路の出力電圧を受け、
前記第１のバイポーラトランジスタのエミッタは、前記第１の抵抗素子を介して基準電圧のラインに接続されるとともに、前記第２の抵抗素子を介して前記第２のバイポーラトランジスタのエミッタに接続され、
前記分圧回路の出力電圧が予め定められた第１の電圧値にされた場合に、前記第１のバイポーラトランジスタのコレクタに流れる第１の電流と前記第２のバイポーラトランジスタのコレクタに流れる第２の電流とが一致し、
さらに、前記第１および第２の電流の高低を比較し、比較結果を示す信号を出力する比較回路と、
前記分圧回路の出力電圧を前記予め定められた第１の電圧値よりも高い予め定められた第２の電圧値以下の値に制限する電圧制限回路とを備える、電圧検知回路。
【請求項３】
第１の直流電圧を分圧する分圧回路と、第１および第２のバイポーラトランジスタと、第１および第２の抵抗素子とを備え、
前記第１および第２のバイポーラトランジスタのエミッタ面積は所定の比に設定され、それらのコレクタはともに第２の直流電圧を受け、それらのベースはともに前記分圧回路の出力電圧を受け、
前記第１のバイポーラトランジスタのエミッタは、前記第１の抵抗素子を介して基準電圧のラインに接続されるとともに、前記第２の抵抗素子を介して前記第２のバイポーラトランジスタのエミッタに接続され、
前記分圧回路の出力電圧が予め定められた電圧値にされた場合に、前記第１のバイポーラトランジスタのコレクタに流れる第１の電流と前記第２のバイポーラトランジスタのコレクタに流れる第２の電流とが一致し、
さらに、前記第１および第２の電流の高低を比較し、比較結果を示す信号を出力する比較回路と、
前記分圧回路の出力ノードと前記第１および第２のバイポーラトランジスタのベースとの間に介挿された第３の抵抗素子とを備える、電圧検知回路。
【請求項４】
第１の直流電圧を分圧する分圧回路と、第１および第２のバイポーラトランジスタと、第１および第２の抵抗素子とを備え、
前記第１および第２のバイポーラトランジスタのエミッタ面積は所定の比に設定され、それらのコレクタはともに第２の直流電圧を受け、それらのベースはともに前記分圧回路の出力電圧を受け、
前記第１のバイポーラトランジスタのエミッタは、前記第１の抵抗素子を介して基準電圧のラインに接続されるとともに、前記第２の抵抗素子を介して前記第２のバイポーラトランジスタのエミッタに接続され、
前記分圧回路の出力電圧が予め定められた電圧値にされた場合に、前記第１のバイポーラトランジスタのコレクタに流れる第１の電流と前記第２のバイポーラトランジスタのコレクタに流れる第２の電流とが一致し、
さらに、それらのソースがともに前記第１の直流電圧を受け、それらのゲートがそれぞれ前記第１および第２のバイポーラトランジスタのコレクタに接続された第１および第２のＭＯＳトランジスタと、
それらの一方端子がそれぞれ前記第１および第２のＭＯＳトランジスタのドレインに接続され、それらの他方端子がそれぞれ前記第１および第２のバイポーラトランジスタのコレクタに接続された第３および第４の抵抗素子と、
それらのソースがともに前記第１の直流電圧を受け、それらのゲートがそれぞれ前記第１および第２のＭＯＳトランジスタのドレインに接続され、それぞれ前記第１および第２の電流に応じたレベルの第３および第４の電流を流す第３および第４のＭＯＳトランジスタと、
前記第３および第４の電流の高低を比較し、比較結果を示す信号を出力する比較回路とを備える、電圧検知回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１２−２５３５９７（Ｐ２０１２−２５３５９７Ａ）
【公開日】平成２４年１２月２０日（２０１２．１２．２０）
【国際特許分類】
【出願番号】特願２０１１−１２５１５７（Ｐ２０１１−１２５１５７）
【出願日】平成２３年６月３日（２０１１．６．３）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年１２月２０日（２０１２．１２．２０）
【国際特許分類】
【出願日】平成２３年６月３日（２０１１．６．３）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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