電子デバイスをテストするためのシステムの動作周波数を増加させるための装置
【課題】DUTがテストされることができる周波数を増加させる。
【解決手段】テストシステムは、テストされる電子デバイス112の入力端子208,210と接触するプローブ110d,110e内を終端とする、通信チャネル220,222を備える。抵抗が、プローブの近くの通信チャネル220,222と接地の間に接続されている。抵抗は、端子の入力抵抗を減少させ、それによって入力端子208,210の立上がりおよび立下がり時間を減少させる。分路抵抗402,404が、各分岐内に設けられており、このことが、端子の入力抵抗を減少させ、それによって入力端子208,210の立上がりおよび立下がり時間を減少させる。分路抵抗402,404はまた、チャネルを戻る信号反射を減少、最小化、または除去するようにサイズ調整されてもよい。
【解決手段】テストシステムは、テストされる電子デバイス112の入力端子208,210と接触するプローブ110d,110e内を終端とする、通信チャネル220,222を備える。抵抗が、プローブの近くの通信チャネル220,222と接地の間に接続されている。抵抗は、端子の入力抵抗を減少させ、それによって入力端子208,210の立上がりおよび立下がり時間を減少させる。分路抵抗402,404が、各分岐内に設けられており、このことが、端子の入力抵抗を減少させ、それによって入力端子208,210の立上がりおよび立下がり時間を減少させる。分路抵抗402,404はまた、チャネルを戻る信号反射を減少、最小化、または除去するようにサイズ調整されてもよい。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は一般に、データが1つまたは複数の通信チャネルを伝送される任意のシステムに関する。
【背景技術】
【0002】
このようなシステムの一例は、半導体デバイスなどの電子デバイスをテストするためのテストシステムである。図1は、電子デバイスをテストするためのテストシステム100の単純化されたブロック図を示す。図1のテストシステム100は、個片にされていない半導体ウェハのダイ、(パッケージングされた、またはパッケージングされていない)個片にされたダイ、またはマルチチップモジュールをテストしてもよい。このようなシステム100は、プリント回路基板などの他のタイプの電子デバイスを、同様にテストするように構成されてもよい。図示されているように、システム100は、テスタ102とテスト下の電子デバイス(「DUT」)112の間でテスト信号を通信するために、テスタ102、通信接続104(たとえば、同軸ケーブル、光ファイバリンク、無線通信リンクなど)、プローブヘッド107、およびプローブカード108を備える。また、テストシステム100は、DUT112を支持および移動するための可動なチャック114を備えるハウジング106を備える。プローブカードのプローブ110は、DUT112と接触し、それによってDUTとの電気的接続を形成する。
【0003】
テスタ102がテストデータを生成し、テストデータが、通信接続104、プローブヘッド107、およびプローブカード108を通り、DUT112の入力端子(図1で図示せず)への導電性経路を備える通信チャネルを通って伝送される。DUT112によって生成された応答データが、DUTの出力端子を通って出力され、比較チャネル(これもプローブカード108、プローブヘッド108および通信接続104を通る導電性経路を備える)を通ってテスタ102へ伝送される。通常、テスタ102が次に、DUT112の良否を判定するために、DUT112によって生成された応答データを、予想される応答データと比較する。(このような試験が、DUTの動作を評価するために追加でまたは別法として使用されてもよい。)
【0004】
図2は、2つの入力端子208および210、2つの出力端子204および206、1つの電源端子212、および1つの接地端子202を備える例示的なDUT112を示している。(典型的なDUTは、もっと多くの端子を有してもよいが、例示および議論を容易にするために6つの端子が図2に示されている。)図2に示されているように、電力が、テスタ102から電源チャネル224を通って電源端子212へ供給される。電源チャネル224は、通信接続104、プローブヘッド107、およびプローブカード108を通る導電性経路を備える。プローブカード108は、電源端子212と接触するプローブ110fを備える。接地接続が、テスタ102から接地チャネル214を通って同様に提供される。接地チャネル214は、プローブ110aを終端とする。テスタ102内のドライバ228および230が、プローブ110dおよび110eをそれぞれ終端とするドライブチャネル222および224を通って、入力端子208および210へテストデータを伝送させる。DUT112によって生成される応答データ、および出力端子204および206を介しての出力が、テスタ102内の比較器232および234によって受信される。(比較器232および234が、応答データを予想される応答データと比較してもよい。)制御モジュール226が、テスタ102の全体的な動作を制御し、電源および接地を提供し、テストデータを生成し、実際の応答データを予想される応答データと比較した結果を取得し、および/または特にタイミング信号を生成する。
【0005】
図3は、チャネル222および220を伝送させるドライバ228および230のみを示す、テスタ102の部分図を示している。図3では、抵抗308が、ドライバ(228または230)の出力インピーダンスを表し、かつ抵抗310が、通信チャネル(220または222)の特性インピーダンスを表す。図3では、DUT112が、相補型金属酸化膜半導体(CMOS)デバイスであると仮定されている。公知のように、CMOSデバイス(たとえば、112)の入力端子(たとえば、208または210)は、主に容量性である。入力端子208および210に対する単純化された等価な回路が、コンデンサ304(入力端子208および210の主に容量性の性質を表す)と直列である抵抗302(入力端子(たとえば208または210)の入力抵抗を表す)として図3に示されている。(306は接地を表す。)
【0006】
公知のように、入力端子208または210での低信号から高信号への変化は、十分な電荷がコンデンサ304上に蓄積されるまで、DUT112内で登録されない。同様に、入力端子208または210での高信号から低信号への変化は、コンデンサ304上の電荷が分散するまで、DUT内で登録されない。コンデンサ304を充電するために必要とされる時間はしばしば、立上がり時間と称され、コンデンサ304を放電するために必要とされる時間は立下がり時間と称される。
【0007】
公知のように、直列の抵抗およびコンデンサの立上がり時間は、抵抗と容量の積に比例する。立上がり時間の時間定数(τ)は以下のようである:τ=R*C(ここで、τは、立上がり時間または立下がり時間の時間定数であり、Rは、抵抗であり、Cは、コンデンサの容量であり、*は、積を表す)。コンデンサ304を横切る電圧は以下の通りである:vc(t)=C*vd*(1−e−t/τ)。
ここで、
vc(t)は、時間tでのコンデンサ304を横切る電圧、
vdは、ドライバ228または230の出力電圧、
tは、vdの立上がり縁部からの時間(低電圧レベルから高電圧レベルまでの)、
τは、時間定数であり、τ=R*C、
Rは、各ドライバ228および230と、各入力端子208および210の容量304の間の全体抵抗(したがって、Rは、ドライバの出力インピーダンス308、ドライバチャネルの特性インピーダンス310、およびDUT112の入力端子の入力インピーダンス302の和)、および
Cは、コンデンサ304の容量である。
【0008】
直列の抵抗およびコンデンサの立下がり時間もまた、抵抗と容量の積に比例し、かつ同じ時間定数(τ)が適用可能である。コンデンサ304を横切る電圧は以下のようである:vc(t)=C*v0*e−t/τ、ここでv0は、コンデンサ上の初期電荷であり、その他のパラメータは上記で定義されたものと同様である。
【0009】
明らかになるように、入力端子208および210の立上がり時間および立下がり時間は、DUT112への入力信号が切り替えられる周波数を制限する。これも明らかになるように、テストシステム100は、DUT112の入力端子208および210の立上がり時間および立下がり時間を追加してもよい。このことは、各ドライバ228および230ならびにドライブチャネル220および222に対して、ドライバ228および230の出力インピーダンス308、ならびにチャネル220および222の特性インピーダンス310が、DUT112の入力端子208および210の入力抵抗302を効果的に増加させるためである。
【0010】
DUT112が切り替えられる周波数に対する別の考えられる制限は、チャネル220および222上での信号反射から生じる。ドライバ228または230によってチャネル222または220を通って伝送されるテスト信号が、入力端子210または208から(少なくとも部分的に)反射され、ドライバ228または230へ向かってチャネル222または220を戻される。ドライバ出力インピーダンス308が、チャネル(222または220)の特性インピーダンス310と一致する場合、反射信号は、ドライバ出力インピーダンス308によって吸収され、DUT112へ向かってチャネル(222または220)を戻るようにさらに反射されない。ドライバ(または信号発生源)の出力インピーダンスがチャネルの特性インピーダンスと一致するこのような構成は、しばしば、「ソースターミネーション」と称される。図3に示されているシステムがソースターミネートされている場合でさえも、チャネル222および220を戻る反射が、入力端子210および208が切り替えられる振動数を制限する振動、ノイズまたは符号間干渉を生じさせることがある。
【発明の開示】
【発明が解決しようとする課題】
【0011】
いくつかのテスト適用例では、DUTがテストされることができる周波数を増加させることが有利であろう。
【課題を解決するための手段】
【0012】
本発明の一実施形態では、テストシステムは、プローブ内を終端とする通信チャネルを備える。プローブは、テストされる電子デバイスの入力端子と接触し、かつテストデータが、テストされる電子デバイス内へ通信チャネルを伝送される。抵抗が、プローブの近くの通信チャネルと接地点の間に接続される。このようにして入力端子の入力抵抗および容量と並列である抵抗が、端子の入力抵抗を減少させ、それによって入力端子の立上がりおよび立下がり時間を減少させる。抵抗はまた、通信チャネルを戻る信号の反射を減少、最小化、または除去するようにサイズ調整されてもよい。
【0013】
本発明の第2の実施形態では、テストシステムが、それぞれがプローブ内を終端とする複数の経路に分岐する通信チャネルを備える。プローブは、テストされる電子デバイス上の入力端子と接触する。アイソレーション抵抗が、一つの入力端子での障害が、他の入力端子へ伝搬することを防止するために、分岐内に備えられている。分路抵抗が各分岐内に設けられている。分路抵抗は、プローブから接地へ電気的に接続され、再び、端子の入力抵抗を減少させ、それによって入力端子の立上がりおよび立下がり時間を減少させる。分路抵抗はまた、通信チャネルを戻る信号の反射を減少、最小化または除去するようにサイズ調整されてもよい。
【図面の簡単な説明】
【0014】
【図1】例示的な従来技術のテストシステムを示す図である。
【図2】図1のテストシステムの要素のいくつかの単純化されたブロック図である。
【図3】図2に示されているテストシステムの部分図である。
【図4】テストシステムが動作され得る周波数を増加させるために、分路抵抗がテストシステム内に備えられている本発明の第1の例示的な実施形態を示す図である。
【図5】例示的なプローブカードアセンブリを示す図である。
【図6A】図5でのプローブボードの上面図である。
【図6B】図5でのプローブボードの底面図である。
【図7A】図5でのインターポーザの上面図である。
【図7B】図5でのインターポーザの底面図である。
【図8A】図5でのプローブ基板の上面図である。
【図8B】図5でのプローブ基板の底面図である。
【図9】テストシステムが動作され得る周波数を増加させるために、分路抵抗がテストシステム内に備えられている本発明の第2の例示的な実施形態を示す図である。
【図10】2つ以上のテスト下のデバイスへテストデータを展開するテストシステム内での分路抵抗の使用を示す図である。
【図11A】図10のテストシステム内で使用するためのプローブカードアセンブリのために構成されたプローブ基板の上面透視図である。
【図11B】図11Aプローブ基板の底面透視図である。
【図12】図11Aのプローブ基板を構成する2つの層の間の接合部を示す図である。
【図13A】プローブ基板の一部分の上部断面透視図である。
【図13B】図13Aのプローブ基板の一部分の底面図である。
【発明を実施するための形態】
【0015】
本明細書は、本発明の例示的な実施形態および適用例を説明しているが、本発明は、これらの例示的な実施形態および適用例に、または例示的な実施形態および適用例が動作するまたは本明細書で説明される方式に限定されない。
【0016】
図4は、DUT112の入力端子208および210の立上がりおよび立下がり時間を減少させるための分路抵抗402および404が備えられている本発明の第1の実施形態を示している。図4は、図3に示されているのと同じ図2のテストシステムの部分図を示している。すなわち、2つのドライバ228および230が、通信接続104、プローブヘッド107、およびプローブカードアセンブリ108(プローブ110dおよび110eを含む)を通る導電性経路を備える、2つのチャネル220および222を伝送させる。プローブ110dおよび110eが、DUT112の入力端子210および208と接触し、それによって電気的接続を作製する。
【0017】
図4に示されているように、分路抵抗402および404が、各ドライブチャネル220および222のプローブ端部に、またはその近くに配置されている。両方の分路抵抗402および404が、接地408と接続されている。(図4では、分路抵抗402および404が、以下で議論されるスイッチ406を通って接地408とオプションで接続されている。)各チャネル内での分路抵抗402および404の存在が、入力端子208および210の立上がり時間および立下がり時間の両方を改善する。
【0018】
明らかになるように、スイッチ406が閉鎖されている間、各分路抵抗402および404は、各端子208および210の入力抵抗302と一般に並列である。公知のように、並列である2つの抵抗の全抵抗は、それぞれの抵抗のそれ自体の抵抗よりも小さい。(並列抵抗を合計するための公知の式は、RT=(R1*R2)/(R1+R2)である、ここで、RTは、並列抵抗R1およびR2の全抵抗であり、*は積を表す。)このようにして、分路抵抗402および404が、ドライバ228および230ならびに入力端子210および208の間の全抵抗を減少させ、このことがさらに、時間定数τ=R*C、および各入力端子208および210の立上がりおよび立下がり時間を減少させる。入力端子208および210の入力抵抗302の有効抵抗を減少させることによって、分路抵抗402および404が、ドライバ出力インピーダンス308およびドライバチャネルインピーダンス310の効果を効果的に減少させる、または除去する。これらの両方は、端子入力抵抗302と直列であり、したがって、入力端子の立上がりおよび立下がり時間を追加する。したがって、DUT112の入力端子208および210の立上がりおよび立下がり時間を減少させるように分路抵抗402および404を適切にサイズ調整することによって、DUT112がテストされることができる周波数が、増加されることができる。
【0019】
信号反射を減少、最小化、または除去するように分路抵抗402および404をサイズ調整することによって、図4に示されているシステムなどのシステムの動作周波数をさらに改善することが可能であるかもしれない。チャネル222または220の端部でのインピーダンスをチャネルインピーダンス310と一致させるまたは厳密に一致させることによって、チャネル222または220のDUT端部での反射が、減少、最小化、または除去されてもよい。(ドライバ出力インピーダンス308およびチャネルインピーダンス310が一致される(すなわち、等しいまたはほぼ等しい値である)ことが仮定される。)このことは、チャネルインピーダンス310に等しいまたはほぼ等しい、チャネル222または220の端部でのDUT端子入力抵抗302を全抵抗に提供するように、分路抵抗402または404をサイズ調整することによって達成される。分路抵抗402または404が、DUT端子入力抵抗302と並列であり、かつ公知のように、並列な抵抗の全抵抗は、並列抵抗の積を並列抵抗の和で割ったものであることに注意されたい。したがって、反射を除去するために、分路抵抗402または404が、分路抵抗402または404とDUT端子入力抵抗302の全抵抗がチャネルインピーダンス310と等しくなるように、サイズ調整されるべきである。分路抵抗402または404と並列なDUT端子入力抵抗302の全抵抗を、チャネルインピーダンス310とほぼ等しく、または少なくとも等しいことに近くすることによって、反射が、減少または最小化されることができる。CMOSデバイスなどの多くのデバイスに対して、デバイスの入力インピーダンス302は、無視されることができる伝送線インピーダンス310よりも十分大きく、したがって、分路抵抗402および404が、十分に一致するように伝送線インピーダンス310と等しくされることができる。
【0020】
各チャネル222および220に対して、分路抵抗402または404が、チャネルインピーダンス310と電圧分割器を形成することが明らかであろう。DUT入力端子210または208が、高い状態へ切り替えられ、かつコンデンサ304が完全に充電された後、かなりの電流が、DUT入力端子210または208内へ流れることを止めるが、分路抵抗402または404を通って流れる。ドライバ228または230による電圧出力は、分路抵抗402または404を横切る電圧が、DUT入力端子210または208を高い状態に保持するのに十分であるようであるべきである。したがって、たとえば、分路抵抗402または404がチャネルインピーダンス310と同じサイズである場合、ドライバ228または230(ドライバがその出力インピーダンス308を備え、かつドライバ出力電圧がチャネル222または220上へ伝送される電圧であるところの)の出力電圧が、DUT入力端子210または208を高い状態に保持するために必要とされる電圧の2倍であるべきである。(公知のように、電圧発生源および直列の第1および第2の抵抗から成る電圧分割器回路内の第2の抵抗を横切る電圧は、第2の抵抗の抵抗をかけて、第1および第2の抵抗の合計で割られた電源電圧である。)
【0021】
スイッチ406は、分路抵抗402または404が使用または不使用に切り替えられることを可能にする。スイッチ406が閉鎖されている間、分路抵抗402または404は、接地408に接続され、上記で説明されたように入力端子208および210の立上がりおよび立下がり時間が減少される。スイッチ406が開放されている間、分路抵抗402または404は、図4に示されているシステムから効果的に取り出される。
【0022】
パラメトリックテストなどのいくつかのテストが、スイッチ406が開放されている間に最も効果的に行われる。パラメトリックテストは、DUT112の端子のうちの1つまたは複数が、接地または別の端子と短絡されているかどうかを判定するためのテスト、および、端子を通る漏れ電流を判定するためのテストを含む。上記で説明されたように、スイッチ406が閉鎖されると、テストシステムが、高周波機能テストを行う準備ができる。
【0023】
図5は、分離されたダイ(パッケージングされた、またはパッケージングされていない)、マルチチップ電子モジュールなどを限定することなく含む、半導体ウェハまたは他の電子デバイスのダイをテストするために使用されることができる例示的なプローブカードアセンブリを示している。図5に示されているプローブカードアセンブリは、図1のテストシステム100と同様のテストシステム内で使用されてもよい。図5に示されている例示的なプローブカードアセンブリは、プローブヘッド(たとえば、図1のプローブヘッド107)と接触するために片側に端子505を備えるプローブボード502を備える。プローブボード502を通る電気的接続510が、端子505を端子512と接続する。インターポーザ504はプローブボード端子512をプローブ基板506と電気的に接続する。インターポーザ504が、端子512と係合する電気接点514(細長いばね接点であってよい)を備える。インターポーザの電気接点514は、インターポーザ504の一方の側の端子516に取り付けられ、かつインターポーザ504の他方の側の端子515とコネクタ520によって電気的に接続されている。電気接点522(電気接点514と同様であってよい)が、プローブ基板506上の端子524と係合する。端子524が、プローブ基板506を通ってプローブ端子525へ接続526を介して電気的に接続され、かつDUT(図5では図示せず)と接触するためのプローブ530が、プローブ端子525に取り付けられる。このようにして、プローブボード502上の端子505とプローブ基板506上のプローブ530の間の電気的経路が提供される。プローブボード502、インターポーザ504およびプローブ基板506が、いずれかの適切な手段を使用して互いに固定されてもよい。このようなプローブカードアセンブリのより詳細な説明が、その全体において参照により本明細書に組み込まれる米国特許第5,974,662号で提供されている。
【0024】
図6Aおよび6Bは、プローブボード502の、それぞれ上面および底面図を示している。図6Aに示されているように、端子505がプローブボード502の一方の側に配置され、端子512がプローブボード502の反対側に配置されている。同様に、図7Aおよび7Bは、端子516が一方の側にあり、端子515が反対側にある、インターポーザ504の、それぞれ上面および底面図を示している。インターポーザ504上の端子516は、プローブボード502の端子512に対応するように構成されている。図8Aおよび8Bは、端子524が一方の側に配置され、端子525が他方の側に配置されている、プローブ基板506の上面および底面図を同様に示している。プローブ基板506上の端子524は、インターポーザ504上の端子515の位置に対応するように構成されている。プローブ端子525は、1つまたは複数のDUT上の入力、出力、電源および接地端子の位置に対応するように構成され、かつプローブ530が、プローブ端子525に取り付けられている。
【0025】
分路抵抗402および404は、プローブ530にできる限り近接するように図5のプローブカードアセンブリ上に好ましくは配置される。すなわち、分路抵抗402および404が、プローブ基板506上に好ましくは配置される。それにもかかわらず、分路抵抗402および404が、プローブボード502、インターポーザ504またはプローブ基板506のうちのいずれか1つまたは複数の上に配置されてもよい。さらに、分路抵抗402および404が、プローブボード502、インターポーザ504またはプローブ基板506のいずれかの側に配置されてもよい。実際、分路抵抗402または404が、プローブボード502、インターポーザ504またはプローブ基板506の中に(たとえば、接続510に沿ったプローブボード502内、接続520に沿ったインターポーザ504内、または接続526に沿ったプローブ基板506内)配置されてもよい。スイッチ406が、プローブボード502、インターポーザ504またはプローブ基板506上のいずれかの場所に同様に配置されてもよい。分路抵抗402および404は、プローブボード502、インターポーザ504またはプローブ基板506のいずれかの中にまたは上に構成された薄膜抵抗として、または、プローブボード502、インターポーザ504またはプローブ基板506のいずれかに取り付けられたディスクリート抵抗回路要素として実装されてもよい。
【0026】
図9は、本発明の別の例示的な実施形態を示している。図9は、3つのプローブ920、924および926を通って、3つのDUT936、938および940の入力端子30(e)、32(e)および34(e)と接続されたチャネル922を伝送するように構成されたドライバ928を示している。ドライバ928およびドライブチャネル922は、図2のドライバ228およびドライブチャネル222と同様であり、ドライバ928およびドライブチャネル922は、図2のテストシステムと同様のテストシステム内のこのような多くのドライバおよびドライブチャネルのうちの1つであってよい。
【0027】
図9に示されているように、ドライブチャネル922は、3つのプローブ920、924および926を通って、3つのDUT936、938および940の入力端子30(e)、32(e)および34(e)とドライバ928を接続する3つの分岐902、904および906を備える。このようにして、1つのDUTに対してテスタ102(図1参照)で発生されたテストデータが、3つのDUTをテストするために使用されてもよい。もちろん、ドライブチャネルが、3つよりも少ないまたは多い端子に展開されてもよく、かつ端子のいくつかまたはすべてが別法として、同じDUT上にあってもよい。これも明らかであるように、追加の比較チャネルまたは多重化スキームの使用が、多重化DUTによって生成された応答データをテスタへ戻すために使用されてもよい。
【0028】
図9では、アイソレーション抵抗980が、1つの端子(たとえば、30(e))での障害が別の端子(たとえば、32(e))に負の影響を与えることを防止するために、各分岐902、904および906内に配置される。たとえば、アイソレーション抵抗980がないと、端子30(e)が接地と短絡される障害が、端子32(e)および34(e)を分岐902、904および906を通って接地と短絡させることになり、DUT938および940に、DUT936と同じ障害を有するとして誤ってテストさせる。しかし、アイソレーション抵抗980が、端子30(e)での障害を端子32(e)および34(e)から絶縁する。
【0029】
追加の抵抗、アイソレーション抵抗980の存在が、端子30(e)、32(e)および34(e)の立上がり時間および立下がり時間に負の影響を与える。(上記で議論したように、追加の抵抗が、各入力端子30(e)、32(e)および34(e)に対する式τ=R*CでのRの値を増加させ、したがって、各入力端子の立上がりおよび立下がり時間を増加させるかもしれない。)実際、分岐(たとえば、902、904および906)の数が大きいほど、入力端子30(e)、32(e)および34(e)の立上がり時間および立下がり時間に影響を与える可能性が大きくなる。図9に示されているように、接地と接続された分路抵抗990が、各分岐902、904、および906内に配置されている。また上述のように各端子30(e)、32(e)および34(e)の入力抵抗と事実上並列である、接地に接続された分路抵抗990が、アイソレーション抵抗980の影響を低減させ、入力端子30(e)、32(e)および34(e)の立上がり時間および立下がり時間を一般に改善する。
【0030】
明らかになるように、各分岐902、904および906での分路抵抗990が、各分岐902、904および906のアイソレーション抵抗980と電圧分割器回路を形成する。図4を参照して上記で議論したように、各分岐902、904および906の分路抵抗990およびアイソレーション抵抗980は、ドライバ928が高い信号を出力している間、DUT936、938および940の各入力端子30(e)、32(e)および34(e)を、高い状態に維持するために、十分な電圧が各プローブ920、924および926で維持されるようにサイズ調整されるべきである。例示を簡単かつ容易にするために、ドライバ928に対する出力インピーダンスとチャネル922に対するチャネルインピーダンスがいずれも、図9に示されていないが、このようなインピーダンスが存在することに注意されたい。図4に関して上記で議論したように、分路抵抗990および隔離抵抗980は、ドライバ928によってチャネル922を伝送される信号の反射を減少、最小化、または除去するようにサイズ調整される。図4のスイッチ406のような1つまたは複数のスイッチが、分岐902、904および906との有効接続の中および外へ分路抵抗990を切り替えるために、図9に備えられてもよく、このことが、図4に関して上記で議論したようなパラメトリックテストを容易にすることができることにも留意されたい。
【0031】
図10は、分路抵抗およびアイソレーション抵抗の使用の例示的な実施を示している。図10に示されている例示的なテストシステムは、図9に示されている3つのDUT936、938および940をテストするためのテストシステムにおける図9のドライバ928およびドライブチャネル922を示している。
【0032】
図10に示されているように、2つのドライバ928および1030が、2つのドライブチャネル922および1020を伝送する。ドライブチャネル922が、3つの分岐902、904および906を介して、DUT936、938および940のそれぞれの上の3つの入力端子30(e)、32(e)および34(e)に展開される。各分岐902、904および906は、アイソレーション抵抗980と、接地と接続された分路抵抗990とを備える。ドライブチャネル1020が同様に、3つの分岐1002、1004および1006を介して、DUT936、938および940のそれぞれの上の3つの入力端子30(e)、32(e)および34(e)に展開され、各分岐1002、1004および1006もまた、アイソレーション抵抗980および接地と接続された分路抵抗990を備える。比較器1036、1010、1014、1018、1024および1032が、比較チャネル1008、1012、1016、1022、1028および1034を通って、図10に示されているようなDUT936、938および940の出力端子30(c)、30(b)、32(c)、32(b)、34(c)および34(b)と接続される。コントローラ(上記の図2におけるコントローラ226と同様であってよい)が、ドライバ928および1030へのテストデータの入力を制御し、かつ比較器1036、1010、1014、1018、1024および1032から応答データを受信する。コントローラ1026はまた、電源チャネル1038を通って、DUT936、938および940の電源端子30(f)、32(f)および34(f)へ電力を供給し、かつ接地チャネル1040を通ってDUT936、938および940の接地端子30(a)、32(a)および34(a)へ接地する。このようにして、1つのみのDUTをテストするために十分なドライバおよびドライブチャネルが、3つのDUTをテストするために使用される;アイソレーション抵抗が、1つのDUT上での障害が、他のDUTが不良としてテストされることを防止するために設けられ、かつ分路抵抗が、DUTの入力端子の立上がりおよび立下がり時間を増加させるために設けられている。
【0033】
図9および10に示されているアイソレーション抵抗980および分路抵抗990が、図5に示されている例示的なプローブカードアセンブリなどの、プローブカードアセンブリ上に実装されてもよい。図4での分路抵抗402および404と同様に、アイソレーション抵抗980および分路抵抗990が、図5に示されているものと同様なプローブカードアセンブリのプローブボード502、インターポーザ504またはプローブ基板506のうちのいずれか1つまたは複数の上に配置されてもよい。さらに、アイソレーション抵抗980および分路抵抗990が、プローブボード502、インターポーザ504またはプローブ基板506のいずれかの側に配置されてもよい。実際、アイソレーション抵抗980および分路抵抗990が、プローブボード502、インターポーザ504またはプローブ基板506内に(たとえば、接続510に沿ってプローブボード502内、接続520の沿ってインターポーザ504内または接続526に沿ってプローブ基板506内に)配置されてもよい。アイソレーション抵抗980および分路抵抗990が、薄膜抵抗としてまたはディスクリート抵抗要素として実装されてもよい。
【0034】
図11Aから13Bは、アイソレーション抵抗980および分路抵抗990が、図5のプローブ基板506の代替となることができるプローブ基板1102または1302上の薄膜抵抗として実装されている例を示している。図11Aから12Bに示した例では、アイソレーション抵抗980および分路抵抗990が、プローブ基板1102を備える2つの層1108および1110の間1170の薄膜抵抗1280および1290として実装されている。図13Aおよび13Bでは、アイソレーション抵抗980が、プローブ基板1302内の薄膜抵抗1340、1342および1343として実装され、分路抵抗990が、プローブ基板1302の底部表面1306上の薄膜抵抗1362、1364および1366として実装されている。
【0035】
図11Aおよび11Bは、例示的なプローブ基板1102(図5におけるプローブ基板506と類似であり、その代替として使用されてもよい)の、それぞれ上部透視図および底部透視図を示している。見られるように、プローブ基板1102は、図10に示されている例示的なテストシステムを実装するように構成されている。プローブ基板1102の表面1104上の端子111、1112、1113、1114、1115、1116、1117、1118、1120、1122、1124、1126、1128、1129、1130および1131が、インターポーザ504(図5参照)からの接続522と接触するように配置されており、簡単のために、以下で「インターポーザ端子」と称される。
【0036】
この例では、インターポーザ端子1112、1113および1114が、図5のプローブカードアセンブリのインターポーザ504およびプローブボード502を通って、図10の電源チャネル1040へ配線されている)。インターポーザ端子1128、1130および1131が、インターポーザ504およびプローブボード502を通って接地チャネル1038へ同様に配線されている。インターポーザ端子1118、1120、1122、1124、1126および1129が、インターポーザ504およびプローブボード502を通って、比較チャネル1008、1012、1016、1022、1028および1034へ同様に配線され、かつインターポーザ端子1111および1115が、インターポーザ504およびプローブボード502を通って、ドライブチャネル922および1020へ配線される。(インターポーザ端子1116および1117は、この例では使用されない。)
【0037】
プローブ端子(プローブがそれに取り付けられている)が、プローブ基板1102の底部表面1106上に配置されている。プローブ端子は、各列に6つの端子がある3つの列1132、1136および1140に統合される。各列1132、1136および1140は、DUT936、938および940に対応し、かつ各列内の各端子は、DUTの1つの上の1つの端子に対応する。この例(プローブ基板1102が、図10のDUT936、938および940をテストするように構成されている)では、プローブ端子1132(f)、1136(f)および1140(f)に取り付けられたプローブは、DUT936、938および940の電源端子30(f)、32(f)および34(f)に電力を供給するための電源プローブである。プローブ端子1132(a)、1136(a)および1140(a)に取り付けられたプローブは、DUT936、938および940の接地端子30(a)、32(a)および34(a)に接地を供給するための接地プローブである。プローブ端子1132(c)、1132(b)、1136(c)、1136(b)、1140(c)および1140(b)が、DUT936、938および940の出力端子30(c)、30(b)、32(c)、32(b)、33(c)および34(b)と接触するように配置されており、かつプローブ端子1132(e)、1132(d)、1136(e)、1136(d)、1140(e)および1140(d)が、DUT936、938および940の入力端子30(e)、30(d)、32(e)、32(d)、33(e)および34(d)と接触するように配置されている。
【0038】
図11Aおよび11Bに示されているプローブ基板は、多層で作製されてもよい。例示および議論の目的のために、プローブ基板1102が、互いに接着された2つの基板であってよい2つの層1108および1110を有するとして、図11Aおよび11Bに示されている。表面1104上のインターポーザ端子(たとえば、1111)と表面1106上のプローブ端子(たとえば、1140(f))の間の電気経路が、第1の層1108を通るビア(図11Aおよび11Bでは図示せず)、第1の層1108と第2の層1110の間1170に配置されたトレース(図11Aおよび11Bでは図示せず)、および第2の層1110を通るビア(図11Aおよび11Bでは図示せず)によって提供されてもよい。図12は、以上の例を示している。
【0039】
図12は、プローブ基板1102の第1の層1108と第2の層1110の間の接合部1170に対する例示的な構成を示している。図12では、第1の層1108の層を通過し、かつ表面1104上のインターポーザ端子(たとえば、1111)と電気的に接続するビアが、黒丸(すなわち、要素1211、1212、1213、1214、1215、1216、1216、1217、1218、1220、1222、1224、1226、1228、1229、1230および1231)によって表されている。第2の層1110を通過し、かつ表面1106上のプローブ端子(たとえば、1140(f))と電気的に接続するビアが、白丸(すなわち、1232(a)〜(f)、1236(a)〜(f)、および1240(a)〜(f))によって表されている。導電性のトレースが、図12で1250、1252、1254および1256として示されており、かつこのようなトレースが、層1104および1106が図11Aおよび11Bに示されているように互いに接着されている間、層1108を通るビアを層1110を通るビアと接続するために、いずれかの層1108または1110の内部表面上に配置されてもよい。
【0040】
電力、接地、または比較チャネルとの接続を提供するプローブ基板1102の表面1104上のインターポーザ端子(たとえば、1111)が、プローブ基板1002の表面1106上のプローブ端子(たとえば、1140(f))と1対1で接続される。現在の例(その中でプローブ基板1102が、図10に示されたシステム内で使用されるように構成されている)では、インターポーザ端子1112、1113および1114(上記で議論したように図10に示されている電源チャネル1140と接続されている)が、図12に示されている以下のビアペア、1214および1232(f)、1213および1236(f)、ならびに1212および1240(f)を通って、プローブ端子1132(f)、1136(f)および1140(f)に電力供給するために接続されている。(図12に示されているように、トレース1250が前のビアペアのそれぞれを電気的に接続する。)同様に、インターポーザ端子1128、1130および1131(上記で議論したように図10に示されている接地チャネル1138と接続されている)が、図12に示されている以下のビアペア、1228および1240(a)、1230および1236(a)、および1231および1232(a)を通ってプローブ電極1132(a)、1136(a)および1140(a)を接地するために接続されている。(ここでもまた、図12に示されているように、トレース1250が前のビアペアのそれぞれを電気的に接続する。)同様にして、インターポーザ端子1118、1120、1122、1124、1126および1129(図10で比較チャネル1008、1012、1016、1022、1028および1034と接続されている)が、図12に示されている以下のビアペア、1218および1232(c)、1226および1232(b)、1222および1236(c)、1224および1236(c)、1220および1240(b)ならびに1229および1240(c)を通ってプローブ電極1132(b)、1132(c)、1136(b)、1136(c)、1140(b)および1140(c)と接続されている。
【0041】
他方では、ドライブチャネルとの接続を提供するプローブ基板1102上の表面1104上の各インターポーザ端子が、プローブ基板1102の表面1106上の複数のプローブ端子と接続されている。図12に示されている例では、インターポーザ端子1111(上記で説明されているようにドライブチャネル922と接続されている)が、ビア1211を通ってトレース1252と接続され、トレース1252がビア1240(e)、1236(e)および1232(e)と電気的に接続され、これらがさらに、それぞれプローブ端子1140(e)、1136(e)および1132(e)と接続されている。ビア1211、トレース1252、ならびにビア1140(e)、1136(e)および1132(e)がこのようにして、インターポーザ端子1111を3つのプローブ端子1140(e)、1136(e)および1132(e)と接続する。同様に、インターポーザ端子1115(上記で説明されたようにドライブチャネル1020と接続されている)が、ビア1215を通ってトレース1256と接続され、トレース1256がビア1240(d)、1236(d)および1232(d)と電気的に接続され、これらがさらに、それぞれプローブ端子1140(d)、1136(d)および1132(d)と接続されている。ビア1215、トレース1256、ならびにビア1140(d)、1136(d)および1132(d)がしたがって、インターポーザ端子1115を3つのプローブ端子1140(d)、1136(d)および1132(d)と接続する。
【0042】
図12に示されているように、薄膜抵抗1280が、トレース1252とビア1240(e)、1236(e)および1232(e)のそれぞれの間に配置されている。薄膜抵抗1280はまた、トレース1256とビア1240(d)、1236(d)および1232(d)のそれぞれの間に配置されている。薄膜抵抗1280はしたがって、図10のアイソレーション抵抗980を実施する。薄膜抵抗1290もまた、一方では、ビア1240(e)、1236(e)、1232(e)、1240(d)、1236(d)および1232(d)のそれぞれと、接地(たとえば、接地チャネル1040のうちの1つとインターポーザ端子1128を通って接続されたビア1228(図10参照))と接続されたトレース1254の間に配置されている。薄膜抵抗1290はしたがって、図10の分路抵抗990の実施である。
【0043】
上記で述べられているように、図13Aおよび13Bは、プローブ基板1302上にアイソレーション抵抗980および分路抵抗910を実装する別の例示的な方式を示している。図13Aは、図11Aおよび11Bのプローブ基板1102とほぼ同様のプローブ基板1302の一部分の切断透視図を示している。図13Bは、プローブ基板1302の一部分の底面図を示している。
【0044】
プローブ基板1102のように、プローブ基板1302(図5のプローブ基板506を代替してもよい)が、2つの層1308および1310を備え、かつ第1の表面1304上のインターポーザ端子(1302、1304および1306が示されている)と、第2の表面1306上のプローブ(1318、1320、1322、1324、および1326が示されている)へのプローブ端子(1308、1310、1312、1314および1316が示されている)とを有する。図13Aでは、インターポーザ端子1302が、DUT(図13Aおよび13Bには図示せず)との接地接続を提供するように構成されており、ビア1330および1332を通って図13Aに示されているプローブ端子1308および接地プローブ1318と接続されている。インターポーザ端子1306が、比較チャネルと接続し、したがってDUT(図13Aおよび13Bには図示せず)によって作成された出力データを、比較チャネルの端部の比較器へ搬送するように構成されている。図13Aに示されているように、インターポーザ端子1306が、層1308を通るビア1336、第2の層1310の表面1370上に配置されたトレース1350、および第2の層1310を通るビア1352によって、プローブ端子1316(出力プローブ1326がそれに取り付けられている)と接続されている。
【0045】
インターポーザ端子1304が、ドライブチャネルと接続し、したがってテストデータをDUT(図13Aおよび13Bでは図示せず)へ供給するように構成されている。図10に示されているテスト構成を実施するために、インターポーザ端子1304が、3つのDUT(図13Aおよび13Bでは図示せず)の入力端子と接触するように構成された3つの入力プローブ1320、1322および1324がそれに取り付けられている、3つのプローブ端子(1310、1312および1314)と接続されている。図13Aに示されているように、ビア1334は、インターポーザ端子1304を、プローブ基板1302の第2の層1310の表面1370上のトレース1338と接続する。表面1370上の薄膜抵抗1340、1342、および1343が、トレース1338を3つのビア1344、1346および1348と接続し、これらがさらに、プローブ端子1310、1312および1314と接続される。薄膜抵抗1340、1342、および1343が、このようにして、図9および10に示されているアイソレーション抵抗980を実施する。図13Bに示されているように、プローブ基板1302の第2の表面1310上で、薄膜抵抗1362、1364、および1366が、プローブ端子1310、1312および1324のそれぞれを、接地端子1308からのトレース1360と電気的に接続する。薄膜抵抗1362、1364、および1366が、このようにして、図9および10に示されている分路抵抗990を実施する。
【0046】
本発明の例示的な実施形態および適用例が本明細書で説明されたが、本発明がこれらの例示的な実施形態および適用例に、または、例示的な実施形態および適用例が動作する、または本明細書で説明される方式に限定されるという意図はない。実際に、例示的な実施形態に対する様々な変更および修正が可能である。たとえば、上記で議論された実施形態は、図5に示されているプローブカードアセンブリ以外の装置上で実施されてもよい。たとえば、上記で議論された実施形態は、個片にされたダイをテストするためにロードボード上で実施されてもよい。別の例として、実施形態が、図5に示されている例示的なプローブカードアセンブリよりも多いまたは少ない要素を含むプローブカードアセンブリなどの、異なるタイプのプローブカードアセンブリ上で実施されてもよい(たとえば、インターポーザのない、またはインターポーザおよびプローブ基板のないプローブカードアセンブリ(この場合プローブ530が、プローブボード502に直接取り付けられることになる))。
【技術分野】
【0001】
本発明は一般に、データが1つまたは複数の通信チャネルを伝送される任意のシステムに関する。
【背景技術】
【0002】
このようなシステムの一例は、半導体デバイスなどの電子デバイスをテストするためのテストシステムである。図1は、電子デバイスをテストするためのテストシステム100の単純化されたブロック図を示す。図1のテストシステム100は、個片にされていない半導体ウェハのダイ、(パッケージングされた、またはパッケージングされていない)個片にされたダイ、またはマルチチップモジュールをテストしてもよい。このようなシステム100は、プリント回路基板などの他のタイプの電子デバイスを、同様にテストするように構成されてもよい。図示されているように、システム100は、テスタ102とテスト下の電子デバイス(「DUT」)112の間でテスト信号を通信するために、テスタ102、通信接続104(たとえば、同軸ケーブル、光ファイバリンク、無線通信リンクなど)、プローブヘッド107、およびプローブカード108を備える。また、テストシステム100は、DUT112を支持および移動するための可動なチャック114を備えるハウジング106を備える。プローブカードのプローブ110は、DUT112と接触し、それによってDUTとの電気的接続を形成する。
【0003】
テスタ102がテストデータを生成し、テストデータが、通信接続104、プローブヘッド107、およびプローブカード108を通り、DUT112の入力端子(図1で図示せず)への導電性経路を備える通信チャネルを通って伝送される。DUT112によって生成された応答データが、DUTの出力端子を通って出力され、比較チャネル(これもプローブカード108、プローブヘッド108および通信接続104を通る導電性経路を備える)を通ってテスタ102へ伝送される。通常、テスタ102が次に、DUT112の良否を判定するために、DUT112によって生成された応答データを、予想される応答データと比較する。(このような試験が、DUTの動作を評価するために追加でまたは別法として使用されてもよい。)
【0004】
図2は、2つの入力端子208および210、2つの出力端子204および206、1つの電源端子212、および1つの接地端子202を備える例示的なDUT112を示している。(典型的なDUTは、もっと多くの端子を有してもよいが、例示および議論を容易にするために6つの端子が図2に示されている。)図2に示されているように、電力が、テスタ102から電源チャネル224を通って電源端子212へ供給される。電源チャネル224は、通信接続104、プローブヘッド107、およびプローブカード108を通る導電性経路を備える。プローブカード108は、電源端子212と接触するプローブ110fを備える。接地接続が、テスタ102から接地チャネル214を通って同様に提供される。接地チャネル214は、プローブ110aを終端とする。テスタ102内のドライバ228および230が、プローブ110dおよび110eをそれぞれ終端とするドライブチャネル222および224を通って、入力端子208および210へテストデータを伝送させる。DUT112によって生成される応答データ、および出力端子204および206を介しての出力が、テスタ102内の比較器232および234によって受信される。(比較器232および234が、応答データを予想される応答データと比較してもよい。)制御モジュール226が、テスタ102の全体的な動作を制御し、電源および接地を提供し、テストデータを生成し、実際の応答データを予想される応答データと比較した結果を取得し、および/または特にタイミング信号を生成する。
【0005】
図3は、チャネル222および220を伝送させるドライバ228および230のみを示す、テスタ102の部分図を示している。図3では、抵抗308が、ドライバ(228または230)の出力インピーダンスを表し、かつ抵抗310が、通信チャネル(220または222)の特性インピーダンスを表す。図3では、DUT112が、相補型金属酸化膜半導体(CMOS)デバイスであると仮定されている。公知のように、CMOSデバイス(たとえば、112)の入力端子(たとえば、208または210)は、主に容量性である。入力端子208および210に対する単純化された等価な回路が、コンデンサ304(入力端子208および210の主に容量性の性質を表す)と直列である抵抗302(入力端子(たとえば208または210)の入力抵抗を表す)として図3に示されている。(306は接地を表す。)
【0006】
公知のように、入力端子208または210での低信号から高信号への変化は、十分な電荷がコンデンサ304上に蓄積されるまで、DUT112内で登録されない。同様に、入力端子208または210での高信号から低信号への変化は、コンデンサ304上の電荷が分散するまで、DUT内で登録されない。コンデンサ304を充電するために必要とされる時間はしばしば、立上がり時間と称され、コンデンサ304を放電するために必要とされる時間は立下がり時間と称される。
【0007】
公知のように、直列の抵抗およびコンデンサの立上がり時間は、抵抗と容量の積に比例する。立上がり時間の時間定数(τ)は以下のようである:τ=R*C(ここで、τは、立上がり時間または立下がり時間の時間定数であり、Rは、抵抗であり、Cは、コンデンサの容量であり、*は、積を表す)。コンデンサ304を横切る電圧は以下の通りである:vc(t)=C*vd*(1−e−t/τ)。
ここで、
vc(t)は、時間tでのコンデンサ304を横切る電圧、
vdは、ドライバ228または230の出力電圧、
tは、vdの立上がり縁部からの時間(低電圧レベルから高電圧レベルまでの)、
τは、時間定数であり、τ=R*C、
Rは、各ドライバ228および230と、各入力端子208および210の容量304の間の全体抵抗(したがって、Rは、ドライバの出力インピーダンス308、ドライバチャネルの特性インピーダンス310、およびDUT112の入力端子の入力インピーダンス302の和)、および
Cは、コンデンサ304の容量である。
【0008】
直列の抵抗およびコンデンサの立下がり時間もまた、抵抗と容量の積に比例し、かつ同じ時間定数(τ)が適用可能である。コンデンサ304を横切る電圧は以下のようである:vc(t)=C*v0*e−t/τ、ここでv0は、コンデンサ上の初期電荷であり、その他のパラメータは上記で定義されたものと同様である。
【0009】
明らかになるように、入力端子208および210の立上がり時間および立下がり時間は、DUT112への入力信号が切り替えられる周波数を制限する。これも明らかになるように、テストシステム100は、DUT112の入力端子208および210の立上がり時間および立下がり時間を追加してもよい。このことは、各ドライバ228および230ならびにドライブチャネル220および222に対して、ドライバ228および230の出力インピーダンス308、ならびにチャネル220および222の特性インピーダンス310が、DUT112の入力端子208および210の入力抵抗302を効果的に増加させるためである。
【0010】
DUT112が切り替えられる周波数に対する別の考えられる制限は、チャネル220および222上での信号反射から生じる。ドライバ228または230によってチャネル222または220を通って伝送されるテスト信号が、入力端子210または208から(少なくとも部分的に)反射され、ドライバ228または230へ向かってチャネル222または220を戻される。ドライバ出力インピーダンス308が、チャネル(222または220)の特性インピーダンス310と一致する場合、反射信号は、ドライバ出力インピーダンス308によって吸収され、DUT112へ向かってチャネル(222または220)を戻るようにさらに反射されない。ドライバ(または信号発生源)の出力インピーダンスがチャネルの特性インピーダンスと一致するこのような構成は、しばしば、「ソースターミネーション」と称される。図3に示されているシステムがソースターミネートされている場合でさえも、チャネル222および220を戻る反射が、入力端子210および208が切り替えられる振動数を制限する振動、ノイズまたは符号間干渉を生じさせることがある。
【発明の開示】
【発明が解決しようとする課題】
【0011】
いくつかのテスト適用例では、DUTがテストされることができる周波数を増加させることが有利であろう。
【課題を解決するための手段】
【0012】
本発明の一実施形態では、テストシステムは、プローブ内を終端とする通信チャネルを備える。プローブは、テストされる電子デバイスの入力端子と接触し、かつテストデータが、テストされる電子デバイス内へ通信チャネルを伝送される。抵抗が、プローブの近くの通信チャネルと接地点の間に接続される。このようにして入力端子の入力抵抗および容量と並列である抵抗が、端子の入力抵抗を減少させ、それによって入力端子の立上がりおよび立下がり時間を減少させる。抵抗はまた、通信チャネルを戻る信号の反射を減少、最小化、または除去するようにサイズ調整されてもよい。
【0013】
本発明の第2の実施形態では、テストシステムが、それぞれがプローブ内を終端とする複数の経路に分岐する通信チャネルを備える。プローブは、テストされる電子デバイス上の入力端子と接触する。アイソレーション抵抗が、一つの入力端子での障害が、他の入力端子へ伝搬することを防止するために、分岐内に備えられている。分路抵抗が各分岐内に設けられている。分路抵抗は、プローブから接地へ電気的に接続され、再び、端子の入力抵抗を減少させ、それによって入力端子の立上がりおよび立下がり時間を減少させる。分路抵抗はまた、通信チャネルを戻る信号の反射を減少、最小化または除去するようにサイズ調整されてもよい。
【図面の簡単な説明】
【0014】
【図1】例示的な従来技術のテストシステムを示す図である。
【図2】図1のテストシステムの要素のいくつかの単純化されたブロック図である。
【図3】図2に示されているテストシステムの部分図である。
【図4】テストシステムが動作され得る周波数を増加させるために、分路抵抗がテストシステム内に備えられている本発明の第1の例示的な実施形態を示す図である。
【図5】例示的なプローブカードアセンブリを示す図である。
【図6A】図5でのプローブボードの上面図である。
【図6B】図5でのプローブボードの底面図である。
【図7A】図5でのインターポーザの上面図である。
【図7B】図5でのインターポーザの底面図である。
【図8A】図5でのプローブ基板の上面図である。
【図8B】図5でのプローブ基板の底面図である。
【図9】テストシステムが動作され得る周波数を増加させるために、分路抵抗がテストシステム内に備えられている本発明の第2の例示的な実施形態を示す図である。
【図10】2つ以上のテスト下のデバイスへテストデータを展開するテストシステム内での分路抵抗の使用を示す図である。
【図11A】図10のテストシステム内で使用するためのプローブカードアセンブリのために構成されたプローブ基板の上面透視図である。
【図11B】図11Aプローブ基板の底面透視図である。
【図12】図11Aのプローブ基板を構成する2つの層の間の接合部を示す図である。
【図13A】プローブ基板の一部分の上部断面透視図である。
【図13B】図13Aのプローブ基板の一部分の底面図である。
【発明を実施するための形態】
【0015】
本明細書は、本発明の例示的な実施形態および適用例を説明しているが、本発明は、これらの例示的な実施形態および適用例に、または例示的な実施形態および適用例が動作するまたは本明細書で説明される方式に限定されない。
【0016】
図4は、DUT112の入力端子208および210の立上がりおよび立下がり時間を減少させるための分路抵抗402および404が備えられている本発明の第1の実施形態を示している。図4は、図3に示されているのと同じ図2のテストシステムの部分図を示している。すなわち、2つのドライバ228および230が、通信接続104、プローブヘッド107、およびプローブカードアセンブリ108(プローブ110dおよび110eを含む)を通る導電性経路を備える、2つのチャネル220および222を伝送させる。プローブ110dおよび110eが、DUT112の入力端子210および208と接触し、それによって電気的接続を作製する。
【0017】
図4に示されているように、分路抵抗402および404が、各ドライブチャネル220および222のプローブ端部に、またはその近くに配置されている。両方の分路抵抗402および404が、接地408と接続されている。(図4では、分路抵抗402および404が、以下で議論されるスイッチ406を通って接地408とオプションで接続されている。)各チャネル内での分路抵抗402および404の存在が、入力端子208および210の立上がり時間および立下がり時間の両方を改善する。
【0018】
明らかになるように、スイッチ406が閉鎖されている間、各分路抵抗402および404は、各端子208および210の入力抵抗302と一般に並列である。公知のように、並列である2つの抵抗の全抵抗は、それぞれの抵抗のそれ自体の抵抗よりも小さい。(並列抵抗を合計するための公知の式は、RT=(R1*R2)/(R1+R2)である、ここで、RTは、並列抵抗R1およびR2の全抵抗であり、*は積を表す。)このようにして、分路抵抗402および404が、ドライバ228および230ならびに入力端子210および208の間の全抵抗を減少させ、このことがさらに、時間定数τ=R*C、および各入力端子208および210の立上がりおよび立下がり時間を減少させる。入力端子208および210の入力抵抗302の有効抵抗を減少させることによって、分路抵抗402および404が、ドライバ出力インピーダンス308およびドライバチャネルインピーダンス310の効果を効果的に減少させる、または除去する。これらの両方は、端子入力抵抗302と直列であり、したがって、入力端子の立上がりおよび立下がり時間を追加する。したがって、DUT112の入力端子208および210の立上がりおよび立下がり時間を減少させるように分路抵抗402および404を適切にサイズ調整することによって、DUT112がテストされることができる周波数が、増加されることができる。
【0019】
信号反射を減少、最小化、または除去するように分路抵抗402および404をサイズ調整することによって、図4に示されているシステムなどのシステムの動作周波数をさらに改善することが可能であるかもしれない。チャネル222または220の端部でのインピーダンスをチャネルインピーダンス310と一致させるまたは厳密に一致させることによって、チャネル222または220のDUT端部での反射が、減少、最小化、または除去されてもよい。(ドライバ出力インピーダンス308およびチャネルインピーダンス310が一致される(すなわち、等しいまたはほぼ等しい値である)ことが仮定される。)このことは、チャネルインピーダンス310に等しいまたはほぼ等しい、チャネル222または220の端部でのDUT端子入力抵抗302を全抵抗に提供するように、分路抵抗402または404をサイズ調整することによって達成される。分路抵抗402または404が、DUT端子入力抵抗302と並列であり、かつ公知のように、並列な抵抗の全抵抗は、並列抵抗の積を並列抵抗の和で割ったものであることに注意されたい。したがって、反射を除去するために、分路抵抗402または404が、分路抵抗402または404とDUT端子入力抵抗302の全抵抗がチャネルインピーダンス310と等しくなるように、サイズ調整されるべきである。分路抵抗402または404と並列なDUT端子入力抵抗302の全抵抗を、チャネルインピーダンス310とほぼ等しく、または少なくとも等しいことに近くすることによって、反射が、減少または最小化されることができる。CMOSデバイスなどの多くのデバイスに対して、デバイスの入力インピーダンス302は、無視されることができる伝送線インピーダンス310よりも十分大きく、したがって、分路抵抗402および404が、十分に一致するように伝送線インピーダンス310と等しくされることができる。
【0020】
各チャネル222および220に対して、分路抵抗402または404が、チャネルインピーダンス310と電圧分割器を形成することが明らかであろう。DUT入力端子210または208が、高い状態へ切り替えられ、かつコンデンサ304が完全に充電された後、かなりの電流が、DUT入力端子210または208内へ流れることを止めるが、分路抵抗402または404を通って流れる。ドライバ228または230による電圧出力は、分路抵抗402または404を横切る電圧が、DUT入力端子210または208を高い状態に保持するのに十分であるようであるべきである。したがって、たとえば、分路抵抗402または404がチャネルインピーダンス310と同じサイズである場合、ドライバ228または230(ドライバがその出力インピーダンス308を備え、かつドライバ出力電圧がチャネル222または220上へ伝送される電圧であるところの)の出力電圧が、DUT入力端子210または208を高い状態に保持するために必要とされる電圧の2倍であるべきである。(公知のように、電圧発生源および直列の第1および第2の抵抗から成る電圧分割器回路内の第2の抵抗を横切る電圧は、第2の抵抗の抵抗をかけて、第1および第2の抵抗の合計で割られた電源電圧である。)
【0021】
スイッチ406は、分路抵抗402または404が使用または不使用に切り替えられることを可能にする。スイッチ406が閉鎖されている間、分路抵抗402または404は、接地408に接続され、上記で説明されたように入力端子208および210の立上がりおよび立下がり時間が減少される。スイッチ406が開放されている間、分路抵抗402または404は、図4に示されているシステムから効果的に取り出される。
【0022】
パラメトリックテストなどのいくつかのテストが、スイッチ406が開放されている間に最も効果的に行われる。パラメトリックテストは、DUT112の端子のうちの1つまたは複数が、接地または別の端子と短絡されているかどうかを判定するためのテスト、および、端子を通る漏れ電流を判定するためのテストを含む。上記で説明されたように、スイッチ406が閉鎖されると、テストシステムが、高周波機能テストを行う準備ができる。
【0023】
図5は、分離されたダイ(パッケージングされた、またはパッケージングされていない)、マルチチップ電子モジュールなどを限定することなく含む、半導体ウェハまたは他の電子デバイスのダイをテストするために使用されることができる例示的なプローブカードアセンブリを示している。図5に示されているプローブカードアセンブリは、図1のテストシステム100と同様のテストシステム内で使用されてもよい。図5に示されている例示的なプローブカードアセンブリは、プローブヘッド(たとえば、図1のプローブヘッド107)と接触するために片側に端子505を備えるプローブボード502を備える。プローブボード502を通る電気的接続510が、端子505を端子512と接続する。インターポーザ504はプローブボード端子512をプローブ基板506と電気的に接続する。インターポーザ504が、端子512と係合する電気接点514(細長いばね接点であってよい)を備える。インターポーザの電気接点514は、インターポーザ504の一方の側の端子516に取り付けられ、かつインターポーザ504の他方の側の端子515とコネクタ520によって電気的に接続されている。電気接点522(電気接点514と同様であってよい)が、プローブ基板506上の端子524と係合する。端子524が、プローブ基板506を通ってプローブ端子525へ接続526を介して電気的に接続され、かつDUT(図5では図示せず)と接触するためのプローブ530が、プローブ端子525に取り付けられる。このようにして、プローブボード502上の端子505とプローブ基板506上のプローブ530の間の電気的経路が提供される。プローブボード502、インターポーザ504およびプローブ基板506が、いずれかの適切な手段を使用して互いに固定されてもよい。このようなプローブカードアセンブリのより詳細な説明が、その全体において参照により本明細書に組み込まれる米国特許第5,974,662号で提供されている。
【0024】
図6Aおよび6Bは、プローブボード502の、それぞれ上面および底面図を示している。図6Aに示されているように、端子505がプローブボード502の一方の側に配置され、端子512がプローブボード502の反対側に配置されている。同様に、図7Aおよび7Bは、端子516が一方の側にあり、端子515が反対側にある、インターポーザ504の、それぞれ上面および底面図を示している。インターポーザ504上の端子516は、プローブボード502の端子512に対応するように構成されている。図8Aおよび8Bは、端子524が一方の側に配置され、端子525が他方の側に配置されている、プローブ基板506の上面および底面図を同様に示している。プローブ基板506上の端子524は、インターポーザ504上の端子515の位置に対応するように構成されている。プローブ端子525は、1つまたは複数のDUT上の入力、出力、電源および接地端子の位置に対応するように構成され、かつプローブ530が、プローブ端子525に取り付けられている。
【0025】
分路抵抗402および404は、プローブ530にできる限り近接するように図5のプローブカードアセンブリ上に好ましくは配置される。すなわち、分路抵抗402および404が、プローブ基板506上に好ましくは配置される。それにもかかわらず、分路抵抗402および404が、プローブボード502、インターポーザ504またはプローブ基板506のうちのいずれか1つまたは複数の上に配置されてもよい。さらに、分路抵抗402および404が、プローブボード502、インターポーザ504またはプローブ基板506のいずれかの側に配置されてもよい。実際、分路抵抗402または404が、プローブボード502、インターポーザ504またはプローブ基板506の中に(たとえば、接続510に沿ったプローブボード502内、接続520に沿ったインターポーザ504内、または接続526に沿ったプローブ基板506内)配置されてもよい。スイッチ406が、プローブボード502、インターポーザ504またはプローブ基板506上のいずれかの場所に同様に配置されてもよい。分路抵抗402および404は、プローブボード502、インターポーザ504またはプローブ基板506のいずれかの中にまたは上に構成された薄膜抵抗として、または、プローブボード502、インターポーザ504またはプローブ基板506のいずれかに取り付けられたディスクリート抵抗回路要素として実装されてもよい。
【0026】
図9は、本発明の別の例示的な実施形態を示している。図9は、3つのプローブ920、924および926を通って、3つのDUT936、938および940の入力端子30(e)、32(e)および34(e)と接続されたチャネル922を伝送するように構成されたドライバ928を示している。ドライバ928およびドライブチャネル922は、図2のドライバ228およびドライブチャネル222と同様であり、ドライバ928およびドライブチャネル922は、図2のテストシステムと同様のテストシステム内のこのような多くのドライバおよびドライブチャネルのうちの1つであってよい。
【0027】
図9に示されているように、ドライブチャネル922は、3つのプローブ920、924および926を通って、3つのDUT936、938および940の入力端子30(e)、32(e)および34(e)とドライバ928を接続する3つの分岐902、904および906を備える。このようにして、1つのDUTに対してテスタ102(図1参照)で発生されたテストデータが、3つのDUTをテストするために使用されてもよい。もちろん、ドライブチャネルが、3つよりも少ないまたは多い端子に展開されてもよく、かつ端子のいくつかまたはすべてが別法として、同じDUT上にあってもよい。これも明らかであるように、追加の比較チャネルまたは多重化スキームの使用が、多重化DUTによって生成された応答データをテスタへ戻すために使用されてもよい。
【0028】
図9では、アイソレーション抵抗980が、1つの端子(たとえば、30(e))での障害が別の端子(たとえば、32(e))に負の影響を与えることを防止するために、各分岐902、904および906内に配置される。たとえば、アイソレーション抵抗980がないと、端子30(e)が接地と短絡される障害が、端子32(e)および34(e)を分岐902、904および906を通って接地と短絡させることになり、DUT938および940に、DUT936と同じ障害を有するとして誤ってテストさせる。しかし、アイソレーション抵抗980が、端子30(e)での障害を端子32(e)および34(e)から絶縁する。
【0029】
追加の抵抗、アイソレーション抵抗980の存在が、端子30(e)、32(e)および34(e)の立上がり時間および立下がり時間に負の影響を与える。(上記で議論したように、追加の抵抗が、各入力端子30(e)、32(e)および34(e)に対する式τ=R*CでのRの値を増加させ、したがって、各入力端子の立上がりおよび立下がり時間を増加させるかもしれない。)実際、分岐(たとえば、902、904および906)の数が大きいほど、入力端子30(e)、32(e)および34(e)の立上がり時間および立下がり時間に影響を与える可能性が大きくなる。図9に示されているように、接地と接続された分路抵抗990が、各分岐902、904、および906内に配置されている。また上述のように各端子30(e)、32(e)および34(e)の入力抵抗と事実上並列である、接地に接続された分路抵抗990が、アイソレーション抵抗980の影響を低減させ、入力端子30(e)、32(e)および34(e)の立上がり時間および立下がり時間を一般に改善する。
【0030】
明らかになるように、各分岐902、904および906での分路抵抗990が、各分岐902、904および906のアイソレーション抵抗980と電圧分割器回路を形成する。図4を参照して上記で議論したように、各分岐902、904および906の分路抵抗990およびアイソレーション抵抗980は、ドライバ928が高い信号を出力している間、DUT936、938および940の各入力端子30(e)、32(e)および34(e)を、高い状態に維持するために、十分な電圧が各プローブ920、924および926で維持されるようにサイズ調整されるべきである。例示を簡単かつ容易にするために、ドライバ928に対する出力インピーダンスとチャネル922に対するチャネルインピーダンスがいずれも、図9に示されていないが、このようなインピーダンスが存在することに注意されたい。図4に関して上記で議論したように、分路抵抗990および隔離抵抗980は、ドライバ928によってチャネル922を伝送される信号の反射を減少、最小化、または除去するようにサイズ調整される。図4のスイッチ406のような1つまたは複数のスイッチが、分岐902、904および906との有効接続の中および外へ分路抵抗990を切り替えるために、図9に備えられてもよく、このことが、図4に関して上記で議論したようなパラメトリックテストを容易にすることができることにも留意されたい。
【0031】
図10は、分路抵抗およびアイソレーション抵抗の使用の例示的な実施を示している。図10に示されている例示的なテストシステムは、図9に示されている3つのDUT936、938および940をテストするためのテストシステムにおける図9のドライバ928およびドライブチャネル922を示している。
【0032】
図10に示されているように、2つのドライバ928および1030が、2つのドライブチャネル922および1020を伝送する。ドライブチャネル922が、3つの分岐902、904および906を介して、DUT936、938および940のそれぞれの上の3つの入力端子30(e)、32(e)および34(e)に展開される。各分岐902、904および906は、アイソレーション抵抗980と、接地と接続された分路抵抗990とを備える。ドライブチャネル1020が同様に、3つの分岐1002、1004および1006を介して、DUT936、938および940のそれぞれの上の3つの入力端子30(e)、32(e)および34(e)に展開され、各分岐1002、1004および1006もまた、アイソレーション抵抗980および接地と接続された分路抵抗990を備える。比較器1036、1010、1014、1018、1024および1032が、比較チャネル1008、1012、1016、1022、1028および1034を通って、図10に示されているようなDUT936、938および940の出力端子30(c)、30(b)、32(c)、32(b)、34(c)および34(b)と接続される。コントローラ(上記の図2におけるコントローラ226と同様であってよい)が、ドライバ928および1030へのテストデータの入力を制御し、かつ比較器1036、1010、1014、1018、1024および1032から応答データを受信する。コントローラ1026はまた、電源チャネル1038を通って、DUT936、938および940の電源端子30(f)、32(f)および34(f)へ電力を供給し、かつ接地チャネル1040を通ってDUT936、938および940の接地端子30(a)、32(a)および34(a)へ接地する。このようにして、1つのみのDUTをテストするために十分なドライバおよびドライブチャネルが、3つのDUTをテストするために使用される;アイソレーション抵抗が、1つのDUT上での障害が、他のDUTが不良としてテストされることを防止するために設けられ、かつ分路抵抗が、DUTの入力端子の立上がりおよび立下がり時間を増加させるために設けられている。
【0033】
図9および10に示されているアイソレーション抵抗980および分路抵抗990が、図5に示されている例示的なプローブカードアセンブリなどの、プローブカードアセンブリ上に実装されてもよい。図4での分路抵抗402および404と同様に、アイソレーション抵抗980および分路抵抗990が、図5に示されているものと同様なプローブカードアセンブリのプローブボード502、インターポーザ504またはプローブ基板506のうちのいずれか1つまたは複数の上に配置されてもよい。さらに、アイソレーション抵抗980および分路抵抗990が、プローブボード502、インターポーザ504またはプローブ基板506のいずれかの側に配置されてもよい。実際、アイソレーション抵抗980および分路抵抗990が、プローブボード502、インターポーザ504またはプローブ基板506内に(たとえば、接続510に沿ってプローブボード502内、接続520の沿ってインターポーザ504内または接続526に沿ってプローブ基板506内に)配置されてもよい。アイソレーション抵抗980および分路抵抗990が、薄膜抵抗としてまたはディスクリート抵抗要素として実装されてもよい。
【0034】
図11Aから13Bは、アイソレーション抵抗980および分路抵抗990が、図5のプローブ基板506の代替となることができるプローブ基板1102または1302上の薄膜抵抗として実装されている例を示している。図11Aから12Bに示した例では、アイソレーション抵抗980および分路抵抗990が、プローブ基板1102を備える2つの層1108および1110の間1170の薄膜抵抗1280および1290として実装されている。図13Aおよび13Bでは、アイソレーション抵抗980が、プローブ基板1302内の薄膜抵抗1340、1342および1343として実装され、分路抵抗990が、プローブ基板1302の底部表面1306上の薄膜抵抗1362、1364および1366として実装されている。
【0035】
図11Aおよび11Bは、例示的なプローブ基板1102(図5におけるプローブ基板506と類似であり、その代替として使用されてもよい)の、それぞれ上部透視図および底部透視図を示している。見られるように、プローブ基板1102は、図10に示されている例示的なテストシステムを実装するように構成されている。プローブ基板1102の表面1104上の端子111、1112、1113、1114、1115、1116、1117、1118、1120、1122、1124、1126、1128、1129、1130および1131が、インターポーザ504(図5参照)からの接続522と接触するように配置されており、簡単のために、以下で「インターポーザ端子」と称される。
【0036】
この例では、インターポーザ端子1112、1113および1114が、図5のプローブカードアセンブリのインターポーザ504およびプローブボード502を通って、図10の電源チャネル1040へ配線されている)。インターポーザ端子1128、1130および1131が、インターポーザ504およびプローブボード502を通って接地チャネル1038へ同様に配線されている。インターポーザ端子1118、1120、1122、1124、1126および1129が、インターポーザ504およびプローブボード502を通って、比較チャネル1008、1012、1016、1022、1028および1034へ同様に配線され、かつインターポーザ端子1111および1115が、インターポーザ504およびプローブボード502を通って、ドライブチャネル922および1020へ配線される。(インターポーザ端子1116および1117は、この例では使用されない。)
【0037】
プローブ端子(プローブがそれに取り付けられている)が、プローブ基板1102の底部表面1106上に配置されている。プローブ端子は、各列に6つの端子がある3つの列1132、1136および1140に統合される。各列1132、1136および1140は、DUT936、938および940に対応し、かつ各列内の各端子は、DUTの1つの上の1つの端子に対応する。この例(プローブ基板1102が、図10のDUT936、938および940をテストするように構成されている)では、プローブ端子1132(f)、1136(f)および1140(f)に取り付けられたプローブは、DUT936、938および940の電源端子30(f)、32(f)および34(f)に電力を供給するための電源プローブである。プローブ端子1132(a)、1136(a)および1140(a)に取り付けられたプローブは、DUT936、938および940の接地端子30(a)、32(a)および34(a)に接地を供給するための接地プローブである。プローブ端子1132(c)、1132(b)、1136(c)、1136(b)、1140(c)および1140(b)が、DUT936、938および940の出力端子30(c)、30(b)、32(c)、32(b)、33(c)および34(b)と接触するように配置されており、かつプローブ端子1132(e)、1132(d)、1136(e)、1136(d)、1140(e)および1140(d)が、DUT936、938および940の入力端子30(e)、30(d)、32(e)、32(d)、33(e)および34(d)と接触するように配置されている。
【0038】
図11Aおよび11Bに示されているプローブ基板は、多層で作製されてもよい。例示および議論の目的のために、プローブ基板1102が、互いに接着された2つの基板であってよい2つの層1108および1110を有するとして、図11Aおよび11Bに示されている。表面1104上のインターポーザ端子(たとえば、1111)と表面1106上のプローブ端子(たとえば、1140(f))の間の電気経路が、第1の層1108を通るビア(図11Aおよび11Bでは図示せず)、第1の層1108と第2の層1110の間1170に配置されたトレース(図11Aおよび11Bでは図示せず)、および第2の層1110を通るビア(図11Aおよび11Bでは図示せず)によって提供されてもよい。図12は、以上の例を示している。
【0039】
図12は、プローブ基板1102の第1の層1108と第2の層1110の間の接合部1170に対する例示的な構成を示している。図12では、第1の層1108の層を通過し、かつ表面1104上のインターポーザ端子(たとえば、1111)と電気的に接続するビアが、黒丸(すなわち、要素1211、1212、1213、1214、1215、1216、1216、1217、1218、1220、1222、1224、1226、1228、1229、1230および1231)によって表されている。第2の層1110を通過し、かつ表面1106上のプローブ端子(たとえば、1140(f))と電気的に接続するビアが、白丸(すなわち、1232(a)〜(f)、1236(a)〜(f)、および1240(a)〜(f))によって表されている。導電性のトレースが、図12で1250、1252、1254および1256として示されており、かつこのようなトレースが、層1104および1106が図11Aおよび11Bに示されているように互いに接着されている間、層1108を通るビアを層1110を通るビアと接続するために、いずれかの層1108または1110の内部表面上に配置されてもよい。
【0040】
電力、接地、または比較チャネルとの接続を提供するプローブ基板1102の表面1104上のインターポーザ端子(たとえば、1111)が、プローブ基板1002の表面1106上のプローブ端子(たとえば、1140(f))と1対1で接続される。現在の例(その中でプローブ基板1102が、図10に示されたシステム内で使用されるように構成されている)では、インターポーザ端子1112、1113および1114(上記で議論したように図10に示されている電源チャネル1140と接続されている)が、図12に示されている以下のビアペア、1214および1232(f)、1213および1236(f)、ならびに1212および1240(f)を通って、プローブ端子1132(f)、1136(f)および1140(f)に電力供給するために接続されている。(図12に示されているように、トレース1250が前のビアペアのそれぞれを電気的に接続する。)同様に、インターポーザ端子1128、1130および1131(上記で議論したように図10に示されている接地チャネル1138と接続されている)が、図12に示されている以下のビアペア、1228および1240(a)、1230および1236(a)、および1231および1232(a)を通ってプローブ電極1132(a)、1136(a)および1140(a)を接地するために接続されている。(ここでもまた、図12に示されているように、トレース1250が前のビアペアのそれぞれを電気的に接続する。)同様にして、インターポーザ端子1118、1120、1122、1124、1126および1129(図10で比較チャネル1008、1012、1016、1022、1028および1034と接続されている)が、図12に示されている以下のビアペア、1218および1232(c)、1226および1232(b)、1222および1236(c)、1224および1236(c)、1220および1240(b)ならびに1229および1240(c)を通ってプローブ電極1132(b)、1132(c)、1136(b)、1136(c)、1140(b)および1140(c)と接続されている。
【0041】
他方では、ドライブチャネルとの接続を提供するプローブ基板1102上の表面1104上の各インターポーザ端子が、プローブ基板1102の表面1106上の複数のプローブ端子と接続されている。図12に示されている例では、インターポーザ端子1111(上記で説明されているようにドライブチャネル922と接続されている)が、ビア1211を通ってトレース1252と接続され、トレース1252がビア1240(e)、1236(e)および1232(e)と電気的に接続され、これらがさらに、それぞれプローブ端子1140(e)、1136(e)および1132(e)と接続されている。ビア1211、トレース1252、ならびにビア1140(e)、1136(e)および1132(e)がこのようにして、インターポーザ端子1111を3つのプローブ端子1140(e)、1136(e)および1132(e)と接続する。同様に、インターポーザ端子1115(上記で説明されたようにドライブチャネル1020と接続されている)が、ビア1215を通ってトレース1256と接続され、トレース1256がビア1240(d)、1236(d)および1232(d)と電気的に接続され、これらがさらに、それぞれプローブ端子1140(d)、1136(d)および1132(d)と接続されている。ビア1215、トレース1256、ならびにビア1140(d)、1136(d)および1132(d)がしたがって、インターポーザ端子1115を3つのプローブ端子1140(d)、1136(d)および1132(d)と接続する。
【0042】
図12に示されているように、薄膜抵抗1280が、トレース1252とビア1240(e)、1236(e)および1232(e)のそれぞれの間に配置されている。薄膜抵抗1280はまた、トレース1256とビア1240(d)、1236(d)および1232(d)のそれぞれの間に配置されている。薄膜抵抗1280はしたがって、図10のアイソレーション抵抗980を実施する。薄膜抵抗1290もまた、一方では、ビア1240(e)、1236(e)、1232(e)、1240(d)、1236(d)および1232(d)のそれぞれと、接地(たとえば、接地チャネル1040のうちの1つとインターポーザ端子1128を通って接続されたビア1228(図10参照))と接続されたトレース1254の間に配置されている。薄膜抵抗1290はしたがって、図10の分路抵抗990の実施である。
【0043】
上記で述べられているように、図13Aおよび13Bは、プローブ基板1302上にアイソレーション抵抗980および分路抵抗910を実装する別の例示的な方式を示している。図13Aは、図11Aおよび11Bのプローブ基板1102とほぼ同様のプローブ基板1302の一部分の切断透視図を示している。図13Bは、プローブ基板1302の一部分の底面図を示している。
【0044】
プローブ基板1102のように、プローブ基板1302(図5のプローブ基板506を代替してもよい)が、2つの層1308および1310を備え、かつ第1の表面1304上のインターポーザ端子(1302、1304および1306が示されている)と、第2の表面1306上のプローブ(1318、1320、1322、1324、および1326が示されている)へのプローブ端子(1308、1310、1312、1314および1316が示されている)とを有する。図13Aでは、インターポーザ端子1302が、DUT(図13Aおよび13Bには図示せず)との接地接続を提供するように構成されており、ビア1330および1332を通って図13Aに示されているプローブ端子1308および接地プローブ1318と接続されている。インターポーザ端子1306が、比較チャネルと接続し、したがってDUT(図13Aおよび13Bには図示せず)によって作成された出力データを、比較チャネルの端部の比較器へ搬送するように構成されている。図13Aに示されているように、インターポーザ端子1306が、層1308を通るビア1336、第2の層1310の表面1370上に配置されたトレース1350、および第2の層1310を通るビア1352によって、プローブ端子1316(出力プローブ1326がそれに取り付けられている)と接続されている。
【0045】
インターポーザ端子1304が、ドライブチャネルと接続し、したがってテストデータをDUT(図13Aおよび13Bでは図示せず)へ供給するように構成されている。図10に示されているテスト構成を実施するために、インターポーザ端子1304が、3つのDUT(図13Aおよび13Bでは図示せず)の入力端子と接触するように構成された3つの入力プローブ1320、1322および1324がそれに取り付けられている、3つのプローブ端子(1310、1312および1314)と接続されている。図13Aに示されているように、ビア1334は、インターポーザ端子1304を、プローブ基板1302の第2の層1310の表面1370上のトレース1338と接続する。表面1370上の薄膜抵抗1340、1342、および1343が、トレース1338を3つのビア1344、1346および1348と接続し、これらがさらに、プローブ端子1310、1312および1314と接続される。薄膜抵抗1340、1342、および1343が、このようにして、図9および10に示されているアイソレーション抵抗980を実施する。図13Bに示されているように、プローブ基板1302の第2の表面1310上で、薄膜抵抗1362、1364、および1366が、プローブ端子1310、1312および1324のそれぞれを、接地端子1308からのトレース1360と電気的に接続する。薄膜抵抗1362、1364、および1366が、このようにして、図9および10に示されている分路抵抗990を実施する。
【0046】
本発明の例示的な実施形態および適用例が本明細書で説明されたが、本発明がこれらの例示的な実施形態および適用例に、または、例示的な実施形態および適用例が動作する、または本明細書で説明される方式に限定されるという意図はない。実際に、例示的な実施形態に対する様々な変更および修正が可能である。たとえば、上記で議論された実施形態は、図5に示されているプローブカードアセンブリ以外の装置上で実施されてもよい。たとえば、上記で議論された実施形態は、個片にされたダイをテストするためにロードボード上で実施されてもよい。別の例として、実施形態が、図5に示されている例示的なプローブカードアセンブリよりも多いまたは少ない要素を含むプローブカードアセンブリなどの、異なるタイプのプローブカードアセンブリ上で実施されてもよい(たとえば、インターポーザのない、またはインターポーザおよびプローブ基板のないプローブカードアセンブリ(この場合プローブ530が、プローブボード502に直接取り付けられることになる))。
【特許請求の範囲】
【請求項1】
テスタとテスト下の電子デバイスとの間でテスト信号をインターフェースするための装置であって、
構造体と、
前記構造体上に配置され、かつ、前記テスタからの通信チャネルと電気的に接続するように構成された複数のチャネル端子と、
前記構造体上に配置され、かつ、前記電子デバイスのテスト機構と接触するように構成された複数のプローブと、
前記チャネル端子のいくつかと前記プローブのいくつかを接続する複数の導電性経路と、
前記構造体上に配置され、かつ、各々が前記導電性経路の1つと電気的に接続されている複数の分路抵抗と、
を備える装置。
【請求項2】
前記分路抵抗が、薄膜抵抗である請求項1に記載の装置。
【請求項3】
前記構造体が、前記プローブがその上に配置される第1の基板を備える請求項1に記載の装置。
【請求項4】
前記分路抵抗が、前記第1の基板上に配置されている請求項3に記載の装置。
【請求項5】
前記分路抵抗が、薄膜抵抗である請求項4に記載の装置。
【請求項6】
前記プローブおよび前記分路抵抗が、前記第1の基板の第1の表面上に配置されている請求項4に記載の装置。
【請求項7】
前記分路抵抗が、前記第1の基板の内部に配置されている請求項4に記載の装置。
【請求項8】
前記構造体が、前記チャネル端子がその上に配置される第2の基板をさらに備える請求項3に記載の装置。
【請求項9】
前記分路抵抗を接続解除するように構成されているスイッチをさらに備える請求項1に記載の装置。
【請求項10】
前記スイッチが、前記構造体上に配置されている請求項9に記載の装置。
【請求項11】
前記経路のいくつかが、複数の分岐を備え、前記経路の1つが、前記チャネル端子の1つを複数の前記プローブと電気的に接続する請求項1に記載の装置。
【請求項12】
前記分岐内に配置された複数のアイソレーション抵抗をさらに備え、各々の前記アイソレーション抵抗が、前記分岐の1つのプローブを、前記分岐のもう1つのプローブから電気的に絶縁するように構成されている請求項11に記載の装置。
【請求項13】
前記分路抵抗の各々が、アイソレーション抵抗と前記分岐内のプローブとの間の前記分岐の1つから接地への抵抗電気経路を提供する請求項12に記載の装置。
【請求項14】
前記構造体が、前記プローブがその上に配置される第1の基板を備える請求項11に記載の装置。
【請求項15】
前記分路抵抗が、前記第1の基板上に配置されている請求項14に記載の装置。
【請求項16】
前記アイソレーション抵抗が、前記第1の基板上に配置されている請求項15に記載の装置。
【請求項17】
前記プローブおよび前記分路抵抗が、前記第1の基板の第1の表面上に配置されている請求項15に記載の装置。
【請求項18】
前記分路抵抗が、薄膜抵抗であり、かつ、前記アイソレーション抵抗が、前記第1の基板上に配置された薄膜抵抗である請求項15に記載の装置。
【請求項19】
前記分路抵抗が、前記第1の基板の内部に配置されている請求項15に記載の装置。
【請求項20】
各々の前記分路抵抗が、前記電子デバイスの前記テスト機構の1つの入力抵抗を減少させるように、前記導電性経路の1つに接続されている請求項1に記載の装置。
【請求項21】
各々の前記分路抵抗が、前記導電性経路の1つから接地へ接続されている請求項1に記載の装置。
【請求項22】
電子デバイスをテストすることに使用するための装置であって、
複数の電気経路であって、前記電気経路の各々が、テスタと前記電子デバイスの間の通信チャネルの一部分を備え、前記経路のいくつかが、前記電子デバイスの入力端子と接触するためのプローブを備える電気経路と、
前記入力端子での前記電子デバイスのスイッチング速度を増加させるために前記経路の前記いくつかと接続された抵抗手段と
を備える装置。
【請求項23】
前記抵抗手段が、前記入力端子の立上がり時間を減少させる請求項22に記載の装置。
【請求項24】
前記装置が、半導体ダイをテストするためのプローブカードアセンブリを備える請求項22に記載の装置。
【請求項25】
前記プローブが取り付けられる基板をさらに備え、前記抵抗手段が前記基板上に配置されている請求項24に記載の装置。
【請求項26】
プローブ内において終端する複数のドライブチャネルを備えるテストシステムで使用するための、複数の入力端子を備える電子デバイスをテストする方法であって、
前記プローブを前記入力端子と接触させること、
前記分路抵抗を前記ドライブチャネルと接続すること、および、
前記電子デバイスに前記ドライブチャネルを介して機能テストを行うこと、
を含む方法。
【請求項27】
分路抵抗を前記ドライブチャネルから接続解除すること、および、
前記電子デバイスに、前記ドライブチャネルを介してパラメトリックテストを行うステップと、
をさらに含む請求項26に記載の方法。
【請求項28】
前記分路抵抗が、前記機能テストが前記電子デバイス上で行われ得る動作周波数を増加させるように構成されている請求項26に記載の方法。
【請求項29】
前記分路抵抗が、前記入力端子の立上がり時間を減少させる請求項26に記載の方法。
【請求項30】
前記分路抵抗が、前記入力端子の立下がり時間を減少させる請求項29に記載の方法。
【請求項31】
前記分路抵抗が、前記ドライブチャネルと接続されている間、各々の前記分路抵抗が、前記ドライブチャネルの1つと接地の間に抵抗電気経路を提供する請求項26に記載の方法。
【請求項1】
テスタとテスト下の電子デバイスとの間でテスト信号をインターフェースするための装置であって、
構造体と、
前記構造体上に配置され、かつ、前記テスタからの通信チャネルと電気的に接続するように構成された複数のチャネル端子と、
前記構造体上に配置され、かつ、前記電子デバイスのテスト機構と接触するように構成された複数のプローブと、
前記チャネル端子のいくつかと前記プローブのいくつかを接続する複数の導電性経路と、
前記構造体上に配置され、かつ、各々が前記導電性経路の1つと電気的に接続されている複数の分路抵抗と、
を備える装置。
【請求項2】
前記分路抵抗が、薄膜抵抗である請求項1に記載の装置。
【請求項3】
前記構造体が、前記プローブがその上に配置される第1の基板を備える請求項1に記載の装置。
【請求項4】
前記分路抵抗が、前記第1の基板上に配置されている請求項3に記載の装置。
【請求項5】
前記分路抵抗が、薄膜抵抗である請求項4に記載の装置。
【請求項6】
前記プローブおよび前記分路抵抗が、前記第1の基板の第1の表面上に配置されている請求項4に記載の装置。
【請求項7】
前記分路抵抗が、前記第1の基板の内部に配置されている請求項4に記載の装置。
【請求項8】
前記構造体が、前記チャネル端子がその上に配置される第2の基板をさらに備える請求項3に記載の装置。
【請求項9】
前記分路抵抗を接続解除するように構成されているスイッチをさらに備える請求項1に記載の装置。
【請求項10】
前記スイッチが、前記構造体上に配置されている請求項9に記載の装置。
【請求項11】
前記経路のいくつかが、複数の分岐を備え、前記経路の1つが、前記チャネル端子の1つを複数の前記プローブと電気的に接続する請求項1に記載の装置。
【請求項12】
前記分岐内に配置された複数のアイソレーション抵抗をさらに備え、各々の前記アイソレーション抵抗が、前記分岐の1つのプローブを、前記分岐のもう1つのプローブから電気的に絶縁するように構成されている請求項11に記載の装置。
【請求項13】
前記分路抵抗の各々が、アイソレーション抵抗と前記分岐内のプローブとの間の前記分岐の1つから接地への抵抗電気経路を提供する請求項12に記載の装置。
【請求項14】
前記構造体が、前記プローブがその上に配置される第1の基板を備える請求項11に記載の装置。
【請求項15】
前記分路抵抗が、前記第1の基板上に配置されている請求項14に記載の装置。
【請求項16】
前記アイソレーション抵抗が、前記第1の基板上に配置されている請求項15に記載の装置。
【請求項17】
前記プローブおよび前記分路抵抗が、前記第1の基板の第1の表面上に配置されている請求項15に記載の装置。
【請求項18】
前記分路抵抗が、薄膜抵抗であり、かつ、前記アイソレーション抵抗が、前記第1の基板上に配置された薄膜抵抗である請求項15に記載の装置。
【請求項19】
前記分路抵抗が、前記第1の基板の内部に配置されている請求項15に記載の装置。
【請求項20】
各々の前記分路抵抗が、前記電子デバイスの前記テスト機構の1つの入力抵抗を減少させるように、前記導電性経路の1つに接続されている請求項1に記載の装置。
【請求項21】
各々の前記分路抵抗が、前記導電性経路の1つから接地へ接続されている請求項1に記載の装置。
【請求項22】
電子デバイスをテストすることに使用するための装置であって、
複数の電気経路であって、前記電気経路の各々が、テスタと前記電子デバイスの間の通信チャネルの一部分を備え、前記経路のいくつかが、前記電子デバイスの入力端子と接触するためのプローブを備える電気経路と、
前記入力端子での前記電子デバイスのスイッチング速度を増加させるために前記経路の前記いくつかと接続された抵抗手段と
を備える装置。
【請求項23】
前記抵抗手段が、前記入力端子の立上がり時間を減少させる請求項22に記載の装置。
【請求項24】
前記装置が、半導体ダイをテストするためのプローブカードアセンブリを備える請求項22に記載の装置。
【請求項25】
前記プローブが取り付けられる基板をさらに備え、前記抵抗手段が前記基板上に配置されている請求項24に記載の装置。
【請求項26】
プローブ内において終端する複数のドライブチャネルを備えるテストシステムで使用するための、複数の入力端子を備える電子デバイスをテストする方法であって、
前記プローブを前記入力端子と接触させること、
前記分路抵抗を前記ドライブチャネルと接続すること、および、
前記電子デバイスに前記ドライブチャネルを介して機能テストを行うこと、
を含む方法。
【請求項27】
分路抵抗を前記ドライブチャネルから接続解除すること、および、
前記電子デバイスに、前記ドライブチャネルを介してパラメトリックテストを行うステップと、
をさらに含む請求項26に記載の方法。
【請求項28】
前記分路抵抗が、前記機能テストが前記電子デバイス上で行われ得る動作周波数を増加させるように構成されている請求項26に記載の方法。
【請求項29】
前記分路抵抗が、前記入力端子の立上がり時間を減少させる請求項26に記載の方法。
【請求項30】
前記分路抵抗が、前記入力端子の立下がり時間を減少させる請求項29に記載の方法。
【請求項31】
前記分路抵抗が、前記ドライブチャネルと接続されている間、各々の前記分路抵抗が、前記ドライブチャネルの1つと接地の間に抵抗電気経路を提供する請求項26に記載の方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6A】
【図6B】
【図7A】
【図7B】
【図8A】
【図8B】
【図9】
【図10】
【図11A】
【図11B】
【図12】
【図13A】
【図13B】
【図2】
【図3】
【図4】
【図5】
【図6A】
【図6B】
【図7A】
【図7B】
【図8A】
【図8B】
【図9】
【図10】
【図11A】
【図11B】
【図12】
【図13A】
【図13B】
【公開番号】特開2012−189607(P2012−189607A)
【公開日】平成24年10月4日(2012.10.4)
【国際特許分類】
【外国語出願】
【出願番号】特願2012−119406(P2012−119406)
【出願日】平成24年5月25日(2012.5.25)
【分割の表示】特願2007−550379(P2007−550379)の分割
【原出願日】平成17年12月15日(2005.12.15)
【出願人】(505377474)フォームファクター, インコーポレイテッド (86)
【Fターム(参考)】
【公開日】平成24年10月4日(2012.10.4)
【国際特許分類】
【出願番号】特願2012−119406(P2012−119406)
【出願日】平成24年5月25日(2012.5.25)
【分割の表示】特願2007−550379(P2007−550379)の分割
【原出願日】平成17年12月15日(2005.12.15)
【出願人】(505377474)フォームファクター, インコーポレイテッド (86)
【Fターム(参考)】
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