【課題】ＰＶＴ変動によってスキューが発生しても、不良に関する情報を適切に格納できるようにした半導体メモリ装置を提供する。
【解決手段】書き込み動作のために書き込みコマンドおよびデータを印加し、読み出し動作のために読み出しコマンドを印加し、前記読み出し動作によって出力データが入力されるテスト回路と、前記書き込みコマンドに応答して前記データをメモリセルに格納し、前記読み出しコマンドに応答して不良に関する情報を含む情報データを内部的に格納するが、前記情報データの格納は、前記情報データのレベルが遷移する場合に発生するパルスに同期して行われる。 （もっと読む）

【課題】試験対象に対してシーケンス測定を実行する際に、取得データ量の面で、誤った測定の無駄な測定をしないで済むようにする。
【解決手段】シーケンス測定制御手段３５が実行指定された測定シーケンスにしたがう制御を開始する前に、実行指定された測定シーケンスで送受信部２１が解析対象として取得する予定のデータ量の合計値を算出するデータ量算出手段４０と、算出したデータ量の合計値が受信データメモリ２３の所定容量に応じて予め設定した許容値を超えるか否かを判定するデータ量判定手段４１とを備え、シーケンス測定制御手段３５は、データ量判定手段４１により算出したデータ量の合計値が許容値を超えると判定されたとき、その判定結果を表示部６１に表示して、ユーザーに通知する。 （もっと読む）

【課題】テスト時間をより短縮するテストパターンを作成する半導体集積回路検査装置，および，半導体集積回路の検査方法を提供する。
【解決手段】半導体集積回路検査装置20は，テストパターンを複数の区間に分割した分割テストパターン毎に，分割テストパターンに対する論理演算を異なる周期のクロック信号に基づき半導体集積回路に実行させることにより得られた半導体集積回路31の故障判定結果に基づき，分割テストパターン毎の最適クロック周期を算出する最適周期算出部213と，テストパターンと，テストパターンに係る分割テストパターン毎の最適クロック周期を有するテストパターンファイルを生成する新テストパターンファイル生成部214を有する。 （もっと読む）

【課題】試験対象の周波数範囲全体にわたって位相特性を推定して位相特性の平坦化に資することができる位相特性推定装置並びにそれを備えた位相補正装置及び信号発生装置並びに位相特性推定方法を提供する。
【解決手段】信号発生装置１は、互いに異なる周波数の２つのＣＷを合成した合成ＣＷを出力する信号出力部１０と、合成ＣＷを直交変調して直交変調信号を出力する直交変調器１６と、直交変調信号の電力レベルを調整するレベル調整器２０と、位相特性を推定する位相特性推定器３０とを備え、位相特性推定器３０は、合成ＣＷの振幅値に基づいて隣接間位相差を算出する位相差算出部３１と、隣接間位相差のデータに基づいて所定の周波数帯域における位相特性を推定する位相特性推定部３３とを備える。 （もっと読む）

【課題】高速パターン発生器と、低速パターン発生器とを備えた半導体試験装置で、希望する低速レート時間長とサイクル比とで半導体試験を行なえるようにする。
【解決手段】高速パターン発生器の分解能の設定を受け付けるパターン発生器パラメータ設定部と、作成対象のパターンプログラムの低速レート時間長と、サイクル比の設定を受け付けるプログラム条件設定部と、低速レート時間長をサイクル比で割った値未満で最も大きい分解能の倍数を切捨てレート時間長とし、値超で最も小さい分解能の倍数を切上げレート時間長とするレート時間長算出部と、低速レート時間長に対応する高速パターンのサイクルにおける切捨てレート時間長の個数と切上げレート時間長の個数とを、合計のレート時間長が低速レート時間長と等しくなるように設定する個数設定部とを備えたパターンプログラム作成支援装置。 （もっと読む）

【課題】高速モード時において自由度の高いパターンデータを生成する。
【解決手段】予め定められた試験レートに同期してそれぞれ入力される入力パターンに応じたパターンデータを出力する複数のパターン出力部を備え、それぞれのパターン出力部は、通常モードおよび高速モードの２つの動作モードを有し、高速モードにおいて、それぞれのパターン出力部は、自己のパターン出力部に入力される入力パターンに対応するパターンデータ、および、他のパターン出力部に入力される入力パターンに対応するパターンデータのそれぞれを、複数の分割レートに対するパターンデータのうちの少なくとも一つとして出力する試験装置を提供する。 （もっと読む）

【課題】 パターンメモリにおいて記憶容量の無駄を廃すると共に、ハードウェアによって高速にエラー検出をすることが可能な半導体試験装置を提供する。
【解決手段】 本発明の代表的な構成は、所定のパターンデータを実行して被試験デバイス１３８の電気的試験を行う半導体試験装置１１０において、パターンデータ１４２ａ、１４２ｂ、１４２ｃのロード時にチェックサム計算を行うチェックサム生成器１２２と、このパターンデータ１４２ａ、１４２ｂ、１４２ｃの実行時にチェックサム計算を行うチェックサム生成器１２６と、パターンデータ１４２ａ、１４２ｂ、１４２ｃのロード時のチェックサム値１４４ａ、１４４ｂ、１４４ｃとパターンデータ１４２ａ、１４２ｂ、１４２ｃの実行時のチェックサム値１４６ａ、１４６ｂ、１４６ｃとを比較するチェックサム比較器１３４と、を有することを特徴とする。 （もっと読む）

【課題】エッジ信号の発生エラーの原因を短時間且つ容易に解析することができるタイミング信号生成装置、及び当該装置を備える半導体試験装置を提供する。
【解決手段】タイミング信号生成装置１は、生成すべきタイミング信号ＴＳのエッジの位置を規定するエッジ信号ＥＧ１，ＥＧ２を規定する複数のタイミングデータを記憶する記憶部１１と、生成すべきタイミング信号ＴＳに応じて記憶部１１から読み出されたタイミングデータの入れ替えを行う入替部１２と、入替部１２から出力されるタイミングデータに基づいてエッジ信号ＥＧ１，ＥＧ２を生成するエッジ信号生成部１５と、エッジ信号生成部１５で生成されるエッジ信号ＥＧ１，ＥＧ２の発生エラーを検出する検出部１６と、検出部１６の検出結果を入替部１２の入れ替え規則に応じて変換する変換部１８とを備える。 （もっと読む）

【課題】パターンデータのビット数を増加させずに、データレートが増加したデバイスを試験する。
【解決手段】被試験デバイスの複数の端子に対するパターンデータを記憶するパターン記憶部と、複数の端子のそれぞれに対してパターンデータ中の異なるビットを割り当てるか、複数の端子のうち２以上の端子に対して共通してパターンデータ中の同じビットを割り当てるかを切り替える分配部と、複数の端子に対応して設けられ、それぞれが分配部により割り当てられたパターンデータに基づき被試験デバイスの対応する端子との間で信号を入力または出力する複数の信号入出力部と、を備える試験装置を提供する。 （もっと読む）

【課題】新規開発中の検査対象半導体の仕様に応じて、任意波形発生装置のユーザーが複雑なテスタ言語を用いることなく仕様変更に応じた所望のデジタルデータを作成できて半導体製品の開発における任意波形発生装置のユーザーの負担を軽減でき、半導体製品を比較的短期間に開発して市場に投入できる任意波形発生装置とそれを用いた半導体試験装置を提供すること。
【解決手段】複数の波形発生チャネルの波形信号を加算して出力するように構成された任意波形発生装置において、前記複数の波形発生チャネルの波形信号は、それぞれアナログ信号で加算されることを特徴とするとともに、このように構成される任意波形発生装置を用いた半導体試験装置である。 （もっと読む）

【課題】ウェハテストのテスト時間を増加させることなく、検出された不良セルがいずれの不良パターンで不良となったのかを検知できるようにすること。
【解決手段】ウェハテスト装置は、第１および第２のテストプログラムを保持する記憶部と、第１のテストプログラムを用いてロット内の複数のウェハのうちの一部のウェハに対するテストを行なうとともに、第２のテストプログラムを用いてロット内の複数のウェハのうちの残部のウェハに対するテストを行なう演算部とを備え、第１のテストプログラムは、ウェハに対して複数の動作テストを実行し、各動作テストが終了するごとにウェハに含まれる不良メモリセルの累積情報を装置の外部に出力し、第２のテストプログラムは、ウェハに対して複数の動作テストを実行し、すべて動作テストが終了した後にウェハに含まれる不良メモリセルの累積情報を装置の外部に出力する。 （もっと読む）

【課題】安定的な振幅を有し、かつ高速にスイッチングする補償電流を生成可能な回路を提供する。
【解決手段】シンク補償回路１２ｃは、補償パルス電流Ｉ_ＳＩＮＫを生成し、この補償パルス電流をＤＵＴ１とは別経路に引きこむ。電流Ｄ／Ａコンバータ１４は、デジタル設定信号Ｄ_ＳＥＴに応じた基準電流Ｉ_ＲＥＦを生成する。第１トランジスタＭ１、第２トランジスタＭ２は、ＭＯＳＦＥＴであり、カレントミラー回路を構成する。スイッチ素子ＳＷ１は、第１トランジスタＭ１のゲートと、第２トランジスタＭ２のゲートの間に設けられる。 （もっと読む）

【課題】簡便な構成により電源電圧を一定に保つことが可能な試験装置を提供する。
【解決手段】半導体デバイスに電源電圧を供給する電源装置が提供される。メイン電源１０は、半導体デバイスの電源端子Ｐ１に電力を供給する。電源補償回路１２のソーススイッチ１２ｂは、電源端子Ｐ１と接地端子の間に設けられる。電源補償回路１２は、ソーススイッチ１２ｂをノーマリオンとして電流Ｉ_ＤＣを発生させ、スイッチングによってソーススイッチ１２ｂをオフしたときの電流の変化量を、ソース補償電流Ｉ_ＳＲＣとして半導体デバイスの電源端子Ｐ１に注入する。 （もっと読む）

【課題】 小変更で、様々なドライバ波形生成仕様に適応可能な、半導体試験装置におけるドライバ波形生成回路を提供する。
【解決手段】 並列処理プロセッサ１６は、波形生成プログラムメモリ１５に予めプログラムされた内容に従い、選択されるオンザフライ入力データポート１１をアクセスして複数のテストデータを取り込み、続いて選択されるマルチポートレシスタ群１３及びマルチポートメモリ群１４に記憶された各設定データに基づき、ドライブデータ生成に必要なテストレートの数だけ並列に演算処理を行い、結果生成される複数のドライブデータを、続いて選択される複数のオンザフライ出力データポート１２をアクセスして同時に出力する。 （もっと読む）

【課題】多値インタフェースを有するＤＵＴを対象として電圧マージン試験を行う。
【解決手段】パターン発生器ＰＧは、ＤＵＴ１に供給すべき試験信号Ｓ１を記述するパターン信号Ｓ_ＰＴＮを発生する。ドライバＤＲは、パターン信号Ｓ_ＰＴＮに応じたレベルを有する試験信号Ｓ１を生成し、ＤＵＴ１に出力する。電圧変調器１０は、ドライバＤＲから出力される試験信号Ｓ１の電圧レベルを、所定の電圧範囲で変化させる。たとえば電圧変調器１０は、試験信号Ｓ１にオフセット成分を重畳する。 （もっと読む）

【課題】対象信号の波形を小規模で低い動作周波数の回路によりサンプリングする。
【解決手段】同一波形を繰り返すアナログの対象信号における、複数の位相のそれぞれでサンプリングしてデジタル値に変換して出力するサンプリング装置であって、デジタル値の一部のビットを上位側から順次に対象ビットとして指定する指定部と、対象ビットの指定毎に、複数の位相のそれぞれについて、デジタル値における対象ビットより上位側に位置する決定済みのビットの値に基づき対象ビットの値を決定するための閾値を生成する生成部と、対象ビットの指定毎に複数の位相のそれぞれにおいて対象信号と閾値に応じたアナログの比較信号とを比較して、複数の位相のそれぞれのデジタル値の対象ビットの値を決定する変換部と、を備えるサンプリング装置を提供する。 （もっと読む）

【課題】レート信号が高速になった場合でも、タイミングエッジ発生回路のタイムラグの影響を抑制して、試験速度の高速化を図ることを目的とする。
【解決手段】ＤＵＴの試験を行うための波形を発生させる半導体試験装置１は、それぞれ異なるタイミングをタイミングデータとして記憶し、１周期の間に波形を変化させる最大回数分の個数を設けた複数のタイミングメモリ１０と、レート信号を基準としてタイミングデータのタイミングでタイミングエッジを発生し、タイミングメモリよりも多くの個数を設けた複数のタイミングエッジ発生回路１１と、任意のタイミングメモリから任意のタイミングエッジ発生回路１１にタイミングデータを入力させるマトリクス回路５と、タイミングエッジ発生回路１１が発生したタイミングエッジに基づいて波形を出力する波形出力部６と、を備えている。 （もっと読む）

【課題】集積回路をテストするテスト装置において、費用、期間を削減する。
【解決手段】テスト装置１の制御部１１は、集積回路６のテストを制御するための信号を出力する。テスト信号発生部６６は、制御部１１から出力された信号の入力に応じて、集積回路６に入力可能なテスト信号を発生する。分岐マルチプレクサ４１には、複数の集積回路６が接続される。分岐マルチプレクサ４１は、テスト信号を複数の分岐テスト信号に分岐し、接続されている複数の集積回路６に対して並列に出力する。 （もっと読む）

【課題】 複数の被テストデバイスのテストを高速かつ個別に行えるテストボードを提供する。
【解決手段】 テストボード４１は、複数の伝送線路４８と、第ｎ（ｎ＜Ｎ，ｎ：自然数，Ｎ：２以上の整数）の接続点Ａと第ｎ＋１の接続点Ｂの間の伝送距離が複数の伝送線路４８の全てについて等しくなるように、複数の伝送線路４８の各々の一端と他端との間に設けられた第１乃至第Ｎの接続点Ｂを備える。 （もっと読む）