【課題】複数箇所のタイミング違反検出を、小規模な回路構成で実現する。
【解決手段】選択信号に基づいて、複数の信号からいずれか１つを選択する第１のセレクタと、上記選択信号に基づいて、ラッチされた複数の信号からいずれか１つを選択する第２のセレクタと、クロック信号ＣＬＫを所定時間遅延する遅延回路と、遅延回路により遅延したクロック信号に同期して、第１のセレクタの出力をラッチするタイミング違反検出用フリップフロップ回路と、タイミング違反検出用フリップフロップ回路の出力と第２のセレクタの出力とを比較する比較回路とを、備える。複数の信号に対し、個別に回路を設けることなく、１つのタイミング違反検出回路で構成することができる。 （もっと読む）

【課題】被試験デバイスから出力されるクロック信号を取得して試験する。
【解決手段】被試験デバイスが出力するデータ信号を被試験デバイスが出力するクロック信号に応じたサンプリングクロックに応じたタイミングまたは当該試験装置の試験周期に応じたタイミング信号のタイミングで取得するデータ取得部と、データ取得部が取得したデータ信号を期待値と比較した比較結果に基づいて被試験デバイスの良否を判定する判定部と、データ取得部がサンプリングクロックに応じたタイミングまたはタイミング信号に応じたタイミングの何れによりデータ信号を取得するかを指定する指定部と、を備える試験装置を提供する。 （もっと読む）

【課題】精度良く試験をする。
【解決手段】データ信号とデータ信号をサンプルするタイミングを示すクロック信号とを出力する被試験デバイスを試験する試験装置であって、被試験デバイスが出力するデータ信号を、被試験デバイスが出力するクロック信号に応じたタイミングで取得するデータ取得部と、被試験デバイスがクロック信号を出力しない期間において、データ取得部によるデータ取得をマスクするマスク部と、データ取得部が取得したデータ信号を期待値と比較した結果に基づいて、被試験デバイスの良否を判定する判定部と、を備える試験装置を提供する。 （もっと読む）

【課題】確実にデータを取り込んで試験する。
【解決手段】データ信号とデータ信号をサンプルするタイミングを示すクロック信号とを出力する被試験デバイスを試験する試験装置であって、被試験デバイスが出力するデータ信号をクロック信号に応じたタイミングで取得する取得部と、複数のエントリを有し、クロック信号に応じたタイミングにおいて取得部により取得されたデータ信号を順次各エントリにバッファリングし、当該試験装置の試験周期に応じて発生されるタイミング信号のタイミングで各エントリにバッファリングしたデータ信号を出力するバッファ部と、バッファ部から出力されたデータ信号を期待値と比較する判定部とを備える試験装置を提供する。 （もっと読む）

【課題】電子スイッチの開放されたスイッチを通したリーク電流は、信号クロストークを引き起こす。
【解決手段】スイッチング用の電子回路は少なくとも４個の電子スイッチ２００のセット１００を備える。第１サブセット１１０の少なくとも２個の電子スイッチ２１０，２３０は直列接続され、第２サブセット１２０の少なくとも２個の電子スイッチ２２０，２４０は直列接続される。前記第１サブセット１１０の第１電子スイッチ２１０に接続される第１バッファ３１０、及び前記第２サブセット１２０の第２電子スイッチ２２０に接続される第２バッファ３２０を備え、前記第１バッファ３１０は開状態における前記第１電子スイッチ２１０を通した電圧降下を最小化し、前記第２バッファ３２０は開状態における前記第２電子スイッチ２２０を通した電圧降下を最小化する。また２個のサブセット１１０，１２０の間に配され、グランドに接続されたスイッチ４１０を備える。 （もっと読む）

【課題】より高い圧縮比を提供し得る圧縮スキームを提供する。
【解決手段】いわゆる「Ｘプレス」テスト応答コンパクタ１１０、１５２は、オーバードライブ・セクションとスキャンチェーン選択ロジックとを含む。実施形態は約１０００倍の圧縮比を提供する。例示的な実施形態は、従来のスキャンベースのテストシナリオとほぼ同じカバレッジおよびほぼ同じ診断分解能を維持できる。スキャンチェーン選択スキームのいくつかの実施形態は、テスト応答で発生してコンパクタに入る未知状態を有意に減らすことができ、または完全に排除できる。また、オンチップ・コンパクタ回路の実施形態および選択回路をマスクする制御回路網を生成する方法も開示する。 （もっと読む）

【課題】ＬＳＩの実行を停止させることなく、被試験プログラムを分割せずに、必要なトレースデータを効率良く取得できるようにすることを目的とする。
【解決手段】トレースデータ入出力状況分析部１４０は、トレースデータバッファ１２０の空き容量１０２に基づいて、トレースデータ１０１の種類を優先度の高い順に選択する。トレースデータ取捨選択部１１０は、ＬＳＩのトレース信号発生源からトレースデータ１０１を入力し、入力したトレースデータ１０１が選択種類のトレースデータ１０１であるか否かを判定する。トレースデータ１０１が選択種類のトレースデータ１０１である場合、トレースデータ取捨選択部１１０はトレースデータ１０１をトレースデータバッファ１２０に記憶する。トレースデータ１０１が選択種類のトレースデータ１０１でない場合、トレースデータ取捨選択部１１０はトレースデータ１０１を破棄する。 （もっと読む）

【課題】静電気等に対する耐久性を向上するとともに、検査精度を向上し、かつ、検査時間を短縮した積分アンプを提供する。
【解決手段】演算増幅器OP、および、演算増幅器OPの反転入力端子と出力端子との間に接続したサンプリングキャパシタCfを備えた積分回路41を有する。入力端子部INと演算増幅器OPの反転入力端子との電気的接続の開閉を切り換え可能なモードスイッチSWtestを有する。移送キャパシタCT、および、移送キャパシタCTを充放電させるスイッチSW1〜SW4を備えた検査用回路42を有する。検査用回路42は、移送キャパシタCTの放電により、充電した電荷の一部をサンプリングキャパシタCfに送り込む。スイッチSW1〜SW4により移送キャパシタCTを充電させている状態でサンプリングキャパシタCfを放電させる放電スイッチSWinitを有する。 （もっと読む）

【課題】バーンイン試験に要する全体的な時間を短縮する。
【解決手段】バーンインボードＢＩＢ上に、プログラマブルロジック装置１５０を設け、バーンイン試験の際には、このプログラマブルロジック装置１５０に、テストパターン信号と論理値を供給する。テストパターン信号は、プログラマブルロジック装置１５０から、さらに複数の被試験デバイスＤＵＴに供給され、被試験デバイスＤＵＴからの出力信号は、プログラマブルロジック装置１５０で論理値と比較され、その比較結果は、試験結果として、プログラマブルロジック装置１５０に格納される。このため、テスト制御装置１００から、高い周波数でテストパターン信号を供給することができ、また、テスト制御装置１００が被試験デバイスＤＵＴからの出力信号を直接読み込む必要が無くなる。 （もっと読む）

【課題】被試験メモリの試験を被試験メモリの容量よりも少ない内部メモリで試験する。
【解決手段】被試験メモリを試験する試験装置であって、被試験メモリの一部のメモリ領域に対応する試験データおよび試験結果の少なくとも一方の試験情報を記憶する内部メモリを有し、被試験メモリを試験する試験用集積回路デバイスと、被試験メモリの全メモリ領域に対応する試験情報を記憶する外部メモリと、外部メモリに接続され、試験対象のメモリ領域に応じた試験情報を外部メモリおよび内部メモリの間で転送するメモリコントローラと、を備える試験装置および試験方法を提供する。 （もっと読む）

【課題】高精度なマルチストローブ回路を提供する。
【解決手段】Ｎ個（Ｎは自然数）の第１遅延素子Ｄ１は多段接続され、被試験信号Ｓ１に対し１段ごとに遅延を与える。Ｎ個の第２遅延素子Ｄ２は多段接続され、基準となるストローブ信号ＳＴＲＢに対し１段ごとに遅延を与え、マルチストローブ信号ＳＴＲＢ_１〜ＳＴＲＢ_Ｎを生成する。ｉ段目のラッチ素子Ｌ_ｉは、被試験信号Ｓ１_ｉを、ストローブ信号ＳＴＲＢ_ｉのタイミングでラッチする。遅延量調節部２０は、キャリブレーション時に、ｉ（ｉは自然数）を１からＮまでインクリメントしながら、ｉ段目のラッチ素子Ｌ_ｉに入力される被試験信号Ｓ１_ｉとストローブ信号ＳＴＲＢ_ｉのエッジのタイミングが一致するように、ｉ段目の第１遅延素子Ｄ１_ｉと第２遅延素子Ｄ２_ｉの少なくとも一方の遅延量を調節する。続いて遅延量調節部２０は、第１遅延素子Ｄ１および第２遅延素子Ｄ２の少なくとも一方のすべてのステージの遅延量を、所定量だけ変化させる。 （もっと読む）

半導体デバイス試験装置は、被試験半導体デバイスを試験するように構成されるプログラム可能なハードウェアを含む。このプログラム可能なハードウェアは、被試験半導体デバイスへ、及びこれからのデータの流れを制御するための２つ又はそれ以上のパターン生成器でプログラムされる。
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【課題】通常動作モードとテスト動作モードの切換に使用した兼用外部端子をテスト動作モード時のモニター端子としても使用できる半導体装置を提供する。
【解決手段】本発明の半導体装置は、通常動作モードとテスト動作モードを切り換える切換回路と、前記通常動作モード時と前記テスト動作モード時で兼用する２つ以上の兼用外部端子とを備える半導体装置であり、前記切換回路は、前記兼用外部端子にて前記半導体装置で通常使用する入出力電圧の範囲外の電圧の印加を検出する検出回路と、全ての前記兼用外部端子に同時に前記入出力電圧の範囲外の電圧の印加が検出された場合テスト開始信号を出力する論理回路と、前記テスト開始信号をラッチする記憶回路とを含み、前記テスト動作モードに切り換わった後、前記兼用外部端子の内、１つの兼用外部端子に前記入出力電圧の範囲外の電圧が印加し続けられていることでテスト動作モードが維持される。 （もっと読む）

【課題】少ない構成でオープン試験を行う。
【解決手段】被試験デバイスを試験する試験装置であって、被試験デバイスの電源入力端子に電源電圧を供給する電源部と、被試験デバイスの信号端子に試験信号を供給する信号供給部と、信号端子に供給する電圧より低い電源電圧を電源入力端子に供給した状態において、信号端子に入力された過電圧を電源入力端子へと流すための被試験デバイス内の保護ダイオードを介して信号供給部から電源入力端子へと流れる電流を検出する検出部と、信号端子から電源入力端子へと流れる電流を検出した場合に、信号供給部および信号端子の間がオープンでないと判定するオープン判定部と、を備える試験装置を提供する。 （もっと読む）

【課題】半導体試験の全体の試験時間を短縮する。
【解決手段】半導体試験装置１０は、複数の半導体記憶装置のアドレスが所定の順番に配列された第１試験用アドレスを受け付ける受付部と、各半導体記憶装置について第１試験用アドレスに基づく第１試験の試験時間を監視する監視部１０３ａと、監視部１０３ａによって監視された試験時間に基づいて、各半導体記憶装置のアドレスを並び替えることによって、受付部によって受け付けられた第１試験用アドレスを第２試験用アドレスに変換する変換部１０３ｂと、変換部１０３ｂによって変換された第２試験用アドレスを記憶する記憶部１０３ｃと、記憶部１０３ｃに記憶された第２試験用アドレスに基づいて、各半導体記憶装置について第２試験を行う試験部１０２を備える。 （もっと読む）

【課題】ＡＤ変換部以外に複数の回路を備えている場合に、各回路がＡＤ変換部に対してノイズによる影響を与えないようにすることを目的とする。
【解決手段】ＤＵＴ１から入力したアナログデータをデジタルデータに変換するＡＤ変換部１１を備え、ＡＤ変換部１１の動作周期のうち変換動作を行わない非変換期間の間にＡＤ変換部１１以外の複数の回路の動作させるように制御するコントローラ１５を備えている。また、コントローラ１５はＡＤ変換部１１が変換動作を開始するための変換開始信号を出力するＡＤコントローラ２１と、ＡＤ変換部１１が出力する変換動作が終了した旨を示す変換終了信号と変換開始信号とに基づいて、ＡＤ変換部１１とメモリ１２との間に設けられるライト用ＦＩＦＯ３１とメモリ１２との間でデータ転送を行うようにメモリ１２を制御するメモリコントローラ２２と、を備えている。 （もっと読む）

【課題】評価対象信号をサンプリングすることにより高精度にセトリングタイムを測定する。
【解決手段】制御装置１０１は、サンプリング回路１０３を前記評価対象信号１０７の周期に同期した所定の時点でサンプリングするとともに、予め設定したサンプリング回数に達した後またはホールドコンデンサの出力電圧の変動が所定値以下になった後は、前記サンプリング時点を予め設定した所定時間だけ遅延した時点に再設定し、この再設定した時点でサンプリングを再開するとともに、前記ホールドコンデンサの、前記予め設定したサンプリング回数に達した時点またはホールドコンデンサの出力電圧の変動が所定値以下になった時点における出力電圧の変化の履歴をもとにセトリングタイムを算出する。 （もっと読む）

【課題】 半導体集積回路の故障診断に関し、ディレイ故障の故障箇所を高精度に特定する。
【解決手段】 故障仮定と終点フリップフロップＦＦ抽出部１１６を設け、故障仮定情報より故障仮定を選択し、故障仮定より出力側に向かって論理トレースを実行する。故障仮定からトレースの結果得られた終点のフリップフロップＦＦのテスト結果を判定する（１１７）。終点のフリップフロップＦＦまでの伝搬経路の最大値と最小値を求め、そこからディレイ余裕度を求める。ディレイ余裕度と１１７で求めたテスト結果を用いてディレイ範囲を求め（１１８）、故障候補とディレイ範囲決定部１１９で故障候補とディレイ故障のディレイ範囲を特定する。 （もっと読む）

【課題】演算処理に応じてＤＳＰモジュールを逐次的に実行させるのか、並列的に実行させるかを最適に選択し、演算時間の短縮化を図ることを目的とする。
【解決手段】複数のＣＰＵを備えるＤＳＰモジュール４と演算処理が記述されたテストプログラムに従ってＤＳＰモジュール４の制御を行うテスタコントローラ３とを備える半導体試験装置であって、テスタコントローラ３に備えられ、テストプログラムに記述されている演算処理に基づいて、ＤＳＰモジュール４に演算処理を逐次的に実行させるシングルモードと並列的に実行させるマルチモードとのうち何れか一方の動作モードを選択する動作モード選択部１５と、ＤＳＰモジュール４に備えられ、動作モード選択部１５の選択に基づいて１つのＣＰＵを逐次的に動作させるか２つ以上のＣＰＵを並列的に動作させるかの選択を行うＣＰＵ制御部２４と、を備えている。 （もっと読む）

半導体組立中にESDイベントの大きさを記録するための回路は、入力と接地との間に接続された分圧器を含む。回路は、レコーダデバイスを有する測定ブロックをも含む。各測定ブロックは、分圧器のセグメントから電流を受け取る。ESDイベントの大きさは、ESDイベント後の測定デバイスの読出しに基づいて判断される。レコーダデバイスは、ESDイベント中に損傷を与えられることになるキャパシタであり得る。ESDイベント中に、キャパシタは損傷を与えられ得る。レコーダデバイスを読み出すことにより、ESDイベントの大きさが、キャパシタに損傷を与えるしきい値の大きさを超えたかどうかを判断する。
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