【課題】テスト時間が短い半導体集積回路のテストシステム及びテスト方法を提供する。
【解決手段】本発明にかかる半導体集積回路２０は、複数の被試験回路８１乃至８３を有し、外部のテストシステム１０と無線で通信することにより、被試験回路８１乃至８３をそれぞれテストする複数のテストパターンに、被試験回路８１乃至８３を識別するＩＤが付加されたテスト入力信号を受信する無線インターフェース部１３と、ＩＤを識別し、ＩＤに対応する被試験回路８１乃至８３に、ＩＤが付加されたテスト入力信号に含まれるテストパターンを入力し、被試験回路８１乃至８３からテストパターンに応じたテスト結果が出力される度に、テスト結果に、ＩＤを付加したテスト出力信号を、無線インターフェース部を介して、外部のテストシステム１０に出力する試験回路と、を有するものである。 （もっと読む）

【課題】 貫通ビアを用い積層した半導体装置においては、信号を伝送する貫通ビアがオープンやショートした場合に、その貫通ビアを回避して積層チップ全体を正常動作させるために、複雑な回路を構成が必要であった。
【解決手段】 信号を伝送する貫通ビアにおいて、ビアの内壁を構成するシリコンに高い不純物の領域を形成して貫通導体とシリコン基板が接触したときに基板に接続されているＶＳＳなどの基準電位に誘導する。故障モードを固定できるため、冗長化／復号化回路が簡単になるうえ、必要な冗長貫通ビアの本数を削減することができる。 （もっと読む）

【課題】外部端子数の増加を抑えつつ、半導体集積回路のテスト時間を短縮する。
【解決手段】テスト回路は、入力されるリファレンスクロック１０９を逓倍して、テスト対象回路１０６をテスト動作させるための実動作クロック１１２及びサンプリングクロック１０５を生成するＰＬＬ１０８と、入力されるテストコマンドに従い、テスタ同期クロック１０３に同期してテスト対象回路１０６のテスト結果を出力するテスト結果出力回路１０７と、を備えるテスト回路であって、テストコマンドを含むテスト入力信号１０４とサンプリングクロック１０５とに基づきテスタ同期クロック１０３を生成するテスタ同期クロック生成回路１００を備えるものである。 （もっと読む）

【課題】トリミング回路を備えた半導体装置において、内部電源の電圧レベルを半導体装置の外部から適切に制御できるようにすること。
【解決手段】半導体装置は、複数のレベルの間で遷移する第１のテストモード信号を受信し、第１のテストモード信号の遷移に応じてカウント動作を行うバイナリカウンタ回路と、バイナリカウンタ回路の所定のビットの値を示すビット信号、および、バイナリカウンタ回路のカウント動作を制御する第２のテストモード信号を受信し、ビット信号および第２のテストモード信号に応じて、第１のテストモード信号を遷移させるか否かを制御する制御回路と、バイナリカウンタ回路のカウント値に応じて、複数の基準電位の中からいずれかの基準電位を選択するセレクタと、セレクタにより選択された基準電位に応じて、内部電源を発生する内部電源発生回路と、を備える。 （もっと読む）

【課題】
集積回路内のＪＴＡＧタップドメインにアクセスするのに最適化されたＪＴＡＧインターフェイスが使用される。限定はしないが、シリアル通信関連集積回路テスト、エミュレーション、デバッグ、および／またはトレース操作等の多様なシリアル通信操作に対してインターフェイスを使用することができる。
【解決手段】
ＴＤＩ入力端子、ＴＣＫ入力端子、ＴＭＳ入力端子、およびＴＤＯ出力端子を有し、ＴＤＯ出力端子は集積回路の外部アクセス可能なデータ入出力ピンに接続されているＩＥＥＥ １１４９．１タップドメインと、集積回路の外部アクセス可能なデータ入出力ピンに接続されたシリアル入力端子、ＴＤＩ入力端子に接続された第１のパラレル出力端子、およびＴＭＳ入力端子に接続された第２のパラレル出力端子を有するシリアル入力パラレル出力回路とを含む、集積回路。 （もっと読む）

【課題】電子デバイス内の信号を精度良く測定する。
【解決手段】内部に設けられた複数のノードと、複数のノードのそれぞれに対応して設けられ、対応するノードの信号と参照信号とを比較する複数のコンパレータと、選択されたコンパレータの比較結果を外部へと出力する出力部と、を備える電子デバイスを測定する測定装置であって、複数のノードのうち指定された一のノードを出力ノードとして設定する測定設定部と、信号発生器からレベルが変化する参照信号を出力させながら、出力部から出力ノードに対応したコンパレータの比較結果を取得して、出力ノードの信号のレベルを測定する測定制御部と、を備える測定装置を提供する。 （もっと読む）

【課題】半導体集積回路のノイズ除去機能の特性を正確に測定することができる半導体集積回路及びノイズ耐性検査方法を提供する。
【解決手段】半導体集積回路１Ａは、入力信号ＩＮ中のノイズ成分の振幅を減衰させてノイズ除去信号ＯＵＴを出力する入力バッファ１１と、ノイズ除去信号ＯＵＴの論理レベルが変化したときに、この論理レベルの変化に応じて論理信号をラッチする論理回路１２，１３とを備える。 （もっと読む）

【課題】高速インターフェースのＡＣ特性を測定する場合において、簡単な回路構成で信号種による差動入力回路での遅延時間差の発生をなくして、安価で低速なＬＳＩ検査装置で測定を行うことができる半導体集積装置を提供する。
【解決手段】第１、第２の差動入力回路１３、２０を含むデータ入出力を行う高速インターフェース回路を備えた半導体集積装置において、第１、第２の差動入力回路１３、２０の一方の入力側にデータ入力又は基準電圧のいずれか一方を選択入力するための選択器２２を有し、ＡＣ特性を測定するテストモード時は、選択器２２による入力選択により第１、第２の差動入力回路１３、２０の一方の入力側へ基準電圧を入力し、第１、第２の差動入力回路の他方の入力側へ高速インターフェース回路からの出力データを入力する。 （もっと読む）

【課題】一部の回路領域の電源を遮断した時にその回路領域からの出力を固定化するアイソレータセルの回路規模の低減、動作の高速化および誤設定が発生の低減および修正可能なＬＳＩの実現。
【解決手段】複数の回路領域12A,12B,12Cと、１つの回路領域へ電源供給するか否かを切り替える電源スイッチTrBと、電源スイッチの制御を行う電源制御回路13と、１つの回路領域から他の領域への出力が入力される複数のフリップフロップを有するクランプスキャンチェーンSFF21と、クランプスキャンチェーンのフリップフロップを所定の出力状態に設定するクランプデータ制御回路30,18,21,23と、を備える半導体集積回路。 （もっと読む）

【課題】レギュレータ内蔵の半導体集積回路（チップ）に対して、スキャン試験を行う場合、チップの活性化率が非常に高くなるため、ＩＲドロップにより、正しいテスト結果を得ることが出来ない。
【解決手段】チップの有するスキャンチェイン群を複数の回路ブロックに分割する。スキャン試験を行う前に、該回路ブロックへ電圧を供給し、各回路ブロックの入力電圧と予め定められる基準電圧を比較し、入力電圧が低い回路ブロックが存在する場合、いずれかの回路ブロックへのテストクロックの供給を遮断する。これにより、レギュレータの電力駆動力に応じた分だけの回路ブロックをスキャン試験することが可能となる。 （もっと読む）

【課題】 半導体集積回路において、ソフトエラーによるデータの破壊を抑制しつつ、回路面積の低減を図ること。
【解決手段】 本半導体集積回路は、第１入力端子Ｄからの入力信号を保持する第１データ保持回路３０と、第１入力端子Ｄ及び第２入力端子ＳＱからの入力信号を保持する第２データ保持回路４０と、第１データ保持回路３０からの出力信号及び第２データ保持回路４０からの出力信号が入力され、第１データ保持回路３０からの出力信号と第２データ保持回路４０からの出力信号とが同じ場合に、当該出力信号に対応した信号を出力するゲート回路５０と、ゲート回路５０及び第２データ保持回路４０のいずれかの出力信号を保持し、出力端子に出力する第３データ保持回路６０と、を備える。 （もっと読む）

【課題】ＬＳＩを実際の使用形態に沿って動作させるような入力パターンを用いて、ＬＳＩ内部の遅延故障をＬＳＩ外部において効率良く検出することを目的とする。
【解決手段】開示の装置は、ＬＳＩのディレイテスト用のディレイテストパターンを生成する制御を行う。入力パターン制御回路は、被試験対象回路へ供給される入力パターンのサイクル数をカウントし、予め設定されたカウント数と一致した時点で、被試験対象回路への入力パターンの供給を停止し、入力パターン保存回路は、このような入力パターンを保存する。スキャン制御回路は、入力パターン制御回路からの制御信号を受け、被試験対象回路へスキャンシフト信号を供給し、被試験対象回路内のスキャンチェインをシフトさせる。そして、期待値生成回路は、スキャンチェインの出力を期待値データとして保存する。 （もっと読む）

【課題】積層型半導体装置において積層される半導体チップ間の接続テストにあたり、回路規模の拡大の抑制およびテスト時間の短縮を図る。
【解決手段】チップ２００において、トランジスタＴＲ１１乃至１４の組とＴＲ２１乃至２３の組を貫通電極２０１ａ乃至２０１ｈに対して互いに１つずつずらして配置して接続する。制御電圧ＶＤＤと基準電圧ＶＳＳを最下層から各層のチップに対して印加した状態で、トランジスタＴＲ１１乃至１４は、下層にチップが積層され、上層にチップが積層されないときにオンとなるように駆動する。トランジスタＴＲ２１乃至２３は、下層および上層にチップが積層されているときにオンとなるように駆動する。これにより、最上層とその下の層のチップ間のマイクロバンプ２１０と２２０の接合部のコンタクトチェーンを形成する。接続テストはコンタクトチェーンの抵抗値を測定する。 （もっと読む）

【課題】遅延故障を適切に検出すること。
【解決手段】半導体集積回路は、当該半導体集積回路の被検査箇所への入力側の信号と出力側の信号とを入力とする排他論理和回路と、前記排他論理和回路の出力信号とクロック信号とを入力とする第一のマルチプレクサと、前記第一のマルチプレクサの出力信号に同期させて入力信号が示す値を記憶し、記憶している値を出力するフリップフロップとを含む検査用回路を有する。 （もっと読む）

【課題】回路規模が増大することなく、テストデータを入力する入力端子の個数を削減できるスキャンテスト装置及びスキャンテスト方法を提供すること。
【解決手段】本発明にかかるスキャンテスト装置１は、テストデータ入力端子、ＯＲ素子１７、スキャンフリップフロップ１２を備える。テストデータ入力端子には、第１のスキャンチェーンに対する第１のテストデータと第２のスキャンチェーンに対する第２のテストデータとを少なくとも含むテストデータが入力される。ＯＲ素子１７は、テストデータが入力され、クロック信号とは非同期であるマスク信号に基づいて、第２のテストデータをマスクして、第１のテストデータを出力する。スキャンフリップフロップ１２は、前記第１のスキャンチェーンの先頭に配置され、ＯＲ素子１７が出力した第１のテストデータに対応する非同期テストデータを保持する。 （もっと読む）

【課題】検査工程と調整工程をほぼ同時に実行可能な、アナログ電圧調整回路を提供する。
【解決手段】アナログ電圧調整回路１は、外部装置から、目標電圧を示す目標電圧信号を入力する、目標電圧入力端子１２と、目標電圧信号に基づいて生成された目標電圧を示すデータを取り込み、期待値データとして格納する、期待値データ格納回路７と、トリミングデータを格納し、トリミングデータに応じたトリミング信号を出力する、トリミングデータ格納回路１１と、トリミング信号を取得し、トリミングデータに応じた電圧レベルで、アナログ出力信号を出力する、アナログ信号出力回路２と、アナログ出力信号の電圧レベルを示す測定データと、格納された前記期待値データとを比較し、比較結果を示す比較結果信号を生成する比較回路８と、比較結果信号に基いて、トリミングデータを変更するか否かを決定する、制御回路１０とを具備する。 （もっと読む）

【課題】高精度な検証装置を用いずに、精度良く遅延故障を検出できる故障検出回路を提供する。
【解決手段】故障検出回路は、入力信号を目標遅延量に従って遅延して、検証対象信号を出力する遅延処理回路と、前記入力信号を前記検証対象信号の遅延量の最小許容量だけ遅延した第１基準信号と、前記入力信号を前記検証対象信号の前記遅延量の最大許容量だけ遅延した第２基準信号と、の少なくとも何れかを出力する基準遅延処理回路と、前記検証対象信号と、前記第１基準信号と前記第２基準信号との少なくとも何れかと、を入力し、前記遅延量が前記最小許容量より小さい場合と、前記遅延量が前記最大許容量より大きい場合とに、前記遅延処理回路が故障していることを検出する故障検出部と、を備えることを特徴とする。 （もっと読む）

【課題】フローティングかどうかの識別信号が不要な入出力端子制御回路を提供する。
【解決手段】フローティング検出回路５１は、半導体チップの内部回路に対し外部信号を入出力する入出力端子Ｔに接続され、当該入出力端子Ｔの電気的なフローティング状態を検出する。電位固定スイッチＳＷは、フローティング検出回路５１の検出結果に基づいて、当該入出力端子Ｔをハイレベルまたはローレベルの電源電圧で電位固定する。 （もっと読む）

【課題】ＬＳＩ等の半導体装置内部の信号の遷移を容易に確認することが可能な解析システム及び半導体装置を提供すること。
【解決手段】半導体装置の内部において、解析対象となる内部信号が入力され、内部信号の遷移を検出すると所定のコードに変換して出力するとともに、内部信号の遷移を報知する報知信号を出力する符号化回路と、半導体装置の内部において、符号化回路から出力されるコードを格納する内部メモリと、半導体装置の外部において、符号化回路から出力される報知信号が入力され、内部信号の遷移タイミングを計時する計時回路と、半導体装置の外部において、計時回路で計時された時間情報を格納する外部メモリと、を備える。 （もっと読む）