【課題】出力されるクロック信号が発振することなく、デューティが一定になるようにクロック信号を補正することが可能なクロックデューティ補正回路を提供する。
【解決手段】クロックデューティ補正回路１００は、クロック信号が入力され、入力されたクロック信号の波形の立ち上がりに合わせて波形が立ち上がりパルス幅が一定の幅であるワンショットパルス信号を生成するワンショットパルス信号生成部１１０と、ワンショットパルス信号生成部１１０の出力が一方の入力側に入力される否定論理和回路１２０と、否定論理和回路１２０の出力信号を遅延させる第１遅延回路１３０を有し、第１遅延回路１３０により遅延された否定論理和回路１２０の出力を否定論理和回路１２０の他方の入力側にフィードバックする帰還回路１４０と、否定論理和回路１２０の出力信号が入力される第２ローパスフィルタ１５０と、を備える。 （もっと読む）

【課題】ジッタが少なく、従来よりも繰返し周波数が低い電気短パルスを発生させることが可能な電気短パルス発生装置およびそれを用いた光パルス発生装置を提供する。
【解決手段】バイアス電圧Ｖｂが重畳された正弦波信号Ｓを発生させる発振手段と、正弦波信号Ｓの周波数を分周して、正弦波信号Ｓの１周期Ｔの時間幅に等しいパルス幅を有するパルス信号Ｐを生成する分周手段と、パルス信号Ｐを所定の遅延量だけ遅延させる遅延手段と、遅延されたパルス信号Ｐに応じて、正弦波信号Ｓを透過あるいは遮断することにより、入力パルス信号Ｐｉを生成するゲート手段と、入力パルス信号Ｐｉのパルス幅を圧縮した出力パルス信号Ｐｏを出力する非線形伝送線路と、を備える。 （もっと読む）

【課題】出力されるクロック信号が発振することなく、デューティが一定になるようにクロック信号を補正することが可能なクロックデューティ補正回路を提供する。
【解決手段】クロックデューティ補正回路１００は、クロック信号発生部から出力されたクロック信号が入力され、当該クロック信号の波形の立ち上がりに合わせて波形が立ち上がり、信号の周期が一定となるワンショットパルス信号を生成するワンショットパルス信号生成部１１０と、ワンショットパルス信号生成部１１０の出力信号を反転するインバータ１１３と、インバータ１１３の出力信号を遅延させる第１遅延回路１１４と、インバータ１１３の出力信号と、第１遅延回路１１４の出力信号との論理積を演算し、出力されるクロック信号のデューティを一定にする論理積回路１１６とを備える。 （もっと読む）

【課題】論理和回路の後段に接続される電子回路でのデューティ比の変動を抑制でき、雑音や電源電圧変動あるいは温度変動に対しても、後段に接続される電子回路を安定に動作させる。
【解決手段】複数の論理信号（Ｘ０、Ｘ１、Ｘ２）入力に対し、すべての論理信号およびそれぞれの否定の組み合わせについての論理積回路群１０と、この論理積回路群１０の出力する論理積信号からあらかじめ設定された組み合わせでの第１の論理和回路２１、２２と、論理積回路群１０の出力する論理積信号のうち、第１の論理和回路２１、２２が論理和を求める対象としていない論理積信号について、その論理和を求める第２の論理和回路２３、２４を有し、第１の論理和回路２１、２２の出力する論理和信号（Ｚ０、Ｚ１）と第２の論理和回路２３、２４の出力する論理和信号（Ｚ０、Ｚ１の否定）とが差動回路３１、３２の差動入力とされる。 （もっと読む）

【課題】パルスの立上がりと立下り遅延時間を独立して調整することのできる遅延回路を備えた信号処理装置を得る。
【解決手段】シリアル接続された複数の信号処理回路と、第１の抵抗と、上記第１の抵抗に直列接続されたダイオードと、上記第１の抵抗とダイオードの直列回路に並列接続された第２の抵抗と、上記第１の抵抗およびダイオードと第２の抵抗の並列回路に接続され、グランドに接地されたキャパシタと、上記並列回路およびキャパシタの後段に接続された増幅器とを有して構成され、上記それぞれの信号処理回路の後段に接続された遅延回路を備える。 （もっと読む）

【目的】 安定化のために、デジタル量を用いる安定化ヘリウム−ネオンレーザの高度の安定度をうるため、デジタルのパルスの形状を正確に揃える手段の提供を行なうと共に、前記安定化のためのデジタル量のパルスの周波数を正確に一定にする手段の提供を行なうことを目的とする。
【構成】
レーザから安定化のために使用出来るデジタル量のパルス周波数を、基準周波数を完全に、しかも安定に一致させるため、ダイオードの順方向の電圧を利用して、正負のパルスの基線を零ボルトにし、さらに、このデジタル量をアナログ量に変換する際、Ｆ／Ｖ変換回路と正負のパルスの電荷をゆっくり積分する回路を並列にして誤差信号の値を完全に零にしている。 （もっと読む）

【課題】 良好な波形を有する信号を生成可能な遅延回路を提供する。
【解決手段】 第１、第２ＰＭＯＳトランジスタＰ１、Ｐ２は、ゲートが第１入力端子１２、第２入力端子１４に接続される。第１ＮＭＯＳトランジスタＮ１は、ゲートが第１入力端子１２に、ドレインが第１ＰＭＯＳトランジスタＰ１のドレインに接続される。第２ＮＭＯＳトランジスタＮ２は、ゲートが第２入力端子１４に、ドレインが第２ＰＭＯＳトランジスタＰ２のドレインに接続される。第３ＮＭＯＳトランジスタＮ３は、ゲートおよびドレインが第１ＰＭＯＳトランジスタＰ１のドレインに接続され、第４ＮＭＯＳトランジスタＮ４は、ゲートおよびドレインが第２ＰＭＯＳトランジスタＰ２のドレインに接続される。第１電流源２０を、第１、第２ＰＭＯＳトランジスタＰ１、Ｐ２のソースに接続し、第２、第３電流源２２、２４を、第１、第４ＮＭＯＳトランジスタＮ１、Ｎ４のソースに接続する。 （もっと読む）

【課題】基準クロック信号/クロック信号間の位相を合致させるように位相制御の遅延ロックループ(DLL)回路で、回路規模縮小化、低消費電力化を図かった、電圧制御可変遅延線（VCDL）を使用するアナログDLL回路を提供
【解決手段】イニシャル信号入力により第1のクロック信号の初期位相設定を行う遅延ロックループ回路で、基準クロック信号位相と第1のクロック信号位相の比較結果に応じた信号を出力の位相比較器と、イニシャル信号入力時に位相比較器出力信号に応じた選択信号を発生の初期位相差検出器と、イニシャル信号入力時に初期位相差検出器からの選択信号で位相が異なる第2のクロック信号中の基準クロック信号に最近接位相の第2のクロックを選択し、第3のクロック信号として出力の初期位相差設定回路と、第3のクロック信号に位相比較器からの信号に応じた位相遅延を付加の第1のクロック信号を出力の電圧制御可変遅延線とを備える遅延ロックループ回路を提供。 （もっと読む）