【課題】ラテラル・バイポーラトランジスタを有する半導体装置であって、エミッタ、コレクタ間の耐圧をより高めることができる半導体装置を提供する。
【解決手段】ＨＣＢＴ１００は、第１の導電層を構成する基板１と、ｎ−ｈｉｌｌ層１１と、素子分離酸化膜６とを備え、ｎ−ｈｉｌｌ層１１は第２の導電層と第３の導電層を含み、第３の導電層は第４の導電層を含み、第４の導電層はエミッタ電極３１Ａと接続し、コレクタ電極３１Ｂをさらに備え、ｎ−ｈｉｌｌ層１１はコレクタ電極３１Ｂと電気的に接続し、少なくとも２つのコレクタ電極３１Ｂを備え、ｎ−ｈｉｌｌ層１１はコレクタ電極３１Ｂと電気的に接続し、少なくとも２つのコレクタ電極３１Ｂは、コレクタ電極３１Ｂ同士を結ぶ直線と、ｎ−ｈｉｌｌ層１１に備わる少なくとも一つの側面の２つの対向する位置を結ぶ直線とが直交する位置にあることを特徴とする。 （もっと読む）

【課題】ＧａＮ系トランジスタを簡便な構造で適切に保護することができる半導体装置及びその製造方法を提供する。
【解決手段】ゲート電極１１０ｇと保護ダイオード用電極１１５ｐとが互いに接続されている。絶縁膜１１３は、所定値以上の電圧がゲート電極１１０ｇに印加された場合にリーク電流を保護ダイオード用電極１１５ｐと電子走行層１０４及び電子供給層１０３との間に流し、所定値は、ＨＥＭＴがオン動作する電圧より高く、ゲート絶縁膜１０９ｇの耐圧よりも低い。 （もっと読む）

【課題】 寄生バイポーラの生成を抑制しつつ、開発遅延を効果的に防止できるＥＳＤ保護検証装置を提供する。
【解決手段】 回路図データを受け付ける回路図データ取得手段１１ａと、回路図データから外部端子を抽出する外部端子抽出手段１１ｂと、回路図データからＥＳＤ保護素子を抽出するＥＳＤ保護素子抽出手段１１ｃと、寄生バイポーラの発生する可能性のある２つの素子間の関係を規定した第１判定条件に基づき、第１判定条件を満たすＥＳＤ保護素子を対象素子として設定する第１判定手段１１ｄと、配置配線処理において、寄生バイポーラの発生しないように設定されたレイアウト条件を満たすように対象素子の配置処理を実行して、レイアウトデータを作成するレイアウト作成手段１１ｅと、レイアウトデータを出力するレイアウトデータ出力手段１１ｆと、を備える。 （もっと読む）

【課題】絶縁ゲート型電界効果トランジスタの導通時および還流ダイオードの導通時のいずれにおいても良好なオン電圧を得ることのできる半導体装置およびその製造方法を提供する。
【解決手段】ＩＧＢＴのｐ型コレクタ領域９と還流ダイオードのｎ型カソード領域１０は、半導体基板２０の第２主面２０ｂに交互に形成されている。裏面電極１４は、ｐ型コレクタ領域９およびｎ型カソード領域１０との双方に接するように第２主面２０ｂ上に形成され、かつ第２主面２０ｂ側から順に積層されたチタン層１１、ニッケル層１２および金層１３を有している。チタン層１１はｐ型コレクタ領域９およびｎ型カソード領域１０の双方にオーミック接触している。 （もっと読む）

【課題】半導体装置において、少なくとも容量素子とトランジスタとを有する回路要素が占める面積を小さくする。
【解決手段】第１のトランジスタと第２のトランジスタと容量素子とを有する半導体装置において、第２のトランジスタよりも上方に第１のトランジスタ及び容量素子を配置する。そして、第１のトランジスタのソース又はドレインの一方と、容量素子の一方の電極とを兼ねる共通電極を設ける。さらに、容量素子の他方の電極を共通電極よりも上方に配置する。 （もっと読む）

【課題】半導体装置の信頼性を向上させる。
【解決手段】スイッチング用のパワーＭＯＳＦＥＴと、そのパワーＭＯＳＦＥＴよりも小面積でかつそのパワーＭＯＳＦＥＴに流れる電流を検知するためのセンスＭＯＳＦＥＴとが１つの半導体チップＣＰＨ内に形成され、この半導体チップＣＰＨはチップ搭載部上に導電性の接合材を介して搭載され、樹脂封止されている。半導体チップＣＰＨの主面において、センスＭＯＳＦＥＴが形成されたセンスＭＯＳ領域ＲＧ２は、センスＭＯＳのソース用のパッドＰＤＨＳ４よりも内側にある。また、半導体チップＣＰＨの主面において、センスＭＯＳ領域ＲＧ２は、パワーＭＯＳＦＥＴが形成された領域に囲まれている。 （もっと読む）

【課題】同一チップ内にショットキーバリアダイオードを備える半導体装置およびその製造技術において、信頼性を向上させる。
【解決手段】ｐ型の半導体基板１の主面Ｓ１上に形成された、ｎ型のｎウェル領域ｗ１ｎと、その中の一部に形成された、ｎウェル領域ｗ１ｎよりも不純物濃度の高いｎ型カソード領域ｎＣａ１と、それを環状に囲むようにして形成されたｐ型ガードリング領域ｐｇと、ｎ型カソード領域ｎＣａ１とｐ型ガードリング領域ｐｇとを一体的に覆い、かつ、それぞれに電気的に接続するようにして形成されたアノード導体膜ＥＡと、ｐ型ガードリング領域ｐｇの外側に分離部２を隔てて形成されたｎ型カソード導通領域ｎＣｂと、これを覆い、かつ、電気的に接続するようにして形成されたカソード導体膜ＥＣとを有し、アノード導体膜ＥＡとｎ型カソード領域ｎＣａ１とはショットキー接続されていることを特徴とする。 （もっと読む）

【課題】同一基板上に酸化物半導体を用いたオフセットトランジスタとオフセットでないトランジスタを形成する。
【解決手段】酸化物半導体層２０２とゲート絶縁物２０３とゲート配線となる第１層配線２０４ａ、第１層配線２０４ｂを形成する。その後、オフセットトランジスタをレジスト２０６で覆い、酸化物半導体層に不純物を導入し、Ｎ型酸化物半導体領域２０７を形成する。その後、第２層配線２０９ａ、第２層配線２０９ｂ、第２層配線２０９ｃを形成する。以上の工程により、オフセットトランジスタとそうでないトランジスタ（アラインドトランジスタ等）を形成することができる。 （もっと読む）

【課題】チップ面積の増加を抑えつつ、金属等からなるゲート電極を有するＭＩＳトランジスタと、抵抗体とを同一基板上に不具合なく形成する。
【解決手段】半導体装置は、半導体基板１上にそれぞれ設けられたＭＩＳトランジスタと抵抗素子とを備える。ＭＩＳトランジスタは、活性領域１ａと、活性領域１ａ上に設けられたゲート絶縁膜１８と、ゲート絶縁膜１８上に設けられたゲート電極１９とを有する。抵抗素子４０は、素子分離領域２上に設けられた抵抗体１０を有しており、ゲート電極１９の少なくとも一部は、抵抗体１０よりも小さな抵抗率を有しており、活性領域１ａ上においてはゲート電極１９の上面を覆っておらず、抵抗体１０の上面を覆っている層間絶縁膜１６がさらに設けられる。 （もっと読む）

【課題】複雑な作製工程を必要とせず、消費電力を抑えることができる信号処理回路の提供する。
【解決手段】入力された信号の位相を反転させて出力する論理素子を２つ（第１の位相反転素子及び第２の位相反転素子）と、第１の選択トランジスタと、第２の選択トランジスタと、を有する記憶素子であって、酸化物半導体層にチャネルが形成されるトランジスタと容量素子との組を２つ（第１のトランジスタと第１の容量素子との組、及び第２のトランジスタと第２の容量素子との組）有する。そして、信号処理回路が有する記憶装置に上記記憶素子を用いる。例えば、信号処理回路が有するレジスタ、キャッシュメモリ等の記憶装置に上記記憶素子を用いる。 （もっと読む）