半導体リレー装置
【課題】ＭＯＳＦＥＴの半導体リレー装置において、低容量、高耐圧の特性を兼ね備え、かつ負荷との双方向の接続を可能とする。
【解決手段】高耐圧用出力ＭＯＳＦＥＴと低耐圧用出力ＭＯＳＦＥＴを１対とする２組の出力部４ａ、４ｂを、各低耐圧用出力ＭＯＳＦＥＴ４２、４３の共通のソース端子に関して互いに対称に構成することにより、各高耐圧用出力ＭＯＳＦＥＴ４１、４４の各ドレインを外部端子４５ａ、４５ｂとする。これにより、外部端子４５ａ、４５ｂの双方向より高電圧を印加可能とし、安全性、利便性を向上すると共に、複数の低容量の低耐圧用出力ＭＯＳＦＥＴ４２、４３の直列接続により、外部端子間を低容量化し、高周波特性を向上することができる。
【解決手段】高耐圧用出力ＭＯＳＦＥＴと低耐圧用出力ＭＯＳＦＥＴを１対とする２組の出力部４ａ、４ｂを、各低耐圧用出力ＭＯＳＦＥＴ４２、４３の共通のソース端子に関して互いに対称に構成することにより、各高耐圧用出力ＭＯＳＦＥＴ４１、４４の各ドレインを外部端子４５ａ、４５ｂとする。これにより、外部端子４５ａ、４５ｂの双方向より高電圧を印加可能とし、安全性、利便性を向上すると共に、複数の低容量の低耐圧用出力ＭＯＳＦＥＴ４２、４３の直列接続により、外部端子間を低容量化し、高周波特性を向上することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号に応答して出力される光信号に基づいて、出力部のＦＥＴをスイッチング動作させる半導体リレー装置に関するものである。
【背景技術】
【０００２】
従来この種の半導体リレー装置としては、例えば、特許文献１に示されるように、２つのＦＥＴが直列に接続され、各ＦＥＴの開放端を入力端子又は出力端子とし、各ＦＥＴをオン、オフするものがある。図８に、このリレー装置の構成を示す。このリレー装置においては、入力信号により発光するＬＥＤ１０１からの光信号を受光素子のフォトダイオードアレイ１０２で受光して所定電圧を発生し、この所定電圧が、放電回路１０３を介してＭＯＳＦＥＴ１０４、１０５のゲート端子とソース端子間に接続されている。この半導体リレー装置では、入力信号により出力用ＭＯＳＦＥＴ１０４、１０５がスイッチング駆動されて、出力部に接続された負荷電流を開閉している。
【０００３】
ところで、出力用ＭＯＳＦＥＴは、通電されない状態のオフ容量が大きい。また、一般に耐圧が大きくなると、ＭＯＳＦＥＴのオフ容量Ｃとオン抵抗Ｒの積（Ｃ×Ｒ）が大きくなる傾向があり、そのため単体のＭＯＳＦＥＴで高耐圧、低容量、低オン抵抗の性能を同時に満たすＭＯＳＦＥＴを得ることは極めて難しい。一方、半導体リレー装置は、高周波負荷及び高電圧負荷に適用するために、低容量性及び高耐圧性が求められる。
【０００４】
このために、上記特許文献１に示された半導体リレー装置では、低容量、低耐圧のＭＯＳＦＥＴ１０４と高容量、高耐圧のＭＯＳＦＥＴ１０５を直列に接続することにより、合成容量を低減させ、低容量、高耐圧の半導体リレー装置を実現している。
【０００５】
しかしながら、上記半導体リレー装置においては、低容量、高耐圧の実現は可能であるが、低耐圧のＭＯＳＦＥＴ１０４の外部端子１０６及び高耐圧のＭＯＳＦＥＴ１０５の外部端子１０７と外部負荷とを接続する際に、外部端子１０６が負荷の高電位側に接続されると、高電圧が低耐圧のＭＯＳＦＥＴ１０４に印加され、低耐圧のＭＯＳＦＥＴ１０４が耐圧破壊される虞があった。この低耐圧のＭＯＳＦＥＴ１０４の耐圧破壊を避けるため、高耐圧のＭＯＳＦＥＴ１０５の外部端子１０７を負荷の高電位側に接続し、低耐圧のＭＯＳＦＥＴ１０４の外部端子１０６を負荷の低電位側に接続する必要があった。
【０００６】
従って、上記半導体リレー装置においては、低容量の半導体リレー装置を形成することはできるが、外部端子１０６、１０７に双方向より高電圧を印加することができなかった。このため、半導体リレー装置の利用において、安全性及びユーザの利便性を欠くという問題があった。
【０００７】
また、他の従来例として、特許文献２に示されるように、高耐圧用ＭＯＳＦＥＴと低耐圧用出力ＭＯＳＦＥＴとを直列に接続し、低耐圧用出力ＭＯＳＦＥＴに微小電流バイパス回路を設け、高耐圧化、低容量化を図った半導体リレー装置が提案されている。しかし、この従来例においても、負荷に接続する２つの外部端子が高耐圧用ＭＯＳＦＥＴ側と低耐圧用出力ＭＯＳＦＥＴ側に存在するため、前記と同様に、外部端子の双方向より高電位を印加できないという問題があった。
【特許文献１】特開平８−２９８４４６号公報
【特許文献２】特開２００４−２８９４１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、上記の問題を解決するためになされたものであり、高耐圧用出力ＭＯＳＦＥＴと低耐圧用出力ＭＯＳＦＥＴの２組の出力部を、各低耐圧用出力ＭＯＳＦＥＴのソース端子を共通にして直列接続し、各高耐圧用出力ＭＯＳＦＥＴの各ドレインを外部端子とすることにより、外部端子の双方向より高電圧を印加可能とし、しかも、複数の低容量の低耐圧用出力ＭＯＳＦＥＴの直列接続による外部端子間の低容量化を図り高周波特性の向上を図った半導体リレー装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために請求項１の発明は、入力信号に応答して光信号を出力する発光素子を設けた入力部と、前記光信号を受光して所定電圧を発生する受光部と、この所定電圧により出力用ＭＯＳＦＥＴをスイッチング制御する電圧制御部と、各出力ソースを共通に互いに直列に接続された一対の出力用ＭＯＳＦＥＴを有する出力部とを備え、前記入力信号に応答して前記出力部を開閉する半導体リレー装置において、前記受光部、前記電圧制御部及び前記出力部を少なくともそれぞれ各２組備え、前記電圧制御部は、充放電制御回路で形成され、該充放電制御回路の高電位側と低電位側には、前記各出力用ＭＯＳＦＥＴのゲートとソースがそれぞれ接続されると共に、前記一対の出力用ＭＯＳＦＥＴは、それぞれ高耐圧用出力ＭＯＳＦＥＴと低耐圧用出力ＭＯＳＦＥＴで構成され、前記各低耐圧用出力ＭＯＳＦＥＴのドレイン間を接続することにより前記２組の出力部を直列接続し、前記各高耐圧用出力ＭＯＳＦＥＴのドレイン端子を外部端子としたものである。
【００１０】
請求項２の発明は、請求項１に記載の半導体リレー装置において、前記入力信号のオフ時に、前記低耐圧用出力ＭＯＳＦＥＴの動作応答時間を遅く、前記高耐圧用出力ＭＯＳＦＥＴの動作応答時間を速くすることにより、前記低耐圧用出力ＭＯＳＦＥＴの立ち下がり速度を高耐圧用出力ＭＯＳＦＥＴの立ち下がり速度より遅くしたものである。
【００１１】
請求項３の発明は、請求項１に記載の半導体リレー装置において、前記入力信号のオン時に、前記低耐圧用出力ＭＯＳＦＥＴの動作応答時間を速く、前記高耐圧用出力ＭＯＳＦＥＴの動作応答時間を遅くすることにより、前記低耐圧用出力ＭＯＳＦＥＴの立ち上がり速度を高耐圧用出力ＭＯＳＦＥＴの立ち上がり速度より速くしたものである。
【００１２】
請求項４の発明は、請求項１に記載の半導体リレー装置において、前記入力信号のオフ時に、前記低耐圧用出力ＭＯＳＦＥＴの動作応答時間を遅く、前記高耐圧用出力ＭＯＳＦＥＴの動作応答時間を速くすることにより、前記低耐圧用出力ＭＯＳＦＥＴの立ち下がり速度を高耐圧用出力ＭＯＳＦＥＴの立ち下がり速度より遅くすると共に、前記入力信号のオン時に、前記低耐圧用出力ＭＯＳＦＥＴの動作応答時間を速く、前記高耐圧用出力ＭＯＳＦＥＴの動作応答時間を遅くすることにより、前記低耐圧用出力ＭＯＳＦＥＴの立ち上がり速度を高耐圧用出力ＭＯＳＦＥＴの立ち上がり速度より速くしたものである。
【００１３】
請求項５の発明は、請求項２に記載の半導体リレー装置において、前記各高耐圧用出力ＭＯＳＦＥＴのゲートと前記各充放電制御回路の高電圧側との間にダイオードと抵抗がそれぞれ並列に接続され、該ダイオードのアノードは前記各高耐圧用出力ＭＯＳＦＥＴのゲートに接続されているものである。
【００１４】
請求項６の発明は、請求項３に記載の半導体リレー装置において、前記各低耐圧用出力ＭＯＳＦＥＴのゲートと前記各充放電制御回路の高電圧側との間にダイオードと抵抗がそれぞれ並列に接続され、前記ダイオードのカソードは前記各低耐圧用出力ＭＯＳＦＥＴのゲートに接続されているものである。
【００１５】
請求項７の発明は、請求項４に記載の半導体リレー装置において、前記各高耐圧用出力ＭＯＳＦＥＴのゲートと前記各充放電制御回路の高電圧側との間にダイオードと抵抗がそれぞれ並列に接続され、該ダイオードのアノードは前記各高耐圧用出力ＭＯＳＦＥＴのゲートに接続されると共に、前記各低耐圧用ＭＯＳＦＥＴのゲートと前記各充放電制御回路の高電圧側との間にダイオードと抵抗がそれぞれ並列に接続され、前記ダイオードのカソードは前記各低耐圧用出力ＭＯＳＦＥＴのゲートに接続されているものである。
【００１６】
請求項８の発明は、請求項１乃至請求項７に記載の半導体リレー装置において、前記外部端子に接続される負荷電圧が、所定の電圧Ｖ１以上において高周波変動し、この高周波変動の最低電位を前記所定の電圧Ｖ１とし、その最高電位を前記電圧Ｖ１に該電圧Ｖ１より小さいある電圧Ｖ２を加えた電圧（Ｖ１＋Ｖ２）である場合、前記出力部の低耐圧用出力ＭＯＳＦＥＴが前記電圧Ｖ２以上の耐圧を持つものである。
【００１７】
請求項９の発明は、請求項８に記載の半導体リレー装置において、前記低耐圧用出力ＭＯＳＦＥＴのドレイン−ソース間に、該低耐圧用ＭＯＳＦＥＴの耐圧以下の耐圧を持つツェナーダイオードを逆並列に備えているものである。
【００１８】
請求項１０の発明は、請求項９に記載の半導体リレー装置において、前記ツェナーダイオードは前記低耐圧用出力ＭＯＳＦＥＴと同一チップに形成され、かつ該低耐圧用出力ＭＯＳＦＥＴのゲート電極材料と同じポリシリコンで形成されているものである。
【発明の効果】
【００１９】
請求項１の発明によれば、高耐圧用出力ＭＯＳＦＥＴと低耐圧用出力ＭＯＳＦＥＴの２組の出力部を、各低耐圧用出力ＭＯＳＦＥＴの共通のソース端子に関して互いに対称に構成しているので、各高耐圧用出力ＭＯＳＦＥＴの各ドレインを外部端子とすることができ、外部端子の双方向より高電圧を印加可能となり、安全性、利便性が向上すると共に、複数の低容量の低耐圧用出力ＭＯＳＦＥＴの直列接続による外部端子間の低容量化により高周波特性が向上する。
【００２０】
請求項２の発明によれば、入力信号によるリレーのオフ時において、低耐圧用出力ＭＯＳＦＥＴを過電圧による破壊から保護することができる。
【００２１】
請求項３の発明によれば、入力信号のオン時において、低耐圧用出力ＭＯＳＦＥＴを過電圧による破壊から保護することができる。
【００２２】
請求項４の発明によれば、入力信号のオフ時及びオン時のいずれにおいても、低耐圧用出力ＭＯＳＦＥＴを過電圧による破壊から保護することができる。
【００２３】
請求項５の発明によれば、入力信号のオフ時において、高耐圧用出力ＭＯＳＦＥＴの動作応答時間の速度を低耐圧用出力ＭＯＳＦＥＴの動作応答時間の速度より遅くすることができるので、低耐圧用出力ＭＯＳＦＥＴを過電圧による破壊から保護することができる。
【００２４】
請求項６の発明によれば、入力信号のオン時において、低耐圧用出力ＭＯＳＦＥＴの動作応答時間の速度を高耐圧用出力ＭＯＳＦＥＴの動作応答時間の速度より遅くすることができるので、低耐圧用出力ＭＯＳＦＥＴを過電圧による破壊から保護することができる。
【００２５】
請求項７の発明によれば、入力信号のオフ及びオン時に対応して、それぞれ低耐圧用出力ＭＯＳＦＥＴ及び高耐圧用出力ＭＯＳＦＥＴの動作応答時間の速度を遅くすることができるので、入力信号によるリレーのオン、オフ時のいずれにおいても低耐圧用出力ＭＯＳＦＥＴを過電圧による破壊から保護することができる。
【００２６】
請求項８の発明によれば、低耐圧用出力ＭＯＳＦＥＴの耐圧を負荷の高周波振幅電圧を超える範囲でかつ必要最小限の耐圧のＭＯＳＦＥＴを選択できるので、オフ容量の小さいＭＯＳＦＥＴを使用でき、高周波特性に優れたリレーを実現することが容易となる。
【００２７】
請求項９の発明によれば、低耐圧用出力ＭＯＳＦＥＴに過電圧が加わった場合に、低耐圧用出力ＭＯＳＦＥＴを破壊する前にツェナーダイオードがブレークダウンするために、過電圧よる低耐圧用出力ＭＯＳＦＥＴの破壊を防ぐことができる。
【００２８】
請求項１０の発明によれば、ツェナーダイオードを作製する工程数を削減することができる。また、ポリシリコンを材料に使用することにより、単結晶シリコンよりも加工プロセス上、高精度なツェナー電圧を得られるので、複数個のツェナーダイオードを形成して、低耐圧用出力ＭＯＳＦＥＴの耐圧以下で必要なツェナー電圧を精度良く得られる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の一実施形態に係る半導体リレー装置について図１及び図２（ａ）、（ｂ）を参照して説明する。本実施形態における半導体リレー装置は、入力信号に応答して光信号を出力する発光素子を設けた入力部１と、光信号を受光して所定電圧を発生する第１及び第２の受光部２ａ、２ｂと、この所定電圧により出力用ＭＯＳＦＥＴをスイッチング制御する第１及び第２の充放電制御回路３ａ、３ｂ（電圧制御回路）と、各出力ソースを共通に互いに直列に接続された一対の出力用ＭＯＳＦＥＴを有する第１及び第２の出力部４ａ、４ｂとを備える。これら一対の出力用ＭＯＳＦＥＴは、それぞれ高耐圧、低オン抵抗、高容量の高耐圧用出力ＭＯＳＦＥＴ４１、４４（以下、高耐圧ＦＥＴという）と、低耐圧、低オン抵抗、低容量の低耐圧用出力ＭＯＳＦＥＴ４２、４３（以下、低耐圧ＦＥＴという）で構成される。また、各低耐圧ＦＥＴ４２、４３のドレイン間を接続することにより、２組の出力部４ａ、４ｂは直列接続され、全体出力部４を構成する。各高耐圧ＦＥＴ４１、４４のドレイン端子は、全体出力部４の外部端子４５ａ、４５ｂとなる。なお、出力用ＭＯＳＦＥＴは、大きな電流を流せるパワーＭＯＳＦＥＴを用い、それらの各パワーＭＯＳＦＥＴのドレイン−ソース間には、逆方向電流を流す逆方向ダイオードが内蔵されている。
【００３０】
入力部１は、発光素子して発光ダイオード１１を有し、入力端子１２からの入力信号により、発光ダイオード１１より光信号を発光する。受光部２ａ、２ｂは、受光素子として太陽電池２１（又はフォトダイオード）を有し、ＬＥＤ１１（発光ダイオード）より光信号を受光して、光起電力を誘起し、所定電圧を発生する。
【００３１】
充放電制御回路３ａ、３ｂは、電圧制御用のデプレッション型（ノーマリオフ）のＭＯＳＦＥＴ３１及びエンハンスメント型（ノーマリオン）のＭＯＳＦＥＴ３２と、抵抗３３とを備え、ＭＯＳＦＥＴ３１のドレインとゲートは、受光部２ａ、２ｂの高電位側と低電位側にそれぞれ接続される。ＭＯＳＦＥＴ３２のドレインとソースは、ＭＯＳＦＥＴ３１のソースとゲートにそれぞれ接続されると共に、抵抗Ｒ３３で短絡され、そのドレインとゲートは、短絡接続される。
【００３２】
充放電制御回路３ａ、３ｂにおいて、受光部２ａ、２ｂからの所定電圧が、ＭＯＳＦＥＴ３１のドレインとゲートに加えられると、ＭＯＳＦＥＴ３２がオフからオンになり、ＭＯＳＦＥＴ３１がオンからオフになる。この時、第１の出力部４ａ及び第２の出力部４ｂの各高耐圧ＦＥＴ４１、４４及び低耐圧ＦＥＴ４２、４３のゲート、ソース間に電位差が発生し、ゲートが充電され、上記各ＦＥＴ４１〜４４が駆動する。次に、ＬＥＤ１１からの光信号が遮断されると、上記と同様にして、ＭＯＳＦＥＴ３２がオンからオフとなり、ＭＯＳＦＥＴ３１がオフからオンとなる。これにより、各ＦＥＴ４１〜４４のゲート、ソース間に電位差が消失し、ゲートが放電され、各ＦＥＴ４１〜４４がオフ状態となる。この充放電制御回路３ａ、３ｂを設けたことにより、各ＦＥＴ４１〜４４の充放電の切替をスムーズに行うことができる。
【００３３】
第１及び第２の出力部４ａ、４ｂにおいて、出力用ＭＯＳＦＥＴは、パワーＭＯＳＦＥＴより成り、それらの各パワーＭＯＳＦＥＴのドレイン−ソース間には、逆過電圧からＦＥＴを保護する逆方向ダイオードが内蔵されている。一般にパワーＭＯＳＦＥＴは、入力信号がオンにより発生した所定電圧に基づき、充放電制御回路からの制御電圧が各ＦＥＴ４１〜４４のゲートとソース間に加えられると、各ＦＥＴ４１〜４４は導通状態となり、外部端子４５ａと４５ｂ間は導通され、リレーが閉じられる。入力信号がオフになると、充放電制御回路からの制御電圧が無くなり、各ＦＥＴ４１〜４４は非導通状態となり、外部端子４５ａと４５ｂ間は遮断され、リレーが開放される。
【００３４】
上記全体出力部４において、高耐圧ＦＥＴ４１、４４のオフ耐圧をＶ１、オフ容量をＣ１、オン抵抗をＲ１とし、低耐圧ＦＥＴ４２、４３のオフ耐圧をＶ２、オフ容量をＣ２、オン抵抗をＲ２とし、Ｖ１≫Ｖ２、Ｃ１≫Ｃ２、Ｒ１≒Ｒ２であるとする。図１に示される全体出力部４では、出力用ＭＯＳＦＥＴとして、ドレイン、ソース間に逆方向ダイオードを内臓するパワーＭＯＳＦＥＴを用いている。端子間耐圧ＶｔはＶ１≫Ｖ２より、
Ｖｔ＝Ｖ１＋Ｖ２≒Ｖ１
端子間容量Ｃｔは、Ｃ１≫Ｃ２より、
Ｃｔ＝（Ｃ１・Ｃ２）／（２・Ｃ１＋２・Ｃ２）≒０．５・Ｃ２、
端子間オン抵抗Ｒｔは、
Ｒｔ＝２（Ｒ１＋Ｒ２）、
となる。このように、端子間容量Ｃｔは、高い方の耐圧Ｖ１でほぼ決まるので、高耐圧を維持でき、端子間容量Ｃｔは、低容量の低耐圧ＦＥＴが２個直列に挿入されているため従来の半分の低容量となり、Ｃ×Ｒの値を小さくすることが可能となる。これにより、高耐圧、低容量、低オン抵抗の半導体リレー装置を得ることができる。
【００３５】
また、全体出力部４においては、一対の高耐圧ＦＥＴと低耐圧ＦＥＴを持つ第１の出力部４ａと第２の出力部４ｂが逆直列に接続され、外部端子４５ａと４５ｂは共に、高耐圧ＦＥＴ４１、４４のドレイン端子となるように構成されている。これにより、半導体リレー装置の両端子は共に高耐圧ＦＥＴ４２、４４に接続される。そして、第１、第２の出力部４ａ、４ｂは低耐圧ＦＥＴ４２、４３の接続点に対して対称となっているので、半導体リレー装置の外部端子４５ａと４５ｂと負荷との接続に際して、接続の方向性がなくなり、負荷電圧の高電圧側、低電圧側のいずれに接続しても、低耐圧ＦＥＴ４２、４３を耐圧破壊を防御することができる。
【００３６】
上記のように、本実施形態によれば、高耐圧、低容量、低オン抵抗の全体出力部４を形成することが可能となり、高周波特性に優れた高耐圧の半導体リレー装置を実現することができると共に、負荷接続の双方向性を可能とし、半導体リレー装置の安全性と、ユーザの利便性を向上することができる。
【００３７】
また、本回路構成において、低耐圧ＦＥＴは、高集積性を持つＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）ウエハを用いて作製することによって、従来品と比較して、さらにＣ×Ｒを小さく形成することができる。さらに、低耐圧ＦＥＴを同一チップにて形成することにより低コスト化が可能となる。また、二つの受光部２ａ、２ｂ、充放電制御回路３ａ、３ｂとを同一チップに形成し、かつ、これらの回路と低耐圧ＦＥＴとを同一チップにより形成することによって、さらに低コスト化が可能である。
【００３８】
次に、本発明の第２の実施形態に係る半導体リレー装置について図２、図（３）を参照して説明する。本実施形態は、上記第１の実施形態の構成において、各低耐圧ＦＥＴ４２、４３のゲート端子と各充放電制御回路３ａ、３ｂの高電圧側との間にダイオード４６ａと抵抗４７ａをそれぞれ並列に接続し、ダイオード４６ａのカソード端子を各低耐圧ＦＥＴ４２、４３のゲート端子に接続したものである。図２に示した本実施形態において、上記第１の実施形態の部材と同等部材には同一符号を付し、重複説明は省く（以下、同様）。
【００３９】
本実施形態の回路構成において、充放電制御回路３ａ、３ｂの高電圧側と低耐圧ＦＥＴ４２、４３のゲート端子との間に、ダイオード４６ａ、抵抗４７ａの並列回路及びダイオード４６ｂ、抵抗４７ｂの並列回路がそれぞれ挿入されている。この回路構成では、入力信号のオン時に、受光部３ａ、３ｂからの所定電圧がダイオード４６ａ、４６ｂと抵抗４７ａ、４７ｂの各並列回路を介して高耐圧ＭＯＳＦＥＴ４１、４４に印加される。この時、各ダイオード４６ａ、４６ｂが順方向接続となるため導通し、その電圧は各ゲート端子に直接印加される。一方、入力信号のオフ時は、各ダイオード４６ａ、４６ｂが逆方向接続となるため、非導通となり、所定電圧が抵抗４７ａ、４７ｂを介して各ゲート端子に接続される。そして、これら抵抗４７ａ、４７ｂと高耐圧ＭＯＳＦＥＴ４１、４４の入力容量により、高耐圧ＦＥＴ４１、４４のゲート電圧が遅延される。このため、低耐圧ＦＥＴ４２、４３の立ち下がりの速さが高耐圧ＦＥＴ４１、４４より遅くなる。
【００４０】
図３（ａ）、（ｂ）を参照して、高耐圧ＦＥＴ４１及び低耐圧ＦＥＴ４２の立ち上がり、立ち下がりの動作応答時間の様子を説明する。高耐圧ＦＥＴ４４及び低耐圧ＦＥＴ４３についても同様であるので、高耐圧ＦＥＴ４１及び低耐圧ＦＥＴ４２についてのみ説明する。図３（ａ）は、ダイオード４６ａと抵抗４７ａの並列回路が無い場合の立ち上がり、立ち下がりの動作応答時間の状態を示し、（ｂ）は、同並列回路が有る場合の同様の状態を示す。図３（ａ）において、入力信号は立ち上がりの時間ｔ１でオンし、立ち下がりの時間ｔ７でオフするとする。これに対応して、低耐圧ＦＥＴ４２は、入力容量のため時間ｔ１より少し遅れて時間ｔ２でオンし、入力信号の立ち下がりの時間ｔ７とほぼ同時にオフする。また、高耐圧ＦＥＴ４１は、入力容量がさらに大きいため、そのオン時間ｔ３及びオフ時間ｔ６は共に、それぞれ低耐圧ＦＥＴ４２のオン時間ｔ２及びオフ時間ｔ５より遅くなる。
【００４１】
上記回路構成の高耐圧ＦＥＴ４１と低耐圧ＦＥＴ４２において、各ＦＥＴとも非導通時にオフ耐圧が掛かる。特に、低耐圧ＦＥＴ４２の非導通時に、直列接続されている高耐圧ＦＥＴ４１が導通状態であると、外部端子の負荷電圧がほぼ全て低耐圧ＦＥＴ４２に印加されるので、低耐圧ＦＥＴ４２は過電圧が掛かり耐圧破壊される虞がある。このため、低耐圧ＦＥＴ４２は、高耐圧ＦＥＴ４１より速くオンし、かつ遅くオフすることが必要である。すなわち、高耐圧ＦＥＴ４１のオン状態では、それ以前に低耐圧ＦＥＴ４２がオン状態であることが必要である。しかしながら、図３（ａ）の点線で囲んだＡ部に示されるように、通常、低耐圧ＦＥＴは、高耐圧ＦＥＴより低容量なので、オフの動作応答時間が高耐圧ＦＥＴより速くなる。このため、入力信号の立ち下がりにおいて、低耐圧ＦＥＴは高耐圧ＦＥＴのオン状態において速くオフするので耐圧過剰となり破壊される虞があった。
【００４２】
これに対し、図３（ｂ）の点線で囲んだＡ１部に示されるように、ダイオード４６ａと抵抗４７ａをゲート端子側に接続したことにより、低耐圧ＦＥＴ４２は、高耐圧ＦＥＴ４１より、オフ時間を遅くすることができる。これにより、入力信号の立ち下がり時には、低耐圧ＦＥＴ４２は、高耐圧ＦＥＴより遅くオフするようにできるので耐圧過剰による破壊を防ぐことができる。
【００４３】
上記のように本実施形態では、ダイオード４６ａ、４６ｂと抵抗４７ａ、４７ｂによる簡単な並列回路の導入により、入力信号の立ち上がり時に、低耐圧ＦＥＴ４２、４３の動作応答時間を遅く、高耐圧ＦＥＴ４１、４４の動作応答時間を速くすることにより、低耐圧ＦＥＴ４２、４３のオフの速度を高耐圧ＦＥＴ４１、４４のオフの速度より遅くし、低耐圧ＦＥＴ４２、４３を過電圧の耐圧破壊から保護することができる。
【００４４】
次に、本発明の第３の実施形態に係る半導体リレー装置について図４（ａ）、（ｂ）を参照して説明する。本実施形態は、上記第１の実施形態の構成において、各高耐圧ＦＥＴ４１、４４のゲート端子と各充放電制御回路３ａ、３ｂの高電圧側との間にダイオード４８ａと抵抗４９ａ）をそれぞれ並列に接続し、ダイオード４８ａ、４８ｂのアノード端子を各高耐圧ＦＥＴ４１、４４のゲート端子に接続したものである。
【００４５】
本実施形態において、図４（ａ）に示すように、ダイオード４８ａと抵抗４９ａの並列回路、及びダイオード４８ｂと抵抗４９ｂの並列回路がそれぞれ各高耐圧ＦＥＴ４１、４４のゲート端子に接続されている。この回路構成において、入力信号のオン時に、所定電圧は、ダイオード４８ａ、４８ｂと抵抗４９ａ、４９ｂの各並列回路を介して高耐圧ＦＥＴ４１、４４に印加されるが、各ダイオード４８ａ、４８ｂが逆方向接続となるため非導通となり、所定電圧は、抵抗４７ａ、４７ｂを介して高耐圧ＦＥＴ４１、４４の各ゲート端子に印加される。各ゲート端子のゲート電圧は、抵抗４７ａ、４７ｂと高耐圧ＦＥＴ４１、４４の入力容量により遅延される。このため、高耐圧ＦＥＴ４１、４２のオンの速さが低耐圧ＦＥＴ４２、４３より遅くなる。
【００４６】
ここで、本実施形態の低耐圧ＦＥＴと高耐圧ＦＥＴの動作応答時間の様子を図４（ｂ）に示す。図４（ｂ）の点線で囲まれたＢ１部に示されるように、入力信号が入力されると、まず、低耐圧ＦＥＴ４２が時間ｔ２でオン状態になり、その後、高耐圧ＦＥＴ４１が、時間ｔ３よりさらに遅い時間ｔ４でオンされる。
【００４７】
ところで、上記ダイオード４８ａと抵抗４９ａの並列回路が存在しない場合は、前記図３（ａ）の点線で囲まれたＢ部に示されたように、低耐圧ＦＥＴ４２は、高耐圧ＦＥＴ４１より先にオン状態にあり、オフ状態である高耐圧ＦＥＴ４１によって負荷側の電流がせき止められているので、一般には過電圧が印加されて破壊される可能性は低いと考えられる。
【００４８】
しかしながら、温度特性、ならびに半導体素子の特性のばらつきを考慮した場合、低耐圧ＦＥＴ４２が高耐圧ＦＥＴ４１に比べ、動作時間が遅くなってしまう可能性は否定できない。これに対し、ダイオードと抵抗の並列回路を導入することにより、高耐圧ＦＥＴ４１のオン時間を時間ｔ３から時間ｔ４へさらに遅延時間を延ばすことができるので、高耐圧ＦＥＴ４１の動作時間を、低耐圧ＦＥＴ４２に比べて確実に遅くすることができる。すなわち、各ＦＥＴのゲートを充電する信号入力時にはダイオード４８ａに並列の抵抗４９ａが動作を遅延させ、遮断時にはダイオード４８ａによって素早く放電されるため、高耐圧ＦＥＴ４１の立ち上がり動作応答時間のみを遅くすることができる。これにより、従来に比べて、オン時に低耐圧ＦＥＴ４２が破壊される危険性をさらに低減することができる。
【００４９】
次に、本発明の第４の実施形態に係る半導体リレー装置について図５（ａ）、（ｂ）を参照して説明する。本実施形態は、上記第１の実施形態の構成において、高耐圧ＦＥＴ４１、４４及び低耐圧ＦＥＴ４２、４３のゲート端子と各充放電制御回路３ａ、３ｂの高電圧側との間にダイオードと抵抗の並列回路を挿入し、高耐圧ＦＥＴ４１、４４のゲート端子には、ダイオードのアノード側を接続し、低耐圧ＦＥＴ４２、４３のゲート端子には、ダイオードのカソード側を接続したものである。
【００５０】
図５（ａ）において、ダイオード４６ａ、４６ｂと抵抗４７ａ、４７ｂによるダイオード・抵抗並列回路が各充放電制御回路３ａ、３ｂの高電圧側と低耐圧ＦＥＴ４２、４３のゲート端子との間にそれぞれ接続され、各ダイオード４６ａ、４６ｂのカソード側が各低耐圧ＦＥＴ４２、４３のゲート端子に接続される。同時に、ダイオード４８ａ、４８ｂと抵抗４９ａ、４９ｂによるダイオード・抵抗の並列回路が各高耐圧ＦＥＴ４１、４４のゲート端子と各充放電制御回路３ａ、３ｂの高電圧側との間にそれぞれ接続され、ダイオード４８ａ、４８ｂのアノード側は各高耐圧ＦＥＴ４１、４４のゲート端子側に接続されている。
【００５１】
本実施形態の入力信号による高耐圧ＦＥＴ４１、４４と低耐圧ＦＥＴ４２、４３の動作応答時間の関係を図５（ｂ）に示す。ダイオード４６ａ、４６ｂ、４８ａ、４８ｂと抵抗４７ａ、４７ｂ、４９ａ、４９ｂの導入により、入力信号のオン、オフ時に、各高耐圧ＦＥＴのオンと各低耐圧ＦＥＴのオフの各動作応答時間をそれぞれ遅くすることができる。すなわち、図５（ｂ）の点線で囲まれたＢ２部、Ａ２部に示されるように、入力信号がオン時には、高耐圧ＦＥＴ４１、４４のオンの動作応答時間が時間ｔ２から時間ｔ３に遅延され、入力信号がオフ時には、低耐圧ＦＥＴ４２、４３のオフ時間が時間ｔ６から時間ｔ７まで遅延される。このように、入力信号のオン時、オフ時とも、低耐圧ＦＥＴ４２、４３の動作時間範囲内に高耐圧ＦＥＴ４１、４４の動作時間が存在するようにできるので、高耐圧ＦＥＴ４１、４４のオン時に、低耐圧ＦＥＴ４２、４３のオフ状態を無くすことができる。これにより、低耐圧ＦＥＴ４２、４３を高電圧による破壊から守ることができる。
【００５２】
次に、本発明の第５の実施形態に係る半導体リレー装置について図６を参照して説明する。本実施形態は、特に図示しないが、上述の各実施形態において、外部端子に接続される負荷電圧が、所定の電圧Ｖ１以上において高周波変動し、この高周波変動の最低電位を所定電圧Ｖ１とし、その最高電位を電圧Ｖ１に電圧Ｖ１より小さいある電圧Ｖ２を加えた電圧（Ｖ１＋Ｖ２）であるとする場合、出力部の低耐圧ＦＥＴが電圧Ｖ２以上の耐圧を持つものである。
【００５３】
本実施形態において、外部端子４５ａ、４５ｂ間の耐圧Ｖは、高耐圧ＦＥＴの耐圧をＶ１とし、低耐圧ＦＥＴの耐圧をＶ２とすると、（Ｖ１＋Ｖ２）となる。従って、図６に示すように、負荷電流が負荷の所定電位（Ｖａとする）以上において高周波動作しており、例えば、高周波変動の振幅（Ｖｂとする）を１０Ｖとし、負荷の所定電位Ｖａを２００Ｖとして、高周波変動の振幅１０Ｖが所定電位２００Ｖに重畳されているような波形を持つ場合、低耐圧ＦＥＴの耐圧Ｖ２を高周波変動の振幅１０Ｖ以上程度にすることができる。前述のように、ＭＯＳＦＥＴのオフ容量は、小さいことが望まれるので、必要とされる耐圧が小さければ小さいほど良い。そのため、高周波変動の振幅Ｖｂを超える範囲において、低耐圧ＦＥＴの耐圧Ｖ２をできるだけ小さくする方が良い。本実施形態によれば、必要最小限の耐圧のＭＯＳＦＥＴを選択できるので、オフ容量の小さいＭＯＳＦＥＴを使用でき、高周波特性に優れたリレーを実現することが容易となる。
【００５４】
次に、本発明の第６の実施形態に係る半導体リレー装置について図７を参照して説明する。本実施形態は、低耐圧ＦＥＴ４２、４３のドレイン−ソース間に、低耐圧ＦＥＴ４２、４３の耐圧以下の耐圧を持つツェナーダイオード５ａ、５ｂを逆並列に備えている
【００５５】
本実施形態によれば、低耐圧ＦＥＴ４２、４３と逆並列にツェナーダイオード５ａ、５ｂを形成し、かつそのツェナーダイオード５ａ、５ｂが前記図６の高周波振動の振幅電圧Ｖ２以上であって、低耐圧ＦＥＴ４２、４３の耐圧以下のツェナー電圧を持つ。これにより、低耐圧ＦＥＴ４２、４３に過電圧が印加された場合に、低耐圧ＦＥＴ４２、４３をブレークダウンさせずにツェナーダイオード５ａ、５ｂがブレークダウンするために、過電圧による低耐圧ＦＥＴ４２、４３の破壊を防ぐことができる。
【００５６】
次に、本発明の第７の実施形態に係る半導体リレー装置について説明する。本実施形態は、前記第６の実施形態において、ツェナーダイオード５ａ、５ｂが低耐圧ＦＥＴ４２、４３と同一チップに形成され、かつ低耐圧ＦＥＴ４２、４３のゲート電極材料と同じポリシリコンで形成されているものである。
【００５７】
本実施形態においては、ツェナーダイオード５ａ、５ｂは、低耐圧ＦＥＴ４２、４３と同一チップにて形成されるので、作製時に低耐圧ＦＥＴのゲート電極材料であるポリシリコンで同時に形成することができる。従って、ツェナーダイオード５ａ、５ｂの半導体製造プロセスの工程数を削減することができる。また、加工性の良いポリシリコンを材料に使用することにより、単結晶シリコンよりも高精度にツェナー電圧を決定できる。このため、ツェナーダイオード５ａ、５ｂを複数直列に接続して、高耐圧のツェナーダイオードアレイを精度良く形成することができる。これにより、ツェナーダイオードアレイの電圧を、高周波振動の振幅電圧以上で、かつ低耐圧ＦＥＴ４２、４３の耐圧以下に精度よく形成でき、低耐圧ＦＥＴ４２、４３の耐圧電圧を必要以上に大きくすることなく、低耐圧ＦＥＴ４２、４３の耐圧保護作用を得ることができる。
【００５８】
上述した各種実施形態に係る半導体リレー装置によれば、高耐圧用出力ＭＯＳＦＥＴと低耐圧用出力ＭＯＳＦＥＴの２組の出力部４ａ、４ｂを、各低耐圧用出力ＭＯＳＦＥＴ４２、４３の共通のソース端子に関して互いに対称に構成することにより、各高耐圧用出力ＭＯＳＦＥＴ４１、４４の各ドレインを外部端子４５ａ、４５ｂすることができ、外部端子４５ａ、４５ｂの双方向よりの高電圧を印加可能とし、安全性、利便性が向上すると共に、複数の低容量の低耐圧用出力ＭＯＳＦＥＴ４２、４３の直列接続により外部端子間容量を小さくして高周波特性を向上することができる。これにより、低容量、高耐圧の特性を兼ね備え、かつ負荷の電位の高低に関係なく双方向の接続が可能な、高性能で、高い安全性と利便性の半導体リレー装置を得ることができる。
【図面の簡単な説明】
【００５９】
【図１】本発明の第１の実施形態に係る半導体リレー装置の回路構成図。
【図２】本発明の第２の実施形態に係る半導体リレー装置の回路構成図。
【図３】上記装置における各出力用ＭＯＳＦＥＴのオン、オフの動作応答時間の相対的遅延関係を示す図。
【図４】（ａ）は、本発明の第３の実施形態に係る半導体リレー装置の回路構成図、（ｂ）は同装置における各出力用ＭＯＳＦＥＴのオン、オフの動作応答時間の相対的遅延関係を示す図。
【図５】（ａ）は、本発明の第４の実施形態に係る半導体リレー装置の回路構成図、（ｂ）は同装置における各出力用ＭＯＳＦＥＴのオン、オフの動作応答時間の相対的遅延関係を示す図。
【図６】高周波振動の振幅が重畳された負荷電圧の波形を示す図。
【図７】本発明の第６の実施形態に係る半導体リレー装置の回路構成図。
【図８】従来の半導体リレー装置の回路構成図。
【符号の説明】
【００６０】
１ 発光部
１１ 発光ダイオード（発光素子）
２ 受光部
３ 充放電制御回路（電圧制御部）
４ 出力部
４ａ、４ｂ 第１、第２出力部
４１、４４ 高耐圧用出力ＭＯＳＦＥＴ
４２、４３ 低耐圧用出力ＭＯＳＦＥＴ
４５ａ、４５ｂ 外部端子
４６ａ、４６ｂ、４８ａ、４８ｂ ダイオード
４７ａ、４７ｂ、４９ａ、４９ｂ 抵抗
５ａ、５ｂ ツェナーダイオード
【技術分野】
【０００１】
本発明は、入力信号に応答して出力される光信号に基づいて、出力部のＦＥＴをスイッチング動作させる半導体リレー装置に関するものである。
【背景技術】
【０００２】
従来この種の半導体リレー装置としては、例えば、特許文献１に示されるように、２つのＦＥＴが直列に接続され、各ＦＥＴの開放端を入力端子又は出力端子とし、各ＦＥＴをオン、オフするものがある。図８に、このリレー装置の構成を示す。このリレー装置においては、入力信号により発光するＬＥＤ１０１からの光信号を受光素子のフォトダイオードアレイ１０２で受光して所定電圧を発生し、この所定電圧が、放電回路１０３を介してＭＯＳＦＥＴ１０４、１０５のゲート端子とソース端子間に接続されている。この半導体リレー装置では、入力信号により出力用ＭＯＳＦＥＴ１０４、１０５がスイッチング駆動されて、出力部に接続された負荷電流を開閉している。
【０００３】
ところで、出力用ＭＯＳＦＥＴは、通電されない状態のオフ容量が大きい。また、一般に耐圧が大きくなると、ＭＯＳＦＥＴのオフ容量Ｃとオン抵抗Ｒの積（Ｃ×Ｒ）が大きくなる傾向があり、そのため単体のＭＯＳＦＥＴで高耐圧、低容量、低オン抵抗の性能を同時に満たすＭＯＳＦＥＴを得ることは極めて難しい。一方、半導体リレー装置は、高周波負荷及び高電圧負荷に適用するために、低容量性及び高耐圧性が求められる。
【０００４】
このために、上記特許文献１に示された半導体リレー装置では、低容量、低耐圧のＭＯＳＦＥＴ１０４と高容量、高耐圧のＭＯＳＦＥＴ１０５を直列に接続することにより、合成容量を低減させ、低容量、高耐圧の半導体リレー装置を実現している。
【０００５】
しかしながら、上記半導体リレー装置においては、低容量、高耐圧の実現は可能であるが、低耐圧のＭＯＳＦＥＴ１０４の外部端子１０６及び高耐圧のＭＯＳＦＥＴ１０５の外部端子１０７と外部負荷とを接続する際に、外部端子１０６が負荷の高電位側に接続されると、高電圧が低耐圧のＭＯＳＦＥＴ１０４に印加され、低耐圧のＭＯＳＦＥＴ１０４が耐圧破壊される虞があった。この低耐圧のＭＯＳＦＥＴ１０４の耐圧破壊を避けるため、高耐圧のＭＯＳＦＥＴ１０５の外部端子１０７を負荷の高電位側に接続し、低耐圧のＭＯＳＦＥＴ１０４の外部端子１０６を負荷の低電位側に接続する必要があった。
【０００６】
従って、上記半導体リレー装置においては、低容量の半導体リレー装置を形成することはできるが、外部端子１０６、１０７に双方向より高電圧を印加することができなかった。このため、半導体リレー装置の利用において、安全性及びユーザの利便性を欠くという問題があった。
【０００７】
また、他の従来例として、特許文献２に示されるように、高耐圧用ＭＯＳＦＥＴと低耐圧用出力ＭＯＳＦＥＴとを直列に接続し、低耐圧用出力ＭＯＳＦＥＴに微小電流バイパス回路を設け、高耐圧化、低容量化を図った半導体リレー装置が提案されている。しかし、この従来例においても、負荷に接続する２つの外部端子が高耐圧用ＭＯＳＦＥＴ側と低耐圧用出力ＭＯＳＦＥＴ側に存在するため、前記と同様に、外部端子の双方向より高電位を印加できないという問題があった。
【特許文献１】特開平８−２９８４４６号公報
【特許文献２】特開２００４−２８９４１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、上記の問題を解決するためになされたものであり、高耐圧用出力ＭＯＳＦＥＴと低耐圧用出力ＭＯＳＦＥＴの２組の出力部を、各低耐圧用出力ＭＯＳＦＥＴのソース端子を共通にして直列接続し、各高耐圧用出力ＭＯＳＦＥＴの各ドレインを外部端子とすることにより、外部端子の双方向より高電圧を印加可能とし、しかも、複数の低容量の低耐圧用出力ＭＯＳＦＥＴの直列接続による外部端子間の低容量化を図り高周波特性の向上を図った半導体リレー装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために請求項１の発明は、入力信号に応答して光信号を出力する発光素子を設けた入力部と、前記光信号を受光して所定電圧を発生する受光部と、この所定電圧により出力用ＭＯＳＦＥＴをスイッチング制御する電圧制御部と、各出力ソースを共通に互いに直列に接続された一対の出力用ＭＯＳＦＥＴを有する出力部とを備え、前記入力信号に応答して前記出力部を開閉する半導体リレー装置において、前記受光部、前記電圧制御部及び前記出力部を少なくともそれぞれ各２組備え、前記電圧制御部は、充放電制御回路で形成され、該充放電制御回路の高電位側と低電位側には、前記各出力用ＭＯＳＦＥＴのゲートとソースがそれぞれ接続されると共に、前記一対の出力用ＭＯＳＦＥＴは、それぞれ高耐圧用出力ＭＯＳＦＥＴと低耐圧用出力ＭＯＳＦＥＴで構成され、前記各低耐圧用出力ＭＯＳＦＥＴのドレイン間を接続することにより前記２組の出力部を直列接続し、前記各高耐圧用出力ＭＯＳＦＥＴのドレイン端子を外部端子としたものである。
【００１０】
請求項２の発明は、請求項１に記載の半導体リレー装置において、前記入力信号のオフ時に、前記低耐圧用出力ＭＯＳＦＥＴの動作応答時間を遅く、前記高耐圧用出力ＭＯＳＦＥＴの動作応答時間を速くすることにより、前記低耐圧用出力ＭＯＳＦＥＴの立ち下がり速度を高耐圧用出力ＭＯＳＦＥＴの立ち下がり速度より遅くしたものである。
【００１１】
請求項３の発明は、請求項１に記載の半導体リレー装置において、前記入力信号のオン時に、前記低耐圧用出力ＭＯＳＦＥＴの動作応答時間を速く、前記高耐圧用出力ＭＯＳＦＥＴの動作応答時間を遅くすることにより、前記低耐圧用出力ＭＯＳＦＥＴの立ち上がり速度を高耐圧用出力ＭＯＳＦＥＴの立ち上がり速度より速くしたものである。
【００１２】
請求項４の発明は、請求項１に記載の半導体リレー装置において、前記入力信号のオフ時に、前記低耐圧用出力ＭＯＳＦＥＴの動作応答時間を遅く、前記高耐圧用出力ＭＯＳＦＥＴの動作応答時間を速くすることにより、前記低耐圧用出力ＭＯＳＦＥＴの立ち下がり速度を高耐圧用出力ＭＯＳＦＥＴの立ち下がり速度より遅くすると共に、前記入力信号のオン時に、前記低耐圧用出力ＭＯＳＦＥＴの動作応答時間を速く、前記高耐圧用出力ＭＯＳＦＥＴの動作応答時間を遅くすることにより、前記低耐圧用出力ＭＯＳＦＥＴの立ち上がり速度を高耐圧用出力ＭＯＳＦＥＴの立ち上がり速度より速くしたものである。
【００１３】
請求項５の発明は、請求項２に記載の半導体リレー装置において、前記各高耐圧用出力ＭＯＳＦＥＴのゲートと前記各充放電制御回路の高電圧側との間にダイオードと抵抗がそれぞれ並列に接続され、該ダイオードのアノードは前記各高耐圧用出力ＭＯＳＦＥＴのゲートに接続されているものである。
【００１４】
請求項６の発明は、請求項３に記載の半導体リレー装置において、前記各低耐圧用出力ＭＯＳＦＥＴのゲートと前記各充放電制御回路の高電圧側との間にダイオードと抵抗がそれぞれ並列に接続され、前記ダイオードのカソードは前記各低耐圧用出力ＭＯＳＦＥＴのゲートに接続されているものである。
【００１５】
請求項７の発明は、請求項４に記載の半導体リレー装置において、前記各高耐圧用出力ＭＯＳＦＥＴのゲートと前記各充放電制御回路の高電圧側との間にダイオードと抵抗がそれぞれ並列に接続され、該ダイオードのアノードは前記各高耐圧用出力ＭＯＳＦＥＴのゲートに接続されると共に、前記各低耐圧用ＭＯＳＦＥＴのゲートと前記各充放電制御回路の高電圧側との間にダイオードと抵抗がそれぞれ並列に接続され、前記ダイオードのカソードは前記各低耐圧用出力ＭＯＳＦＥＴのゲートに接続されているものである。
【００１６】
請求項８の発明は、請求項１乃至請求項７に記載の半導体リレー装置において、前記外部端子に接続される負荷電圧が、所定の電圧Ｖ１以上において高周波変動し、この高周波変動の最低電位を前記所定の電圧Ｖ１とし、その最高電位を前記電圧Ｖ１に該電圧Ｖ１より小さいある電圧Ｖ２を加えた電圧（Ｖ１＋Ｖ２）である場合、前記出力部の低耐圧用出力ＭＯＳＦＥＴが前記電圧Ｖ２以上の耐圧を持つものである。
【００１７】
請求項９の発明は、請求項８に記載の半導体リレー装置において、前記低耐圧用出力ＭＯＳＦＥＴのドレイン−ソース間に、該低耐圧用ＭＯＳＦＥＴの耐圧以下の耐圧を持つツェナーダイオードを逆並列に備えているものである。
【００１８】
請求項１０の発明は、請求項９に記載の半導体リレー装置において、前記ツェナーダイオードは前記低耐圧用出力ＭＯＳＦＥＴと同一チップに形成され、かつ該低耐圧用出力ＭＯＳＦＥＴのゲート電極材料と同じポリシリコンで形成されているものである。
【発明の効果】
【００１９】
請求項１の発明によれば、高耐圧用出力ＭＯＳＦＥＴと低耐圧用出力ＭＯＳＦＥＴの２組の出力部を、各低耐圧用出力ＭＯＳＦＥＴの共通のソース端子に関して互いに対称に構成しているので、各高耐圧用出力ＭＯＳＦＥＴの各ドレインを外部端子とすることができ、外部端子の双方向より高電圧を印加可能となり、安全性、利便性が向上すると共に、複数の低容量の低耐圧用出力ＭＯＳＦＥＴの直列接続による外部端子間の低容量化により高周波特性が向上する。
【００２０】
請求項２の発明によれば、入力信号によるリレーのオフ時において、低耐圧用出力ＭＯＳＦＥＴを過電圧による破壊から保護することができる。
【００２１】
請求項３の発明によれば、入力信号のオン時において、低耐圧用出力ＭＯＳＦＥＴを過電圧による破壊から保護することができる。
【００２２】
請求項４の発明によれば、入力信号のオフ時及びオン時のいずれにおいても、低耐圧用出力ＭＯＳＦＥＴを過電圧による破壊から保護することができる。
【００２３】
請求項５の発明によれば、入力信号のオフ時において、高耐圧用出力ＭＯＳＦＥＴの動作応答時間の速度を低耐圧用出力ＭＯＳＦＥＴの動作応答時間の速度より遅くすることができるので、低耐圧用出力ＭＯＳＦＥＴを過電圧による破壊から保護することができる。
【００２４】
請求項６の発明によれば、入力信号のオン時において、低耐圧用出力ＭＯＳＦＥＴの動作応答時間の速度を高耐圧用出力ＭＯＳＦＥＴの動作応答時間の速度より遅くすることができるので、低耐圧用出力ＭＯＳＦＥＴを過電圧による破壊から保護することができる。
【００２５】
請求項７の発明によれば、入力信号のオフ及びオン時に対応して、それぞれ低耐圧用出力ＭＯＳＦＥＴ及び高耐圧用出力ＭＯＳＦＥＴの動作応答時間の速度を遅くすることができるので、入力信号によるリレーのオン、オフ時のいずれにおいても低耐圧用出力ＭＯＳＦＥＴを過電圧による破壊から保護することができる。
【００２６】
請求項８の発明によれば、低耐圧用出力ＭＯＳＦＥＴの耐圧を負荷の高周波振幅電圧を超える範囲でかつ必要最小限の耐圧のＭＯＳＦＥＴを選択できるので、オフ容量の小さいＭＯＳＦＥＴを使用でき、高周波特性に優れたリレーを実現することが容易となる。
【００２７】
請求項９の発明によれば、低耐圧用出力ＭＯＳＦＥＴに過電圧が加わった場合に、低耐圧用出力ＭＯＳＦＥＴを破壊する前にツェナーダイオードがブレークダウンするために、過電圧よる低耐圧用出力ＭＯＳＦＥＴの破壊を防ぐことができる。
【００２８】
請求項１０の発明によれば、ツェナーダイオードを作製する工程数を削減することができる。また、ポリシリコンを材料に使用することにより、単結晶シリコンよりも加工プロセス上、高精度なツェナー電圧を得られるので、複数個のツェナーダイオードを形成して、低耐圧用出力ＭＯＳＦＥＴの耐圧以下で必要なツェナー電圧を精度良く得られる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の一実施形態に係る半導体リレー装置について図１及び図２（ａ）、（ｂ）を参照して説明する。本実施形態における半導体リレー装置は、入力信号に応答して光信号を出力する発光素子を設けた入力部１と、光信号を受光して所定電圧を発生する第１及び第２の受光部２ａ、２ｂと、この所定電圧により出力用ＭＯＳＦＥＴをスイッチング制御する第１及び第２の充放電制御回路３ａ、３ｂ（電圧制御回路）と、各出力ソースを共通に互いに直列に接続された一対の出力用ＭＯＳＦＥＴを有する第１及び第２の出力部４ａ、４ｂとを備える。これら一対の出力用ＭＯＳＦＥＴは、それぞれ高耐圧、低オン抵抗、高容量の高耐圧用出力ＭＯＳＦＥＴ４１、４４（以下、高耐圧ＦＥＴという）と、低耐圧、低オン抵抗、低容量の低耐圧用出力ＭＯＳＦＥＴ４２、４３（以下、低耐圧ＦＥＴという）で構成される。また、各低耐圧ＦＥＴ４２、４３のドレイン間を接続することにより、２組の出力部４ａ、４ｂは直列接続され、全体出力部４を構成する。各高耐圧ＦＥＴ４１、４４のドレイン端子は、全体出力部４の外部端子４５ａ、４５ｂとなる。なお、出力用ＭＯＳＦＥＴは、大きな電流を流せるパワーＭＯＳＦＥＴを用い、それらの各パワーＭＯＳＦＥＴのドレイン−ソース間には、逆方向電流を流す逆方向ダイオードが内蔵されている。
【００３０】
入力部１は、発光素子して発光ダイオード１１を有し、入力端子１２からの入力信号により、発光ダイオード１１より光信号を発光する。受光部２ａ、２ｂは、受光素子として太陽電池２１（又はフォトダイオード）を有し、ＬＥＤ１１（発光ダイオード）より光信号を受光して、光起電力を誘起し、所定電圧を発生する。
【００３１】
充放電制御回路３ａ、３ｂは、電圧制御用のデプレッション型（ノーマリオフ）のＭＯＳＦＥＴ３１及びエンハンスメント型（ノーマリオン）のＭＯＳＦＥＴ３２と、抵抗３３とを備え、ＭＯＳＦＥＴ３１のドレインとゲートは、受光部２ａ、２ｂの高電位側と低電位側にそれぞれ接続される。ＭＯＳＦＥＴ３２のドレインとソースは、ＭＯＳＦＥＴ３１のソースとゲートにそれぞれ接続されると共に、抵抗Ｒ３３で短絡され、そのドレインとゲートは、短絡接続される。
【００３２】
充放電制御回路３ａ、３ｂにおいて、受光部２ａ、２ｂからの所定電圧が、ＭＯＳＦＥＴ３１のドレインとゲートに加えられると、ＭＯＳＦＥＴ３２がオフからオンになり、ＭＯＳＦＥＴ３１がオンからオフになる。この時、第１の出力部４ａ及び第２の出力部４ｂの各高耐圧ＦＥＴ４１、４４及び低耐圧ＦＥＴ４２、４３のゲート、ソース間に電位差が発生し、ゲートが充電され、上記各ＦＥＴ４１〜４４が駆動する。次に、ＬＥＤ１１からの光信号が遮断されると、上記と同様にして、ＭＯＳＦＥＴ３２がオンからオフとなり、ＭＯＳＦＥＴ３１がオフからオンとなる。これにより、各ＦＥＴ４１〜４４のゲート、ソース間に電位差が消失し、ゲートが放電され、各ＦＥＴ４１〜４４がオフ状態となる。この充放電制御回路３ａ、３ｂを設けたことにより、各ＦＥＴ４１〜４４の充放電の切替をスムーズに行うことができる。
【００３３】
第１及び第２の出力部４ａ、４ｂにおいて、出力用ＭＯＳＦＥＴは、パワーＭＯＳＦＥＴより成り、それらの各パワーＭＯＳＦＥＴのドレイン−ソース間には、逆過電圧からＦＥＴを保護する逆方向ダイオードが内蔵されている。一般にパワーＭＯＳＦＥＴは、入力信号がオンにより発生した所定電圧に基づき、充放電制御回路からの制御電圧が各ＦＥＴ４１〜４４のゲートとソース間に加えられると、各ＦＥＴ４１〜４４は導通状態となり、外部端子４５ａと４５ｂ間は導通され、リレーが閉じられる。入力信号がオフになると、充放電制御回路からの制御電圧が無くなり、各ＦＥＴ４１〜４４は非導通状態となり、外部端子４５ａと４５ｂ間は遮断され、リレーが開放される。
【００３４】
上記全体出力部４において、高耐圧ＦＥＴ４１、４４のオフ耐圧をＶ１、オフ容量をＣ１、オン抵抗をＲ１とし、低耐圧ＦＥＴ４２、４３のオフ耐圧をＶ２、オフ容量をＣ２、オン抵抗をＲ２とし、Ｖ１≫Ｖ２、Ｃ１≫Ｃ２、Ｒ１≒Ｒ２であるとする。図１に示される全体出力部４では、出力用ＭＯＳＦＥＴとして、ドレイン、ソース間に逆方向ダイオードを内臓するパワーＭＯＳＦＥＴを用いている。端子間耐圧ＶｔはＶ１≫Ｖ２より、
Ｖｔ＝Ｖ１＋Ｖ２≒Ｖ１
端子間容量Ｃｔは、Ｃ１≫Ｃ２より、
Ｃｔ＝（Ｃ１・Ｃ２）／（２・Ｃ１＋２・Ｃ２）≒０．５・Ｃ２、
端子間オン抵抗Ｒｔは、
Ｒｔ＝２（Ｒ１＋Ｒ２）、
となる。このように、端子間容量Ｃｔは、高い方の耐圧Ｖ１でほぼ決まるので、高耐圧を維持でき、端子間容量Ｃｔは、低容量の低耐圧ＦＥＴが２個直列に挿入されているため従来の半分の低容量となり、Ｃ×Ｒの値を小さくすることが可能となる。これにより、高耐圧、低容量、低オン抵抗の半導体リレー装置を得ることができる。
【００３５】
また、全体出力部４においては、一対の高耐圧ＦＥＴと低耐圧ＦＥＴを持つ第１の出力部４ａと第２の出力部４ｂが逆直列に接続され、外部端子４５ａと４５ｂは共に、高耐圧ＦＥＴ４１、４４のドレイン端子となるように構成されている。これにより、半導体リレー装置の両端子は共に高耐圧ＦＥＴ４２、４４に接続される。そして、第１、第２の出力部４ａ、４ｂは低耐圧ＦＥＴ４２、４３の接続点に対して対称となっているので、半導体リレー装置の外部端子４５ａと４５ｂと負荷との接続に際して、接続の方向性がなくなり、負荷電圧の高電圧側、低電圧側のいずれに接続しても、低耐圧ＦＥＴ４２、４３を耐圧破壊を防御することができる。
【００３６】
上記のように、本実施形態によれば、高耐圧、低容量、低オン抵抗の全体出力部４を形成することが可能となり、高周波特性に優れた高耐圧の半導体リレー装置を実現することができると共に、負荷接続の双方向性を可能とし、半導体リレー装置の安全性と、ユーザの利便性を向上することができる。
【００３７】
また、本回路構成において、低耐圧ＦＥＴは、高集積性を持つＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）ウエハを用いて作製することによって、従来品と比較して、さらにＣ×Ｒを小さく形成することができる。さらに、低耐圧ＦＥＴを同一チップにて形成することにより低コスト化が可能となる。また、二つの受光部２ａ、２ｂ、充放電制御回路３ａ、３ｂとを同一チップに形成し、かつ、これらの回路と低耐圧ＦＥＴとを同一チップにより形成することによって、さらに低コスト化が可能である。
【００３８】
次に、本発明の第２の実施形態に係る半導体リレー装置について図２、図（３）を参照して説明する。本実施形態は、上記第１の実施形態の構成において、各低耐圧ＦＥＴ４２、４３のゲート端子と各充放電制御回路３ａ、３ｂの高電圧側との間にダイオード４６ａと抵抗４７ａをそれぞれ並列に接続し、ダイオード４６ａのカソード端子を各低耐圧ＦＥＴ４２、４３のゲート端子に接続したものである。図２に示した本実施形態において、上記第１の実施形態の部材と同等部材には同一符号を付し、重複説明は省く（以下、同様）。
【００３９】
本実施形態の回路構成において、充放電制御回路３ａ、３ｂの高電圧側と低耐圧ＦＥＴ４２、４３のゲート端子との間に、ダイオード４６ａ、抵抗４７ａの並列回路及びダイオード４６ｂ、抵抗４７ｂの並列回路がそれぞれ挿入されている。この回路構成では、入力信号のオン時に、受光部３ａ、３ｂからの所定電圧がダイオード４６ａ、４６ｂと抵抗４７ａ、４７ｂの各並列回路を介して高耐圧ＭＯＳＦＥＴ４１、４４に印加される。この時、各ダイオード４６ａ、４６ｂが順方向接続となるため導通し、その電圧は各ゲート端子に直接印加される。一方、入力信号のオフ時は、各ダイオード４６ａ、４６ｂが逆方向接続となるため、非導通となり、所定電圧が抵抗４７ａ、４７ｂを介して各ゲート端子に接続される。そして、これら抵抗４７ａ、４７ｂと高耐圧ＭＯＳＦＥＴ４１、４４の入力容量により、高耐圧ＦＥＴ４１、４４のゲート電圧が遅延される。このため、低耐圧ＦＥＴ４２、４３の立ち下がりの速さが高耐圧ＦＥＴ４１、４４より遅くなる。
【００４０】
図３（ａ）、（ｂ）を参照して、高耐圧ＦＥＴ４１及び低耐圧ＦＥＴ４２の立ち上がり、立ち下がりの動作応答時間の様子を説明する。高耐圧ＦＥＴ４４及び低耐圧ＦＥＴ４３についても同様であるので、高耐圧ＦＥＴ４１及び低耐圧ＦＥＴ４２についてのみ説明する。図３（ａ）は、ダイオード４６ａと抵抗４７ａの並列回路が無い場合の立ち上がり、立ち下がりの動作応答時間の状態を示し、（ｂ）は、同並列回路が有る場合の同様の状態を示す。図３（ａ）において、入力信号は立ち上がりの時間ｔ１でオンし、立ち下がりの時間ｔ７でオフするとする。これに対応して、低耐圧ＦＥＴ４２は、入力容量のため時間ｔ１より少し遅れて時間ｔ２でオンし、入力信号の立ち下がりの時間ｔ７とほぼ同時にオフする。また、高耐圧ＦＥＴ４１は、入力容量がさらに大きいため、そのオン時間ｔ３及びオフ時間ｔ６は共に、それぞれ低耐圧ＦＥＴ４２のオン時間ｔ２及びオフ時間ｔ５より遅くなる。
【００４１】
上記回路構成の高耐圧ＦＥＴ４１と低耐圧ＦＥＴ４２において、各ＦＥＴとも非導通時にオフ耐圧が掛かる。特に、低耐圧ＦＥＴ４２の非導通時に、直列接続されている高耐圧ＦＥＴ４１が導通状態であると、外部端子の負荷電圧がほぼ全て低耐圧ＦＥＴ４２に印加されるので、低耐圧ＦＥＴ４２は過電圧が掛かり耐圧破壊される虞がある。このため、低耐圧ＦＥＴ４２は、高耐圧ＦＥＴ４１より速くオンし、かつ遅くオフすることが必要である。すなわち、高耐圧ＦＥＴ４１のオン状態では、それ以前に低耐圧ＦＥＴ４２がオン状態であることが必要である。しかしながら、図３（ａ）の点線で囲んだＡ部に示されるように、通常、低耐圧ＦＥＴは、高耐圧ＦＥＴより低容量なので、オフの動作応答時間が高耐圧ＦＥＴより速くなる。このため、入力信号の立ち下がりにおいて、低耐圧ＦＥＴは高耐圧ＦＥＴのオン状態において速くオフするので耐圧過剰となり破壊される虞があった。
【００４２】
これに対し、図３（ｂ）の点線で囲んだＡ１部に示されるように、ダイオード４６ａと抵抗４７ａをゲート端子側に接続したことにより、低耐圧ＦＥＴ４２は、高耐圧ＦＥＴ４１より、オフ時間を遅くすることができる。これにより、入力信号の立ち下がり時には、低耐圧ＦＥＴ４２は、高耐圧ＦＥＴより遅くオフするようにできるので耐圧過剰による破壊を防ぐことができる。
【００４３】
上記のように本実施形態では、ダイオード４６ａ、４６ｂと抵抗４７ａ、４７ｂによる簡単な並列回路の導入により、入力信号の立ち上がり時に、低耐圧ＦＥＴ４２、４３の動作応答時間を遅く、高耐圧ＦＥＴ４１、４４の動作応答時間を速くすることにより、低耐圧ＦＥＴ４２、４３のオフの速度を高耐圧ＦＥＴ４１、４４のオフの速度より遅くし、低耐圧ＦＥＴ４２、４３を過電圧の耐圧破壊から保護することができる。
【００４４】
次に、本発明の第３の実施形態に係る半導体リレー装置について図４（ａ）、（ｂ）を参照して説明する。本実施形態は、上記第１の実施形態の構成において、各高耐圧ＦＥＴ４１、４４のゲート端子と各充放電制御回路３ａ、３ｂの高電圧側との間にダイオード４８ａと抵抗４９ａ）をそれぞれ並列に接続し、ダイオード４８ａ、４８ｂのアノード端子を各高耐圧ＦＥＴ４１、４４のゲート端子に接続したものである。
【００４５】
本実施形態において、図４（ａ）に示すように、ダイオード４８ａと抵抗４９ａの並列回路、及びダイオード４８ｂと抵抗４９ｂの並列回路がそれぞれ各高耐圧ＦＥＴ４１、４４のゲート端子に接続されている。この回路構成において、入力信号のオン時に、所定電圧は、ダイオード４８ａ、４８ｂと抵抗４９ａ、４９ｂの各並列回路を介して高耐圧ＦＥＴ４１、４４に印加されるが、各ダイオード４８ａ、４８ｂが逆方向接続となるため非導通となり、所定電圧は、抵抗４７ａ、４７ｂを介して高耐圧ＦＥＴ４１、４４の各ゲート端子に印加される。各ゲート端子のゲート電圧は、抵抗４７ａ、４７ｂと高耐圧ＦＥＴ４１、４４の入力容量により遅延される。このため、高耐圧ＦＥＴ４１、４２のオンの速さが低耐圧ＦＥＴ４２、４３より遅くなる。
【００４６】
ここで、本実施形態の低耐圧ＦＥＴと高耐圧ＦＥＴの動作応答時間の様子を図４（ｂ）に示す。図４（ｂ）の点線で囲まれたＢ１部に示されるように、入力信号が入力されると、まず、低耐圧ＦＥＴ４２が時間ｔ２でオン状態になり、その後、高耐圧ＦＥＴ４１が、時間ｔ３よりさらに遅い時間ｔ４でオンされる。
【００４７】
ところで、上記ダイオード４８ａと抵抗４９ａの並列回路が存在しない場合は、前記図３（ａ）の点線で囲まれたＢ部に示されたように、低耐圧ＦＥＴ４２は、高耐圧ＦＥＴ４１より先にオン状態にあり、オフ状態である高耐圧ＦＥＴ４１によって負荷側の電流がせき止められているので、一般には過電圧が印加されて破壊される可能性は低いと考えられる。
【００４８】
しかしながら、温度特性、ならびに半導体素子の特性のばらつきを考慮した場合、低耐圧ＦＥＴ４２が高耐圧ＦＥＴ４１に比べ、動作時間が遅くなってしまう可能性は否定できない。これに対し、ダイオードと抵抗の並列回路を導入することにより、高耐圧ＦＥＴ４１のオン時間を時間ｔ３から時間ｔ４へさらに遅延時間を延ばすことができるので、高耐圧ＦＥＴ４１の動作時間を、低耐圧ＦＥＴ４２に比べて確実に遅くすることができる。すなわち、各ＦＥＴのゲートを充電する信号入力時にはダイオード４８ａに並列の抵抗４９ａが動作を遅延させ、遮断時にはダイオード４８ａによって素早く放電されるため、高耐圧ＦＥＴ４１の立ち上がり動作応答時間のみを遅くすることができる。これにより、従来に比べて、オン時に低耐圧ＦＥＴ４２が破壊される危険性をさらに低減することができる。
【００４９】
次に、本発明の第４の実施形態に係る半導体リレー装置について図５（ａ）、（ｂ）を参照して説明する。本実施形態は、上記第１の実施形態の構成において、高耐圧ＦＥＴ４１、４４及び低耐圧ＦＥＴ４２、４３のゲート端子と各充放電制御回路３ａ、３ｂの高電圧側との間にダイオードと抵抗の並列回路を挿入し、高耐圧ＦＥＴ４１、４４のゲート端子には、ダイオードのアノード側を接続し、低耐圧ＦＥＴ４２、４３のゲート端子には、ダイオードのカソード側を接続したものである。
【００５０】
図５（ａ）において、ダイオード４６ａ、４６ｂと抵抗４７ａ、４７ｂによるダイオード・抵抗並列回路が各充放電制御回路３ａ、３ｂの高電圧側と低耐圧ＦＥＴ４２、４３のゲート端子との間にそれぞれ接続され、各ダイオード４６ａ、４６ｂのカソード側が各低耐圧ＦＥＴ４２、４３のゲート端子に接続される。同時に、ダイオード４８ａ、４８ｂと抵抗４９ａ、４９ｂによるダイオード・抵抗の並列回路が各高耐圧ＦＥＴ４１、４４のゲート端子と各充放電制御回路３ａ、３ｂの高電圧側との間にそれぞれ接続され、ダイオード４８ａ、４８ｂのアノード側は各高耐圧ＦＥＴ４１、４４のゲート端子側に接続されている。
【００５１】
本実施形態の入力信号による高耐圧ＦＥＴ４１、４４と低耐圧ＦＥＴ４２、４３の動作応答時間の関係を図５（ｂ）に示す。ダイオード４６ａ、４６ｂ、４８ａ、４８ｂと抵抗４７ａ、４７ｂ、４９ａ、４９ｂの導入により、入力信号のオン、オフ時に、各高耐圧ＦＥＴのオンと各低耐圧ＦＥＴのオフの各動作応答時間をそれぞれ遅くすることができる。すなわち、図５（ｂ）の点線で囲まれたＢ２部、Ａ２部に示されるように、入力信号がオン時には、高耐圧ＦＥＴ４１、４４のオンの動作応答時間が時間ｔ２から時間ｔ３に遅延され、入力信号がオフ時には、低耐圧ＦＥＴ４２、４３のオフ時間が時間ｔ６から時間ｔ７まで遅延される。このように、入力信号のオン時、オフ時とも、低耐圧ＦＥＴ４２、４３の動作時間範囲内に高耐圧ＦＥＴ４１、４４の動作時間が存在するようにできるので、高耐圧ＦＥＴ４１、４４のオン時に、低耐圧ＦＥＴ４２、４３のオフ状態を無くすことができる。これにより、低耐圧ＦＥＴ４２、４３を高電圧による破壊から守ることができる。
【００５２】
次に、本発明の第５の実施形態に係る半導体リレー装置について図６を参照して説明する。本実施形態は、特に図示しないが、上述の各実施形態において、外部端子に接続される負荷電圧が、所定の電圧Ｖ１以上において高周波変動し、この高周波変動の最低電位を所定電圧Ｖ１とし、その最高電位を電圧Ｖ１に電圧Ｖ１より小さいある電圧Ｖ２を加えた電圧（Ｖ１＋Ｖ２）であるとする場合、出力部の低耐圧ＦＥＴが電圧Ｖ２以上の耐圧を持つものである。
【００５３】
本実施形態において、外部端子４５ａ、４５ｂ間の耐圧Ｖは、高耐圧ＦＥＴの耐圧をＶ１とし、低耐圧ＦＥＴの耐圧をＶ２とすると、（Ｖ１＋Ｖ２）となる。従って、図６に示すように、負荷電流が負荷の所定電位（Ｖａとする）以上において高周波動作しており、例えば、高周波変動の振幅（Ｖｂとする）を１０Ｖとし、負荷の所定電位Ｖａを２００Ｖとして、高周波変動の振幅１０Ｖが所定電位２００Ｖに重畳されているような波形を持つ場合、低耐圧ＦＥＴの耐圧Ｖ２を高周波変動の振幅１０Ｖ以上程度にすることができる。前述のように、ＭＯＳＦＥＴのオフ容量は、小さいことが望まれるので、必要とされる耐圧が小さければ小さいほど良い。そのため、高周波変動の振幅Ｖｂを超える範囲において、低耐圧ＦＥＴの耐圧Ｖ２をできるだけ小さくする方が良い。本実施形態によれば、必要最小限の耐圧のＭＯＳＦＥＴを選択できるので、オフ容量の小さいＭＯＳＦＥＴを使用でき、高周波特性に優れたリレーを実現することが容易となる。
【００５４】
次に、本発明の第６の実施形態に係る半導体リレー装置について図７を参照して説明する。本実施形態は、低耐圧ＦＥＴ４２、４３のドレイン−ソース間に、低耐圧ＦＥＴ４２、４３の耐圧以下の耐圧を持つツェナーダイオード５ａ、５ｂを逆並列に備えている
【００５５】
本実施形態によれば、低耐圧ＦＥＴ４２、４３と逆並列にツェナーダイオード５ａ、５ｂを形成し、かつそのツェナーダイオード５ａ、５ｂが前記図６の高周波振動の振幅電圧Ｖ２以上であって、低耐圧ＦＥＴ４２、４３の耐圧以下のツェナー電圧を持つ。これにより、低耐圧ＦＥＴ４２、４３に過電圧が印加された場合に、低耐圧ＦＥＴ４２、４３をブレークダウンさせずにツェナーダイオード５ａ、５ｂがブレークダウンするために、過電圧による低耐圧ＦＥＴ４２、４３の破壊を防ぐことができる。
【００５６】
次に、本発明の第７の実施形態に係る半導体リレー装置について説明する。本実施形態は、前記第６の実施形態において、ツェナーダイオード５ａ、５ｂが低耐圧ＦＥＴ４２、４３と同一チップに形成され、かつ低耐圧ＦＥＴ４２、４３のゲート電極材料と同じポリシリコンで形成されているものである。
【００５７】
本実施形態においては、ツェナーダイオード５ａ、５ｂは、低耐圧ＦＥＴ４２、４３と同一チップにて形成されるので、作製時に低耐圧ＦＥＴのゲート電極材料であるポリシリコンで同時に形成することができる。従って、ツェナーダイオード５ａ、５ｂの半導体製造プロセスの工程数を削減することができる。また、加工性の良いポリシリコンを材料に使用することにより、単結晶シリコンよりも高精度にツェナー電圧を決定できる。このため、ツェナーダイオード５ａ、５ｂを複数直列に接続して、高耐圧のツェナーダイオードアレイを精度良く形成することができる。これにより、ツェナーダイオードアレイの電圧を、高周波振動の振幅電圧以上で、かつ低耐圧ＦＥＴ４２、４３の耐圧以下に精度よく形成でき、低耐圧ＦＥＴ４２、４３の耐圧電圧を必要以上に大きくすることなく、低耐圧ＦＥＴ４２、４３の耐圧保護作用を得ることができる。
【００５８】
上述した各種実施形態に係る半導体リレー装置によれば、高耐圧用出力ＭＯＳＦＥＴと低耐圧用出力ＭＯＳＦＥＴの２組の出力部４ａ、４ｂを、各低耐圧用出力ＭＯＳＦＥＴ４２、４３の共通のソース端子に関して互いに対称に構成することにより、各高耐圧用出力ＭＯＳＦＥＴ４１、４４の各ドレインを外部端子４５ａ、４５ｂすることができ、外部端子４５ａ、４５ｂの双方向よりの高電圧を印加可能とし、安全性、利便性が向上すると共に、複数の低容量の低耐圧用出力ＭＯＳＦＥＴ４２、４３の直列接続により外部端子間容量を小さくして高周波特性を向上することができる。これにより、低容量、高耐圧の特性を兼ね備え、かつ負荷の電位の高低に関係なく双方向の接続が可能な、高性能で、高い安全性と利便性の半導体リレー装置を得ることができる。
【図面の簡単な説明】
【００５９】
【図１】本発明の第１の実施形態に係る半導体リレー装置の回路構成図。
【図２】本発明の第２の実施形態に係る半導体リレー装置の回路構成図。
【図３】上記装置における各出力用ＭＯＳＦＥＴのオン、オフの動作応答時間の相対的遅延関係を示す図。
【図４】（ａ）は、本発明の第３の実施形態に係る半導体リレー装置の回路構成図、（ｂ）は同装置における各出力用ＭＯＳＦＥＴのオン、オフの動作応答時間の相対的遅延関係を示す図。
【図５】（ａ）は、本発明の第４の実施形態に係る半導体リレー装置の回路構成図、（ｂ）は同装置における各出力用ＭＯＳＦＥＴのオン、オフの動作応答時間の相対的遅延関係を示す図。
【図６】高周波振動の振幅が重畳された負荷電圧の波形を示す図。
【図７】本発明の第６の実施形態に係る半導体リレー装置の回路構成図。
【図８】従来の半導体リレー装置の回路構成図。
【符号の説明】
【００６０】
１ 発光部
１１ 発光ダイオード（発光素子）
２ 受光部
３ 充放電制御回路（電圧制御部）
４ 出力部
４ａ、４ｂ 第１、第２出力部
４１、４４ 高耐圧用出力ＭＯＳＦＥＴ
４２、４３ 低耐圧用出力ＭＯＳＦＥＴ
４５ａ、４５ｂ 外部端子
４６ａ、４６ｂ、４８ａ、４８ｂ ダイオード
４７ａ、４７ｂ、４９ａ、４９ｂ 抵抗
５ａ、５ｂ ツェナーダイオード
【特許請求の範囲】
【請求項１】
入力信号に応答して光信号を出力する発光素子を設けた入力部と、前記光信号を受光して所定電圧を発生する受光部と、この所定電圧により出力用ＭＯＳＦＥＴをスイッチング制御する電圧制御部と、各出力ソースを共通に互いに直列に接続された一対の出力用ＭＯＳＦＥＴを有する出力部とを備え、前記入力信号に応答して前記出力部を開閉する半導体リレー装置において、
前記受光部、前記電圧制御部及び前記出力部を少なくともそれぞれ各２組備え、
前記電圧制御部は、充放電制御回路で形成され、該充放電制御回路の高電位側と低電位側には、前記各出力用ＭＯＳＦＥＴのゲートとソースがそれぞれ接続されると共に、
前記一対の出力用ＭＯＳＦＥＴは、それぞれ高耐圧用出力ＭＯＳＦＥＴと低耐圧用出力ＭＯＳＦＥＴで構成され、
前記各低耐圧用出力ＭＯＳＦＥＴのドレイン間を接続することにより前記２組の出力部を直列接続し、前記各高耐圧用出力ＭＯＳＦＥＴのドレイン端子を外部端子としたことを特徴とする半導体リレー装置。
【請求項２】
前記入力信号のオフ時に、前記低耐圧用出力ＭＯＳＦＥＴの動作応答時間を遅く、前記高耐圧用出力ＭＯＳＦＥＴの動作応答時間を速くすることにより、前記低耐圧用出力ＭＯＳＦＥＴの立ち下がり速度を高耐圧用出力ＭＯＳＦＥＴの立ち下がり速度より遅くしたことを特徴とする請求項１に記載の半導体リレー装置。
【請求項３】
前記入力信号のオン時に、前記低耐圧用出力ＭＯＳＦＥＴの動作応答時間を速く、前記高耐圧用出力ＭＯＳＦＥＴの動作応答時間を遅くすることにより、前記低耐圧用出力ＭＯＳＦＥＴの立ち上がり速度を高耐圧用出力ＭＯＳＦＥＴの立ち上がり速度より速くしたことを特徴とする請求項１に記載の半導体リレー装置。
【請求項４】
前記入力信号のオフ時に、前記低耐圧用出力ＭＯＳＦＥＴの動作応答時間を遅く、前記高耐圧用出力ＭＯＳＦＥＴの動作応答時間を速くすることにより、前記低耐圧用出力ＭＯＳＦＥＴの立ち下がり速度を高耐圧用出力ＭＯＳＦＥＴの立ち下がり速度より遅くすると共に、前記入力信号のオン時に、前記低耐圧用出力ＭＯＳＦＥＴの動作応答時間を速く、前記高耐圧用出力ＭＯＳＦＥＴの動作応答時間を遅くすることにより、前記低耐圧用出力ＭＯＳＦＥＴの立ち上がり速度を高耐圧用出力ＭＯＳＦＥＴの立ち上がり速度より速くしたことを特徴とする請求項１に記載の半導体リレー装置。
【請求項５】
前記各低耐圧用出力ＭＯＳＦＥＴのゲートと前記各充放電制御回路の高電圧側との間にダイオードと抵抗がそれぞれ並列に接続され、前記ダイオードのカソードは前記各低耐圧用出力ＭＯＳＦＥＴのゲートに接続されていることを特徴とする請求項２に記載の半導体リレー装置。
【請求項６】
前記各高耐圧用出力ＭＯＳＦＥＴのゲートと前記各充放電制御回路の高電圧側との間にダイオードと抵抗がそれぞれ並列に接続され、該ダイオードのアノードは前記各高耐圧用出力ＭＯＳＦＥＴのゲートに接続されていることを特徴とする請求項３に記載の半導体リレー装置。
【請求項７】
前記各低耐圧用出力ＭＯＳＦＥＴのゲートと前記各充放電制御回路の高電圧側との間にダイオードと抵抗がそえぞれ並列に接続され、前記ダイオードのカソードは前記各低耐圧用出力ＭＯＳＦＥＴのゲートに接続されると共に、前記各高耐圧用出力ＭＯＳＦＥＴのゲートと前記各充放電制御回路の高電圧側との間にダイオードと抵抗がそれぞれ並列に接続され、該ダイオードのアノードは前記各高耐圧用出力ＭＯＳＦＥＴのゲートに接続されていることを特徴とする請求項４に記載の半導体リレー装置。
【請求項８】
前記外部端子に接続される負荷電圧が、所定の電圧Ｖａ以上において高周波変動し、この高周波変動の最低電位を前記所定の電圧Ｖａとし、その最高電位を前記電圧Ｖａに該電圧Ｖａより小さいある電圧Ｖｂを加えた電圧（Ｖａ＋Ｖｂ）である場合、前記出力部の低耐圧用出力ＭＯＳＦＥＴが前記電圧Ｖｂ以上の耐圧を持つことを特徴とする請求項１乃至請求項７のいずれかに記載の半導体リレー装置。
【請求項９】
前記低耐圧用出力ＭＯＳＦＥＴのドレイン−ソース間に、該低耐圧用出力ＭＯＳＦＥＴの耐圧以下の耐圧を持つツェナーダイオードを逆並列に備えていることを特徴とする請求項８に記載の半導体リレー装置。
【請求項１０】
前記ツェナーダイオードは前記低耐圧用出力ＭＯＳＦＥＴと同一チップに形成され、かつ該低耐圧用出力ＭＯＳＦＥＴのゲート電極材料と同じポリシリコンで形成されていることを特徴とする請求項９に記載の半導体リレー装置。
【請求項１】
入力信号に応答して光信号を出力する発光素子を設けた入力部と、前記光信号を受光して所定電圧を発生する受光部と、この所定電圧により出力用ＭＯＳＦＥＴをスイッチング制御する電圧制御部と、各出力ソースを共通に互いに直列に接続された一対の出力用ＭＯＳＦＥＴを有する出力部とを備え、前記入力信号に応答して前記出力部を開閉する半導体リレー装置において、
前記受光部、前記電圧制御部及び前記出力部を少なくともそれぞれ各２組備え、
前記電圧制御部は、充放電制御回路で形成され、該充放電制御回路の高電位側と低電位側には、前記各出力用ＭＯＳＦＥＴのゲートとソースがそれぞれ接続されると共に、
前記一対の出力用ＭＯＳＦＥＴは、それぞれ高耐圧用出力ＭＯＳＦＥＴと低耐圧用出力ＭＯＳＦＥＴで構成され、
前記各低耐圧用出力ＭＯＳＦＥＴのドレイン間を接続することにより前記２組の出力部を直列接続し、前記各高耐圧用出力ＭＯＳＦＥＴのドレイン端子を外部端子としたことを特徴とする半導体リレー装置。
【請求項２】
前記入力信号のオフ時に、前記低耐圧用出力ＭＯＳＦＥＴの動作応答時間を遅く、前記高耐圧用出力ＭＯＳＦＥＴの動作応答時間を速くすることにより、前記低耐圧用出力ＭＯＳＦＥＴの立ち下がり速度を高耐圧用出力ＭＯＳＦＥＴの立ち下がり速度より遅くしたことを特徴とする請求項１に記載の半導体リレー装置。
【請求項３】
前記入力信号のオン時に、前記低耐圧用出力ＭＯＳＦＥＴの動作応答時間を速く、前記高耐圧用出力ＭＯＳＦＥＴの動作応答時間を遅くすることにより、前記低耐圧用出力ＭＯＳＦＥＴの立ち上がり速度を高耐圧用出力ＭＯＳＦＥＴの立ち上がり速度より速くしたことを特徴とする請求項１に記載の半導体リレー装置。
【請求項４】
前記入力信号のオフ時に、前記低耐圧用出力ＭＯＳＦＥＴの動作応答時間を遅く、前記高耐圧用出力ＭＯＳＦＥＴの動作応答時間を速くすることにより、前記低耐圧用出力ＭＯＳＦＥＴの立ち下がり速度を高耐圧用出力ＭＯＳＦＥＴの立ち下がり速度より遅くすると共に、前記入力信号のオン時に、前記低耐圧用出力ＭＯＳＦＥＴの動作応答時間を速く、前記高耐圧用出力ＭＯＳＦＥＴの動作応答時間を遅くすることにより、前記低耐圧用出力ＭＯＳＦＥＴの立ち上がり速度を高耐圧用出力ＭＯＳＦＥＴの立ち上がり速度より速くしたことを特徴とする請求項１に記載の半導体リレー装置。
【請求項５】
前記各低耐圧用出力ＭＯＳＦＥＴのゲートと前記各充放電制御回路の高電圧側との間にダイオードと抵抗がそれぞれ並列に接続され、前記ダイオードのカソードは前記各低耐圧用出力ＭＯＳＦＥＴのゲートに接続されていることを特徴とする請求項２に記載の半導体リレー装置。
【請求項６】
前記各高耐圧用出力ＭＯＳＦＥＴのゲートと前記各充放電制御回路の高電圧側との間にダイオードと抵抗がそれぞれ並列に接続され、該ダイオードのアノードは前記各高耐圧用出力ＭＯＳＦＥＴのゲートに接続されていることを特徴とする請求項３に記載の半導体リレー装置。
【請求項７】
前記各低耐圧用出力ＭＯＳＦＥＴのゲートと前記各充放電制御回路の高電圧側との間にダイオードと抵抗がそえぞれ並列に接続され、前記ダイオードのカソードは前記各低耐圧用出力ＭＯＳＦＥＴのゲートに接続されると共に、前記各高耐圧用出力ＭＯＳＦＥＴのゲートと前記各充放電制御回路の高電圧側との間にダイオードと抵抗がそれぞれ並列に接続され、該ダイオードのアノードは前記各高耐圧用出力ＭＯＳＦＥＴのゲートに接続されていることを特徴とする請求項４に記載の半導体リレー装置。
【請求項８】
前記外部端子に接続される負荷電圧が、所定の電圧Ｖａ以上において高周波変動し、この高周波変動の最低電位を前記所定の電圧Ｖａとし、その最高電位を前記電圧Ｖａに該電圧Ｖａより小さいある電圧Ｖｂを加えた電圧（Ｖａ＋Ｖｂ）である場合、前記出力部の低耐圧用出力ＭＯＳＦＥＴが前記電圧Ｖｂ以上の耐圧を持つことを特徴とする請求項１乃至請求項７のいずれかに記載の半導体リレー装置。
【請求項９】
前記低耐圧用出力ＭＯＳＦＥＴのドレイン−ソース間に、該低耐圧用出力ＭＯＳＦＥＴの耐圧以下の耐圧を持つツェナーダイオードを逆並列に備えていることを特徴とする請求項８に記載の半導体リレー装置。
【請求項１０】
前記ツェナーダイオードは前記低耐圧用出力ＭＯＳＦＥＴと同一チップに形成され、かつ該低耐圧用出力ＭＯＳＦＥＴのゲート電極材料と同じポリシリコンで形成されていることを特徴とする請求項９に記載の半導体リレー装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２００７−８８５５０（Ｐ２００７−８８５５０Ａ）
【公開日】平成１９年４月５日（２００７．４．５）
【国際特許分類】
【出願番号】特願２００５−２７１５５９（Ｐ２００５−２７１５５９）
【出願日】平成１７年９月２０日（２００５．９．２０）
【出願人】（０００００５８３２）松下電工株式会社 (17,916)
【Ｆターム（参考）】
【公開日】平成１９年４月５日（２００７．４．５）
【国際特許分類】
【出願日】平成１７年９月２０日（２００５．９．２０）
【出願人】（０００００５８３２）松下電工株式会社 (17,916)
【Ｆターム（参考）】
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