半導体装置
【課題】所望のブレークダウン電圧を確保し、大きな放電電流を流せるＥＳＤ保護特性の良好なＥＳＤ保護素子を実現する。
【解決手段】適切な不純物濃度のＮ＋型埋め込み層２とＰ＋型埋め込み層３で形成するＰＮ接合ダイオード３５と、Ｐ型拡散層６と接続するＰ＋型埋め込み層３ａをエミッタ、Ｎ−型エピタキシャル層４をベース、Ｐ＋型埋め込み層３をコレクタとする寄生ＰＮＰバイポーラトランジスタ３８とでＥＳＤ保護素子を構築する。Ｐ＋型埋め込み層３はアノード電極１０に接続され、Ｐ＋型拡散層６と、それを取り囲むＮ＋型拡散層７はカソード電極９に接続される。カソード電極９に正の大きな静電気が印加されるとＰＮ接合ダイオード３５がブレークダウンし、その放電電流Ｉ１によりＰ＋型埋め込み層３よりＮ−型エピタキシャル層４の電位が下がり寄生ＰＮＰバイポーラトランジスタ３８がオンし大きな放電電流Ｉ２が流れる。
【解決手段】適切な不純物濃度のＮ＋型埋め込み層２とＰ＋型埋め込み層３で形成するＰＮ接合ダイオード３５と、Ｐ型拡散層６と接続するＰ＋型埋め込み層３ａをエミッタ、Ｎ−型エピタキシャル層４をベース、Ｐ＋型埋め込み層３をコレクタとする寄生ＰＮＰバイポーラトランジスタ３８とでＥＳＤ保護素子を構築する。Ｐ＋型埋め込み層３はアノード電極１０に接続され、Ｐ＋型拡散層６と、それを取り囲むＮ＋型拡散層７はカソード電極９に接続される。カソード電極９に正の大きな静電気が印加されるとＰＮ接合ダイオード３５がブレークダウンし、その放電電流Ｉ１によりＰ＋型埋め込み層３よりＮ−型エピタキシャル層４の電位が下がり寄生ＰＮＰバイポーラトランジスタ３８がオンし大きな放電電流Ｉ２が流れる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にＥＳＤ保護特性のすぐれたＥＳＤ保護素子からなる半導体装置に係るものである。
【背景技術】
【０００２】
従来から、ＥＳＤ対策として半導体装置の保護回路が組み込まれた種々の半導体装置が提案されている。例えば、典型的には図５に示すように、入出力端子５０と電源ライン５１間にＰＮ接合ダイオード５２を接続し、入出力端子５０と接地ライン５３間にＰＮ接合ダイオード５４を接続し、電源ライン５１と接地ライン５３の間にＰＮ接合ダイオード５５を接続することにより、内部回路５６の保護が行われていた。
【０００３】
しかしながら、高速化の要求等から構成素子の微細化が進展するにつれ半導体装置の静電破壊耐性が弱くなり、より適切なＥＳＤ保護素子の採用が不可欠になってきた。高耐圧素子としてのＭＯＳ型トランジスタと低耐圧素子としてのＮＰＮバイポーラトランジスタを内蔵するＢｉＣＭＯＳ型集積回路において、低耐圧ＮＰＮトランジスタをＥＳＤ保護素子とする内容とその問題点及び解決方法が以下の特許文献１に開示されている。
【０００４】
また、電源ラインと接地ライン間にＰＮ接合ダイオードの代わりにベース・エミッタ間を抵抗で接続したＮＰＮバイポーラトランジスタをＥＳＤ保護素子として使用する内容が特許文献２に開示されている。ＭＯＳ型トランジスタをＥＳＤ保護素子とした場合、そのスナップバック電圧を低下させ、ＥＳＤ保護特性を改善する内容が特許文献３に開示されている。
【０００５】
なお、スナップバック電圧については後述するが、大きな静電気サージが入出力端子等に印加されたとき、該静電気を接地ラインに逃がし始めるトリガー電圧である。保護素子のスナップバック電圧が被保護素子のスナップバック電圧より低ければ、保護素子を通して静電気を接地ラインに逃がせるので被保護素子は静電気から保護される。また、ＥＳＤとはＥｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅの略称で静電気放電を意味する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−１２８２９３号公報
【特許文献２】特開平０５−９０４８１号公報
【特許文献３】特開平０６−１７７３２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献２には、図６に示すように、図５と同様の構成で電源ライン５１となる最高電位端子と接地ライン５３となる最低電位端子間に静電気が印加された場合の新たなＥＳＤ保護素子５９が開示されている。従来はＮ型エピタキシャル層をカソード、Ｐ型半導体基板をアノードとする点線で示す寄生ＰＮ接合ダイオード５５ａが、両端子間に印加される静電気の放電経路となり内部回路５６を保護していた。図５のＰＮ接合ダイオード５５が寄生ＰＮ接合ダイオード５５ａで代替されている。
【０００８】
しかし、微細化の進展等による静電気の放電経路のインピーダンスの増加等により、該寄生ＰＮ接合ダイオード５５ａが有効に動作せず内部回路５６のいずれかの接合を介して静電気の放電経路が生じ、内部回路５６の接合部が破壊される場合が生じていた。そこで、該寄生ＰＮ接合ダイオード５５ａと並列にベースとエミッタ間が抵抗５８でシャントされたＮＰＮバイポーラトランジスタ５７を接続した新たなＥＳＤ保護素子５９で静電気に対処する内容が開示されている。
【０００９】
静電気による正の電圧が、電源ライン５１から該電源ライン５１に接続されたＮＰＮバイポーラトランジスタ５７のコレクタに印加され、接地ライン５３から該接地ライン５３に接続されたエミッタに負の電圧が印加された場合、該ＮＰＮバイポーラトランジスタ５７のベース・エミッタ間に抵抗５８を接続した状態でのコレクタ・エミッタ間ブレークダウン電圧ＢＶＣＥＲ以上の電圧に達した時点で該ＮＰＮバイポーラトランジスタ５７はブレークダウンする。
【００１０】
逆に、電源ライン５１を負、接地ライン５３を正とする静電気が印加された場合は、前記抵抗５８を介してベース・コレクタ間接合が順方向のためクランプされる。
【００１１】
従って電源ライン５１と接地ライン５３との間は、従来の寄生的に存在していたＥＳＤ保護ＰＮ接合ダイオード５５ａと並列に、より低いブレークダウン電圧を有する、ＮＰＮバイポーラトランジスタ５７と前記抵抗５８で構成される新たなＥＳＤ保護素子５９により静電気から保護される。静電気の放電経路は一部が半導体基板内で一部は半導体基板の表面となる。
【００１２】
しかし、より低電圧動作を追及する携帯機器等に使用される半導体装置においては、静電気が印加された場合、更に低い電圧でブレークダウンするＥＳＤ保護素子であって、且つ、放熱の関係から静電気放電経路が出来るだけ半導体基板の内部に形成される新たなＥＳＤ保護素子が必要になる。
【課題を解決するための手段】
【００１３】
本発明の半導体装置は、
また、本発明の半導体装置は、第１導電型の半導体基板上に堆積された第２導電型のエピタキシャル層と、前記半導体基板と前記エピタキシャル層の間に形成された第２導電型の第１の埋め込み層と、前記第１の埋め込み層の周辺領域と接続され前記半導体基板内から前記エピタキシャル層内に延在する第１導電型の第２の埋め込み層と、前記第１の埋め込み層の中心領域と接続され前記第１の埋め込み層を跨いで前記半導体基板内から前記エピタキシャル層内に延在する第１導電型の第３の埋め込み層と、前記エピタキシャル層の表面から前記エピタキシャル層内に延在し前記第２の埋め込み層及び前記第３の埋め込み層とそれぞれ一体となる第１導電型の第１の引き出し層及び第２の引き出し層と、前記第２の埋め込み層、前記第１の引き出し層と前記第１の埋め込み層とに囲まれた前記エピタキシャル層の表面からその内部に延在し前記第２の引き出し層に接続された第１導電型の第２の拡散層と、前記第２の拡散層と接続され該第２の拡散層を取り囲んで形成された第２導電型の第１の拡散層と、前記第１の拡散層及び前記第２の拡散層に接続されたカソード電極と前記第１の引き出し層と接続されたアノード電極と、を具備し、前記第１の埋め込み層と前記第２の埋め込み層で形成されるＰＮ接合ダイオードと、前記第３の埋め込み層と前記エピタキシャル層と前記第２の埋め込み層で形成される寄生バイポーラトランジスタとで構成されるＥＳＤ保護素子を有することを特徴とする。
【００１４】
また、本発明の半導体装置は、前記寄生バイポーラトランジスタが、前記第３の埋め込み層をエミッタ、前記エピタキシャル層をベース、前記第２の埋め込み層をコレクタとすることを特徴とする。
【００１５】
また、本発明の半導体装置は、前記ＰＮ接合ダイオードが、前記第１の埋め込み層の不純物濃度を少なくとも前記第２の埋め込み層に隣接する領域で前記エピタキシャル層の不純物濃度より高く前記第２の埋め込み層の不純物濃度より低くすることを特徴とする。
【００１６】
また、本発明の半導体装置は、前記カソード電極が電源ラインに、前記アノード電極が接地ラインに接続されることを特徴とする。
【００１７】
また、本発明の半導体装置は、前記第１の埋め込み層の不純物濃度が前記ＰＮ接合ダイオードの耐圧を決定する前記第２の埋め込み層近傍以外の領域で該埋め込み層近傍領域より高濃度であることを特徴とする。
【００１８】
また、本発明の半導体装置は、前記ＥＳＤ保護素子が並列に格子状に複数形成されていることを特徴とする。
【発明の効果】
【００１９】
本発明の半導体装置によれば、所望の耐圧でブレークダウンし、大きな放電電流を流すことが可能なＥＳＤ保護特性のすぐれたＥＳＤ保護素子を有する半導体装置を実現できる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施形態におけるＥＳＤ保護素子の平面図及びその製造方法並びに静電気の放電経路を模式的に示す断面図である。
【図２】本発明の実施形態におけるＥＳＤ保護素子を利用したＥＳＤ保護回路の回路図及びＥＳＤ保護素子に印加された静電気電圧と放電電流の関係を示す図である。
【図３】本発明の実施形態におけるＥＳＤ保護素子の製造方法を示す断面図である。
【図４】本発明の実施形態におけるＥＳＤ保護素子の製造方法を示す断面図である。
【図５】従来のＥＳＤ保護素子として一般的なＰＮ接合ダイオードを利用したＥＳＤ保護回路の回路図である。
【図６】従来のＥＳＤ保護素子である一般的なＰＮ接合ダイオードに加え、ＮＰＮバイポーラトランジスタと抵抗からなる新たなＥＳＤ保護素子を採用したＥＳＤ保護回路の回路図である。
【発明を実施するための形態】
【００２１】
本実施形態の半導体装置に使用されるＥＳＤ保護素子３７の特徴について、図１、図２に基づいて、以下に説明する。図１（Ａ）は本実施形態のＥＳＤ保護素子３７の平面図である。図１（Ｂ）は図１（Ａ）のＡ−Ａ線での断面図であり、また静電気の放電経路を示す模式図である。なお、図１（Ａ）では、図１（Ｂ）に示すカソード電極９、アノード電極１０は記載を省略している。
【００２２】
図２（Ａ）は本実施形態のＥＳＤ保護素子３７を電源ライン３１と接地ライン３３間に接続したＥＳＤ保護回路の回路図である。電源ライン３１と接地ライン３３の間に内部回路３６が接続される。内部回路３６から入出力端子３０が引き出され、入出力端子３０と電源ライン３１間にはＰＮ接合ダイオード３２が、入出力端子３０と接地ライン３３間にはＰＮ接合ダイオード３４がＥＳＤ保護素子として接続される。なお、ＰＮ接合ダイオード３２、３４についてもＥＳＤ保護素子３７の構成と置き換えてもよい。
【００２３】
ＥＳＤ保護素子３７は、図２（Ａ）に示すように、ＰＮ接合ダイオード３５と抵抗３９と抵抗４０及び点線で示す寄生ＰＮＰバイポーラトランジスタ３８で構成される。図１（Ｂ）に示すように、ＰＮ接合ダイオード３５はＮ＋型埋め込み層２とＰ＋型埋め込み層３で構成される。
【００２４】
抵抗３９はＮ−型エピタキシャル層４の抵抗で、抵抗４０は、Ｐ＋型拡散層６、Ｐ＋型引き出し層５ａ、Ｐ＋型埋め込み層３ｂ、Ｎ＋型埋め込み層２等の抵抗で構成される。寄生ＰＮＰバイポーラトランジスタ３８は、Ｐ＋型拡散層６とＰ＋型引き出し層５ａを介して接続されるＰ＋型埋め込み層３ｂをエミッタ、Ｎ−型エピタキシャル層４をベース、Ｐ＋型埋め込み層３をコレクタとして構成される。
【００２５】
図１（Ａ）、図１（Ｂ）に基づいて、更に詳細にＥＳＤ保護素子３７の構成について説明し、その後、該ＥＳＤ保護素子３７に静電気が印加されたときに流れる静電気の放電経路について説明する。図１（B）に示すように、Ｐ型半導体基板１上でＮ＋型埋め込み層２とＰ＋型埋め込み層３が互いに接続され、ＰＮ接合ダイオード３５を構成する。
【００２６】
少なくとも該ＰＮ接合部に近接する領域のＮ＋型埋め込み層２の不純物濃度は、N−型エピタキシャル層４よりは高いが通常のＮＰＮバイポーラトランジスタのコレクタ層となる高濃度のＮ＋型埋め込み層、及びＰ＋型埋め込み層３より低くなるように調整される。Ｎ＋型埋め込み層２とＰ＋型埋め込み層３で構成されるＰＮ接合ダイオード３５の耐圧を所望の値にするためである。
【００２７】
図１（Ｂ）に示されるように、Ｐ＋型埋め込み層３とＰ＋型引き出し層５は、Ｎ−型エピタキシャル層４を貫通して一体となり、同図の左右２箇所で接地ライン３３に連結するアノード電極１０に接続される。また、同図の中心部ではＰ＋型埋め込み層３ｂがＮ＋型埋め込み層２を跨ぎＰ＋型引き出し層５ａと一体となりＰ＋型拡散層６を介してカソード電極９に接続される。
【００２８】
図１（Ｂ）の左右のＰ＋型埋め込み層３とＰ＋型引き出し層５、並びにＮ＋型埋め込み層２にとり囲まれたＮ−型エピタキシャル層４の表面からＰ＋型拡散層６、及び該Ｐ＋型拡散層６に隣接する構成でＮ＋型拡散層７が形成される。
【００２９】
同図（Ａ）に示すように、Ｐ＋型引き出し層５等に囲まれたＮ−型エピタキシャル層４にＰ＋型拡散層６が形成され、該Ｐ＋型拡散層６に隣接し、且つ、それを取り囲む構成でＮ＋型拡散層７が形成される。Ｎ＋型拡散層７は、Ｎ−型エピタキシャル層４の表面から内部に向かってＰ＋型拡散層６と同程度の深さまで延在する。
【００３０】
Ｎ＋型拡散層７を含むＰ型半導体基板１の表面に形成されたシリコン酸化膜等からなる絶縁膜８の開口を介してＰ＋型引き出し層５と接続するアノード電極１０、Ｎ＋型拡散層７及びＰ＋型拡散層６と接続するカソード電極９が形成される。カソード電極９は電源ライン３１に接続される。
【００３１】
本実施形態のＥＳＤ保護素子３７に静電気が印加された場合の放電電流及びその放電経路について、図１（Ｂ）、図２（Ａ）、図２（Ｂ）に基づいて以下に説明する。
【００３２】
図２（Ａ）に示す電源端子ＶＤＤに正の静電気によるサージ電圧が印加されたとき、図１（Ｂ）に示すように、電源端子ＶＤＤに接続する電源ライン３１からカソード電極９、Ｎ＋型拡散層７、Ｎ−型エピタキシャル層４を経由してＮ＋型埋め込み層２に該正の静電気によるサージ電圧が印加されることになる。一方、接地ライン３３に接続されたアノード電極１０、アノード電極１０と接続されたＰ＋型引き出し層５、Ｐ＋型埋め込み層３は接地電位となる。
【００３３】
従って、正の静電気によるサージ電圧がＮ＋型埋め込み層２とＰ＋型埋め込み層３で構成されるＰＮ接合ダイオード３５の耐圧以上の大きさのとき、ＰＮ接合ダイオード３５がブレークダウンする。ＰＮ接合ダイオード３５の耐圧は、内部回路を構成するデバイスの耐圧より小さくなるように、Ｎ＋型埋め込み層２の不純物濃度をＮ−型エピタキシャル層４の不純物濃度より高く、且つ隣接するＰ＋型埋め込み層３の不純物濃度より低い値に設定しているからである。
【００３４】
その結果、図１（Ｂ）に示すように、Ｎ＋型拡散層７から抵抗成分を持つＮ−型エピタキシャル層４、Ｎ＋型埋め込み層２、Ｐ＋型埋め込み層３、Ｐ＋型引き出し層５を経由してアノード電極１０に放電電流Ｉ１が流れる。図２（Ｂ）で言えば、電圧ａでＰＮ接合ダイオード３５がブレークダウンし、放電電流Ｉ１が電圧ｂの位置までＮ−型エピタキシャル層４の抵抗等に応じた勾配で流れる。
【００３５】
抵抗３９からなるＮ−型エピタキシャル層４を放電電流Ｉ１が流れると、Ｎ−型エピタキシャル層４に電位勾配ができ、高電位のカソード電極９とＰ＋型拡散層６を介して接続されたＰ＋型引き出し層５ａ、Ｐ＋型埋め込み層３ｂの電位がＮ−型エピタキシャル層４の電位より高くなる。その電位差はＮ＋型埋め込み層２に近づくほど大きくなり、Ｎ＋型埋め込み層２の直上のＰ＋型埋め込み層３ｂとその近傍のＮ−型エピタキシャル層４間で最大になる。
【００３６】
従って、Ｐ＋型拡散層６とＰ＋型引き出し層５ａを介して接続されたＰ＋型埋め込み層３ｂをエミッタ、Ｎ−型エピタキシャル層４をベース、図１（Ｂ）の左右のＰ＋型埋め込み層３をコレクタとする寄生ＰＮＰバイポーラトランジスタ３８がオン状態になる。寄生ＰＮＰバイポーラトランジスタ３８のベース幅となるＰ＋型埋め込み層３ａとＰ＋型埋め込み層３間のＮ−型エピタキシャル層の幅は、耐圧が許す限り出来るだけ狭く構成し、電流増幅率を高くし、オン電流を大きくするのが好ましい。
【００３７】
また、寄生ＰＮＰバイポーラトランジスタ３８は、エミッタとなるＰ＋型埋め込み層３ａとこれに隣接するベースとなるＮ−型エピタキシャル層４間の電位差が所定の値以上になれば、Ｎ＋型埋め込み層２の直上のみならずＰ＋型埋め込み層３ａとＰ＋型埋め込み層３間の全体に渡ってオン状態になるのでオン電流も大きくできる。
【００３８】
オン状態になった寄生ＰＮＰバイポーラトランジスタ３８には、図１（Ｂ）に示すように、そのエミッタとなるＰ＋型埋め込み層３ｂからコレクタとなるＰ＋型埋め込み層３に向かってオン電流である大きな放電電流Ｉ２が流れる。併せて、ＰＮ接合ダイオード３５がブレークダウンすることから、カソード電極９から、Ｐ＋型拡散層６、Ｐ＋型引き出し層５ａ、Ｐ＋型埋め込み層３ｂ、Ｎ＋型埋め込み層２、Ｐ＋型埋め込み層３及びＰ＋型引き出し層５からなる比較的低い抵抗を介してアノード電極１０に放電電流Ｉ３も流れる。
【００３９】
寄生ＰＮＰバイポーラトランジスタ３８を流れる大きな放電電流Ｉ２により、電源ライン３１からカソード電極９に入ってきた正の静電気は、Ｐ＋埋め込み層３ｂからＮ−型エピタキシャル層４、Ｐ＋型埋め込み層３、Ｐ＋型引き出し層５、アノード電極１０を介して接地ライン３３に流出される。併せて、上述の放電電流Ｉ３も正の静電気の放出に寄与する。その結果、内部回路３６は静電気から迅速に保護される。
【００４０】
図２（Ｂ）で示すと、放電電流Ｉ１が流れてカソード電極９の電圧が電圧ｂに達した時点、即ち、Ｐ＋型埋め込み層３ｂとＮ−型エピタキシャル層４の電位差が所定の値に達した時点で寄生ＰＮＰバイポーラトランジスタ３８がオン状態になる。
【００４１】
その時点でスナップバック現象が生じ、その後、寄生ＰＮＰバイポーラトランジスタ３８のコレクタ電圧が電圧ｃまで低下した後、寄生ＰＮＰバイポーラトランジスタ３８のコレクタ抵抗等に応じた勾配で放電電流Ｉ２は増大する。電圧ｃは、寄生バイポーラトランジスタ３８のエミッタとベース間が抵抗Ｒでシャントされた場合の耐圧であるＢＶＣＥＲに相当する。ＰＮ接合ダイオード３５がブレークダウンして放電電流Ｉ１が流れ始めると同時に、比較的低抵抗の抵抗４０を介して放電電流Ｉ３も流れる。
【００４２】
図２（Ａ）で示せば、ＥＳＤ保護素子３７において、先ず、電源ライン３１からカソード電極９、抵抗３９を介してＰＮ接合ダイオード３５に印加された正の静電気によるサージ電圧により、ＰＮ接合ダイオード３５がブレークダウンし、電源ライン３１と接地ライン３３間を放電電流Ｉ１が流れる。
【００４３】
その結果、抵抗３９で電圧降下がおこり寄生ＰＮＰバイポーラトランジスタ３８のベース電位がエミッタ電位より低下するので寄生ＰＮＰバイポーラトランジスタ３８がオンして、電源ライン３１から接地ライン３３に大きな放電電流Ｉ２を放出することができる。また、ＰＮ接合ダイオード３５がブレークダウンすることにより比較的低抵抗の抵抗４０を介して放電電流Ｉ３も流れる。
【００４４】
本実施形態のＥＳＤ保護素子３７は、上述のように、ＰＮ接合ダイオード３５を所定の不純物濃度からなるＮ＋型埋め込み層２と、Ｐ＋型埋め込み層３とで構成することにより所望の耐圧を実現し、そのブレークダウンによる放電電流Ｉ１により寄生ＰＮＰバイポーラトランジスタ３８をオンさせ大きな放電電流Ｉ２を流し、併せて、比較的低抵抗の抵抗４０を介して放電電流Ｉ３も流すことができる。
【００４５】
また、放電電流Ｉ２が、半導体装置の底面側となるＰ型半導体基板１に近い領域を流れるため、放熱効果が大きくなり、より大きな放電電流Ｉ２を流すことができる。従って、本実施形態のＥＳＤ保護素子は、内部回路３６を静電気から速やかに保護することに特徴がある。
【００４６】
以下に本実施形態のＥＳＤ保護素子の製造方法について、図１（Ｂ）、図３、図４に基づいて簡単に説明する。基本的にはバイポーラ集積回路の製造方法と同じである。
【００４７】
先ず、図３（Ａ）に示すように、Ｐ型半導体基板１を準備し、その表面にシリコン熱酸化膜等からなる絶縁膜２０を形成する。次に、絶縁膜２０に所定のフォトエッチングにより所定の大きさの開口２０ａを形成し、該開口２０ａを含むＰ型半導体基板１上を被覆するアンチモン（Ｓｂ）ドープ塗布膜２１を、通常のバイポーラプロセスのＮ＋型埋め込み層の形成条件と同条件で形成する。
【００４８】
その後、熱処理を行うことによりＰ型半導体基板１内にＮ＋型埋め込みデポ層２ａを形成する。塗布膜２１の代わりアンチモン（Ｓｂ）をイオン注入してＮ＋型埋め込みデポ層２ａを形成しても良い。
【００４９】
次に、図３（Ｂ）に示すように、塗布膜２１を除去した後、１１００℃前後の温度で熱処理を行い、Ｎ＋型埋め込みデポ層２ａをP型半導体基板１内の横方向及び下側のより深い領域まで拡散させ、Ｎ＋型埋め込み層２を形成する。Ｎ＋型埋め込み層２のＰ型半導体基板１内の形状は、この段階の熱処理によりほぼ決定される。その際、Ｎ＋型埋め込み層２を含むＰ型半導体基板１上にシリコン酸化膜２２が形成される。
【００５０】
次に、図３（Ｃ）に示すように、シリコン酸化膜２２に所定のフォトエッチングにより開口２２ａ、２２ｂを形成し、シリコン酸化膜２２等をマスクにして開口２２ａ、２２ｂ内に露出するＰ型半導体基板１等にボロン（Ｂ）等をイオン注入等して、Ｐ＋型埋め込みデポ層３ａを形成する。開口２２ｂは開口２２ａより大きな幅で形成される。前述したＰ＋型埋め込み層３ｂとＰ＋型埋め込み層３間の距離を狭くして寄生ＰＮＰバイポーラトランジスタ３８の電流増幅率を高くするためである。
【００５１】
次に、図４（Ａ）に示すように、シリコン酸化膜２２を除去してからＮ＋埋め込み層２等を含むＰ型半導体基板１上に、所定のエピタキシャル法によりＮ−型エピタキシャル層４を堆積する。
【００５２】
その後、Ｎ−型エピタキシャル層４の表面に形成されたシリコン酸化膜等をマスクとして、Ｎ−型エピタキシャル層４の所定の位置にボロン（Ｂ）等をイオン注入等し、所定の熱処理を行うことで同図（Ａ）に示すように、Ｎ−型エピタキシャル層４を貫通し一体となるＰ＋型埋め込み層３とＰ＋型引き出し層５及びＰ＋型埋め込み層３ｂとＰ＋型引き出し層５ａ、それぞれの連続体が形成される。
【００５３】
Ｎ＋型埋め込み層２は、上述のＮ−型エピタキシャル層４の堆積、その後の熱処理により該Ｎ−型エピタキシャル層４内を、其の上方及び横方向に対して熱拡散により延在する。
但し、その拡散量は、Ｎ＋型埋め込み層２の不純物がアンチモン（Ｓｂ）等の拡散係数の小さな元素であるため小さい。Ｐ＋型引き出し層５を含むＮ−型エピタキシャル層４上にはシリコン酸化膜等からなる絶縁膜２３が形成される。
【００５４】
遅くともＮ−型エピタキシャル４の堆積時またはその後の前記熱処理時にＮ―型エピタキシャル層４内等を横方向に拡散したＰ＋型埋め込み層３は、図３（Ａ）の開口部２０ａからＰ型半導体基板１内等を横方向に拡散したＮ＋型埋め込み層２の不純物濃度の低い先端領域と互いに接触し、所望の耐圧を有するＰＮ接合ダイオード３５を形成する。
【００５５】
即ち、ＰＮ接合ダイオード３５は、図３（Ａ）に示す開口部２０ａの端部と図３（Ｃ）に示す開口部２２ａの端部との距離を適切に調整することにより、ＰＮ接合部近傍のＮ＋型埋め込み層２の不純物濃度を適切なものとして、逆バイアスされたとき空乏層が低不純物濃度のＮ＋型埋め込み層２側に、より大きく延在して所望の耐圧を実現する。
【００５６】
なお、Ｐ＋型埋め込み層３ｂより外側で、且つＰ＋型埋め込み層３の近傍領域のＮ＋型埋め込み層２を、その不純物濃度を通常のバイポーラプロセスのＮ＋型埋め込み層より低く、かつＰ＋型埋め込み層３の不純物濃度より低く設計し、イオン注入法等でＰ＋型埋め込み層３と重畳して形成することにより、該低不純物濃度のＮ＋型埋め込み層２とＰ＋型埋め込み層３とでＰＮ接合ダイオード３５を形成してもよい。ＰＮ接合ダイオード３５の所望の耐圧は、係る領域の低不純物濃度のＮ＋型埋め込み層２の不純物濃度を所定の値にすることにより実現できる。
【００５７】
この場合、Ｐ＋型埋め込み層３と離間した領域に通常のバイポーラプロセスのＮ＋型埋め込み層の不純物濃度と同等の高不純物濃度のＮ＋型埋め込み層２を形成し、高不純物濃度のＮ＋型埋め込み層２とＰ＋型埋め込み層３との間の領域を低不純物濃度のＮ＋型埋め込み層２で連続させ、低不純物濃度のＮ＋型埋め込み層２とＰ＋型埋め込み層３でＰＮ接合ダイオード３５を形成することになる。Ｐ＋型埋め込み層３ｂは高不純物濃度のＮ＋型埋め込み層２を跨いで形成される。
【００５８】
本実施形態においては、開口２０ａと開口２２ａとのマスクずれが生じた場合、ＰＮ接合ダイオード３５の耐圧がばらつく恐れがある。しかし、Ｎ＋型埋め込み層２をイオン注入等によりＰ＋型埋め込み層３と重畳して形成する場合、マスクずれに相当する現象が生じないのでＰＮ接合ダイオード３５の耐圧のばらつきは改善できる。
【００５９】
次に、図４（Ｂ）に示すように、所定の方法により絶縁膜２３やフォトレジスト膜をマスクとして、砒素（Ａｓ）等やボロン（Ｂ）等をイオン注入して、Ｎ＋型拡散層７及びＰ＋型拡散層６を順次形成する。本工程も通常のバイポーラトランジスタのエミッタ層、ベースコンタクト層等形成と同時に行われる。Ｎ＋型拡散層７等を含むＰ型半導体基板１上にはシリコン酸化膜等からなる絶縁膜８が形成される。
【００６０】
次に、図１（Ｂ）に示すように、絶縁膜８に所定のフォトエッチングにより形成した開口を介して、スパッタ等により堆積したアルミニューム（Ａｌ）等からなる薄膜を所定のフォトエッチングすることによりＰ＋型引き出し層５に接続するアノード電極１０、Ｎ＋型拡散層７及びＰ＋型拡散層６に接続するカソード電極９を形成する。必要に応じ多層配線構造を形成し、最後にパッシベーション膜を形成することによりＥＳＤ保護素子３７を有する半導体装置が完成する。
【００６１】
本実施形態等では、図１（Ａ）等に示すように、１つのＥＳＤ保護素子について記載したが、同図等の前後、左右に同様の構成を格子状に形成する事により放電電流Ｉ２を更に増大させたＥＳＤ保護素子を形成する事ができる。
【符号の説明】
【００６２】
１ Ｐ型半導体基板 ２ Ｎ＋型埋め込み層 ２ａ Ｎ＋型埋め込みデポ層
３，３ｂ Ｐ＋型埋め込み層 ３ａ Ｐ＋型埋め込みデポ層
４ Ｎ−型エピタキシャル層 ５，５ａ Ｐ＋型引き出し層 ６ Ｐ＋型拡散層 ７ Ｎ＋型拡散層 ８ 絶縁膜 ９ カソード電極 １０ アノード電極
２０ 絶縁膜 ２０ａ，２２ａ，２２ｂ 開口
２１ アンチモン（Ｓｂ）ドープ塗布膜 ２２ シリコン酸化膜 ２３ 絶縁膜
３０ 入出力端子 ３１ 電源ライン ３２，３４ ＰＮ接合ダイオード
３３ 接地ライン ３５ ＰＮ接合ダイオード ３６ 内部回路
３７ ＥＳＤ保護素子 ３８ 寄生ＰＮＰバイポーラトランジスタ
３９，４０ 抵抗 ５０ 入出力端子 ５１ 電源ライン
５２，５４，５５ ＰＮ接合ダイオード ５３ 接地ライン
５５ａ 寄生ＰＮ接合ダイオード ５６ 内部回路
５７ ＮＰＮバイポーラトランジスタ ５８ 抵抗 ５９ ＥＳＤ保護素子
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にＥＳＤ保護特性のすぐれたＥＳＤ保護素子からなる半導体装置に係るものである。
【背景技術】
【０００２】
従来から、ＥＳＤ対策として半導体装置の保護回路が組み込まれた種々の半導体装置が提案されている。例えば、典型的には図５に示すように、入出力端子５０と電源ライン５１間にＰＮ接合ダイオード５２を接続し、入出力端子５０と接地ライン５３間にＰＮ接合ダイオード５４を接続し、電源ライン５１と接地ライン５３の間にＰＮ接合ダイオード５５を接続することにより、内部回路５６の保護が行われていた。
【０００３】
しかしながら、高速化の要求等から構成素子の微細化が進展するにつれ半導体装置の静電破壊耐性が弱くなり、より適切なＥＳＤ保護素子の採用が不可欠になってきた。高耐圧素子としてのＭＯＳ型トランジスタと低耐圧素子としてのＮＰＮバイポーラトランジスタを内蔵するＢｉＣＭＯＳ型集積回路において、低耐圧ＮＰＮトランジスタをＥＳＤ保護素子とする内容とその問題点及び解決方法が以下の特許文献１に開示されている。
【０００４】
また、電源ラインと接地ライン間にＰＮ接合ダイオードの代わりにベース・エミッタ間を抵抗で接続したＮＰＮバイポーラトランジスタをＥＳＤ保護素子として使用する内容が特許文献２に開示されている。ＭＯＳ型トランジスタをＥＳＤ保護素子とした場合、そのスナップバック電圧を低下させ、ＥＳＤ保護特性を改善する内容が特許文献３に開示されている。
【０００５】
なお、スナップバック電圧については後述するが、大きな静電気サージが入出力端子等に印加されたとき、該静電気を接地ラインに逃がし始めるトリガー電圧である。保護素子のスナップバック電圧が被保護素子のスナップバック電圧より低ければ、保護素子を通して静電気を接地ラインに逃がせるので被保護素子は静電気から保護される。また、ＥＳＤとはＥｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅの略称で静電気放電を意味する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−１２８２９３号公報
【特許文献２】特開平０５−９０４８１号公報
【特許文献３】特開平０６−１７７３２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献２には、図６に示すように、図５と同様の構成で電源ライン５１となる最高電位端子と接地ライン５３となる最低電位端子間に静電気が印加された場合の新たなＥＳＤ保護素子５９が開示されている。従来はＮ型エピタキシャル層をカソード、Ｐ型半導体基板をアノードとする点線で示す寄生ＰＮ接合ダイオード５５ａが、両端子間に印加される静電気の放電経路となり内部回路５６を保護していた。図５のＰＮ接合ダイオード５５が寄生ＰＮ接合ダイオード５５ａで代替されている。
【０００８】
しかし、微細化の進展等による静電気の放電経路のインピーダンスの増加等により、該寄生ＰＮ接合ダイオード５５ａが有効に動作せず内部回路５６のいずれかの接合を介して静電気の放電経路が生じ、内部回路５６の接合部が破壊される場合が生じていた。そこで、該寄生ＰＮ接合ダイオード５５ａと並列にベースとエミッタ間が抵抗５８でシャントされたＮＰＮバイポーラトランジスタ５７を接続した新たなＥＳＤ保護素子５９で静電気に対処する内容が開示されている。
【０００９】
静電気による正の電圧が、電源ライン５１から該電源ライン５１に接続されたＮＰＮバイポーラトランジスタ５７のコレクタに印加され、接地ライン５３から該接地ライン５３に接続されたエミッタに負の電圧が印加された場合、該ＮＰＮバイポーラトランジスタ５７のベース・エミッタ間に抵抗５８を接続した状態でのコレクタ・エミッタ間ブレークダウン電圧ＢＶＣＥＲ以上の電圧に達した時点で該ＮＰＮバイポーラトランジスタ５７はブレークダウンする。
【００１０】
逆に、電源ライン５１を負、接地ライン５３を正とする静電気が印加された場合は、前記抵抗５８を介してベース・コレクタ間接合が順方向のためクランプされる。
【００１１】
従って電源ライン５１と接地ライン５３との間は、従来の寄生的に存在していたＥＳＤ保護ＰＮ接合ダイオード５５ａと並列に、より低いブレークダウン電圧を有する、ＮＰＮバイポーラトランジスタ５７と前記抵抗５８で構成される新たなＥＳＤ保護素子５９により静電気から保護される。静電気の放電経路は一部が半導体基板内で一部は半導体基板の表面となる。
【００１２】
しかし、より低電圧動作を追及する携帯機器等に使用される半導体装置においては、静電気が印加された場合、更に低い電圧でブレークダウンするＥＳＤ保護素子であって、且つ、放熱の関係から静電気放電経路が出来るだけ半導体基板の内部に形成される新たなＥＳＤ保護素子が必要になる。
【課題を解決するための手段】
【００１３】
本発明の半導体装置は、
また、本発明の半導体装置は、第１導電型の半導体基板上に堆積された第２導電型のエピタキシャル層と、前記半導体基板と前記エピタキシャル層の間に形成された第２導電型の第１の埋め込み層と、前記第１の埋め込み層の周辺領域と接続され前記半導体基板内から前記エピタキシャル層内に延在する第１導電型の第２の埋め込み層と、前記第１の埋め込み層の中心領域と接続され前記第１の埋め込み層を跨いで前記半導体基板内から前記エピタキシャル層内に延在する第１導電型の第３の埋め込み層と、前記エピタキシャル層の表面から前記エピタキシャル層内に延在し前記第２の埋め込み層及び前記第３の埋め込み層とそれぞれ一体となる第１導電型の第１の引き出し層及び第２の引き出し層と、前記第２の埋め込み層、前記第１の引き出し層と前記第１の埋め込み層とに囲まれた前記エピタキシャル層の表面からその内部に延在し前記第２の引き出し層に接続された第１導電型の第２の拡散層と、前記第２の拡散層と接続され該第２の拡散層を取り囲んで形成された第２導電型の第１の拡散層と、前記第１の拡散層及び前記第２の拡散層に接続されたカソード電極と前記第１の引き出し層と接続されたアノード電極と、を具備し、前記第１の埋め込み層と前記第２の埋め込み層で形成されるＰＮ接合ダイオードと、前記第３の埋め込み層と前記エピタキシャル層と前記第２の埋め込み層で形成される寄生バイポーラトランジスタとで構成されるＥＳＤ保護素子を有することを特徴とする。
【００１４】
また、本発明の半導体装置は、前記寄生バイポーラトランジスタが、前記第３の埋め込み層をエミッタ、前記エピタキシャル層をベース、前記第２の埋め込み層をコレクタとすることを特徴とする。
【００１５】
また、本発明の半導体装置は、前記ＰＮ接合ダイオードが、前記第１の埋め込み層の不純物濃度を少なくとも前記第２の埋め込み層に隣接する領域で前記エピタキシャル層の不純物濃度より高く前記第２の埋め込み層の不純物濃度より低くすることを特徴とする。
【００１６】
また、本発明の半導体装置は、前記カソード電極が電源ラインに、前記アノード電極が接地ラインに接続されることを特徴とする。
【００１７】
また、本発明の半導体装置は、前記第１の埋め込み層の不純物濃度が前記ＰＮ接合ダイオードの耐圧を決定する前記第２の埋め込み層近傍以外の領域で該埋め込み層近傍領域より高濃度であることを特徴とする。
【００１８】
また、本発明の半導体装置は、前記ＥＳＤ保護素子が並列に格子状に複数形成されていることを特徴とする。
【発明の効果】
【００１９】
本発明の半導体装置によれば、所望の耐圧でブレークダウンし、大きな放電電流を流すことが可能なＥＳＤ保護特性のすぐれたＥＳＤ保護素子を有する半導体装置を実現できる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施形態におけるＥＳＤ保護素子の平面図及びその製造方法並びに静電気の放電経路を模式的に示す断面図である。
【図２】本発明の実施形態におけるＥＳＤ保護素子を利用したＥＳＤ保護回路の回路図及びＥＳＤ保護素子に印加された静電気電圧と放電電流の関係を示す図である。
【図３】本発明の実施形態におけるＥＳＤ保護素子の製造方法を示す断面図である。
【図４】本発明の実施形態におけるＥＳＤ保護素子の製造方法を示す断面図である。
【図５】従来のＥＳＤ保護素子として一般的なＰＮ接合ダイオードを利用したＥＳＤ保護回路の回路図である。
【図６】従来のＥＳＤ保護素子である一般的なＰＮ接合ダイオードに加え、ＮＰＮバイポーラトランジスタと抵抗からなる新たなＥＳＤ保護素子を採用したＥＳＤ保護回路の回路図である。
【発明を実施するための形態】
【００２１】
本実施形態の半導体装置に使用されるＥＳＤ保護素子３７の特徴について、図１、図２に基づいて、以下に説明する。図１（Ａ）は本実施形態のＥＳＤ保護素子３７の平面図である。図１（Ｂ）は図１（Ａ）のＡ−Ａ線での断面図であり、また静電気の放電経路を示す模式図である。なお、図１（Ａ）では、図１（Ｂ）に示すカソード電極９、アノード電極１０は記載を省略している。
【００２２】
図２（Ａ）は本実施形態のＥＳＤ保護素子３７を電源ライン３１と接地ライン３３間に接続したＥＳＤ保護回路の回路図である。電源ライン３１と接地ライン３３の間に内部回路３６が接続される。内部回路３６から入出力端子３０が引き出され、入出力端子３０と電源ライン３１間にはＰＮ接合ダイオード３２が、入出力端子３０と接地ライン３３間にはＰＮ接合ダイオード３４がＥＳＤ保護素子として接続される。なお、ＰＮ接合ダイオード３２、３４についてもＥＳＤ保護素子３７の構成と置き換えてもよい。
【００２３】
ＥＳＤ保護素子３７は、図２（Ａ）に示すように、ＰＮ接合ダイオード３５と抵抗３９と抵抗４０及び点線で示す寄生ＰＮＰバイポーラトランジスタ３８で構成される。図１（Ｂ）に示すように、ＰＮ接合ダイオード３５はＮ＋型埋め込み層２とＰ＋型埋め込み層３で構成される。
【００２４】
抵抗３９はＮ−型エピタキシャル層４の抵抗で、抵抗４０は、Ｐ＋型拡散層６、Ｐ＋型引き出し層５ａ、Ｐ＋型埋め込み層３ｂ、Ｎ＋型埋め込み層２等の抵抗で構成される。寄生ＰＮＰバイポーラトランジスタ３８は、Ｐ＋型拡散層６とＰ＋型引き出し層５ａを介して接続されるＰ＋型埋め込み層３ｂをエミッタ、Ｎ−型エピタキシャル層４をベース、Ｐ＋型埋め込み層３をコレクタとして構成される。
【００２５】
図１（Ａ）、図１（Ｂ）に基づいて、更に詳細にＥＳＤ保護素子３７の構成について説明し、その後、該ＥＳＤ保護素子３７に静電気が印加されたときに流れる静電気の放電経路について説明する。図１（B）に示すように、Ｐ型半導体基板１上でＮ＋型埋め込み層２とＰ＋型埋め込み層３が互いに接続され、ＰＮ接合ダイオード３５を構成する。
【００２６】
少なくとも該ＰＮ接合部に近接する領域のＮ＋型埋め込み層２の不純物濃度は、N−型エピタキシャル層４よりは高いが通常のＮＰＮバイポーラトランジスタのコレクタ層となる高濃度のＮ＋型埋め込み層、及びＰ＋型埋め込み層３より低くなるように調整される。Ｎ＋型埋め込み層２とＰ＋型埋め込み層３で構成されるＰＮ接合ダイオード３５の耐圧を所望の値にするためである。
【００２７】
図１（Ｂ）に示されるように、Ｐ＋型埋め込み層３とＰ＋型引き出し層５は、Ｎ−型エピタキシャル層４を貫通して一体となり、同図の左右２箇所で接地ライン３３に連結するアノード電極１０に接続される。また、同図の中心部ではＰ＋型埋め込み層３ｂがＮ＋型埋め込み層２を跨ぎＰ＋型引き出し層５ａと一体となりＰ＋型拡散層６を介してカソード電極９に接続される。
【００２８】
図１（Ｂ）の左右のＰ＋型埋め込み層３とＰ＋型引き出し層５、並びにＮ＋型埋め込み層２にとり囲まれたＮ−型エピタキシャル層４の表面からＰ＋型拡散層６、及び該Ｐ＋型拡散層６に隣接する構成でＮ＋型拡散層７が形成される。
【００２９】
同図（Ａ）に示すように、Ｐ＋型引き出し層５等に囲まれたＮ−型エピタキシャル層４にＰ＋型拡散層６が形成され、該Ｐ＋型拡散層６に隣接し、且つ、それを取り囲む構成でＮ＋型拡散層７が形成される。Ｎ＋型拡散層７は、Ｎ−型エピタキシャル層４の表面から内部に向かってＰ＋型拡散層６と同程度の深さまで延在する。
【００３０】
Ｎ＋型拡散層７を含むＰ型半導体基板１の表面に形成されたシリコン酸化膜等からなる絶縁膜８の開口を介してＰ＋型引き出し層５と接続するアノード電極１０、Ｎ＋型拡散層７及びＰ＋型拡散層６と接続するカソード電極９が形成される。カソード電極９は電源ライン３１に接続される。
【００３１】
本実施形態のＥＳＤ保護素子３７に静電気が印加された場合の放電電流及びその放電経路について、図１（Ｂ）、図２（Ａ）、図２（Ｂ）に基づいて以下に説明する。
【００３２】
図２（Ａ）に示す電源端子ＶＤＤに正の静電気によるサージ電圧が印加されたとき、図１（Ｂ）に示すように、電源端子ＶＤＤに接続する電源ライン３１からカソード電極９、Ｎ＋型拡散層７、Ｎ−型エピタキシャル層４を経由してＮ＋型埋め込み層２に該正の静電気によるサージ電圧が印加されることになる。一方、接地ライン３３に接続されたアノード電極１０、アノード電極１０と接続されたＰ＋型引き出し層５、Ｐ＋型埋め込み層３は接地電位となる。
【００３３】
従って、正の静電気によるサージ電圧がＮ＋型埋め込み層２とＰ＋型埋め込み層３で構成されるＰＮ接合ダイオード３５の耐圧以上の大きさのとき、ＰＮ接合ダイオード３５がブレークダウンする。ＰＮ接合ダイオード３５の耐圧は、内部回路を構成するデバイスの耐圧より小さくなるように、Ｎ＋型埋め込み層２の不純物濃度をＮ−型エピタキシャル層４の不純物濃度より高く、且つ隣接するＰ＋型埋め込み層３の不純物濃度より低い値に設定しているからである。
【００３４】
その結果、図１（Ｂ）に示すように、Ｎ＋型拡散層７から抵抗成分を持つＮ−型エピタキシャル層４、Ｎ＋型埋め込み層２、Ｐ＋型埋め込み層３、Ｐ＋型引き出し層５を経由してアノード電極１０に放電電流Ｉ１が流れる。図２（Ｂ）で言えば、電圧ａでＰＮ接合ダイオード３５がブレークダウンし、放電電流Ｉ１が電圧ｂの位置までＮ−型エピタキシャル層４の抵抗等に応じた勾配で流れる。
【００３５】
抵抗３９からなるＮ−型エピタキシャル層４を放電電流Ｉ１が流れると、Ｎ−型エピタキシャル層４に電位勾配ができ、高電位のカソード電極９とＰ＋型拡散層６を介して接続されたＰ＋型引き出し層５ａ、Ｐ＋型埋め込み層３ｂの電位がＮ−型エピタキシャル層４の電位より高くなる。その電位差はＮ＋型埋め込み層２に近づくほど大きくなり、Ｎ＋型埋め込み層２の直上のＰ＋型埋め込み層３ｂとその近傍のＮ−型エピタキシャル層４間で最大になる。
【００３６】
従って、Ｐ＋型拡散層６とＰ＋型引き出し層５ａを介して接続されたＰ＋型埋め込み層３ｂをエミッタ、Ｎ−型エピタキシャル層４をベース、図１（Ｂ）の左右のＰ＋型埋め込み層３をコレクタとする寄生ＰＮＰバイポーラトランジスタ３８がオン状態になる。寄生ＰＮＰバイポーラトランジスタ３８のベース幅となるＰ＋型埋め込み層３ａとＰ＋型埋め込み層３間のＮ−型エピタキシャル層の幅は、耐圧が許す限り出来るだけ狭く構成し、電流増幅率を高くし、オン電流を大きくするのが好ましい。
【００３７】
また、寄生ＰＮＰバイポーラトランジスタ３８は、エミッタとなるＰ＋型埋め込み層３ａとこれに隣接するベースとなるＮ−型エピタキシャル層４間の電位差が所定の値以上になれば、Ｎ＋型埋め込み層２の直上のみならずＰ＋型埋め込み層３ａとＰ＋型埋め込み層３間の全体に渡ってオン状態になるのでオン電流も大きくできる。
【００３８】
オン状態になった寄生ＰＮＰバイポーラトランジスタ３８には、図１（Ｂ）に示すように、そのエミッタとなるＰ＋型埋め込み層３ｂからコレクタとなるＰ＋型埋め込み層３に向かってオン電流である大きな放電電流Ｉ２が流れる。併せて、ＰＮ接合ダイオード３５がブレークダウンすることから、カソード電極９から、Ｐ＋型拡散層６、Ｐ＋型引き出し層５ａ、Ｐ＋型埋め込み層３ｂ、Ｎ＋型埋め込み層２、Ｐ＋型埋め込み層３及びＰ＋型引き出し層５からなる比較的低い抵抗を介してアノード電極１０に放電電流Ｉ３も流れる。
【００３９】
寄生ＰＮＰバイポーラトランジスタ３８を流れる大きな放電電流Ｉ２により、電源ライン３１からカソード電極９に入ってきた正の静電気は、Ｐ＋埋め込み層３ｂからＮ−型エピタキシャル層４、Ｐ＋型埋め込み層３、Ｐ＋型引き出し層５、アノード電極１０を介して接地ライン３３に流出される。併せて、上述の放電電流Ｉ３も正の静電気の放出に寄与する。その結果、内部回路３６は静電気から迅速に保護される。
【００４０】
図２（Ｂ）で示すと、放電電流Ｉ１が流れてカソード電極９の電圧が電圧ｂに達した時点、即ち、Ｐ＋型埋め込み層３ｂとＮ−型エピタキシャル層４の電位差が所定の値に達した時点で寄生ＰＮＰバイポーラトランジスタ３８がオン状態になる。
【００４１】
その時点でスナップバック現象が生じ、その後、寄生ＰＮＰバイポーラトランジスタ３８のコレクタ電圧が電圧ｃまで低下した後、寄生ＰＮＰバイポーラトランジスタ３８のコレクタ抵抗等に応じた勾配で放電電流Ｉ２は増大する。電圧ｃは、寄生バイポーラトランジスタ３８のエミッタとベース間が抵抗Ｒでシャントされた場合の耐圧であるＢＶＣＥＲに相当する。ＰＮ接合ダイオード３５がブレークダウンして放電電流Ｉ１が流れ始めると同時に、比較的低抵抗の抵抗４０を介して放電電流Ｉ３も流れる。
【００４２】
図２（Ａ）で示せば、ＥＳＤ保護素子３７において、先ず、電源ライン３１からカソード電極９、抵抗３９を介してＰＮ接合ダイオード３５に印加された正の静電気によるサージ電圧により、ＰＮ接合ダイオード３５がブレークダウンし、電源ライン３１と接地ライン３３間を放電電流Ｉ１が流れる。
【００４３】
その結果、抵抗３９で電圧降下がおこり寄生ＰＮＰバイポーラトランジスタ３８のベース電位がエミッタ電位より低下するので寄生ＰＮＰバイポーラトランジスタ３８がオンして、電源ライン３１から接地ライン３３に大きな放電電流Ｉ２を放出することができる。また、ＰＮ接合ダイオード３５がブレークダウンすることにより比較的低抵抗の抵抗４０を介して放電電流Ｉ３も流れる。
【００４４】
本実施形態のＥＳＤ保護素子３７は、上述のように、ＰＮ接合ダイオード３５を所定の不純物濃度からなるＮ＋型埋め込み層２と、Ｐ＋型埋め込み層３とで構成することにより所望の耐圧を実現し、そのブレークダウンによる放電電流Ｉ１により寄生ＰＮＰバイポーラトランジスタ３８をオンさせ大きな放電電流Ｉ２を流し、併せて、比較的低抵抗の抵抗４０を介して放電電流Ｉ３も流すことができる。
【００４５】
また、放電電流Ｉ２が、半導体装置の底面側となるＰ型半導体基板１に近い領域を流れるため、放熱効果が大きくなり、より大きな放電電流Ｉ２を流すことができる。従って、本実施形態のＥＳＤ保護素子は、内部回路３６を静電気から速やかに保護することに特徴がある。
【００４６】
以下に本実施形態のＥＳＤ保護素子の製造方法について、図１（Ｂ）、図３、図４に基づいて簡単に説明する。基本的にはバイポーラ集積回路の製造方法と同じである。
【００４７】
先ず、図３（Ａ）に示すように、Ｐ型半導体基板１を準備し、その表面にシリコン熱酸化膜等からなる絶縁膜２０を形成する。次に、絶縁膜２０に所定のフォトエッチングにより所定の大きさの開口２０ａを形成し、該開口２０ａを含むＰ型半導体基板１上を被覆するアンチモン（Ｓｂ）ドープ塗布膜２１を、通常のバイポーラプロセスのＮ＋型埋め込み層の形成条件と同条件で形成する。
【００４８】
その後、熱処理を行うことによりＰ型半導体基板１内にＮ＋型埋め込みデポ層２ａを形成する。塗布膜２１の代わりアンチモン（Ｓｂ）をイオン注入してＮ＋型埋め込みデポ層２ａを形成しても良い。
【００４９】
次に、図３（Ｂ）に示すように、塗布膜２１を除去した後、１１００℃前後の温度で熱処理を行い、Ｎ＋型埋め込みデポ層２ａをP型半導体基板１内の横方向及び下側のより深い領域まで拡散させ、Ｎ＋型埋め込み層２を形成する。Ｎ＋型埋め込み層２のＰ型半導体基板１内の形状は、この段階の熱処理によりほぼ決定される。その際、Ｎ＋型埋め込み層２を含むＰ型半導体基板１上にシリコン酸化膜２２が形成される。
【００５０】
次に、図３（Ｃ）に示すように、シリコン酸化膜２２に所定のフォトエッチングにより開口２２ａ、２２ｂを形成し、シリコン酸化膜２２等をマスクにして開口２２ａ、２２ｂ内に露出するＰ型半導体基板１等にボロン（Ｂ）等をイオン注入等して、Ｐ＋型埋め込みデポ層３ａを形成する。開口２２ｂは開口２２ａより大きな幅で形成される。前述したＰ＋型埋め込み層３ｂとＰ＋型埋め込み層３間の距離を狭くして寄生ＰＮＰバイポーラトランジスタ３８の電流増幅率を高くするためである。
【００５１】
次に、図４（Ａ）に示すように、シリコン酸化膜２２を除去してからＮ＋埋め込み層２等を含むＰ型半導体基板１上に、所定のエピタキシャル法によりＮ−型エピタキシャル層４を堆積する。
【００５２】
その後、Ｎ−型エピタキシャル層４の表面に形成されたシリコン酸化膜等をマスクとして、Ｎ−型エピタキシャル層４の所定の位置にボロン（Ｂ）等をイオン注入等し、所定の熱処理を行うことで同図（Ａ）に示すように、Ｎ−型エピタキシャル層４を貫通し一体となるＰ＋型埋め込み層３とＰ＋型引き出し層５及びＰ＋型埋め込み層３ｂとＰ＋型引き出し層５ａ、それぞれの連続体が形成される。
【００５３】
Ｎ＋型埋め込み層２は、上述のＮ−型エピタキシャル層４の堆積、その後の熱処理により該Ｎ−型エピタキシャル層４内を、其の上方及び横方向に対して熱拡散により延在する。
但し、その拡散量は、Ｎ＋型埋め込み層２の不純物がアンチモン（Ｓｂ）等の拡散係数の小さな元素であるため小さい。Ｐ＋型引き出し層５を含むＮ−型エピタキシャル層４上にはシリコン酸化膜等からなる絶縁膜２３が形成される。
【００５４】
遅くともＮ−型エピタキシャル４の堆積時またはその後の前記熱処理時にＮ―型エピタキシャル層４内等を横方向に拡散したＰ＋型埋め込み層３は、図３（Ａ）の開口部２０ａからＰ型半導体基板１内等を横方向に拡散したＮ＋型埋め込み層２の不純物濃度の低い先端領域と互いに接触し、所望の耐圧を有するＰＮ接合ダイオード３５を形成する。
【００５５】
即ち、ＰＮ接合ダイオード３５は、図３（Ａ）に示す開口部２０ａの端部と図３（Ｃ）に示す開口部２２ａの端部との距離を適切に調整することにより、ＰＮ接合部近傍のＮ＋型埋め込み層２の不純物濃度を適切なものとして、逆バイアスされたとき空乏層が低不純物濃度のＮ＋型埋め込み層２側に、より大きく延在して所望の耐圧を実現する。
【００５６】
なお、Ｐ＋型埋め込み層３ｂより外側で、且つＰ＋型埋め込み層３の近傍領域のＮ＋型埋め込み層２を、その不純物濃度を通常のバイポーラプロセスのＮ＋型埋め込み層より低く、かつＰ＋型埋め込み層３の不純物濃度より低く設計し、イオン注入法等でＰ＋型埋め込み層３と重畳して形成することにより、該低不純物濃度のＮ＋型埋め込み層２とＰ＋型埋め込み層３とでＰＮ接合ダイオード３５を形成してもよい。ＰＮ接合ダイオード３５の所望の耐圧は、係る領域の低不純物濃度のＮ＋型埋め込み層２の不純物濃度を所定の値にすることにより実現できる。
【００５７】
この場合、Ｐ＋型埋め込み層３と離間した領域に通常のバイポーラプロセスのＮ＋型埋め込み層の不純物濃度と同等の高不純物濃度のＮ＋型埋め込み層２を形成し、高不純物濃度のＮ＋型埋め込み層２とＰ＋型埋め込み層３との間の領域を低不純物濃度のＮ＋型埋め込み層２で連続させ、低不純物濃度のＮ＋型埋め込み層２とＰ＋型埋め込み層３でＰＮ接合ダイオード３５を形成することになる。Ｐ＋型埋め込み層３ｂは高不純物濃度のＮ＋型埋め込み層２を跨いで形成される。
【００５８】
本実施形態においては、開口２０ａと開口２２ａとのマスクずれが生じた場合、ＰＮ接合ダイオード３５の耐圧がばらつく恐れがある。しかし、Ｎ＋型埋め込み層２をイオン注入等によりＰ＋型埋め込み層３と重畳して形成する場合、マスクずれに相当する現象が生じないのでＰＮ接合ダイオード３５の耐圧のばらつきは改善できる。
【００５９】
次に、図４（Ｂ）に示すように、所定の方法により絶縁膜２３やフォトレジスト膜をマスクとして、砒素（Ａｓ）等やボロン（Ｂ）等をイオン注入して、Ｎ＋型拡散層７及びＰ＋型拡散層６を順次形成する。本工程も通常のバイポーラトランジスタのエミッタ層、ベースコンタクト層等形成と同時に行われる。Ｎ＋型拡散層７等を含むＰ型半導体基板１上にはシリコン酸化膜等からなる絶縁膜８が形成される。
【００６０】
次に、図１（Ｂ）に示すように、絶縁膜８に所定のフォトエッチングにより形成した開口を介して、スパッタ等により堆積したアルミニューム（Ａｌ）等からなる薄膜を所定のフォトエッチングすることによりＰ＋型引き出し層５に接続するアノード電極１０、Ｎ＋型拡散層７及びＰ＋型拡散層６に接続するカソード電極９を形成する。必要に応じ多層配線構造を形成し、最後にパッシベーション膜を形成することによりＥＳＤ保護素子３７を有する半導体装置が完成する。
【００６１】
本実施形態等では、図１（Ａ）等に示すように、１つのＥＳＤ保護素子について記載したが、同図等の前後、左右に同様の構成を格子状に形成する事により放電電流Ｉ２を更に増大させたＥＳＤ保護素子を形成する事ができる。
【符号の説明】
【００６２】
１ Ｐ型半導体基板 ２ Ｎ＋型埋め込み層 ２ａ Ｎ＋型埋め込みデポ層
３，３ｂ Ｐ＋型埋め込み層 ３ａ Ｐ＋型埋め込みデポ層
４ Ｎ−型エピタキシャル層 ５，５ａ Ｐ＋型引き出し層 ６ Ｐ＋型拡散層 ７ Ｎ＋型拡散層 ８ 絶縁膜 ９ カソード電極 １０ アノード電極
２０ 絶縁膜 ２０ａ，２２ａ，２２ｂ 開口
２１ アンチモン（Ｓｂ）ドープ塗布膜 ２２ シリコン酸化膜 ２３ 絶縁膜
３０ 入出力端子 ３１ 電源ライン ３２，３４ ＰＮ接合ダイオード
３３ 接地ライン ３５ ＰＮ接合ダイオード ３６ 内部回路
３７ ＥＳＤ保護素子 ３８ 寄生ＰＮＰバイポーラトランジスタ
３９，４０ 抵抗 ５０ 入出力端子 ５１ 電源ライン
５２，５４，５５ ＰＮ接合ダイオード ５３ 接地ライン
５５ａ 寄生ＰＮ接合ダイオード ５６ 内部回路
５７ ＮＰＮバイポーラトランジスタ ５８ 抵抗 ５９ ＥＳＤ保護素子
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板上に堆積された第２導電型のエピタキシャル層と、
前記半導体基板と前記エピタキシャル層の間に形成された第２導電型の第１の埋め込み層と、
前記第１の埋め込み層の周辺領域と接続され前記半導体基板内から前記エピタキシャル層内に延在する第１導電型の第２の埋め込み層と、
前記第１の埋め込み層の中心領域と接続され前記第１の埋め込み層を跨いで前記半導体基板内から前記エピタキシャル層内に延在する第１導電型の第３の埋め込み層と、
前記エピタキシャル層の表面から前記エピタキシャル層内に延在し前記第２の埋め込み層及び前記第３の埋め込み層とそれぞれ一体となる第１導電型の第１の引き出し層及び第２の引き出し層と、
前記第２の埋め込み層、前記第１の引き出し層と前記第１の埋め込み層とに囲まれた前記エピタキシャル層の表面からその内部に延在し前記第２の引き出し層に接続される第１導電型の第２の拡散層と、
前記第２の拡散層と接続され該第２の拡散層を取り囲んで形成された第２導電型の第１の拡散層と、
前記第１の拡散層及び前記第２の拡散層に接続されたカソード電極と前記第１の引き出し層と接続されたアノード電極と、を具備し、前記第１の埋め込み層と前記第２の埋め込み層で形成されるＰＮ接合ダイオードと、前記第３の埋め込み層と前記エピタキシャル層と前記第２の埋め込み層で形成される寄生バイポーラトランジスタとで構成されるＥＳＤ保護素子を有することを特徴とする半導体装置。
【請求項２】
前記寄生バイポーラトランジスタは、前記第３の埋め込み層がエミッタ、前記エピタキシャル層がベース、前記第２の埋め込み層がコレクタとなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ＰＮ接合ダイオードは、前記第１の埋め込み層の不純物濃度が少なくとも前記第２の埋め込み層に隣接する領域で前記エピタキシャル層の不純物濃度より高く前記第２の埋め込み層の不純物濃度より低いことを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記カソード電極が電源ラインに、前記アノード電極が接地ラインに接続されることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
【請求項５】
前記第１の埋め込み層の不純物濃度が前記ＰＮ接合ダイオードの耐圧を決定する前記第２の埋め込み層近傍以外の領域で該埋め込み層近傍より高濃度であることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置。
【請求項６】
前記ＥＳＤ保護素子が並列に格子状に複数形成されていることを特徴とする請求項１乃至請求項５のいずれかに記載の半導体装置。
【請求項１】
第１導電型の半導体基板上に堆積された第２導電型のエピタキシャル層と、
前記半導体基板と前記エピタキシャル層の間に形成された第２導電型の第１の埋め込み層と、
前記第１の埋め込み層の周辺領域と接続され前記半導体基板内から前記エピタキシャル層内に延在する第１導電型の第２の埋め込み層と、
前記第１の埋め込み層の中心領域と接続され前記第１の埋め込み層を跨いで前記半導体基板内から前記エピタキシャル層内に延在する第１導電型の第３の埋め込み層と、
前記エピタキシャル層の表面から前記エピタキシャル層内に延在し前記第２の埋め込み層及び前記第３の埋め込み層とそれぞれ一体となる第１導電型の第１の引き出し層及び第２の引き出し層と、
前記第２の埋め込み層、前記第１の引き出し層と前記第１の埋め込み層とに囲まれた前記エピタキシャル層の表面からその内部に延在し前記第２の引き出し層に接続される第１導電型の第２の拡散層と、
前記第２の拡散層と接続され該第２の拡散層を取り囲んで形成された第２導電型の第１の拡散層と、
前記第１の拡散層及び前記第２の拡散層に接続されたカソード電極と前記第１の引き出し層と接続されたアノード電極と、を具備し、前記第１の埋め込み層と前記第２の埋め込み層で形成されるＰＮ接合ダイオードと、前記第３の埋め込み層と前記エピタキシャル層と前記第２の埋め込み層で形成される寄生バイポーラトランジスタとで構成されるＥＳＤ保護素子を有することを特徴とする半導体装置。
【請求項２】
前記寄生バイポーラトランジスタは、前記第３の埋め込み層がエミッタ、前記エピタキシャル層がベース、前記第２の埋め込み層がコレクタとなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ＰＮ接合ダイオードは、前記第１の埋め込み層の不純物濃度が少なくとも前記第２の埋め込み層に隣接する領域で前記エピタキシャル層の不純物濃度より高く前記第２の埋め込み層の不純物濃度より低いことを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記カソード電極が電源ラインに、前記アノード電極が接地ラインに接続されることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
【請求項５】
前記第１の埋め込み層の不純物濃度が前記ＰＮ接合ダイオードの耐圧を決定する前記第２の埋め込み層近傍以外の領域で該埋め込み層近傍より高濃度であることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置。
【請求項６】
前記ＥＳＤ保護素子が並列に格子状に複数形成されていることを特徴とする請求項１乃至請求項５のいずれかに記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１３−７３９９３（Ｐ２０１３−７３９９３Ａ）
【公開日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願番号】特願２０１１−２１０１９９（Ｐ２０１１−２１０１９９）
【出願日】平成２３年９月２７日（２０１１．９．２７）
【出願人】（３０００５７２３０）セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー (119)
【Ｆターム（参考）】
【公開日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願日】平成２３年９月２７日（２０１１．９．２７）
【出願人】（３０００５７２３０）セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー (119)
【Ｆターム（参考）】
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