半導体試験ボード
【課題】ピンアサインの異なる被試験デバイスに対して同一のＦＴボード（パフォーマンスボード）を使用することができるようにし、半導体デバイスの試験コストの低減化を図ることができるようにした半導体試験ボードを提供する。
【解決手段】本発明の第１実施形態２８は、多層基板２９を用意し、接触子４５を始めとする電源用の接触子と、接触子４６を始めとする接地用の接触子と、接触子４７を始めとする信号用の接触子とを、ＤＵＴ１３のピンアサインに応じて多層基板２９に装着することにより構成することができ、ＩＣソケット１７とＦＴボード２２との間に介在させて使用する。
【解決手段】本発明の第１実施形態２８は、多層基板２９を用意し、接触子４５を始めとする電源用の接触子と、接触子４６を始めとする接地用の接触子と、接触子４７を始めとする信号用の接触子とを、ＤＵＴ１３のピンアサインに応じて多層基板２９に装着することにより構成することができ、ＩＣソケット１７とＦＴボード２２との間に介在させて使用する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスをＩＣ（integrated circuit）テスタで試験する場合に用いて好適な半導体試験ボードに関する。
【背景技術】
【０００２】
図６は半導体デバイスをＩＣテスタで試験する場合に用いられる従来の試験冶具の一例を示す模式的断端面図である。図６中、１はＩＣテスタのテストヘッド、２はパッケージの下面に外部端子が形成されたＤＵＴ（device under test：被試験デバイス）であり、３はＤＵＴ２の外部端子をなす半田ボールである。４はＤＵＴ２が装着される試験冶具であるＩＣソケットであり、５は接触子であるポゴピン、６はポゴピン５を保持するポゴピン保持部である。
【０００３】
７はＩＣテスタのテストヘッド１に装着される試験冶具であるパフォーマンスボード、いわゆるＦＴ（final test）ボードであり、８はポゴピン５の先端が接触される電極、９はＩＣヘッドのテストヘッド１の電極が接触される電極、１０は必要に応じてＤＵＴ２以外との接続に使用される電極、１１は配線層（電源配線、接地配線、信号配線）である。
【特許文献１】特開平５−７２２６９号公報
【特許文献２】特開平１０−１２３２０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
例えば、図６に示すように、試験冶具として、ＩＣソケット４及びＦＴボード７のみを用いる場合には、ＦＴボード７の電源／接地のピンアサインは固定されているので、電源／接地のピンアサインが異なるＤＵＴ毎にＦＴボード７を開発する必要がある。しかし、ＦＴボード７は、電源／接地／信号の各配線層を積層構造化して構成されるので、新たなＦＴボードの開発は、層数の増加等を招き、多大なコストを必要とする。
【０００５】
ここに、近年、半導体デバイスは、１品１様化されてきており、品種個々にＦＴボードを開発する事が必要となってきている。この為、品種個々に関わる試験コストが増加している。そこで、試験コストを抑え、且つ、高い信頼性のある試験を実施できるようにする事が今後の試験開発の大きな課題となっている。
【０００６】
本発明は、かかる点に鑑み、ピンアサインの異なる被試験デバイスに対して同一のＦＴボードを使用することができるようにし、半導体デバイスの試験コストの低減化を図ることができるようにした半導体試験ボードを提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、ＩＣソケットとＦＴボードとの間に介在させる半導体試験ボードであって、ＦＴボードの電源端子と電気的に接続される電源層を有する基板と、ＩＣソケットの端子と前記電源層との選択的接続を行うための接続部材を備えるというものである。
【発明の効果】
【０００８】
本発明によれば、ＦＴボードの電源端子と電気的に接続される電源層を有する基板と、ＩＣソケットの端子と前記電源層との選択的接続を行うための接続部材を備えるとしているので、ピンアサインの異なるＤＵＴに対して同一のＦＴボードを使用することが可能となる。したがって、半導体デバイスの試験コストの低減化を図ることができる。
【発明を実施するための最良の形態】
【０００９】
以下、図１〜図５を参照して、本発明の第１実施形態及び第２実施形態について、本発明をパッケージの下面に外部端子が形成されたＢＧＡ（Ball Grid Array）をＤＵＴとする場合を例にして説明するが、本発明はこの例に限定されるものではない。
【００１０】
（第１実施形態）
図１は本発明の第１実施形態の構造及び使用例を示す模式的断端面図である。図１中、１２はＩＣテスタのテストヘッド、１３はＤＵＴであり、１４、１５、１６はＤＵＴ１３の外部端子をなす半田ボールである。この例では、半田ボール１４は電源端子を成し、半田ボール１５は接地端子を成し、半田ボール１６は信号端子を成している。
【００１１】
１７はＤＵＴ１３が装着される試験冶具であるＩＣソケットであり、１８、１９、２０は接触子であるポゴピン、２１はポゴピン１８、１９、２０を保持するポゴピン保持部である。この例では、ポゴピン１８はＤＵＴ１３の電源端子を成す半田ボール１４に電気的に接続され、ポゴピン１９はＤＵＴ１３の接地端子を成す半田ボール１５に電気的に接続され、ポゴピン２０はＤＵＴ１３の信号端子を成す半田ボール１６に電気的に接続されている。
【００１２】
２２はＩＣテスタのテストヘッド１２に装着される試験冶具であるＦＴボードであり、２３は電源（第１電源）用の電極、２４は接地（第２電源）用の電極、２５、２６、２７は信号用の電極である。なお、配線層及び電極２３〜２７に対応して設けられているＩＣテスタのテストヘッド１２側の電極は、図示を省略している。
【００１３】
２８は本発明の第１実施形態、２９は本発明の第１実施形態２８を構成する多層基板であり、破線３０で囲む部分は、多層基板２９の層構成を示している。３１は絶縁層、３２は導電層を有する電源層（第１電源層）、３３は絶縁層、３４は導電層を有する接地層（第２電源層）、３５は絶縁層、３６〜４４は直径を同一とするスルーホールである。
【００１４】
本発明の第１実施形態２８は、ＦＴボード２２上に装着した場合、電源層３２がビア部３２Ａを介してＦＴボード２２の電源用の電極２３に接触し、接地層３４がビア部３４Ａを介してＦＴボード２２の接地用の電極２４に接触するように構成されている。
【００１５】
４５、４６、４７は導電材からなる接続部材をなす接触子であり、４５は電源用の接触子（第１種の接触子）、４６は接地用の接触子（第２種の接触子）、４７は信号用の接触子（第３種の接触子）である。接触子４５、４６、４７は、多層基板２９のスルーホール３６〜４４に装着して使用される。
【００１６】
この例では、電源用の接触子４５は、ポゴピン１８と電源層３２とを電気的に接続するために利用され、接地用の接触子４６は、ポゴピン１９と接地層３４とを電気的に接続するために利用され、信号用の接触子４７は、ポゴピン２０とＦＴボード２２の信号用の電極２７とを電気的に接続するために利用されている。本発明の第１実施形態２８では、電源用の接触子４５、接地用の接触子４６及び信号用の接触子４７がそれぞれ必要な個数だけ用意される。
【００１７】
図２は接触子４５、４６、４７の模式的斜視図である。電源用の接触子４５は、第１部分４８、第２部分４９及び第３部分５０を有している。第１部分４８は、直径をスルーホール３６〜４４よりも大とされた円柱形状とされ、使用時には、その下面を多層基板２９の上面に当接させ、その上面にポゴピンの先端が接触される。第２部分４９は、その上部及び下部を円錐形状、その中間部を円柱形状とされ、側面４９Ａがスルーホール３６〜４４内の電源層３２と接触するように構成されている。
【００１８】
第３部分５０は、第１部分４８と第２部分４９とを結合する部分であり、円柱形状とされており、第２部分４９をスルーホール３６〜４４に挿入し、第１部分４８の下面を多層基板２９の上面に当接させた場合に、第２部分４９の側面４９Ａがスルーホール内の電源層３２に接触する長さとされている。
【００１９】
接地用の接触子４６は、第１部分５１、第２部分５２及び第３部分５３を有している。第１部分５１は、直径をスルーホール３６〜４４よりも大とされた円柱形状とされ、使用時には、その下面を多層基板２９の上面に当接させ、その上面にポゴピンの先端が接触される。第２部分５２は、その上部及び下部を円錐形状、その中間部を円柱形状とされ、側面５２Ａがスルーホール３６〜４４内の接地層３４と接触するように構成されている。
【００２０】
第３部分５３は、第１部分５１と第２部分５２とを結合する部分であり、円柱形状とされており、第２部分５２をスルーホール３６〜４４に挿入し、第１部分５１の下面を多層基板２９の上面に当接させた場合に、第２部分５２の側面５２Ａがスルーホール内の接地層３４に接触する長さとされている。
【００２１】
信号用の接触子４７は、第１部分５４と第２部分５５を有している。第１部分５４は、直径をスルーホール３６〜４４よりも大とされた円柱形状とされ、使用時には、その下面を多層基板２９の上面に当接させ、その上面にポゴピンの先端が接触される。第２部分５５は、先端を円錐形状、その他の部分を円柱形状とされ、第１部分５４の下面を多層基板２９の上面に当接させた場合、その先端がＦＴボード２２の電極に接触するように構成されている。
【００２２】
即ち、本発明の第１実施形態２８は、多層基板２９を用意し、電源用の接触子４５と、接地用の接触子４６と、信号用の接触子４７とを、ＤＵＴ１３のピンアサインに応じて多層基板２９に装着することにより構成することができる。
【００２３】
以上のように、本発明の第１実施形態２８は、ＦＴボード２２の電源用の電極２３に接触する電源層３２と、ＦＴボード２２の接地用の電極２４と接触する接地層３４を有し、スルーホール３６〜４４が形成された多層基板２９と、ポゴピンと電源層３２との電気的接続を図る接触子４５と、ポゴピンと接地層３４との電気的接続を図る接触子４６と、ポゴピンとＦＴボード２２の信号用の電極との電気的接続を図る接触子４７を有しているので、本発明の第１実施形態２８を使用する場合には、ＤＵＴの半田ボールとＦＴボード２２の電極との電気的接続上の整合性を図ることができる。
【００２４】
即ち、本発明の第１実施形態２８を用いる場合には、ピンアサインの異なるＤＵＴに対して同一のＦＴボード２２を使用することが可能となる。したがって、半導体デバイスの試験コストの低減化を図ることができる。
【００２５】
なお、本発明の第１実施形態２８では、ポゴピンとＦＴボード２２の信号用の電極を電気的に接続する接触子４７を備えるとしているが、このような接触子を備えず、ポゴピンの先端部がＦＴボード２２の信号用の電極と接触する構成としても良い。
【００２６】
（第２実施形態）
図３は本発明の第２実施形態の構造及び使用例を示す模式的断端面図である。図３中、５６はＩＣテスタのテストヘッド、５７はＤＵＴであり、５８、５９、６０はＤＵＴ５７の外部端子をなす半田ボールである。この例では、半田ボール５８は接地端子を成し、半田ボール５９は信号端子を成し、半田ボール６０は電源端子を成している。
【００２７】
６１はＤＵＴ５７が装着される試験冶具であるＩＣソケットであり、６２、６３、６４は接触子であるポゴピン、６５はポゴピン６２、６３、６４を保持するポゴピン保持部である。
【００２８】
６６はＩＣテスタのテストヘッド５６に装着される試験冶具であるＦＴボードであり、６７はＦＴボード６６の上面に直立状に設けられた接地用のピン、６８はＦＴボード６６の上面に直立状に設けられた電源用のピン、６９、７０、７１は信号用の電極である。なお、配線層及びピン６７、６８、電極６９、７０、７１に対応して設けられているＩＣテスタのテストヘッド５６側の電極は、図示を省略している。
【００２９】
７２は本発明の第２実施形態、７３は本発明の第２実施形態７２を構成する積層基板であり、破線７４で囲む部分は、積層基板７３の構成を示している。７５は絶縁板、７６は絶縁板に導電層（第２電源層）を形成してなる接地板（第２電源板）、７７は絶縁板、７８は絶縁板に導電層（第１電源層）を形成してなる電源板（第１電源板）、７９は絶縁板である。
【００３０】
８０は接地用のピン６７に対応して設けられたスルーホール、８１は電源用のピン６８に対応して設けられたスルーホール、８２〜９０は直径を同一とする電源／接地／信号用のスルーホール、９１〜９４は直径を同一とする固定ピン用スルーホール、９５は積層基板組み立て用のピンである。なお、図３はスルーホール８０〜８４、９１が含まれるように断端面をとったものである。
【００３１】
本発明の第２実施形態７２をＦＴボード６６に装着した場合、接地板７６の導電層と接地用のピン６７とが接触し、電源板７８の導電層と接地用のピン６７とが接触しないように、スルーホール８０は、接地板７６の部分は相対的に小さく、電源板７８の部分は相対的に大きく形成されている。また、電源板７８の導電層と電源用のピン６８とが接触し、接地板７６の導電層と電源用のピン６８とが接触しないように、スルーホール８１は、電源板７８の部分は相対的に小さく、接地板７６の部分は相対的に大きく形成されている。
【００３２】
９７、９８は導電材からなる接続部材をなす接触子であり、接触子９７、９８は接地板７６又は電源板７８のスルーホール部分に装着して使用される。本発明の第２実施形態では、接触子９７、９８と同形の接触子が必要な個数だけ用意される。
【００３３】
この例では、接触子９７は、ポゴピン６２と接地板７６との電気的接続を図るために利用され、接触子９８は、ポゴピン６４と電源層７８との電気的接続を図るために利用されている。なお、本発明の第２実施形態７２を使用する場合には、ＤＵＴ５７の信号用の半田ボールとＦＴボード６６の信号用の電極とは、電源／接地／信号用のスルーホールを介してポゴピンにより電気的に接続される。
【００３４】
図４は接触子９７の模式的斜視図であり、本発明の第２実施形態７２で使用される接触子は全て同一の構成とされている。接触子９７は、第１部分９９と第２部分１００を有している。第１部分９９は、直径を電源／接地／信号用のスルーホール８２〜９０よりも大とする円柱形状とされ、第２部分１００は、電源／接地／信号用のスルーホール８２〜９０に嵌入し得る円柱形状とされている。
【００３５】
図５は接触子９７と接地板７６との接触の様子を示す模式的断端面図である。図５中、接地板７６において、１０１は絶縁板、１０２は導電層である。この例では、接触子９７は、第２部分１００を接地板７６のスルーホール部分に嵌入し、第１部分９９の下面を導電層１０２に接触させている。他の接触子と接地板７６との接触、接触子と電源板７８との接触も同様に行われる。
【００３６】
本発明の第２実施形態７２は、積層基板７３を構成する絶縁板７５、接地板７６、絶縁板７７、電源板７８、絶縁板７９を用意し、接触子９７、９８を始めとする接触子をＤＵＴ５７のピンアサインに応じて接地板７６及び電源板７８のスルーホール部分に装着し、絶縁板７５、接地板７６、絶縁板７７、電源板７８、絶縁板７９を積層して固定することにより構成することができる。
【００３７】
以上のように、本発明の第２実施形態７２では、積層基板７３は、絶縁板７５、接地板７６、絶縁板７７、電源板７８、絶縁板７９から構成され、接触子９７、９８を始めとするポゴピンと接地板７６の導電層又は電源板の導電層とを電気的に接続するための接触子を有しているので、本発明の第２実施形態７２を使用する場合には、ＤＵＴの半田ボールとＦＴボード６６の電極との接続上の整合性を図ることができる。
【００３８】
即ち、本発明の第２実施形態７２を用いる場合には、ピンアサインの異なるＤＵＴに対して同一のＦＴボード６６を使用することが可能となる。したがって、半導体デバイスの試験コストの低減化を図ることができる。
【００３９】
なお、特許文献１には、ＦＴボードとＩＣソケットとの間にＩ／Ｆユニットを介在させる技術が記載され、特許文献２には、汎用ＬＳＩボード上部と汎用ＬＳＩボード下部との間に変換コンタクトボードを介在させる技術が記載されているが、これらＩ／Ｆユニット及び変換コンタクトボードは、本発明のように、ＦＴボードの電源端子と電気的に接続される電源層を有する基板と、ＩＣソケットの端子と前記電源層との選択的接続を行うための接続部材を備えるというものではなく、本発明の構成は、特許文献１、２から示唆されるものではない。
【図面の簡単な説明】
【００４０】
【図１】本発明の第１実施形態の構造及び使用例を示す模式的断端面図である。
【図２】本発明の第１実施形態を構成する接触子の模式的斜視図である。
【図３】本発明の第２実施形態の構造及び使用例を示す模式的断端面図である。
【図４】本発明の第２実施形態を構成する接触子の模式的斜視図である。
【図５】本発明の第２実施形態を構成する接触子と接地板との接触の様子を示す模式的断端面図である。
【図６】半導体デバイスをＩＣテスタで試験する場合に用いられる従来の試験冶具の一例を示す模式的断端面図である。
【符号の説明】
【００４１】
１２…ＩＣテスタのテストヘッド
１３…ＤＵＴ（被試験デバイス）
１４、１５、１６…半田ボール
１７…ＩＣソケット
１８、１９、２０…ポゴピン
２１…ポゴピン保持部
２２…ＦＴボード
２８…本発明の第１実施形態
２９…多層基板
４５、４６、４７…接触子
５６…ＩＣテスタのテストヘッド
５７…ＤＵＴ（被試験デバイス）
５８、５９、６０…半田ボール
６１…ＩＣソケット
６２、６３、６４…ポゴピン
６５…ポゴピン保持部
６６…ＦＴボード
７２…本発明の第２実施形態
７３…多層基板
９７、９８…接触子
【技術分野】
【０００１】
本発明は、半導体デバイスをＩＣ（integrated circuit）テスタで試験する場合に用いて好適な半導体試験ボードに関する。
【背景技術】
【０００２】
図６は半導体デバイスをＩＣテスタで試験する場合に用いられる従来の試験冶具の一例を示す模式的断端面図である。図６中、１はＩＣテスタのテストヘッド、２はパッケージの下面に外部端子が形成されたＤＵＴ（device under test：被試験デバイス）であり、３はＤＵＴ２の外部端子をなす半田ボールである。４はＤＵＴ２が装着される試験冶具であるＩＣソケットであり、５は接触子であるポゴピン、６はポゴピン５を保持するポゴピン保持部である。
【０００３】
７はＩＣテスタのテストヘッド１に装着される試験冶具であるパフォーマンスボード、いわゆるＦＴ（final test）ボードであり、８はポゴピン５の先端が接触される電極、９はＩＣヘッドのテストヘッド１の電極が接触される電極、１０は必要に応じてＤＵＴ２以外との接続に使用される電極、１１は配線層（電源配線、接地配線、信号配線）である。
【特許文献１】特開平５−７２２６９号公報
【特許文献２】特開平１０−１２３２０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
例えば、図６に示すように、試験冶具として、ＩＣソケット４及びＦＴボード７のみを用いる場合には、ＦＴボード７の電源／接地のピンアサインは固定されているので、電源／接地のピンアサインが異なるＤＵＴ毎にＦＴボード７を開発する必要がある。しかし、ＦＴボード７は、電源／接地／信号の各配線層を積層構造化して構成されるので、新たなＦＴボードの開発は、層数の増加等を招き、多大なコストを必要とする。
【０００５】
ここに、近年、半導体デバイスは、１品１様化されてきており、品種個々にＦＴボードを開発する事が必要となってきている。この為、品種個々に関わる試験コストが増加している。そこで、試験コストを抑え、且つ、高い信頼性のある試験を実施できるようにする事が今後の試験開発の大きな課題となっている。
【０００６】
本発明は、かかる点に鑑み、ピンアサインの異なる被試験デバイスに対して同一のＦＴボードを使用することができるようにし、半導体デバイスの試験コストの低減化を図ることができるようにした半導体試験ボードを提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、ＩＣソケットとＦＴボードとの間に介在させる半導体試験ボードであって、ＦＴボードの電源端子と電気的に接続される電源層を有する基板と、ＩＣソケットの端子と前記電源層との選択的接続を行うための接続部材を備えるというものである。
【発明の効果】
【０００８】
本発明によれば、ＦＴボードの電源端子と電気的に接続される電源層を有する基板と、ＩＣソケットの端子と前記電源層との選択的接続を行うための接続部材を備えるとしているので、ピンアサインの異なるＤＵＴに対して同一のＦＴボードを使用することが可能となる。したがって、半導体デバイスの試験コストの低減化を図ることができる。
【発明を実施するための最良の形態】
【０００９】
以下、図１〜図５を参照して、本発明の第１実施形態及び第２実施形態について、本発明をパッケージの下面に外部端子が形成されたＢＧＡ（Ball Grid Array）をＤＵＴとする場合を例にして説明するが、本発明はこの例に限定されるものではない。
【００１０】
（第１実施形態）
図１は本発明の第１実施形態の構造及び使用例を示す模式的断端面図である。図１中、１２はＩＣテスタのテストヘッド、１３はＤＵＴであり、１４、１５、１６はＤＵＴ１３の外部端子をなす半田ボールである。この例では、半田ボール１４は電源端子を成し、半田ボール１５は接地端子を成し、半田ボール１６は信号端子を成している。
【００１１】
１７はＤＵＴ１３が装着される試験冶具であるＩＣソケットであり、１８、１９、２０は接触子であるポゴピン、２１はポゴピン１８、１９、２０を保持するポゴピン保持部である。この例では、ポゴピン１８はＤＵＴ１３の電源端子を成す半田ボール１４に電気的に接続され、ポゴピン１９はＤＵＴ１３の接地端子を成す半田ボール１５に電気的に接続され、ポゴピン２０はＤＵＴ１３の信号端子を成す半田ボール１６に電気的に接続されている。
【００１２】
２２はＩＣテスタのテストヘッド１２に装着される試験冶具であるＦＴボードであり、２３は電源（第１電源）用の電極、２４は接地（第２電源）用の電極、２５、２６、２７は信号用の電極である。なお、配線層及び電極２３〜２７に対応して設けられているＩＣテスタのテストヘッド１２側の電極は、図示を省略している。
【００１３】
２８は本発明の第１実施形態、２９は本発明の第１実施形態２８を構成する多層基板であり、破線３０で囲む部分は、多層基板２９の層構成を示している。３１は絶縁層、３２は導電層を有する電源層（第１電源層）、３３は絶縁層、３４は導電層を有する接地層（第２電源層）、３５は絶縁層、３６〜４４は直径を同一とするスルーホールである。
【００１４】
本発明の第１実施形態２８は、ＦＴボード２２上に装着した場合、電源層３２がビア部３２Ａを介してＦＴボード２２の電源用の電極２３に接触し、接地層３４がビア部３４Ａを介してＦＴボード２２の接地用の電極２４に接触するように構成されている。
【００１５】
４５、４６、４７は導電材からなる接続部材をなす接触子であり、４５は電源用の接触子（第１種の接触子）、４６は接地用の接触子（第２種の接触子）、４７は信号用の接触子（第３種の接触子）である。接触子４５、４６、４７は、多層基板２９のスルーホール３６〜４４に装着して使用される。
【００１６】
この例では、電源用の接触子４５は、ポゴピン１８と電源層３２とを電気的に接続するために利用され、接地用の接触子４６は、ポゴピン１９と接地層３４とを電気的に接続するために利用され、信号用の接触子４７は、ポゴピン２０とＦＴボード２２の信号用の電極２７とを電気的に接続するために利用されている。本発明の第１実施形態２８では、電源用の接触子４５、接地用の接触子４６及び信号用の接触子４７がそれぞれ必要な個数だけ用意される。
【００１７】
図２は接触子４５、４６、４７の模式的斜視図である。電源用の接触子４５は、第１部分４８、第２部分４９及び第３部分５０を有している。第１部分４８は、直径をスルーホール３６〜４４よりも大とされた円柱形状とされ、使用時には、その下面を多層基板２９の上面に当接させ、その上面にポゴピンの先端が接触される。第２部分４９は、その上部及び下部を円錐形状、その中間部を円柱形状とされ、側面４９Ａがスルーホール３６〜４４内の電源層３２と接触するように構成されている。
【００１８】
第３部分５０は、第１部分４８と第２部分４９とを結合する部分であり、円柱形状とされており、第２部分４９をスルーホール３６〜４４に挿入し、第１部分４８の下面を多層基板２９の上面に当接させた場合に、第２部分４９の側面４９Ａがスルーホール内の電源層３２に接触する長さとされている。
【００１９】
接地用の接触子４６は、第１部分５１、第２部分５２及び第３部分５３を有している。第１部分５１は、直径をスルーホール３６〜４４よりも大とされた円柱形状とされ、使用時には、その下面を多層基板２９の上面に当接させ、その上面にポゴピンの先端が接触される。第２部分５２は、その上部及び下部を円錐形状、その中間部を円柱形状とされ、側面５２Ａがスルーホール３６〜４４内の接地層３４と接触するように構成されている。
【００２０】
第３部分５３は、第１部分５１と第２部分５２とを結合する部分であり、円柱形状とされており、第２部分５２をスルーホール３６〜４４に挿入し、第１部分５１の下面を多層基板２９の上面に当接させた場合に、第２部分５２の側面５２Ａがスルーホール内の接地層３４に接触する長さとされている。
【００２１】
信号用の接触子４７は、第１部分５４と第２部分５５を有している。第１部分５４は、直径をスルーホール３６〜４４よりも大とされた円柱形状とされ、使用時には、その下面を多層基板２９の上面に当接させ、その上面にポゴピンの先端が接触される。第２部分５５は、先端を円錐形状、その他の部分を円柱形状とされ、第１部分５４の下面を多層基板２９の上面に当接させた場合、その先端がＦＴボード２２の電極に接触するように構成されている。
【００２２】
即ち、本発明の第１実施形態２８は、多層基板２９を用意し、電源用の接触子４５と、接地用の接触子４６と、信号用の接触子４７とを、ＤＵＴ１３のピンアサインに応じて多層基板２９に装着することにより構成することができる。
【００２３】
以上のように、本発明の第１実施形態２８は、ＦＴボード２２の電源用の電極２３に接触する電源層３２と、ＦＴボード２２の接地用の電極２４と接触する接地層３４を有し、スルーホール３６〜４４が形成された多層基板２９と、ポゴピンと電源層３２との電気的接続を図る接触子４５と、ポゴピンと接地層３４との電気的接続を図る接触子４６と、ポゴピンとＦＴボード２２の信号用の電極との電気的接続を図る接触子４７を有しているので、本発明の第１実施形態２８を使用する場合には、ＤＵＴの半田ボールとＦＴボード２２の電極との電気的接続上の整合性を図ることができる。
【００２４】
即ち、本発明の第１実施形態２８を用いる場合には、ピンアサインの異なるＤＵＴに対して同一のＦＴボード２２を使用することが可能となる。したがって、半導体デバイスの試験コストの低減化を図ることができる。
【００２５】
なお、本発明の第１実施形態２８では、ポゴピンとＦＴボード２２の信号用の電極を電気的に接続する接触子４７を備えるとしているが、このような接触子を備えず、ポゴピンの先端部がＦＴボード２２の信号用の電極と接触する構成としても良い。
【００２６】
（第２実施形態）
図３は本発明の第２実施形態の構造及び使用例を示す模式的断端面図である。図３中、５６はＩＣテスタのテストヘッド、５７はＤＵＴであり、５８、５９、６０はＤＵＴ５７の外部端子をなす半田ボールである。この例では、半田ボール５８は接地端子を成し、半田ボール５９は信号端子を成し、半田ボール６０は電源端子を成している。
【００２７】
６１はＤＵＴ５７が装着される試験冶具であるＩＣソケットであり、６２、６３、６４は接触子であるポゴピン、６５はポゴピン６２、６３、６４を保持するポゴピン保持部である。
【００２８】
６６はＩＣテスタのテストヘッド５６に装着される試験冶具であるＦＴボードであり、６７はＦＴボード６６の上面に直立状に設けられた接地用のピン、６８はＦＴボード６６の上面に直立状に設けられた電源用のピン、６９、７０、７１は信号用の電極である。なお、配線層及びピン６７、６８、電極６９、７０、７１に対応して設けられているＩＣテスタのテストヘッド５６側の電極は、図示を省略している。
【００２９】
７２は本発明の第２実施形態、７３は本発明の第２実施形態７２を構成する積層基板であり、破線７４で囲む部分は、積層基板７３の構成を示している。７５は絶縁板、７６は絶縁板に導電層（第２電源層）を形成してなる接地板（第２電源板）、７７は絶縁板、７８は絶縁板に導電層（第１電源層）を形成してなる電源板（第１電源板）、７９は絶縁板である。
【００３０】
８０は接地用のピン６７に対応して設けられたスルーホール、８１は電源用のピン６８に対応して設けられたスルーホール、８２〜９０は直径を同一とする電源／接地／信号用のスルーホール、９１〜９４は直径を同一とする固定ピン用スルーホール、９５は積層基板組み立て用のピンである。なお、図３はスルーホール８０〜８４、９１が含まれるように断端面をとったものである。
【００３１】
本発明の第２実施形態７２をＦＴボード６６に装着した場合、接地板７６の導電層と接地用のピン６７とが接触し、電源板７８の導電層と接地用のピン６７とが接触しないように、スルーホール８０は、接地板７６の部分は相対的に小さく、電源板７８の部分は相対的に大きく形成されている。また、電源板７８の導電層と電源用のピン６８とが接触し、接地板７６の導電層と電源用のピン６８とが接触しないように、スルーホール８１は、電源板７８の部分は相対的に小さく、接地板７６の部分は相対的に大きく形成されている。
【００３２】
９７、９８は導電材からなる接続部材をなす接触子であり、接触子９７、９８は接地板７６又は電源板７８のスルーホール部分に装着して使用される。本発明の第２実施形態では、接触子９７、９８と同形の接触子が必要な個数だけ用意される。
【００３３】
この例では、接触子９７は、ポゴピン６２と接地板７６との電気的接続を図るために利用され、接触子９８は、ポゴピン６４と電源層７８との電気的接続を図るために利用されている。なお、本発明の第２実施形態７２を使用する場合には、ＤＵＴ５７の信号用の半田ボールとＦＴボード６６の信号用の電極とは、電源／接地／信号用のスルーホールを介してポゴピンにより電気的に接続される。
【００３４】
図４は接触子９７の模式的斜視図であり、本発明の第２実施形態７２で使用される接触子は全て同一の構成とされている。接触子９７は、第１部分９９と第２部分１００を有している。第１部分９９は、直径を電源／接地／信号用のスルーホール８２〜９０よりも大とする円柱形状とされ、第２部分１００は、電源／接地／信号用のスルーホール８２〜９０に嵌入し得る円柱形状とされている。
【００３５】
図５は接触子９７と接地板７６との接触の様子を示す模式的断端面図である。図５中、接地板７６において、１０１は絶縁板、１０２は導電層である。この例では、接触子９７は、第２部分１００を接地板７６のスルーホール部分に嵌入し、第１部分９９の下面を導電層１０２に接触させている。他の接触子と接地板７６との接触、接触子と電源板７８との接触も同様に行われる。
【００３６】
本発明の第２実施形態７２は、積層基板７３を構成する絶縁板７５、接地板７６、絶縁板７７、電源板７８、絶縁板７９を用意し、接触子９７、９８を始めとする接触子をＤＵＴ５７のピンアサインに応じて接地板７６及び電源板７８のスルーホール部分に装着し、絶縁板７５、接地板７６、絶縁板７７、電源板７８、絶縁板７９を積層して固定することにより構成することができる。
【００３７】
以上のように、本発明の第２実施形態７２では、積層基板７３は、絶縁板７５、接地板７６、絶縁板７７、電源板７８、絶縁板７９から構成され、接触子９７、９８を始めとするポゴピンと接地板７６の導電層又は電源板の導電層とを電気的に接続するための接触子を有しているので、本発明の第２実施形態７２を使用する場合には、ＤＵＴの半田ボールとＦＴボード６６の電極との接続上の整合性を図ることができる。
【００３８】
即ち、本発明の第２実施形態７２を用いる場合には、ピンアサインの異なるＤＵＴに対して同一のＦＴボード６６を使用することが可能となる。したがって、半導体デバイスの試験コストの低減化を図ることができる。
【００３９】
なお、特許文献１には、ＦＴボードとＩＣソケットとの間にＩ／Ｆユニットを介在させる技術が記載され、特許文献２には、汎用ＬＳＩボード上部と汎用ＬＳＩボード下部との間に変換コンタクトボードを介在させる技術が記載されているが、これらＩ／Ｆユニット及び変換コンタクトボードは、本発明のように、ＦＴボードの電源端子と電気的に接続される電源層を有する基板と、ＩＣソケットの端子と前記電源層との選択的接続を行うための接続部材を備えるというものではなく、本発明の構成は、特許文献１、２から示唆されるものではない。
【図面の簡単な説明】
【００４０】
【図１】本発明の第１実施形態の構造及び使用例を示す模式的断端面図である。
【図２】本発明の第１実施形態を構成する接触子の模式的斜視図である。
【図３】本発明の第２実施形態の構造及び使用例を示す模式的断端面図である。
【図４】本発明の第２実施形態を構成する接触子の模式的斜視図である。
【図５】本発明の第２実施形態を構成する接触子と接地板との接触の様子を示す模式的断端面図である。
【図６】半導体デバイスをＩＣテスタで試験する場合に用いられる従来の試験冶具の一例を示す模式的断端面図である。
【符号の説明】
【００４１】
１２…ＩＣテスタのテストヘッド
１３…ＤＵＴ（被試験デバイス）
１４、１５、１６…半田ボール
１７…ＩＣソケット
１８、１９、２０…ポゴピン
２１…ポゴピン保持部
２２…ＦＴボード
２８…本発明の第１実施形態
２９…多層基板
４５、４６、４７…接触子
５６…ＩＣテスタのテストヘッド
５７…ＤＵＴ（被試験デバイス）
５８、５９、６０…半田ボール
６１…ＩＣソケット
６２、６３、６４…ポゴピン
６５…ポゴピン保持部
６６…ＦＴボード
７２…本発明の第２実施形態
７３…多層基板
９７、９８…接触子
【特許請求の範囲】
【請求項１】
被試験デバイス用のソケットとＩＣテスタに装着されるＦＴボードとの間に介在させる半導体試験ボードであって、
前記ＦＴボードの電源端子と電気的に接続される電源層を有する基板と、
前記ソケットの端子と前記電源層との選択的接続を行うための接続部材を備えることを特徴とする半導体試験ボード。
【請求項２】
前記基板は、スルーホールが形成された多層基板であり、前記電源層として、第１電源層と第２電源層を有し、
前記接続部材として、前記スルーホールを介して前記ソケットの端子と前記第１電源層との電気的接続を図る第１種の接触子と、前記スルーホールを介して前記ソケットの端子と前記第２電源層との電気的接続を図る第２種の接触子を有する
ことを特徴とする請求項１記載の半導体試験ボード。
【請求項３】
前記第１種の接触子は、前記多層基板の上面に当接し、前記ソケットの端子が接触する第１部分と、前記スルーホール内で前記第１電源層の側面に接触する第２部分を有し、
前記第２種の接触子は、前記多層基板の上面に当接し、前記ソケットの端子が接触する第１部分と、前記スルーホール内で前記第２電源層の側面に接触する第２部分を有する
ことを特徴とする請求項２記載の半導体試験ボード。
【請求項４】
前記基板は、第１電源層が形成された第１電源板と前記第２電源層が形成された第２電源板を含む複数の板を積層し、スルーホールが形成された積層基板であり、
前記接続部材として、前記スルーホールを介して前記ソケットの端子と前記第１電源層又は前記第２電源層との電気的接続を図る接触子を有する
ことを特徴とする請求項１記載の半導体試験ボード。
【請求項５】
前記接触子は、前記第１電源板又は前記第２電源板のスルーホール部分に装着するものである
ことを特徴とする請求項４記載の半導体試験ボード。
【請求項１】
被試験デバイス用のソケットとＩＣテスタに装着されるＦＴボードとの間に介在させる半導体試験ボードであって、
前記ＦＴボードの電源端子と電気的に接続される電源層を有する基板と、
前記ソケットの端子と前記電源層との選択的接続を行うための接続部材を備えることを特徴とする半導体試験ボード。
【請求項２】
前記基板は、スルーホールが形成された多層基板であり、前記電源層として、第１電源層と第２電源層を有し、
前記接続部材として、前記スルーホールを介して前記ソケットの端子と前記第１電源層との電気的接続を図る第１種の接触子と、前記スルーホールを介して前記ソケットの端子と前記第２電源層との電気的接続を図る第２種の接触子を有する
ことを特徴とする請求項１記載の半導体試験ボード。
【請求項３】
前記第１種の接触子は、前記多層基板の上面に当接し、前記ソケットの端子が接触する第１部分と、前記スルーホール内で前記第１電源層の側面に接触する第２部分を有し、
前記第２種の接触子は、前記多層基板の上面に当接し、前記ソケットの端子が接触する第１部分と、前記スルーホール内で前記第２電源層の側面に接触する第２部分を有する
ことを特徴とする請求項２記載の半導体試験ボード。
【請求項４】
前記基板は、第１電源層が形成された第１電源板と前記第２電源層が形成された第２電源板を含む複数の板を積層し、スルーホールが形成された積層基板であり、
前記接続部材として、前記スルーホールを介して前記ソケットの端子と前記第１電源層又は前記第２電源層との電気的接続を図る接触子を有する
ことを特徴とする請求項１記載の半導体試験ボード。
【請求項５】
前記接触子は、前記第１電源板又は前記第２電源板のスルーホール部分に装着するものである
ことを特徴とする請求項４記載の半導体試験ボード。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２００６−１１２８９１（Ｐ２００６−１１２８９１Ａ）
【公開日】平成１８年４月２７日（２００６．４．２７）
【国際特許分類】
【出願番号】特願２００４−２９９７５３（Ｐ２００４−２９９７５３）
【出願日】平成１６年１０月１４日（２００４．１０．１４）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成１８年４月２７日（２００６．４．２７）
【国際特許分類】
【出願日】平成１６年１０月１４日（２００４．１０．１４）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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