半導体集積回路のＥＳＤ保護回路およびそのＥＳＤ保護素子
【課題】従来構造に比べて、レイアウト面積の増加を抑え、保護能力の大幅な低下を招くことなく、保持電圧Ｖｈを電源電圧以上の適正な電圧に制御する。
【解決手段】ＥＳＤ保護素子２１は、スナップバック特性を有するスナップバック特性素子としてのＳＣＲ素子と、このＳＣＲ素子に接続されて、スナップバック開始電圧Ｖｔ１を素子電圧分だけ加算すると共に保持電圧Ｖｈを該素子電圧の２倍高くするための電圧加算素子としてのダイオード１３とを有して、ダイオード１３の素子電圧を調整して、保持電圧Ｖｈを電源電圧Ｖｃｃ以上で被保護素子の耐電圧以下に調整する。
【解決手段】ＥＳＤ保護素子２１は、スナップバック特性を有するスナップバック特性素子としてのＳＣＲ素子と、このＳＣＲ素子に接続されて、スナップバック開始電圧Ｖｔ１を素子電圧分だけ加算すると共に保持電圧Ｖｈを該素子電圧の２倍高くするための電圧加算素子としてのダイオード１３とを有して、ダイオード１３の素子電圧を調整して、保持電圧Ｖｈを電源電圧Ｖｃｃ以上で被保護素子の耐電圧以下に調整する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サージ電圧によりブレイクダウンが開始すると電流が流れて電圧が急激に低下するスナップバック特性を有し、被保護素子に対してＥＳＤ保護を行う半導体集積回路のＥＳＤ保護回路およびそのＥＳＤ保護素子に関する。
【背景技術】
【０００２】
半導体素子を有する従来の半導体装置では、外部からの静電気による静電放電（以下、ＥＳＤ：Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅという）から半導体素子を保護するために半導体集積回路のＥＳＤ保護素子およびそのＥＳＤ保護回路が用いられている。
【０００３】
一般にＥＳＤ保護素子にはＮＭＯＳトランジスタのゲート及びソースを接地電位（ＧＮＤ）に接続したＧａｔｅ Ｇｒｏｕｎｄｅｄ ＮＭＯＳ（ｇｇＮＭＯＳ）トランジスタや、ＳＣＲのように、バイポーラトランジスタ動作によるスナップバック現象を利用したＥＳＤ保護素子が用いられる。例えばｇｇＮＭＯＳ構造ＥＳＤ保護素子では、接地電位を基準とし、ドレインに接続された端子にプラスサージ電圧が印加されると、ＮＭＯＳトランジスタのドレイン端がブレイクダウンする。このブレイクダウンにより発生したアバランシェ電流と基板抵抗との積が、ＰＮ接合の拡散障壁電圧（約０．６Ｖ）を超えると、寄生のＮＰＮバイポーラトランジスタが動作する。寄生バイポーラトランジスタの動作により、ドレイン−ソース間に低インピーダンス電流パスが形成され、電流が流れ、コレクタ・エミッタ間抵抗とコレクタ電流の積で決まる保持電圧Ｖｈまで降下する。これをスナップバック現象と言う。その後、コレクタ・エミッタ間の電流、電圧共に上昇し、大電流が流れ、シリコン内部の発熱がシリコンの融点である摂氏１４２０度に達すると素子破壊する（破壊電圧Ｖｔ２、破壊電流Ｉｔ２）。
【０００４】
ＳＣＲ（Ｓｉｌｉｃｏｎ Ｃｏｎｔｒｏｌｌｅｄ Ｒｅｃｔｉｆｉｅｒ）構造ＥＳＤ保護素子では、接地電位を基準とし、アノードに接続された端子にプラスサージ電圧が印加されると、低濃度Ｎ型不純物拡散層とＰ型シリコン基板のＰＮ接合がブレイクダウンする。このブレイクダウンによって発生したアバランシェ電流と低濃度Ｎ型不純物拡散層の抵抗との積が、ＰＮ接合の拡散障壁電圧（約０．６Ｖ）を超えると、ＰＮＰバイポーラトランジスタがオンする。さらに、ＰＮＰバイポーラトランジスタのコレクタ電流がＮＰＮバイポーラトランジスタのベース電流となり、ＮＰＮバイポーラトランジスタも続いてオンする。
【０００５】
また、アバランシェ電流と、ＮＰＮバイポーラトランジスタのベースを形成するＰ型シリコン基板や低濃度Ｐ型不純物拡散層の抵抗との積が、ＰＮ接合の拡散障壁電圧（約０．６Ｖ）を超えた場合にも、ＮＰＮバイポーラトランジスタのコレクタ電流がＰＮＰバイポーラトランジスタのベース電流となり、ＰＮＰバイポーラトランジスタも続いてオンする。このようなバイポーラトランジスタの動作により、アノード−カソード間に低インピーダンス電流パスが形成され、電流が流れ、保持電圧Ｖｈまで降下する。その後、アノード−カソード間の電流、電圧ともに上昇し、大電流が流れ、シリコン内部の発熱がシリコンの融点である１４２０℃に達すると素子破壊する（破壊電圧Ｖｔ２、破壊電流Ｉｔ２）。
このようなスナップバック現象を利用したＥＳＤ保護素子は、低耐圧回路の保護素子としては非常に有効であるが、高耐圧回路の保護素子として用いる場合には、次の問題が生じる。
【０００６】
高耐圧ＭＯＳトランジスタから構成される高耐圧ｇｇＮＭＯＳトランジスタで構成したＥＳＤ保護素子は、非常に破壊しやすいという問題がある。ゲート電極端部がＬＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）酸化膜などの厚い酸化膜上に配置されており、ゲート電極端部の厚い酸化膜端部が高電界になることによって厚い酸化膜端部の欠陥層に電子が大量にトラップされ、局所的なリークや破壊を引き起こしてしまい、スナップバック現象直後に素子が破壊してしまう。また、スナップバック現象直後に素子が破壊しなくとも、寄生バイポーラトランジスタの動作により、ドレイン−ソース間のインピーダンスが急激に低下し、保護素子にかかる電圧は保持電圧Ｖｈまで降下する。この時の保持電圧Ｖｈは最大動作電圧以下まで低下し、内部回路の電源から保護素子へ過剰電流が流れ、保護素子内部の発熱で素子破壊する。
【０００７】
また、ＳＣＲ構造ＥＳＤ保護素子でも同様に、保持電圧Ｖｈは最大動作電圧以下まで低下し、内部回路の電源から保護素子へ過剰電流が流れ、保護素子内部の発熱で素子破壊する。
【０００８】
さらに、スナップバック現象を利用しないＥＳＤ保護素子として、ダイオードが用いられることもあるが、ダイオードを保護素子として用いた場合には、動作時のオン抵抗が非常に大きいため、内部回路を保護するために十分な電流を流そうとすると、非常に大きなレイアウト面積が必要になるという問題がある。
【０００９】
このような問題の解決のために下記のような特許文献１、２が提案されている。
【００１０】
図１８は、特許文献１に開示されている従来の高耐圧ＥＳＤ保護素子構造を模式的に示す要部縦断面図である。
【００１１】
図１８に示すように、バイポーラトランジスタ型ＥＳＤ保護素子１００において、Ｐ型基板１０１上に形成されたコレクタのＮ型エピタキシャル層１０２と、Ｎ型エピタキシャル層１０２に形成されたベースの低濃度および高濃度Ｐ型拡散層１０３、１０４と、高濃度Ｐ型拡散層１０４に形成されたエミッタのＮ型拡散層１０５と、Ｎ型エピタキシャル層１０２のコレクタコンタクト領域１０６にＮ型エピタキシャル層１０２より浅く、かつ低濃度Ｐ型拡散層１０３より深く形成された高濃度Ｎ型シンク層１０７と、低濃度Ｐ型拡散層１０３とコレクタコンタクト領域１０６の間でＮ型エピタキシャル層１０２の表面に形成されたフィールド酸化膜１０８とを備え、高濃度Ｎ型シンク層１０７はコレクタコンタクト領域１０６からフィールド酸化膜１０８下の領域に拡張している。
【００１２】
このように、従来の高耐圧ＥＳＤ保護素子構造は、高濃度の第４拡散層である高濃度Ｎ型シンク層１０７をコレクタコンタクト領域１０６から絶縁膜であるフィールド酸化膜１０８下の領域まで拡げること、即ち、フィールド酸化膜１０８下の高濃度Ｎ型シンク層１０７の領域の幅Ｘを広げることにより、高濃度の高濃度Ｎ型シンク層１０７の内蔵抵抗が形成されて電圧降下が生じるため、フィールド酸化膜１０８下に高濃度Ｎ型シンク層１０７の領域がない場合に比べて、保持電圧Ｖｈの高電圧化を実現することができる。
【００１３】
図１９は、特許文献２に開示されている従来のＥＳＤ保護回路の回路図である。
【００１４】
図１９に示すように、ＥＳＤ保護回路２００において、ドレインＤ１が第１電位Ｖｏに負荷２０１を介して接続され、ゲートＧ１が駆動回路２０２に接続され、ソースＳ１が第２電位ＧＮＤに接続された第１ＭＯＳトランジスタＭ１と、コレクタＣ１が第１電位Ｖｏに負荷２０１を介して接続され、ベースＢ１が開放されたバイポーラトランジスタＱ１および、ドレインＤ２がバイポーラトランジスタＱ１のエミッタＥ１に接続され、ゲートＧ２がソースＳ２に接続され、ソースＳ２が第２電位ＧＮＤに接続された第２ＭＯＳトランジスタＭ２を有する静電保護回路２０３とを具備している。
【００１５】
静電保護回路２０３のブレークダウン電圧はバイポーラトランジスタＱ１と第２ＭＯＳトランジスタＭ２のブレークダウン電圧の和となり、第１ＭＯＳトランジスタＭ１のブレークダウン電圧より小さく、且つ最大動作電圧より大きいブレークダウン電圧を得ることができる。
【００１６】
このように、ＥＳＤ保護回路２００において、バイポーラトランジスタＱ１と第２ＭＯＳトランジスタＭ２を直列に接続し、ブレークダウン電圧を制御している。このブレークダウン電圧は、バイポーラトランジスタＱ１と第２ＭＯＳトランジスタＭ２のブレークダウン電圧との和になっている。
【００１７】
ここでは、ＰＮＰバイポーラとＮＰＮバイポーラを組み合わせた一般的なＳＣＲ構造のＥＳＤ保護素子も示されている。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開２００７−２４２９２３号公報
【特許文献２】特開２００７−２２７６９７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１９】
上記スナップバック特性により、サージ電圧でブレイクダウンが開始すると、スナップバック動作開始電圧で電圧が急激に低下した後に保持電圧から保護素子に大電流が流れるが、そのスナップバック動作により低下した保持電圧が電源電圧以下の電圧になってしまうと、電源側から保護素子側に大電流が流れて素子破壊に至ってしまう。
【００２０】
特許文献１では、図２０のサージ電流・サージ電圧特性に示すように、フィールド酸化膜１０８下の高濃度Ｎ型シンク層１０７の領域の幅Ｘを増加させることにより、保持電圧Ｖｈ１から保持電圧Ｖｈ３へと高電圧化を実現することができる。ところが、特許文献１では、高濃度の第４拡散層である高濃度Ｎ型シンク層１０７をコレクタコンタクト領域１０６から絶縁膜であるフィールド酸化膜１０８下の領域まで拡げること（Ｘサイズの拡大）により、コレクタに直列抵抗を付加し、保持電圧Ｖｈ１から保持電圧Ｖｈ２や保持電圧Ｖｈ３へと高電圧化を図って電源電圧より高くしているため、図２０の特性直線が保護能力が高いが、高濃度Ｎ型シンク層１０７の領域の幅Ｘの増加により図２０の特性直線が傾いて保護能力が低下し、内部回路を保護するために十分なサージ電流を流そうとしても、高濃度Ｎ型シンク層１０７の領域の幅Ｘによって、ＥＳＤ保護素子のレイアウト面積が大きくなってしまう。
【００２１】
特許文献２では、ブレークダウン電圧の制御のために素子を直列に二つ接続しており、図２１のサージ電流・サージ電圧特性に示すように、例えば、素子のブレイクダウン開始電圧が１０Ｖ、スナップバック動作開始電圧が１１Ｖ、保持電圧が９Ｖおよび特性直線の傾きαとしたとき、素子を直列に二つ接続した場合には、それぞれ値が２倍になって、ブレイクダウン開始電圧が２０Ｖ、スナップバック動作開始電圧が２２Ｖ、保持電圧が１８Ｖとなり、特性直線の傾きは傾きαよりも小さい。この結果、高い保持電圧Ｖｈを確保できるが、ＥＳＤ保護素子領域のサイズが２倍になってＥＳＤ保護素子領域の拡大を招いてコスト増加にもつながると共に、図２１の特性直線も傾いて保護能力（電流を流す能力）が低下する。
【００２２】
本発明は、上記従来の問題を解決するもので、従来構造に比べて、レイアウト面積の増加を抑え、保護能力の大幅な低下を招くことなく、保持電圧Ｖｈを電源電圧以上の適正な電圧に制御できる半導体集積回路のＥＳＤ保護回路およびそのＥＳＤ保護素子を提供することを目的とする。
【課題を解決するための手段】
【００２３】
本発明の半導体集積回路のＥＳＤ保護回路は、サージ電圧によりブレイクダウン開始してスナップバック開始電圧から保持電圧まで電圧が急激に低下した後に大電流が流れるスナップバック特性を有するスナップバック特性素子と、該スナップバック特性素子に接続されて、該スナップバック開始電圧を素子電圧分だけ加算すると共に該保持電圧を電源電圧よりも高くする電圧加算素子とを有し、該電圧加算素子の素子電圧を調整して、該保持電圧を電源電圧以上で被保護素子の耐電圧以下に調整するものであり、そのことにより上記目的が達成される。
【００２４】
また、好ましくは、本発明の半導体集積回路のＥＳＤ保護回路における電圧加算素子は、前記保持電圧を前記素子電圧の２倍高くする。
【００２５】
さらに、好ましくは、本発明の半導体集積回路のＥＳＤ保護回路におけるスナップバック特性素子は、サイリスタ素子、バイポーラトランジスタおよびＭＯＳトランジスタのいずれかである。
【００２６】
さらに、好ましくは、本発明の半導体集積回路のＥＳＤ保護回路における電圧加算素子は、一または複数のダイオード素子または、制御端子が出力端子に接続された一または複数のトランジスタである。
【００２７】
さらに、好ましくは、本発明の半導体集積回路のＥＳＤ保護回路において、高電位端子がＰＮＰバイポーラトランジスタのエミッタに接続されると共に、第１抵抗体を介して該ＰＮＰバイポーラトランジスタのベースとＮＰＮバイポーラトランジスタのコレクタに接続され、低電位端子がダイオード素子を順方向に介して該ＮＰＮバイポーラトランジスタのエミッタに接続されると共に、第２抵抗体を介して該ＰＮＰバイポーラトランジスタのコレクタと該ＮＰＮバイポーラトランジスタのベースに接続されている。
【００２８】
さらに、好ましくは、本発明の半導体集積回路のＥＳＤ保護回路において、高電位端子がダイオード素子を逆方向に介してＰＮＰバイポーラトランジスタのエミッタに接続されると共に、第１抵抗体を介して該ＰＮＰバイポーラトランジスタのベースとＮＰＮバイポーラトランジスタのコレクタに接続され、低電位端子が該ＮＰＮバイポーラトランジスタのエミッタに接続されると共に第２抵抗体を介して該ＰＮＰバイポーラトランジスタのコレクタと該ＮＰＮバイポーラトランジスタのベースに接続されている。
【００２９】
さらに、好ましくは、本発明の半導体集積回路のＥＳＤ保護回路において、高電位端子がＮＰＮバイポーラトランジスタのエミッタに接続されると共に、第１抵抗体を介して該ＮＰＮバイポーラトランジスタのベースとＰＮＰバイポーラトランジスタのコレクタに接続され、低電位端子がダイオード素子を順方向に介して該ＰＮＰバイポーラトランジスタのエミッタに接続されると共に、第２抵抗体を介して該ＮＰＮバイポーラトランジスタのコレクタと該ＰＮＰバイポーラトランジスタのベースに接続されている。
【００３０】
さらに、好ましくは、本発明の半導体集積回路のＥＳＤ保護回路において、高電位端子がダイオード素子を逆方向に介してＮＰＮバイポーラトランジスタのエミッタに接続されると共に、第１抵抗体を介して該ＮＰＮバイポーラトランジスタのベースとＰＮＰバイポーラトランジスタのコレクタに接続され、低電位端子が該ＰＮＰバイポーラトランジスタのエミッタに接続されると共に第２抵抗体を介して該ＮＰＮバイポーラトランジスタのコレクタと該ＰＮＰバイポーラトランジスタのベースに接続されている。
【００３１】
さらに、好ましくは、本発明の半導体集積回路のＥＳＤ保護回路において、ＮＰＮバイポーラトランジスタのコレクタが高電位端子に接続され、該ＮＰＮバイポーラトランジスタのベースが第１抵抗体を介して低電位端子に接続され、該ＮＰＮバイポーラトランジスタのエミッタがダイオード素子のカソードに接続され、該ダイオード素子のアノードが該低電位端子に接続されている。
【００３２】
さらに、好ましくは、本発明の半導体集積回路のＥＳＤ保護回路において、ＰＮＰバイポーラトランジスタのコレクタが高電位端子に接続され、該ＰＮＰバイポーラトランジスタのベースが第１抵抗体を介して低電位端子に接続され、該ＰＮＰバイポーラトランジスタのエミッタがダイオード素子のカソードに接続され、該ダイオード素子のアノードが該低電位端子に接続されている。
【００３３】
さらに、好ましくは、本発明の半導体集積回路のＥＳＤ保護回路において、ＭＯＳトランジスタのドレインが高電位端子に接続され、該ＭＯＳトランジスタのボディーが第１抵抗体を介して低電位端子に接続され、該ＭＯＳトランジスタのゲートが低電位端子に接続され、該ＭＯＳトランジスタのソースがダイオード素子のカソードに接続され、該ダイオードのアノードが該低電位端子に接続されている。
【００３４】
さらに、好ましくは、本発明の半導体集積回路のＥＳＤ保護回路において、前記素子電圧は前記ダイオード素子の逆方向接合耐圧である。
【００３５】
本発明の半導体集積回路のＥＳＤ保護素子は、本発明の上記半導体集積回路のＥＳＤ保護回路からなるものであり、そのことにより上記目的が達成される。
【００３６】
また、好ましくは、本発明の上記半導体集積回路のＥＳＤ保護回路からなる半導体集積回路のＥＳＤ保護素子であって、前記ＮＰＮバイポーラトランジスタのエミッタを形成する拡散層と、前記ダイオード素子のカソードを形成する拡散層とが共通である。
【００３７】
さらに、好ましくは、本発明の上記半導体集積回路のＥＳＤ保護回路からなる半導体集積回路のＥＳＤ保護素子であって、前記ＰＮＰバイポーラトランジスタのエミッタを形成する拡散層と、前記ダイオード素子のカソードを形成する拡散層とが共通である。
【００３８】
さらに、好ましくは、本発明の上記半導体集積回路のＥＳＤ保護回路からなる半導体集積回路のＥＳＤ保護素子であって、前記ＰＮＰバイポーラトランジスタのエミッタを形成する拡散層と、前記ダイオード素子のアノードを形成する拡散層とが共通である。
【００３９】
さらに、好ましくは、本発明の上記半導体集積回路のＥＳＤ保護回路からなる半導体集積回路のＥＳＤ保護素子であって、前記ＮＰＮバイポーラトランジスタのエミッタを形成する拡散層と、前記ダイオード素子のアノードを形成する拡散層とが共通である。
【００４０】
さらに、好ましくは、本発明の上記半導体集積回路のＥＳＤ保護回路からなる半導体集積回路のＥＳＤ保護素子であって、前記ＭＯＳトランジスタのソースを形成する拡散層と、前記ダイオード素子のカソードを形成する拡散層とが共通である。
【００４１】
さらに、好ましくは、本発明の上記半導体集積回路のＥＳＤ保護回路からなる半導体集積回路のＥＳＤ保護素子であって、前記ＰＮＰバイポーラトランジスタのベースと、前記ＮＰＮバイポーラトランジスタのエミッタおよび前記ダイオード素子のカソードとが同時に形成されている。
【００４２】
さらに、好ましくは、本発明の上記半導体集積回路のＥＳＤ保護回路からなる半導体集積回路のＥＳＤ保護素子であって、前記ＮＰＮバイポーラトランジスタのベースと、前記ＰＮＰバイポーラトランジスタのエミッタおよび前記ダイオード素子のカソードとが同時に形成されている。
【００４３】
さらに、好ましくは、本発明の上記半導体集積回路のＥＳＤ保護回路からなる半導体集積回路のＥＳＤ保護素子であって、前記ＮＰＮバイポーラトランジスタのコレクタと、前記ＮＰＮバイポーラトランジスタのエミッタおよび前記ダイオード素子のカソードとが同時に形成されている。
【００４４】
さらに、好ましくは、本発明の上記半導体集積回路のＥＳＤ保護回路からなる半導体集積回路のＥＳＤ保護素子であって、前記ＰＮＰバイポーラトランジスタのコレクタと、前記ＰＮＰバイポーラトランジスタのエミッタおよび前記ダイオード素子のカソードとが同時に形成されている。
【００４５】
さらに、好ましくは、本発明の上記半導体集積回路のＥＳＤ保護回路からなる半導体集積回路のＥＳＤ保護素子であって、前記ＭＯＳトランジスタのドレインと、前記ＭＯＳトランジスタのソースおよび前記ダイオード素子のカソードとが同時に形成されている。
【００４６】
上記構成により、以下、本発明の作用を説明する。
【００４７】
本発明においては、サージ電圧によりブレイクダウン開始してスナップバック開始電圧から保持電圧まで電圧が急激に低下した後に大電流が流れるスナップバック特性を有するスナップバック特性素子と、スナップバック特性素子に接続されて、スナップバック開始電圧を素子電圧分だけ加算すると共に保持電圧を素子電圧の２倍高くする電圧加算素子とを有し、電圧加算素子の素子電圧を調整して、保持電圧を電源電圧以上で被保護素子の耐電圧以下に調整する。
【００４８】
これによって、電圧加算素子により、スナップバック開始電圧を素子電圧分だけ加算すると共に保持電圧を素子電圧の２倍高くするので、従来構造に比べて、レイアウト面積の増加を抑え、保護能力の大幅な低下を招くことなく、保持電圧Ｖｈを電源電圧以上の適正な電圧に制御することが可能となる。
【発明の効果】
【００４９】
以上により、本発明によれば、電圧加算素子により、スナップバック開始電圧を素子電圧分だけ加算すると共に保持電圧を素子電圧の２倍高くするため、従来構造に比べて、レイアウト面積の増加を抑え、保護能力の大幅な低下を招くことなく、保持電圧Ｖｈを電源電圧以上の適正な電圧に制御できる。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施形態１における半導体集積回路のＥＳＤ保護回路の構成例を示す回路図である。
【図２】図１の半導体集積回路のＥＳＤ保護回路と共にこれに対応した半導体集積回路のＥＳＤ保護素子の縦断面図である。
【図３】図１の半導体集積回路のＥＳＤ保護回路におけるサージ電流・サージ電圧特性を示す図である。
【図４】サイリスタ構造を概略的に示す回路図である。
【図５】図４のサイリスタ構造に対応したサイリスタ素子の縦断面図である。
【図６】図１の半導体集積回路のＥＳＤ保護回路から各抵抗を省略した一例を示す回路図である。
【図７】図６の回路に対応した半導体集積回路のＥＳＤ保護素子の一例を示す縦断面図である。
【図８】図６のＮＰＮバイポーラトランジスタおよびダイオードだけを取り出した回路の回路図である。
【図９】従来の半導体集積回路のＥＳＤ保護回路におけるサージ電流・サージ電圧特性と、図１の半導体集積回路のＥＳＤ保護回路におけるサージ電流・サージ電圧特性とを示す図である。
【図１０】図２のＥＳＤ保護素子構成上に層間絶縁膜、アノード端子およびカソード端子を形成したＥＳＤ保護素子の縦断面図である。
【図１１】本発明の実施形態２における半導体集積回路のＥＳＤ保護回路の製造の簡略化を説明するための半導体集積回路のＥＳＤ保護素子の縦断面図である。
【図１２】本発明の実施形態３における半導体集積回路のＥＳＤ保護回路を構成するＥＳＤ保護素子の縦断面図である。
【図１３】本発明の実施形態４における半導体集積回路のＥＳＤ保護回路を構成するＥＳＤ保護素子の縦断面図である。
【図１４】本発明の実施形態５における半導体集積回路のＥＳＤ保護回路の製造の簡略化を説明するための半導体集積回路のＥＳＤ保護素子の縦断面図である。
【図１５】本発明の実施形態６における半導体集積回路のＥＳＤ保護回路を構成するＥＳＤ保護素子の縦断面図である。
【図１６】本発明の実施形態６における半導体集積回路のＥＳＤ保護回路を構成するＥＳＤ保護素子の縦断面図である。
【図１７】本発明の半導体集積回路のＥＳＤ保護回路のダイオードの代わりに用いるトランジスタの回路図である。
【図１８】特許文献１に開示されている従来の高耐圧ＥＳＤ保護素子構造を模式的に示す要部縦断面図である。
【図１９】特許文献２に開示されている従来のＥＳＤ保護回路の回路図である。
【図２０】図１８の従来の高耐圧ＥＳＤ保護素子構造におけるサージ電流・サージ電圧特性を示す図である。
【図２１】図１９の従来のＥＳＤ保護回路におけるサージ電流・サージ電圧特性を示す図である。
【発明を実施するための形態】
【００５１】
以下に、本発明の半導体集積回路のＥＳＤ保護回路およびそのＥＳＤ保護素子における実施形態１〜７について図面を参照しながら詳細に説明する。
【００５２】
（実施形態１）
図１は、本発明の実施形態１における半導体集積回路のＥＳＤ保護回路の構成例を示す回路図である。
【００５３】
図１において、本実施形態１の半導体集積回路のＥＳＤ保護回路１１は、アノード端子Ａとカソード端子Ｃ間に、抵抗Ｒ１、ＮＰＮバイポーラトランジスタ１２および、逆接続のダイオード１３の直列回路と、ＰＮＰバイポーラトランジスタ１４および抵抗Ｒ２の直列回路との直列回路が並列接続され、ＮＰＮバイポーラトランジスタ１２のベースは抵抗Ｒ２とＰＮＰバイポーラトランジスタ１４との接続点に構成され、ＰＮＰバイポーラトランジスタ１４のベースは抵抗Ｒ１とＮＰＮバイポーラトランジスタ１２との接続点に構成されている。、半導体集積回路のＥＳＤ保護回路１１が被保護素子に並列に接続され、被保護素子をＥＳＤ保護する。
【００５４】
即ち、本実施形態１の半導体集積回路のＥＳＤ保護回路１１は、高電位端子としてのアノード端子ＡがＰＮＰバイポーラトランジスタ１４のエミッタに接続されると共に、第１抵抗体としての抵抗Ｒ１を介してＰＮＰバイポーラトランジスタ１４のベースとＮＰＮバイポーラトランジスタ１２のコレクタに接続され、低電位端子としてのカソード端子Ｃがダイオード１３（ダイオード素子）を順方向に介してＮＰＮバイポーラトランジスタ１２のエミッタに接続されると共に、第２抵抗体としての抵抗Ｒ２を介してＰＮＰバイポーラトランジスタ１４のコレクタとＮＰＮバイポーラトランジスタ１２のベースに接続されている。
【００５５】
要するに、本実施形態１の半導体集積回路のＥＳＤ保護回路１１は、サージ電圧によりブレイクダウン開始してスナップバック開始電圧から保持電圧まで電圧が急激に低下した後に大電流が流れるスナップバック特性を有するスナップバック特性素子と、このスナップバック特性素子に接続されて、スナップバック開始電圧Ｖｔ１を素子電圧分（ダイオード逆方向接合耐圧）だけ加算すると共に保持電圧Ｖｈを素子電圧（ダイオード逆方向接合耐圧）の２倍だけ高くする電圧加算素子とを有し、電圧加算素子の素子電圧を調整して、保持電圧Ｖｈを電源電圧以上で被保護素子の耐電圧以下に調整する。
【００５６】
本実施形態１では、スナップバック特性素子はサイリスタ素子（ＳＣＲ）であり、電圧加算素子は、ダイオード１３に対応している。サイリスタ素子は、ＰＮＰバイポーラトランジスタ１４、ＮＰＮバイポーラトランジスタ１２および抵抗Ｒ１、Ｒ２により構成されている。
【００５７】
図２は、図１の半導体集積回路のＥＳＤ保護回路と共にこれに対応した半導体集積回路のＥＳＤ保護素子の縦断面図である。
【００５８】
図２において、本実施形態１の半導体集積回路のＥＳＤ保護回路１１を構成するＥＳＤ保護素子２１は、第１導電型（ここではＰ型）の半導体基板１上に形成された第２導電型の低濃度拡散層４と、この低濃度拡散層４の表面側に形成された第１導電型の高濃度拡散層３および第２導電型（ここではＮ型）の高濃度拡散層５と、第１導電型の高濃度拡散層３に対して、第２導電型の高濃度拡散層５とは反対側の位置に第２導電型の低濃度拡散層４と隣接して第１導電型の半導体基板１上に形成された第１導電型の低濃度拡散層２と、第１導電型の低濃度拡散層２の表面側に形成された第２導電型の拡散層６と、第２導電型の拡散層６に対して低濃度拡散層４とは反対の位置に離間して形成された第１導電型の高濃度拡散層３と、第２導電型の拡散層６の表面側に形成された第１導電型の高濃度拡散層３とを有している。このＥＳＤ保護素子２１は、これらの第１導電型の高濃度拡散層３、第２導電型の低濃度拡散層４および第１導電型の低濃度拡散層２を有するＰＮＰバイポーラ１４と、第２導電型の低濃度拡散層４、第１導電型の低濃度拡散層２および第２導電型の拡散層６を有するＮＰＮバイポーラ１２と、第２導電型の拡散層６および第１導電型の高濃度拡散層３からなるダイオード１３とを備えている。
【００５９】
ＰＮＰバイポーラトランジスタ１４のエミッタが高電位端子（アノード端子Ａ）に接続され、ＰＮＰバイポーラトランジスタ１４のベースが、ＮＰＮバイポーラトランジスタ１２のコレクタに接続され、ＰＮＰバイポーラトランジスタ１４のベースおよびＮＰＮバイポーラトランジスタ１２のコレクタが第２導電型の低濃度拡散層４の抵抗成分からなる第１抵抗体Ｒ１を介して高電位端子（アノード端子Ａ）に接続されている。また、ＰＮＰバイポーラトランジスタ１４のコレクタが、ＮＰＮバイポーラトランジスタ１２のベースに接続され、ＰＮＰバイポーラトランジスタ１４のコレクタおよびＮＰＮバイポーラトランジスタ１２のベースが第１導電型の半導体基板１および第１導電型の低濃度拡散層２の抵抗成分からなる第２抵抗体Ｒ２を介して低電位端子（カソード端子Ｃ）に接続されている。さらに、ＮＰＮバイポーラトランジスタ１２のエミッタがダイオード１３のカソードに接続され、ダイオード１３のアノードが低電位端子（カソード端子Ｃ）に接続されている。これらのＮＰＮバイポーラトランジスタ１２およびＰＮＰバイポーラトランジスタ１４によりサイリスタ構造であり、サイリスタ構造にダイオード１３が逆接続されて、バイポーラ動作を利用したＥＳＤ保護素子２１が構成されている。
【００６０】
図３は、図１の半導体集積回路のＥＳＤ保護回路におけるサージ電流・サージ電圧特性を示す図である。図４は、サイリスタ構造を概略的に示す回路図である。図５は、図４のサイリスタ構造に対応したサイリスタ素子の縦断面図である。図６は、図１の半導体集積回路のＥＳＤ保護回路１１から抵抗Ｒ１，Ｒ２を省略した一例を示す回路図である。図７は、図６の回路に対応した半導体集積回路のＥＳＤ保護素子２１の一例を示す縦断面図である。
【００６１】
図３に示すように、スナップバック特性により、サージ電圧でブレイクダウンが開始すると、スナップバック動作開始電圧（スナップバック動作電圧Ｖｔ１）から電流が増加し、電圧が急激に低下した後に保持電圧ＶｈからＥＳＤ保護素子２１に大電流が流れる。点線は従来構造のＥＳＤ保護素子であり、実線は本発明構造のＥＳＤ保護素子２１である。従来構造の図４および図５のサイリスタ構造のＥＳＤ保護素子に対して、本発明構造の図６および図７のように電圧加算素子としてのダイオード１３を追加することにより、前述したが、スナップバック開始電圧Ｖｔ１を素子電圧分（ダイオード逆方向接合耐圧）だけ加算すると共に保持電圧Ｖｈを素子電圧（ダイオード逆方向接合耐圧）の２倍だけ従来構造の図４および図５のＥＳＤ保護素子に比べて高くすることができる。
【００６２】
このように、図４および図５のサイリスタ構造のＮＰＮバイポーラトランジスタ１２のエミッタと低電位端子（カソード端子Ｃ）間に、図６および図７のようにダイオード１３を追加することで、次の式１に示すように、スナップバック電圧がダイオード１３の逆方向接合耐圧分だけ増加することができる。
Ｖｓｎ ＝ Ｖｓｎ’−ＶＢ ・・・ （式１）
Ｖｓｎ ： 本実施形態１のスナップバック電圧
Ｖｓｎ’ ： 従来構造のスナップバック電圧
（スナップバック電圧：スナップバック動作電圧Ｖｔ１−保持電圧Ｖｈ）
ＶＢ ： ダイオード１３の逆方向接合耐圧
また、式２に示すように、スナップバック動作電圧についても、スナップバック電圧と同様にダイオード逆方向接合耐圧分だけ増加する。
Ｖｔ１ ＝ Ｖｔ１’ ＋ ＶＢ ・・・ （式２）
Ｖｔ１ ： 本実施形態１のスナップバック動作電圧
Ｖｔ１’ ： 従来構造のスナップバック動作電圧
ＶＢ ： ダイオード１３の逆方向接合耐圧
よって、上記式１および上記式２により、本実施形態１の保持電圧Ｖｈは、次の式３に示すように、従来構造の保持電圧Ｖｈ‘に対して、ダイオード１３の逆方向接合耐圧の２倍の電圧分だけ上昇させることができる。
Ｖｈ ＝ Ｖｔ１ - Ｖｓｎ
＝ （ Ｖｔ１’ ＋ ＶＢ ）-（ Ｖｓｎ’ - ＶＢ ）
＝ Ｖｔ１’-Ｖｓｎ’＋２×ＶＢ ・・・ （式３）
ここで、繰り返し前述しているが、電圧加算素子としてのダイオード１３の追加により、スナップバック開始電圧Ｖｔ１を素子電圧分（ダイオード逆方向接合耐圧）だけ加算すると共に保持電圧Ｖｈを素子電圧（ダイオード逆方向接合耐圧）の２倍だけ従来構造のＥＳＤ保護素子に比べて高くすることができる点について、さらに具体的に説明する。
【００６３】
図８は、図６のＮＰＮバイポーラトランジスタ１２およびダイオード１３だけを取り出した回路の回路図である。図９は、従来の半導体集積回路のＥＳＤ保護回路におけるサージ電流・サージ電圧特性と、図１の半導体集積回路のＥＳＤ保護回路におけるサージ電流・サージ電圧特性とを示す図である。
【００６４】
図８に示すように、ＮＰＮバイポーラトランジスタ１２のベース・エミッタ間に０．６Ｖを印加するとオン状態になるが、ＮＰＮバイポーラトランジスタ１２のエミッタ側に、順方向電圧が１０Ｖのダイオード１３を加えると、ＮＰＮバイポーラトランジスタ１２のベースに１０．６Ｖの電圧を印加するとオンする。つまり、ＮＰＮバイポーラトランジスタ１２は、ダイオード１３を加えた１０Ｖ分だけ電圧がアップしないと、オン状態にはならない。したがって、図９に示すように、ブレイクダウン開始電圧から、スナップバック動作開始電圧（スナップバック動作電圧Ｖｔ１）が従来構造の場合よりも１０Ｖアップする。さらに、保持電圧Ｖｈは、従来構造の場合に比べて１０Ｖ分だけ平行移動したものに更に１０Ｖ高くなるので、２×１０Ｖだけ高くなる。ＥＳＤ保護素子２１は被保護素子が破壊されるまでに動作しなければならないので、保持電圧Ｖｈが電源電圧以上で被保護素子の耐圧以下の電圧に制御する必要がある。
【００６５】
このように、ダイオード１３の逆方向接合耐圧を制御することにより、保持電圧Ｖｈを制御することができて、ダイオード１３の逆方向接合耐圧の制御に関しては、図２に記載の距離Ａおよび第１導電型の拡散層６の拡散濃度により自由に制御可能である。
【００６６】
また、特許文献１の保持電圧Ｖｈの上昇に伴い、ＥＳＤ保護素子のレイアウト面積が大きくなる問題についても、本発明では生じない。
【００６７】
以上により、本実施形態１によれば、ＥＳＤ保護素子２１は、スナップバック特性を有するスナップバック特性素子としてのＳＣＲ素子と、このＳＣＲ素子に接続されて、スナップバック開始電圧Ｖｔ１を素子電圧分（ダイオード逆方向接合耐圧）だけ加算すると共に保持電圧Ｖｈを素子電圧の２倍高くする電圧加算素子としてのダイオード１３とを有して、ダイオード１３の素子電圧を調整して、保持電圧Ｖｈを電源電圧Ｖｃｃ以上で被保護素子の耐電圧以下に調整する。
【００６８】
これによって、レイアウト面積の増加を抑え、従来構造に比べて特性直線の傾斜がダイオード１３の追加で大幅に小さくなることもなく、従来構造に比べて保護能力の大幅な低下を招くことなく、保持電圧Ｖｈを電源電圧以上の適正な電圧に制御できる。
【００６９】
なお、図１０に示すように、図２の構成上に層間絶縁膜８が形成され、層間絶縁膜８上にアノード端子９とカソード端子１０とが形成されている。７は、素子分離絶縁膜である。
【００７０】
（実施形態２）
上記実施形態１では、第２導電型（Ｎ型）の拡散層６のイオン注入工程を別途行ったが、本実施形態２では、第２導電型（Ｎ型）の拡散層６のイオン注入工程を第２導電型（Ｎ型）の低濃度拡散層４のイオン注入工程時に行うことにより、第２導電型（Ｎ型）の拡散層６のイオン注入工程を別途行う必要がない場合について説明する。
【００７１】
図１１は、本発明の実施形態２における半導体集積回路のＥＳＤ保護回路の製造の簡略化を説明するための半導体集積回路のＥＳＤ保護素子の縦断面図である。なお、図１１では、図２の部材と同様の作用効果を奏する部材には同一の符号を付してその説明を省略する。
【００７２】
図１１において、本実施形態２の半導体集積回路のＥＳＤ保護素子２１Ａは、図２の第２導電型（ここではＮ型）の拡散層６の直下の第１導電型の低濃度拡散層２を形成せず、第２導電型の拡散層６を形成した領域に第２導電型の低濃度拡散層４を形成することにより、第２導電型（Ｎ型）の拡散層６のイオン注入工程を第２導電型（Ｎ型）の低濃度拡散層４のイオン注入工程時に同時に行うことで、半導体集積回路のＥＳＤ保護回路１１に対応したＥＳＤ保護素子２１Ａの製造の簡略化を図ることができる。
【００７３】
このような構造でも、上記実施形態１で示した保持電圧Ｖｈの制御が可能であり、上記実施形態１で示した同様な効果を得ることができる。ダイオード１３の逆方向接合耐圧（加算電圧）の制御に関しては、図２に記載の距離Ａにより自由に制御可能である。また、上記実施形態１で示した第２導電型の拡散層６が不要となるため、従来の半導体基板作成に必要とする工程のみで実現可能であり、ＥＳＤ保護素子２１Ａの製造の簡略化を図ることができる。
【００７４】
なお、上記実施形態１、２では、半導体集積回路のＥＳＤ保護回路１１において、Ｐ型半導体基板１を用い、高電位端子（アノード端子Ａ）がＰＮＰバイポーラトランジスタ１４のエミッタに接続されると共に、第１抵抗体Ｒ１を介してＰＮＰバイポーラトランジスタ１４のベースとＮＰＮバイポーラトランジスタ１２のコレクタに接続され、低電位端子（カソード端子Ｃ）がダイオード１３を順方向に介してＮＰＮバイポーラトランジスタ１２のエミッタに接続されると共に、第２抵抗体Ｒ２を介してＰＮＰバイポーラトランジスタ１４のコレクタとＮＰＮバイポーラトランジスタ１２のベースに接続されている場合について説明したが、これに限らず、半導体集積回路のＥＳＤ保護回路１１の変形例としてＮ型半導体基板を用いた場合、高電位端子（アノード端子Ａ）がＮＰＮバイポーラトランジスタのエミッタに接続されると共に、第１抵抗体Ｒ１を介してＮＰＮバイポーラトランジスタのベースとＰＮＰバイポーラトランジスタのコレクタに接続され、低電位端子（カソード端子Ｃ）がダイオード１３を順方向に介してＰＮＰバイポーラトランジスタのエミッタに接続されると共に、第２抵抗体Ｒ２を介してＮＰＮバイポーラトランジスタのコレクタとＰＮＰバイポーラトランジスタのベースに接続されていてもよい。
【００７５】
（実施形態３）
上記実施形態１では、低電位端子としてのカソード端子Ｃがダイオード１３（ダイオード素子）を順方向に介してＮＰＮバイポーラトランジスタ１２のエミッタに接続される場合について説明したが、これに限らず、本実施形態３では、高電位端子としてのアノード端子Ａがダイオード１３（ダイオード素子）を逆方向に介してＰＮＰバイポーラトランジスタ１４のエミッタに接続される場合について説明する。
【００７６】
図１２は、本発明の実施形態３における半導体集積回路のＥＳＤ保護回路を構成するＥＳＤ保護素子の縦断面図である。なお、図１２では、図２の部材と同様の作用効果を奏する部材には同一の符号を付して説明する。
【００７７】
図１２において、本実施形態３の半導体集積回路のＥＳＤ保護素子２１Ｂは、第１導電型（ここではＰ型）の半導体基板１上に形成された第２導電型（ここではＮ型）の低濃度拡散層４と、低濃度拡散層４の表面側に形成された第２導電型の高濃度拡散層５および第１導電型の拡散層６Ｂと、第１導電型の拡散層６Ｂの表面に形成された第２導電型の高濃度拡散層５と、第１導電型の拡散層６Ｂに対して、第２導電型の低濃度拡散層４の表面に形成された第２導電型の高濃度拡散層５とは反対側の位置に第２導電型の低濃度拡散層４と隣接して第１導電型の半導体基板１上に形成された第１導電型の低濃度拡散層２と、第１導電型の低濃度拡散層２の表面に形成された第２導電型の高濃度拡散層５と、第１導電型の低濃度拡散層２の表面に形成された第２導電型の高濃度拡散層５に対して、第２導電型の低濃度拡散層４とは反対側の位置に形成された第１導電型の高濃度拡散層３とを有している。
【００７８】
ＥＳＤ保護素子２１Ｂは、第１導電型の拡散層６Ｂと、第２導電型の低濃度拡散層４および第１導電型の低濃度拡散層２からなるＰＮＰバイポーラ１４と、第２導電型の低濃度拡散層４、第１導電型の低濃度拡散層２および第２導電型の高濃度拡散層５からなるＮＰＮバイポーラ１２と、第１導電型の拡散層６Ｂおよび第２導電型の高濃度拡散層５からなるダイオード１３とを備えている。
【００７９】
半導体集積回路のＥＳＤ保護回路１１Ｂにおいて、ＮＰＮバイポーラトランジスタ１２のエミッタが低電位端子（カソード端子Ｃ）に接続され、ＮＰＮバイポーラトランジスタ１２のベースが、ＰＮＰバイポーラトランジスタ１４のコレクタに接続され、ＮＰＮバイポーラトランジスタ１２のベースおよびＰＮＰバイポーラトランジスタ１４のコレクタが、第１導電型の半導体基板１および第１導電型の低濃度拡散層２の抵抗成分からなる第２抵抗体Ｒ２を介して低電位端子（カソード端子Ｃ）に接続され、ＮＰＮバイポーラトランジスタ１２のコレクタおよびＰＮＰバイポーラトランジスタ１４のベースが、第２導電型の低濃度拡散層４の抵抗成分からなる第１抵抗体Ｒ１を介して高電位端子（アノード端子Ａ）に接続され、ＰＮＰバイポーラトランジスタ１４のエミッタがダイオード１３のアノードに接続され、ダイオード１３のカソードが高電位端子（アノード端子Ａ）に接続されている。
本実施形態３のＥＳＤ保護素子２１Ｂにおけるサージ電流印加時のＩ−Ｖ特性および効果については、上記実施形態１の場合と同様であり、ダイオード１３の逆方向接合耐圧（電圧加算分）の制御に関して、図２の距離Ａおよび第２導電型の拡散層６Ｂの拡散濃度により自由に制御可能である。
【００８０】
なお、上記実施形態１または２のダイオード１３と本実施形態３のダイオード１３とを組み合わせることにより保持電圧Ｖｈの上昇効果を２倍にすることもできる。
【００８１】
なお、本実施形態３では、半導体集積回路のＥＳＤ保護回路１１Ｂにおいて、Ｐ型半導体基板１を用い、高電位端子（アノード端子Ａ）がダイオード１３を逆方向に介してＰＮＰバイポーラトランジスタ１４のエミッタに接続されると共に、第１抵抗体Ｒ１を介してＰＮＰバイポーラトランジスタ１４のベースとＮＰＮバイポーラトランジスタ１２のコレクタに接続され、低電位端子（カソード端子Ｃ）がＮＰＮバイポーラトランジスタ１２のエミッタに接続されると共に、第２抵抗体Ｒ２を介してＰＮＰバイポーラトランジスタ１４のコレクタとＮＰＮバイポーラトランジスタ１２のベースに接続された場合について説明したが、これに限らず、半導体集積回路のＥＳＤ保護回路１１Ｂの変形例として、Ｎ型半導体基板を用い、高電位端子（アノード端子Ａ）がダイオード１３を逆方向に介してＮＰＮバイポーラトランジスタのエミッタに接続されると共に、第１抵抗体Ｒ１を介してＮＰＮバイポーラトランジスタのベースとＰＮＰバイポーラトランジスタのコレクタに接続され、低電位端子（カソード端子Ｃ）がＰＮＰバイポーラトランジスタのエミッタに接続されると共に、第２抵抗体Ｒ２を介してＮＰＮバイポーラトランジスタのコレクタとＰＮＰバイポーラトランジスタのベースに接続されていてもよい。
【００８２】
（実施形態４）
上記実施形態１〜３では、スナップバック特性素子としてサイリスタ素子（ＳＣＲ）を用い、電圧加算素子としてダイオード素子を用いた場合について説明したが、本実施形態４では、スナップバック特性素子としてバイポーラトランジスタを用い、電圧加算素子としてダイオード素子を用いた場合について説明する。
【００８３】
図１３は、本発明の実施形態４における半導体集積回路のＥＳＤ保護回路を構成するＥＳＤ保護素子の縦断面図である。なお、図１３では、図２の部材と同様の作用効果を奏する部材には同一の符号を付して説明する。
【００８４】
図１３において、本実施形態４の半導体集積回路のＥＳＤ保護素子２１Ｃは、第１導電型（ここではＰ型）の半導体基板１上に形成された第２導電型（ここではＮ型）の低濃度拡散層４と、低濃度拡散層４の表面側に形成された第２導電型の高濃度拡散層５と、第２導電型の低濃度拡散層４と隣接して第１導電型の半導体基板１上に形成された第１導電型の低濃度拡散層２と、第１導電型の低濃度拡散層２の表面に形成された第２導電型の拡散層６と、第２導電型の拡散層６に対して低濃度拡散層４とは反対の位置に離間して形成された第１導電型の高濃度拡散層３と、第２導電型の拡散層６の表面に形成された第１導電型の高濃度拡散層３とを有している。
【００８５】
本実施形態４の半導体集積回路のＥＳＤ保護素子２１Ｃは、第２導電型の低濃度拡散層４、第１導電型の低濃度拡散層２および第１導電型の拡散層６からなるＮＰＮバイポーラトランジスタ１５と、第１導電型の拡散層６および第１導電型の高濃度拡散層３からなるダイオード１３とを備えている。
ＮＰＮバイポーラトランジスタ１５のコレクタが高電位端子に接続され、ＮＰＮバイポーラトランジスタ１５のベースが第１導電型の半導体基板１および第１導電型の低濃度拡散層２の抵抗成分からなる第１抵抗体Ｒ１を介して低電位端子に接続され、ＮＰＮバイポーラトランジスタ１５のエミッタがダイオード１３のカソードに接続され、ダイオード１３のアノードが低電位端子に接続されて、バイポーラ動作を利用したＥＳＤ保護素子が構成されている。
【００８６】
以上により、本実施形態４の半導体集積回路のＥＳＤ保護素子２１Ｃによれば、サージ電流印加時のＩ−Ｖ特性および効果については、上記実施形態１の場合と同様であり、ダイオード１３の逆方向接合耐圧の制御に関しては、図１３に記載の距離Ａおよび第１導電型の拡散層６の拡散濃度により自由に制御可能である。
【００８７】
なお、本実施形態４では、半導体集積回路のＥＳＤ保護素子２１Ｃにおいて、Ｐ型半導体基板１を用いＮＰＮバイポーラトランジスタ１５のコレクタが高電位端子に接続され、該ＮＰＮバイポーラトランジスタ１５のベースが第１抵抗体Ｒ１を介して低電位端子に接続され、該ＮＰＮバイポーラトランジスタ１５のエミッタがダイオード１３のカソードに接続され、該ダイオード１３のアノードが低電位端子に接続された場合について説明したが、これに限らず、半導体集積回路のＥＳＤ保護素子２１Ｃの変形例としてＮ型半導体基板を用いた場合、ＰＮＰバイポーラトランジスタのコレクタが高電位端子に接続され、ＰＮＰバイポーラトランジスタのベースが第１抵抗体Ｒ１を介して低電位端子に接続され、該ＰＮＰバイポーラトランジスタのエミッタがダイオード１３のカソードに接続され、該ダイオード１３のアノードが低電位端子に接続されていてもよい。
【００８８】
（実施形態５）
上記実施形態４では、第２導電型（Ｎ型）の拡散層６のイオン注入工程を別途行ったが、本実施形態５では、第２導電型（Ｎ型）の拡散層６のイオン注入工程を第２導電型（Ｎ型）の低濃度拡散層４のイオン注入工程時に行うことにより、第２導電型（Ｎ型）の拡散層６のイオン注入工程を別途行う必要がない場合について説明する。
【００８９】
図１４は、本発明の実施形態５における半導体集積回路のＥＳＤ保護回路の製造の簡略化を説明するための半導体集積回路のＥＳＤ保護素子の縦断面図である。なお、図１４では、図１３の部材と同様の作用効果を奏する部材には同一の符号を付して説明する。
【００９０】
図１４において、本実施形態５の半導体集積回路のＥＳＤ保護素子２１Ｄは、図１３の第２導電型（ここではＮ型）の拡散層６の直下の第１導電型の低濃度拡散層２を形成せず、第２導電型の拡散層６を形成した領域に第２導電型の低濃度拡散層４を形成することにより、第２導電型（Ｎ型）の拡散層６のイオン注入工程を第２導電型（Ｎ型）の低濃度拡散層４のイオン注入工程時に同時に行うことで、半導体集積回路のＥＳＤ保護回路１１Ｄに対応したＥＳＤ保護素子２１Ｄの製造において製造の簡略化を図ることができる。
【００９１】
このような構造であっても、上記実施形態１で示した保持電圧Ｖｈの制御が可能であり、上記実施形態１の場合と同様な効果を得ることができる。ダイオードの逆方向接合耐圧の制御に関しては、図１４に記載の距離Ａにより自由に制御可能である。また、本実施形態５で示した第２導電型の拡散層６が不要となるため、従来の半導体基板作成に必要とする工程のみで実現可能である。
【００９２】
（実施形態６）
上記実施形態１〜３では、スナップバック特性素子としてサイリスタ素子（ＳＣＲ）を用い、上記実施形態４、５では、スナップバック特性素子としてバイポーラトランジスタ１５を用いたが、本実施形態６では、スナップバック特性素子としてＭＯＳトランジスタを用い、電圧加算素子としてダイオード素子を用いた場合について説明する。
【００９３】
図１５は、本発明の実施形態６における半導体集積回路のＥＳＤ保護回路を構成するＥＳＤ保護素子の縦断面図である。なお、図１５では、図２の部材と同様の作用効果を奏する部材には同一の符号を付して説明する。
【００９４】
図１５において、本実施形態６の半導体集積回路のＥＳＤ保護素子２１Ｅは、第１導電型（ここではＰ型）の半導体基板１上に形成された第２導電型（ここではＮ型）の低濃度拡散層４と、低濃度拡散層４の表面側に形成された第２導電型の高濃度拡散層５と、第２導電型の低濃度拡散層４と隣接して第１導電型の半導体基板１上に形成された第１導電型の低濃度拡散層２と、第１導電型の低濃度拡散層２の表面に形成された第２導電型の拡散層６と、第２導電型の拡散層６に対して低濃度拡散層４とは反対の位置に離間して形成された第１導電型の高濃度拡散層３と、第２導電型の拡散層６の表面に形成された第１導電型の高濃度拡散層３と、第２導電型の低濃度拡散層４の一部、第２導電型の拡散層６の一部、および第２導電型の低濃度拡散層４と第２導電型の拡散層６に挟まれた領域に形成された第１導電型の低濃度拡散層２の表面側にゲート酸化膜１７を介して形成されたゲート電極１８とを有している。
【００９５】
本実施形態６の半導体集積回路のＥＳＤ保護素子２１Ｅは、第２導電型の低濃度拡散層４、第１導電型の低濃度拡散層２、第１導電型の拡散層６およびゲート電極８とを有するＭＯＳトランジスタ１６と、第１導電型の拡散層６および第１導電型の高濃度拡散層３とを有するダイオード１３とを備えている。
本実施形態６の半導体集積回路のＥＳＤ保護回路１１Ｅにおいて、ＭＯＳトランジスタ１６のドレインが高電位端子に接続され、ＭＯＳトランジスタ１６のボディーが第１導電型の半導体基板１および第１導電型の低濃度拡散層２の抵抗成分からなる第１抵抗体Ｒ１を介して低電位端子に接続され、ＭＯＳトランジスタ１６のソースがダイオード１３のカソードに接続され、ダイオード１３のアノードが低電位端子に接続されている。半導体集積回路のＥＳＤ保護素子２１Ｅは、ＭＯＳトランジスタ１６の寄生バイポーラ動作を利用したＥＳＤ保護素子である。
【００９６】
以上により、本実施形態６の半導体集積回路のＥＳＤ保護素子２１Ｅによれば、サージ電流印加時のＩ−Ｖ特性および効果については、上記実施形態１の場合と同様であり、ダイオード１３の逆方向接合耐圧の制御に関しては、図１５に記載の距離Ａおよび第１導電型の拡散層６の拡散濃度により自由に制御可能である。
【００９７】
（実施形態７）
上記実施形態６では、第２導電型（Ｎ型）の拡散層６のイオン注入工程を別途行ったが、本実施形態７では、第２導電型（Ｎ型）の拡散層６のイオン注入工程を第２導電型（Ｎ型）の低濃度拡散層４のイオン注入工程時に行うことにより、第２導電型（Ｎ型）の拡散層６のイオン注入工程を別途行う必要がない場合について説明する。
【００９８】
図１６は、本発明の実施形態７における半導体集積回路のＥＳＤ保護回路の製造の簡略化を説明するための半導体集積回路のＥＳＤ保護素子の縦断面図である。なお、図１６では、図１５の部材と同様の作用効果を奏する部材には同一の符号を付して説明する。
【００９９】
図１６において、本実施形態７の半導体集積回路のＥＳＤ保護素子２１Ｆは、図１５の第２導電型（ここではＮ型）の拡散層６の直下の第１導電型の低濃度拡散層２を形成せず、第２導電型の拡散層６を形成した領域に第２導電型の低濃度拡散層４を形成することにより、第２導電型（Ｎ型）の拡散層６のイオン注入工程を第２導電型（Ｎ型）の低濃度拡散層４のイオン注入工程時に同時に行うことで、半導体集積回路のＥＳＤ保護回路１１Ｆに対応したＥＳＤ保護素子２１Ｆの製造において製造の簡略化を図ることができる。
【０１００】
このような構造であっても、上記実施形態１で示した保持電圧Ｖｈの制御が可能であり、上記実施形態１の場合と同様な効果を得ることができる。ダイオードの逆方向接合耐圧の制御に関しては、図１６に記載の距離Ａにより自由に制御可能である。また、上記実施形態６で示した第２導電型の拡散層６が不要となるため、従来の半導体基板作成に必要とする工程のみで実現可能である。
【０１０１】
以上により、上記実施形態１〜７によれば、ダイオード１３が持つ逆方向接合耐圧により、従来構造に比べて、レイアウト面積の増加を抑え、保護能力の大幅な低下を招くことなく、保持電圧Ｖｈを容易に適正な電圧に制御することが可能となり、さまざまな電源電圧に最適なＥＳＤ保護素子を実現できる。
【０１０２】
なお、上記実施形態１〜７では、スナップバック開始電圧Ｖｔ１を素子電圧分だけ加算すると共に保持電圧を該素子電圧の２倍高くする電圧加算素子としてダイオード１３を用いたが、これに限らず、図１７に示すように、一または複数のダイオード１３の代わりに、制御端子（ゲートまたはベース）が出力端子（ソースまたはドレイン端子、または、コレクタまたはエミッタ端子）に接続された一または複数のトランジスタ１９を用いることもできる。この場合、保持電圧が素子電圧（例えばソース・ドレイン間電圧）の２倍高くなる。
【０１０３】
以上のように、本発明の好ましい実施形態１〜７を用いて本発明を例示してきたが、本発明は、この実施形態１〜７に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態１〜７の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【０１０４】
本発明は、サージ電圧によりブレイクダウンが開始すると電流が流れて電圧が急激に低下するスナップバック特性を有し、被保護素子に対してＥＳＤ保護を行う半導体集積回路のＥＳＤ保護回路およびそのＥＳＤ保護素子の分野において、電圧加算素子により、スナップバック開始電圧を素子電圧分だけ加算すると共に保持電圧を素子電圧の２倍高くするため、従来構造に比べて、レイアウト面積の増加を抑え、保護能力の大幅な低下を招くことなく、保持電圧Ｖｈを電源電圧以上の適正な電圧に制御できる。
【符号の説明】
【０１０５】
１ 第１導電型の半導体基板
２ 第１導電型の低濃度拡散層
３ 第１導電型の高濃度拡散層
４ 第２導電型の低濃度拡散層
５ 第２導電型の高濃度拡散層
６ 第２導電型の拡散層
７ 素子分離絶縁膜
８ 層間絶縁膜
９ アノード端子（高電位端子）
１０ カソード端子（低電位端子）
１１、１１Ｂ、１１Ｅ 半導体集積回路のＥＳＤ保護回路
１２ ＮＰＮバイポーラトランジスタ
１３ ダイオード（ダイオード素子）
１４ ＰＮＰバイポーラトランジスタ
１５ ＮＰＮバイポーラトランジスタ
１６ ＭＯＳトランジスタ部
１７ ゲート酸化膜
１８ ゲート電極
１９ トランジスタ
２１、２１Ａ〜２１Ｆ ＥＳＤ保護素子
ＶＢ ダイオードの逆方向接合耐圧（素子電圧）
Ａ アノード端子（高電位端子）
Ｃ カソード端子（低電位端子）
Ｒ１、Ｒ２ 抵抗
Ｖｔ１ スナップバック開始電圧（スナップバック動作電圧）
Ｖｈ 保持電圧
【技術分野】
【０００１】
本発明は、サージ電圧によりブレイクダウンが開始すると電流が流れて電圧が急激に低下するスナップバック特性を有し、被保護素子に対してＥＳＤ保護を行う半導体集積回路のＥＳＤ保護回路およびそのＥＳＤ保護素子に関する。
【背景技術】
【０００２】
半導体素子を有する従来の半導体装置では、外部からの静電気による静電放電（以下、ＥＳＤ：Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅという）から半導体素子を保護するために半導体集積回路のＥＳＤ保護素子およびそのＥＳＤ保護回路が用いられている。
【０００３】
一般にＥＳＤ保護素子にはＮＭＯＳトランジスタのゲート及びソースを接地電位（ＧＮＤ）に接続したＧａｔｅ Ｇｒｏｕｎｄｅｄ ＮＭＯＳ（ｇｇＮＭＯＳ）トランジスタや、ＳＣＲのように、バイポーラトランジスタ動作によるスナップバック現象を利用したＥＳＤ保護素子が用いられる。例えばｇｇＮＭＯＳ構造ＥＳＤ保護素子では、接地電位を基準とし、ドレインに接続された端子にプラスサージ電圧が印加されると、ＮＭＯＳトランジスタのドレイン端がブレイクダウンする。このブレイクダウンにより発生したアバランシェ電流と基板抵抗との積が、ＰＮ接合の拡散障壁電圧（約０．６Ｖ）を超えると、寄生のＮＰＮバイポーラトランジスタが動作する。寄生バイポーラトランジスタの動作により、ドレイン−ソース間に低インピーダンス電流パスが形成され、電流が流れ、コレクタ・エミッタ間抵抗とコレクタ電流の積で決まる保持電圧Ｖｈまで降下する。これをスナップバック現象と言う。その後、コレクタ・エミッタ間の電流、電圧共に上昇し、大電流が流れ、シリコン内部の発熱がシリコンの融点である摂氏１４２０度に達すると素子破壊する（破壊電圧Ｖｔ２、破壊電流Ｉｔ２）。
【０００４】
ＳＣＲ（Ｓｉｌｉｃｏｎ Ｃｏｎｔｒｏｌｌｅｄ Ｒｅｃｔｉｆｉｅｒ）構造ＥＳＤ保護素子では、接地電位を基準とし、アノードに接続された端子にプラスサージ電圧が印加されると、低濃度Ｎ型不純物拡散層とＰ型シリコン基板のＰＮ接合がブレイクダウンする。このブレイクダウンによって発生したアバランシェ電流と低濃度Ｎ型不純物拡散層の抵抗との積が、ＰＮ接合の拡散障壁電圧（約０．６Ｖ）を超えると、ＰＮＰバイポーラトランジスタがオンする。さらに、ＰＮＰバイポーラトランジスタのコレクタ電流がＮＰＮバイポーラトランジスタのベース電流となり、ＮＰＮバイポーラトランジスタも続いてオンする。
【０００５】
また、アバランシェ電流と、ＮＰＮバイポーラトランジスタのベースを形成するＰ型シリコン基板や低濃度Ｐ型不純物拡散層の抵抗との積が、ＰＮ接合の拡散障壁電圧（約０．６Ｖ）を超えた場合にも、ＮＰＮバイポーラトランジスタのコレクタ電流がＰＮＰバイポーラトランジスタのベース電流となり、ＰＮＰバイポーラトランジスタも続いてオンする。このようなバイポーラトランジスタの動作により、アノード−カソード間に低インピーダンス電流パスが形成され、電流が流れ、保持電圧Ｖｈまで降下する。その後、アノード−カソード間の電流、電圧ともに上昇し、大電流が流れ、シリコン内部の発熱がシリコンの融点である１４２０℃に達すると素子破壊する（破壊電圧Ｖｔ２、破壊電流Ｉｔ２）。
このようなスナップバック現象を利用したＥＳＤ保護素子は、低耐圧回路の保護素子としては非常に有効であるが、高耐圧回路の保護素子として用いる場合には、次の問題が生じる。
【０００６】
高耐圧ＭＯＳトランジスタから構成される高耐圧ｇｇＮＭＯＳトランジスタで構成したＥＳＤ保護素子は、非常に破壊しやすいという問題がある。ゲート電極端部がＬＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）酸化膜などの厚い酸化膜上に配置されており、ゲート電極端部の厚い酸化膜端部が高電界になることによって厚い酸化膜端部の欠陥層に電子が大量にトラップされ、局所的なリークや破壊を引き起こしてしまい、スナップバック現象直後に素子が破壊してしまう。また、スナップバック現象直後に素子が破壊しなくとも、寄生バイポーラトランジスタの動作により、ドレイン−ソース間のインピーダンスが急激に低下し、保護素子にかかる電圧は保持電圧Ｖｈまで降下する。この時の保持電圧Ｖｈは最大動作電圧以下まで低下し、内部回路の電源から保護素子へ過剰電流が流れ、保護素子内部の発熱で素子破壊する。
【０００７】
また、ＳＣＲ構造ＥＳＤ保護素子でも同様に、保持電圧Ｖｈは最大動作電圧以下まで低下し、内部回路の電源から保護素子へ過剰電流が流れ、保護素子内部の発熱で素子破壊する。
【０００８】
さらに、スナップバック現象を利用しないＥＳＤ保護素子として、ダイオードが用いられることもあるが、ダイオードを保護素子として用いた場合には、動作時のオン抵抗が非常に大きいため、内部回路を保護するために十分な電流を流そうとすると、非常に大きなレイアウト面積が必要になるという問題がある。
【０００９】
このような問題の解決のために下記のような特許文献１、２が提案されている。
【００１０】
図１８は、特許文献１に開示されている従来の高耐圧ＥＳＤ保護素子構造を模式的に示す要部縦断面図である。
【００１１】
図１８に示すように、バイポーラトランジスタ型ＥＳＤ保護素子１００において、Ｐ型基板１０１上に形成されたコレクタのＮ型エピタキシャル層１０２と、Ｎ型エピタキシャル層１０２に形成されたベースの低濃度および高濃度Ｐ型拡散層１０３、１０４と、高濃度Ｐ型拡散層１０４に形成されたエミッタのＮ型拡散層１０５と、Ｎ型エピタキシャル層１０２のコレクタコンタクト領域１０６にＮ型エピタキシャル層１０２より浅く、かつ低濃度Ｐ型拡散層１０３より深く形成された高濃度Ｎ型シンク層１０７と、低濃度Ｐ型拡散層１０３とコレクタコンタクト領域１０６の間でＮ型エピタキシャル層１０２の表面に形成されたフィールド酸化膜１０８とを備え、高濃度Ｎ型シンク層１０７はコレクタコンタクト領域１０６からフィールド酸化膜１０８下の領域に拡張している。
【００１２】
このように、従来の高耐圧ＥＳＤ保護素子構造は、高濃度の第４拡散層である高濃度Ｎ型シンク層１０７をコレクタコンタクト領域１０６から絶縁膜であるフィールド酸化膜１０８下の領域まで拡げること、即ち、フィールド酸化膜１０８下の高濃度Ｎ型シンク層１０７の領域の幅Ｘを広げることにより、高濃度の高濃度Ｎ型シンク層１０７の内蔵抵抗が形成されて電圧降下が生じるため、フィールド酸化膜１０８下に高濃度Ｎ型シンク層１０７の領域がない場合に比べて、保持電圧Ｖｈの高電圧化を実現することができる。
【００１３】
図１９は、特許文献２に開示されている従来のＥＳＤ保護回路の回路図である。
【００１４】
図１９に示すように、ＥＳＤ保護回路２００において、ドレインＤ１が第１電位Ｖｏに負荷２０１を介して接続され、ゲートＧ１が駆動回路２０２に接続され、ソースＳ１が第２電位ＧＮＤに接続された第１ＭＯＳトランジスタＭ１と、コレクタＣ１が第１電位Ｖｏに負荷２０１を介して接続され、ベースＢ１が開放されたバイポーラトランジスタＱ１および、ドレインＤ２がバイポーラトランジスタＱ１のエミッタＥ１に接続され、ゲートＧ２がソースＳ２に接続され、ソースＳ２が第２電位ＧＮＤに接続された第２ＭＯＳトランジスタＭ２を有する静電保護回路２０３とを具備している。
【００１５】
静電保護回路２０３のブレークダウン電圧はバイポーラトランジスタＱ１と第２ＭＯＳトランジスタＭ２のブレークダウン電圧の和となり、第１ＭＯＳトランジスタＭ１のブレークダウン電圧より小さく、且つ最大動作電圧より大きいブレークダウン電圧を得ることができる。
【００１６】
このように、ＥＳＤ保護回路２００において、バイポーラトランジスタＱ１と第２ＭＯＳトランジスタＭ２を直列に接続し、ブレークダウン電圧を制御している。このブレークダウン電圧は、バイポーラトランジスタＱ１と第２ＭＯＳトランジスタＭ２のブレークダウン電圧との和になっている。
【００１７】
ここでは、ＰＮＰバイポーラとＮＰＮバイポーラを組み合わせた一般的なＳＣＲ構造のＥＳＤ保護素子も示されている。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開２００７−２４２９２３号公報
【特許文献２】特開２００７−２２７６９７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１９】
上記スナップバック特性により、サージ電圧でブレイクダウンが開始すると、スナップバック動作開始電圧で電圧が急激に低下した後に保持電圧から保護素子に大電流が流れるが、そのスナップバック動作により低下した保持電圧が電源電圧以下の電圧になってしまうと、電源側から保護素子側に大電流が流れて素子破壊に至ってしまう。
【００２０】
特許文献１では、図２０のサージ電流・サージ電圧特性に示すように、フィールド酸化膜１０８下の高濃度Ｎ型シンク層１０７の領域の幅Ｘを増加させることにより、保持電圧Ｖｈ１から保持電圧Ｖｈ３へと高電圧化を実現することができる。ところが、特許文献１では、高濃度の第４拡散層である高濃度Ｎ型シンク層１０７をコレクタコンタクト領域１０６から絶縁膜であるフィールド酸化膜１０８下の領域まで拡げること（Ｘサイズの拡大）により、コレクタに直列抵抗を付加し、保持電圧Ｖｈ１から保持電圧Ｖｈ２や保持電圧Ｖｈ３へと高電圧化を図って電源電圧より高くしているため、図２０の特性直線が保護能力が高いが、高濃度Ｎ型シンク層１０７の領域の幅Ｘの増加により図２０の特性直線が傾いて保護能力が低下し、内部回路を保護するために十分なサージ電流を流そうとしても、高濃度Ｎ型シンク層１０７の領域の幅Ｘによって、ＥＳＤ保護素子のレイアウト面積が大きくなってしまう。
【００２１】
特許文献２では、ブレークダウン電圧の制御のために素子を直列に二つ接続しており、図２１のサージ電流・サージ電圧特性に示すように、例えば、素子のブレイクダウン開始電圧が１０Ｖ、スナップバック動作開始電圧が１１Ｖ、保持電圧が９Ｖおよび特性直線の傾きαとしたとき、素子を直列に二つ接続した場合には、それぞれ値が２倍になって、ブレイクダウン開始電圧が２０Ｖ、スナップバック動作開始電圧が２２Ｖ、保持電圧が１８Ｖとなり、特性直線の傾きは傾きαよりも小さい。この結果、高い保持電圧Ｖｈを確保できるが、ＥＳＤ保護素子領域のサイズが２倍になってＥＳＤ保護素子領域の拡大を招いてコスト増加にもつながると共に、図２１の特性直線も傾いて保護能力（電流を流す能力）が低下する。
【００２２】
本発明は、上記従来の問題を解決するもので、従来構造に比べて、レイアウト面積の増加を抑え、保護能力の大幅な低下を招くことなく、保持電圧Ｖｈを電源電圧以上の適正な電圧に制御できる半導体集積回路のＥＳＤ保護回路およびそのＥＳＤ保護素子を提供することを目的とする。
【課題を解決するための手段】
【００２３】
本発明の半導体集積回路のＥＳＤ保護回路は、サージ電圧によりブレイクダウン開始してスナップバック開始電圧から保持電圧まで電圧が急激に低下した後に大電流が流れるスナップバック特性を有するスナップバック特性素子と、該スナップバック特性素子に接続されて、該スナップバック開始電圧を素子電圧分だけ加算すると共に該保持電圧を電源電圧よりも高くする電圧加算素子とを有し、該電圧加算素子の素子電圧を調整して、該保持電圧を電源電圧以上で被保護素子の耐電圧以下に調整するものであり、そのことにより上記目的が達成される。
【００２４】
また、好ましくは、本発明の半導体集積回路のＥＳＤ保護回路における電圧加算素子は、前記保持電圧を前記素子電圧の２倍高くする。
【００２５】
さらに、好ましくは、本発明の半導体集積回路のＥＳＤ保護回路におけるスナップバック特性素子は、サイリスタ素子、バイポーラトランジスタおよびＭＯＳトランジスタのいずれかである。
【００２６】
さらに、好ましくは、本発明の半導体集積回路のＥＳＤ保護回路における電圧加算素子は、一または複数のダイオード素子または、制御端子が出力端子に接続された一または複数のトランジスタである。
【００２７】
さらに、好ましくは、本発明の半導体集積回路のＥＳＤ保護回路において、高電位端子がＰＮＰバイポーラトランジスタのエミッタに接続されると共に、第１抵抗体を介して該ＰＮＰバイポーラトランジスタのベースとＮＰＮバイポーラトランジスタのコレクタに接続され、低電位端子がダイオード素子を順方向に介して該ＮＰＮバイポーラトランジスタのエミッタに接続されると共に、第２抵抗体を介して該ＰＮＰバイポーラトランジスタのコレクタと該ＮＰＮバイポーラトランジスタのベースに接続されている。
【００２８】
さらに、好ましくは、本発明の半導体集積回路のＥＳＤ保護回路において、高電位端子がダイオード素子を逆方向に介してＰＮＰバイポーラトランジスタのエミッタに接続されると共に、第１抵抗体を介して該ＰＮＰバイポーラトランジスタのベースとＮＰＮバイポーラトランジスタのコレクタに接続され、低電位端子が該ＮＰＮバイポーラトランジスタのエミッタに接続されると共に第２抵抗体を介して該ＰＮＰバイポーラトランジスタのコレクタと該ＮＰＮバイポーラトランジスタのベースに接続されている。
【００２９】
さらに、好ましくは、本発明の半導体集積回路のＥＳＤ保護回路において、高電位端子がＮＰＮバイポーラトランジスタのエミッタに接続されると共に、第１抵抗体を介して該ＮＰＮバイポーラトランジスタのベースとＰＮＰバイポーラトランジスタのコレクタに接続され、低電位端子がダイオード素子を順方向に介して該ＰＮＰバイポーラトランジスタのエミッタに接続されると共に、第２抵抗体を介して該ＮＰＮバイポーラトランジスタのコレクタと該ＰＮＰバイポーラトランジスタのベースに接続されている。
【００３０】
さらに、好ましくは、本発明の半導体集積回路のＥＳＤ保護回路において、高電位端子がダイオード素子を逆方向に介してＮＰＮバイポーラトランジスタのエミッタに接続されると共に、第１抵抗体を介して該ＮＰＮバイポーラトランジスタのベースとＰＮＰバイポーラトランジスタのコレクタに接続され、低電位端子が該ＰＮＰバイポーラトランジスタのエミッタに接続されると共に第２抵抗体を介して該ＮＰＮバイポーラトランジスタのコレクタと該ＰＮＰバイポーラトランジスタのベースに接続されている。
【００３１】
さらに、好ましくは、本発明の半導体集積回路のＥＳＤ保護回路において、ＮＰＮバイポーラトランジスタのコレクタが高電位端子に接続され、該ＮＰＮバイポーラトランジスタのベースが第１抵抗体を介して低電位端子に接続され、該ＮＰＮバイポーラトランジスタのエミッタがダイオード素子のカソードに接続され、該ダイオード素子のアノードが該低電位端子に接続されている。
【００３２】
さらに、好ましくは、本発明の半導体集積回路のＥＳＤ保護回路において、ＰＮＰバイポーラトランジスタのコレクタが高電位端子に接続され、該ＰＮＰバイポーラトランジスタのベースが第１抵抗体を介して低電位端子に接続され、該ＰＮＰバイポーラトランジスタのエミッタがダイオード素子のカソードに接続され、該ダイオード素子のアノードが該低電位端子に接続されている。
【００３３】
さらに、好ましくは、本発明の半導体集積回路のＥＳＤ保護回路において、ＭＯＳトランジスタのドレインが高電位端子に接続され、該ＭＯＳトランジスタのボディーが第１抵抗体を介して低電位端子に接続され、該ＭＯＳトランジスタのゲートが低電位端子に接続され、該ＭＯＳトランジスタのソースがダイオード素子のカソードに接続され、該ダイオードのアノードが該低電位端子に接続されている。
【００３４】
さらに、好ましくは、本発明の半導体集積回路のＥＳＤ保護回路において、前記素子電圧は前記ダイオード素子の逆方向接合耐圧である。
【００３５】
本発明の半導体集積回路のＥＳＤ保護素子は、本発明の上記半導体集積回路のＥＳＤ保護回路からなるものであり、そのことにより上記目的が達成される。
【００３６】
また、好ましくは、本発明の上記半導体集積回路のＥＳＤ保護回路からなる半導体集積回路のＥＳＤ保護素子であって、前記ＮＰＮバイポーラトランジスタのエミッタを形成する拡散層と、前記ダイオード素子のカソードを形成する拡散層とが共通である。
【００３７】
さらに、好ましくは、本発明の上記半導体集積回路のＥＳＤ保護回路からなる半導体集積回路のＥＳＤ保護素子であって、前記ＰＮＰバイポーラトランジスタのエミッタを形成する拡散層と、前記ダイオード素子のカソードを形成する拡散層とが共通である。
【００３８】
さらに、好ましくは、本発明の上記半導体集積回路のＥＳＤ保護回路からなる半導体集積回路のＥＳＤ保護素子であって、前記ＰＮＰバイポーラトランジスタのエミッタを形成する拡散層と、前記ダイオード素子のアノードを形成する拡散層とが共通である。
【００３９】
さらに、好ましくは、本発明の上記半導体集積回路のＥＳＤ保護回路からなる半導体集積回路のＥＳＤ保護素子であって、前記ＮＰＮバイポーラトランジスタのエミッタを形成する拡散層と、前記ダイオード素子のアノードを形成する拡散層とが共通である。
【００４０】
さらに、好ましくは、本発明の上記半導体集積回路のＥＳＤ保護回路からなる半導体集積回路のＥＳＤ保護素子であって、前記ＭＯＳトランジスタのソースを形成する拡散層と、前記ダイオード素子のカソードを形成する拡散層とが共通である。
【００４１】
さらに、好ましくは、本発明の上記半導体集積回路のＥＳＤ保護回路からなる半導体集積回路のＥＳＤ保護素子であって、前記ＰＮＰバイポーラトランジスタのベースと、前記ＮＰＮバイポーラトランジスタのエミッタおよび前記ダイオード素子のカソードとが同時に形成されている。
【００４２】
さらに、好ましくは、本発明の上記半導体集積回路のＥＳＤ保護回路からなる半導体集積回路のＥＳＤ保護素子であって、前記ＮＰＮバイポーラトランジスタのベースと、前記ＰＮＰバイポーラトランジスタのエミッタおよび前記ダイオード素子のカソードとが同時に形成されている。
【００４３】
さらに、好ましくは、本発明の上記半導体集積回路のＥＳＤ保護回路からなる半導体集積回路のＥＳＤ保護素子であって、前記ＮＰＮバイポーラトランジスタのコレクタと、前記ＮＰＮバイポーラトランジスタのエミッタおよび前記ダイオード素子のカソードとが同時に形成されている。
【００４４】
さらに、好ましくは、本発明の上記半導体集積回路のＥＳＤ保護回路からなる半導体集積回路のＥＳＤ保護素子であって、前記ＰＮＰバイポーラトランジスタのコレクタと、前記ＰＮＰバイポーラトランジスタのエミッタおよび前記ダイオード素子のカソードとが同時に形成されている。
【００４５】
さらに、好ましくは、本発明の上記半導体集積回路のＥＳＤ保護回路からなる半導体集積回路のＥＳＤ保護素子であって、前記ＭＯＳトランジスタのドレインと、前記ＭＯＳトランジスタのソースおよび前記ダイオード素子のカソードとが同時に形成されている。
【００４６】
上記構成により、以下、本発明の作用を説明する。
【００４７】
本発明においては、サージ電圧によりブレイクダウン開始してスナップバック開始電圧から保持電圧まで電圧が急激に低下した後に大電流が流れるスナップバック特性を有するスナップバック特性素子と、スナップバック特性素子に接続されて、スナップバック開始電圧を素子電圧分だけ加算すると共に保持電圧を素子電圧の２倍高くする電圧加算素子とを有し、電圧加算素子の素子電圧を調整して、保持電圧を電源電圧以上で被保護素子の耐電圧以下に調整する。
【００４８】
これによって、電圧加算素子により、スナップバック開始電圧を素子電圧分だけ加算すると共に保持電圧を素子電圧の２倍高くするので、従来構造に比べて、レイアウト面積の増加を抑え、保護能力の大幅な低下を招くことなく、保持電圧Ｖｈを電源電圧以上の適正な電圧に制御することが可能となる。
【発明の効果】
【００４９】
以上により、本発明によれば、電圧加算素子により、スナップバック開始電圧を素子電圧分だけ加算すると共に保持電圧を素子電圧の２倍高くするため、従来構造に比べて、レイアウト面積の増加を抑え、保護能力の大幅な低下を招くことなく、保持電圧Ｖｈを電源電圧以上の適正な電圧に制御できる。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施形態１における半導体集積回路のＥＳＤ保護回路の構成例を示す回路図である。
【図２】図１の半導体集積回路のＥＳＤ保護回路と共にこれに対応した半導体集積回路のＥＳＤ保護素子の縦断面図である。
【図３】図１の半導体集積回路のＥＳＤ保護回路におけるサージ電流・サージ電圧特性を示す図である。
【図４】サイリスタ構造を概略的に示す回路図である。
【図５】図４のサイリスタ構造に対応したサイリスタ素子の縦断面図である。
【図６】図１の半導体集積回路のＥＳＤ保護回路から各抵抗を省略した一例を示す回路図である。
【図７】図６の回路に対応した半導体集積回路のＥＳＤ保護素子の一例を示す縦断面図である。
【図８】図６のＮＰＮバイポーラトランジスタおよびダイオードだけを取り出した回路の回路図である。
【図９】従来の半導体集積回路のＥＳＤ保護回路におけるサージ電流・サージ電圧特性と、図１の半導体集積回路のＥＳＤ保護回路におけるサージ電流・サージ電圧特性とを示す図である。
【図１０】図２のＥＳＤ保護素子構成上に層間絶縁膜、アノード端子およびカソード端子を形成したＥＳＤ保護素子の縦断面図である。
【図１１】本発明の実施形態２における半導体集積回路のＥＳＤ保護回路の製造の簡略化を説明するための半導体集積回路のＥＳＤ保護素子の縦断面図である。
【図１２】本発明の実施形態３における半導体集積回路のＥＳＤ保護回路を構成するＥＳＤ保護素子の縦断面図である。
【図１３】本発明の実施形態４における半導体集積回路のＥＳＤ保護回路を構成するＥＳＤ保護素子の縦断面図である。
【図１４】本発明の実施形態５における半導体集積回路のＥＳＤ保護回路の製造の簡略化を説明するための半導体集積回路のＥＳＤ保護素子の縦断面図である。
【図１５】本発明の実施形態６における半導体集積回路のＥＳＤ保護回路を構成するＥＳＤ保護素子の縦断面図である。
【図１６】本発明の実施形態６における半導体集積回路のＥＳＤ保護回路を構成するＥＳＤ保護素子の縦断面図である。
【図１７】本発明の半導体集積回路のＥＳＤ保護回路のダイオードの代わりに用いるトランジスタの回路図である。
【図１８】特許文献１に開示されている従来の高耐圧ＥＳＤ保護素子構造を模式的に示す要部縦断面図である。
【図１９】特許文献２に開示されている従来のＥＳＤ保護回路の回路図である。
【図２０】図１８の従来の高耐圧ＥＳＤ保護素子構造におけるサージ電流・サージ電圧特性を示す図である。
【図２１】図１９の従来のＥＳＤ保護回路におけるサージ電流・サージ電圧特性を示す図である。
【発明を実施するための形態】
【００５１】
以下に、本発明の半導体集積回路のＥＳＤ保護回路およびそのＥＳＤ保護素子における実施形態１〜７について図面を参照しながら詳細に説明する。
【００５２】
（実施形態１）
図１は、本発明の実施形態１における半導体集積回路のＥＳＤ保護回路の構成例を示す回路図である。
【００５３】
図１において、本実施形態１の半導体集積回路のＥＳＤ保護回路１１は、アノード端子Ａとカソード端子Ｃ間に、抵抗Ｒ１、ＮＰＮバイポーラトランジスタ１２および、逆接続のダイオード１３の直列回路と、ＰＮＰバイポーラトランジスタ１４および抵抗Ｒ２の直列回路との直列回路が並列接続され、ＮＰＮバイポーラトランジスタ１２のベースは抵抗Ｒ２とＰＮＰバイポーラトランジスタ１４との接続点に構成され、ＰＮＰバイポーラトランジスタ１４のベースは抵抗Ｒ１とＮＰＮバイポーラトランジスタ１２との接続点に構成されている。、半導体集積回路のＥＳＤ保護回路１１が被保護素子に並列に接続され、被保護素子をＥＳＤ保護する。
【００５４】
即ち、本実施形態１の半導体集積回路のＥＳＤ保護回路１１は、高電位端子としてのアノード端子ＡがＰＮＰバイポーラトランジスタ１４のエミッタに接続されると共に、第１抵抗体としての抵抗Ｒ１を介してＰＮＰバイポーラトランジスタ１４のベースとＮＰＮバイポーラトランジスタ１２のコレクタに接続され、低電位端子としてのカソード端子Ｃがダイオード１３（ダイオード素子）を順方向に介してＮＰＮバイポーラトランジスタ１２のエミッタに接続されると共に、第２抵抗体としての抵抗Ｒ２を介してＰＮＰバイポーラトランジスタ１４のコレクタとＮＰＮバイポーラトランジスタ１２のベースに接続されている。
【００５５】
要するに、本実施形態１の半導体集積回路のＥＳＤ保護回路１１は、サージ電圧によりブレイクダウン開始してスナップバック開始電圧から保持電圧まで電圧が急激に低下した後に大電流が流れるスナップバック特性を有するスナップバック特性素子と、このスナップバック特性素子に接続されて、スナップバック開始電圧Ｖｔ１を素子電圧分（ダイオード逆方向接合耐圧）だけ加算すると共に保持電圧Ｖｈを素子電圧（ダイオード逆方向接合耐圧）の２倍だけ高くする電圧加算素子とを有し、電圧加算素子の素子電圧を調整して、保持電圧Ｖｈを電源電圧以上で被保護素子の耐電圧以下に調整する。
【００５６】
本実施形態１では、スナップバック特性素子はサイリスタ素子（ＳＣＲ）であり、電圧加算素子は、ダイオード１３に対応している。サイリスタ素子は、ＰＮＰバイポーラトランジスタ１４、ＮＰＮバイポーラトランジスタ１２および抵抗Ｒ１、Ｒ２により構成されている。
【００５７】
図２は、図１の半導体集積回路のＥＳＤ保護回路と共にこれに対応した半導体集積回路のＥＳＤ保護素子の縦断面図である。
【００５８】
図２において、本実施形態１の半導体集積回路のＥＳＤ保護回路１１を構成するＥＳＤ保護素子２１は、第１導電型（ここではＰ型）の半導体基板１上に形成された第２導電型の低濃度拡散層４と、この低濃度拡散層４の表面側に形成された第１導電型の高濃度拡散層３および第２導電型（ここではＮ型）の高濃度拡散層５と、第１導電型の高濃度拡散層３に対して、第２導電型の高濃度拡散層５とは反対側の位置に第２導電型の低濃度拡散層４と隣接して第１導電型の半導体基板１上に形成された第１導電型の低濃度拡散層２と、第１導電型の低濃度拡散層２の表面側に形成された第２導電型の拡散層６と、第２導電型の拡散層６に対して低濃度拡散層４とは反対の位置に離間して形成された第１導電型の高濃度拡散層３と、第２導電型の拡散層６の表面側に形成された第１導電型の高濃度拡散層３とを有している。このＥＳＤ保護素子２１は、これらの第１導電型の高濃度拡散層３、第２導電型の低濃度拡散層４および第１導電型の低濃度拡散層２を有するＰＮＰバイポーラ１４と、第２導電型の低濃度拡散層４、第１導電型の低濃度拡散層２および第２導電型の拡散層６を有するＮＰＮバイポーラ１２と、第２導電型の拡散層６および第１導電型の高濃度拡散層３からなるダイオード１３とを備えている。
【００５９】
ＰＮＰバイポーラトランジスタ１４のエミッタが高電位端子（アノード端子Ａ）に接続され、ＰＮＰバイポーラトランジスタ１４のベースが、ＮＰＮバイポーラトランジスタ１２のコレクタに接続され、ＰＮＰバイポーラトランジスタ１４のベースおよびＮＰＮバイポーラトランジスタ１２のコレクタが第２導電型の低濃度拡散層４の抵抗成分からなる第１抵抗体Ｒ１を介して高電位端子（アノード端子Ａ）に接続されている。また、ＰＮＰバイポーラトランジスタ１４のコレクタが、ＮＰＮバイポーラトランジスタ１２のベースに接続され、ＰＮＰバイポーラトランジスタ１４のコレクタおよびＮＰＮバイポーラトランジスタ１２のベースが第１導電型の半導体基板１および第１導電型の低濃度拡散層２の抵抗成分からなる第２抵抗体Ｒ２を介して低電位端子（カソード端子Ｃ）に接続されている。さらに、ＮＰＮバイポーラトランジスタ１２のエミッタがダイオード１３のカソードに接続され、ダイオード１３のアノードが低電位端子（カソード端子Ｃ）に接続されている。これらのＮＰＮバイポーラトランジスタ１２およびＰＮＰバイポーラトランジスタ１４によりサイリスタ構造であり、サイリスタ構造にダイオード１３が逆接続されて、バイポーラ動作を利用したＥＳＤ保護素子２１が構成されている。
【００６０】
図３は、図１の半導体集積回路のＥＳＤ保護回路におけるサージ電流・サージ電圧特性を示す図である。図４は、サイリスタ構造を概略的に示す回路図である。図５は、図４のサイリスタ構造に対応したサイリスタ素子の縦断面図である。図６は、図１の半導体集積回路のＥＳＤ保護回路１１から抵抗Ｒ１，Ｒ２を省略した一例を示す回路図である。図７は、図６の回路に対応した半導体集積回路のＥＳＤ保護素子２１の一例を示す縦断面図である。
【００６１】
図３に示すように、スナップバック特性により、サージ電圧でブレイクダウンが開始すると、スナップバック動作開始電圧（スナップバック動作電圧Ｖｔ１）から電流が増加し、電圧が急激に低下した後に保持電圧ＶｈからＥＳＤ保護素子２１に大電流が流れる。点線は従来構造のＥＳＤ保護素子であり、実線は本発明構造のＥＳＤ保護素子２１である。従来構造の図４および図５のサイリスタ構造のＥＳＤ保護素子に対して、本発明構造の図６および図７のように電圧加算素子としてのダイオード１３を追加することにより、前述したが、スナップバック開始電圧Ｖｔ１を素子電圧分（ダイオード逆方向接合耐圧）だけ加算すると共に保持電圧Ｖｈを素子電圧（ダイオード逆方向接合耐圧）の２倍だけ従来構造の図４および図５のＥＳＤ保護素子に比べて高くすることができる。
【００６２】
このように、図４および図５のサイリスタ構造のＮＰＮバイポーラトランジスタ１２のエミッタと低電位端子（カソード端子Ｃ）間に、図６および図７のようにダイオード１３を追加することで、次の式１に示すように、スナップバック電圧がダイオード１３の逆方向接合耐圧分だけ増加することができる。
Ｖｓｎ ＝ Ｖｓｎ’−ＶＢ ・・・ （式１）
Ｖｓｎ ： 本実施形態１のスナップバック電圧
Ｖｓｎ’ ： 従来構造のスナップバック電圧
（スナップバック電圧：スナップバック動作電圧Ｖｔ１−保持電圧Ｖｈ）
ＶＢ ： ダイオード１３の逆方向接合耐圧
また、式２に示すように、スナップバック動作電圧についても、スナップバック電圧と同様にダイオード逆方向接合耐圧分だけ増加する。
Ｖｔ１ ＝ Ｖｔ１’ ＋ ＶＢ ・・・ （式２）
Ｖｔ１ ： 本実施形態１のスナップバック動作電圧
Ｖｔ１’ ： 従来構造のスナップバック動作電圧
ＶＢ ： ダイオード１３の逆方向接合耐圧
よって、上記式１および上記式２により、本実施形態１の保持電圧Ｖｈは、次の式３に示すように、従来構造の保持電圧Ｖｈ‘に対して、ダイオード１３の逆方向接合耐圧の２倍の電圧分だけ上昇させることができる。
Ｖｈ ＝ Ｖｔ１ - Ｖｓｎ
＝ （ Ｖｔ１’ ＋ ＶＢ ）-（ Ｖｓｎ’ - ＶＢ ）
＝ Ｖｔ１’-Ｖｓｎ’＋２×ＶＢ ・・・ （式３）
ここで、繰り返し前述しているが、電圧加算素子としてのダイオード１３の追加により、スナップバック開始電圧Ｖｔ１を素子電圧分（ダイオード逆方向接合耐圧）だけ加算すると共に保持電圧Ｖｈを素子電圧（ダイオード逆方向接合耐圧）の２倍だけ従来構造のＥＳＤ保護素子に比べて高くすることができる点について、さらに具体的に説明する。
【００６３】
図８は、図６のＮＰＮバイポーラトランジスタ１２およびダイオード１３だけを取り出した回路の回路図である。図９は、従来の半導体集積回路のＥＳＤ保護回路におけるサージ電流・サージ電圧特性と、図１の半導体集積回路のＥＳＤ保護回路におけるサージ電流・サージ電圧特性とを示す図である。
【００６４】
図８に示すように、ＮＰＮバイポーラトランジスタ１２のベース・エミッタ間に０．６Ｖを印加するとオン状態になるが、ＮＰＮバイポーラトランジスタ１２のエミッタ側に、順方向電圧が１０Ｖのダイオード１３を加えると、ＮＰＮバイポーラトランジスタ１２のベースに１０．６Ｖの電圧を印加するとオンする。つまり、ＮＰＮバイポーラトランジスタ１２は、ダイオード１３を加えた１０Ｖ分だけ電圧がアップしないと、オン状態にはならない。したがって、図９に示すように、ブレイクダウン開始電圧から、スナップバック動作開始電圧（スナップバック動作電圧Ｖｔ１）が従来構造の場合よりも１０Ｖアップする。さらに、保持電圧Ｖｈは、従来構造の場合に比べて１０Ｖ分だけ平行移動したものに更に１０Ｖ高くなるので、２×１０Ｖだけ高くなる。ＥＳＤ保護素子２１は被保護素子が破壊されるまでに動作しなければならないので、保持電圧Ｖｈが電源電圧以上で被保護素子の耐圧以下の電圧に制御する必要がある。
【００６５】
このように、ダイオード１３の逆方向接合耐圧を制御することにより、保持電圧Ｖｈを制御することができて、ダイオード１３の逆方向接合耐圧の制御に関しては、図２に記載の距離Ａおよび第１導電型の拡散層６の拡散濃度により自由に制御可能である。
【００６６】
また、特許文献１の保持電圧Ｖｈの上昇に伴い、ＥＳＤ保護素子のレイアウト面積が大きくなる問題についても、本発明では生じない。
【００６７】
以上により、本実施形態１によれば、ＥＳＤ保護素子２１は、スナップバック特性を有するスナップバック特性素子としてのＳＣＲ素子と、このＳＣＲ素子に接続されて、スナップバック開始電圧Ｖｔ１を素子電圧分（ダイオード逆方向接合耐圧）だけ加算すると共に保持電圧Ｖｈを素子電圧の２倍高くする電圧加算素子としてのダイオード１３とを有して、ダイオード１３の素子電圧を調整して、保持電圧Ｖｈを電源電圧Ｖｃｃ以上で被保護素子の耐電圧以下に調整する。
【００６８】
これによって、レイアウト面積の増加を抑え、従来構造に比べて特性直線の傾斜がダイオード１３の追加で大幅に小さくなることもなく、従来構造に比べて保護能力の大幅な低下を招くことなく、保持電圧Ｖｈを電源電圧以上の適正な電圧に制御できる。
【００６９】
なお、図１０に示すように、図２の構成上に層間絶縁膜８が形成され、層間絶縁膜８上にアノード端子９とカソード端子１０とが形成されている。７は、素子分離絶縁膜である。
【００７０】
（実施形態２）
上記実施形態１では、第２導電型（Ｎ型）の拡散層６のイオン注入工程を別途行ったが、本実施形態２では、第２導電型（Ｎ型）の拡散層６のイオン注入工程を第２導電型（Ｎ型）の低濃度拡散層４のイオン注入工程時に行うことにより、第２導電型（Ｎ型）の拡散層６のイオン注入工程を別途行う必要がない場合について説明する。
【００７１】
図１１は、本発明の実施形態２における半導体集積回路のＥＳＤ保護回路の製造の簡略化を説明するための半導体集積回路のＥＳＤ保護素子の縦断面図である。なお、図１１では、図２の部材と同様の作用効果を奏する部材には同一の符号を付してその説明を省略する。
【００７２】
図１１において、本実施形態２の半導体集積回路のＥＳＤ保護素子２１Ａは、図２の第２導電型（ここではＮ型）の拡散層６の直下の第１導電型の低濃度拡散層２を形成せず、第２導電型の拡散層６を形成した領域に第２導電型の低濃度拡散層４を形成することにより、第２導電型（Ｎ型）の拡散層６のイオン注入工程を第２導電型（Ｎ型）の低濃度拡散層４のイオン注入工程時に同時に行うことで、半導体集積回路のＥＳＤ保護回路１１に対応したＥＳＤ保護素子２１Ａの製造の簡略化を図ることができる。
【００７３】
このような構造でも、上記実施形態１で示した保持電圧Ｖｈの制御が可能であり、上記実施形態１で示した同様な効果を得ることができる。ダイオード１３の逆方向接合耐圧（加算電圧）の制御に関しては、図２に記載の距離Ａにより自由に制御可能である。また、上記実施形態１で示した第２導電型の拡散層６が不要となるため、従来の半導体基板作成に必要とする工程のみで実現可能であり、ＥＳＤ保護素子２１Ａの製造の簡略化を図ることができる。
【００７４】
なお、上記実施形態１、２では、半導体集積回路のＥＳＤ保護回路１１において、Ｐ型半導体基板１を用い、高電位端子（アノード端子Ａ）がＰＮＰバイポーラトランジスタ１４のエミッタに接続されると共に、第１抵抗体Ｒ１を介してＰＮＰバイポーラトランジスタ１４のベースとＮＰＮバイポーラトランジスタ１２のコレクタに接続され、低電位端子（カソード端子Ｃ）がダイオード１３を順方向に介してＮＰＮバイポーラトランジスタ１２のエミッタに接続されると共に、第２抵抗体Ｒ２を介してＰＮＰバイポーラトランジスタ１４のコレクタとＮＰＮバイポーラトランジスタ１２のベースに接続されている場合について説明したが、これに限らず、半導体集積回路のＥＳＤ保護回路１１の変形例としてＮ型半導体基板を用いた場合、高電位端子（アノード端子Ａ）がＮＰＮバイポーラトランジスタのエミッタに接続されると共に、第１抵抗体Ｒ１を介してＮＰＮバイポーラトランジスタのベースとＰＮＰバイポーラトランジスタのコレクタに接続され、低電位端子（カソード端子Ｃ）がダイオード１３を順方向に介してＰＮＰバイポーラトランジスタのエミッタに接続されると共に、第２抵抗体Ｒ２を介してＮＰＮバイポーラトランジスタのコレクタとＰＮＰバイポーラトランジスタのベースに接続されていてもよい。
【００７５】
（実施形態３）
上記実施形態１では、低電位端子としてのカソード端子Ｃがダイオード１３（ダイオード素子）を順方向に介してＮＰＮバイポーラトランジスタ１２のエミッタに接続される場合について説明したが、これに限らず、本実施形態３では、高電位端子としてのアノード端子Ａがダイオード１３（ダイオード素子）を逆方向に介してＰＮＰバイポーラトランジスタ１４のエミッタに接続される場合について説明する。
【００７６】
図１２は、本発明の実施形態３における半導体集積回路のＥＳＤ保護回路を構成するＥＳＤ保護素子の縦断面図である。なお、図１２では、図２の部材と同様の作用効果を奏する部材には同一の符号を付して説明する。
【００７７】
図１２において、本実施形態３の半導体集積回路のＥＳＤ保護素子２１Ｂは、第１導電型（ここではＰ型）の半導体基板１上に形成された第２導電型（ここではＮ型）の低濃度拡散層４と、低濃度拡散層４の表面側に形成された第２導電型の高濃度拡散層５および第１導電型の拡散層６Ｂと、第１導電型の拡散層６Ｂの表面に形成された第２導電型の高濃度拡散層５と、第１導電型の拡散層６Ｂに対して、第２導電型の低濃度拡散層４の表面に形成された第２導電型の高濃度拡散層５とは反対側の位置に第２導電型の低濃度拡散層４と隣接して第１導電型の半導体基板１上に形成された第１導電型の低濃度拡散層２と、第１導電型の低濃度拡散層２の表面に形成された第２導電型の高濃度拡散層５と、第１導電型の低濃度拡散層２の表面に形成された第２導電型の高濃度拡散層５に対して、第２導電型の低濃度拡散層４とは反対側の位置に形成された第１導電型の高濃度拡散層３とを有している。
【００７８】
ＥＳＤ保護素子２１Ｂは、第１導電型の拡散層６Ｂと、第２導電型の低濃度拡散層４および第１導電型の低濃度拡散層２からなるＰＮＰバイポーラ１４と、第２導電型の低濃度拡散層４、第１導電型の低濃度拡散層２および第２導電型の高濃度拡散層５からなるＮＰＮバイポーラ１２と、第１導電型の拡散層６Ｂおよび第２導電型の高濃度拡散層５からなるダイオード１３とを備えている。
【００７９】
半導体集積回路のＥＳＤ保護回路１１Ｂにおいて、ＮＰＮバイポーラトランジスタ１２のエミッタが低電位端子（カソード端子Ｃ）に接続され、ＮＰＮバイポーラトランジスタ１２のベースが、ＰＮＰバイポーラトランジスタ１４のコレクタに接続され、ＮＰＮバイポーラトランジスタ１２のベースおよびＰＮＰバイポーラトランジスタ１４のコレクタが、第１導電型の半導体基板１および第１導電型の低濃度拡散層２の抵抗成分からなる第２抵抗体Ｒ２を介して低電位端子（カソード端子Ｃ）に接続され、ＮＰＮバイポーラトランジスタ１２のコレクタおよびＰＮＰバイポーラトランジスタ１４のベースが、第２導電型の低濃度拡散層４の抵抗成分からなる第１抵抗体Ｒ１を介して高電位端子（アノード端子Ａ）に接続され、ＰＮＰバイポーラトランジスタ１４のエミッタがダイオード１３のアノードに接続され、ダイオード１３のカソードが高電位端子（アノード端子Ａ）に接続されている。
本実施形態３のＥＳＤ保護素子２１Ｂにおけるサージ電流印加時のＩ−Ｖ特性および効果については、上記実施形態１の場合と同様であり、ダイオード１３の逆方向接合耐圧（電圧加算分）の制御に関して、図２の距離Ａおよび第２導電型の拡散層６Ｂの拡散濃度により自由に制御可能である。
【００８０】
なお、上記実施形態１または２のダイオード１３と本実施形態３のダイオード１３とを組み合わせることにより保持電圧Ｖｈの上昇効果を２倍にすることもできる。
【００８１】
なお、本実施形態３では、半導体集積回路のＥＳＤ保護回路１１Ｂにおいて、Ｐ型半導体基板１を用い、高電位端子（アノード端子Ａ）がダイオード１３を逆方向に介してＰＮＰバイポーラトランジスタ１４のエミッタに接続されると共に、第１抵抗体Ｒ１を介してＰＮＰバイポーラトランジスタ１４のベースとＮＰＮバイポーラトランジスタ１２のコレクタに接続され、低電位端子（カソード端子Ｃ）がＮＰＮバイポーラトランジスタ１２のエミッタに接続されると共に、第２抵抗体Ｒ２を介してＰＮＰバイポーラトランジスタ１４のコレクタとＮＰＮバイポーラトランジスタ１２のベースに接続された場合について説明したが、これに限らず、半導体集積回路のＥＳＤ保護回路１１Ｂの変形例として、Ｎ型半導体基板を用い、高電位端子（アノード端子Ａ）がダイオード１３を逆方向に介してＮＰＮバイポーラトランジスタのエミッタに接続されると共に、第１抵抗体Ｒ１を介してＮＰＮバイポーラトランジスタのベースとＰＮＰバイポーラトランジスタのコレクタに接続され、低電位端子（カソード端子Ｃ）がＰＮＰバイポーラトランジスタのエミッタに接続されると共に、第２抵抗体Ｒ２を介してＮＰＮバイポーラトランジスタのコレクタとＰＮＰバイポーラトランジスタのベースに接続されていてもよい。
【００８２】
（実施形態４）
上記実施形態１〜３では、スナップバック特性素子としてサイリスタ素子（ＳＣＲ）を用い、電圧加算素子としてダイオード素子を用いた場合について説明したが、本実施形態４では、スナップバック特性素子としてバイポーラトランジスタを用い、電圧加算素子としてダイオード素子を用いた場合について説明する。
【００８３】
図１３は、本発明の実施形態４における半導体集積回路のＥＳＤ保護回路を構成するＥＳＤ保護素子の縦断面図である。なお、図１３では、図２の部材と同様の作用効果を奏する部材には同一の符号を付して説明する。
【００８４】
図１３において、本実施形態４の半導体集積回路のＥＳＤ保護素子２１Ｃは、第１導電型（ここではＰ型）の半導体基板１上に形成された第２導電型（ここではＮ型）の低濃度拡散層４と、低濃度拡散層４の表面側に形成された第２導電型の高濃度拡散層５と、第２導電型の低濃度拡散層４と隣接して第１導電型の半導体基板１上に形成された第１導電型の低濃度拡散層２と、第１導電型の低濃度拡散層２の表面に形成された第２導電型の拡散層６と、第２導電型の拡散層６に対して低濃度拡散層４とは反対の位置に離間して形成された第１導電型の高濃度拡散層３と、第２導電型の拡散層６の表面に形成された第１導電型の高濃度拡散層３とを有している。
【００８５】
本実施形態４の半導体集積回路のＥＳＤ保護素子２１Ｃは、第２導電型の低濃度拡散層４、第１導電型の低濃度拡散層２および第１導電型の拡散層６からなるＮＰＮバイポーラトランジスタ１５と、第１導電型の拡散層６および第１導電型の高濃度拡散層３からなるダイオード１３とを備えている。
ＮＰＮバイポーラトランジスタ１５のコレクタが高電位端子に接続され、ＮＰＮバイポーラトランジスタ１５のベースが第１導電型の半導体基板１および第１導電型の低濃度拡散層２の抵抗成分からなる第１抵抗体Ｒ１を介して低電位端子に接続され、ＮＰＮバイポーラトランジスタ１５のエミッタがダイオード１３のカソードに接続され、ダイオード１３のアノードが低電位端子に接続されて、バイポーラ動作を利用したＥＳＤ保護素子が構成されている。
【００８６】
以上により、本実施形態４の半導体集積回路のＥＳＤ保護素子２１Ｃによれば、サージ電流印加時のＩ−Ｖ特性および効果については、上記実施形態１の場合と同様であり、ダイオード１３の逆方向接合耐圧の制御に関しては、図１３に記載の距離Ａおよび第１導電型の拡散層６の拡散濃度により自由に制御可能である。
【００８７】
なお、本実施形態４では、半導体集積回路のＥＳＤ保護素子２１Ｃにおいて、Ｐ型半導体基板１を用いＮＰＮバイポーラトランジスタ１５のコレクタが高電位端子に接続され、該ＮＰＮバイポーラトランジスタ１５のベースが第１抵抗体Ｒ１を介して低電位端子に接続され、該ＮＰＮバイポーラトランジスタ１５のエミッタがダイオード１３のカソードに接続され、該ダイオード１３のアノードが低電位端子に接続された場合について説明したが、これに限らず、半導体集積回路のＥＳＤ保護素子２１Ｃの変形例としてＮ型半導体基板を用いた場合、ＰＮＰバイポーラトランジスタのコレクタが高電位端子に接続され、ＰＮＰバイポーラトランジスタのベースが第１抵抗体Ｒ１を介して低電位端子に接続され、該ＰＮＰバイポーラトランジスタのエミッタがダイオード１３のカソードに接続され、該ダイオード１３のアノードが低電位端子に接続されていてもよい。
【００８８】
（実施形態５）
上記実施形態４では、第２導電型（Ｎ型）の拡散層６のイオン注入工程を別途行ったが、本実施形態５では、第２導電型（Ｎ型）の拡散層６のイオン注入工程を第２導電型（Ｎ型）の低濃度拡散層４のイオン注入工程時に行うことにより、第２導電型（Ｎ型）の拡散層６のイオン注入工程を別途行う必要がない場合について説明する。
【００８９】
図１４は、本発明の実施形態５における半導体集積回路のＥＳＤ保護回路の製造の簡略化を説明するための半導体集積回路のＥＳＤ保護素子の縦断面図である。なお、図１４では、図１３の部材と同様の作用効果を奏する部材には同一の符号を付して説明する。
【００９０】
図１４において、本実施形態５の半導体集積回路のＥＳＤ保護素子２１Ｄは、図１３の第２導電型（ここではＮ型）の拡散層６の直下の第１導電型の低濃度拡散層２を形成せず、第２導電型の拡散層６を形成した領域に第２導電型の低濃度拡散層４を形成することにより、第２導電型（Ｎ型）の拡散層６のイオン注入工程を第２導電型（Ｎ型）の低濃度拡散層４のイオン注入工程時に同時に行うことで、半導体集積回路のＥＳＤ保護回路１１Ｄに対応したＥＳＤ保護素子２１Ｄの製造において製造の簡略化を図ることができる。
【００９１】
このような構造であっても、上記実施形態１で示した保持電圧Ｖｈの制御が可能であり、上記実施形態１の場合と同様な効果を得ることができる。ダイオードの逆方向接合耐圧の制御に関しては、図１４に記載の距離Ａにより自由に制御可能である。また、本実施形態５で示した第２導電型の拡散層６が不要となるため、従来の半導体基板作成に必要とする工程のみで実現可能である。
【００９２】
（実施形態６）
上記実施形態１〜３では、スナップバック特性素子としてサイリスタ素子（ＳＣＲ）を用い、上記実施形態４、５では、スナップバック特性素子としてバイポーラトランジスタ１５を用いたが、本実施形態６では、スナップバック特性素子としてＭＯＳトランジスタを用い、電圧加算素子としてダイオード素子を用いた場合について説明する。
【００９３】
図１５は、本発明の実施形態６における半導体集積回路のＥＳＤ保護回路を構成するＥＳＤ保護素子の縦断面図である。なお、図１５では、図２の部材と同様の作用効果を奏する部材には同一の符号を付して説明する。
【００９４】
図１５において、本実施形態６の半導体集積回路のＥＳＤ保護素子２１Ｅは、第１導電型（ここではＰ型）の半導体基板１上に形成された第２導電型（ここではＮ型）の低濃度拡散層４と、低濃度拡散層４の表面側に形成された第２導電型の高濃度拡散層５と、第２導電型の低濃度拡散層４と隣接して第１導電型の半導体基板１上に形成された第１導電型の低濃度拡散層２と、第１導電型の低濃度拡散層２の表面に形成された第２導電型の拡散層６と、第２導電型の拡散層６に対して低濃度拡散層４とは反対の位置に離間して形成された第１導電型の高濃度拡散層３と、第２導電型の拡散層６の表面に形成された第１導電型の高濃度拡散層３と、第２導電型の低濃度拡散層４の一部、第２導電型の拡散層６の一部、および第２導電型の低濃度拡散層４と第２導電型の拡散層６に挟まれた領域に形成された第１導電型の低濃度拡散層２の表面側にゲート酸化膜１７を介して形成されたゲート電極１８とを有している。
【００９５】
本実施形態６の半導体集積回路のＥＳＤ保護素子２１Ｅは、第２導電型の低濃度拡散層４、第１導電型の低濃度拡散層２、第１導電型の拡散層６およびゲート電極８とを有するＭＯＳトランジスタ１６と、第１導電型の拡散層６および第１導電型の高濃度拡散層３とを有するダイオード１３とを備えている。
本実施形態６の半導体集積回路のＥＳＤ保護回路１１Ｅにおいて、ＭＯＳトランジスタ１６のドレインが高電位端子に接続され、ＭＯＳトランジスタ１６のボディーが第１導電型の半導体基板１および第１導電型の低濃度拡散層２の抵抗成分からなる第１抵抗体Ｒ１を介して低電位端子に接続され、ＭＯＳトランジスタ１６のソースがダイオード１３のカソードに接続され、ダイオード１３のアノードが低電位端子に接続されている。半導体集積回路のＥＳＤ保護素子２１Ｅは、ＭＯＳトランジスタ１６の寄生バイポーラ動作を利用したＥＳＤ保護素子である。
【００９６】
以上により、本実施形態６の半導体集積回路のＥＳＤ保護素子２１Ｅによれば、サージ電流印加時のＩ−Ｖ特性および効果については、上記実施形態１の場合と同様であり、ダイオード１３の逆方向接合耐圧の制御に関しては、図１５に記載の距離Ａおよび第１導電型の拡散層６の拡散濃度により自由に制御可能である。
【００９７】
（実施形態７）
上記実施形態６では、第２導電型（Ｎ型）の拡散層６のイオン注入工程を別途行ったが、本実施形態７では、第２導電型（Ｎ型）の拡散層６のイオン注入工程を第２導電型（Ｎ型）の低濃度拡散層４のイオン注入工程時に行うことにより、第２導電型（Ｎ型）の拡散層６のイオン注入工程を別途行う必要がない場合について説明する。
【００９８】
図１６は、本発明の実施形態７における半導体集積回路のＥＳＤ保護回路の製造の簡略化を説明するための半導体集積回路のＥＳＤ保護素子の縦断面図である。なお、図１６では、図１５の部材と同様の作用効果を奏する部材には同一の符号を付して説明する。
【００９９】
図１６において、本実施形態７の半導体集積回路のＥＳＤ保護素子２１Ｆは、図１５の第２導電型（ここではＮ型）の拡散層６の直下の第１導電型の低濃度拡散層２を形成せず、第２導電型の拡散層６を形成した領域に第２導電型の低濃度拡散層４を形成することにより、第２導電型（Ｎ型）の拡散層６のイオン注入工程を第２導電型（Ｎ型）の低濃度拡散層４のイオン注入工程時に同時に行うことで、半導体集積回路のＥＳＤ保護回路１１Ｆに対応したＥＳＤ保護素子２１Ｆの製造において製造の簡略化を図ることができる。
【０１００】
このような構造であっても、上記実施形態１で示した保持電圧Ｖｈの制御が可能であり、上記実施形態１の場合と同様な効果を得ることができる。ダイオードの逆方向接合耐圧の制御に関しては、図１６に記載の距離Ａにより自由に制御可能である。また、上記実施形態６で示した第２導電型の拡散層６が不要となるため、従来の半導体基板作成に必要とする工程のみで実現可能である。
【０１０１】
以上により、上記実施形態１〜７によれば、ダイオード１３が持つ逆方向接合耐圧により、従来構造に比べて、レイアウト面積の増加を抑え、保護能力の大幅な低下を招くことなく、保持電圧Ｖｈを容易に適正な電圧に制御することが可能となり、さまざまな電源電圧に最適なＥＳＤ保護素子を実現できる。
【０１０２】
なお、上記実施形態１〜７では、スナップバック開始電圧Ｖｔ１を素子電圧分だけ加算すると共に保持電圧を該素子電圧の２倍高くする電圧加算素子としてダイオード１３を用いたが、これに限らず、図１７に示すように、一または複数のダイオード１３の代わりに、制御端子（ゲートまたはベース）が出力端子（ソースまたはドレイン端子、または、コレクタまたはエミッタ端子）に接続された一または複数のトランジスタ１９を用いることもできる。この場合、保持電圧が素子電圧（例えばソース・ドレイン間電圧）の２倍高くなる。
【０１０３】
以上のように、本発明の好ましい実施形態１〜７を用いて本発明を例示してきたが、本発明は、この実施形態１〜７に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態１〜７の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【０１０４】
本発明は、サージ電圧によりブレイクダウンが開始すると電流が流れて電圧が急激に低下するスナップバック特性を有し、被保護素子に対してＥＳＤ保護を行う半導体集積回路のＥＳＤ保護回路およびそのＥＳＤ保護素子の分野において、電圧加算素子により、スナップバック開始電圧を素子電圧分だけ加算すると共に保持電圧を素子電圧の２倍高くするため、従来構造に比べて、レイアウト面積の増加を抑え、保護能力の大幅な低下を招くことなく、保持電圧Ｖｈを電源電圧以上の適正な電圧に制御できる。
【符号の説明】
【０１０５】
１ 第１導電型の半導体基板
２ 第１導電型の低濃度拡散層
３ 第１導電型の高濃度拡散層
４ 第２導電型の低濃度拡散層
５ 第２導電型の高濃度拡散層
６ 第２導電型の拡散層
７ 素子分離絶縁膜
８ 層間絶縁膜
９ アノード端子（高電位端子）
１０ カソード端子（低電位端子）
１１、１１Ｂ、１１Ｅ 半導体集積回路のＥＳＤ保護回路
１２ ＮＰＮバイポーラトランジスタ
１３ ダイオード（ダイオード素子）
１４ ＰＮＰバイポーラトランジスタ
１５ ＮＰＮバイポーラトランジスタ
１６ ＭＯＳトランジスタ部
１７ ゲート酸化膜
１８ ゲート電極
１９ トランジスタ
２１、２１Ａ〜２１Ｆ ＥＳＤ保護素子
ＶＢ ダイオードの逆方向接合耐圧（素子電圧）
Ａ アノード端子（高電位端子）
Ｃ カソード端子（低電位端子）
Ｒ１、Ｒ２ 抵抗
Ｖｔ１ スナップバック開始電圧（スナップバック動作電圧）
Ｖｈ 保持電圧
【特許請求の範囲】
【請求項１】
サージ電圧によりブレイクダウン開始してスナップバック開始電圧から保持電圧まで電圧が急激に低下した後に大電流が流れるスナップバック特性を有するスナップバック特性素子と、該スナップバック特性素子に接続されて、該スナップバック開始電圧を素子電圧分だけ加算すると共に該保持電圧を電源電圧よりも高くする電圧加算素子とを有し、該電圧加算素子の素子電圧を調整して、該保持電圧を電源電圧以上で被保護素子の耐電圧以下に調整する半導体集積回路のＥＳＤ保護回路。
【請求項２】
前記電圧加算素子は、前記保持電圧を前記素子電圧の２倍高くする請求項１に記載の半導体集積回路のＥＳＤ保護回路。
【請求項３】
前記スナップバック特性素子は、サイリスタ素子、バイポーラトランジスタおよびＭＯＳトランジスタのいずれかである請求項１に記載の半導体集積回路のＥＳＤ保護回路。
【請求項４】
前記電圧加算素子は、一または複数のダイオード素子または、制御端子が出力端子に接続された一または複数のトランジスタである請求項１に記載の半導体集積回路のＥＳＤ保護回路。
【請求項５】
高電位端子がＰＮＰバイポーラトランジスタのエミッタに接続されると共に、第１抵抗体を介して該ＰＮＰバイポーラトランジスタのベースとＮＰＮバイポーラトランジスタのコレクタに接続され、低電位端子がダイオード素子を順方向に介して該ＮＰＮバイポーラトランジスタのエミッタに接続されると共に、第２抵抗体を介して該ＰＮＰバイポーラトランジスタのコレクタと該ＮＰＮバイポーラトランジスタのベースに接続された請求項１に記載の半導体集積回路のＥＳＤ保護回路。
【請求項６】
高電位端子がダイオード素子を逆方向に介してＰＮＰバイポーラトランジスタのエミッタに接続されると共に、第１抵抗体を介して該ＰＮＰバイポーラトランジスタのベースとＮＰＮバイポーラトランジスタのコレクタに接続され、低電位端子が該ＮＰＮバイポーラトランジスタのエミッタに接続されると共に第２抵抗体を介して該ＰＮＰバイポーラトランジスタのコレクタと該ＮＰＮバイポーラトランジスタのベースに接続された請求項１に記載の半導体集積回路のＥＳＤ保護回路。
【請求項７】
高電位端子がＮＰＮバイポーラトランジスタのエミッタに接続されると共に、第１抵抗体を介して該ＮＰＮバイポーラトランジスタのベースとＰＮＰバイポーラトランジスタのコレクタに接続され、低電位端子がダイオード素子を順方向に介して該ＰＮＰバイポーラトランジスタのエミッタに接続されると共に、第２抵抗体を介して該ＮＰＮバイポーラトランジスタのコレクタと該ＰＮＰバイポーラトランジスタのベースに接続された請求項１に記載の半導体集積回路のＥＳＤ保護回路。
【請求項８】
高電位端子がダイオード素子を逆方向に介してＮＰＮバイポーラトランジスタのエミッタに接続されると共に、第１抵抗体を介して該ＮＰＮバイポーラトランジスタのベースとＰＮＰバイポーラトランジスタのコレクタに接続され、低電位端子が該ＰＮＰバイポーラトランジスタのエミッタに接続されると共に第２抵抗体を介して該ＮＰＮバイポーラトランジスタのコレクタと該ＰＮＰバイポーラトランジスタのベースに接続された請求項１に記載の半導体集積回路のＥＳＤ保護回路。
【請求項９】
ＮＰＮバイポーラトランジスタのコレクタが高電位端子に接続され、該ＮＰＮバイポーラトランジスタのベースが第１抵抗体を介して低電位端子に接続され、該ＮＰＮバイポーラトランジスタのエミッタがダイオード素子のカソードに接続され、該ダイオード素子のアノードが該低電位端子に接続された請求項１に記載の半導体集積回路のＥＳＤ保護回路。
【請求項１０】
ＰＮＰバイポーラトランジスタのコレクタが高電位端子に接続され、該ＰＮＰバイポーラトランジスタのベースが第１抵抗体を介して低電位端子に接続され、該ＰＮＰバイポーラトランジスタのエミッタがダイオード素子のカソードに接続され、該ダイオード素子のアノードが該低電位端子に接続された請求項１に記載の半導体集積回路のＥＳＤ保護回路。
【請求項１１】
ＭＯＳトランジスタのドレインが高電位端子に接続され、該ＭＯＳトランジスタのボディーが第１抵抗体を介して低電位端子に接続され、該ＭＯＳトランジスタのゲートが低電位端子に接続され、該ＭＯＳトランジスタのソースがダイオード素子のカソードに接続され、該ダイオードのアノードが該低電位端子に接続された請求項１に記載の半導体集積回路のＥＳＤ保護回路。
【請求項１２】
前記素子電圧は前記ダイオード素子の逆方向接合耐圧である請求項４に記載の半導体集積回路のＥＳＤ保護回路。
【請求項１３】
請求項１〜１２のいずれかに記載の半導体集積回路のＥＳＤ保護回路からなる半導体集積回路のＥＳＤ保護素子。
【請求項１４】
請求項５または９に記載の半導体集積回路のＥＳＤ保護回路からなる半導体集積回路のＥＳＤ保護素子であって、
前記ＮＰＮバイポーラトランジスタのエミッタを形成する拡散層と、前記ダイオード素子のカソードを形成する拡散層とが共通である半導体集積回路のＥＳＤ保護素子。
【請求項１５】
請求項７または１０に記載の半導体集積回路のＥＳＤ保護回路からなる半導体集積回路のＥＳＤ保護素子であって、
前記ＰＮＰバイポーラトランジスタのエミッタを形成する拡散層と、前記ダイオード素子のカソードを形成する拡散層とが共通である半導体集積回路のＥＳＤ保護素子。
【請求項１６】
請求項６に記載の半導体集積回路のＥＳＤ保護回路からなる半導体集積回路のＥＳＤ保護素子であって、
前記ＰＮＰバイポーラトランジスタのエミッタを形成する拡散層と、前記ダイオード素子のアノードを形成する拡散層とが共通である半導体集積回路のＥＳＤ保護素子。
【請求項１７】
請求項８に記載の半導体集積回路のＥＳＤ保護回路からなる半導体集積回路のＥＳＤ保護素子であって、
前記ＮＰＮバイポーラトランジスタのエミッタを形成する拡散層と、前記ダイオード素子のアノードを形成する拡散層とが共通である半導体集積回路のＥＳＤ保護素子。
【請求項１８】
請求項１１に記載の半導体集積回路のＥＳＤ保護回路からなる半導体集積回路のＥＳＤ保護素子であって、
前記ＭＯＳトランジスタのソースを形成する拡散層と、前記ダイオード素子のカソードを形成する拡散層とが共通である半導体集積回路のＥＳＤ保護素子。
【請求項１９】
請求項５に記載の半導体集積回路のＥＳＤ保護回路からなる半導体集積回路のＥＳＤ保護素子であって、
前記ＰＮＰバイポーラトランジスタのベースと、前記ＮＰＮバイポーラトランジスタのエミッタおよび前記ダイオード素子のカソードとが同時に形成されている半導体集積回路のＥＳＤ保護素子。
【請求項２０】
請求項７に記載の半導体集積回路のＥＳＤ保護回路からなる半導体集積回路のＥＳＤ保護素子であって、
前記ＮＰＮバイポーラトランジスタのベースと、前記ＰＮＰバイポーラトランジスタのエミッタおよび前記ダイオード素子のカソードとが同時に形成されている半導体集積回路のＥＳＤ保護素子。
【請求項２１】
請求項９に記載の半導体集積回路のＥＳＤ保護回路からなる半導体集積回路のＥＳＤ保護素子であって、
前記ＮＰＮバイポーラトランジスタのコレクタと、前記ＮＰＮバイポーラトランジスタのエミッタおよび前記ダイオード素子のカソードとが同時に形成されている半導体集積回路のＥＳＤ保護素子。
【請求項２２】
請求項１０に記載の半導体集積回路のＥＳＤ保護回路からなる半導体集積回路のＥＳＤ保護素子であって、
前記ＰＮＰバイポーラトランジスタのコレクタと、前記ＰＮＰバイポーラトランジスタのエミッタおよび前記ダイオード素子のカソードとが同時に形成されている半導体集積回路のＥＳＤ保護素子。
【請求項２３】
請求項１１に記載の半導体集積回路のＥＳＤ保護回路からなる半導体集積回路のＥＳＤ保護素子であって、
前記ＭＯＳトランジスタのドレインと、前記ＭＯＳトランジスタのソースおよび前記ダイオード素子のカソードとが同時に形成されている半導体集積回路のＥＳＤ保護素子。
【請求項１】
サージ電圧によりブレイクダウン開始してスナップバック開始電圧から保持電圧まで電圧が急激に低下した後に大電流が流れるスナップバック特性を有するスナップバック特性素子と、該スナップバック特性素子に接続されて、該スナップバック開始電圧を素子電圧分だけ加算すると共に該保持電圧を電源電圧よりも高くする電圧加算素子とを有し、該電圧加算素子の素子電圧を調整して、該保持電圧を電源電圧以上で被保護素子の耐電圧以下に調整する半導体集積回路のＥＳＤ保護回路。
【請求項２】
前記電圧加算素子は、前記保持電圧を前記素子電圧の２倍高くする請求項１に記載の半導体集積回路のＥＳＤ保護回路。
【請求項３】
前記スナップバック特性素子は、サイリスタ素子、バイポーラトランジスタおよびＭＯＳトランジスタのいずれかである請求項１に記載の半導体集積回路のＥＳＤ保護回路。
【請求項４】
前記電圧加算素子は、一または複数のダイオード素子または、制御端子が出力端子に接続された一または複数のトランジスタである請求項１に記載の半導体集積回路のＥＳＤ保護回路。
【請求項５】
高電位端子がＰＮＰバイポーラトランジスタのエミッタに接続されると共に、第１抵抗体を介して該ＰＮＰバイポーラトランジスタのベースとＮＰＮバイポーラトランジスタのコレクタに接続され、低電位端子がダイオード素子を順方向に介して該ＮＰＮバイポーラトランジスタのエミッタに接続されると共に、第２抵抗体を介して該ＰＮＰバイポーラトランジスタのコレクタと該ＮＰＮバイポーラトランジスタのベースに接続された請求項１に記載の半導体集積回路のＥＳＤ保護回路。
【請求項６】
高電位端子がダイオード素子を逆方向に介してＰＮＰバイポーラトランジスタのエミッタに接続されると共に、第１抵抗体を介して該ＰＮＰバイポーラトランジスタのベースとＮＰＮバイポーラトランジスタのコレクタに接続され、低電位端子が該ＮＰＮバイポーラトランジスタのエミッタに接続されると共に第２抵抗体を介して該ＰＮＰバイポーラトランジスタのコレクタと該ＮＰＮバイポーラトランジスタのベースに接続された請求項１に記載の半導体集積回路のＥＳＤ保護回路。
【請求項７】
高電位端子がＮＰＮバイポーラトランジスタのエミッタに接続されると共に、第１抵抗体を介して該ＮＰＮバイポーラトランジスタのベースとＰＮＰバイポーラトランジスタのコレクタに接続され、低電位端子がダイオード素子を順方向に介して該ＰＮＰバイポーラトランジスタのエミッタに接続されると共に、第２抵抗体を介して該ＮＰＮバイポーラトランジスタのコレクタと該ＰＮＰバイポーラトランジスタのベースに接続された請求項１に記載の半導体集積回路のＥＳＤ保護回路。
【請求項８】
高電位端子がダイオード素子を逆方向に介してＮＰＮバイポーラトランジスタのエミッタに接続されると共に、第１抵抗体を介して該ＮＰＮバイポーラトランジスタのベースとＰＮＰバイポーラトランジスタのコレクタに接続され、低電位端子が該ＰＮＰバイポーラトランジスタのエミッタに接続されると共に第２抵抗体を介して該ＮＰＮバイポーラトランジスタのコレクタと該ＰＮＰバイポーラトランジスタのベースに接続された請求項１に記載の半導体集積回路のＥＳＤ保護回路。
【請求項９】
ＮＰＮバイポーラトランジスタのコレクタが高電位端子に接続され、該ＮＰＮバイポーラトランジスタのベースが第１抵抗体を介して低電位端子に接続され、該ＮＰＮバイポーラトランジスタのエミッタがダイオード素子のカソードに接続され、該ダイオード素子のアノードが該低電位端子に接続された請求項１に記載の半導体集積回路のＥＳＤ保護回路。
【請求項１０】
ＰＮＰバイポーラトランジスタのコレクタが高電位端子に接続され、該ＰＮＰバイポーラトランジスタのベースが第１抵抗体を介して低電位端子に接続され、該ＰＮＰバイポーラトランジスタのエミッタがダイオード素子のカソードに接続され、該ダイオード素子のアノードが該低電位端子に接続された請求項１に記載の半導体集積回路のＥＳＤ保護回路。
【請求項１１】
ＭＯＳトランジスタのドレインが高電位端子に接続され、該ＭＯＳトランジスタのボディーが第１抵抗体を介して低電位端子に接続され、該ＭＯＳトランジスタのゲートが低電位端子に接続され、該ＭＯＳトランジスタのソースがダイオード素子のカソードに接続され、該ダイオードのアノードが該低電位端子に接続された請求項１に記載の半導体集積回路のＥＳＤ保護回路。
【請求項１２】
前記素子電圧は前記ダイオード素子の逆方向接合耐圧である請求項４に記載の半導体集積回路のＥＳＤ保護回路。
【請求項１３】
請求項１〜１２のいずれかに記載の半導体集積回路のＥＳＤ保護回路からなる半導体集積回路のＥＳＤ保護素子。
【請求項１４】
請求項５または９に記載の半導体集積回路のＥＳＤ保護回路からなる半導体集積回路のＥＳＤ保護素子であって、
前記ＮＰＮバイポーラトランジスタのエミッタを形成する拡散層と、前記ダイオード素子のカソードを形成する拡散層とが共通である半導体集積回路のＥＳＤ保護素子。
【請求項１５】
請求項７または１０に記載の半導体集積回路のＥＳＤ保護回路からなる半導体集積回路のＥＳＤ保護素子であって、
前記ＰＮＰバイポーラトランジスタのエミッタを形成する拡散層と、前記ダイオード素子のカソードを形成する拡散層とが共通である半導体集積回路のＥＳＤ保護素子。
【請求項１６】
請求項６に記載の半導体集積回路のＥＳＤ保護回路からなる半導体集積回路のＥＳＤ保護素子であって、
前記ＰＮＰバイポーラトランジスタのエミッタを形成する拡散層と、前記ダイオード素子のアノードを形成する拡散層とが共通である半導体集積回路のＥＳＤ保護素子。
【請求項１７】
請求項８に記載の半導体集積回路のＥＳＤ保護回路からなる半導体集積回路のＥＳＤ保護素子であって、
前記ＮＰＮバイポーラトランジスタのエミッタを形成する拡散層と、前記ダイオード素子のアノードを形成する拡散層とが共通である半導体集積回路のＥＳＤ保護素子。
【請求項１８】
請求項１１に記載の半導体集積回路のＥＳＤ保護回路からなる半導体集積回路のＥＳＤ保護素子であって、
前記ＭＯＳトランジスタのソースを形成する拡散層と、前記ダイオード素子のカソードを形成する拡散層とが共通である半導体集積回路のＥＳＤ保護素子。
【請求項１９】
請求項５に記載の半導体集積回路のＥＳＤ保護回路からなる半導体集積回路のＥＳＤ保護素子であって、
前記ＰＮＰバイポーラトランジスタのベースと、前記ＮＰＮバイポーラトランジスタのエミッタおよび前記ダイオード素子のカソードとが同時に形成されている半導体集積回路のＥＳＤ保護素子。
【請求項２０】
請求項７に記載の半導体集積回路のＥＳＤ保護回路からなる半導体集積回路のＥＳＤ保護素子であって、
前記ＮＰＮバイポーラトランジスタのベースと、前記ＰＮＰバイポーラトランジスタのエミッタおよび前記ダイオード素子のカソードとが同時に形成されている半導体集積回路のＥＳＤ保護素子。
【請求項２１】
請求項９に記載の半導体集積回路のＥＳＤ保護回路からなる半導体集積回路のＥＳＤ保護素子であって、
前記ＮＰＮバイポーラトランジスタのコレクタと、前記ＮＰＮバイポーラトランジスタのエミッタおよび前記ダイオード素子のカソードとが同時に形成されている半導体集積回路のＥＳＤ保護素子。
【請求項２２】
請求項１０に記載の半導体集積回路のＥＳＤ保護回路からなる半導体集積回路のＥＳＤ保護素子であって、
前記ＰＮＰバイポーラトランジスタのコレクタと、前記ＰＮＰバイポーラトランジスタのエミッタおよび前記ダイオード素子のカソードとが同時に形成されている半導体集積回路のＥＳＤ保護素子。
【請求項２３】
請求項１１に記載の半導体集積回路のＥＳＤ保護回路からなる半導体集積回路のＥＳＤ保護素子であって、
前記ＭＯＳトランジスタのドレインと、前記ＭＯＳトランジスタのソースおよび前記ダイオード素子のカソードとが同時に形成されている半導体集積回路のＥＳＤ保護素子。
【図１】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１２−１７４７４０（Ｐ２０１２−１７４７４０Ａ）
【公開日】平成２４年９月１０日（２０１２．９．１０）
【国際特許分類】
【出願番号】特願２０１１−３２６６５（Ｐ２０１１−３２６６５）
【出願日】平成２３年２月１７日（２０１１．２．１７）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２４年９月１０日（２０１２．９．１０）
【国際特許分類】
【出願日】平成２３年２月１７日（２０１１．２．１７）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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