埋め込み絶縁層を貫いて半導体層間に接触を有するデバイス、およびこのデバイスの製造プロセス
【課題】簡潔な方法で、ＳｅＯＩ基板上の半導体デバイスの半導体領域に接続するラインを提供すること。
【解決手段】第１の側面によると、本発明は埋め込み絶縁層（３、ＢＯＸ）によってベース基板（２）から隔離された半導体材料の薄い層（１）を含むＳｅＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板上に作製された半導体デバイスに関し、デバイスは、薄い層内に第１の伝導領域（１、Ｄ１、Ｓ、Ｅ）と、ベース基板内に第２の伝導領域（５、ＢＬ、ＳＬ、ＩＬ）とを含み、接触（Ｉ１、Ｉ２、ＩＮ、ＩＰ）は絶縁層を貫通して第１の領域と第２の領域を接続する。第２の側面によると、本発明は第１の側面に関する半導体デバイスの製作プロセスに関する。
【解決手段】第１の側面によると、本発明は埋め込み絶縁層（３、ＢＯＸ）によってベース基板（２）から隔離された半導体材料の薄い層（１）を含むＳｅＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板上に作製された半導体デバイスに関し、デバイスは、薄い層内に第１の伝導領域（１、Ｄ１、Ｓ、Ｅ）と、ベース基板内に第２の伝導領域（５、ＢＬ、ＳＬ、ＩＬ）とを含み、接触（Ｉ１、Ｉ２、ＩＮ、ＩＰ）は絶縁層を貫通して第１の領域と第２の領域を接続する。第２の側面によると、本発明は第１の側面に関する半導体デバイスの製作プロセスに関する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の分野は、ＳｅＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）上に作製された半導体デバイスに関する。
【背景技術】
【０００２】
ＳｅＯＩ基板は、埋め込み絶縁層によってベース基板から離された半導体材料の薄い層を含む。
【０００３】
このような基板上に作製された半導体デバイスは、概して、たとえばＦＥＴトランジスタのチャネルを帯電させるための、ＦＥＴトランジスタのドレイン領域またはソース領域、あるいはＦＥＴトランジスタと関連したバイポーラトランジスタのエミッター領域といった、絶縁層上の薄い層内に作製された伝導領域を有する。
【０００４】
ＳｅＯＩ基板上の半導体デバイスはまた、たとえばＦＥＴトランジスタのチャネルに面した埋め込みバックコントロールゲート（ｂｕｒｉｅｄ ｂａｃｋ ｃｏｎｔｒｏｌ ｇａｔｅ）領域といった、絶縁層の真下のベース基板内に作製された伝導領域を有する。
【０００５】
接触（ｃｏｎｔａｃｔ）は、これら様々なタイプの伝導領域を供給するためになされる必要がある。概して、これら接触は、半導体基板の前面表面側上に作製される。よって、典型的には、ＦＥＴトランジスタに対して、前面表面側上に作製された金属接続によって、フロントコントロールゲート（ｆｒｏｎｔ ｃｏｎｔｒｏｌ ｇａｔｅ）領域、ドレイン領域およびソース領域にそれぞれ接続されたワードライン（Ｗｏｒｄ Ｌｉｎｅ、ＷＬ）、ビットライン（Ｂｉｔ Ｌｉｎｅ、ＢＬ）およびソースライン（Ｓｏｕｒｃｅ Ｌｉｎｅ、ＳＬ）がある。
【０００６】
概して、半導体デバイス、特にリソグラフィー工程に関して、製造を簡潔化するために、金属接続の数を制限することが望ましい。
【０００７】
その上、概して半導体デバイスのフットプリント（すなわち、後者によって占有された領域）を制限することが望ましい。前面表面を介した接続の作成は、必然的にフットプリントを増加させる。
【０００８】
さらに一般的には、これら接続の作製を可能な限り簡潔化することが望ましい。
【発明の概要】
【０００９】
本発明の目的は、これらの要求を満たし、この目的のために本発明の第１の側面は、埋め込み絶縁層によってベース基板から離された半導体材料の薄い層を含むＳｅＯＩ基板上に作製された半導体デバイスであって、デバイスは薄い層内に第１の伝導領域を、ベース基板内に第２の伝導領域を含み、埋め込み絶縁層を貫いて第１の領域を第２の領域に接続している接触により特徴付けられる。
【００１０】
このデバイスのある望ましくはあるが限定ではない特徴は以下の通りである：
−第１の領域、第２の領域および接触は同じタイプの導電性を有する；
−第１の領域はトランジスタのドレイン領域で、第２の領域は埋め込みビットラインに属する；
−第１の領域はトランジスタのソース領域で、第２の領域は埋め込みソースラインに属する；
−第１の領域はバイポーラトランジスタのエミッターから成り、第２の領域は埋め込み注入ラインに属する；
−第２の領域はトランジスタのバックコントロールゲート領域であり、第１の領域はバックコントロールゲートドライブラインに属する；
−接触は金属相互接続材料により形成される；
−第１の領域および第２の領域は逆のタイプの導電性を有し、接触は、導電性が第１の領域と同じタイプの導電性である上部領域および導電性が第２の領域と同じタイプの導電性である下部領域を有する。
【００１１】
他の側面によると、本発明は、絶縁層によってベース基板から離された半導体材料の薄い層を含むＳｅＯＩ基板上に半導体デバイスを作製するプロセスに関し、デバイスは薄い層内に第１の伝導領域を、ベース基板に第２の伝導領域を含み、プロセスは絶縁層を貫いて第１の領域を第２の領域に接続する接触の構造によって特徴付けられる。
【００１２】
ＳｅＯＩ基板上への半導体デバイスの作製のプロセスは絶縁層によってベース基板（２）から離された半導体材料の薄い層を含み、デバイスは薄い層内に第１の伝導領域を、ベース基板内に第２の伝導領域を含み、プロセスは絶縁層を貫いて第１の領域を第２の領域に接続する接触の構造によって特徴付けられる。
【００１３】
このプロセスのある望ましくはあるが限定ではない特徴は以下の通りである：
−接触を形成するために、以下のステップが実行される：
・埋め込み絶縁層を超えて、第１の領域を貫通し、第２の領域に到達するまで延びた溝を内部に形成するための半導体基板のエッチング；および
・溝の内部接続材料による充填；
−内部接続材料は半導体材料である；
−内部接続材料は予めドープされている；
−溝内に半導体材料をドープするステップを更に含む；
−溝の上部領域および下部領域は正負逆にドープされている；
−上部領域と下部領域との境界は絶縁層と水平に位置している；
−上部領域と下部領域との境界は第１の領域上の薄い層と水平に位置している；
−内部接続材料は金属である。
【００１４】
本発明のほかの特徴、目的および利点は、以下の、限定されない例を添付の図を参照しながら望ましい実施形態の詳しい記述を読むことにより、さらに明確になるであろう。
【図面の簡単な説明】
【００１５】
【図１】絶縁層の直下にあり、絶縁層を貫通して接続によってＦＥＴトランジスタのドレイン領域に接続されている埋め込みビットラインの１つの可能な実施形態を示す図である。
【図２】絶縁層の直下にあり、絶縁層を貫通して接続によってソース領域ＳＬに接続されている埋め込みソースラインの１つの可能な実施形態を示す図である。
【図３】絶縁層の直下にあり、絶縁層を貫通して接続によってバイポーラトランジスタのエミッター領域に接続されている埋め込み注入ラインの１つの可能な実施形態を示す図である。
【図４】半導体デバイスの２つの伝導領域を示し、第１の領域は薄い層内に位置し、第２の領域はベース基板内に位置することを示す図である。
【図５】埋め込み絶縁層を超えて、第１の領域を貫通し、第２の領域に到達するまで延びた溝の作製を示す図である。
【図６】溝の内部接続材料での充填を示す図である。
【図７ａ】リソグラフィーマスクを用いて実行された、内部接続材料のエッチングのほかの方法を示す図である。
【図７ｂ】リソグラフィーマスクを用いず実行された、内部接続材料のエッチングのほかの方法を示す図である。
【図８】第１の伝導領域がＳｅＯＩの全面表面に接触していない実施形態を示す図である。
【図９】第１の領域および第２の領域が逆のタイプの導電性を有する実施形態を示す図である。
【発明を実施するための形態】
【００１６】
本発明の対象は、簡潔な方法で、ＳｅＯＩ基板上の半導体デバイスの半導体領域に接続するラインを提供することである。
【００１７】
特に、本発明の目的は、デバイスのフットプリントを制限し、金属接続の使用を制限することである。
【００１８】
このために、本発明は、半導体領域を、ＳｅＯＩ基板内の絶縁層からは反対の側に位置している他の半導体領域に、絶縁層を貫通して接続を使用して接続することを提案する。
【００１９】
よって、ＳｅＯＩ基板上の薄い層内に位置する第１の半導体領域を考慮する場合、この第１の領域は、絶縁層を貫通する接続によって、埋め込み絶縁層の真下のベース基板内の第２の半導体領域によって形成されるアクセスラインに接続される。
【００２０】
反対に、ベース基板内に位置する第１の半導体領域を考慮する場合、この第１の領域は、絶縁層を貫通する接続によって、埋め込み絶縁層の上の薄い層内の第２の半導体領域によって形成されるアクセスラインに接続される。
【００２１】
第１の状況は、たとえば、ＦＥＴトランジスタのドレイン領域またはソース領域タイプの薄い層内の第１の領域に関する。よって本発明は、絶縁層の真下のベース基板内にビットラインＢＬまたはソースラインＳＬを埋め込むことを可能にする。
【００２２】
第１の状況はまた、ＦＥＴトランジスタのチャネルに電荷を注入するためにＦＥＴトランジスタに関係するバイポーラトランジスタのエミッター領域タイプの薄い層内の第１の領域に関する。よって本発明は、絶縁層の真下のベース基板内のエミッター領域に注入ラインＩＬを埋め込むことを可能にする。
【００２３】
第２の状況は、たとえば、ＦＥＴトランジスタのチャネルに面する絶縁層の真下に位置するバックコントロールゲート領域タイプのベース基板内の第１の領域に関する。よって本発明は、バックコントロールゲートドライブラインによってＳｅＯＩ基板の全面表面を介してこの埋め込みバックコントロールゲートにアクセスすることを可能にする。
【００２４】
本発明の文面では、表現「半導体領域の間の接続」は、同じタイプの導電性を有する半導体領域間のオーミック接合と、反対のタイプの導電性を有する半導体領域間のｐｎ接合との両方を意味する。
【００２５】
図１から３は、埋め込み絶縁層によってベース基板から離された半導体材料の薄い層を含むＳｅＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板上、望ましくはＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板上に作製される本発明の第１の側面の１つの可能な実施形態に従う半導体デバイスの断面図を示す。
【００２６】
絶縁層はたとえばＢＯＸ（ｂｕｒｉｅｄ ｏｘｉｄｅ）層、典型的にはＳｉＯ２層である。
【００２７】
ここでは半導体デバイスはＤＲＡＭメモリセル（ＤＲＡＭはダイナミックランダムアクセスメモリを表す）である。メモリセルは、ソースＳ、ドレインＤ１、フローティングチャネルＣ１を有するＦＥＴトランジスタを含む。ゲート誘電層およびコントロールゲート電極は順番にフローティングチャネルＣ１上に堆積する。
【００２８】
ドレインＤ１およびソースＳは、ＦＥＴトランジスタが十分枯渇するように、埋め込み酸化層ＢＯＸと接していることが望ましい。
【００２９】
よってソースＳは２つの隣接したメモリセルの間を占有することがある（よってこれはドレインＤ２およびチャネルＣ２を有するＦＥＴトランジスタのソース領域としての機能を果たす）。この占有は、メモリセルのフットプリントが減少することを可能にする。
【００３０】
ドレインＤ１はビットラインＢＬに、ソースＳはソースラインＳＬに、コントロールゲートはワードラインＷＬ１に接続される。
【００３１】
図１に示す実施形態の文面内では、薄い層内ではドレインＤ１は第１の半導体領域（たとえばｎｐｎ−ＦＥＴトランジスタの場合、ｎ＋ドープ）を構成し、ドレインＤ１は、絶縁層ＢＯＸを貫通した接触Ｉ１によって、絶縁層ＢＯＸの真下のベース基板内に埋め込まれたビットラインＢＬに接続される。ビットラインＢＬは従って、ベース基板内に第２の半導体層を形成する。
【００３２】
図１に示されるように、ビットラインＢＬは特に、ドレイン領域のそれぞれから提供される絶縁層を貫いてドレイン領域Ｄ１、Ｄ２がメモリアレイの１行上に沿うように接続するように位置されることがある。
【００３３】
図２に示される実施形態の文面において、ソースＳは薄い層内に第１の半導体領域（たとえばｎｐｎ−ＦＥＴトランジスタの場合、ｎ＋ドープ）を構成し、ソースＳは、絶縁層ＢＯＸを貫通した接触ＩＮによって、絶縁層ＢＯＸの真下のベース基板内に埋め込まれたソースラインＳＬに接続される。ソースラインＳＬは従って、ベース基板内に第２の半導体層を形成する。
【００３４】
ソースラインＳＬは特に、ソース領域のそれぞれから提供される絶縁層を貫いてソース領域がメモリアレイの１行上に沿うように接続するように位置されることがある。埋め込みソースラインＳＬはよってワードラインＷＬ１、ＷＬ２に平行である。
【００３５】
図３に示される実施形態の文面において、ベースはＦＥＴトランジスタのソースＳによって形成され、コレクタはトランジスタのチャネルＣ１によって形成される、バイポーラトランジスタは、チャネルＣ１に電荷を注入するためにＦＥＴトランジスタに関連付けられる。バイポーラトランジスタは薄い層内に第１の半導体領域（たとえばｎｐｎ−ＦＥＴトランジスタの場合、ｐ＋ドープ）を構成するエミッターＥを有する。エミッターＥは絶縁層ＢＯＸを貫通した接触ＩＰによって、絶縁層ＢＯＸの真下のベース基板内に埋め込まれた注入ラインＩＬに接続される。注入ラインＩＬは従って、ベース基板内に第２の半導体層を形成する。
【００３６】
図１から３に示された例において、薄い層内の第１の領域および第２の領域は同じタイプ（図１、２ではｎ＋、図３ではｐ＋）の導電性を有し、よって内部接続Ｉ１、Ｉ２、ＩＮ、ＩＰは同じタイプの導電性を有する半導体材料によって提供される。
【００３７】
ドープされた半導体材料を用いたアクセスラインを提供することは、金属接続の使用を避けることが理解される。
【００３８】
さらに、これらラインを埋め込むことは全面表面上の表面を自由にする。この構造は、埋め込みアクセスラインが複数のメモリセルの真下に延びることができる限り、比較的柔軟性があり、単一の接続はラインよって複数のセルに対応する必要がある。
【００３９】
埋め込みライン（図１ではビットライン、図２ではソースライン、図３では注入ライン）は、ダイオードを生成するために、外側の強調された孤立としての役割を果たすため、逆の導電性の井戸Ｗによってベース基板から孤立しているのが望ましい。
【００４０】
しかし、本発明は、第１の領域と第２の領域とが逆の導電性である場合にも拡張する。この場合、接触はｐ−ｎ接合を提供できる。
【００４１】
接触は第１の領域と同じ導電性の上部領域と、第２の領域と同じ導電性の下部領域とを有する。
【００４２】
ほかの実施形態において、接触は金属の性質の材料、とくにシリサイド（たとえばＷＳｉＯ２）によって提供されても良い。
【００４３】
メモリトランジスタは図１、２、３に示されていたとしても、本発明はロジックＭＯＳトランジスタの間の接続のすべてのタイプに適応できることは明らかであることに注目されたい。
【００４４】
本発明の第１の側面に関する半導体デバイスの様々な実施形態は、図４から９を参照しながら、以下に記述される。
【００４５】
図４は、埋め込み絶縁層３によってベース基板２から隔離された薄い層１を含むＳｅＯＩ基板を示す。薄い層１は概して、デバイスが十分枯渇させられたか部分的に枯渇させられたかに依存して、数ｎｍから数１０ｎｍの間の厚さを有する。絶縁層３は１ｎｍから数１０ｎｍの間の厚さを有する。
【００４６】
第１の半導体領域４は絶縁層上の薄い層１内に位置し、第２の半導体領域５は絶縁層の下のベース基板内に位置する。
【００４７】
第１および第２の領域４、５は以下に示す内部接続形成前に提供される必要はなく、この形成の間、または内部接続が形成されてから提供されても良い。
【００４８】
図５を参照すると、半導体基板は埋め込み絶縁層を超えて、第１の領域４を貫通し、第２の領域５に到達するまで延びた溝６を内部に形成するためにエッチングされる。
【００４９】
図６に示すように、溝６は内部接続材料７によって充填されている。
【００５０】
内部接続材料は金属（たとえばシリサイド：ＷＳｉＯ２）であってよい。よって、オーミック接続が絶縁層を貫通して第１の層４と第２の層５との間に形成される。
【００５１】
内部接続材料は半導体材料であることが望ましく、典型的にはＳｅＯＩ基板の薄い層と同じ材料である。
【００５２】
ＳｅＯＩ基板においてたとえば、溝を埋めるためにＳｅＯＩ基板の表面上にアモルファスまたは多結晶シリコンを堆積させる。
【００５３】
代わりに、シリコンの原子層をＡＬＤ（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）によって堆積させても良い。
【００５４】
次に、リソグラフィーマスクがＳｅＯＩ基板の表面上に位置し、マスクは保持することを望まれる領域を覆う。領域に覆われられていない堆積した材料はエッチングされる（図７ａ）。
【００５５】
変形型として（図７ｂ）、リソグラフィーマスクは使用されず、ＲＩＥ（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ）型の局所エッチング工程が施され、基板の表面のすべての堆積された材料が取り除かれている。
【００５６】
堆積される材料はドープされるのが望ましい。よって、接続される領域がどちらもｎ＋型導電性（図１、２）またはどちらもｐ＋型導電性（図３）である場合、堆積される材料はそれぞれｎ＋またはｐ＋型導電性である。
【００５７】
よって方法は２つの経路を要求することに注意されたい：一つはある溝をｎ＋Ｓｉで充填し、もう1つは他の溝をｐ＋Ｓｉで充填することである。よって短絡の危険を回避するためにリソグラフィーマスクを使用することが望ましい。
【００５８】
この点で、金属内部接続の作製は1つの充填されたパスのみを要求することに注意されたい。
【００５９】
変形型として、材料を順番にドープしても良い。接続する２つの領域が同じ導電性のタイプを有する場合、第１の領域、絶縁層および第２の領域に位置する溝の領域は同じタイプのドーピングをなされる。
【００６０】
第１の領域４がＳｅＯＩ基板の全面表面に接続されていない、図８に示す場合、溝の上部領域８および下部領域９は逆の導電性を有し、上部領域と下部領域の境界は第１の領域４上の薄い層１と同じレベルに位置する。よって接続する領域がｐ＋型の場合、溝の下部領域はｐ＋型であり、第１の領域４上の上部領域はｎ＋型であり、接点は薄い単結晶層内に作られる。逆の型のこれら導電性は、示された例においては、上部領域にｎ＋型ドーピングを、下部領域にｐ＋型ドーピングを、注入またはエピタキシによって得ることができる。
【００６１】
本発明はまた、ｐｎ接合型の、逆の型の導電性を有する、接続する第１および第２の領域の図９に示す場合に拡張する。詳細は述べたように、溝内に、逆の導電性型の上部領域８と下部領域９を形成する（上部領域は第１の領域と同じ型、たとえばｎ＋型の導電性を有し、下部領域は第２の領域と同じ型、たとえばｐ＋型の導電性を有する）。溝の上部領域と下部領域の境界はｐｎ接合の位置を定める。この接合は絶縁層と同じレベルになるよう選択されるのが望ましい。
【００６２】
溝がドープされていない半導体材料で充填された場合、第１の領域４および第２の領域５から接触にドーパントが拡散するため、アニーリング工程を施すことができることに注意されたい。第１の領域４および第２の領域５のドーピングのレベルは、接触に向かってドーピングのレベルの希釈を考慮するために、最初は非常に高くなければならない（１０２０のオーダー）。領域４および５が同じ極性の場合、オーミックコンタクトが生成される。逆に、領域４および５が逆にドープされていると、ダイオードが生成される。こうして生成されたダイオードは特に、注入のための４番目のドライブ電極を形成することによってメモリセルのバイポーラトランジスタに関連付けることができ（図３）、よってメモリセルを書き込み、消去のためにより低い電圧で操作することができる。
【技術分野】
【０００１】
本発明の分野は、ＳｅＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）上に作製された半導体デバイスに関する。
【背景技術】
【０００２】
ＳｅＯＩ基板は、埋め込み絶縁層によってベース基板から離された半導体材料の薄い層を含む。
【０００３】
このような基板上に作製された半導体デバイスは、概して、たとえばＦＥＴトランジスタのチャネルを帯電させるための、ＦＥＴトランジスタのドレイン領域またはソース領域、あるいはＦＥＴトランジスタと関連したバイポーラトランジスタのエミッター領域といった、絶縁層上の薄い層内に作製された伝導領域を有する。
【０００４】
ＳｅＯＩ基板上の半導体デバイスはまた、たとえばＦＥＴトランジスタのチャネルに面した埋め込みバックコントロールゲート（ｂｕｒｉｅｄ ｂａｃｋ ｃｏｎｔｒｏｌ ｇａｔｅ）領域といった、絶縁層の真下のベース基板内に作製された伝導領域を有する。
【０００５】
接触（ｃｏｎｔａｃｔ）は、これら様々なタイプの伝導領域を供給するためになされる必要がある。概して、これら接触は、半導体基板の前面表面側上に作製される。よって、典型的には、ＦＥＴトランジスタに対して、前面表面側上に作製された金属接続によって、フロントコントロールゲート（ｆｒｏｎｔ ｃｏｎｔｒｏｌ ｇａｔｅ）領域、ドレイン領域およびソース領域にそれぞれ接続されたワードライン（Ｗｏｒｄ Ｌｉｎｅ、ＷＬ）、ビットライン（Ｂｉｔ Ｌｉｎｅ、ＢＬ）およびソースライン（Ｓｏｕｒｃｅ Ｌｉｎｅ、ＳＬ）がある。
【０００６】
概して、半導体デバイス、特にリソグラフィー工程に関して、製造を簡潔化するために、金属接続の数を制限することが望ましい。
【０００７】
その上、概して半導体デバイスのフットプリント（すなわち、後者によって占有された領域）を制限することが望ましい。前面表面を介した接続の作成は、必然的にフットプリントを増加させる。
【０００８】
さらに一般的には、これら接続の作製を可能な限り簡潔化することが望ましい。
【発明の概要】
【０００９】
本発明の目的は、これらの要求を満たし、この目的のために本発明の第１の側面は、埋め込み絶縁層によってベース基板から離された半導体材料の薄い層を含むＳｅＯＩ基板上に作製された半導体デバイスであって、デバイスは薄い層内に第１の伝導領域を、ベース基板内に第２の伝導領域を含み、埋め込み絶縁層を貫いて第１の領域を第２の領域に接続している接触により特徴付けられる。
【００１０】
このデバイスのある望ましくはあるが限定ではない特徴は以下の通りである：
−第１の領域、第２の領域および接触は同じタイプの導電性を有する；
−第１の領域はトランジスタのドレイン領域で、第２の領域は埋め込みビットラインに属する；
−第１の領域はトランジスタのソース領域で、第２の領域は埋め込みソースラインに属する；
−第１の領域はバイポーラトランジスタのエミッターから成り、第２の領域は埋め込み注入ラインに属する；
−第２の領域はトランジスタのバックコントロールゲート領域であり、第１の領域はバックコントロールゲートドライブラインに属する；
−接触は金属相互接続材料により形成される；
−第１の領域および第２の領域は逆のタイプの導電性を有し、接触は、導電性が第１の領域と同じタイプの導電性である上部領域および導電性が第２の領域と同じタイプの導電性である下部領域を有する。
【００１１】
他の側面によると、本発明は、絶縁層によってベース基板から離された半導体材料の薄い層を含むＳｅＯＩ基板上に半導体デバイスを作製するプロセスに関し、デバイスは薄い層内に第１の伝導領域を、ベース基板に第２の伝導領域を含み、プロセスは絶縁層を貫いて第１の領域を第２の領域に接続する接触の構造によって特徴付けられる。
【００１２】
ＳｅＯＩ基板上への半導体デバイスの作製のプロセスは絶縁層によってベース基板（２）から離された半導体材料の薄い層を含み、デバイスは薄い層内に第１の伝導領域を、ベース基板内に第２の伝導領域を含み、プロセスは絶縁層を貫いて第１の領域を第２の領域に接続する接触の構造によって特徴付けられる。
【００１３】
このプロセスのある望ましくはあるが限定ではない特徴は以下の通りである：
−接触を形成するために、以下のステップが実行される：
・埋め込み絶縁層を超えて、第１の領域を貫通し、第２の領域に到達するまで延びた溝を内部に形成するための半導体基板のエッチング；および
・溝の内部接続材料による充填；
−内部接続材料は半導体材料である；
−内部接続材料は予めドープされている；
−溝内に半導体材料をドープするステップを更に含む；
−溝の上部領域および下部領域は正負逆にドープされている；
−上部領域と下部領域との境界は絶縁層と水平に位置している；
−上部領域と下部領域との境界は第１の領域上の薄い層と水平に位置している；
−内部接続材料は金属である。
【００１４】
本発明のほかの特徴、目的および利点は、以下の、限定されない例を添付の図を参照しながら望ましい実施形態の詳しい記述を読むことにより、さらに明確になるであろう。
【図面の簡単な説明】
【００１５】
【図１】絶縁層の直下にあり、絶縁層を貫通して接続によってＦＥＴトランジスタのドレイン領域に接続されている埋め込みビットラインの１つの可能な実施形態を示す図である。
【図２】絶縁層の直下にあり、絶縁層を貫通して接続によってソース領域ＳＬに接続されている埋め込みソースラインの１つの可能な実施形態を示す図である。
【図３】絶縁層の直下にあり、絶縁層を貫通して接続によってバイポーラトランジスタのエミッター領域に接続されている埋め込み注入ラインの１つの可能な実施形態を示す図である。
【図４】半導体デバイスの２つの伝導領域を示し、第１の領域は薄い層内に位置し、第２の領域はベース基板内に位置することを示す図である。
【図５】埋め込み絶縁層を超えて、第１の領域を貫通し、第２の領域に到達するまで延びた溝の作製を示す図である。
【図６】溝の内部接続材料での充填を示す図である。
【図７ａ】リソグラフィーマスクを用いて実行された、内部接続材料のエッチングのほかの方法を示す図である。
【図７ｂ】リソグラフィーマスクを用いず実行された、内部接続材料のエッチングのほかの方法を示す図である。
【図８】第１の伝導領域がＳｅＯＩの全面表面に接触していない実施形態を示す図である。
【図９】第１の領域および第２の領域が逆のタイプの導電性を有する実施形態を示す図である。
【発明を実施するための形態】
【００１６】
本発明の対象は、簡潔な方法で、ＳｅＯＩ基板上の半導体デバイスの半導体領域に接続するラインを提供することである。
【００１７】
特に、本発明の目的は、デバイスのフットプリントを制限し、金属接続の使用を制限することである。
【００１８】
このために、本発明は、半導体領域を、ＳｅＯＩ基板内の絶縁層からは反対の側に位置している他の半導体領域に、絶縁層を貫通して接続を使用して接続することを提案する。
【００１９】
よって、ＳｅＯＩ基板上の薄い層内に位置する第１の半導体領域を考慮する場合、この第１の領域は、絶縁層を貫通する接続によって、埋め込み絶縁層の真下のベース基板内の第２の半導体領域によって形成されるアクセスラインに接続される。
【００２０】
反対に、ベース基板内に位置する第１の半導体領域を考慮する場合、この第１の領域は、絶縁層を貫通する接続によって、埋め込み絶縁層の上の薄い層内の第２の半導体領域によって形成されるアクセスラインに接続される。
【００２１】
第１の状況は、たとえば、ＦＥＴトランジスタのドレイン領域またはソース領域タイプの薄い層内の第１の領域に関する。よって本発明は、絶縁層の真下のベース基板内にビットラインＢＬまたはソースラインＳＬを埋め込むことを可能にする。
【００２２】
第１の状況はまた、ＦＥＴトランジスタのチャネルに電荷を注入するためにＦＥＴトランジスタに関係するバイポーラトランジスタのエミッター領域タイプの薄い層内の第１の領域に関する。よって本発明は、絶縁層の真下のベース基板内のエミッター領域に注入ラインＩＬを埋め込むことを可能にする。
【００２３】
第２の状況は、たとえば、ＦＥＴトランジスタのチャネルに面する絶縁層の真下に位置するバックコントロールゲート領域タイプのベース基板内の第１の領域に関する。よって本発明は、バックコントロールゲートドライブラインによってＳｅＯＩ基板の全面表面を介してこの埋め込みバックコントロールゲートにアクセスすることを可能にする。
【００２４】
本発明の文面では、表現「半導体領域の間の接続」は、同じタイプの導電性を有する半導体領域間のオーミック接合と、反対のタイプの導電性を有する半導体領域間のｐｎ接合との両方を意味する。
【００２５】
図１から３は、埋め込み絶縁層によってベース基板から離された半導体材料の薄い層を含むＳｅＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板上、望ましくはＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板上に作製される本発明の第１の側面の１つの可能な実施形態に従う半導体デバイスの断面図を示す。
【００２６】
絶縁層はたとえばＢＯＸ（ｂｕｒｉｅｄ ｏｘｉｄｅ）層、典型的にはＳｉＯ２層である。
【００２７】
ここでは半導体デバイスはＤＲＡＭメモリセル（ＤＲＡＭはダイナミックランダムアクセスメモリを表す）である。メモリセルは、ソースＳ、ドレインＤ１、フローティングチャネルＣ１を有するＦＥＴトランジスタを含む。ゲート誘電層およびコントロールゲート電極は順番にフローティングチャネルＣ１上に堆積する。
【００２８】
ドレインＤ１およびソースＳは、ＦＥＴトランジスタが十分枯渇するように、埋め込み酸化層ＢＯＸと接していることが望ましい。
【００２９】
よってソースＳは２つの隣接したメモリセルの間を占有することがある（よってこれはドレインＤ２およびチャネルＣ２を有するＦＥＴトランジスタのソース領域としての機能を果たす）。この占有は、メモリセルのフットプリントが減少することを可能にする。
【００３０】
ドレインＤ１はビットラインＢＬに、ソースＳはソースラインＳＬに、コントロールゲートはワードラインＷＬ１に接続される。
【００３１】
図１に示す実施形態の文面内では、薄い層内ではドレインＤ１は第１の半導体領域（たとえばｎｐｎ−ＦＥＴトランジスタの場合、ｎ＋ドープ）を構成し、ドレインＤ１は、絶縁層ＢＯＸを貫通した接触Ｉ１によって、絶縁層ＢＯＸの真下のベース基板内に埋め込まれたビットラインＢＬに接続される。ビットラインＢＬは従って、ベース基板内に第２の半導体層を形成する。
【００３２】
図１に示されるように、ビットラインＢＬは特に、ドレイン領域のそれぞれから提供される絶縁層を貫いてドレイン領域Ｄ１、Ｄ２がメモリアレイの１行上に沿うように接続するように位置されることがある。
【００３３】
図２に示される実施形態の文面において、ソースＳは薄い層内に第１の半導体領域（たとえばｎｐｎ−ＦＥＴトランジスタの場合、ｎ＋ドープ）を構成し、ソースＳは、絶縁層ＢＯＸを貫通した接触ＩＮによって、絶縁層ＢＯＸの真下のベース基板内に埋め込まれたソースラインＳＬに接続される。ソースラインＳＬは従って、ベース基板内に第２の半導体層を形成する。
【００３４】
ソースラインＳＬは特に、ソース領域のそれぞれから提供される絶縁層を貫いてソース領域がメモリアレイの１行上に沿うように接続するように位置されることがある。埋め込みソースラインＳＬはよってワードラインＷＬ１、ＷＬ２に平行である。
【００３５】
図３に示される実施形態の文面において、ベースはＦＥＴトランジスタのソースＳによって形成され、コレクタはトランジスタのチャネルＣ１によって形成される、バイポーラトランジスタは、チャネルＣ１に電荷を注入するためにＦＥＴトランジスタに関連付けられる。バイポーラトランジスタは薄い層内に第１の半導体領域（たとえばｎｐｎ−ＦＥＴトランジスタの場合、ｐ＋ドープ）を構成するエミッターＥを有する。エミッターＥは絶縁層ＢＯＸを貫通した接触ＩＰによって、絶縁層ＢＯＸの真下のベース基板内に埋め込まれた注入ラインＩＬに接続される。注入ラインＩＬは従って、ベース基板内に第２の半導体層を形成する。
【００３６】
図１から３に示された例において、薄い層内の第１の領域および第２の領域は同じタイプ（図１、２ではｎ＋、図３ではｐ＋）の導電性を有し、よって内部接続Ｉ１、Ｉ２、ＩＮ、ＩＰは同じタイプの導電性を有する半導体材料によって提供される。
【００３７】
ドープされた半導体材料を用いたアクセスラインを提供することは、金属接続の使用を避けることが理解される。
【００３８】
さらに、これらラインを埋め込むことは全面表面上の表面を自由にする。この構造は、埋め込みアクセスラインが複数のメモリセルの真下に延びることができる限り、比較的柔軟性があり、単一の接続はラインよって複数のセルに対応する必要がある。
【００３９】
埋め込みライン（図１ではビットライン、図２ではソースライン、図３では注入ライン）は、ダイオードを生成するために、外側の強調された孤立としての役割を果たすため、逆の導電性の井戸Ｗによってベース基板から孤立しているのが望ましい。
【００４０】
しかし、本発明は、第１の領域と第２の領域とが逆の導電性である場合にも拡張する。この場合、接触はｐ−ｎ接合を提供できる。
【００４１】
接触は第１の領域と同じ導電性の上部領域と、第２の領域と同じ導電性の下部領域とを有する。
【００４２】
ほかの実施形態において、接触は金属の性質の材料、とくにシリサイド（たとえばＷＳｉＯ２）によって提供されても良い。
【００４３】
メモリトランジスタは図１、２、３に示されていたとしても、本発明はロジックＭＯＳトランジスタの間の接続のすべてのタイプに適応できることは明らかであることに注目されたい。
【００４４】
本発明の第１の側面に関する半導体デバイスの様々な実施形態は、図４から９を参照しながら、以下に記述される。
【００４５】
図４は、埋め込み絶縁層３によってベース基板２から隔離された薄い層１を含むＳｅＯＩ基板を示す。薄い層１は概して、デバイスが十分枯渇させられたか部分的に枯渇させられたかに依存して、数ｎｍから数１０ｎｍの間の厚さを有する。絶縁層３は１ｎｍから数１０ｎｍの間の厚さを有する。
【００４６】
第１の半導体領域４は絶縁層上の薄い層１内に位置し、第２の半導体領域５は絶縁層の下のベース基板内に位置する。
【００４７】
第１および第２の領域４、５は以下に示す内部接続形成前に提供される必要はなく、この形成の間、または内部接続が形成されてから提供されても良い。
【００４８】
図５を参照すると、半導体基板は埋め込み絶縁層を超えて、第１の領域４を貫通し、第２の領域５に到達するまで延びた溝６を内部に形成するためにエッチングされる。
【００４９】
図６に示すように、溝６は内部接続材料７によって充填されている。
【００５０】
内部接続材料は金属（たとえばシリサイド：ＷＳｉＯ２）であってよい。よって、オーミック接続が絶縁層を貫通して第１の層４と第２の層５との間に形成される。
【００５１】
内部接続材料は半導体材料であることが望ましく、典型的にはＳｅＯＩ基板の薄い層と同じ材料である。
【００５２】
ＳｅＯＩ基板においてたとえば、溝を埋めるためにＳｅＯＩ基板の表面上にアモルファスまたは多結晶シリコンを堆積させる。
【００５３】
代わりに、シリコンの原子層をＡＬＤ（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）によって堆積させても良い。
【００５４】
次に、リソグラフィーマスクがＳｅＯＩ基板の表面上に位置し、マスクは保持することを望まれる領域を覆う。領域に覆われられていない堆積した材料はエッチングされる（図７ａ）。
【００５５】
変形型として（図７ｂ）、リソグラフィーマスクは使用されず、ＲＩＥ（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ）型の局所エッチング工程が施され、基板の表面のすべての堆積された材料が取り除かれている。
【００５６】
堆積される材料はドープされるのが望ましい。よって、接続される領域がどちらもｎ＋型導電性（図１、２）またはどちらもｐ＋型導電性（図３）である場合、堆積される材料はそれぞれｎ＋またはｐ＋型導電性である。
【００５７】
よって方法は２つの経路を要求することに注意されたい：一つはある溝をｎ＋Ｓｉで充填し、もう1つは他の溝をｐ＋Ｓｉで充填することである。よって短絡の危険を回避するためにリソグラフィーマスクを使用することが望ましい。
【００５８】
この点で、金属内部接続の作製は1つの充填されたパスのみを要求することに注意されたい。
【００５９】
変形型として、材料を順番にドープしても良い。接続する２つの領域が同じ導電性のタイプを有する場合、第１の領域、絶縁層および第２の領域に位置する溝の領域は同じタイプのドーピングをなされる。
【００６０】
第１の領域４がＳｅＯＩ基板の全面表面に接続されていない、図８に示す場合、溝の上部領域８および下部領域９は逆の導電性を有し、上部領域と下部領域の境界は第１の領域４上の薄い層１と同じレベルに位置する。よって接続する領域がｐ＋型の場合、溝の下部領域はｐ＋型であり、第１の領域４上の上部領域はｎ＋型であり、接点は薄い単結晶層内に作られる。逆の型のこれら導電性は、示された例においては、上部領域にｎ＋型ドーピングを、下部領域にｐ＋型ドーピングを、注入またはエピタキシによって得ることができる。
【００６１】
本発明はまた、ｐｎ接合型の、逆の型の導電性を有する、接続する第１および第２の領域の図９に示す場合に拡張する。詳細は述べたように、溝内に、逆の導電性型の上部領域８と下部領域９を形成する（上部領域は第１の領域と同じ型、たとえばｎ＋型の導電性を有し、下部領域は第２の領域と同じ型、たとえばｐ＋型の導電性を有する）。溝の上部領域と下部領域の境界はｐｎ接合の位置を定める。この接合は絶縁層と同じレベルになるよう選択されるのが望ましい。
【００６２】
溝がドープされていない半導体材料で充填された場合、第１の領域４および第２の領域５から接触にドーパントが拡散するため、アニーリング工程を施すことができることに注意されたい。第１の領域４および第２の領域５のドーピングのレベルは、接触に向かってドーピングのレベルの希釈を考慮するために、最初は非常に高くなければならない（１０２０のオーダー）。領域４および５が同じ極性の場合、オーミックコンタクトが生成される。逆に、領域４および５が逆にドープされていると、ダイオードが生成される。こうして生成されたダイオードは特に、注入のための４番目のドライブ電極を形成することによってメモリセルのバイポーラトランジスタに関連付けることができ（図３）、よってメモリセルを書き込み、消去のためにより低い電圧で操作することができる。
【特許請求の範囲】
【請求項１】
埋め込み絶縁層（３、ＢＯＸ）によってベース基板（２）から隔離された半導体材料の薄い層（１）を含むＳｅＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板上に作製された半導体デバイスであって、前記デバイスは、前記薄い層内に第１の伝導領域（１、Ｄ１、Ｓ、Ｅ）と、前記ベース基板内に第２の伝導領域（５、ＢＬ、ＳＬ、ＩＬ）とを含み、接触（Ｉ１、Ｉ２、ＩＮ、ＩＰ）は前記絶縁層を貫通して前記第１の領域と前記第２の領域を接続することを特徴とするデバイス。
【請求項２】
前記第１の領域はドレイン領域（Ｄ１）またはソース領域（Ｓ）であり、前記第２の領域は埋め込みビットライン（ＢＬ）または埋め込みソースライン（ＳＬ）に属することを特徴とする請求項１に記載のデバイス。
【請求項３】
前記薄い層に電界効果トランジスタのソース領域とチャネル領域とを含み、前記第１の領域はバイポーラトランジスタの前記エミッター（Ｅ）、前記ソース領域によって形成される前記バイポーラトランジスタの前記ベースおよび前記チャネル領域によって形成されるバイポーラトランジスタの前記コレクタを構成し、前記第２の領域は埋め込み注入ライン（ＩＬ）に属することを特徴とする請求項１に記載のデバイス。
【請求項４】
前記第２の領域はバックコントロールゲート領域であり、前記第１の領域はバックコントロールゲートドライブラインに属することを特徴とする請求項１に記載のデバイス。
【請求項５】
前記接触はドープされた半導体内部接続材料によって形成されることを特徴とする請求項１乃至４のいずれか1項に記載のデバイス。
【請求項６】
前記接触は、前記第１の領域（４）と同じ型の導電性である下部領域（９）を有し、上部領域（８）は逆の型の導電性であることを特徴とする請求項１乃至５のいずれか1項に記載のデバイス。
【請求項７】
前記上部領域と前記下部領域との境界は前記絶縁層と同じレベルに位置することを特徴とする請求項６に記載のデバイス。
【請求項８】
前記上部領域と前記下部領域との境界は前記第１の領域上の前記薄い層と同じレベルに位置することを特徴とする請求項６に記載のデバイス。
【請求項９】
埋め込み絶縁層（３、ＢＯＸ）によってベース基板（２）から隔離された半導体材料の薄い層（１）を含むＳｅＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板上に作製された半導体デバイスを製作するプロセスであって、前記デバイスは、前記薄い層内に第１の伝導領域（１、Ｄ１、Ｓ、Ｅ）と、前記ベース基板内に第２の伝導領域（５、ＢＬ、ＳＬ、ＩＬ）とを含み、接触（Ｉ１、Ｉ２、ＩＮ、ＩＰ）は前記絶縁層を貫通して前記第１の領域と前記第２の領域を接続することを特徴とするプロセス。
【請求項１０】
前記接触を形成するために、
前記半導体基板内に、前記絶縁層を越えて、前記第１の領域を貫通し、前記第２の領域に到達するまで延びている溝（６）を形成するために前記半導体基板をエッチングするステップと、
内部接続材料によって前記溝を充填するステップと
が実行されることを特徴とする請求項９に記載のステップ。
【請求項１１】
前記内部接続材料は事前にドープされた半導体材料であることを特徴とする請求項１０に記載のステップ。
【請求項１２】
前記内部接続材料は半導体材料であり、前記溝内の前記半導体材料にドーピングするステップを更に含むことを特徴とする請求項１１に記載のステップ。
【請求項１３】
前記溝内の前記半導体材料にドーピングするステップは、前記溝内にドーパントを拡散させるアニーリング工程によって実行されることを特徴とする請求項１２に記載のステップ。
【請求項１４】
前記溝の上部領域（８）と下部領域（９）が逆の型にドーピングされていることを特徴とする請求項１１乃至１３のいずれか１項に記載のステップ。
【請求項１５】
前記上部領域と前記下部領域との境界は前記絶縁層と同じレベルに位置することを特徴とする請求項１４に記載のステップ。
【請求項１６】
前記上部領域と前記下部領域との境界は前記第１の領域上の前記薄い層と同じレベルに位置することを特徴とする請求項１４に記載のステップ。
【請求項１】
埋め込み絶縁層（３、ＢＯＸ）によってベース基板（２）から隔離された半導体材料の薄い層（１）を含むＳｅＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板上に作製された半導体デバイスであって、前記デバイスは、前記薄い層内に第１の伝導領域（１、Ｄ１、Ｓ、Ｅ）と、前記ベース基板内に第２の伝導領域（５、ＢＬ、ＳＬ、ＩＬ）とを含み、接触（Ｉ１、Ｉ２、ＩＮ、ＩＰ）は前記絶縁層を貫通して前記第１の領域と前記第２の領域を接続することを特徴とするデバイス。
【請求項２】
前記第１の領域はドレイン領域（Ｄ１）またはソース領域（Ｓ）であり、前記第２の領域は埋め込みビットライン（ＢＬ）または埋め込みソースライン（ＳＬ）に属することを特徴とする請求項１に記載のデバイス。
【請求項３】
前記薄い層に電界効果トランジスタのソース領域とチャネル領域とを含み、前記第１の領域はバイポーラトランジスタの前記エミッター（Ｅ）、前記ソース領域によって形成される前記バイポーラトランジスタの前記ベースおよび前記チャネル領域によって形成されるバイポーラトランジスタの前記コレクタを構成し、前記第２の領域は埋め込み注入ライン（ＩＬ）に属することを特徴とする請求項１に記載のデバイス。
【請求項４】
前記第２の領域はバックコントロールゲート領域であり、前記第１の領域はバックコントロールゲートドライブラインに属することを特徴とする請求項１に記載のデバイス。
【請求項５】
前記接触はドープされた半導体内部接続材料によって形成されることを特徴とする請求項１乃至４のいずれか1項に記載のデバイス。
【請求項６】
前記接触は、前記第１の領域（４）と同じ型の導電性である下部領域（９）を有し、上部領域（８）は逆の型の導電性であることを特徴とする請求項１乃至５のいずれか1項に記載のデバイス。
【請求項７】
前記上部領域と前記下部領域との境界は前記絶縁層と同じレベルに位置することを特徴とする請求項６に記載のデバイス。
【請求項８】
前記上部領域と前記下部領域との境界は前記第１の領域上の前記薄い層と同じレベルに位置することを特徴とする請求項６に記載のデバイス。
【請求項９】
埋め込み絶縁層（３、ＢＯＸ）によってベース基板（２）から隔離された半導体材料の薄い層（１）を含むＳｅＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板上に作製された半導体デバイスを製作するプロセスであって、前記デバイスは、前記薄い層内に第１の伝導領域（１、Ｄ１、Ｓ、Ｅ）と、前記ベース基板内に第２の伝導領域（５、ＢＬ、ＳＬ、ＩＬ）とを含み、接触（Ｉ１、Ｉ２、ＩＮ、ＩＰ）は前記絶縁層を貫通して前記第１の領域と前記第２の領域を接続することを特徴とするプロセス。
【請求項１０】
前記接触を形成するために、
前記半導体基板内に、前記絶縁層を越えて、前記第１の領域を貫通し、前記第２の領域に到達するまで延びている溝（６）を形成するために前記半導体基板をエッチングするステップと、
内部接続材料によって前記溝を充填するステップと
が実行されることを特徴とする請求項９に記載のステップ。
【請求項１１】
前記内部接続材料は事前にドープされた半導体材料であることを特徴とする請求項１０に記載のステップ。
【請求項１２】
前記内部接続材料は半導体材料であり、前記溝内の前記半導体材料にドーピングするステップを更に含むことを特徴とする請求項１１に記載のステップ。
【請求項１３】
前記溝内の前記半導体材料にドーピングするステップは、前記溝内にドーパントを拡散させるアニーリング工程によって実行されることを特徴とする請求項１２に記載のステップ。
【請求項１４】
前記溝の上部領域（８）と下部領域（９）が逆の型にドーピングされていることを特徴とする請求項１１乃至１３のいずれか１項に記載のステップ。
【請求項１５】
前記上部領域と前記下部領域との境界は前記絶縁層と同じレベルに位置することを特徴とする請求項１４に記載のステップ。
【請求項１６】
前記上部領域と前記下部領域との境界は前記第１の領域上の前記薄い層と同じレベルに位置することを特徴とする請求項１４に記載のステップ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７ａ】
【図７ｂ】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７ａ】
【図７ｂ】
【図８】
【図９】
【公開番号】特開２０１１−１５５２５９（Ｐ２０１１−１５５２５９Ａ）
【公開日】平成２３年８月１１日（２０１１．８．１１）
【国際特許分類】
【外国語出願】
【出願番号】特願２０１１−４１４２（Ｐ２０１１−４１４２）
【出願日】平成２３年１月１２日（２０１１．１．１２）
【出願人】（５０７０８８０７１）エス．オー．アイ．テック シリコン オン インシュレータ テクノロジーズ (93)
【Ｆターム（参考）】
【公開日】平成２３年８月１１日（２０１１．８．１１）
【国際特許分類】
【出願番号】特願２０１１−４１４２（Ｐ２０１１−４１４２）
【出願日】平成２３年１月１２日（２０１１．１．１２）
【出願人】（５０７０８８０７１）エス．オー．アイ．テック シリコン オン インシュレータ テクノロジーズ (93)
【Ｆターム（参考）】
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