閾値回路
【課題】閾値回路を低消費電力化する。
【解決手段】閾値回路は、ゲート端子が入力端子INに接続され、ソース端子が電源電位VDDに接続され、ドレイン端子が出力端子OUTに接続された第1のPMOSトランジスタQ1と、第1の端子が第1のPMOSトランジスタQ1のドレイン端子および出力端子OUTに接続され、第2の端子が接地された電流制限部I1と、第1の端子が第1のPMOSトランジスタQ1のドレイン端子および出力端子OUTに接続され、第2の端子が接地された電荷蓄積部C1とから構成される。電流制限部I1の電流値は、サブマイクロアンペア以下に設定される。
【解決手段】閾値回路は、ゲート端子が入力端子INに接続され、ソース端子が電源電位VDDに接続され、ドレイン端子が出力端子OUTに接続された第1のPMOSトランジスタQ1と、第1の端子が第1のPMOSトランジスタQ1のドレイン端子および出力端子OUTに接続され、第2の端子が接地された電流制限部I1と、第1の端子が第1のPMOSトランジスタQ1のドレイン端子および出力端子OUTに接続され、第2の端子が接地された電荷蓄積部C1とから構成される。電流制限部I1の電流値は、サブマイクロアンペア以下に設定される。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、センサノード等に用いる閾値回路に関するものであり、特に閾値回路の低電力化技術に関するものである。
【背景技術】
【0002】
閾値回路が使用される従来のセンサノードシステムの構成を図17に示す(例えば、特許文献1参照)。センサノードシステムは、センサノードチップ50と、受信装置60とから構成される。センサノードチップ50は、計測の対象となる物理量を検知するセンサ素子51と、センサ素子51が検知した信号を例えば増幅して出力するセンサ回路52と、センサ回路52の出力信号を閾値処理して検知データとして出力する閾値回路53と、例えば検知データを圧縮する処理や検知データにチップの識別情報を付加する処理等を行うCPU54と、CPU54のプログラムを記憶するメモリ55と、CPU54から出力される検知データを受信装置60に無線送信する無線部56と、センサノードチップ50の各構成に電力を供給する電源57とを備えている。
【0003】
従来の閾値回路の回路図を図18に示す(例えば、非特許文献1参照)。この閾値回路では、第1、第2のPMOSトランジスタQ100,Q101と第1のNMOSトランジスタQ102とが第1の共通電位VDD(電源電位)と第2の共通電位(接地電位)との間に直列に接続され、各トランジスタQ100,Q101,Q102のゲート端子が共通化されて入力端子INに接続され、第2のPMOSトランジスタQ101のドレイン端子と第1のNMOSトランジスタQ102のドレイン端子との接続点が出力端子OUTに接続されている。そして、第1のPMOSトランジスタQ100のドレイン端子と第2のPMOSトランジスタQ101のソース端子との接続点に第3のPMOSトランジスタQ103のソース端子が接続され、第3のPMOSトランジスタQ103のゲート端子が出力端子OUTに接続され、第3のPMOSトランジスタQ103のドレイン端子が接地電位に接続されている。
【0004】
図18に示した従来の閾値回路の動作を図19に示す入出力特性を用いて説明する。図19では、横軸は入力端子INの電圧V(IN)を示し、縦軸は出力端子OUTの電圧V(OUT)を示している。
まず、入力端子INの電圧V(IN)がLowからHighに遷移した場合について述べる。入力端子INの電圧V(IN)がLowの時、第1のNMOSトランジスタQ102はオフ状態、第1、第2のPMOSトランジスタQ100,Q101はオン状態であり、出力端子OUTの電圧V(OUT)はHighとなる。このとき、第3のPMOSトランジスタQ103はオフ状態である。
【0005】
入力端子INの電圧V(IN)が増加すると、第1のNMOSトランジスタQ102がオン状態となり、入力端子INの電圧V(IN)が第1の閾値電圧Vthhに達すると、出力端子OUTの電圧V(OUT)はLowとなる。第1の閾値電圧Vthhは、第1、第2のPMOSトランジスタQ100,Q101を合わせた駆動力と第1のNMOSトランジスタQ102の駆動力との比率で決まる。
【0006】
次に、入力端子INの電圧V(IN)がHighからLowに遷移した場合について述べる。入力端子INの電圧V(IN)がHighのとき、第1、第2のPMOSトランジスタQ100,Q101はオフ状態、第1のNMOSトランジスタQ102はオン状態であり、第3のPMOSトランジスタQ103はオン状態である。したがって、第1のPMOSトランジスタQ100のドレイン端子と第2のPMOSトランジスタQ101のソース端子との接続点は、接地電位となる。
【0007】
入力端子INの電圧V(IN)が減少して第1、第2のPMOSトランジスタQ100,Q101がオン状態、第1のNMOSトランジスタQ102がオフ状態となることにより、出力端子OUTの電圧V(OUT)が上昇し、第3のPMOSトランジスタQ103がオフ状態に近づく。入力端子INの電圧V(IN)が第2の閾値電圧Vthlに達すると、出力端子OUTの電圧V(OUT)がHighとなる。出力端子OUTの電圧V(OUT)がLowの際に第3のPMOSトランジスタQ103がオン状態であり、第1、第2のPMOSトランジスタQ100,Q101が出力端子OUTの電圧V(OUT)を上昇させるのを妨げることから、第1の閾値電圧Vthhよりも第2の閾値電圧Vthlは小さくなる。
【0008】
このように、図18に示した閾値回路では、入力端子INの電圧V(IN)がLowからHighに遷移する際の閾値電圧Vthhと、入力端子INの電圧V(IN)がHighからLowに遷移する際の閾値電圧Vthlとが異なることにより、入力端子INの電圧V(IN)が閾値電圧付近で変動しても、出力信号にグリッジと呼ばれるノイズが発生しないという特徴を有する。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】特開2004−024551号公報
【非特許文献】
【0010】
【非特許文献1】Sung-Mo Kang,Yusuf Leblebici,「Cmos Digital Integrated Circuits: Analysis and Design」,第2版,William C Brown Pub,1998年9月,p.341−345
【発明の概要】
【発明が解決しようとする課題】
【0011】
図17に示したセンサノードチップに図18に示した閾値回路を適用すると、センサ回路の出力がLowからHighに徐々に遷移する場合に、閾値回路のトランジスタQ100〜Q102に大きな貫通電流が流れ、特に、センサ回路の出力がLowとHighの中間電位を保持した場合にその期間中に大きな電流が流れ続ける。センサノードチップの電源としては一般に電池が使用されているので、閾値回路に大きな貫通電流が流れ続けると、限られたエネルギー源で動作するセンサノードチップの動作時間が短くなってしまうという問題があった。
【0012】
本発明は、上記課題を解決するためになされたもので、閾値回路を低消費電力化することを目的とする。
【課題を解決するための手段】
【0013】
本発明の閾値回路(第1の実施の形態)は、ゲート端子が入力端子に接続され、ソース端子が第1の共通電位に接続され、ドレイン端子が出力端子に接続され、前記入力端子の電圧が所定の論理閾値より低いときにオン状態となり論理閾値より高いときにオフ状態となる第1の第1極性トランジスタと、第1の端子が前記第1の第1極性トランジスタのドレイン端子および前記出力端子に接続され、第2の端子が第2の共通電位に接続され、前記第1の端子から前記第2の端子に流れる電流を制限する電流制限部と、前記第1の第1極性トランジスタのドレイン端子および前記出力端子に接続され、前記第1の第1極性トランジスタがオン状態のときの充電電流により電荷を蓄積する電荷蓄積部とを備え、前記電流制限部の電流値が、サブマイクロアンペア以下に設定されることを特徴とするものである。
また、本発明の閾値回路の1構成例(第2、第3の実施の形態)において、前記電流制限部は、ゲート端子が前記第2の共通電位または前記第2の共通電位から第2極性トランジスタの閾値電圧までの範囲で設定された固定電位に接続され、ドレイン端子が前記第1の第1極性トランジスタのドレイン端子および前記出力端子に接続され、ソース端子が前記第2の共通電位に接続された第1の第2極性トランジスタであることを特徴とするものである。
【0014】
また、本発明の閾値回路の1構成例(第4の実施の形態)において、前記電流制限部は、前記出力端子の電圧に基づいて制御され、前記出力端子の電圧変化に応じて電流値をピコアンペアレベルからマイクロアンペアレベルに増加させることを特徴とするものである。
また、本発明の閾値回路の1構成例(第5の実施の形態)において、前記電流制限部は、ドレイン端子が前記第1の第1極性トランジスタのドレイン端子および前記出力端子に接続され、ソース端子が前記第2の共通電位に接続された第1の第2極性トランジスタと、ゲート端子が前記第1の第1極性トランジスタのドレイン端子および前記出力端子に接続され、ソース端子が前記第1の共通電位に接続され、ドレイン端子が前記第1の第2極性トランジスタのゲート端子に接続された第2の第1極性トランジスタとから構成されることを特徴とするものである。
また、本発明の閾値回路の1構成例(第6の実施の形態)において、前記電流制限部は、前記出力端子の電圧に基づいて前記第1の第2極性トランジスタのゲート端子の電圧を制御する電圧制御電圧源を備え、該電圧制御電圧源は、前記出力端子の電圧変化量よりも小さい電圧変化量で前記第1の第2極性トランジスタのゲート端子の電圧が変化するように制御することを特徴とするものである。
【0015】
また、本発明の閾値回路の1構成例(第7の実施の形態)において、前記電圧制御電圧源は、第1の端子が前記出力端子に接続され、第2の端子が前記第1の第2極性トランジスタのゲート端子に接続された第1の容量素子と、第1の端子が前記第1の第2極性トランジスタのゲート端子に接続され、第2の端子が前記第2の共通電位に接続された第2の容量素子とから構成されることを特徴とするものである。
また、本発明の閾値回路の1構成例(第8の実施の形態)において、前記電圧制御電圧源は、ゲート端子が前記出力端子に接続され、ドレイン端子が前記第1の第2極性トランジスタのゲート端子と前記第2の第1極性トランジスタのドレイン端子との接続点に接続され、ソース端子が前記第2の共通電位に接続された第2の第2極性トランジスタで構成されることを特徴とするものである。
また、本発明の閾値回路の1構成例(第9、第10の実施の形態)において、前記電圧制御電圧源は、ドレイン端子が前記第1の第2極性トランジスタのゲート端子と前記第2の第1極性トランジスタのドレイン端子との接続点に接続され、ソース端子が前記第2の共通電位に接続された第2の第2極性トランジスタと、ゲート端子およびドレイン端子が前記出力端子に接続され、ソース端子が前記第2の第2極性トランジスタのゲート端子に接続された1以上の第3の第2極性トランジスタとから構成されることを特徴とするものである。
【0016】
また、本発明の閾値回路の1構成例(第11の実施の形態)において、前記電圧制御電圧源は、ドレイン端子が前記第1の第2極性トランジスタのゲート端子と前記第2の第1極性トランジスタのドレイン端子との接続点に接続され、ソース端子が前記第2の共通電位に接続された第2の第2極性トランジスタと、ソース端子が前記第2の第2極性トランジスタのゲート端子に接続された第3の第2極性トランジスタと、ゲート端子が前記出力端子に接続され、ドレイン端子が前記第1の共通電位に接続され、ソース端子が前記第3の第2極性トランジスタのゲート端子およびドレイン端子に接続された第4の第2極性トランジスタとから構成されることを特徴とするものである。
また、本発明の閾値回路の1構成例(第12の実施の形態)は、さらに、ゲート端子が前記第1の第2極性トランジスタのゲート端子と前記第2の第1極性トランジスタのドレイン端子との接続点に接続され、ソース端子が前記第1の共通電位に接続され、ドレイン端子が前記第1の第1極性トランジスタのソース端子に接続された第3の第1極性トランジスタを備えることを特徴とするものである。
また、本発明の閾値回路の1構成例(第13の実施の形態)において、前記電圧制御電圧源は、さらに、前記第2の第2極性トランジスタのソース端子と前記第2の共通電位との間に挿入され、ゲート端子が前記出力端子に接続され、ドレイン端子が前記第2の第2極性トランジスタのソース端子に接続され、ソース端子が前記第2の共通電位に接続された第5の第2極性トランジスタを備えることを特徴とするものである。
【0017】
また、本発明の閾値回路の1構成例(第14の実施の形態)は、さらに、前記電流制限部と前記出力端子との間に挿入されたオン状態のトランスファーゲートを備えることを特徴とするものである。
また、本発明の閾値回路の1構成例(第5の実施の形態)は、さらに、初期化時に前記第1の第2極性トランジスタのゲート端子の電圧を前記第2の共通電位にする初期化スイッチを備えることを特徴とするものである。
また、本発明の閾値回路の1構成例(第9、第10の実施の形態)は、さらに、初期化時に前記第2の第2極性トランジスタのゲート端子の電圧を前記第2の共通電位にする初期化スイッチを備えることを特徴とするものである。
また、本発明の閾値回路の1構成例(第11の実施の形態)は、さらに、前記第4の第2極性トランジスタのドレイン端子と前記第1の共通電位との間に挿入され、初期化時にオフ状態となり定常時にオン状態となるスイッチを備えることを特徴とするものである。
【発明の効果】
【0018】
本発明によれば、閾値回路を、ゲート端子が入力端子に接続され、ソース端子が第1の共通電位に接続され、ドレイン端子が出力端子に接続され、入力端子の電圧が所定の論理閾値より低いときにオン状態となり論理閾値より高いときにオフ状態となる第1の第1極性トランジスタと、第1の端子が第1の第1極性トランジスタのドレイン端子および出力端子に接続され、第2の端子が第2の共通電位に接続され、第1の端子から第2の端子に流れる電流を制限する電流制限部と、第1の第1極性トランジスタのドレイン端子および出力端子に接続され、第1の第1極性トランジスタがオン状態のときの充電電流により電荷を蓄積する電荷蓄積部とから構成し、電流制限部の電流値を、サブマイクロアンペア以下に設定することにより、入力端子の電圧が第1の共通電位と第2の共通電位との中間電位に保持されたとしても、電流制限部の電流をサブマイクロアンペア以下に設定することで、閾値回路の貫通電流を抑制することができ、閾値回路を低消費電力化することができる。その結果、本発明の閾値回路を用いれば、センサノードチップの消費電力をナノワットレベルの極限まで低減することができる。したがって、センサノードチップの電源部の発電量を大きくする必要がなく、発電機構の体積を小さくすることができる。そのため、センサノードチップの小型化が達成され、いままでサイズの制約で埋め込むことができなかった物や人の部分にもセンサノードチップを埋め込むことができる。さらには、センサノードシステムを用いたユビキタスネットワークサービスの範囲を広げることができ、ユーザの利便性を高めたサービスを提供することができ、効果大である。
【0019】
また、本発明では、電流制限部を、ゲート端子が第2の共通電位または第2の共通電位から第2極性トランジスタの閾値電圧までの範囲で設定された固定電位に接続され、ドレイン端子が第1の第1極性トランジスタのドレイン端子および出力端子に接続され、ソース端子が第2の共通電位に接続された第1の第2極性トランジスタから構成することにより、第1の第2極性トランジスタのゲート端子を第2の共通電位に接続した場合には閾値回路の貫通電流をピコアンペア程度に低減することができ、第1の第2極性トランジスタのゲート端子の電位を第2極性トランジスタの閾値電圧までの範囲で第2の共通電位より大きくした場合には閾値処理を高速化することができる。
【0020】
また、本発明では、電流制限部が、出力端子の電圧に基づいて制御され、出力端子の電圧変化に応じて電流値を増加させることにより、閾値回路の貫通電流を低減する効果を維持したまま、閾値処理を高速化することができる。
【0021】
また、本発明では、電流制限部に、出力端子の電圧に基づいて第1の第2極性トランジスタのゲート端子の電圧を制御する電圧制御電圧源を設け、電圧制御電圧源が、出力端子の電圧変化量よりも小さい電圧変化量で第1の第2極性トランジスタのゲート端子の電圧が変化するように制御することにより、閾値回路の論理閾値の低下を抑えることができ、入力端子の電圧の範囲が高い場合でも、閾値処理の動作が可能となる。
【0022】
また、本発明では、電圧制御電圧源を、ゲート端子が出力端子に接続され、ドレイン端子が第1の第2極性トランジスタのゲート端子と第2の第1極性トランジスタのドレイン端子との接続点に接続され、ソース端子が第2の共通電位に接続された第2の第2極性トランジスタで構成することにより、第2の第2極性トランジスタにより第1の第2極性トランジスタのゲート端子の電圧変化を小さく抑えることができるので、閾値回路の論理閾値の低下を抑えることができ、入力端子の電圧の範囲が高い場合でも、閾値処理の動作が可能となる。
【0023】
また、本発明では、電圧制御電圧源を、ドレイン端子が第1の第2極性トランジスタのゲート端子と第2の第1極性トランジスタのドレイン端子との接続点に接続され、ソース端子が第2の共通電位に接続された第2の第2極性トランジスタと、ゲート端子およびドレイン端子が出力端子に接続され、ソース端子が第2の第2極性トランジスタのゲート端子に接続された1以上の第3の第2極性トランジスタとから構成することにより、電荷蓄積部からの電荷の放電時間が長い場合でも、放電時間を短くすることができ、出力端子の電圧がHighからLowに遷移する時間を短くすることができる。
【0024】
また、本発明では、さらに、ゲート端子が第1の第2極性トランジスタのゲート端子と第2の第1極性トランジスタのドレイン端子との接続点に接続され、ソース端子が第1の共通電位に接続され、ドレイン端子が第1の第1極性トランジスタのソース端子に接続された第3の第1極性トランジスタを設けることにより、入力端子の電圧が上昇したときに閾値回路の論理閾値付近で保持され、第1の第1極性トランジスタが不完全なオフ状態となって電荷蓄積部の電荷の放電が進まない場合でも、電荷蓄積部の電荷の放電を進めて、出力端子の電圧をHighからLowへ速やかに遷移させることができ、閾値処理の誤動作を防止することができる。
【0025】
また、本発明では、電圧制御電圧源に、さらに、第2の第2極性トランジスタのソース端子と第2の共通電位との間に挿入され、ゲート端子が出力端子に接続され、ドレイン端子が第2の第2極性トランジスタのソース端子に接続され、ソース端子が第2の共通電位に接続された第5の第2極性トランジスタを設けることにより、閾値処理動作後に第2の第2極性トランジスタと第2の第1極性トランジスタとを流れる電流を抑制することができ、閾値回路を低消費電力化することができる。
【0026】
また、本発明では、さらに、電流制限部と出力端子との間にオン状態のトランスファーゲートを設けることにより、第1の第2極性トランジスタのドレイン端子の寄生容量を電荷蓄積部から切り離すことができるため、電荷蓄積部の電荷の放電時間を短くすることができ、出力端子の電圧がHighからLowに遷移する時間を短くすることができる。
【0027】
また、本発明では、さらに、初期化時に第1の第2極性トランジスタのゲート端子の電圧を第2の共通電位にする初期化スイッチを設けることにより、閾値回路を初期化することができる。
【0028】
また、本発明では、さらに、初期化時に第2の第2極性トランジスタのゲート端子の電圧を第2の共通電位にする初期化スイッチを設けることにより、閾値回路を初期化することができる。
【0029】
また、本発明は、さらに、第4の第2極性トランジスタのドレイン端子と第1の共通電位との間に、初期化時にオフ状態となり定常時にオン状態となるスイッチを設けることにより、第4の第2極性トランジスタのドレイン端子の寄生容量を出力端子から切り離すことができるため、電荷蓄積部の電荷の放電時間を短くすることができ、出力端子の電圧がHighからLowに遷移する時間を短くすることができる。
【図面の簡単な説明】
【0030】
【図1】本発明の第1の実施の形態に係る閾値回路の構成を示す回路図である。
【図2】本発明の第2の実施の形態に係る閾値回路の構成を示す回路図である。
【図3】本発明の第3の実施の形態に係る閾値回路の構成を示す回路図である。
【図4】本発明の第4の実施の形態に係る閾値回路の構成を示す回路図である。
【図5】本発明の第5の実施の形態に係る閾値回路の構成を示す回路図である。
【図6】本発明の第6の実施の形態に係る閾値回路の構成を示す回路図である。
【図7】本発明の第7の実施の形態に係る閾値回路の構成を示す回路図である。
【図8】本発明の第8の実施の形態に係る閾値回路の構成を示す回路図である。
【図9】本発明の第9の実施の形態に係る閾値回路の構成を示す回路図である。
【図10】本発明の第10の実施の形態に係る閾値回路の構成を示す回路図である。
【図11】本発明の第11の実施の形態に係る閾値回路の構成を示す回路図である。
【図12】本発明の第12の実施の形態に係る閾値回路の構成を示す回路図である。
【図13】本発明の第13の実施の形態に係る閾値回路の構成を示す回路図である。
【図14】本発明の第14の実施の形態に係る閾値回路の構成を示す回路図である。
【図15】本発明の第15の実施の形態に係る閾値回路の構成を示す回路図である。
【図16】本発明の第16の実施の形態に係る閾値回路の構成を示す回路図である。
【図17】従来のセンサノードシステムの構成を示すブロック図である。
【図18】従来の閾値回路の構成を示す回路図である。
【図19】図18の閾値回路の入出力特性を示す図である。
【発明を実施するための形態】
【0031】
[第1の実施の形態]
以下、本発明の実施の形態について図面を参照して説明する。図1は本発明の第1の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、ゲート端子が入力端子INに接続され、ソース端子が電源電位VDDに接続され、ドレイン端子が出力端子OUTに接続された第1のPMOSトランジスタQ1と、第1の端子が第1のPMOSトランジスタQ1のドレイン端子および出力端子OUTに接続され、第2の端子が接地された電流制限部I1と、第1の端子が第1のPMOSトランジスタQ1のドレイン端子および出力端子OUTに接続され、第2の端子が接地された電荷蓄積部C1とから構成される。電流制限部I1としては、サブマイクロアンペア以下の電流を流す電流源が使用され、電荷蓄積部C1としては、容量素子が使用される。なお、サブマイクロアンペア以下の電流とは、100nA以下の電流のことを意味する。
【0032】
本実施の形態の動作を説明する。図17に示したセンサノードチップ50に本実施の形態の閾値回路を適用する場合、センサノードチップ50の初期化時に入力端子INの電圧はLowとなり、第1のPMOSトランジスタQ1がオン状態となり、電荷蓄積部C1に電荷が充電され、出力端子OUTの電圧がHighとなる。
【0033】
センサノードチップ50のセンサ回路52の出力電圧がLowから増加して入力端子INの電圧が上昇すると、第1のPMOSトランジスタQ1はオフ状態に近付いてくる。ここで、第1のPMOSトランジスタQ1の閾値電圧をVthとすると、電流制限部I1の電流をサブマイクロアンペア程度に設定した場合、入力端子INの電圧が(VDD−Vth)付近の電圧に到達したところで第1のPMOSトランジスタQ1のソース−ドレイン間電流が電流制限部I1の電流よりも小さくなり、電荷蓄積部C1に充電された電荷が電流制限部I1へ流れ始める。これにより、出力端子OUTの電圧が低下し、電荷蓄積部C1の容量値と電流制限部I1の電流値とで決まる放電時間の後、出力端子OUTの電圧はLowとなる。こうして、(VDD−Vth)を論理閾値とした閾値処理の動作が行われることになる。入力端子INの電圧がHighからLowに遷移すると、第1のPMOSトランジスタQ1がオン状態となり、出力端子OUTの電圧がLowからHighに遷移することは言うまでもない。
【0034】
以上のように、本実施の形態では、電荷蓄積部C1に蓄積した電荷の引き抜きを電流制限部I1によりサブマイクロアンペア以下の電流値の大きさで行うようにした。図18に示した従来の閾値回路では、入力端子INの電圧が電源電位VDDと接地電位との中間電位に保持された場合に、トランジスタQ100〜Q102に数十マイクロアンペアの貫通電流が流れてしまう。これに対して、本実施の形態では、入力端子INの電圧が電源電位VDDと接地電位との中間電位のときに第1のPMOSトランジスタQ1と電流制限部I1とを流れる貫通電流を、電流制限部I1で設定したサブマイクロアンペア以下の電流に低減することができる。したがって、本実施の形態の閾値回路を用いれば、閾値回路を搭載するセンサノードチップの電力をナノワットレベルの極限まで低減することができる。
【0035】
[第2の実施の形態]
次に、本発明の第2の実施の形態について説明する。図2は本発明の第2の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、第1のPMOSトランジスタQ1と、電荷蓄積部C1と、ゲート端子およびソース端子が接地され、ドレイン端子が第1のPMOSトランジスタQ1のドレイン端子および出力端子OUTに接続された第1のNMOSトランジスタQ2とから構成される。
【0036】
本実施の形態は、第1の実施の形態の電流制限部I1の代わりに、電流制限部として第1のNMOSトランジスタQ2を用いたものである。本実施の形態では、入力端子INの電圧が電源電位VDDと接地電位との中間電位のときに第1のPMOSトランジスタQ1と第1のNMOSトランジスタQ2とを流れる貫通電流を、第1のNMOSトランジスタQ2のリーク電流の大きさに設定することができ、従来の閾値回路の数十マイクロアンペアの貫通電流に比べて、貫通電流をピコアンペア程度に低減することができる。
【0037】
[第3の実施の形態]
次に、本発明の第3の実施の形態について説明する。図3は本発明の第3の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、第1のPMOSトランジスタQ1と、電荷蓄積部C1と、ゲート端子が固定電位端子REFに接続され、ソース端子が接地され、ドレイン端子が第1のPMOSトランジスタQ1のドレイン端子および出力端子OUTに接続された第1のNMOSトランジスタQ3とから構成される。
【0038】
本実施の形態では、固定電位端子REFの電圧、すなわち電流制限部を構成する第1のNMOSトランジスタQ3のゲート電圧を、接地電位からNMOSトランジスタの閾値電圧までの範囲で任意に調整することにより、電流制限部の電流を、ピコアンペアからサブマイクロアンペアの範囲で任意に調整することができる。本実施の形態では、電流制限部の電流をサブマイクロアンペア程度に設定することにより、第2の実施の形態に比べて電荷蓄積部C1の放電時間を短くすることができ、入力端子INの電圧がLowからHighに遷移するのに応じて出力端子OUTの電圧がHighからLowに遷移する時間を短くすることができるので、閾値処理を高速に行うことができる。
【0039】
[第4の実施の形態]
次に、本発明の第4の実施の形態について説明する。図4は本発明の第4の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、第1のPMOSトランジスタQ1と、電荷蓄積部C1と、第1の端子が第1のPMOSトランジスタQ1のドレイン端子および出力端子OUTに接続され、第2の端子が接地され、電流制御端子が第1のPMOSトランジスタQ1のドレイン端子および出力端子OUTに接続された電流制限部I2とから構成される。
【0040】
本実施の形態は、電流制限部I2の電流を出力端子OUTの電圧により制御し、出力端子OUTの電圧の下降に従って電流制限部I2の電流が大きくなるようにする点が第1の実施の形態と異なる。本実施の形態では、入力端子INの電圧が上昇して第1のPMOSトランジスタQ1がオフ状態に近づくまでは電荷蓄積部C1の放電を第1の実施の形態と同等のサブマイクロアンペア程度の小さな電流で行い、入力端子INの電圧が十分に高くなって第1のPMOSトランジスタQ1がオフ状態となった時点の電流制限部I2の電流をサブマイクロアンペアよりも大きくすることで、第1の実施の形態の貫通電流を低減する効果を維持したまま、閾値処理の動作を高速化することができる。
【0041】
[第5の実施の形態]
次に、本発明の第5の実施の形態について説明する。図5は本発明の第5の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、第1のPMOSトランジスタQ1と、電荷蓄積部C1と、ドレイン端子が第1のPMOSトランジスタQ1のドレイン端子および出力端子OUTに接続され、ソース端子が接地された第1のNMOSトランジスタQ4と、ゲート端子が第1のPMOSトランジスタQ1のドレイン端子および出力端子OUTに接続され、ソース端子が電源電位VDDに接続され、ドレイン端子が第1のNMOSトランジスタQ4のゲート端子に接続された第2のPMOSトランジスタQ5と、第1の端子が第1のNMOSトランジスタQ4のゲート端子と第2のPMOSトランジスタQ5のドレイン端子との接続点に接続され、第2の端子が接地され、制御端子が初期化端子RSTに接続されたスイッチSW1とから構成される。
【0042】
本実施の形態は、第4の実施の形態の電流制限部I2を、第1のNMOSトランジスタQ4と第2のPMOSトランジスタQ5とスイッチSW1とから構成し、第1のNMOSトランジスタQ4のゲート端子の電圧を、スイッチSW1と第2のPMOSトランジスタQ5で制御するものである。
【0043】
本実施の形態の動作について説明する。センサノードの初期化時に図示しない制御回路から初期化端子RSTに与えられる初期化信号によりスイッチSW1がオン状態となり、第1のNMOSトランジスタQ4のゲート端子が接地電位となって、第1のNMOSトランジスタQ4がオフ状態となる。このとき、電流制限部の電流は第1のNMOSトランジスタQ4のリーク電流に設定されることになる。その後、制御回路はスイッチSW1をオフ状態にし、閾値回路は入力信号待ちの状態となる。
【0044】
第1の実施の形態で説明したとおり、入力端子INの電圧がLowからHighへ上昇すると、第1のPMOSトランジスタQ1はオフ状態に近付き、出力端子OUTの電圧がHighからLowへ下降する。出力端子OUTの電圧が下降するにつれて第2のPMOSトランジスタQ5がオン状態に近付き、第1のNMOSトランジスタQ4のゲート電圧が上昇する。これにより、第1のNMOSトランジスタQ4の電流が増加するので、電荷蓄積部C1の電荷の放電時間を短くすることができ、出力端子OUTの電圧がHighからLowに遷移する時間を短くすることができる。すなわち、本実施の形態では、第2の実施の形態の貫通電流を低減する効果を維持したまま、閾値処理を高速化することができる。
【0045】
[第6の実施の形態]
次に、本発明の第6の実施の形態について説明する。図6は本発明の第6の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、第1のPMOSトランジスタQ1と、電荷蓄積部C1と、第1のNMOSトランジスタQ4と、第2のPMOSトランジスタQ5と、第1の端子が第1のNMOSトランジスタQ4のゲート端子と第2のPMOSトランジスタQ5のドレイン端子との接続点に接続され、第2の端子が接地され、制御端子が出力端子OUTに接続された電圧制御電圧源V1とから構成される。
【0046】
本実施の形態は、第4の実施の形態の電流制限部I2を、第1のNMOSトランジスタQ4と第2のPMOSトランジスタQ5と電圧制御電圧源V1とから構成し、第1のNMOSトランジスタQ4のゲート端子の電圧を、電圧制御電圧源V1と第2のPMOSトランジスタQ5で制御するものである。本実施の形態は、第1のNMOSトランジスタQ4のゲート端子の電圧を、電圧制御電圧源V1で制御する点が第5の実施の形態と異なる。
【0047】
第1の実施の形態で説明したとおり、入力端子INの電圧がLowのとき、第1のPMOSトランジスタQ1がオン状態となり、出力端子OUTの電圧がHighとなる。このとき、電圧制御電圧源V1は第1のNMOSトランジスタQ4のゲート端子を接地電位とする。これにより、電流制限部の電流は第1のNMOSトランジスタQ4のリーク電流に設定される。
【0048】
次に、入力端子INの電圧がLowからHighへ上昇すると、第1のPMOSトランジスタQ1はオフ状態に近付き、出力端子OUTの電圧がHighからLowへ下降する。出力端子OUTの電圧が下降するにつれて第2のPMOSトランジスタQ5がオン状態に近付き、第1のNMOSトランジスタQ4のゲート電圧が上昇する。このとき、電圧制御電圧源V1は、出力端子OUTのHighからLowへの電圧変化量よりも小さい電圧変化量で第1のNMOSトランジスタQ4のゲート電圧が上昇するように制御する。
【0049】
以上のように、本実施の形態では、出力端子OUTの電圧が上昇する際に第1のNMOSトランジスタQ4のゲート端子が接地電位から上昇する電圧変化量を、第5の実施の形態に比べて小さく抑えることができる。その結果、第5の実施の形態に比べて閾値回路の論理閾値の低下を抑えることができる。これにより、本実施の形態では、入力端子INの電圧の範囲、すなわち図17に示したセンサ回路52の出力電圧の範囲が高い場合でも、閾値処理の動作が可能となる。
【0050】
[第7の実施の形態]
次に、本発明の第7の実施の形態について説明する。図7は本発明の第7の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、第1のPMOSトランジスタQ1と、電荷蓄積部C1と、第1のNMOSトランジスタQ4と、第2のPMOSトランジスタQ5と、スイッチSW1と、第1の端子が出力端子OUTに接続され、第2の端子が第1のNMOSトランジスタQ4のゲート端子に接続された第1の容量素子C2と、第1の端子が第1のNMOSトランジスタQ4のゲート端子に接続され、第2の端子が接地された第2の容量素子C3とから構成される。
【0051】
本実施の形態は、第6の実施の形態の電圧制御電圧源V1を、スイッチSW1と第1の容量素子C2と第2の容量素子C3とから構成したものである。
本実施の形態では、第5の実施の形態で説明したようにセンサノードの初期化時にスイッチSW1をオン状態にした後、スイッチSW1をオフ状態にする。センサノードの初期化後、入力端子INの電圧がLowからHighへ上昇すると、出力端子OUTの電圧がHighからLowへ下降する。出力端子OUTの電圧が下降するにつれて第2のPMOSトランジスタQ5がオン状態に近付き、第1のNMOSトランジスタQ4のゲート電圧が上昇する。このとき、第1のNMOSトランジスタQ4のゲート端子の電圧は、出力端子OUTと接地との間の電位を容量素子C2と容量素子C3で容量分割した電圧となるように制御される。
【0052】
こうして、本実施の形態では、出力端子OUTの電圧が上昇する際に第1のNMOSトランジスタQ4のゲート端子が接地電位から上昇する電圧変化量を小さく抑えることができ、第6の実施の形態と同様の効果を得ることができる。
【0053】
[第8の実施の形態]
次に、本発明の第8の実施の形態について説明する。図8は本発明の第8の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、第1のPMOSトランジスタQ1と、電荷蓄積部C1と、第1のNMOSトランジスタQ4と、第2のPMOSトランジスタQ5と、ゲート端子が出力端子OUTに接続され、ドレイン端子が第1のNMOSトランジスタQ4のゲート端子と第2のPMOSトランジスタQ5のドレイン端子との接続点に接続され、ソース端子が接地された第2のNMOSトランジスタQ6とから構成される。
【0054】
本実施の形態は、第6の実施の形態の電圧制御電圧源V1を、第2のNMOSトランジスタQ6で構成したものである。
第1の実施の形態で説明したとおり、入力端子INの電圧がLowのとき、出力端子OUTの電圧がHighとなるので、第2のNMOSトランジスタQ6がオン状態となり、第1のNMOSトランジスタQ4のゲート端子は接地電位となる。
【0055】
次に、入力端子INの電圧がLowからHighへ上昇すると、出力端子OUTの電圧がHighからLowへ下降し、出力端子OUTの電圧が下降するにつれて第1のNMOSトランジスタQ4のゲート電圧が上昇する。このとき、第2のNMOSトランジスタQ6は、出力端子OUTの電圧が下降するにつれてオフ状態に近づくが、完全にオフ状態になるまでは第1のNMOSトランジスタQ4のゲート端子の電圧上昇を抑える働きをする。
【0056】
本実施の形態では、第2のNMOSトランジスタQ6により第1のNMOSトランジスタQ4のゲート端子の電圧変化を小さく抑えることができるので、第6の実施の形態と同様の効果を得ることができる。
【0057】
[第9の実施の形態]
次に、本発明の第9の実施の形態について説明する。図9は本発明の第9の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、第1のPMOSトランジスタQ1と、電荷蓄積部C1と、第1のNMOSトランジスタQ4と、第2のPMOSトランジスタQ5と、ドレイン端子が第1のNMOSトランジスタQ4のゲート端子と第2のPMOSトランジスタQ5のドレイン端子との接続点に接続され、ソース端子が接地された第2のNMOSトランジスタQ6と、ゲート端子およびドレイン端子が出力端子OUTに接続され、ソース端子が第2のNMOSトランジスタQ6のゲート端子に接続された第3のNMOSトランジスタQ7と、第1の端子が第2のNMOSトランジスタQ6のゲート端子に接続され、第2の端子が接地され、制御端子が初期化端子RSTに接続されたスイッチSW2とから構成される。
【0058】
本実施の形態は、第2のNMOSトランジスタQ6のゲート端子と出力端子OUTとの間に、ダイオード接続した第3のNMOSトランジスタQ7を挿入した点が第8の実施の形態と異なる。
本実施の形態では、第5の実施の形態と同様にセンサノードの初期化時に図示しない制御回路から初期化端子RSTに与えられる初期化信号によりスイッチSW2をオン状態にした後、スイッチSW2をオフ状態にする。
【0059】
第8の実施の形態で説明したとおり、入力端子INの電圧がLowからHighへ上昇すると、出力端子OUTの電圧がHighからLowへ下降し、出力端子OUTの電圧が下降するにつれて第1のNMOSトランジスタQ4のゲート電圧が上昇する。本実施の形態では、出力端子OUTの電圧から第3のNMOSトランジスタQ7の閾値電圧分だけ小さくした電圧を、第2のNMOSトランジスタQ6のゲート電圧としているため、第8の実施の形態に比べて第1のNMOSトランジスタQ4のゲート電圧を大きくすることができる。その結果、本実施の形態では、電荷蓄積部C1からの電荷の放電時間が長い場合でも、第8の実施の形態と比べて放電時間を短くすることができ、出力端子OUTの電圧がHighからLowに遷移する時間を短くすることができる。
【0060】
[第10の実施の形態]
次に、本発明の第10の実施の形態について説明する。図10は本発明の第10の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、第1のPMOSトランジスタQ1と、電荷蓄積部C1と、第1のNMOSトランジスタQ4と、第2のPMOSトランジスタQ5と、第2のNMOSトランジスタQ6と、ソース端子が第2のNMOSトランジスタQ6のゲート端子に接続された第3のNMOSトランジスタQ7と、ゲート端子およびドレイン端子が出力端子OUTに接続され、ソース端子が第3のNMOSトランジスタQ7のゲート端子およびドレイン端子に接続された第4のNMOSトランジスタQ8と、スイッチSW2とから構成される。
【0061】
本実施の形態は、第2のNMOSトランジスタQ6のゲート端子と出力端子OUTとの間に、ダイオード接続した第3のNMOSトランジスタQ7に加えて、さらにダイオード接続した第4のNMOSトランジスタQ8を挿入した点が第9の実施の形態と異なる。
本実施の形態では、出力端子OUTの電圧から、第3、第4のNMOSトランジスタQ7,Q8の閾値電圧を合わせた電圧分だけ小さくした電圧を、第2のNMOSトランジスタQ6のゲート電圧としているため、第9の実施の形態に比べて第1のNMOSトランジスタQ4のゲート電圧を大きくすることができる。その結果、本実施の形態では、電荷蓄積部C1からの電荷の放電時間が長い場合でも、第9の実施の形態と比べて放電時間を短くすることができ、出力端子OUTの電圧がHighからLowに遷移する時間を短くすることができる。
【0062】
[第11の実施の形態]
次に、本発明の第11の実施の形態について説明する。図11は本発明の第11の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、第1のPMOSトランジスタQ1と、電荷蓄積部C1と、第1のNMOSトランジスタQ4と、第2のPMOSトランジスタQ5と、第2のNMOSトランジスタQ6と、第3のNMOSトランジスタQ7と、ゲート端子が出力端子OUTに接続され、ソース端子が第3のNMOSトランジスタQ7のゲート端子およびドレイン端子に接続された第4のNMOSトランジスタQ9と、スイッチSW2と、第1の端子が電源電位VDDに接続され、第2の端子が第4のNMOSトランジスタQ9のドレイン端子に接続され、制御端子が定常化端子RSTNに接続されたスイッチSW3とから構成される。
【0063】
本実施の形態は、第4のNMOSトランジスタQ9のドレイン端子を第2のスイッチSW3を介して電源電位VDDに接続した点が第10の実施の形態と異なる。
本実施の形態では、センサノードの初期化時に図示しない制御回路から初期化端子RSTに与えられる初期化信号によりスイッチSW2をオン状態にすると同時に、スイッチSW3をオフ状態にする。続いて、入力端子INの電位が定常状態となった後に、制御回路はスイッチSW2をオフ状態にすると同時に、定常化端子RSTNに定常化信号を与えることによりスイッチSW3をオン状態にして、閾値回路を入力信号待ちの状態とする。
【0064】
以上のような構成とすることで、本実施の形態では、第4のNMOSトランジスタQ9のドレイン端子の寄生容量を出力端子OUTから切り離すことができるため、電荷蓄積部C1の電荷の放電時間を短くすることができ、出力端子OUTの電圧がHighからLowに遷移する時間を短くすることができる。
【0065】
[第12の実施の形態]
次に、本発明の第12の実施の形態について説明する。図12は本発明の第12の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、第1のPMOSトランジスタQ1と、電荷蓄積部C1と、第1のNMOSトランジスタQ4と、第2のPMOSトランジスタQ5と、第2のNMOSトランジスタQ6と、第3のNMOSトランジスタQ7と、第4のNMOSトランジスタQ9と、ゲート端子が第1のNMOSトランジスタQ4のゲート端子と第2のPMOSトランジスタQ5のドレイン端子との接続点に接続され、ソース端子が電源電位VDDに接続され、ドレイン端子が第1のPMOSトランジスタQ1のソース端子に接続された第3のPMOSトランジスタQ10と、スイッチSW2,SW3とから構成される。
【0066】
本実施の形態は、第1のPMOSトランジスタQ1のソース端子と電源電位VDDとの間に第3のPMOSトランジスタQ10を挿入し、第3のPMOSトランジスタQ10のゲート端子を第1のNMOSトランジスタQ4のゲート端子の電圧で制御する点が第11の実施の形態と異なる。
【0067】
本実施の形態では、入力端子INの電圧がLowから上昇したときに閾値回路の論理閾値付近で保持され、第1のPMOSトランジスタQ1が不完全なオフ状態となって電荷蓄積部C1の電荷の放電が進まない場合でも、出力端子OUTの少しの電圧低下で第3のPMOSトランジスタQ10がオフ状態となり、第1のPMOSトランジスタQ1がオフになった状態と同じ状態にできるので、電荷蓄積部C1の電荷の放電を進めて、出力端子OUTの電圧をHighからLowへ速やかに遷移させることができ、閾値処理の誤動作を防止することができる。
【0068】
[第13の実施の形態]
次に、本発明の第13の実施の形態について説明する。図13は本発明の第13の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、第1のPMOSトランジスタQ1と、電荷蓄積部C1と、第1のNMOSトランジスタQ4と、第2のPMOSトランジスタQ5と、第2のNMOSトランジスタQ6と、第3のNMOSトランジスタQ7と、第4のNMOSトランジスタQ9と、第3のPMOSトランジスタQ10と、ゲート端子が出力端子OUTに接続され、ドレイン端子が第2のNMOSトランジスタQ6のソース端子に接続され、ソース端子が接地された第5のNMOSトランジスタQ11と、スイッチSW1,SW2,SW3とから構成される。
【0069】
本実施の形態は、第1のNMOSトランジスタQ4のゲート端子の電圧を制御する第2のNMOSトランジスタQ6のソース端子と接地電位との間に第5のNMOSトランジスタQ11を挿入し、第5のNMOSトランジスタQ11のゲート端子の電圧を出力端子OUTの電圧で制御する点と、第5の実施の形態と同様に第1のNMOSトランジスタQ4のゲート端子を初期化するためのスイッチSW1を備える点が第12の実施の形態と異なる。
【0070】
本実施の形態では、入力端子INの電圧がLowからHighに遷移するのに応じて出力端子OUTの電圧がHighからLowに遷移したときに第5のNMOSトランジスタQ11がオフ状態になるので、閾値処理動作後に第2のNMOSトランジスタQ6と第2のPMOSトランジスタQ5とを流れる電流を抑制することができ、閾値回路を低消費電力化することができる。
【0071】
[第14の実施の形態]
次に、本発明の第14の実施の形態について説明する。図14は本発明の第14の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、第1のPMOSトランジスタQ1と、電荷蓄積部C1と、第1のNMOSトランジスタQ4と、第2のPMOSトランジスタQ5と、第2のNMOSトランジスタQ6と、第3のNMOSトランジスタQ7と、第4のNMOSトランジスタQ9と、第3のPMOSトランジスタQ10と、第5のNMOSトランジスタQ11と、第1のNMOSトランジスタQ4のドレイン端子と出力端子OUTとの間に挿入されたトランスファーゲートT1と、スイッチSW1,SW2,SW3とから構成される。
【0072】
本実施の形態は、第1のNMOSトランジスタQ4のドレイン端子と出力端子OUTとの間にオン状態のトランスファーゲートT1を挿入している点が第13の実施の形態と異なる。つまり、トランスファーゲートT1は、NMOSトランジスタQ12とPMOSトランジスタQ13とからなり、NMOSトランジスタQ12のゲート端子が電源電位VDDに接続され、PMOSトランジスタQ13のゲート端子が接地されている。そして、NMOSトランジスタQ12のドレイン端子とPMOSトランジスタQ13のソース端子とが出力端子OUTに接続され、NMOSトランジスタQ12のソース端子とPMOSトランジスタQ13のドレイン端子とが第1のNMOSトランジスタQ4のドレイン端子に接続されている。トランスファーゲートT1は、電源電位VDDが供給されている間は常時オン状態となっている。
【0073】
第1のNMOSトランジスタQ4のドレイン端子の寄生容量が大きいと電荷蓄積部C1の電荷の放電時間が長くなってしまうが、本実施の形態では、第1のNMOSトランジスタQ4のドレイン端子と出力端子OUTとの間にトランスファーゲートT1を挿入したことにより、第1のNMOSトランジスタQ4のドレイン端子の寄生容量が、出力端子OUTに接続されている電荷蓄積部C1から切り離されるため、電荷蓄積部C1の電荷の放電時間を短くすることができ、出力端子OUTの電圧がHighからLowに遷移する時間を短くすることができる。
【0074】
[第15の実施の形態]
次に、本発明の第15の実施の形態について説明する。図15は本発明の第15の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、第1のPMOSトランジスタQ1と、電荷蓄積部C1と、第1のNMOSトランジスタQ4と、第2のPMOSトランジスタQ5と、第2のNMOSトランジスタQ6と、第3のNMOSトランジスタQ7と、第4のNMOSトランジスタQ9と、第3のPMOSトランジスタQ10と、第5のNMOSトランジスタQ11と、トランスファーゲートT1と、スイッチSW1,SW2,SW3と、第1の端子が電源電位VDDに接続され、第2の端子が出力端子OUTに接続され、制御端子が初期化端子RSTに接続されたスイッチSW4とから構成される。
【0075】
本実施の形態は、出力端子OUTに初期化のためのスイッチSW4を備える点が第14の実施の形態と異なる。
第1〜第14の実施の形態では、センサノードの初期化時に入力端子INの電圧が完全なLowにならず、電源電位VDDと接地電位との中間的な電位となってしまう場合、第1のPMOSトランジスタQ1が不完全なオン状態となって出力端子OUTの電圧がHighにならないことがある。
【0076】
これに対して、本実施の形態では、初期化時に図示しない制御回路から初期化端子RSTに与えられる初期化信号によりスイッチSW4がオン状態となるので、入力端子INの電圧が完全なLowになっていない場合でも、出力端子OUTの電圧をHighにすることができ、出力端子OUTを初期化することができる。その後、制御回路はスイッチSW1,SW2,SW4をオフ状態にすると同時に、スイッチSW3をオン状態にして、閾値回路を入力信号待ちの状態とする。
【0077】
[第16の実施の形態]
次に、本発明の第16の実施の形態について説明する。図16は本発明の第16の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、第1のPMOSトランジスタQ1と、電荷蓄積部C1と、第1のNMOSトランジスタQ4と、第2のPMOSトランジスタQ5と、第2のNMOSトランジスタQ6と、第3のNMOSトランジスタQ7と、第4のNMOSトランジスタQ9と、第3のPMOSトランジスタQ10と、第5のNMOSトランジスタQ11と、トランスファーゲートT1と、スイッチSW1,SW2,SW3,SW4と、電荷蓄積部C1と出力端子OUTとの間に挿入されたバッファ回路BUFF1とから構成される。
【0078】
本実施の形態は、入力ゲート容量が最小サイズのトランジスタのゲート容量値(100fF以下)であるバッファ回路BUFF1を出力端子OUTに備える点が第15の実施の形態と異なる。
本実施の形態では、出力端子OUTの負荷容量が大きい場合でも、バッファ回路BUFF1を用いることで、電荷蓄積部C1の電荷の放電時間を短くすることができ、出力端子OUTの電圧がHighからLowに遷移する時間を短くすることができる。
【0079】
なお、第1〜第16の実施の形態では、閾値回路をセンサノードに適用する例について説明しているが、これに限るものではなく、本発明をセンサノード以外に適用することも可能である。
【産業上の利用可能性】
【0080】
本発明は、センサノード等に用いる閾値回路に適用することができる。
【符号の説明】
【0081】
Q1,Q5,Q10…PMOSトランジスタ、Q2,Q3,Q4,Q6,Q7,Q8,Q9,Q11…NMOSトランジスタ、I1,I2…電流制限部、C1…電荷蓄積部、C2,C3…容量素子、SW1,SW2,SW3,SW4…スイッチ、V1…電圧制御電圧源、T1…トランスファーゲート、BUFF1…バッファ回路、IN…入力端子、OUT…出力端子、RST…初期化端子、RSTN…定常化端子。
【技術分野】
【0001】
本発明は、センサノード等に用いる閾値回路に関するものであり、特に閾値回路の低電力化技術に関するものである。
【背景技術】
【0002】
閾値回路が使用される従来のセンサノードシステムの構成を図17に示す(例えば、特許文献1参照)。センサノードシステムは、センサノードチップ50と、受信装置60とから構成される。センサノードチップ50は、計測の対象となる物理量を検知するセンサ素子51と、センサ素子51が検知した信号を例えば増幅して出力するセンサ回路52と、センサ回路52の出力信号を閾値処理して検知データとして出力する閾値回路53と、例えば検知データを圧縮する処理や検知データにチップの識別情報を付加する処理等を行うCPU54と、CPU54のプログラムを記憶するメモリ55と、CPU54から出力される検知データを受信装置60に無線送信する無線部56と、センサノードチップ50の各構成に電力を供給する電源57とを備えている。
【0003】
従来の閾値回路の回路図を図18に示す(例えば、非特許文献1参照)。この閾値回路では、第1、第2のPMOSトランジスタQ100,Q101と第1のNMOSトランジスタQ102とが第1の共通電位VDD(電源電位)と第2の共通電位(接地電位)との間に直列に接続され、各トランジスタQ100,Q101,Q102のゲート端子が共通化されて入力端子INに接続され、第2のPMOSトランジスタQ101のドレイン端子と第1のNMOSトランジスタQ102のドレイン端子との接続点が出力端子OUTに接続されている。そして、第1のPMOSトランジスタQ100のドレイン端子と第2のPMOSトランジスタQ101のソース端子との接続点に第3のPMOSトランジスタQ103のソース端子が接続され、第3のPMOSトランジスタQ103のゲート端子が出力端子OUTに接続され、第3のPMOSトランジスタQ103のドレイン端子が接地電位に接続されている。
【0004】
図18に示した従来の閾値回路の動作を図19に示す入出力特性を用いて説明する。図19では、横軸は入力端子INの電圧V(IN)を示し、縦軸は出力端子OUTの電圧V(OUT)を示している。
まず、入力端子INの電圧V(IN)がLowからHighに遷移した場合について述べる。入力端子INの電圧V(IN)がLowの時、第1のNMOSトランジスタQ102はオフ状態、第1、第2のPMOSトランジスタQ100,Q101はオン状態であり、出力端子OUTの電圧V(OUT)はHighとなる。このとき、第3のPMOSトランジスタQ103はオフ状態である。
【0005】
入力端子INの電圧V(IN)が増加すると、第1のNMOSトランジスタQ102がオン状態となり、入力端子INの電圧V(IN)が第1の閾値電圧Vthhに達すると、出力端子OUTの電圧V(OUT)はLowとなる。第1の閾値電圧Vthhは、第1、第2のPMOSトランジスタQ100,Q101を合わせた駆動力と第1のNMOSトランジスタQ102の駆動力との比率で決まる。
【0006】
次に、入力端子INの電圧V(IN)がHighからLowに遷移した場合について述べる。入力端子INの電圧V(IN)がHighのとき、第1、第2のPMOSトランジスタQ100,Q101はオフ状態、第1のNMOSトランジスタQ102はオン状態であり、第3のPMOSトランジスタQ103はオン状態である。したがって、第1のPMOSトランジスタQ100のドレイン端子と第2のPMOSトランジスタQ101のソース端子との接続点は、接地電位となる。
【0007】
入力端子INの電圧V(IN)が減少して第1、第2のPMOSトランジスタQ100,Q101がオン状態、第1のNMOSトランジスタQ102がオフ状態となることにより、出力端子OUTの電圧V(OUT)が上昇し、第3のPMOSトランジスタQ103がオフ状態に近づく。入力端子INの電圧V(IN)が第2の閾値電圧Vthlに達すると、出力端子OUTの電圧V(OUT)がHighとなる。出力端子OUTの電圧V(OUT)がLowの際に第3のPMOSトランジスタQ103がオン状態であり、第1、第2のPMOSトランジスタQ100,Q101が出力端子OUTの電圧V(OUT)を上昇させるのを妨げることから、第1の閾値電圧Vthhよりも第2の閾値電圧Vthlは小さくなる。
【0008】
このように、図18に示した閾値回路では、入力端子INの電圧V(IN)がLowからHighに遷移する際の閾値電圧Vthhと、入力端子INの電圧V(IN)がHighからLowに遷移する際の閾値電圧Vthlとが異なることにより、入力端子INの電圧V(IN)が閾値電圧付近で変動しても、出力信号にグリッジと呼ばれるノイズが発生しないという特徴を有する。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】特開2004−024551号公報
【非特許文献】
【0010】
【非特許文献1】Sung-Mo Kang,Yusuf Leblebici,「Cmos Digital Integrated Circuits: Analysis and Design」,第2版,William C Brown Pub,1998年9月,p.341−345
【発明の概要】
【発明が解決しようとする課題】
【0011】
図17に示したセンサノードチップに図18に示した閾値回路を適用すると、センサ回路の出力がLowからHighに徐々に遷移する場合に、閾値回路のトランジスタQ100〜Q102に大きな貫通電流が流れ、特に、センサ回路の出力がLowとHighの中間電位を保持した場合にその期間中に大きな電流が流れ続ける。センサノードチップの電源としては一般に電池が使用されているので、閾値回路に大きな貫通電流が流れ続けると、限られたエネルギー源で動作するセンサノードチップの動作時間が短くなってしまうという問題があった。
【0012】
本発明は、上記課題を解決するためになされたもので、閾値回路を低消費電力化することを目的とする。
【課題を解決するための手段】
【0013】
本発明の閾値回路(第1の実施の形態)は、ゲート端子が入力端子に接続され、ソース端子が第1の共通電位に接続され、ドレイン端子が出力端子に接続され、前記入力端子の電圧が所定の論理閾値より低いときにオン状態となり論理閾値より高いときにオフ状態となる第1の第1極性トランジスタと、第1の端子が前記第1の第1極性トランジスタのドレイン端子および前記出力端子に接続され、第2の端子が第2の共通電位に接続され、前記第1の端子から前記第2の端子に流れる電流を制限する電流制限部と、前記第1の第1極性トランジスタのドレイン端子および前記出力端子に接続され、前記第1の第1極性トランジスタがオン状態のときの充電電流により電荷を蓄積する電荷蓄積部とを備え、前記電流制限部の電流値が、サブマイクロアンペア以下に設定されることを特徴とするものである。
また、本発明の閾値回路の1構成例(第2、第3の実施の形態)において、前記電流制限部は、ゲート端子が前記第2の共通電位または前記第2の共通電位から第2極性トランジスタの閾値電圧までの範囲で設定された固定電位に接続され、ドレイン端子が前記第1の第1極性トランジスタのドレイン端子および前記出力端子に接続され、ソース端子が前記第2の共通電位に接続された第1の第2極性トランジスタであることを特徴とするものである。
【0014】
また、本発明の閾値回路の1構成例(第4の実施の形態)において、前記電流制限部は、前記出力端子の電圧に基づいて制御され、前記出力端子の電圧変化に応じて電流値をピコアンペアレベルからマイクロアンペアレベルに増加させることを特徴とするものである。
また、本発明の閾値回路の1構成例(第5の実施の形態)において、前記電流制限部は、ドレイン端子が前記第1の第1極性トランジスタのドレイン端子および前記出力端子に接続され、ソース端子が前記第2の共通電位に接続された第1の第2極性トランジスタと、ゲート端子が前記第1の第1極性トランジスタのドレイン端子および前記出力端子に接続され、ソース端子が前記第1の共通電位に接続され、ドレイン端子が前記第1の第2極性トランジスタのゲート端子に接続された第2の第1極性トランジスタとから構成されることを特徴とするものである。
また、本発明の閾値回路の1構成例(第6の実施の形態)において、前記電流制限部は、前記出力端子の電圧に基づいて前記第1の第2極性トランジスタのゲート端子の電圧を制御する電圧制御電圧源を備え、該電圧制御電圧源は、前記出力端子の電圧変化量よりも小さい電圧変化量で前記第1の第2極性トランジスタのゲート端子の電圧が変化するように制御することを特徴とするものである。
【0015】
また、本発明の閾値回路の1構成例(第7の実施の形態)において、前記電圧制御電圧源は、第1の端子が前記出力端子に接続され、第2の端子が前記第1の第2極性トランジスタのゲート端子に接続された第1の容量素子と、第1の端子が前記第1の第2極性トランジスタのゲート端子に接続され、第2の端子が前記第2の共通電位に接続された第2の容量素子とから構成されることを特徴とするものである。
また、本発明の閾値回路の1構成例(第8の実施の形態)において、前記電圧制御電圧源は、ゲート端子が前記出力端子に接続され、ドレイン端子が前記第1の第2極性トランジスタのゲート端子と前記第2の第1極性トランジスタのドレイン端子との接続点に接続され、ソース端子が前記第2の共通電位に接続された第2の第2極性トランジスタで構成されることを特徴とするものである。
また、本発明の閾値回路の1構成例(第9、第10の実施の形態)において、前記電圧制御電圧源は、ドレイン端子が前記第1の第2極性トランジスタのゲート端子と前記第2の第1極性トランジスタのドレイン端子との接続点に接続され、ソース端子が前記第2の共通電位に接続された第2の第2極性トランジスタと、ゲート端子およびドレイン端子が前記出力端子に接続され、ソース端子が前記第2の第2極性トランジスタのゲート端子に接続された1以上の第3の第2極性トランジスタとから構成されることを特徴とするものである。
【0016】
また、本発明の閾値回路の1構成例(第11の実施の形態)において、前記電圧制御電圧源は、ドレイン端子が前記第1の第2極性トランジスタのゲート端子と前記第2の第1極性トランジスタのドレイン端子との接続点に接続され、ソース端子が前記第2の共通電位に接続された第2の第2極性トランジスタと、ソース端子が前記第2の第2極性トランジスタのゲート端子に接続された第3の第2極性トランジスタと、ゲート端子が前記出力端子に接続され、ドレイン端子が前記第1の共通電位に接続され、ソース端子が前記第3の第2極性トランジスタのゲート端子およびドレイン端子に接続された第4の第2極性トランジスタとから構成されることを特徴とするものである。
また、本発明の閾値回路の1構成例(第12の実施の形態)は、さらに、ゲート端子が前記第1の第2極性トランジスタのゲート端子と前記第2の第1極性トランジスタのドレイン端子との接続点に接続され、ソース端子が前記第1の共通電位に接続され、ドレイン端子が前記第1の第1極性トランジスタのソース端子に接続された第3の第1極性トランジスタを備えることを特徴とするものである。
また、本発明の閾値回路の1構成例(第13の実施の形態)において、前記電圧制御電圧源は、さらに、前記第2の第2極性トランジスタのソース端子と前記第2の共通電位との間に挿入され、ゲート端子が前記出力端子に接続され、ドレイン端子が前記第2の第2極性トランジスタのソース端子に接続され、ソース端子が前記第2の共通電位に接続された第5の第2極性トランジスタを備えることを特徴とするものである。
【0017】
また、本発明の閾値回路の1構成例(第14の実施の形態)は、さらに、前記電流制限部と前記出力端子との間に挿入されたオン状態のトランスファーゲートを備えることを特徴とするものである。
また、本発明の閾値回路の1構成例(第5の実施の形態)は、さらに、初期化時に前記第1の第2極性トランジスタのゲート端子の電圧を前記第2の共通電位にする初期化スイッチを備えることを特徴とするものである。
また、本発明の閾値回路の1構成例(第9、第10の実施の形態)は、さらに、初期化時に前記第2の第2極性トランジスタのゲート端子の電圧を前記第2の共通電位にする初期化スイッチを備えることを特徴とするものである。
また、本発明の閾値回路の1構成例(第11の実施の形態)は、さらに、前記第4の第2極性トランジスタのドレイン端子と前記第1の共通電位との間に挿入され、初期化時にオフ状態となり定常時にオン状態となるスイッチを備えることを特徴とするものである。
【発明の効果】
【0018】
本発明によれば、閾値回路を、ゲート端子が入力端子に接続され、ソース端子が第1の共通電位に接続され、ドレイン端子が出力端子に接続され、入力端子の電圧が所定の論理閾値より低いときにオン状態となり論理閾値より高いときにオフ状態となる第1の第1極性トランジスタと、第1の端子が第1の第1極性トランジスタのドレイン端子および出力端子に接続され、第2の端子が第2の共通電位に接続され、第1の端子から第2の端子に流れる電流を制限する電流制限部と、第1の第1極性トランジスタのドレイン端子および出力端子に接続され、第1の第1極性トランジスタがオン状態のときの充電電流により電荷を蓄積する電荷蓄積部とから構成し、電流制限部の電流値を、サブマイクロアンペア以下に設定することにより、入力端子の電圧が第1の共通電位と第2の共通電位との中間電位に保持されたとしても、電流制限部の電流をサブマイクロアンペア以下に設定することで、閾値回路の貫通電流を抑制することができ、閾値回路を低消費電力化することができる。その結果、本発明の閾値回路を用いれば、センサノードチップの消費電力をナノワットレベルの極限まで低減することができる。したがって、センサノードチップの電源部の発電量を大きくする必要がなく、発電機構の体積を小さくすることができる。そのため、センサノードチップの小型化が達成され、いままでサイズの制約で埋め込むことができなかった物や人の部分にもセンサノードチップを埋め込むことができる。さらには、センサノードシステムを用いたユビキタスネットワークサービスの範囲を広げることができ、ユーザの利便性を高めたサービスを提供することができ、効果大である。
【0019】
また、本発明では、電流制限部を、ゲート端子が第2の共通電位または第2の共通電位から第2極性トランジスタの閾値電圧までの範囲で設定された固定電位に接続され、ドレイン端子が第1の第1極性トランジスタのドレイン端子および出力端子に接続され、ソース端子が第2の共通電位に接続された第1の第2極性トランジスタから構成することにより、第1の第2極性トランジスタのゲート端子を第2の共通電位に接続した場合には閾値回路の貫通電流をピコアンペア程度に低減することができ、第1の第2極性トランジスタのゲート端子の電位を第2極性トランジスタの閾値電圧までの範囲で第2の共通電位より大きくした場合には閾値処理を高速化することができる。
【0020】
また、本発明では、電流制限部が、出力端子の電圧に基づいて制御され、出力端子の電圧変化に応じて電流値を増加させることにより、閾値回路の貫通電流を低減する効果を維持したまま、閾値処理を高速化することができる。
【0021】
また、本発明では、電流制限部に、出力端子の電圧に基づいて第1の第2極性トランジスタのゲート端子の電圧を制御する電圧制御電圧源を設け、電圧制御電圧源が、出力端子の電圧変化量よりも小さい電圧変化量で第1の第2極性トランジスタのゲート端子の電圧が変化するように制御することにより、閾値回路の論理閾値の低下を抑えることができ、入力端子の電圧の範囲が高い場合でも、閾値処理の動作が可能となる。
【0022】
また、本発明では、電圧制御電圧源を、ゲート端子が出力端子に接続され、ドレイン端子が第1の第2極性トランジスタのゲート端子と第2の第1極性トランジスタのドレイン端子との接続点に接続され、ソース端子が第2の共通電位に接続された第2の第2極性トランジスタで構成することにより、第2の第2極性トランジスタにより第1の第2極性トランジスタのゲート端子の電圧変化を小さく抑えることができるので、閾値回路の論理閾値の低下を抑えることができ、入力端子の電圧の範囲が高い場合でも、閾値処理の動作が可能となる。
【0023】
また、本発明では、電圧制御電圧源を、ドレイン端子が第1の第2極性トランジスタのゲート端子と第2の第1極性トランジスタのドレイン端子との接続点に接続され、ソース端子が第2の共通電位に接続された第2の第2極性トランジスタと、ゲート端子およびドレイン端子が出力端子に接続され、ソース端子が第2の第2極性トランジスタのゲート端子に接続された1以上の第3の第2極性トランジスタとから構成することにより、電荷蓄積部からの電荷の放電時間が長い場合でも、放電時間を短くすることができ、出力端子の電圧がHighからLowに遷移する時間を短くすることができる。
【0024】
また、本発明では、さらに、ゲート端子が第1の第2極性トランジスタのゲート端子と第2の第1極性トランジスタのドレイン端子との接続点に接続され、ソース端子が第1の共通電位に接続され、ドレイン端子が第1の第1極性トランジスタのソース端子に接続された第3の第1極性トランジスタを設けることにより、入力端子の電圧が上昇したときに閾値回路の論理閾値付近で保持され、第1の第1極性トランジスタが不完全なオフ状態となって電荷蓄積部の電荷の放電が進まない場合でも、電荷蓄積部の電荷の放電を進めて、出力端子の電圧をHighからLowへ速やかに遷移させることができ、閾値処理の誤動作を防止することができる。
【0025】
また、本発明では、電圧制御電圧源に、さらに、第2の第2極性トランジスタのソース端子と第2の共通電位との間に挿入され、ゲート端子が出力端子に接続され、ドレイン端子が第2の第2極性トランジスタのソース端子に接続され、ソース端子が第2の共通電位に接続された第5の第2極性トランジスタを設けることにより、閾値処理動作後に第2の第2極性トランジスタと第2の第1極性トランジスタとを流れる電流を抑制することができ、閾値回路を低消費電力化することができる。
【0026】
また、本発明では、さらに、電流制限部と出力端子との間にオン状態のトランスファーゲートを設けることにより、第1の第2極性トランジスタのドレイン端子の寄生容量を電荷蓄積部から切り離すことができるため、電荷蓄積部の電荷の放電時間を短くすることができ、出力端子の電圧がHighからLowに遷移する時間を短くすることができる。
【0027】
また、本発明では、さらに、初期化時に第1の第2極性トランジスタのゲート端子の電圧を第2の共通電位にする初期化スイッチを設けることにより、閾値回路を初期化することができる。
【0028】
また、本発明では、さらに、初期化時に第2の第2極性トランジスタのゲート端子の電圧を第2の共通電位にする初期化スイッチを設けることにより、閾値回路を初期化することができる。
【0029】
また、本発明は、さらに、第4の第2極性トランジスタのドレイン端子と第1の共通電位との間に、初期化時にオフ状態となり定常時にオン状態となるスイッチを設けることにより、第4の第2極性トランジスタのドレイン端子の寄生容量を出力端子から切り離すことができるため、電荷蓄積部の電荷の放電時間を短くすることができ、出力端子の電圧がHighからLowに遷移する時間を短くすることができる。
【図面の簡単な説明】
【0030】
【図1】本発明の第1の実施の形態に係る閾値回路の構成を示す回路図である。
【図2】本発明の第2の実施の形態に係る閾値回路の構成を示す回路図である。
【図3】本発明の第3の実施の形態に係る閾値回路の構成を示す回路図である。
【図4】本発明の第4の実施の形態に係る閾値回路の構成を示す回路図である。
【図5】本発明の第5の実施の形態に係る閾値回路の構成を示す回路図である。
【図6】本発明の第6の実施の形態に係る閾値回路の構成を示す回路図である。
【図7】本発明の第7の実施の形態に係る閾値回路の構成を示す回路図である。
【図8】本発明の第8の実施の形態に係る閾値回路の構成を示す回路図である。
【図9】本発明の第9の実施の形態に係る閾値回路の構成を示す回路図である。
【図10】本発明の第10の実施の形態に係る閾値回路の構成を示す回路図である。
【図11】本発明の第11の実施の形態に係る閾値回路の構成を示す回路図である。
【図12】本発明の第12の実施の形態に係る閾値回路の構成を示す回路図である。
【図13】本発明の第13の実施の形態に係る閾値回路の構成を示す回路図である。
【図14】本発明の第14の実施の形態に係る閾値回路の構成を示す回路図である。
【図15】本発明の第15の実施の形態に係る閾値回路の構成を示す回路図である。
【図16】本発明の第16の実施の形態に係る閾値回路の構成を示す回路図である。
【図17】従来のセンサノードシステムの構成を示すブロック図である。
【図18】従来の閾値回路の構成を示す回路図である。
【図19】図18の閾値回路の入出力特性を示す図である。
【発明を実施するための形態】
【0031】
[第1の実施の形態]
以下、本発明の実施の形態について図面を参照して説明する。図1は本発明の第1の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、ゲート端子が入力端子INに接続され、ソース端子が電源電位VDDに接続され、ドレイン端子が出力端子OUTに接続された第1のPMOSトランジスタQ1と、第1の端子が第1のPMOSトランジスタQ1のドレイン端子および出力端子OUTに接続され、第2の端子が接地された電流制限部I1と、第1の端子が第1のPMOSトランジスタQ1のドレイン端子および出力端子OUTに接続され、第2の端子が接地された電荷蓄積部C1とから構成される。電流制限部I1としては、サブマイクロアンペア以下の電流を流す電流源が使用され、電荷蓄積部C1としては、容量素子が使用される。なお、サブマイクロアンペア以下の電流とは、100nA以下の電流のことを意味する。
【0032】
本実施の形態の動作を説明する。図17に示したセンサノードチップ50に本実施の形態の閾値回路を適用する場合、センサノードチップ50の初期化時に入力端子INの電圧はLowとなり、第1のPMOSトランジスタQ1がオン状態となり、電荷蓄積部C1に電荷が充電され、出力端子OUTの電圧がHighとなる。
【0033】
センサノードチップ50のセンサ回路52の出力電圧がLowから増加して入力端子INの電圧が上昇すると、第1のPMOSトランジスタQ1はオフ状態に近付いてくる。ここで、第1のPMOSトランジスタQ1の閾値電圧をVthとすると、電流制限部I1の電流をサブマイクロアンペア程度に設定した場合、入力端子INの電圧が(VDD−Vth)付近の電圧に到達したところで第1のPMOSトランジスタQ1のソース−ドレイン間電流が電流制限部I1の電流よりも小さくなり、電荷蓄積部C1に充電された電荷が電流制限部I1へ流れ始める。これにより、出力端子OUTの電圧が低下し、電荷蓄積部C1の容量値と電流制限部I1の電流値とで決まる放電時間の後、出力端子OUTの電圧はLowとなる。こうして、(VDD−Vth)を論理閾値とした閾値処理の動作が行われることになる。入力端子INの電圧がHighからLowに遷移すると、第1のPMOSトランジスタQ1がオン状態となり、出力端子OUTの電圧がLowからHighに遷移することは言うまでもない。
【0034】
以上のように、本実施の形態では、電荷蓄積部C1に蓄積した電荷の引き抜きを電流制限部I1によりサブマイクロアンペア以下の電流値の大きさで行うようにした。図18に示した従来の閾値回路では、入力端子INの電圧が電源電位VDDと接地電位との中間電位に保持された場合に、トランジスタQ100〜Q102に数十マイクロアンペアの貫通電流が流れてしまう。これに対して、本実施の形態では、入力端子INの電圧が電源電位VDDと接地電位との中間電位のときに第1のPMOSトランジスタQ1と電流制限部I1とを流れる貫通電流を、電流制限部I1で設定したサブマイクロアンペア以下の電流に低減することができる。したがって、本実施の形態の閾値回路を用いれば、閾値回路を搭載するセンサノードチップの電力をナノワットレベルの極限まで低減することができる。
【0035】
[第2の実施の形態]
次に、本発明の第2の実施の形態について説明する。図2は本発明の第2の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、第1のPMOSトランジスタQ1と、電荷蓄積部C1と、ゲート端子およびソース端子が接地され、ドレイン端子が第1のPMOSトランジスタQ1のドレイン端子および出力端子OUTに接続された第1のNMOSトランジスタQ2とから構成される。
【0036】
本実施の形態は、第1の実施の形態の電流制限部I1の代わりに、電流制限部として第1のNMOSトランジスタQ2を用いたものである。本実施の形態では、入力端子INの電圧が電源電位VDDと接地電位との中間電位のときに第1のPMOSトランジスタQ1と第1のNMOSトランジスタQ2とを流れる貫通電流を、第1のNMOSトランジスタQ2のリーク電流の大きさに設定することができ、従来の閾値回路の数十マイクロアンペアの貫通電流に比べて、貫通電流をピコアンペア程度に低減することができる。
【0037】
[第3の実施の形態]
次に、本発明の第3の実施の形態について説明する。図3は本発明の第3の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、第1のPMOSトランジスタQ1と、電荷蓄積部C1と、ゲート端子が固定電位端子REFに接続され、ソース端子が接地され、ドレイン端子が第1のPMOSトランジスタQ1のドレイン端子および出力端子OUTに接続された第1のNMOSトランジスタQ3とから構成される。
【0038】
本実施の形態では、固定電位端子REFの電圧、すなわち電流制限部を構成する第1のNMOSトランジスタQ3のゲート電圧を、接地電位からNMOSトランジスタの閾値電圧までの範囲で任意に調整することにより、電流制限部の電流を、ピコアンペアからサブマイクロアンペアの範囲で任意に調整することができる。本実施の形態では、電流制限部の電流をサブマイクロアンペア程度に設定することにより、第2の実施の形態に比べて電荷蓄積部C1の放電時間を短くすることができ、入力端子INの電圧がLowからHighに遷移するのに応じて出力端子OUTの電圧がHighからLowに遷移する時間を短くすることができるので、閾値処理を高速に行うことができる。
【0039】
[第4の実施の形態]
次に、本発明の第4の実施の形態について説明する。図4は本発明の第4の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、第1のPMOSトランジスタQ1と、電荷蓄積部C1と、第1の端子が第1のPMOSトランジスタQ1のドレイン端子および出力端子OUTに接続され、第2の端子が接地され、電流制御端子が第1のPMOSトランジスタQ1のドレイン端子および出力端子OUTに接続された電流制限部I2とから構成される。
【0040】
本実施の形態は、電流制限部I2の電流を出力端子OUTの電圧により制御し、出力端子OUTの電圧の下降に従って電流制限部I2の電流が大きくなるようにする点が第1の実施の形態と異なる。本実施の形態では、入力端子INの電圧が上昇して第1のPMOSトランジスタQ1がオフ状態に近づくまでは電荷蓄積部C1の放電を第1の実施の形態と同等のサブマイクロアンペア程度の小さな電流で行い、入力端子INの電圧が十分に高くなって第1のPMOSトランジスタQ1がオフ状態となった時点の電流制限部I2の電流をサブマイクロアンペアよりも大きくすることで、第1の実施の形態の貫通電流を低減する効果を維持したまま、閾値処理の動作を高速化することができる。
【0041】
[第5の実施の形態]
次に、本発明の第5の実施の形態について説明する。図5は本発明の第5の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、第1のPMOSトランジスタQ1と、電荷蓄積部C1と、ドレイン端子が第1のPMOSトランジスタQ1のドレイン端子および出力端子OUTに接続され、ソース端子が接地された第1のNMOSトランジスタQ4と、ゲート端子が第1のPMOSトランジスタQ1のドレイン端子および出力端子OUTに接続され、ソース端子が電源電位VDDに接続され、ドレイン端子が第1のNMOSトランジスタQ4のゲート端子に接続された第2のPMOSトランジスタQ5と、第1の端子が第1のNMOSトランジスタQ4のゲート端子と第2のPMOSトランジスタQ5のドレイン端子との接続点に接続され、第2の端子が接地され、制御端子が初期化端子RSTに接続されたスイッチSW1とから構成される。
【0042】
本実施の形態は、第4の実施の形態の電流制限部I2を、第1のNMOSトランジスタQ4と第2のPMOSトランジスタQ5とスイッチSW1とから構成し、第1のNMOSトランジスタQ4のゲート端子の電圧を、スイッチSW1と第2のPMOSトランジスタQ5で制御するものである。
【0043】
本実施の形態の動作について説明する。センサノードの初期化時に図示しない制御回路から初期化端子RSTに与えられる初期化信号によりスイッチSW1がオン状態となり、第1のNMOSトランジスタQ4のゲート端子が接地電位となって、第1のNMOSトランジスタQ4がオフ状態となる。このとき、電流制限部の電流は第1のNMOSトランジスタQ4のリーク電流に設定されることになる。その後、制御回路はスイッチSW1をオフ状態にし、閾値回路は入力信号待ちの状態となる。
【0044】
第1の実施の形態で説明したとおり、入力端子INの電圧がLowからHighへ上昇すると、第1のPMOSトランジスタQ1はオフ状態に近付き、出力端子OUTの電圧がHighからLowへ下降する。出力端子OUTの電圧が下降するにつれて第2のPMOSトランジスタQ5がオン状態に近付き、第1のNMOSトランジスタQ4のゲート電圧が上昇する。これにより、第1のNMOSトランジスタQ4の電流が増加するので、電荷蓄積部C1の電荷の放電時間を短くすることができ、出力端子OUTの電圧がHighからLowに遷移する時間を短くすることができる。すなわち、本実施の形態では、第2の実施の形態の貫通電流を低減する効果を維持したまま、閾値処理を高速化することができる。
【0045】
[第6の実施の形態]
次に、本発明の第6の実施の形態について説明する。図6は本発明の第6の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、第1のPMOSトランジスタQ1と、電荷蓄積部C1と、第1のNMOSトランジスタQ4と、第2のPMOSトランジスタQ5と、第1の端子が第1のNMOSトランジスタQ4のゲート端子と第2のPMOSトランジスタQ5のドレイン端子との接続点に接続され、第2の端子が接地され、制御端子が出力端子OUTに接続された電圧制御電圧源V1とから構成される。
【0046】
本実施の形態は、第4の実施の形態の電流制限部I2を、第1のNMOSトランジスタQ4と第2のPMOSトランジスタQ5と電圧制御電圧源V1とから構成し、第1のNMOSトランジスタQ4のゲート端子の電圧を、電圧制御電圧源V1と第2のPMOSトランジスタQ5で制御するものである。本実施の形態は、第1のNMOSトランジスタQ4のゲート端子の電圧を、電圧制御電圧源V1で制御する点が第5の実施の形態と異なる。
【0047】
第1の実施の形態で説明したとおり、入力端子INの電圧がLowのとき、第1のPMOSトランジスタQ1がオン状態となり、出力端子OUTの電圧がHighとなる。このとき、電圧制御電圧源V1は第1のNMOSトランジスタQ4のゲート端子を接地電位とする。これにより、電流制限部の電流は第1のNMOSトランジスタQ4のリーク電流に設定される。
【0048】
次に、入力端子INの電圧がLowからHighへ上昇すると、第1のPMOSトランジスタQ1はオフ状態に近付き、出力端子OUTの電圧がHighからLowへ下降する。出力端子OUTの電圧が下降するにつれて第2のPMOSトランジスタQ5がオン状態に近付き、第1のNMOSトランジスタQ4のゲート電圧が上昇する。このとき、電圧制御電圧源V1は、出力端子OUTのHighからLowへの電圧変化量よりも小さい電圧変化量で第1のNMOSトランジスタQ4のゲート電圧が上昇するように制御する。
【0049】
以上のように、本実施の形態では、出力端子OUTの電圧が上昇する際に第1のNMOSトランジスタQ4のゲート端子が接地電位から上昇する電圧変化量を、第5の実施の形態に比べて小さく抑えることができる。その結果、第5の実施の形態に比べて閾値回路の論理閾値の低下を抑えることができる。これにより、本実施の形態では、入力端子INの電圧の範囲、すなわち図17に示したセンサ回路52の出力電圧の範囲が高い場合でも、閾値処理の動作が可能となる。
【0050】
[第7の実施の形態]
次に、本発明の第7の実施の形態について説明する。図7は本発明の第7の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、第1のPMOSトランジスタQ1と、電荷蓄積部C1と、第1のNMOSトランジスタQ4と、第2のPMOSトランジスタQ5と、スイッチSW1と、第1の端子が出力端子OUTに接続され、第2の端子が第1のNMOSトランジスタQ4のゲート端子に接続された第1の容量素子C2と、第1の端子が第1のNMOSトランジスタQ4のゲート端子に接続され、第2の端子が接地された第2の容量素子C3とから構成される。
【0051】
本実施の形態は、第6の実施の形態の電圧制御電圧源V1を、スイッチSW1と第1の容量素子C2と第2の容量素子C3とから構成したものである。
本実施の形態では、第5の実施の形態で説明したようにセンサノードの初期化時にスイッチSW1をオン状態にした後、スイッチSW1をオフ状態にする。センサノードの初期化後、入力端子INの電圧がLowからHighへ上昇すると、出力端子OUTの電圧がHighからLowへ下降する。出力端子OUTの電圧が下降するにつれて第2のPMOSトランジスタQ5がオン状態に近付き、第1のNMOSトランジスタQ4のゲート電圧が上昇する。このとき、第1のNMOSトランジスタQ4のゲート端子の電圧は、出力端子OUTと接地との間の電位を容量素子C2と容量素子C3で容量分割した電圧となるように制御される。
【0052】
こうして、本実施の形態では、出力端子OUTの電圧が上昇する際に第1のNMOSトランジスタQ4のゲート端子が接地電位から上昇する電圧変化量を小さく抑えることができ、第6の実施の形態と同様の効果を得ることができる。
【0053】
[第8の実施の形態]
次に、本発明の第8の実施の形態について説明する。図8は本発明の第8の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、第1のPMOSトランジスタQ1と、電荷蓄積部C1と、第1のNMOSトランジスタQ4と、第2のPMOSトランジスタQ5と、ゲート端子が出力端子OUTに接続され、ドレイン端子が第1のNMOSトランジスタQ4のゲート端子と第2のPMOSトランジスタQ5のドレイン端子との接続点に接続され、ソース端子が接地された第2のNMOSトランジスタQ6とから構成される。
【0054】
本実施の形態は、第6の実施の形態の電圧制御電圧源V1を、第2のNMOSトランジスタQ6で構成したものである。
第1の実施の形態で説明したとおり、入力端子INの電圧がLowのとき、出力端子OUTの電圧がHighとなるので、第2のNMOSトランジスタQ6がオン状態となり、第1のNMOSトランジスタQ4のゲート端子は接地電位となる。
【0055】
次に、入力端子INの電圧がLowからHighへ上昇すると、出力端子OUTの電圧がHighからLowへ下降し、出力端子OUTの電圧が下降するにつれて第1のNMOSトランジスタQ4のゲート電圧が上昇する。このとき、第2のNMOSトランジスタQ6は、出力端子OUTの電圧が下降するにつれてオフ状態に近づくが、完全にオフ状態になるまでは第1のNMOSトランジスタQ4のゲート端子の電圧上昇を抑える働きをする。
【0056】
本実施の形態では、第2のNMOSトランジスタQ6により第1のNMOSトランジスタQ4のゲート端子の電圧変化を小さく抑えることができるので、第6の実施の形態と同様の効果を得ることができる。
【0057】
[第9の実施の形態]
次に、本発明の第9の実施の形態について説明する。図9は本発明の第9の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、第1のPMOSトランジスタQ1と、電荷蓄積部C1と、第1のNMOSトランジスタQ4と、第2のPMOSトランジスタQ5と、ドレイン端子が第1のNMOSトランジスタQ4のゲート端子と第2のPMOSトランジスタQ5のドレイン端子との接続点に接続され、ソース端子が接地された第2のNMOSトランジスタQ6と、ゲート端子およびドレイン端子が出力端子OUTに接続され、ソース端子が第2のNMOSトランジスタQ6のゲート端子に接続された第3のNMOSトランジスタQ7と、第1の端子が第2のNMOSトランジスタQ6のゲート端子に接続され、第2の端子が接地され、制御端子が初期化端子RSTに接続されたスイッチSW2とから構成される。
【0058】
本実施の形態は、第2のNMOSトランジスタQ6のゲート端子と出力端子OUTとの間に、ダイオード接続した第3のNMOSトランジスタQ7を挿入した点が第8の実施の形態と異なる。
本実施の形態では、第5の実施の形態と同様にセンサノードの初期化時に図示しない制御回路から初期化端子RSTに与えられる初期化信号によりスイッチSW2をオン状態にした後、スイッチSW2をオフ状態にする。
【0059】
第8の実施の形態で説明したとおり、入力端子INの電圧がLowからHighへ上昇すると、出力端子OUTの電圧がHighからLowへ下降し、出力端子OUTの電圧が下降するにつれて第1のNMOSトランジスタQ4のゲート電圧が上昇する。本実施の形態では、出力端子OUTの電圧から第3のNMOSトランジスタQ7の閾値電圧分だけ小さくした電圧を、第2のNMOSトランジスタQ6のゲート電圧としているため、第8の実施の形態に比べて第1のNMOSトランジスタQ4のゲート電圧を大きくすることができる。その結果、本実施の形態では、電荷蓄積部C1からの電荷の放電時間が長い場合でも、第8の実施の形態と比べて放電時間を短くすることができ、出力端子OUTの電圧がHighからLowに遷移する時間を短くすることができる。
【0060】
[第10の実施の形態]
次に、本発明の第10の実施の形態について説明する。図10は本発明の第10の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、第1のPMOSトランジスタQ1と、電荷蓄積部C1と、第1のNMOSトランジスタQ4と、第2のPMOSトランジスタQ5と、第2のNMOSトランジスタQ6と、ソース端子が第2のNMOSトランジスタQ6のゲート端子に接続された第3のNMOSトランジスタQ7と、ゲート端子およびドレイン端子が出力端子OUTに接続され、ソース端子が第3のNMOSトランジスタQ7のゲート端子およびドレイン端子に接続された第4のNMOSトランジスタQ8と、スイッチSW2とから構成される。
【0061】
本実施の形態は、第2のNMOSトランジスタQ6のゲート端子と出力端子OUTとの間に、ダイオード接続した第3のNMOSトランジスタQ7に加えて、さらにダイオード接続した第4のNMOSトランジスタQ8を挿入した点が第9の実施の形態と異なる。
本実施の形態では、出力端子OUTの電圧から、第3、第4のNMOSトランジスタQ7,Q8の閾値電圧を合わせた電圧分だけ小さくした電圧を、第2のNMOSトランジスタQ6のゲート電圧としているため、第9の実施の形態に比べて第1のNMOSトランジスタQ4のゲート電圧を大きくすることができる。その結果、本実施の形態では、電荷蓄積部C1からの電荷の放電時間が長い場合でも、第9の実施の形態と比べて放電時間を短くすることができ、出力端子OUTの電圧がHighからLowに遷移する時間を短くすることができる。
【0062】
[第11の実施の形態]
次に、本発明の第11の実施の形態について説明する。図11は本発明の第11の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、第1のPMOSトランジスタQ1と、電荷蓄積部C1と、第1のNMOSトランジスタQ4と、第2のPMOSトランジスタQ5と、第2のNMOSトランジスタQ6と、第3のNMOSトランジスタQ7と、ゲート端子が出力端子OUTに接続され、ソース端子が第3のNMOSトランジスタQ7のゲート端子およびドレイン端子に接続された第4のNMOSトランジスタQ9と、スイッチSW2と、第1の端子が電源電位VDDに接続され、第2の端子が第4のNMOSトランジスタQ9のドレイン端子に接続され、制御端子が定常化端子RSTNに接続されたスイッチSW3とから構成される。
【0063】
本実施の形態は、第4のNMOSトランジスタQ9のドレイン端子を第2のスイッチSW3を介して電源電位VDDに接続した点が第10の実施の形態と異なる。
本実施の形態では、センサノードの初期化時に図示しない制御回路から初期化端子RSTに与えられる初期化信号によりスイッチSW2をオン状態にすると同時に、スイッチSW3をオフ状態にする。続いて、入力端子INの電位が定常状態となった後に、制御回路はスイッチSW2をオフ状態にすると同時に、定常化端子RSTNに定常化信号を与えることによりスイッチSW3をオン状態にして、閾値回路を入力信号待ちの状態とする。
【0064】
以上のような構成とすることで、本実施の形態では、第4のNMOSトランジスタQ9のドレイン端子の寄生容量を出力端子OUTから切り離すことができるため、電荷蓄積部C1の電荷の放電時間を短くすることができ、出力端子OUTの電圧がHighからLowに遷移する時間を短くすることができる。
【0065】
[第12の実施の形態]
次に、本発明の第12の実施の形態について説明する。図12は本発明の第12の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、第1のPMOSトランジスタQ1と、電荷蓄積部C1と、第1のNMOSトランジスタQ4と、第2のPMOSトランジスタQ5と、第2のNMOSトランジスタQ6と、第3のNMOSトランジスタQ7と、第4のNMOSトランジスタQ9と、ゲート端子が第1のNMOSトランジスタQ4のゲート端子と第2のPMOSトランジスタQ5のドレイン端子との接続点に接続され、ソース端子が電源電位VDDに接続され、ドレイン端子が第1のPMOSトランジスタQ1のソース端子に接続された第3のPMOSトランジスタQ10と、スイッチSW2,SW3とから構成される。
【0066】
本実施の形態は、第1のPMOSトランジスタQ1のソース端子と電源電位VDDとの間に第3のPMOSトランジスタQ10を挿入し、第3のPMOSトランジスタQ10のゲート端子を第1のNMOSトランジスタQ4のゲート端子の電圧で制御する点が第11の実施の形態と異なる。
【0067】
本実施の形態では、入力端子INの電圧がLowから上昇したときに閾値回路の論理閾値付近で保持され、第1のPMOSトランジスタQ1が不完全なオフ状態となって電荷蓄積部C1の電荷の放電が進まない場合でも、出力端子OUTの少しの電圧低下で第3のPMOSトランジスタQ10がオフ状態となり、第1のPMOSトランジスタQ1がオフになった状態と同じ状態にできるので、電荷蓄積部C1の電荷の放電を進めて、出力端子OUTの電圧をHighからLowへ速やかに遷移させることができ、閾値処理の誤動作を防止することができる。
【0068】
[第13の実施の形態]
次に、本発明の第13の実施の形態について説明する。図13は本発明の第13の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、第1のPMOSトランジスタQ1と、電荷蓄積部C1と、第1のNMOSトランジスタQ4と、第2のPMOSトランジスタQ5と、第2のNMOSトランジスタQ6と、第3のNMOSトランジスタQ7と、第4のNMOSトランジスタQ9と、第3のPMOSトランジスタQ10と、ゲート端子が出力端子OUTに接続され、ドレイン端子が第2のNMOSトランジスタQ6のソース端子に接続され、ソース端子が接地された第5のNMOSトランジスタQ11と、スイッチSW1,SW2,SW3とから構成される。
【0069】
本実施の形態は、第1のNMOSトランジスタQ4のゲート端子の電圧を制御する第2のNMOSトランジスタQ6のソース端子と接地電位との間に第5のNMOSトランジスタQ11を挿入し、第5のNMOSトランジスタQ11のゲート端子の電圧を出力端子OUTの電圧で制御する点と、第5の実施の形態と同様に第1のNMOSトランジスタQ4のゲート端子を初期化するためのスイッチSW1を備える点が第12の実施の形態と異なる。
【0070】
本実施の形態では、入力端子INの電圧がLowからHighに遷移するのに応じて出力端子OUTの電圧がHighからLowに遷移したときに第5のNMOSトランジスタQ11がオフ状態になるので、閾値処理動作後に第2のNMOSトランジスタQ6と第2のPMOSトランジスタQ5とを流れる電流を抑制することができ、閾値回路を低消費電力化することができる。
【0071】
[第14の実施の形態]
次に、本発明の第14の実施の形態について説明する。図14は本発明の第14の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、第1のPMOSトランジスタQ1と、電荷蓄積部C1と、第1のNMOSトランジスタQ4と、第2のPMOSトランジスタQ5と、第2のNMOSトランジスタQ6と、第3のNMOSトランジスタQ7と、第4のNMOSトランジスタQ9と、第3のPMOSトランジスタQ10と、第5のNMOSトランジスタQ11と、第1のNMOSトランジスタQ4のドレイン端子と出力端子OUTとの間に挿入されたトランスファーゲートT1と、スイッチSW1,SW2,SW3とから構成される。
【0072】
本実施の形態は、第1のNMOSトランジスタQ4のドレイン端子と出力端子OUTとの間にオン状態のトランスファーゲートT1を挿入している点が第13の実施の形態と異なる。つまり、トランスファーゲートT1は、NMOSトランジスタQ12とPMOSトランジスタQ13とからなり、NMOSトランジスタQ12のゲート端子が電源電位VDDに接続され、PMOSトランジスタQ13のゲート端子が接地されている。そして、NMOSトランジスタQ12のドレイン端子とPMOSトランジスタQ13のソース端子とが出力端子OUTに接続され、NMOSトランジスタQ12のソース端子とPMOSトランジスタQ13のドレイン端子とが第1のNMOSトランジスタQ4のドレイン端子に接続されている。トランスファーゲートT1は、電源電位VDDが供給されている間は常時オン状態となっている。
【0073】
第1のNMOSトランジスタQ4のドレイン端子の寄生容量が大きいと電荷蓄積部C1の電荷の放電時間が長くなってしまうが、本実施の形態では、第1のNMOSトランジスタQ4のドレイン端子と出力端子OUTとの間にトランスファーゲートT1を挿入したことにより、第1のNMOSトランジスタQ4のドレイン端子の寄生容量が、出力端子OUTに接続されている電荷蓄積部C1から切り離されるため、電荷蓄積部C1の電荷の放電時間を短くすることができ、出力端子OUTの電圧がHighからLowに遷移する時間を短くすることができる。
【0074】
[第15の実施の形態]
次に、本発明の第15の実施の形態について説明する。図15は本発明の第15の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、第1のPMOSトランジスタQ1と、電荷蓄積部C1と、第1のNMOSトランジスタQ4と、第2のPMOSトランジスタQ5と、第2のNMOSトランジスタQ6と、第3のNMOSトランジスタQ7と、第4のNMOSトランジスタQ9と、第3のPMOSトランジスタQ10と、第5のNMOSトランジスタQ11と、トランスファーゲートT1と、スイッチSW1,SW2,SW3と、第1の端子が電源電位VDDに接続され、第2の端子が出力端子OUTに接続され、制御端子が初期化端子RSTに接続されたスイッチSW4とから構成される。
【0075】
本実施の形態は、出力端子OUTに初期化のためのスイッチSW4を備える点が第14の実施の形態と異なる。
第1〜第14の実施の形態では、センサノードの初期化時に入力端子INの電圧が完全なLowにならず、電源電位VDDと接地電位との中間的な電位となってしまう場合、第1のPMOSトランジスタQ1が不完全なオン状態となって出力端子OUTの電圧がHighにならないことがある。
【0076】
これに対して、本実施の形態では、初期化時に図示しない制御回路から初期化端子RSTに与えられる初期化信号によりスイッチSW4がオン状態となるので、入力端子INの電圧が完全なLowになっていない場合でも、出力端子OUTの電圧をHighにすることができ、出力端子OUTを初期化することができる。その後、制御回路はスイッチSW1,SW2,SW4をオフ状態にすると同時に、スイッチSW3をオン状態にして、閾値回路を入力信号待ちの状態とする。
【0077】
[第16の実施の形態]
次に、本発明の第16の実施の形態について説明する。図16は本発明の第16の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、第1のPMOSトランジスタQ1と、電荷蓄積部C1と、第1のNMOSトランジスタQ4と、第2のPMOSトランジスタQ5と、第2のNMOSトランジスタQ6と、第3のNMOSトランジスタQ7と、第4のNMOSトランジスタQ9と、第3のPMOSトランジスタQ10と、第5のNMOSトランジスタQ11と、トランスファーゲートT1と、スイッチSW1,SW2,SW3,SW4と、電荷蓄積部C1と出力端子OUTとの間に挿入されたバッファ回路BUFF1とから構成される。
【0078】
本実施の形態は、入力ゲート容量が最小サイズのトランジスタのゲート容量値(100fF以下)であるバッファ回路BUFF1を出力端子OUTに備える点が第15の実施の形態と異なる。
本実施の形態では、出力端子OUTの負荷容量が大きい場合でも、バッファ回路BUFF1を用いることで、電荷蓄積部C1の電荷の放電時間を短くすることができ、出力端子OUTの電圧がHighからLowに遷移する時間を短くすることができる。
【0079】
なお、第1〜第16の実施の形態では、閾値回路をセンサノードに適用する例について説明しているが、これに限るものではなく、本発明をセンサノード以外に適用することも可能である。
【産業上の利用可能性】
【0080】
本発明は、センサノード等に用いる閾値回路に適用することができる。
【符号の説明】
【0081】
Q1,Q5,Q10…PMOSトランジスタ、Q2,Q3,Q4,Q6,Q7,Q8,Q9,Q11…NMOSトランジスタ、I1,I2…電流制限部、C1…電荷蓄積部、C2,C3…容量素子、SW1,SW2,SW3,SW4…スイッチ、V1…電圧制御電圧源、T1…トランスファーゲート、BUFF1…バッファ回路、IN…入力端子、OUT…出力端子、RST…初期化端子、RSTN…定常化端子。
【特許請求の範囲】
【請求項1】
ゲート端子が入力端子に接続され、ソース端子が第1の共通電位に接続され、ドレイン端子が出力端子に接続され、前記入力端子の電圧が所定の論理閾値より低いときにオン状態となり論理閾値より高いときにオフ状態となる第1の第1極性トランジスタと、
第1の端子が前記第1の第1極性トランジスタのドレイン端子および前記出力端子に接続され、第2の端子が第2の共通電位に接続され、前記第1の端子から前記第2の端子に流れる電流を制限する電流制限部と、
前記第1の第1極性トランジスタのドレイン端子および前記出力端子に接続され、前記第1の第1極性トランジスタがオン状態のときの充電電流により電荷を蓄積する電荷蓄積部とを備え、
前記電流制限部の電流値が、サブマイクロアンペア以下に設定されることを特徴とする閾値回路。
【請求項2】
請求項1記載の閾値回路において、
前記電流制限部は、ゲート端子が前記第2の共通電位または前記第2の共通電位から第2極性トランジスタの閾値電圧までの範囲で設定された固定電位に接続され、ドレイン端子が前記第1の第1極性トランジスタのドレイン端子および前記出力端子に接続され、ソース端子が前記第2の共通電位に接続された第1の第2極性トランジスタであることを特徴とする閾値回路。
【請求項3】
請求項1記載の閾値回路において、
前記電流制限部は、前記出力端子の電圧に基づいて制御され、前記出力端子の電圧変化に応じて電流値をピコアンペアレベルからマイクロアンペアレベルに増加させることを特徴とする閾値回路。
【請求項4】
請求項3記載の閾値回路において、
前記電流制限部は、
ドレイン端子が前記第1の第1極性トランジスタのドレイン端子および前記出力端子に接続され、ソース端子が前記第2の共通電位に接続された第1の第2極性トランジスタと、
ゲート端子が前記第1の第1極性トランジスタのドレイン端子および前記出力端子に接続され、ソース端子が前記第1の共通電位に接続され、ドレイン端子が前記第1の第2極性トランジスタのゲート端子に接続された第2の第1極性トランジスタとから構成されることを特徴とする閾値回路。
【請求項5】
請求項4記載の閾値回路において、
前記電流制限部は、前記出力端子の電圧に基づいて前記第1の第2極性トランジスタのゲート端子の電圧を制御する電圧制御電圧源を備え、
該電圧制御電圧源は、前記出力端子の電圧変化量よりも小さい電圧変化量で前記第1の第2極性トランジスタのゲート端子の電圧が変化するように制御することを特徴とする閾値回路。
【請求項6】
請求項5記載の閾値回路において、
前記電圧制御電圧源は、
第1の端子が前記出力端子に接続され、第2の端子が前記第1の第2極性トランジスタのゲート端子に接続された第1の容量素子と、
第1の端子が前記第1の第2極性トランジスタのゲート端子に接続され、第2の端子が前記第2の共通電位に接続された第2の容量素子とから構成されることを特徴とする閾値回路。
【請求項7】
請求項5記載の閾値回路において、
前記電圧制御電圧源は、ゲート端子が前記出力端子に接続され、ドレイン端子が前記第1の第2極性トランジスタのゲート端子と前記第2の第1極性トランジスタのドレイン端子との接続点に接続され、ソース端子が前記第2の共通電位に接続された第2の第2極性トランジスタで構成されることを特徴とする閾値回路。
【請求項8】
請求項5記載の閾値回路において、
前記電圧制御電圧源は、
ドレイン端子が前記第1の第2極性トランジスタのゲート端子と前記第2の第1極性トランジスタのドレイン端子との接続点に接続され、ソース端子が前記第2の共通電位に接続された第2の第2極性トランジスタと、
ゲート端子およびドレイン端子が前記出力端子に接続され、ソース端子が前記第2の第2極性トランジスタのゲート端子に接続された1以上の第3の第2極性トランジスタとから構成されることを特徴とする閾値回路。
【請求項9】
請求項5記載の閾値回路において、
前記電圧制御電圧源は、
ドレイン端子が前記第1の第2極性トランジスタのゲート端子と前記第2の第1極性トランジスタのドレイン端子との接続点に接続され、ソース端子が前記第2の共通電位に接続された第2の第2極性トランジスタと、
ソース端子が前記第2の第2極性トランジスタのゲート端子に接続された第3の第2極性トランジスタと、
ゲート端子が前記出力端子に接続され、ドレイン端子が前記第1の共通電位に接続され、ソース端子が前記第3の第2極性トランジスタのゲート端子およびドレイン端子に接続された第4の第2極性トランジスタとから構成されることを特徴とする閾値回路。
【請求項10】
請求項4乃至9のいずれか1項に記載の閾値回路において、
さらに、ゲート端子が前記第1の第2極性トランジスタのゲート端子と前記第2の第1極性トランジスタのドレイン端子との接続点に接続され、ソース端子が前記第1の共通電位に接続され、ドレイン端子が前記第1の第1極性トランジスタのソース端子に接続された第3の第1極性トランジスタを備えることを特徴とする閾値回路。
【請求項11】
請求項7乃至10のいずれか1項に記載の閾値回路において、
前記電圧制御電圧源は、さらに、前記第2の第2極性トランジスタのソース端子と前記第2の共通電位との間に挿入され、ゲート端子が前記出力端子に接続され、ドレイン端子が前記第2の第2極性トランジスタのソース端子に接続され、ソース端子が前記第2の共通電位に接続された第5の第2極性トランジスタを備えることを特徴とする閾値回路。
【請求項12】
請求項1乃至11のいずれか1項に記載の閾値回路において、
さらに、前記電流制限部と前記出力端子との間に挿入されたオン状態のトランスファーゲートを備えることを特徴とする閾値回路。
【請求項13】
請求項4記載の閾値回路において、
さらに、初期化時に前記第1の第2極性トランジスタのゲート端子の電圧を前記第2の共通電位にする初期化スイッチを備えることを特徴とする閾値回路。
【請求項14】
請求項8記載の閾値回路において、
さらに、初期化時に前記第2の第2極性トランジスタのゲート端子の電圧を前記第2の共通電位にする初期化スイッチを備えることを特徴とする閾値回路。
【請求項15】
請求項9記載の閾値回路において、
さらに、前記第4の第2極性トランジスタのドレイン端子と前記第1の共通電位との間に挿入され、初期化時にオフ状態となり定常時にオン状態となるスイッチを備えることを特徴とする閾値回路。
【請求項1】
ゲート端子が入力端子に接続され、ソース端子が第1の共通電位に接続され、ドレイン端子が出力端子に接続され、前記入力端子の電圧が所定の論理閾値より低いときにオン状態となり論理閾値より高いときにオフ状態となる第1の第1極性トランジスタと、
第1の端子が前記第1の第1極性トランジスタのドレイン端子および前記出力端子に接続され、第2の端子が第2の共通電位に接続され、前記第1の端子から前記第2の端子に流れる電流を制限する電流制限部と、
前記第1の第1極性トランジスタのドレイン端子および前記出力端子に接続され、前記第1の第1極性トランジスタがオン状態のときの充電電流により電荷を蓄積する電荷蓄積部とを備え、
前記電流制限部の電流値が、サブマイクロアンペア以下に設定されることを特徴とする閾値回路。
【請求項2】
請求項1記載の閾値回路において、
前記電流制限部は、ゲート端子が前記第2の共通電位または前記第2の共通電位から第2極性トランジスタの閾値電圧までの範囲で設定された固定電位に接続され、ドレイン端子が前記第1の第1極性トランジスタのドレイン端子および前記出力端子に接続され、ソース端子が前記第2の共通電位に接続された第1の第2極性トランジスタであることを特徴とする閾値回路。
【請求項3】
請求項1記載の閾値回路において、
前記電流制限部は、前記出力端子の電圧に基づいて制御され、前記出力端子の電圧変化に応じて電流値をピコアンペアレベルからマイクロアンペアレベルに増加させることを特徴とする閾値回路。
【請求項4】
請求項3記載の閾値回路において、
前記電流制限部は、
ドレイン端子が前記第1の第1極性トランジスタのドレイン端子および前記出力端子に接続され、ソース端子が前記第2の共通電位に接続された第1の第2極性トランジスタと、
ゲート端子が前記第1の第1極性トランジスタのドレイン端子および前記出力端子に接続され、ソース端子が前記第1の共通電位に接続され、ドレイン端子が前記第1の第2極性トランジスタのゲート端子に接続された第2の第1極性トランジスタとから構成されることを特徴とする閾値回路。
【請求項5】
請求項4記載の閾値回路において、
前記電流制限部は、前記出力端子の電圧に基づいて前記第1の第2極性トランジスタのゲート端子の電圧を制御する電圧制御電圧源を備え、
該電圧制御電圧源は、前記出力端子の電圧変化量よりも小さい電圧変化量で前記第1の第2極性トランジスタのゲート端子の電圧が変化するように制御することを特徴とする閾値回路。
【請求項6】
請求項5記載の閾値回路において、
前記電圧制御電圧源は、
第1の端子が前記出力端子に接続され、第2の端子が前記第1の第2極性トランジスタのゲート端子に接続された第1の容量素子と、
第1の端子が前記第1の第2極性トランジスタのゲート端子に接続され、第2の端子が前記第2の共通電位に接続された第2の容量素子とから構成されることを特徴とする閾値回路。
【請求項7】
請求項5記載の閾値回路において、
前記電圧制御電圧源は、ゲート端子が前記出力端子に接続され、ドレイン端子が前記第1の第2極性トランジスタのゲート端子と前記第2の第1極性トランジスタのドレイン端子との接続点に接続され、ソース端子が前記第2の共通電位に接続された第2の第2極性トランジスタで構成されることを特徴とする閾値回路。
【請求項8】
請求項5記載の閾値回路において、
前記電圧制御電圧源は、
ドレイン端子が前記第1の第2極性トランジスタのゲート端子と前記第2の第1極性トランジスタのドレイン端子との接続点に接続され、ソース端子が前記第2の共通電位に接続された第2の第2極性トランジスタと、
ゲート端子およびドレイン端子が前記出力端子に接続され、ソース端子が前記第2の第2極性トランジスタのゲート端子に接続された1以上の第3の第2極性トランジスタとから構成されることを特徴とする閾値回路。
【請求項9】
請求項5記載の閾値回路において、
前記電圧制御電圧源は、
ドレイン端子が前記第1の第2極性トランジスタのゲート端子と前記第2の第1極性トランジスタのドレイン端子との接続点に接続され、ソース端子が前記第2の共通電位に接続された第2の第2極性トランジスタと、
ソース端子が前記第2の第2極性トランジスタのゲート端子に接続された第3の第2極性トランジスタと、
ゲート端子が前記出力端子に接続され、ドレイン端子が前記第1の共通電位に接続され、ソース端子が前記第3の第2極性トランジスタのゲート端子およびドレイン端子に接続された第4の第2極性トランジスタとから構成されることを特徴とする閾値回路。
【請求項10】
請求項4乃至9のいずれか1項に記載の閾値回路において、
さらに、ゲート端子が前記第1の第2極性トランジスタのゲート端子と前記第2の第1極性トランジスタのドレイン端子との接続点に接続され、ソース端子が前記第1の共通電位に接続され、ドレイン端子が前記第1の第1極性トランジスタのソース端子に接続された第3の第1極性トランジスタを備えることを特徴とする閾値回路。
【請求項11】
請求項7乃至10のいずれか1項に記載の閾値回路において、
前記電圧制御電圧源は、さらに、前記第2の第2極性トランジスタのソース端子と前記第2の共通電位との間に挿入され、ゲート端子が前記出力端子に接続され、ドレイン端子が前記第2の第2極性トランジスタのソース端子に接続され、ソース端子が前記第2の共通電位に接続された第5の第2極性トランジスタを備えることを特徴とする閾値回路。
【請求項12】
請求項1乃至11のいずれか1項に記載の閾値回路において、
さらに、前記電流制限部と前記出力端子との間に挿入されたオン状態のトランスファーゲートを備えることを特徴とする閾値回路。
【請求項13】
請求項4記載の閾値回路において、
さらに、初期化時に前記第1の第2極性トランジスタのゲート端子の電圧を前記第2の共通電位にする初期化スイッチを備えることを特徴とする閾値回路。
【請求項14】
請求項8記載の閾値回路において、
さらに、初期化時に前記第2の第2極性トランジスタのゲート端子の電圧を前記第2の共通電位にする初期化スイッチを備えることを特徴とする閾値回路。
【請求項15】
請求項9記載の閾値回路において、
さらに、前記第4の第2極性トランジスタのドレイン端子と前記第1の共通電位との間に挿入され、初期化時にオフ状態となり定常時にオン状態となるスイッチを備えることを特徴とする閾値回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【公開番号】特開2010−258716(P2010−258716A)
【公開日】平成22年11月11日(2010.11.11)
【国際特許分類】
【出願番号】特願2009−105688(P2009−105688)
【出願日】平成21年4月23日(2009.4.23)
【国等の委託研究の成果に係る記載事項】(出願人による申告)平成20年度、独立行政法人科学技術振興機構、「フルワイヤレス端末および極低ビットイベント表現の研究開発」委託事業、産業技術力強化法第19条の適用を受ける特許出願
【出願人】(000004226)日本電信電話株式会社 (13,992)
【Fターム(参考)】
【公開日】平成22年11月11日(2010.11.11)
【国際特許分類】
【出願日】平成21年4月23日(2009.4.23)
【国等の委託研究の成果に係る記載事項】(出願人による申告)平成20年度、独立行政法人科学技術振興機構、「フルワイヤレス端末および極低ビットイベント表現の研究開発」委託事業、産業技術力強化法第19条の適用を受ける特許出願
【出願人】(000004226)日本電信電話株式会社 (13,992)
【Fターム(参考)】
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