MCP製品用異品種部測定ボード
【課題】MCP製品の異なる品種のメモリ部の電気的特性を測定することができるMCP製品用異品種部測定ボードを提供することを目的とする。
【解決手段】MCP製品の第一メモリ部および第二メモリ部の電気的特性の検査を行う際に用いるMCP製品用異品種部測定ボード13であって、前記MCP製品を収容する第一メモリ部測定用ソケット15と第二メモリ部測定用ソケット16とを有しており、前記第一メモリ部測定用ソケット15には前記MCP製品の第一メモリ部用端子と接続される第一メモリ部測定用ソケット端子25が具備され、前記第二メモリ部測定用ソケット16には前記MCP製品の第二メモリ部用端子と接続される第二メモリ部測定用ソケット端子26が具備され、前記第一メモリ部測定用ソケット端子25と前記第二メモリ部測定用ソケット端子26とが結線されているMCP製品用異品種部測定ボード13を用いることにより、上記課題を解決できる。
【解決手段】MCP製品の第一メモリ部および第二メモリ部の電気的特性の検査を行う際に用いるMCP製品用異品種部測定ボード13であって、前記MCP製品を収容する第一メモリ部測定用ソケット15と第二メモリ部測定用ソケット16とを有しており、前記第一メモリ部測定用ソケット15には前記MCP製品の第一メモリ部用端子と接続される第一メモリ部測定用ソケット端子25が具備され、前記第二メモリ部測定用ソケット16には前記MCP製品の第二メモリ部用端子と接続される第二メモリ部測定用ソケット端子26が具備され、前記第一メモリ部測定用ソケット端子25と前記第二メモリ部測定用ソケット端子26とが結線されているMCP製品用異品種部測定ボード13を用いることにより、上記課題を解決できる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、MCP製品用異品種部測定ボードに関するものである。
【背景技術】
【0002】
近年、半導体装置は多くの電気製品に搭載され、基幹部品として使用されている。また、半導体装置の機能は複雑化され、様々な機能が一つのチップに搭載されるようになってきている。このような状況の下、半導体装置の特性評価の手法についても、如何に効率的に如何に低コストで特性評価を行うかが半導体装置自体のコストを下げ、半導体装置の戦略的優位性を決める上で重要となる。
【0003】
特許文献1には、集積回路(IC)の電気的性能測定を行うテストボードが開示されており、異品種対応時には共用できるソケットボードを所要の品種に対応して用意しておき、共通部分はそのまま使用するテストボードが記載されている。
このようにソケットボード部分を品種交換の対象として個別に用意する方法は、すでにメモリテストでは標準的な方法となっている。
しかしながら、メモリテスト装置において、現状は多数個同時測定が主流であり、I/O x4/x8/x16構成を標準として、最大数(ソケット数)が決まっている。テスタに接続されるハンドラと呼ばれる供給装置もその最大数を処理できるようになっており、物理的なソケット位置も決まっている。
特許文献1に記載の方法は、このようなメモリを多数個同時測定する装置においては、基板結線設計を困難とするので、コスト抑制効果はほとんど見られない。
【0004】
特許文献2には、半導体デバイスの自動試験装置、搬送装置、及びテストボードが開示されており、前記半導体デバイスの種類ごとに異なるソケットカバーと、前記ソケットカバーを配置するソケット本体と、前記ソケット本体を搭載する共通化されたソケット基板部とを有するテストボードが開示されている。
前記ソケット基板部には、あらかじめ多数のピンを有する大型のソケット本体が搭載されており、前記ソケット本体の実装位置を変更することで全体の共通化を行う方法である。しかしながら、多数個同時測定する場合には、ソケット配列の違いをハンドラで制御するのが困難となる。また、端子数を多くする必要があり、ソケット基板面を有効に活用することができなくなるので、ソケットの製造コストを悪化させる。更に、前記半導体デバイスの種類を変更する場合は、位置決めの前記ソケットカバーの交換が必要であり、TAT(Turn Around Time)の短縮につながらない。
【0005】
特許文献3には、ICデバイステスト用ソケットボードが開示されている。ICデバイスの端子配列に応じたパターンをソケットボードの表裏面に形成し、異なる種類のデバイスに対し表裏を入れ替えるだけでソケットボードを共用化できることが記載されている。
また、特許文献4には、半導体装置が開示されており、テープキャリアにおいてベースフィルムの開口内でインナーリードを迂回させることによって、外部回路基板の共用化を可能とすることが記載されている。
しかしながら、どちらの方法も製造コストを下げる効果は少ない。
【0006】
半導体装置として一つのチップ上に異なる種類のメモリ部、たとえば、DRAM素子とFLASH素子などを備えたMCP(Multi Chip Package)製品の特性評価については、DRAM素子とFLASH素子の2種類の測定が必要となるので、より製造コストが高くなるという問題があった。
【0007】
MCP製品等のDRAM側はI/O x32であることがほとんどであり、テスタPINの割付制限事項により、最大で同時に測定出来る数量は、搭載可能なソケット数の半分になる。テスタ側のPINは使い切るが、ソケットが半数になりソケット実装面積に隙間が出来る。また、MCP製品等のFLASH素子分についても同様のことが言える。測定ボードを共用目的でDRAM素子とFLASH素子を別々に同時に結線すると、さらに同時測定数を半減する必要がある。
【0008】
図11は、これらの制限条件のもとで最大ソケット数を16と仮定した場合の測定ボード上のソケットの配置の一例を示す図であって、図11(a)は最大ソケット数が16の場合であり、図11(b)はDRAM専用のソケットが8個ある場合であり、図11(c)はFLASH専用のソケットが8個ある場合である。黒く塗りつぶした部分が、デバイスを搭載するソケットとなる。
【0009】
図11(a)に示すように、デバイスが少PINでありテスタPIN数制限とならない場合は、ハンドラの最大数になる。
図11(b)および図8(c)に示すように、MCP製品の場合は、テスタ側の制限により接続できるI/O PIN数が決まっており、I/O数が多いDRAMでは、例えば16個を並べられる装置でも半減して、ソケット数が8となる。すなわち、DRAM専用のソケット数が8である測定ボードと、FLASH専用のソケット数が8である測定ボードとは、同時測定数が8個に制限されている。I/O PINが多いのがMCPの特徴であり、同時測定数が半減してしまう。
【0010】
図11(b)に示すように、DRAM側測定専用ボードにおいて、テスタ側はI/O PINを全て割り付けた状態であり、デバイスのFLASH側へは接続できない。従って、FLASHを測定する場合は、図11(c)に示す別の冶具で、FLASHのI/Oへ接続したものを用意する必要がある。
【0011】
このように、MCP製品をテストする場合には、テスタピンの割付制限から、DRAM素子とFLASH素子の2種類の測定ボードを必要とし、2パスで測定しなくてはならなかったので、より巨額の投資金額が必要とされていた。さらに、MCP製品は少量多品種の傾向にあるため、より投資金額が多くなる傾向がある。
【0012】
このような状況を鑑みて、前記MCP製品を搭載するソケット毎にDRAM素子およびFLASH素子の両方を結線した同一測定ボードも開発されている。しかし、この同一測定ボードでは、ソケット数が半減することとなり、生産性が半分になり、製造プロセスを悪化させる。
単純に1デバイスのなかでDRAM素子とFLASH素子の結線を並列接続して、DRAM素子とFLASH素子の電気的なON/OFF制御が可能であれば、同じ冶具でも8個測定可能であるが、入力端子のVIH制限が電源電圧で決まるため、共通信号では破損につながる可能性があり、電源電圧が違うもの同士の制御は困難である。
【特許文献1】特開平07−092232号公報
【特許文献2】特開2006−017527号公報
【特許文献3】特開2004−158351号公報
【特許文献4】特開平10−270495号公報
【発明の開示】
【発明が解決しようとする課題】
【0013】
本発明は、以上の問題を鑑みてなされたものであり、MCP(Multi Chip Package)製品の異なる品種のメモリ部の電気的特性を測定することができるMCP製品用異品種部測定ボードを提供することを目的とする。
【課題を解決するための手段】
【0014】
本発明のMCP製品用異品種部測定ボードは、MCP製品の第一メモリ部および第二メモリ部の電気的特性の検査を行う際に用いるMCP製品用異品種部測定ボードであって、前記MCP製品を収容する第一メモリ部測定用ソケットと第二メモリ部測定用ソケットとを有しており、前記第一メモリ部測定用ソケットには前記MCP製品の第一メモリ部用端子と接続される第一メモリ部測定用ソケット端子が具備されており、前記第二メモリ部測定用ソケットには前記MCP製品の第二メモリ部用端子と接続される第二メモリ部測定用ソケット端子が具備されており、前記第一メモリ部測定用ソケット端子と前記第二メモリ部測定用ソケット端子とが結線されていることを特徴とする。
【0015】
本発明のMCP製品用異品種部測定ボードは、前記第一メモリ部測定用ソケットが前記第二メモリ部測定用ソケットに隣接して配置されていることを特徴とする。
【0016】
本発明のMCP製品用異品種部測定ボードは、前記第一メモリ部測定用ソケット端子と前記第二メモリ部測定用ソケット端子とが結線され、前記第二メモリ部測定用ソケット端子に電気的特性検査用テスタのテスタピンが接続されるように構成されていることを特徴とする。
【0017】
本発明のMCP製品用異品種部測定ボードは、前記第一メモリ部がDRAM素子であり、前記第二メモリ部がFLASH素子であることを特徴とする。
【発明の効果】
【0018】
本発明によれば、MCP製品の異なる品種のメモリ部の電気的特性を測定することができるMCP製品用異品種部測定ボードを提供することができる。
以下、本発明を実施するための形態について説明する。
【発明を実施するための最良の形態】
【0019】
図1は、本発明の実施形態であるMCP製品用異品種部測定ボードをテストヘッド(テスタ)上に配置した一例を示す斜視図である。
図1に示すように、本発明の実施形態であるMCP製品用異品種部測定ボード13は、略矩形状のボード本体基板12と、ボード本体基板12の一面12a上に格子状に配列された略矩形状の第一メモリ部測定用ソケット15と第二メモリ部測定用ソケット16とからなる。これらの第一メモリ部測定用ソケット15または第二メモリ部測定用ソケット16にMCP製品を収容する構成とされている。なお、MCPは、マルチチップパッケージ(Multi Chip Package)の略である。
【0020】
さらに、ボード本体基板12の他面12bにはコネクタ18を介してテストヘッド11が配置されている。テストヘッド11にはケーブル17が接続され、ケーブル17に接続された制御部(図示略)により、テストヘッド11に電気信号を送受信した後に、コネクタ18を介して、MCP製品用異品種部測定ボード13にこの電気信号を送受信して、第一メモリ部測定用ソケット15または第二メモリ部測定用ソケット16に収容されたMCP製品のDRAM素子とFLASH素子の電気的特性の検査を行うことができる構成とされている。なお、DRAMは揮発性メモリの一つであり、ダイナミックランダムアクセスメモリの略である。FLASHは不揮発性メモリの一つであり、フラッシュメモリの略である。
【0021】
図2は、本発明の実施形態であるMCP製品用異品種部測定ボード13に備えられた第一メモリ部測定用ソケット15および第二メモリ部測定用ソケット16とテストヘッド(テスタ)11との間の結線の一例を示した図である。なお、ソケットの数を省略して第一メモリ部測定用ソケット15または第二メモリ部測定用ソケット16それぞれ1個だけを示している。
図2に示すように、テストヘッド(テスタ)11は、DR(ドライバー)、I/O、PPS(電源)の3系統の信号を有する。DR、I/Oからの電気信号が、第一メモリ部測定用ソケット15および第二メモリ部測定用ソケット16へ送信され、第一メモリ部測定用ソケット15または第二メモリ部測定用ソケット16に収容されたMCP製品のテストを行った結果の電気信号がI/Oへ受信される構成とされている。
【0022】
図3は、本発明の実施形態であるMCP製品用異品種部測定ボード13の平面図であって、第一メモリ部測定用ソケット15および第二メモリ部測定用ソケット16の配置の一例を示す図である。
図3に示すように、発明の実施形態であるMCP製品用異品種部測定ボード13は、略矩形状のボード本体基板12と、ボード本体基板12の一面12a上に格子状に配列された第一メモリ部測定用ソケット15と第二メモリ部測定用ソケット16とを有している。
第一メモリ部測定用ソケット15を備えた測定ボードの空きエリアに第二メモリ部測定用ソケット16を実装した場合である。本来、別の測定ボードに供えられる異品種のメモリ部測定用ソケットをお互いの未使用のエリアに並べ、その間で並列接続することで、測地ボードは1つでどちらかのエリアのソケットにのみMCP製品を実装することで、MCP製品の異品種のメモリ部それぞれのテストが可能となる。なお、前記並列接続は、後述するように実際はシリーズに形成されている。
【0023】
ボード本体基板12の1辺12cと平行になるようにライン状に4つの第二メモリ部測定用ソケット16が配列されている。その第二メモリ部測定用ソケット16のラインに平行になるように4つの第一メモリ部測定用ソケット15が配列され、さらに、その第一メモリ部測定用ソケット15のラインに平行になるように4つの第二メモリ部測定用ソケット16が配列されている。最後に、その第二メモリ部測定用ソケット16のラインに平行になるように4つの第一メモリ部測定用ソケット15が配列されている。
【0024】
第一メモリ部測定用ソケット15と第二メモリ部測定用ソケット16は、このように互いに隣接して配置されることが好ましい。後述するが、隣接されて配置された第一メモリ部測定用ソケット15と第二メモリ部測定用ソケット16との間は結線されており、この結線距離を最短にすることにより、結線を介して送受信される電気信号の劣化を少なくすることができる。
【0025】
図4は、MCP製品の一例を示す概略図であって、図4(a)は平面概略図であり、図4(b)は図4(a)のA−A’線における断面概略図である。
図4に示すように、MCP製品20は、製品本体基板21と、第一メモリ部用端子22と、第二メモリ部用端子23とを有している。第一メモリ部用端子22と、第二メモリ部用端子23にはそれぞれの信号が引き出されている。
図4(a)に示すように、MCP製品20の略矩形状とされた製品本体基板21の面内には、5×5列の端子が形成されている。そのうち、1辺21f側の一列の端子が第二メモリ部用端子23とされている。また、他の1辺21e側の4つの端子および更に他の1辺21d側の1つの端子が第一メモリ部用端子22とされている。
図4(b)に示すように、MCP製品20は、製品基板本体21の一面21a上に第一メモリ部用端子22を有している。
【0026】
図5は、図3の第一メモリ部測定用ソケット15と第二メモリ部測定用ソケット16との間の結線の一例を示す図であって、図5(a)は平面図であり、図5(b)は図5(a)のB−B’線における断面図である。
【0027】
図5(a)に示すように、第一メモリ部測定用ソケット15には、5つの第一メモリ部測定用ソケット端子25が具備されている。また、第二メモリ部測定用ソケット16には、5つの第二メモリ部測定用ソケット端子26が具備されている。
5つの第一メモリ部測定用ソケット端子25は、それぞれ5つの第二メモリ部測定用ソケット端子26に配線30により、渡りによるシリーズな結線が行われている。
図5(a)に示すように、物理的に距離の離れた第一メモリ部測定用ソケット端子25と第二メモリ部測定用ソケット端子26とを結線するには、テスタピンから見て、等距離になるような2分岐方法と、渡りによるシリーズな結線があるが、等距離になるような2分岐方法を用いた場合、片方しかMCP製品を搭載しない場合は、MCP製品を搭載しない方からの反射による波形劣化の問題があるためである。
また、5つの第二メモリ部測定用ソケット端子26にそれぞれテストヘッド(テスタ)11の5本のテスタピン1〜5が接続されている。
【0028】
図5(a)に示すように、テストヘッド(テスタ)11の5本のテスタピン1〜5を5つの第二メモリ部測定用ソケット端子26に接続させるとともに、それぞれ配線30で5つの第一メモリ部測定用ソケット端子25に一筆書き状に接続させることにより、テストヘッド(テスタ)11側のPINリソースを第一メモリ部と第二メモリ部とで共用するとともに、I/O x32で半減した空きソケット位置を有効活用することができる。
【0029】
図5(b)に示すように、第一メモリ部測定用ソケット15および第二メモリ部測定用ソケット16は、基板本体12の一面12a上に形成されている。また、第一メモリ部測定用ソケット15および第二メモリ部測定用ソケット16は、MCP製品20を収容する収容領域20cが備えられており、MCP製品20を収容できる構成とされている。
【0030】
図6は、MCP製品20を収容した場合の一例を示す断面図であり、図5(a)は、第一メモリ部測定用ソケット15にMCP製品20を収容した場合であり、図5(b)は、第二メモリ部測定用ソケット16にMCP製品20を収容した場合である。
本発明の実施形態であるMCP製品用異品種部測定ボード13を用いての測定の際には、前提条件として、第一メモリ部と第二メモリ部は同時に測定しないものとする。そのため、第一メモリ部測定時には第一メモリ部測定用ソケット15へのみMCP製品20を実装して測定を行い、第二メモリ部測定時には第二メモリ部測定用ソケット16へのみMCP製品20を実装して測定することになる。なお、MCP製品20の収容および取り外しは、ハンドラと呼ばれる搬送装置を用いて行われる。
【0031】
本発明の実施形態であるMCP製品用異品種部測定ボード13を用いることにより、第一メモリ部用の測定ボードと第二メモリ部用の測定ボードを取り替える必要がなくなり、TAT短縮することができ、生産性を向上させることができる。
また、それぞれの測定においても必要なテストピンのみを実装すればよく、MCP製品のフルピン対応は不要となり、生産性を向上させることができる。
【0032】
図6(a)に示すように、第一メモリ部測定用ソケット15にMCP製品20を収容した場合、第一メモリ部用端子22が第一メモリ部測定用ソケット端子25に接続される。図では省略しているが、残りの4つの第一メモリ部用端子22は、それぞれ残りの4つの第一メモリ部測定用ソケット端子25に接続される。第一メモリ部測定用ソケット端子25の数と位置は、それぞれMCP製品20の第一メモリ部用端子22の数と位置と対応するように設定されているためである。
この状態で、第二メモリ部測定用ソケット端子26に接続されたテスタピン1〜5から電気信号を送受信することにより、配線30を介して、MCP製品20の第一メモリ部の電気的特性の検査を行うことができる。
【0033】
同様に、図6(b)に示すように、第二メモリ部測定用ソケット16にMCP製品20を収容した場合、図では省略しているが、5つの第二メモリ部用端子23がそれぞれ5つの第二メモリ部測定用ソケット端子26に接続される。第二メモリ部測定用ソケット端子26の数と位置は、それぞれMCP製品20の第二メモリ部用端子23の数と位置と対応するように設定されているためである。
この状態で、テスタピン1〜5から電気信号を送受信することにより、MCP製品20の第二メモリ部の電気的特性の検査を行うことができる。
【0034】
図7は、MCP製品用異品種部測定ボード13の平面図であって、第一メモリ部測定用ソケット15および第二メモリ部測定用ソケット16の配置の別の一例を示す図である。
異品種のメモリ部を測定するための第一メモリ部測定用ソケット15と第二メモリ部測定用ソケット16が隣接されて配置されているので、結線距離を最短にすることができ、電気信号の劣化を低減できるので、これらのような配置でもよい。
【0035】
なお、第一メモリ部測定用ソケット15、第二メモリ部測定用ソケット16の形状は、略矩形状とされているが、他の形状でもよい。MCP製品20の外形に合わせた収容領域20cが備えられ、その収容領域20cにMCP製品20を収容することができればよい。
また、第一メモリ部測定用ソケット15、第二メモリ部測定用ソケット16の搭載数も特に限定されるものではなく、測定ボードの大きさ、同時測定数の違いを考慮して設定される。
【0036】
図8〜10は、第一メモリ部がDRAM素子、第二メモリ部がFLASH素子であるMCP製品20の場合を説明する図であって、図8は本発明の実施形態であるMCP製品用異品種部測定ボード13におけるDRAM素子測定用ソケット(D)とFLASH素子測定用ソケット(F)の配置の一例を示す平面概略図であり、図9はMCP製品のDRAM用端子とFLASH用端子の配置の一例を示す平面概略図であり、図10はDRAM素子測定用ソケット(D側ソケット)とFLASH素子測定用ソケット(F側ソケット)の間の結線の一例を示す拡大概略図である。
図8に示すように、DRAM素子測定用ソケット(D)とFLASH素子測定用ソケット(F)は互いに隣接するように配置されている。
また、図9に示すように、MCP製品20は、DRAM用端子とFLASH用端子が備えられている。
図10に示すように、FLASH素子測定用ソケット(F側ソケット)には、MCP製品20を収容したときに、MCP製品20のFLASH用端子と対応するように、FLASH素子測定用ソケット端子が設けられており、テスタピン1〜5が接続されている。そのため、テスタピン1〜5を介して、MCP製品20のFLASH素子の電気的特性を測定できる構成とされている。
同様に、DRAM素子測定用ソケット(D側ソケット)には、MCP製品20を収容したときに、MCP製品20のDRAM用端子と対応するように、DRAM素子測定用ソケット端子が設けられている。これらのDRAM素子測定用ソケット端子は、FLASH素子測定用ソケット端子と結線されているので、テスタピン1〜5を介して、MCP製品20のFLASH素子の電気的特性を測定できる構成とされている。
【0037】
このように、MCP製品がDRAM素子とFLASH素子の2つのメモリ部を有する場合には、第一メモリ部をDRAM素子として、第二メモリ部をFLASH素子とすることが好ましい。
DRAM素子の電気的特性の測定は、最も波形品質が厳しく、反射による波形劣化の影響が無視できない高速テストを必要とするので、DRAM素子測定用ソケット端子はシリーズ結線で最遠方側に配置することがよい。なお、結線距離が長くなることによる影響は少ない。
FLASH素子測定用ソケット端子はシリーズ結線で途中に配置することとなり、反射による波形劣化の影響が大きいため波形精度は悪化することとなるが、FLASH素子はもともと低速デバイスであるので許容できる程度となる。
【0038】
このように、本方法を使用すれば、容易な結線設計と1測定ボード費用で、2品種を測定可能となる。1つの測定ボード内でDRAM/FLASH両方の測定ができる。
投資抑制、冶具を交換しなくても設定変更だけで両方測定可能なため、切り替えロス時間の低減、TAT短縮が可能となる。
【0039】
本発明の実施形態であるMCP製品用異品種部測定ボード13は、ボード本体基板12と、前記ボード本体基板12上に配置された第一メモリ部測定用ソケット15と第二メモリ部測定用ソケット16とを有する構成なので、第一メモリ部と第二メモリ部とを備えたMCP製品の異なる2品種のメモリ部を測定することができる。そのため、1つの測定ボード費用で異なる2品種のメモリ部を測定することができるので、開発投資を抑制することができる。また、測定ボードを交換しなくても設定変更だけで両方測定可能なため、測定ボードの切り替えロス時間を低減してTAT短縮が可能となる。
【0040】
本発明の実施形態であるMCP製品用異品種部測定ボード13は、ボード本体基板12と、前記ボード本体基板12上に配置された第一メモリ部測定用ソケット15と第二メモリ部測定用ソケット16とを有する構成なので、テストヘッド(テスタ)11側のPINリソースを第一メモリ部と第二メモリ部とで共用するとともに、I/O x32で半減した空きソケット位置を有効活用することができる。
【0041】
本発明の実施形態であるMCP製品用異品種部測定ボード13は、ボード本体基板12と、前記ボード本体基板12上に配置されたDRAM素子測定用ソケット15とFLASH素子測定用ソケット16とを有する構成なので、DRAM素子とFLASH素子とを備えたMCP製品の異なる2品種のメモリ部を測定することができる。1つの測定ボード費用で異なる2品種のメモリ部を測定することができるので、開発投資を抑制することができる。また、測定ボードを交換しなくても設定変更だけで両方測定可能なため、測定ボードの切り替えロス時間を低減してTAT短縮が可能となる。
【0042】
本発明の実施形態であるMCP製品用異品種部測定ボード13は、第一メモリ部測定用ソケット15にはMCP製品20の第一メモリ部用端子21と接続される第一メモリ部測定用ソケット端子25が具備されており、第一メモリ部測定用ソケット端子25は、第二メモリ部測定用ソケット端子26に結線される構成なので、第二メモリ部測定用ソケット端子26に接続されたテスタピン1〜5から電気信号を送受信することにより、配線30を介して、MCP製品20の第一メモリ部の電気的特性の検査を行うことができる。また、容易に結線設計することができる。
【0043】
本発明の実施形態であるMCP製品用異品種部測定ボード13は、第二メモリ部測定用ソケット16にはMCP製品20の第二メモリ部用端子23と接続される第二メモリ部測定用ソケット端子26が具備される構成なので、第二メモリ部測定用ソケット端子26に接続されたテスタピン1〜5から電気信号を送受信することにより、MCP製品20の第二メモリ部の電気的特性の検査を行うことができる。また、容易に結線設計することができる。
【0044】
本発明の実施形態であるMCP製品用異品種部測定ボード13は、DRAM素子測定用ソケット(D)にはMCP製品20のDRAM用端子と接続されるDRAM素子測定用ソケット端子が具備されており、DRAM素子測定用ソケット端子は、FLASH素子測定用ソケット端子に結線される構成なのでFLASH素子測定用ソケット端子に接続されたテスタピン1〜5から電気信号を送受信することにより、配線を介して、MCP製品20のDRAM素子の電気的特性の検査を行うことができる。また、容易に結線設計することができる。
【0045】
本発明の実施形態であるMCP製品用異品種部測定ボード13は、FLASH素子測定用ソケット(F)にはMCP製品20のFLASH用端子と接続されるFLASH素子測定用ソケット端子が具備される構成なので、FLASH素子測定用ソケット端子に接続されたテスタピン1〜5から電気信号を送受信することにより、MCP製品20のFLASH素子の電気的特性の検査を行うことができる。また、容易に結線設計することができる。
【0046】
本発明の実施形態であるMCP製品用異品種部測定ボード13は、第一メモリ部測定用ソケット15が第二メモリ部測定用ソケット16に隣接して配置されている構成なので、テスタピン1〜5から第一メモリ部測定用ソケット端子25までの結線距離を短くして、電気信号の劣化を抑制することができる。また、容易に結線設計することができる。
【0047】
本発明の実施形態であるMCP製品用異品種部測定ボード13は、第一メモリ部測定用ソケット端子25と第二メモリ部測定用ソケット端子26が結線され、第二メモリ部測定用ソケット端子26にテスタピン1〜5が接続される構成なので、第一メモリ部測定用ソケット15または第二メモリ部測定用ソケット16の少なくともいずれか一方にMCP製品20を配置して、テスタピン1〜5が第二メモリ部測定用ソケット端子26に接続することにより、MCP製品20の第一メモリ部15または第二メモリ部16のいずれか一方の電気的特性の検査を行うことができる。
【0048】
本発明の実施形態であるMCP製品用異品種部測定ボード13は、DRAM素子測定用ソケット端子とFLASH素子測定用ソケット端子が結線され、FLASH素子測定用ソケット端子にテスタピン1〜5が接続される構成なので、DRAM素子測定用ソケットまたはFLASH素子測定用ソケットの少なくともいずれか一方にMCP製品を配置して、テスタピン1〜5がFLASH素子測定用ソケット端子に接続されることにより、MCP製品20のDRAM素子またはFLASH素子のいずれか一方の電気的特性の検査を行うことができる。
【0049】
本発明の実施形態であるMCP製品用異品種部測定ボード13は、第一メモリ部測定用ソケット端子25がシリーズ結線で最遠方側に配置され、第二メモリ部測定用ソケット端子26がシリーズ結線で途中に配置される構成なので、最も波形品質が厳しく、反射による波形劣化の影響が無視できない高速テストを必要とするDRAM素子の電気的特性の測定を問題なく行うことができ、もともと低速デバイスであり、反射による波形劣化の影響が大きいため波形精度は悪化しても許容できるFLASH素子の測定も問題なく行うことができる。
【産業上の利用可能性】
【0050】
本発明は、MCP製品用異品種部測定ボードに関するものであって、半導体装置を製造・利用する産業において利用可能性がある。
【図面の簡単な説明】
【0051】
【図1】本発明のMCP製品用異品種部測定ボードをテストヘッド(テスタ)上に配置した一例を示す斜視図である。
【図2】本発明のMCP製品用異品種部測定ボードに備えられた第一メモリ部測定用ソケットおよび第二メモリ部測定用ソケットとテストヘッド(テスタ)との間の結線の一例を示した図である。
【図3】本発明のMCP製品用異品種部測定ボードの平面図であって、第一メモリ部測定用ソケットおよび第二メモリ部測定用ソケットの配置の一例を示す図である。
【図4】MCP製品の一例を示す概略図である。
【図5】本発明のMCP製品用異品種部測定ボードの第一メモリ部測定用ソケットと第二メモリ部測定用ソケットとの間の結線の一例を示す図である。
【図6】MCP製品を収容した場合の一例を示す断面図である。
【図7】本発明のMCP製品用異品種部測定ボードの平面図であって、第一メモリ部測定用ソケットおよび第二メモリ部測定用ソケットの配置の別の一例を示す図である。
【図8】本発明のMCP製品用異品種部測定ボードにおけるDRAM素子測定用ソケット(D)とFLASH素子測定用ソケット(F)の配置の一例を示す平面概略図である。
【図9】MCP製品のDRAM用端子とFLASH用端子の配置の一例を示す平面概略図である。
【図10】本発明のMCP製品用異品種部測定ボードにおけるDRAM素子測定用ソケット(D側ソケット)とFLASH素子測定用ソケット(F側ソケット)の間の結線の一例を示す拡大概略図である。
【図11】最大ソケット数を16と仮定した場合の測定ボード上のソケットの配置の一例を示す図である。
【符号の説明】
【0052】
12…ボード本体基板、12a…一面、12b…他面、12c…辺、13…MCP製品用異品種部測定ボード、15…第一メモリ部測定用ソケット、16…第二メモリ部測定用ソケット、20…MCP製品、20c…収容領域、21…製品基板本体、21a…一面、21c、21d、21e、21f…辺、22…第一メモリ部用端子、23…第二メモリ部用端子、25…第一メモリ部測定用ソケット端子、26…第二メモリ部測定用ソケット端子、30…配線。
【技術分野】
【0001】
本発明は、MCP製品用異品種部測定ボードに関するものである。
【背景技術】
【0002】
近年、半導体装置は多くの電気製品に搭載され、基幹部品として使用されている。また、半導体装置の機能は複雑化され、様々な機能が一つのチップに搭載されるようになってきている。このような状況の下、半導体装置の特性評価の手法についても、如何に効率的に如何に低コストで特性評価を行うかが半導体装置自体のコストを下げ、半導体装置の戦略的優位性を決める上で重要となる。
【0003】
特許文献1には、集積回路(IC)の電気的性能測定を行うテストボードが開示されており、異品種対応時には共用できるソケットボードを所要の品種に対応して用意しておき、共通部分はそのまま使用するテストボードが記載されている。
このようにソケットボード部分を品種交換の対象として個別に用意する方法は、すでにメモリテストでは標準的な方法となっている。
しかしながら、メモリテスト装置において、現状は多数個同時測定が主流であり、I/O x4/x8/x16構成を標準として、最大数(ソケット数)が決まっている。テスタに接続されるハンドラと呼ばれる供給装置もその最大数を処理できるようになっており、物理的なソケット位置も決まっている。
特許文献1に記載の方法は、このようなメモリを多数個同時測定する装置においては、基板結線設計を困難とするので、コスト抑制効果はほとんど見られない。
【0004】
特許文献2には、半導体デバイスの自動試験装置、搬送装置、及びテストボードが開示されており、前記半導体デバイスの種類ごとに異なるソケットカバーと、前記ソケットカバーを配置するソケット本体と、前記ソケット本体を搭載する共通化されたソケット基板部とを有するテストボードが開示されている。
前記ソケット基板部には、あらかじめ多数のピンを有する大型のソケット本体が搭載されており、前記ソケット本体の実装位置を変更することで全体の共通化を行う方法である。しかしながら、多数個同時測定する場合には、ソケット配列の違いをハンドラで制御するのが困難となる。また、端子数を多くする必要があり、ソケット基板面を有効に活用することができなくなるので、ソケットの製造コストを悪化させる。更に、前記半導体デバイスの種類を変更する場合は、位置決めの前記ソケットカバーの交換が必要であり、TAT(Turn Around Time)の短縮につながらない。
【0005】
特許文献3には、ICデバイステスト用ソケットボードが開示されている。ICデバイスの端子配列に応じたパターンをソケットボードの表裏面に形成し、異なる種類のデバイスに対し表裏を入れ替えるだけでソケットボードを共用化できることが記載されている。
また、特許文献4には、半導体装置が開示されており、テープキャリアにおいてベースフィルムの開口内でインナーリードを迂回させることによって、外部回路基板の共用化を可能とすることが記載されている。
しかしながら、どちらの方法も製造コストを下げる効果は少ない。
【0006】
半導体装置として一つのチップ上に異なる種類のメモリ部、たとえば、DRAM素子とFLASH素子などを備えたMCP(Multi Chip Package)製品の特性評価については、DRAM素子とFLASH素子の2種類の測定が必要となるので、より製造コストが高くなるという問題があった。
【0007】
MCP製品等のDRAM側はI/O x32であることがほとんどであり、テスタPINの割付制限事項により、最大で同時に測定出来る数量は、搭載可能なソケット数の半分になる。テスタ側のPINは使い切るが、ソケットが半数になりソケット実装面積に隙間が出来る。また、MCP製品等のFLASH素子分についても同様のことが言える。測定ボードを共用目的でDRAM素子とFLASH素子を別々に同時に結線すると、さらに同時測定数を半減する必要がある。
【0008】
図11は、これらの制限条件のもとで最大ソケット数を16と仮定した場合の測定ボード上のソケットの配置の一例を示す図であって、図11(a)は最大ソケット数が16の場合であり、図11(b)はDRAM専用のソケットが8個ある場合であり、図11(c)はFLASH専用のソケットが8個ある場合である。黒く塗りつぶした部分が、デバイスを搭載するソケットとなる。
【0009】
図11(a)に示すように、デバイスが少PINでありテスタPIN数制限とならない場合は、ハンドラの最大数になる。
図11(b)および図8(c)に示すように、MCP製品の場合は、テスタ側の制限により接続できるI/O PIN数が決まっており、I/O数が多いDRAMでは、例えば16個を並べられる装置でも半減して、ソケット数が8となる。すなわち、DRAM専用のソケット数が8である測定ボードと、FLASH専用のソケット数が8である測定ボードとは、同時測定数が8個に制限されている。I/O PINが多いのがMCPの特徴であり、同時測定数が半減してしまう。
【0010】
図11(b)に示すように、DRAM側測定専用ボードにおいて、テスタ側はI/O PINを全て割り付けた状態であり、デバイスのFLASH側へは接続できない。従って、FLASHを測定する場合は、図11(c)に示す別の冶具で、FLASHのI/Oへ接続したものを用意する必要がある。
【0011】
このように、MCP製品をテストする場合には、テスタピンの割付制限から、DRAM素子とFLASH素子の2種類の測定ボードを必要とし、2パスで測定しなくてはならなかったので、より巨額の投資金額が必要とされていた。さらに、MCP製品は少量多品種の傾向にあるため、より投資金額が多くなる傾向がある。
【0012】
このような状況を鑑みて、前記MCP製品を搭載するソケット毎にDRAM素子およびFLASH素子の両方を結線した同一測定ボードも開発されている。しかし、この同一測定ボードでは、ソケット数が半減することとなり、生産性が半分になり、製造プロセスを悪化させる。
単純に1デバイスのなかでDRAM素子とFLASH素子の結線を並列接続して、DRAM素子とFLASH素子の電気的なON/OFF制御が可能であれば、同じ冶具でも8個測定可能であるが、入力端子のVIH制限が電源電圧で決まるため、共通信号では破損につながる可能性があり、電源電圧が違うもの同士の制御は困難である。
【特許文献1】特開平07−092232号公報
【特許文献2】特開2006−017527号公報
【特許文献3】特開2004−158351号公報
【特許文献4】特開平10−270495号公報
【発明の開示】
【発明が解決しようとする課題】
【0013】
本発明は、以上の問題を鑑みてなされたものであり、MCP(Multi Chip Package)製品の異なる品種のメモリ部の電気的特性を測定することができるMCP製品用異品種部測定ボードを提供することを目的とする。
【課題を解決するための手段】
【0014】
本発明のMCP製品用異品種部測定ボードは、MCP製品の第一メモリ部および第二メモリ部の電気的特性の検査を行う際に用いるMCP製品用異品種部測定ボードであって、前記MCP製品を収容する第一メモリ部測定用ソケットと第二メモリ部測定用ソケットとを有しており、前記第一メモリ部測定用ソケットには前記MCP製品の第一メモリ部用端子と接続される第一メモリ部測定用ソケット端子が具備されており、前記第二メモリ部測定用ソケットには前記MCP製品の第二メモリ部用端子と接続される第二メモリ部測定用ソケット端子が具備されており、前記第一メモリ部測定用ソケット端子と前記第二メモリ部測定用ソケット端子とが結線されていることを特徴とする。
【0015】
本発明のMCP製品用異品種部測定ボードは、前記第一メモリ部測定用ソケットが前記第二メモリ部測定用ソケットに隣接して配置されていることを特徴とする。
【0016】
本発明のMCP製品用異品種部測定ボードは、前記第一メモリ部測定用ソケット端子と前記第二メモリ部測定用ソケット端子とが結線され、前記第二メモリ部測定用ソケット端子に電気的特性検査用テスタのテスタピンが接続されるように構成されていることを特徴とする。
【0017】
本発明のMCP製品用異品種部測定ボードは、前記第一メモリ部がDRAM素子であり、前記第二メモリ部がFLASH素子であることを特徴とする。
【発明の効果】
【0018】
本発明によれば、MCP製品の異なる品種のメモリ部の電気的特性を測定することができるMCP製品用異品種部測定ボードを提供することができる。
以下、本発明を実施するための形態について説明する。
【発明を実施するための最良の形態】
【0019】
図1は、本発明の実施形態であるMCP製品用異品種部測定ボードをテストヘッド(テスタ)上に配置した一例を示す斜視図である。
図1に示すように、本発明の実施形態であるMCP製品用異品種部測定ボード13は、略矩形状のボード本体基板12と、ボード本体基板12の一面12a上に格子状に配列された略矩形状の第一メモリ部測定用ソケット15と第二メモリ部測定用ソケット16とからなる。これらの第一メモリ部測定用ソケット15または第二メモリ部測定用ソケット16にMCP製品を収容する構成とされている。なお、MCPは、マルチチップパッケージ(Multi Chip Package)の略である。
【0020】
さらに、ボード本体基板12の他面12bにはコネクタ18を介してテストヘッド11が配置されている。テストヘッド11にはケーブル17が接続され、ケーブル17に接続された制御部(図示略)により、テストヘッド11に電気信号を送受信した後に、コネクタ18を介して、MCP製品用異品種部測定ボード13にこの電気信号を送受信して、第一メモリ部測定用ソケット15または第二メモリ部測定用ソケット16に収容されたMCP製品のDRAM素子とFLASH素子の電気的特性の検査を行うことができる構成とされている。なお、DRAMは揮発性メモリの一つであり、ダイナミックランダムアクセスメモリの略である。FLASHは不揮発性メモリの一つであり、フラッシュメモリの略である。
【0021】
図2は、本発明の実施形態であるMCP製品用異品種部測定ボード13に備えられた第一メモリ部測定用ソケット15および第二メモリ部測定用ソケット16とテストヘッド(テスタ)11との間の結線の一例を示した図である。なお、ソケットの数を省略して第一メモリ部測定用ソケット15または第二メモリ部測定用ソケット16それぞれ1個だけを示している。
図2に示すように、テストヘッド(テスタ)11は、DR(ドライバー)、I/O、PPS(電源)の3系統の信号を有する。DR、I/Oからの電気信号が、第一メモリ部測定用ソケット15および第二メモリ部測定用ソケット16へ送信され、第一メモリ部測定用ソケット15または第二メモリ部測定用ソケット16に収容されたMCP製品のテストを行った結果の電気信号がI/Oへ受信される構成とされている。
【0022】
図3は、本発明の実施形態であるMCP製品用異品種部測定ボード13の平面図であって、第一メモリ部測定用ソケット15および第二メモリ部測定用ソケット16の配置の一例を示す図である。
図3に示すように、発明の実施形態であるMCP製品用異品種部測定ボード13は、略矩形状のボード本体基板12と、ボード本体基板12の一面12a上に格子状に配列された第一メモリ部測定用ソケット15と第二メモリ部測定用ソケット16とを有している。
第一メモリ部測定用ソケット15を備えた測定ボードの空きエリアに第二メモリ部測定用ソケット16を実装した場合である。本来、別の測定ボードに供えられる異品種のメモリ部測定用ソケットをお互いの未使用のエリアに並べ、その間で並列接続することで、測地ボードは1つでどちらかのエリアのソケットにのみMCP製品を実装することで、MCP製品の異品種のメモリ部それぞれのテストが可能となる。なお、前記並列接続は、後述するように実際はシリーズに形成されている。
【0023】
ボード本体基板12の1辺12cと平行になるようにライン状に4つの第二メモリ部測定用ソケット16が配列されている。その第二メモリ部測定用ソケット16のラインに平行になるように4つの第一メモリ部測定用ソケット15が配列され、さらに、その第一メモリ部測定用ソケット15のラインに平行になるように4つの第二メモリ部測定用ソケット16が配列されている。最後に、その第二メモリ部測定用ソケット16のラインに平行になるように4つの第一メモリ部測定用ソケット15が配列されている。
【0024】
第一メモリ部測定用ソケット15と第二メモリ部測定用ソケット16は、このように互いに隣接して配置されることが好ましい。後述するが、隣接されて配置された第一メモリ部測定用ソケット15と第二メモリ部測定用ソケット16との間は結線されており、この結線距離を最短にすることにより、結線を介して送受信される電気信号の劣化を少なくすることができる。
【0025】
図4は、MCP製品の一例を示す概略図であって、図4(a)は平面概略図であり、図4(b)は図4(a)のA−A’線における断面概略図である。
図4に示すように、MCP製品20は、製品本体基板21と、第一メモリ部用端子22と、第二メモリ部用端子23とを有している。第一メモリ部用端子22と、第二メモリ部用端子23にはそれぞれの信号が引き出されている。
図4(a)に示すように、MCP製品20の略矩形状とされた製品本体基板21の面内には、5×5列の端子が形成されている。そのうち、1辺21f側の一列の端子が第二メモリ部用端子23とされている。また、他の1辺21e側の4つの端子および更に他の1辺21d側の1つの端子が第一メモリ部用端子22とされている。
図4(b)に示すように、MCP製品20は、製品基板本体21の一面21a上に第一メモリ部用端子22を有している。
【0026】
図5は、図3の第一メモリ部測定用ソケット15と第二メモリ部測定用ソケット16との間の結線の一例を示す図であって、図5(a)は平面図であり、図5(b)は図5(a)のB−B’線における断面図である。
【0027】
図5(a)に示すように、第一メモリ部測定用ソケット15には、5つの第一メモリ部測定用ソケット端子25が具備されている。また、第二メモリ部測定用ソケット16には、5つの第二メモリ部測定用ソケット端子26が具備されている。
5つの第一メモリ部測定用ソケット端子25は、それぞれ5つの第二メモリ部測定用ソケット端子26に配線30により、渡りによるシリーズな結線が行われている。
図5(a)に示すように、物理的に距離の離れた第一メモリ部測定用ソケット端子25と第二メモリ部測定用ソケット端子26とを結線するには、テスタピンから見て、等距離になるような2分岐方法と、渡りによるシリーズな結線があるが、等距離になるような2分岐方法を用いた場合、片方しかMCP製品を搭載しない場合は、MCP製品を搭載しない方からの反射による波形劣化の問題があるためである。
また、5つの第二メモリ部測定用ソケット端子26にそれぞれテストヘッド(テスタ)11の5本のテスタピン1〜5が接続されている。
【0028】
図5(a)に示すように、テストヘッド(テスタ)11の5本のテスタピン1〜5を5つの第二メモリ部測定用ソケット端子26に接続させるとともに、それぞれ配線30で5つの第一メモリ部測定用ソケット端子25に一筆書き状に接続させることにより、テストヘッド(テスタ)11側のPINリソースを第一メモリ部と第二メモリ部とで共用するとともに、I/O x32で半減した空きソケット位置を有効活用することができる。
【0029】
図5(b)に示すように、第一メモリ部測定用ソケット15および第二メモリ部測定用ソケット16は、基板本体12の一面12a上に形成されている。また、第一メモリ部測定用ソケット15および第二メモリ部測定用ソケット16は、MCP製品20を収容する収容領域20cが備えられており、MCP製品20を収容できる構成とされている。
【0030】
図6は、MCP製品20を収容した場合の一例を示す断面図であり、図5(a)は、第一メモリ部測定用ソケット15にMCP製品20を収容した場合であり、図5(b)は、第二メモリ部測定用ソケット16にMCP製品20を収容した場合である。
本発明の実施形態であるMCP製品用異品種部測定ボード13を用いての測定の際には、前提条件として、第一メモリ部と第二メモリ部は同時に測定しないものとする。そのため、第一メモリ部測定時には第一メモリ部測定用ソケット15へのみMCP製品20を実装して測定を行い、第二メモリ部測定時には第二メモリ部測定用ソケット16へのみMCP製品20を実装して測定することになる。なお、MCP製品20の収容および取り外しは、ハンドラと呼ばれる搬送装置を用いて行われる。
【0031】
本発明の実施形態であるMCP製品用異品種部測定ボード13を用いることにより、第一メモリ部用の測定ボードと第二メモリ部用の測定ボードを取り替える必要がなくなり、TAT短縮することができ、生産性を向上させることができる。
また、それぞれの測定においても必要なテストピンのみを実装すればよく、MCP製品のフルピン対応は不要となり、生産性を向上させることができる。
【0032】
図6(a)に示すように、第一メモリ部測定用ソケット15にMCP製品20を収容した場合、第一メモリ部用端子22が第一メモリ部測定用ソケット端子25に接続される。図では省略しているが、残りの4つの第一メモリ部用端子22は、それぞれ残りの4つの第一メモリ部測定用ソケット端子25に接続される。第一メモリ部測定用ソケット端子25の数と位置は、それぞれMCP製品20の第一メモリ部用端子22の数と位置と対応するように設定されているためである。
この状態で、第二メモリ部測定用ソケット端子26に接続されたテスタピン1〜5から電気信号を送受信することにより、配線30を介して、MCP製品20の第一メモリ部の電気的特性の検査を行うことができる。
【0033】
同様に、図6(b)に示すように、第二メモリ部測定用ソケット16にMCP製品20を収容した場合、図では省略しているが、5つの第二メモリ部用端子23がそれぞれ5つの第二メモリ部測定用ソケット端子26に接続される。第二メモリ部測定用ソケット端子26の数と位置は、それぞれMCP製品20の第二メモリ部用端子23の数と位置と対応するように設定されているためである。
この状態で、テスタピン1〜5から電気信号を送受信することにより、MCP製品20の第二メモリ部の電気的特性の検査を行うことができる。
【0034】
図7は、MCP製品用異品種部測定ボード13の平面図であって、第一メモリ部測定用ソケット15および第二メモリ部測定用ソケット16の配置の別の一例を示す図である。
異品種のメモリ部を測定するための第一メモリ部測定用ソケット15と第二メモリ部測定用ソケット16が隣接されて配置されているので、結線距離を最短にすることができ、電気信号の劣化を低減できるので、これらのような配置でもよい。
【0035】
なお、第一メモリ部測定用ソケット15、第二メモリ部測定用ソケット16の形状は、略矩形状とされているが、他の形状でもよい。MCP製品20の外形に合わせた収容領域20cが備えられ、その収容領域20cにMCP製品20を収容することができればよい。
また、第一メモリ部測定用ソケット15、第二メモリ部測定用ソケット16の搭載数も特に限定されるものではなく、測定ボードの大きさ、同時測定数の違いを考慮して設定される。
【0036】
図8〜10は、第一メモリ部がDRAM素子、第二メモリ部がFLASH素子であるMCP製品20の場合を説明する図であって、図8は本発明の実施形態であるMCP製品用異品種部測定ボード13におけるDRAM素子測定用ソケット(D)とFLASH素子測定用ソケット(F)の配置の一例を示す平面概略図であり、図9はMCP製品のDRAM用端子とFLASH用端子の配置の一例を示す平面概略図であり、図10はDRAM素子測定用ソケット(D側ソケット)とFLASH素子測定用ソケット(F側ソケット)の間の結線の一例を示す拡大概略図である。
図8に示すように、DRAM素子測定用ソケット(D)とFLASH素子測定用ソケット(F)は互いに隣接するように配置されている。
また、図9に示すように、MCP製品20は、DRAM用端子とFLASH用端子が備えられている。
図10に示すように、FLASH素子測定用ソケット(F側ソケット)には、MCP製品20を収容したときに、MCP製品20のFLASH用端子と対応するように、FLASH素子測定用ソケット端子が設けられており、テスタピン1〜5が接続されている。そのため、テスタピン1〜5を介して、MCP製品20のFLASH素子の電気的特性を測定できる構成とされている。
同様に、DRAM素子測定用ソケット(D側ソケット)には、MCP製品20を収容したときに、MCP製品20のDRAM用端子と対応するように、DRAM素子測定用ソケット端子が設けられている。これらのDRAM素子測定用ソケット端子は、FLASH素子測定用ソケット端子と結線されているので、テスタピン1〜5を介して、MCP製品20のFLASH素子の電気的特性を測定できる構成とされている。
【0037】
このように、MCP製品がDRAM素子とFLASH素子の2つのメモリ部を有する場合には、第一メモリ部をDRAM素子として、第二メモリ部をFLASH素子とすることが好ましい。
DRAM素子の電気的特性の測定は、最も波形品質が厳しく、反射による波形劣化の影響が無視できない高速テストを必要とするので、DRAM素子測定用ソケット端子はシリーズ結線で最遠方側に配置することがよい。なお、結線距離が長くなることによる影響は少ない。
FLASH素子測定用ソケット端子はシリーズ結線で途中に配置することとなり、反射による波形劣化の影響が大きいため波形精度は悪化することとなるが、FLASH素子はもともと低速デバイスであるので許容できる程度となる。
【0038】
このように、本方法を使用すれば、容易な結線設計と1測定ボード費用で、2品種を測定可能となる。1つの測定ボード内でDRAM/FLASH両方の測定ができる。
投資抑制、冶具を交換しなくても設定変更だけで両方測定可能なため、切り替えロス時間の低減、TAT短縮が可能となる。
【0039】
本発明の実施形態であるMCP製品用異品種部測定ボード13は、ボード本体基板12と、前記ボード本体基板12上に配置された第一メモリ部測定用ソケット15と第二メモリ部測定用ソケット16とを有する構成なので、第一メモリ部と第二メモリ部とを備えたMCP製品の異なる2品種のメモリ部を測定することができる。そのため、1つの測定ボード費用で異なる2品種のメモリ部を測定することができるので、開発投資を抑制することができる。また、測定ボードを交換しなくても設定変更だけで両方測定可能なため、測定ボードの切り替えロス時間を低減してTAT短縮が可能となる。
【0040】
本発明の実施形態であるMCP製品用異品種部測定ボード13は、ボード本体基板12と、前記ボード本体基板12上に配置された第一メモリ部測定用ソケット15と第二メモリ部測定用ソケット16とを有する構成なので、テストヘッド(テスタ)11側のPINリソースを第一メモリ部と第二メモリ部とで共用するとともに、I/O x32で半減した空きソケット位置を有効活用することができる。
【0041】
本発明の実施形態であるMCP製品用異品種部測定ボード13は、ボード本体基板12と、前記ボード本体基板12上に配置されたDRAM素子測定用ソケット15とFLASH素子測定用ソケット16とを有する構成なので、DRAM素子とFLASH素子とを備えたMCP製品の異なる2品種のメモリ部を測定することができる。1つの測定ボード費用で異なる2品種のメモリ部を測定することができるので、開発投資を抑制することができる。また、測定ボードを交換しなくても設定変更だけで両方測定可能なため、測定ボードの切り替えロス時間を低減してTAT短縮が可能となる。
【0042】
本発明の実施形態であるMCP製品用異品種部測定ボード13は、第一メモリ部測定用ソケット15にはMCP製品20の第一メモリ部用端子21と接続される第一メモリ部測定用ソケット端子25が具備されており、第一メモリ部測定用ソケット端子25は、第二メモリ部測定用ソケット端子26に結線される構成なので、第二メモリ部測定用ソケット端子26に接続されたテスタピン1〜5から電気信号を送受信することにより、配線30を介して、MCP製品20の第一メモリ部の電気的特性の検査を行うことができる。また、容易に結線設計することができる。
【0043】
本発明の実施形態であるMCP製品用異品種部測定ボード13は、第二メモリ部測定用ソケット16にはMCP製品20の第二メモリ部用端子23と接続される第二メモリ部測定用ソケット端子26が具備される構成なので、第二メモリ部測定用ソケット端子26に接続されたテスタピン1〜5から電気信号を送受信することにより、MCP製品20の第二メモリ部の電気的特性の検査を行うことができる。また、容易に結線設計することができる。
【0044】
本発明の実施形態であるMCP製品用異品種部測定ボード13は、DRAM素子測定用ソケット(D)にはMCP製品20のDRAM用端子と接続されるDRAM素子測定用ソケット端子が具備されており、DRAM素子測定用ソケット端子は、FLASH素子測定用ソケット端子に結線される構成なのでFLASH素子測定用ソケット端子に接続されたテスタピン1〜5から電気信号を送受信することにより、配線を介して、MCP製品20のDRAM素子の電気的特性の検査を行うことができる。また、容易に結線設計することができる。
【0045】
本発明の実施形態であるMCP製品用異品種部測定ボード13は、FLASH素子測定用ソケット(F)にはMCP製品20のFLASH用端子と接続されるFLASH素子測定用ソケット端子が具備される構成なので、FLASH素子測定用ソケット端子に接続されたテスタピン1〜5から電気信号を送受信することにより、MCP製品20のFLASH素子の電気的特性の検査を行うことができる。また、容易に結線設計することができる。
【0046】
本発明の実施形態であるMCP製品用異品種部測定ボード13は、第一メモリ部測定用ソケット15が第二メモリ部測定用ソケット16に隣接して配置されている構成なので、テスタピン1〜5から第一メモリ部測定用ソケット端子25までの結線距離を短くして、電気信号の劣化を抑制することができる。また、容易に結線設計することができる。
【0047】
本発明の実施形態であるMCP製品用異品種部測定ボード13は、第一メモリ部測定用ソケット端子25と第二メモリ部測定用ソケット端子26が結線され、第二メモリ部測定用ソケット端子26にテスタピン1〜5が接続される構成なので、第一メモリ部測定用ソケット15または第二メモリ部測定用ソケット16の少なくともいずれか一方にMCP製品20を配置して、テスタピン1〜5が第二メモリ部測定用ソケット端子26に接続することにより、MCP製品20の第一メモリ部15または第二メモリ部16のいずれか一方の電気的特性の検査を行うことができる。
【0048】
本発明の実施形態であるMCP製品用異品種部測定ボード13は、DRAM素子測定用ソケット端子とFLASH素子測定用ソケット端子が結線され、FLASH素子測定用ソケット端子にテスタピン1〜5が接続される構成なので、DRAM素子測定用ソケットまたはFLASH素子測定用ソケットの少なくともいずれか一方にMCP製品を配置して、テスタピン1〜5がFLASH素子測定用ソケット端子に接続されることにより、MCP製品20のDRAM素子またはFLASH素子のいずれか一方の電気的特性の検査を行うことができる。
【0049】
本発明の実施形態であるMCP製品用異品種部測定ボード13は、第一メモリ部測定用ソケット端子25がシリーズ結線で最遠方側に配置され、第二メモリ部測定用ソケット端子26がシリーズ結線で途中に配置される構成なので、最も波形品質が厳しく、反射による波形劣化の影響が無視できない高速テストを必要とするDRAM素子の電気的特性の測定を問題なく行うことができ、もともと低速デバイスであり、反射による波形劣化の影響が大きいため波形精度は悪化しても許容できるFLASH素子の測定も問題なく行うことができる。
【産業上の利用可能性】
【0050】
本発明は、MCP製品用異品種部測定ボードに関するものであって、半導体装置を製造・利用する産業において利用可能性がある。
【図面の簡単な説明】
【0051】
【図1】本発明のMCP製品用異品種部測定ボードをテストヘッド(テスタ)上に配置した一例を示す斜視図である。
【図2】本発明のMCP製品用異品種部測定ボードに備えられた第一メモリ部測定用ソケットおよび第二メモリ部測定用ソケットとテストヘッド(テスタ)との間の結線の一例を示した図である。
【図3】本発明のMCP製品用異品種部測定ボードの平面図であって、第一メモリ部測定用ソケットおよび第二メモリ部測定用ソケットの配置の一例を示す図である。
【図4】MCP製品の一例を示す概略図である。
【図5】本発明のMCP製品用異品種部測定ボードの第一メモリ部測定用ソケットと第二メモリ部測定用ソケットとの間の結線の一例を示す図である。
【図6】MCP製品を収容した場合の一例を示す断面図である。
【図7】本発明のMCP製品用異品種部測定ボードの平面図であって、第一メモリ部測定用ソケットおよび第二メモリ部測定用ソケットの配置の別の一例を示す図である。
【図8】本発明のMCP製品用異品種部測定ボードにおけるDRAM素子測定用ソケット(D)とFLASH素子測定用ソケット(F)の配置の一例を示す平面概略図である。
【図9】MCP製品のDRAM用端子とFLASH用端子の配置の一例を示す平面概略図である。
【図10】本発明のMCP製品用異品種部測定ボードにおけるDRAM素子測定用ソケット(D側ソケット)とFLASH素子測定用ソケット(F側ソケット)の間の結線の一例を示す拡大概略図である。
【図11】最大ソケット数を16と仮定した場合の測定ボード上のソケットの配置の一例を示す図である。
【符号の説明】
【0052】
12…ボード本体基板、12a…一面、12b…他面、12c…辺、13…MCP製品用異品種部測定ボード、15…第一メモリ部測定用ソケット、16…第二メモリ部測定用ソケット、20…MCP製品、20c…収容領域、21…製品基板本体、21a…一面、21c、21d、21e、21f…辺、22…第一メモリ部用端子、23…第二メモリ部用端子、25…第一メモリ部測定用ソケット端子、26…第二メモリ部測定用ソケット端子、30…配線。
【特許請求の範囲】
【請求項1】
MCP製品の第一メモリ部および第二メモリ部の電気的特性の検査を行う際に用いるMCP製品用異品種部測定ボードであって、
前記MCP製品を収容する第一メモリ部測定用ソケットと第二メモリ部測定用ソケットとを有しており、前記第一メモリ部測定用ソケットには前記MCP製品の第一メモリ部用端子と接続される第一メモリ部測定用ソケット端子が具備されており、前記第二メモリ部測定用ソケットには前記MCP製品の第二メモリ部用端子と接続される第二メモリ部測定用ソケット端子が具備されており、前記第一メモリ部測定用ソケット端子と前記第二メモリ部測定用ソケット端子とが結線されていることを特徴とするMCP製品用異品種部測定ボード。
【請求項2】
前記第一メモリ部測定用ソケットが前記第二メモリ部測定用ソケットに隣接して配置されていることを特徴とする請求項1に記載のMCP製品用異品種部測定ボード。
【請求項3】
前記第一メモリ部測定用ソケット端子と前記第二メモリ部測定用ソケット端子とが結線され、前記第二メモリ部測定用ソケット端子に電気的特性検査用テスタのテスタピンが接続されるように構成されていることを特徴とする請求項1または請求項2のいずれか1項に記載のMCP製品用異品種部測定ボード。
【請求項4】
前記第一メモリ部がDRAM素子であり、前記第二メモリ部がFLASH素子であることを特徴とする請求項1〜3のいずれか1項に記載のMCP製品用異品種部測定ボード。
【請求項1】
MCP製品の第一メモリ部および第二メモリ部の電気的特性の検査を行う際に用いるMCP製品用異品種部測定ボードであって、
前記MCP製品を収容する第一メモリ部測定用ソケットと第二メモリ部測定用ソケットとを有しており、前記第一メモリ部測定用ソケットには前記MCP製品の第一メモリ部用端子と接続される第一メモリ部測定用ソケット端子が具備されており、前記第二メモリ部測定用ソケットには前記MCP製品の第二メモリ部用端子と接続される第二メモリ部測定用ソケット端子が具備されており、前記第一メモリ部測定用ソケット端子と前記第二メモリ部測定用ソケット端子とが結線されていることを特徴とするMCP製品用異品種部測定ボード。
【請求項2】
前記第一メモリ部測定用ソケットが前記第二メモリ部測定用ソケットに隣接して配置されていることを特徴とする請求項1に記載のMCP製品用異品種部測定ボード。
【請求項3】
前記第一メモリ部測定用ソケット端子と前記第二メモリ部測定用ソケット端子とが結線され、前記第二メモリ部測定用ソケット端子に電気的特性検査用テスタのテスタピンが接続されるように構成されていることを特徴とする請求項1または請求項2のいずれか1項に記載のMCP製品用異品種部測定ボード。
【請求項4】
前記第一メモリ部がDRAM素子であり、前記第二メモリ部がFLASH素子であることを特徴とする請求項1〜3のいずれか1項に記載のMCP製品用異品種部測定ボード。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2010−2340(P2010−2340A)
【公開日】平成22年1月7日(2010.1.7)
【国際特許分類】
【出願番号】特願2008−162264(P2008−162264)
【出願日】平成20年6月20日(2008.6.20)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】
【公開日】平成22年1月7日(2010.1.7)
【国際特許分類】
【出願日】平成20年6月20日(2008.6.20)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】
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