【課題】接合部の損傷を事前に検知する。
【解決手段】電子部品は、第１部材と、第２部材と、接合部と、測定部とを備える。第１電極は、第１部材上に形成される。第２電極は、第１部材上の、第１電極が形成された領域の周囲の領域に形成される。第３電極は、第２部材に形成される。第２電極が第２部材に形成され、第３電極が第２部材の第２電極が形成された領域の周囲の領域に形成されてもよい。接合部は、第１電極と第２電極と第３電極と接合する。測定部は、第１電極および第２電極のうち少なくとも一方を含む接続経路の電気特性を測定する。 （もっと読む）

【課題】 多様な方式でスキャンテスト経路を形成することができる半導体装置を提供する。
【解決手段】第１チップおよび第２チップを電気的に連結する第１貫通ビアおよび第２貫通ビアと、前記第１チップに配置され、テストデータを受信するとともに前記第１貫通ビアと接続される第１回路部と、前記第１チップに配置され、前記第２貫通ビアおよび前記第１回路部と接続される第２回路部と、前記第２チップに配置され、前記第１貫通ビアと接続される第３回路部と、を含み、前記第１回路部は第１制御信号に応答して前記第１貫通ビアおよび前記第２回路部のうちいずれか一つに前記第１回路の出力信号を出力する。 （もっと読む）

【課題】多数の信号用ＴＳＶを有する半導体チップを積層した半導体装置では、個々の信号用ＴＳＶを導通試験するのに、膨大な工数がかかっていた。
【解決手段】信号用ＴＳＶを直接導通試験するのではなく、信号用ＴＳＶに隣接した位置にダミーバンプを配列すると共に、複数の半導体チップ間のダミーバンプを一筆書きで描けるような導通経路で、各半導体チップのダミーバンプを接続する。
導通経路の導通試験により、積層された２つの半導体チップの接合面における接合不良を測定、検出できる。 （もっと読む）

【課題】不良電流パスの選別に要する時間を短縮する。
【解決手段】半導体装置は、それぞれ少なくとも１つの貫通電極を含み、インターフェイスチップ内に第１のノードｎ１を有する複数の電流パス１０１_Ｘと、互いに異なる複数の電圧値からなる比較電圧ＤＡＣＯＵＴを生成する比較電圧生成部１０２と、複数の電流パス１０１_Ｘそれぞれの第１のノードｎ１の電圧ＴＳＶＣ_Ｘと、比較電圧ＤＡＣＯＵＴの上記複数の電圧値それぞれとを比較し、比較の結果を示す比較結果信号ＣＭＰ_Ｘを電流パス１０１_Ｘごとに出力する比較部１０３と、比較結果信号ＣＭＰ_Ｘに応じて、複数の電流パス１０１_Ｘのそれぞれが高抵抗化しているか否かを示す結果信号ＲＥＳＬＴ_Ｘを生成する結果信号生成部１０４とを備える。 （もっと読む）

【課題】複数の半導体チップが積層された構造を有する半導体装置において、パンプ電極ＢＰ＿０に接触せずに、かつ、貫通電極ＴＳＶ＿０の負荷容量を増やさずにテストできる半導体装置１０を提供する。
【解決手段】積層された複数の半導体チップ２１〜２４のそれぞれが、バンプ電極ＢＰ＿０と、テストパッドＰＡＤ＿０と、テストパッドから供給される信号を受け取りバンプ電極に供給するテストバッファＴＤ＿０と、テストバッファの活性状態と非活性状態とを制御する制御信号を供給するバッファ制御部ＢＣとを含む。 （もっと読む）

【課題】不良回路ブロックを特定する時間を短くでき、また、各回路ブロックの信頼性加速試験での特性劣化を精度良く測定できる半導体集積回路を提供することを目的とする。
【解決手段】複数の回路ブロックＢ１、Ｂ２、・・・Ｂｎと、複数の回路ブロックに対応し、回路ブロックと電源端子２との接続を制御する複数のスイッチ回路Ｓａ１、Ｓａ２、・・・Ｓａｎと、複数のスイッチ回路に対応し、スイッチ回路へ回路ブロック選択信号を出力する複数のフリップフロップ回路ＤＦＦ１、ＤＦＦ２、・・・ＤＦＦｎとを備え、複数のフリップフロップ回路は、シフトレジスタ回路を構成し、外部信号の入力に基づいて、２以上のスイッチ回路を選択して回路ブロック選択信号を出力し、当該回路ブロック選択信号を入力された２以上のスイッチ回路は、当該２以上のスイッチ回路それぞれに対応する回路ブロックと電源端子とを接続する半導体集積回路１００。 （もっと読む）

【課題】ウェハ上の単一チップに形成された貫通ビアの不良の可否をテストすることができ、またパッケージングされた半導体集積回路に形成された貫通ビアの不良の可否をテストすることができる半導体集積回路のテスト回路及び方法を提供する。
【解決手段】半導体集積回路のテスト回路１は貫通ビア１００、電圧駆動部２００及び判定部３００を含む。前記貫通ビア１００は入力電圧Ｖ１を受信する。前記電圧駆動部２００は前記貫通ビア１００と連結されて前記入力電圧Ｖ１を受信し、テスト制御信号ＥＮ＿Ｐ，ＥＮ＿Ｎに応答して前記入力電圧Ｖ１のレベルを変化させてテスト電圧ＶＴを生成する。前記判定部３００は前記入力電圧Ｖ１及び前記テスト電圧ＶＴを比較して結果信号を出力する。 （もっと読む）

【課題】内蔵された回路の状態を確認する機能を備えた半導体集積回路を更に小型化することができる技術を提供
【解決手段】半導体集積回路１では、コアＬＳＩ１１と周辺ＬＳＩ１２との間の内部配線ＷＩが異常であると判定回路１５が判定すると、判定回路１５は、リングオシレータ１６Ａを発振させることを指示する情報（第１発振指示情報）をリングオシレータ制御部１７へ出力する。そしてリングオシレータ制御部１７が第１発振指示情報を取得すると、リングオシレータ制御部１７が、発振周波数ｆ１で発振するように構成されたリングオシレータ１６Ａを発振させる。そして、半導体集積回路１内で発生している磁界を近磁界プローブで測定し、発振周波数ｆ１で大きさが変動する磁界を検出した場合に、リングオシレータ１６Ａが動作していると判断することができる。 （もっと読む）

【課題】複数の半導体チップの各々の信号端子が共通の外部端子に接続される場合であっても、半導体装置のオープン不良を検出する。
【解決手段】半導体装置は、複数の半導体チップと、外部と接続される電源端子、第１及び第２の外部端子と、を備え、複数の半導体チップのそれぞれは、第１の信号端子（第１の信号パッドＴ１）に供給される信号に基づくクロック信号によって計数を行うカウンタ部４２と、複数の半導体チップの中で自己の半導体チップを固定的に識別し、識別情報を出力する識別情報認識部と、カウンタ部４２の出力と識別情報を比較し、比較した比較結果に基づいて、第２の信号端子（第２の信号パッドＴ２）と電源端子との導通／非導通状態を制御する比較回路４３と、を有し、複数の半導体チップの各々の第１の信号端子は、共通の第１の外部端子に接続され、複数の半導体チップの各々の第２の信号端子は、共通の第２の外部端子に接続される。 （もっと読む）

【課題】特定パスの動作確認を容易化し、不具合箇所の特定を容易化すること。
【解決手段】選択回路１０１は、入力信号が入力端子１２０から受け渡される半導体装置１１０内の特定パス上の観測箇所Ａと観測箇所Ｂとが選択信号に応じて順に選択される。カウンタ１０２は、選択された観測箇所ごとに観測箇所でのエッジ数をカウントする。第１のレジスタ１０３は、カウンタ１０２によりカウントされた観測箇所Ａでの第１のエッジ数を保持する。第２のレジスタ１０４は、カウンタ１０２によりカウントされた観測箇所Ｂでの第２のエッジ数を保持する。比較回路１０５は、第１のレジスタ１０３に保持された第１のエッジ数と第２のレジスタ１０４に保持された第２のエッジ数とを比較し、出力端子１０６は、比較回路１０５による比較結果を出力する。 （もっと読む）

【課題】論理値の反転処理を行う回路をコアチップ側に設けることなく、ＴＳＶを含む電流パスラインのショート不良を検出する。
【解決手段】半導体装置１０は、第１及び第２の電流パスＳａ，Ｓｂと、これらとそれぞれ電気的に接続する第１及び第２のラッチ回路１００ａ，１００ｂと、第１のラッチ回路１００ａに第１のデータＤ１を供給するとともに、第２のラッチ回路１００ｂに第１のデータとは逆の論理値を有する第２のデータＤ２を供給するドライバ回路１０１と、第１のデータＤ１が第１のラッチ回路１００ａに供給され、かつ第２のデータＤ２が第２のラッチ回路１００ｂに供給されない第１の期間と、第２のデータＤ２が第２のラッチ回路１００ｂに供給され、かつ第１のデータＤ１が第１のラッチ回路１００ａに供給されない第２の期間と、が交互に繰り返されるよう、ドライバ回路１０１を制御する制御回路１０４と、モニタ回路１２０とを備える。 （もっと読む）

【課題】自己と他の半導体装置とを接続するための配線の断線を容易に検出することが可能な半導体装置を提供する。
【解決手段】半導体チップ１は、電源ノード５と、接地ノードＧ１と、ワイヤ１３を接続するためのパッド１１と、ワイヤ１３による半導体チップ５１と半導体チップ５２との間の電気的接続の不良を検出するための検出回路１４とを備える。検出回路１４は、電源ノード５とパッド１１との間に設けられた電圧発生回路１４ａと、電源ノード５と接地ノードＧ１との間に設けられ、パッド１１に所定の電圧が印加されることでオンするスイッチ回路ＳＷとを含む。電圧発生回路１４ａは、ワイヤ１３によって半導体チップ５１と半導体チップ５２との間の電気的接続が不良である場合に、スイッチ回路ＳＷをオンするための電圧をパッド１１に印加する。 （もっと読む）

【課題】 被検体内の異なるデバイスを同時に検査可能な半導体パッケージの検査方法を提供する。
【解決手段】 テストプロセッサ１１２が第１制御信号および第２制御信号をそれぞれテスタ１１０内の第１パターン発生部１１４およびテストヘッド１２０内の第１パターン発生部１２４に伝送する（ＳＴ１５０）。第１パターン発生部１１４が第１パターンを第１半導体チップＤに入力し（ＳＴ１５２）、第１判定部１１６が第１半導体チップＤの不良可否を判断する（ＳＴ１５４）。一方、第２パターン発生部１２４が第２パターンを第２半導体チップＦに入力し（ＳＴ１６２）、第２判定部１２６が第２半導体チップＦの不良可否を判断する（ＳＴ１６４）。これにより、異なる第１半導体チップと第２半導体チップとを同時に検査できるようになり、異なる半導体チップを有する半導体パッケージを検査する時間を大幅に短縮することができる。 （もっと読む）

【課題】モジュールと本体側コネクタ間の接続不良に起因してモジュールが動作不良と判断されてしまうおそれがある。
【解決手段】サーバー１００は、複数の接点を介してメモリ装置１０が接続され、複数の接点を介してメモリ装置１０から複数ビットのデータが入力するコネクタ２０と、コネクタ２０を介して入力する複数ビットのデータに含まれるビットにエラーが生じているか否かを判断するビットエラー検出部４１と、ビットエラー検出部４１によりエラーが検出されたビットに対応する接点を含む第１配線と、ビットエラー検出部４１によりエラーが検出されなかったビットに対応する接点を含む第２配線と、に対してテスト波形を入力し、このテスト波形に応じて第１及び第２配線夫々にて生じる反射波のレベル差を評価することで第１配線の状態を判定する接続確認回路５０と、を備える。 （もっと読む）

【課題】複数のコアチップが積層された半導体装置において、各コアチップにそれぞれ任意のイネーブル信号を供給するために必要な貫通電極の数を削減する。
【解決手段】インターフェースチップＩＦと複数のコアチップＣＣ０〜ＣＣ７が積層されており、複数のコアチップＣＣ０〜ＣＣ７は、貫通電極ＴＳＶ１を介してインターフェースチップＩＦに共通接続されており、インターフェースチップＩＦは、貫通電極ＴＳＶ１を介して複数のコアチップＣＣ０〜ＣＣ７にイネーブル信号ＴＬＳＥをシリアルに供給し、複数のコアチップＣＣ０〜ＣＣ７は、イネーブル信号ＴＬＳＥを構成する複数ビットのうち当該コアチップに割り当てられたチップ識別情報に対応するビットの論理レベルに基づいて活性化される。本発明によれば、イネーブル信号を供給するために必要な貫通電極の数を削減することが可能となる。 （もっと読む）

【課題】チップ間の接続を検査可能な半導体装置を提供する。
【解決手段】第１電源ラインＬＶＤＤ１と第２電源ラインＬＶＤＤ２には、独立に電源電圧を供給可能となっている。バッファＢＵＦ１は、第１パッドＰ１ごとに設けられ、それぞれの出力端子が対応する第１パッドＰ１に接続され、信号を出力するイネーブル状態と、出力がハイインピーダンスとなるディスイネーブル状態が切りかえ可能となっている。試験時には、検査対象のワイヤと接続される第１パッドＰ１および第２パッドＰ２がハイインピーダンスとされ、第１電源ラインＬＶＤＤ１に電源電圧ＶＤＤ１を、第２電源ラインＬＶＤＤ２に接地電圧が供給される。テスト用パッドＰＴＥＳＴに対して試験電流Ｉ_ＴＥＳＴが供給され、テスト用パッドＰＴＥＳＴの電圧が測定される。 （もっと読む）

【課題】システムＬＳＩ内部の信号を観測するために、小数個のテストコネクションポイントを設け、そこに選択的に切り替えられた観測対象信号を出力することは出来るが、これでは内部状態を物理的に外部に引き出しただけであり、電気信号単体での波形立ち上がり時間／ジッタ値／アイ・ダイアグラムの開口、また２つ以上の電気信号での位相ズレ、そして観測信号そのものの信号品質について対応が不十分である。
【解決手段】本発明では、内蔵された信号を外部に引き出す場合の特殊な構造を設けることによって、システムＬＳＩにおける電気信号特性の観測及び解析を可能とする。パッケージ上に内蔵された電気信号をデジタル的かつアナログ的に観測することでシステムＬＳＩの解析をするこが可能となる。さらに観測用端子についても最小限に抑えることができ、システムの省スペース化及び、コストダウンに対応することが可能となる。 （もっと読む）

【課題】積層型半導体装置において積層される半導体チップ間の接続テストにあたり、回路規模の拡大の抑制およびテスト時間の短縮を図る。
【解決手段】チップ２００において、トランジスタＴＲ１１乃至１４の組とＴＲ２１乃至２３の組を貫通電極２０１ａ乃至２０１ｈに対して互いに１つずつずらして配置して接続する。制御電圧ＶＤＤと基準電圧ＶＳＳを最下層から各層のチップに対して印加した状態で、トランジスタＴＲ１１乃至１４は、下層にチップが積層され、上層にチップが積層されないときにオンとなるように駆動する。トランジスタＴＲ２１乃至２３は、下層および上層にチップが積層されているときにオンとなるように駆動する。これにより、最上層とその下の層のチップ間のマイクロバンプ２１０と２２０の接合部のコンタクトチェーンを形成する。接続テストはコンタクトチェーンの抵抗値を測定する。 （もっと読む）

【課題】サイズやコストを増大させることなく、テスト容易なシステムインパッケージを実現する。
【解決手段】テスト容易化回路内装ＳＩＰ１ｂは、少なくともその１つに集積回路チップ２が搭載された複数のコア基板３，４ｂ，５を、絶縁樹脂層７を介して貼り合わせて構成するとともに、コア基板３，５に形成された配線層３１，５１を、スルーホール６を介して接続して構成される。このうち、コア基板４ｂには、半導体層が形成されており、コア基板４ｂには、その半導体層を用いたトランジスタ素子が形成され、さらに、そのトランジスタ素子がコア基板４ｂに含まれる配線層の配線で接続されることによって、集積回路チップ２のテストを容易化するためのテスト容易化回路が形成されている。 （もっと読む）