半導体集積回路のテスト回路及び方法
【課題】ウェハ上の単一チップに形成された貫通ビアの不良の可否をテストすることができ、またパッケージングされた半導体集積回路に形成された貫通ビアの不良の可否をテストすることができる半導体集積回路のテスト回路及び方法を提供する。
【解決手段】半導体集積回路のテスト回路１は貫通ビア１００、電圧駆動部２００及び判定部３００を含む。前記貫通ビア１００は入力電圧Ｖ１を受信する。前記電圧駆動部２００は前記貫通ビア１００と連結されて前記入力電圧Ｖ１を受信し、テスト制御信号ＥＮ＿Ｐ，ＥＮ＿Ｎに応答して前記入力電圧Ｖ１のレベルを変化させてテスト電圧ＶＴを生成する。前記判定部３００は前記入力電圧Ｖ１及び前記テスト電圧ＶＴを比較して結果信号を出力する。
【解決手段】半導体集積回路のテスト回路１は貫通ビア１００、電圧駆動部２００及び判定部３００を含む。前記貫通ビア１００は入力電圧Ｖ１を受信する。前記電圧駆動部２００は前記貫通ビア１００と連結されて前記入力電圧Ｖ１を受信し、テスト制御信号ＥＮ＿Ｐ，ＥＮ＿Ｎに応答して前記入力電圧Ｖ１のレベルを変化させてテスト電圧ＶＴを生成する。前記判定部３００は前記入力電圧Ｖ１及び前記テスト電圧ＶＴを比較して結果信号を出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、より詳しくは、半導体集積回路のテスト回路及び方法に関する。
【背景技術】
【０００２】
半導体集積回路の集積度を高めるために、単一パッケージの内に複数個のチップを積層して、これをパッケージングして集積度を高める方式である３Ｄ（３−Ｄｉｍｅｎｓｉｏｎａｌ）半導体集積回路が開発された。３Ｄ半導体集積回路は、２つまたはその以上のチップを垂直に積層することによって同一の空間で最大の集積度を行うことができる。
【０００３】
３Ｄ半導体集積回路を具現するために多様な方式が存在する。その中の一つは、同じ構造を有するチップを複数個積層して、積層されたチップを金属線のようなワイヤーで連結することによって単一の半導体集積回路として動作させることである。
【０００４】
最近では、積層された複数個のチップをビア（ｖｉａ）で貫通させて、あらゆるチップを電気的に連結する貫通ビア（ｔｈｒｏｕｇｈ ｖｉａ）方式が使われている。貫通ビアを用いた半導体集積回路は、それぞれのチップを垂直に貫通して連結するので、ワイヤーを用いてそれぞれのチップを連結する半導体集積回路よりも、パッケージの面積をより效率的に減少させることができる。
【０００５】
貫通ビアは、パッケージング工程で形成されて積層されるあらゆるチップを並列で連結することが一般的であるが、特に、積層されるチップを直列に連結するために、単一チップの製造工程であらかじめ形成されることができる。例えば、図１に図示されるように、単一チップの製造工程で貫通ビアがあらかじめ生成される場合、第１チップの貫通ビア（ＴＳＶ）と第１チップの内部回路とを連結させ、第２チップの貫通ビア（ＴＳＶ）と第２チップの内部回路とを連結させる。この後、パッケージング工程で前記第１及び第２チップを積層しながら、前記第１チップの貫通ビアをバンプを通して前記第２チップの内部回路と連結することによって、第１チップの内部回路、第１チップの貫通ビア、第２チップの内部回路及び第２チップの貫通ビアの順序で直列の連結を形成することができる。
【０００６】
貫通ビアが、正確に形成されているのかの可否を判断するために、電流漏洩（Ｌｅａｋａｇｅ）テストを主に使えるが、このテストは、複数個のチップが積層されてパッケージングされた後に遂行されるのが一般的である。しかし、先に説明した直列または並列に連結するための貫通ビアの場合、単一チップの製造工程から形成されることができるので、ウェハ状態で、貫通ビアが正常的に形成されているのかに対するテストが要求される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第７８６３１０６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、上記のような問題点を解決するために、ウェハ上の単一チップに形成された貫通ビアの不良の可否をテストすることができ、また、パッケージングされた半導体集積回路に形成された貫通ビアの不良の可否をテストすることができる半導体集積回路のテスト回路及び方法を提供する。
【課題を解決するための手段】
【０００９】
本発明の一態様による半導体集積回路のテスト回路は、入力電圧を受信する貫通ビアと、該貫通ビアに連結されて前記入力電圧を受信し、テスト制御信号に応答して前記入力電圧のレベルを変化させてテスト電圧を生成する電圧駆動部と、前記入力電圧及び前記テスト電圧を比較して結果信号を出力する判定部と、を備える。
【００１０】
本発明の他の態様による半導体集積回路は、入力電圧を受信する第１チップの貫通ビアと、該第１チップの貫通ビアに連結され、前記入力電圧のレベルを変化させて第１チップのテスト電圧を生成する第１チップの電圧駆動部と、前記入力電圧及び前記第１チップのテスト電圧を比較して第１チップの結果信号を生成する第１チップの判定部を備えた第１チップと、前記第１チップの貫通ビアに電気的に連結されて前記入力電圧を受信する第２チップの貫通ビアと、該第２チップの貫通ビアから伝送された前記入力電圧を受信し、前記入力電圧のレベルを変化させて第２チップのテスト電圧を生成する第２チップの電圧駆動部と、前記入力電圧及び前記第２チップのテスト電圧を比較して第２チップの結果信号を生成する第２チップの判定部を備えた第２チップと、を備える。
【００１１】
また、本発明の他の態様による半導体集積回路のテスト方法は、入力電圧を印可して貫通ビアに電荷を充電する段階と、前記貫通ビアへ充電された電荷を第１時間充電または放電して第１テスト電圧を生成する段階と、前記入力電圧及び前記第１テスト電圧のレベルを比較して第１結果信号を生成する段階と、前記第１テスト電圧で充電された前記貫通ビアを第２時間充電または放電して第２テスト電圧を生成する段階と、前記入力電圧及び前記第２テスト電圧のレベルを比較して第２結果信号を生成する段階を含む。
【発明の効果】
【００１２】
本発明によると、ウェハ上の単一チップに形成されたＴＳＶのテストを遂行してパッケージングの以前に不良チップを選別することができるので、製造費用を減少させて、製造収率を向上させることができる。
また、本発明によって不良のＴＳＶに対する正確なテストを遂行することができる。
【図面の簡単な説明】
【００１３】
【図１】半導体集積回路を構成する複数個のチップが積層される過程を概略的に示す図である。
【図２】本発明の実施形態による半導体集積回路のテスト回路の構成を概略的に示す図である。
【図３】図２のテスト回路の実施形態の構成を概略的に示す図である。
【図４Ａ】正常な貫通ビアに連結したテスト回路を示す図である。
【図４Ｂ】物理的または電気的にオープンにされた貫通ビアに連結したテスト回路を示す図である。
【図４Ｃ】ビア及び伝導物質が正常より多く形成されたラージ貫通ビアに連結したテスト回路を示す図である。
【図４Ｄ】半導体集積回路を構成する異なる回路と微細なマイクロブリッジが形成されて電流漏洩を発生させるマイクロブリッジ貫通ビアに連結したテスト回路を示す図である。
【図５】本発明の実施形態によるテスト回路によって遂行された正常な貫通のビアのテスト結果の一例を示すタイミング図である。
【図６】本発明の実施形態によるテスト回路によって遂行された不良貫通ビアのテスト結果の例示を示すタイミング図である。
【図７】本発明の実施形態によるテスト回路によって遂行された不良貫通ビアのテスト結果の例示を示すタイミング図である。
【図８】本発明の実施形態によるテスト回路によって遂行された不良貫通ビアのテスト結果の例示を示すタイミング図である。
【図９】本発明の実施形態によるテスト回路を含む複数個のチップが積層された半導体集積回路を示す図である。
【発明を実施するための形態】
【００１４】
図２は本発明の実施形態による半導体集積回路のテスト回路１の構成を概略的に示す図である。図２において、半導体集積回路のテスト回路１は、貫通ビア１００、電圧駆動部２００及び判定部３００を備えている。貫通ビア１００は、一つのチップを貫通して形成され、異なるチップと前記チップとを電気的に連結させる。貫通ビア１００は、絶縁物質で囲まれたビア（ｓｉｌｉｃｏｎ ｖｉａ）に伝導物質が埋められているので、貫通ビア１００が他のチップと電気的に連結されていない場合、貫通ビア１００はあたかもキャパシタのように動作する。貫通ビア１００は、半導体集積回路のテストのために入力電圧（ＶＩ）を受信する。
【００１５】
電圧駆動部２００は、貫通ビア１００から伝送された入力電圧ＶＩを受信して、入力電圧ＶＩのレベルを変化させてテスト電圧ＶＴを生成する。電圧駆動部２００は、テスト制御信号ＥＮ＿Ｐ、ＥＮ＿Ｎに応答して入力電圧ＶＩのレベルを変化させる。テスト動作の効率性及び正確性を向上させるために、テスト制御信号は、第１テスト制御信号ＥＮ＿Ｐ１、ＥＮ＿Ｎ１及び第２テスト制御信号ＥＮ＿Ｐ２、ＥＮ＿Ｎ２（図５参照）を含む。第１テスト制御信号ＥＮ＿Ｐ１、ＥＮ＿Ｎ１及び第２テスト制御信号ＥＮ＿Ｐ２、ＥＮ＿Ｎ２は、テスト動作を知らせるテストモード信号ＴＭから生成することができる。または、フューズ信号や半導体集積回路のモードレジスターセットで使われる信号から生成することができる。第１テスト制御信号ＥＮ＿Ｐ１、ＥＮ＿Ｎ１及び第２テスト制御信号ＥＮ＿Ｐ２、ＥＮ＿Ｎ２は、互い異なるタイミングでアクティブとされるのが望ましい。また、第１テスト制御信号ＥＮ＿Ｐ１、ＥＮ＿Ｎ１及び第２テスト制御信号ＥＮ＿Ｐ２、ＥＮ＿Ｎ２は、互い異なるパルス幅を有するのが望ましい。上記のように、互いに異なるタイミングで生成され、互い異なるパルス幅を有する前記第１テスト制御信号ＥＮ＿Ｐ１、ＥＮ＿Ｎ１及び第２テスト制御信号ＥＮ＿Ｐ２、ＥＮ＿Ｎ２により多様な方式のテストが遂行できる。
【００１６】
図２において、電圧駆動部２００は、プルアップドライバー２１０及びプルダウンドライバー２２０のうち１つまたはそれ以上を備えることができる。プルアップドライバー２１０は、テスト制御信号ＥＮ＿Ｐ１、ＥＮ＿Ｐ２に応答して貫通ビア１００から伝送された入力電圧ＶＩを入力電圧より高い電圧レベルで駆動し、プルダウンドライバー２２０は、テスト制御信号ＥＮ＿Ｎ１、ＥＮ＿Ｎ２に応答して、前記入力電圧ＶＩを入力電圧より低いレベルの電圧で駆動する。入力電圧ＶＩが高電圧、すなわち、論理ハイレベルの場合、電圧駆動部２００は、プルダウンドライバー２２０を通して入力電圧ＶＩのレベルを変化させてテスト電圧ＶＴを生成し、入力電圧ＶＩが低電圧、すなわち、論理ローレベルの場合、プルアップドライバー２１０を通して入力電圧ＶＩのレベルを変化させてテスト電圧ＶＴを生成する。図２において、プルアップドライバー２１０は、入力電圧ＶＩを外部電圧ＶＤＤレベルで駆動して、プルダウンドライバー２２０は、入力電圧ＶＩを接地電圧ＶＳＳレベルで駆動することを例示する。
【００１７】
判定部３００は、入力電圧ＶＩ及びテスト電圧ＶＴを受信する。判定部３００は、入力電圧ＶＩ及びテスト電圧ＶＴを比較して、結果信号ＯＵＴを出力する。例えば、判定部３００は、入力電圧ＶＩ及びテスト電圧ＶＴの論理レベルが同じである場合、結果信号ＯＵＴをディスエーブルにさせ、入力電圧ＶＩ及びテスト電圧ＶＴの論理レベルが異なる場合、結果信号ＯＵＴをイネーブルにさせることができる。前述の構成のように、本発明の実施形態による半導体集積回路のテスト回路１は、貫通ビア１００を望みのレベルの入力電圧ＶＩで充電して、貫通ビア１００から伝送される前記入力電圧ＶＩのレベルを変化させてテスト電圧ＶＴを生成して、入力電圧ＶＩ及びテスト電圧ＶＴのレベルを比較することによって、貫通ビア１００の正常有無を判別することができる。
【００１８】
図２において、テスト回路１は、テストモード信号ＴＭに応答して、入力電圧ＶＩを貫通ビア１００へ伝送するバッファー部４００をさらに備えている。バッファー部４００は、テストモード信号ＴＭがアクティブの区間の間、入力電圧ＶＩを提供する。したがって、バッファー部４００は、テストモード信号ＴＭに応答して、貫通ビア１００を入力電圧ＶＩレベルで充電する。
【００１９】
図２において、テスト回路１は、出力部５００をさらに備えてもよい。出力部５００は、テストモード信号ＴＭに応答して、入力電圧ＶＩ及び結果信号ＯＵＴのうち１つを出力する。出力部５００は、テスト回路１を通して、半導体集積回路がテスト動作の中である時は結果信号ＯＵＴを出力する。テスト動作が終了になれば、出力部５００は、入力電圧ＶＩを出力して入力電圧ＶＩが半導体集積回路に含まれる多様な内部回路で使われることができるようにする。または、出力部５００は、テスト動作が終了になれば、結果信号ＯＵＴのレベルを一定のレベルで固定するように構成することができる。
【００２０】
図３は、図２のテスト回路１の実施形態の構成を概略的に示す図である。バッファー部４００は、テストモード信号ＴＭに応答して、入力電圧ＶＩを第１ノードＮＤ１へ印可して貫通ビア１００を充電する。
【００２１】
図３において、電圧駆動部２００のプルアップドライバー２１０は、第１ＰＭＯＳトランジスターＰ１で例示し、プルダウンドライバー２２０は、第１ＮＭＯＳトランジスターＮ１で例示する。第１ＰＭＯＳトランジスターＰ１は、ゲート端にテスト制御信号ＥＮ＿Ｐを受信し、ソース端に外部電圧ＶＤＤを受信し、ドレーン端が第１ノードＮＤ１と連結される。第１ＮＭＯＳトランジスターＮ１は、ゲート端にテスト制御信号ＥＮ＿Ｎを受信し、ソース端が接地電圧ＶＳＳと連結され、ドレーン端が前記第１ノードＮＤ１と連結される。したがって、前記第１ＰＭＯＳトランジスターＰ１は、入力電圧ＶＩがローレベルの電圧である時、テスト制御信号ＥＮ＿Ｐに応答して第１ノードＮＤ１の入力電圧ＶＩレベルを外部電圧ＶＤＤレベルで駆動してテスト電圧ＶＴを生成する。反対に、第１ＮＭＯＳトランジスターＮ１は、入力電圧ＶＩがハイレベルである時、テスト制御信号ＥＮ＿Ｎに応答して第１ノードＮＤ１の入力電圧ＶＩのレベルを接地電圧ＶＳＳレベルで駆動してテスト電圧ＶＴを生成する。
【００２２】
一方、図３に図示されたように、プルアップドライバー２１０及びプルダウンドライバー２２０は、各々抵抗素子ＲＵ、ＲＤをさらに備えてもよい。抵抗素子ＲＵ、ＲＤは、プルアップドライバー２１０の駆動力及びプルダウンドライバー２２０の駆動力を調節するために備えられている。また、前記第１ＰＭＯＳトランジスター及び第１ＮＭＯＳトランジスターＰ１、Ｎ１のサイズ調節を通しても、プルアップドライバー及びプルダウンドライバー２１０、２２０の駆動力の調節は可能である。
【００２３】
また、図３において、テスト回路１は、テスト電圧ＶＴ及び入力電圧ＶＩを受信して差動増幅する差動増幅器（不図示）をさらに備えてもよい。差動増幅器は、テスト電圧ＶＴと入力電圧ＶＩとを比較してテスト電圧ＶＴをハイレベルまたはローレベルに増幅するので、判定部３００の論理演算を易しくする。したがって、差動増幅器を使用する場合、さらに正確なテスト結果を生成することができる。また、差動増幅器は、判定部３００の代わりに使うこともできる。
【００２４】
図３において、判定部３００は、エックスオアゲート（ＸＯＲ）を含むことと例示する。エックスオアゲート（ＸＯＲ）は、第１ノードＮＤ１からテスト電圧ＶＴ及び入力電圧ＶＩを受信する。したがって、エックスオアゲート（ＸＯＲ）は、テスト電圧ＶＴと入力電圧ＶＩとの論理レベルが同じである場合、結果信号ＯＵＴをディスエーブルにさせ、テスト電圧ＶＴと入力電圧ＶＩとの論理レベルが同一でない場合には結果信号ＯＵＴをイネーブルにさせることができる。
【００２５】
図４Ａないし図４Ｄは、正常な貫通ビア及び多様な種類の不良貫通ビアと連結したテスト回路を示す図である。図４Ａないし図４Ｄでは、正常に形成された貫通ビア（図４Ａ）、物理的または電気的にオープンにされた貫通ビア（Ｏｐｅｎ ＴＳＶ）（図４Ｂ）、ビア及び伝導物質が正常より多く形成されたラージ貫通ビア（Ｌａｒｇｅ ＴＳＶ）（図４Ｃ）及び半導体集積回路を構成する異なる回路と微細なマイクロブリッジが形成されて電流漏洩を発生させるマイクロブリッジ貫通ビア（Ｍｉｃｒｏ Ｂｒｉｄｇｅ ＴＳＶ）（図４Ｄ）が図示されている。本発明の実施形態による半導体集積回路のテスト回路１は、多様な種類の貫通ビアの不良をすべて検出することができるように構成されている。
【００２６】
図５ないし図８は本発明の実施形態による半導体集積回路のテスト回路１の動作を示すタイミング図である。図５ないし図８を参照して本発明の実施形態による半導体集積回路のテスト回路１の動作を説明すると、次の通りである。
【００２７】
まず、図５は正常な貫通ビアのテスト結果を示すタイミング図である。テストモード信号ＴＭに応答して半導体集積回路のテスト動作が行われる。テストモード信号ＴＭがイネーブルにされるとバッファー部４００はアクティブになって入力電圧ＶＩを貫通ビア１００へ伝送する。入力電圧ＶＩがハイレベルの電圧である場合（ａ）をまず説明する。
【００２８】
テストモード信号ＴＭに応答して、入力電圧ＶＩが貫通ビア１００へ伝送されると、貫通ビア１００は、入力電圧ＶＩで充電される。この後、第１テスト制御信号ＥＮ＿Ｎ１がイネーブルにされると、プルダウンドライバー２２０の第１ＮＭＯＳトランジスターＮ１がターンオンされ、第１ノードＮＤ１の電圧レベル、すなわち、入力電圧ＶＩのレベルを接地電圧ＶＳＳのレベルに下降させる。この時、第１テスト制御信号ＥＮ＿Ｎ１がイネーブルにされる区間は、正常な貫通ビア１００が入力電圧ＶＩで充電され、第１テスト制御信号ＥＮ＿Ｎ１により放電されても、第１テスト電圧（ＶＴ１、第１テスト制御信号ＥＮ＿Ｎ１により下降になって生成されたテスト電圧ＴＶを指し示す。）が基準電圧（Ｖｔｈ、通常、外部電圧ＶＤＤと接地電圧ＶＳＳとの１／２レベル）以上のレベルを維持して論理ハイで判別することができるように設定されている。すなわち、第１テスト制御信号ＥＮ＿Ｐ１による放電がおきても、第１テスト電圧ＶＴ１はハイレベルになるように設定する。この時、第１テスト電圧ＶＴ１は、入力電圧ＶＩと同じ論理値を有するので判定部３００はディスエーブルされた結果信号ＯＵＴを出力する。
【００２９】
この後、第２テスト制御信号ＥＮ＿Ｎ２がイネーブルにされると、第１ＮＭＯＳトランジスターＮ１が再びターンオンし、第１ノードＮＤ１の電圧レベルを再び接地電圧ＶＳＳのレベルに下降させる。第２テスト制御信号ＥＮ＿Ｎ２がイネーブルにされる区間は第１テスト制御信号ＥＮ＿Ｎ１によって下降された第１テスト電圧ＴＶ１のレベルが基準電圧Ｖｔｈ以下のレベルで下降されて論理ローで判別されることができるように設定される。したがって、第１ノードＮＤ１の第２テスト電圧（ＶＴ２、第１テスト電圧ＶＴ１が第２テスト制御信号ＥＮ＿Ｎ２により下降されて生成されたテスト電圧ＶＴを指し示す。）はローレベルであるので、判定部３００は、イネーブルにされた結果信号ＯＵＴを出力する。
【００３０】
反対に、入力電圧ＶＩがローレベルの電圧で印可される場合（ｂ）、貫通ビア１００は、ローレベルの電圧で充電される。第１テスト制御信号ＥＮ＿Ｐ１がイネーブルにされると、プルアップドライバー２１０の第１ＰＭＯＳトランジスターＰ１がターンオンし、第１ノードＮＤ１へ外部電圧ＶＤＤが印可される。第１テスト制御信号ＥＮ＿Ｐ１のイネーブル区間は、正常な貫通ビア１００がローレベルの電圧で充電され、外部電圧ＶＤＤが印可されても第１テスト電圧ＶＴ１が論理ローレベルを維持するように設定される。この時、第１テスト電圧ＶＴ１は、入力電圧ＶＩと同じ論理レベルを有するので、判定部３００は、ディスエーブルにされた結果信号ＯＵＴを出力する。
【００３１】
この後、第２テスト制御信号ＥＮ＿Ｐ２がイネーブルにされると、第１ＰＭＯＳトランジスターＰ１が再びターンオンし、第１ノードＮＤ１へ外部電圧ＶＤＤを印可して第２テスト電圧ＶＴ２のレベルは論理ハイレベルの電圧になる。第２テスト制御信号ＥＮ＿Ｐ２のイネーブル区間は上昇になった第１テスト電圧ＶＴ１のレベルが基準電圧Ｖｔｈの以上のレベルになって論理ハイで判別されることができるように設定される。第２テスト電圧ＶＴ２は、入力電圧ＶＩと異なる論理レベルを有するので、判定部３００は、イネーブルにされた結果信号ＯＵＴを出力する。
【００３２】
先に説明した通り、第１テスト制御信号ＥＮ＿Ｐ１、ＥＮ＿Ｎ１及び第２テスト制御信号ＥＮ＿Ｐ２、ＥＮ＿Ｎ２は、互い異なる時点にアクティブにされ、互い異なるパルス幅を有するので、テストの種類及び設計者の意図によって多様に変化させることができる。正常な貫通ビアに対して、第１テスト制御信号ＥＮ＿Ｐ１、ＥＮ＿Ｎ１のイネーブル区間の間放電または充電してもテスト電圧ＶＴが入力電圧ＶＩと同じ論理レベルを維持して、第２テスト制御信号ＥＮ＿Ｐ２、ＥＮ＿Ｎ２のイネーブル区間の間放電または充電されるとテスト電圧ＶＴが入力電圧ＶＩと異なる論理レベルになる方式で前記テスト制御信号ＥＮ＿Ｐ、ＥＮ＿Ｎが設定された場合を例示した。この場合、図４Ｂないし図４Ｄに図示された不良貫通ビアのテスト結果は、図５と異なる波形を表すはずである。
【００３３】
図６ないし図８は、貫通ビアが不良である場合、本発明の実施形態によるテスト回路によってテストされた結果を示すタイミング図である。図６で、第１テスト制御信号ＥＮ＿Ｐ１、ＥＮ＿Ｎ１がイネーブルにされた区間の間、すでに第１テスト電圧ＶＴ１が入力電圧ＶＩと異なるレベルを有する。したがって、第１テスト制御信号ＥＮ＿Ｐ１、ＥＮ＿Ｎ１のイネーブル区間の以後に、判定部３００は、ハイレベルの結果信号ＯＵＴを出力するようになる。したがって、貫通ビア１００が不良であると判別することができる。図６では、貫通ビア１００が、第１テスト制御信号ＥＮ＿Ｐ１、ＥＮ＿Ｎ１によって正常な場合より速く接地電圧に放電されたり、外部電圧に充電されることを図示する。したがって、貫通ビア１００は、正常な貫通ビアでなく、図４Ｂと同じようにオープンになった貫通ビア（Ｏｐｅｎ ＴＳＶ）と判別することができる。
【００３４】
また、図７に図示されたように、第１テスト制御信号ＥＮ＿Ｐ１、ＥＮ＿Ｎ１及び第２テスト制御信号ＥＮ＿Ｐ２、ＥＮ＿Ｎ２のイネーブル区間がすべて過ぎた後でもテスト電圧ＶＴのレベルが入力電圧ＶＩのレベルと変わらない場合、貫通ビア１００が非常に大きい容量を有することと判断されることができるので、貫通ビア１００は、図４Ｃのラージ貫通ビア（Ｌａｒｇｅ ＴＳＶ）であることを分かる。
【００３５】
また、図８で図示されたように、入力電圧ＶＩが高電圧であるか低電圧であるかの可否に関係がなくテスト電圧ＶＴのレベルが引続きハイレベルを維持する場合、貫通ビア１００は、例えば、外部電圧とマイクロブリッジが形成されたことと判断されることができる。したがって、図８Ｄと同じ波形を表す貫通ビア１００は、図４Ｄのマイクロブリッジ貫通ビア（Ｍｉｃｒｏ Ｂｒｉｄｇｅ ＴＳＶ）であることを分かる。
【００３６】
前述したように、本発明の実施形態による半導体集積回路のテスト回路１は、単一チップに形成された貫通ビアの不良の可否及び不良の種類を簡単で正確に確認することができる。
【００３７】
図９は、本発明の実施形態による半導体集積回路を図示する。図９において、半導体集積回路２は、本発明の実施形態によるテスト回路１を備えた２つのチップ（第１チップ、第２チップ）を備えている。第１及び第２チップは、垂直に積層されて単一の半導体集積回路でパッケージングすることができる。第１及び第２チップは、各々本発明の実施形態であるテスト回路を備え、第１チップのテスト回路、第１チップの貫通ビア１００ａ、第２チップのテスト回路及び第２チップの貫通ビア１００ｂは、バンプ（ＢＵＭＰ）を通して互い電気的に連結してもよい。第１チップは、第１チップの電圧駆動部２００ａ及び第１チップの判定部３００ａを備え、第２チップは、第２チップの電圧駆動部２００ｂ及び第２チップの判定部３００ｂを備えている。第１及び第２チップが積層されて電気的に連結された時、第１チップの電圧駆動部２００ａは、非活性化される。すなわち、第１チップのテスト制御信号ＥＮ＿Ｐａ、ＥＮ＿Ｎａを活性化しない。第２チップの電圧駆動部２００ｂは、第２チップのテスト制御信号ＥＮ＿Ｐｂ、ＥＮ＿Ｎｂに応答してアクティブになってテストを遂行することができる。したがって、第１チップの貫通ビア１００ａ及び第２チップの貫通ビア１００ｂの不良の可否は、第２チップの電圧駆動部２００ｂ及び第２チップの判定部３００ｂによって一度に判断することができる。
【００３８】
入力電圧ＶＩは、第１チップの貫通ビア１００ａ及びバンプ（ＢＵＭＰ）を通して第２貫通ビア１００ｂに受信される。この時、第１チップの電圧駆動部２００ａは、非活性化されている。第２チップの電圧駆動部２００ｂは、第２チップのテスト制御信号ＥＮ＿Ｐｂ、ＥＮ＿Ｎｂに応答して、第１チップの貫通ビア１００ａ及び第２チップの貫通ビア１００ｂから入力電圧ＶＩを受信して、入力電圧ＶＩを上昇または下降（充電または放電）させて、第２チップのテスト電圧ＶＴｂを生成する。また、第２チップの判定部３００ｂは、第２チップのテスト電圧ＶＴｂと入力電圧ＶＩとを比較して、第２チップの結果信号ＯＵＴ２を生成する。したがって、第１チップの貫通ビア１００ａ及び第２チップの貫通ビア１００ｂのうち１つ以上に不良が存在する場合、テスト結果は正常な結果と異なるように現わすことができる。一方、第１チップの貫通ビア１００ａがオープン貫通ビア（Ｏｐｅｎ ＴＳＶ）である場合、第２チップに入力電圧ＶＩが正常に伝達されることができないことがありうるが、このような場合にも本発明の実施形態は、貫通ビアが不良である情報を有する結果信号を生成することができる。
【００３９】
第１チップ及び第２チップが積層される以前では、第１チップの貫通ビア１００ａのテストは第１チップの電圧駆動部２００ａ及び第１チップの判定部３００ａによって遂行される。したがって、第１チップの電圧駆動部２００ａは、第１貫通ビア１００ａから入力電圧ＶＩを受信して第１チップテスト電圧ＶＴａを生成し、第１チップのテスト電圧ＶＴａ及び入力電圧ＶＩを比較して第１チップの結果信号ＯＵＴ１を生成する。同じように、第２チップの貫通ビア１００ｂのテストは、第２チップの電圧駆動部２００ｂ及び第２チップの判定部３００ｂによって遂行される。第２チップの電圧駆動部２００ｂは、第２貫通ビア１００ｂから入力電圧ＶＩを受信して第２チップのテスト電圧ＶＴｂを生成し、第２チップのテスト電圧ＶＴｂ及び入力電圧ＶＩを比較して第２チップの結果信号ＯＵＴ２を生成する。したがって、第１チップ及び第２チップが分離された単一のチップで存在する場合は、それぞれのチップの貫通ビアのテストが個別的に遂行されることができる。
【００４０】
第１チップ及び第２チップが積層されて単一の半導体集積回路を構成する場合、先に説明した通り第１チップの電圧駆動部２００ａを非活性化させることによって、第１チップの貫通ビア１００ａ及び第２チップの貫通ビア１００ｂのテストは、第２チップの電圧駆動部２００ｂ及び第２チップの判定部３００ｂによって遂行することができる。
【００４１】
このように、本発明の属する技術分野の当業者は、本発明がその技術的思想や必須的特徴を変更せずに、他の具体的な形態で実施され得るということが理解できるであろう。したがって、以上で記述した実施形態は、あらゆる面で例示的なものであり、限定的なものではないものと理解しなければならない。本発明の範囲は、上記の詳細な説明よりは、後述する特許請求の範囲によって表われ、特許請求の範囲の意味および範囲、そして、その等価概念から導き出されるあらゆる変更または変形された形態が本発明の範囲に含まれるものと解析されるべきである。
【符号の説明】
【００４２】
１００ 貫通ビア
２００、２００ａ、２００ｂ 電圧駆動部
２１０ プルアップ部
２２０ プルダウン部
３００ 判定部
４００ バッファー部
５００ 出力部
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、より詳しくは、半導体集積回路のテスト回路及び方法に関する。
【背景技術】
【０００２】
半導体集積回路の集積度を高めるために、単一パッケージの内に複数個のチップを積層して、これをパッケージングして集積度を高める方式である３Ｄ（３−Ｄｉｍｅｎｓｉｏｎａｌ）半導体集積回路が開発された。３Ｄ半導体集積回路は、２つまたはその以上のチップを垂直に積層することによって同一の空間で最大の集積度を行うことができる。
【０００３】
３Ｄ半導体集積回路を具現するために多様な方式が存在する。その中の一つは、同じ構造を有するチップを複数個積層して、積層されたチップを金属線のようなワイヤーで連結することによって単一の半導体集積回路として動作させることである。
【０００４】
最近では、積層された複数個のチップをビア（ｖｉａ）で貫通させて、あらゆるチップを電気的に連結する貫通ビア（ｔｈｒｏｕｇｈ ｖｉａ）方式が使われている。貫通ビアを用いた半導体集積回路は、それぞれのチップを垂直に貫通して連結するので、ワイヤーを用いてそれぞれのチップを連結する半導体集積回路よりも、パッケージの面積をより效率的に減少させることができる。
【０００５】
貫通ビアは、パッケージング工程で形成されて積層されるあらゆるチップを並列で連結することが一般的であるが、特に、積層されるチップを直列に連結するために、単一チップの製造工程であらかじめ形成されることができる。例えば、図１に図示されるように、単一チップの製造工程で貫通ビアがあらかじめ生成される場合、第１チップの貫通ビア（ＴＳＶ）と第１チップの内部回路とを連結させ、第２チップの貫通ビア（ＴＳＶ）と第２チップの内部回路とを連結させる。この後、パッケージング工程で前記第１及び第２チップを積層しながら、前記第１チップの貫通ビアをバンプを通して前記第２チップの内部回路と連結することによって、第１チップの内部回路、第１チップの貫通ビア、第２チップの内部回路及び第２チップの貫通ビアの順序で直列の連結を形成することができる。
【０００６】
貫通ビアが、正確に形成されているのかの可否を判断するために、電流漏洩（Ｌｅａｋａｇｅ）テストを主に使えるが、このテストは、複数個のチップが積層されてパッケージングされた後に遂行されるのが一般的である。しかし、先に説明した直列または並列に連結するための貫通ビアの場合、単一チップの製造工程から形成されることができるので、ウェハ状態で、貫通ビアが正常的に形成されているのかに対するテストが要求される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第７８６３１０６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、上記のような問題点を解決するために、ウェハ上の単一チップに形成された貫通ビアの不良の可否をテストすることができ、また、パッケージングされた半導体集積回路に形成された貫通ビアの不良の可否をテストすることができる半導体集積回路のテスト回路及び方法を提供する。
【課題を解決するための手段】
【０００９】
本発明の一態様による半導体集積回路のテスト回路は、入力電圧を受信する貫通ビアと、該貫通ビアに連結されて前記入力電圧を受信し、テスト制御信号に応答して前記入力電圧のレベルを変化させてテスト電圧を生成する電圧駆動部と、前記入力電圧及び前記テスト電圧を比較して結果信号を出力する判定部と、を備える。
【００１０】
本発明の他の態様による半導体集積回路は、入力電圧を受信する第１チップの貫通ビアと、該第１チップの貫通ビアに連結され、前記入力電圧のレベルを変化させて第１チップのテスト電圧を生成する第１チップの電圧駆動部と、前記入力電圧及び前記第１チップのテスト電圧を比較して第１チップの結果信号を生成する第１チップの判定部を備えた第１チップと、前記第１チップの貫通ビアに電気的に連結されて前記入力電圧を受信する第２チップの貫通ビアと、該第２チップの貫通ビアから伝送された前記入力電圧を受信し、前記入力電圧のレベルを変化させて第２チップのテスト電圧を生成する第２チップの電圧駆動部と、前記入力電圧及び前記第２チップのテスト電圧を比較して第２チップの結果信号を生成する第２チップの判定部を備えた第２チップと、を備える。
【００１１】
また、本発明の他の態様による半導体集積回路のテスト方法は、入力電圧を印可して貫通ビアに電荷を充電する段階と、前記貫通ビアへ充電された電荷を第１時間充電または放電して第１テスト電圧を生成する段階と、前記入力電圧及び前記第１テスト電圧のレベルを比較して第１結果信号を生成する段階と、前記第１テスト電圧で充電された前記貫通ビアを第２時間充電または放電して第２テスト電圧を生成する段階と、前記入力電圧及び前記第２テスト電圧のレベルを比較して第２結果信号を生成する段階を含む。
【発明の効果】
【００１２】
本発明によると、ウェハ上の単一チップに形成されたＴＳＶのテストを遂行してパッケージングの以前に不良チップを選別することができるので、製造費用を減少させて、製造収率を向上させることができる。
また、本発明によって不良のＴＳＶに対する正確なテストを遂行することができる。
【図面の簡単な説明】
【００１３】
【図１】半導体集積回路を構成する複数個のチップが積層される過程を概略的に示す図である。
【図２】本発明の実施形態による半導体集積回路のテスト回路の構成を概略的に示す図である。
【図３】図２のテスト回路の実施形態の構成を概略的に示す図である。
【図４Ａ】正常な貫通ビアに連結したテスト回路を示す図である。
【図４Ｂ】物理的または電気的にオープンにされた貫通ビアに連結したテスト回路を示す図である。
【図４Ｃ】ビア及び伝導物質が正常より多く形成されたラージ貫通ビアに連結したテスト回路を示す図である。
【図４Ｄ】半導体集積回路を構成する異なる回路と微細なマイクロブリッジが形成されて電流漏洩を発生させるマイクロブリッジ貫通ビアに連結したテスト回路を示す図である。
【図５】本発明の実施形態によるテスト回路によって遂行された正常な貫通のビアのテスト結果の一例を示すタイミング図である。
【図６】本発明の実施形態によるテスト回路によって遂行された不良貫通ビアのテスト結果の例示を示すタイミング図である。
【図７】本発明の実施形態によるテスト回路によって遂行された不良貫通ビアのテスト結果の例示を示すタイミング図である。
【図８】本発明の実施形態によるテスト回路によって遂行された不良貫通ビアのテスト結果の例示を示すタイミング図である。
【図９】本発明の実施形態によるテスト回路を含む複数個のチップが積層された半導体集積回路を示す図である。
【発明を実施するための形態】
【００１４】
図２は本発明の実施形態による半導体集積回路のテスト回路１の構成を概略的に示す図である。図２において、半導体集積回路のテスト回路１は、貫通ビア１００、電圧駆動部２００及び判定部３００を備えている。貫通ビア１００は、一つのチップを貫通して形成され、異なるチップと前記チップとを電気的に連結させる。貫通ビア１００は、絶縁物質で囲まれたビア（ｓｉｌｉｃｏｎ ｖｉａ）に伝導物質が埋められているので、貫通ビア１００が他のチップと電気的に連結されていない場合、貫通ビア１００はあたかもキャパシタのように動作する。貫通ビア１００は、半導体集積回路のテストのために入力電圧（ＶＩ）を受信する。
【００１５】
電圧駆動部２００は、貫通ビア１００から伝送された入力電圧ＶＩを受信して、入力電圧ＶＩのレベルを変化させてテスト電圧ＶＴを生成する。電圧駆動部２００は、テスト制御信号ＥＮ＿Ｐ、ＥＮ＿Ｎに応答して入力電圧ＶＩのレベルを変化させる。テスト動作の効率性及び正確性を向上させるために、テスト制御信号は、第１テスト制御信号ＥＮ＿Ｐ１、ＥＮ＿Ｎ１及び第２テスト制御信号ＥＮ＿Ｐ２、ＥＮ＿Ｎ２（図５参照）を含む。第１テスト制御信号ＥＮ＿Ｐ１、ＥＮ＿Ｎ１及び第２テスト制御信号ＥＮ＿Ｐ２、ＥＮ＿Ｎ２は、テスト動作を知らせるテストモード信号ＴＭから生成することができる。または、フューズ信号や半導体集積回路のモードレジスターセットで使われる信号から生成することができる。第１テスト制御信号ＥＮ＿Ｐ１、ＥＮ＿Ｎ１及び第２テスト制御信号ＥＮ＿Ｐ２、ＥＮ＿Ｎ２は、互い異なるタイミングでアクティブとされるのが望ましい。また、第１テスト制御信号ＥＮ＿Ｐ１、ＥＮ＿Ｎ１及び第２テスト制御信号ＥＮ＿Ｐ２、ＥＮ＿Ｎ２は、互い異なるパルス幅を有するのが望ましい。上記のように、互いに異なるタイミングで生成され、互い異なるパルス幅を有する前記第１テスト制御信号ＥＮ＿Ｐ１、ＥＮ＿Ｎ１及び第２テスト制御信号ＥＮ＿Ｐ２、ＥＮ＿Ｎ２により多様な方式のテストが遂行できる。
【００１６】
図２において、電圧駆動部２００は、プルアップドライバー２１０及びプルダウンドライバー２２０のうち１つまたはそれ以上を備えることができる。プルアップドライバー２１０は、テスト制御信号ＥＮ＿Ｐ１、ＥＮ＿Ｐ２に応答して貫通ビア１００から伝送された入力電圧ＶＩを入力電圧より高い電圧レベルで駆動し、プルダウンドライバー２２０は、テスト制御信号ＥＮ＿Ｎ１、ＥＮ＿Ｎ２に応答して、前記入力電圧ＶＩを入力電圧より低いレベルの電圧で駆動する。入力電圧ＶＩが高電圧、すなわち、論理ハイレベルの場合、電圧駆動部２００は、プルダウンドライバー２２０を通して入力電圧ＶＩのレベルを変化させてテスト電圧ＶＴを生成し、入力電圧ＶＩが低電圧、すなわち、論理ローレベルの場合、プルアップドライバー２１０を通して入力電圧ＶＩのレベルを変化させてテスト電圧ＶＴを生成する。図２において、プルアップドライバー２１０は、入力電圧ＶＩを外部電圧ＶＤＤレベルで駆動して、プルダウンドライバー２２０は、入力電圧ＶＩを接地電圧ＶＳＳレベルで駆動することを例示する。
【００１７】
判定部３００は、入力電圧ＶＩ及びテスト電圧ＶＴを受信する。判定部３００は、入力電圧ＶＩ及びテスト電圧ＶＴを比較して、結果信号ＯＵＴを出力する。例えば、判定部３００は、入力電圧ＶＩ及びテスト電圧ＶＴの論理レベルが同じである場合、結果信号ＯＵＴをディスエーブルにさせ、入力電圧ＶＩ及びテスト電圧ＶＴの論理レベルが異なる場合、結果信号ＯＵＴをイネーブルにさせることができる。前述の構成のように、本発明の実施形態による半導体集積回路のテスト回路１は、貫通ビア１００を望みのレベルの入力電圧ＶＩで充電して、貫通ビア１００から伝送される前記入力電圧ＶＩのレベルを変化させてテスト電圧ＶＴを生成して、入力電圧ＶＩ及びテスト電圧ＶＴのレベルを比較することによって、貫通ビア１００の正常有無を判別することができる。
【００１８】
図２において、テスト回路１は、テストモード信号ＴＭに応答して、入力電圧ＶＩを貫通ビア１００へ伝送するバッファー部４００をさらに備えている。バッファー部４００は、テストモード信号ＴＭがアクティブの区間の間、入力電圧ＶＩを提供する。したがって、バッファー部４００は、テストモード信号ＴＭに応答して、貫通ビア１００を入力電圧ＶＩレベルで充電する。
【００１９】
図２において、テスト回路１は、出力部５００をさらに備えてもよい。出力部５００は、テストモード信号ＴＭに応答して、入力電圧ＶＩ及び結果信号ＯＵＴのうち１つを出力する。出力部５００は、テスト回路１を通して、半導体集積回路がテスト動作の中である時は結果信号ＯＵＴを出力する。テスト動作が終了になれば、出力部５００は、入力電圧ＶＩを出力して入力電圧ＶＩが半導体集積回路に含まれる多様な内部回路で使われることができるようにする。または、出力部５００は、テスト動作が終了になれば、結果信号ＯＵＴのレベルを一定のレベルで固定するように構成することができる。
【００２０】
図３は、図２のテスト回路１の実施形態の構成を概略的に示す図である。バッファー部４００は、テストモード信号ＴＭに応答して、入力電圧ＶＩを第１ノードＮＤ１へ印可して貫通ビア１００を充電する。
【００２１】
図３において、電圧駆動部２００のプルアップドライバー２１０は、第１ＰＭＯＳトランジスターＰ１で例示し、プルダウンドライバー２２０は、第１ＮＭＯＳトランジスターＮ１で例示する。第１ＰＭＯＳトランジスターＰ１は、ゲート端にテスト制御信号ＥＮ＿Ｐを受信し、ソース端に外部電圧ＶＤＤを受信し、ドレーン端が第１ノードＮＤ１と連結される。第１ＮＭＯＳトランジスターＮ１は、ゲート端にテスト制御信号ＥＮ＿Ｎを受信し、ソース端が接地電圧ＶＳＳと連結され、ドレーン端が前記第１ノードＮＤ１と連結される。したがって、前記第１ＰＭＯＳトランジスターＰ１は、入力電圧ＶＩがローレベルの電圧である時、テスト制御信号ＥＮ＿Ｐに応答して第１ノードＮＤ１の入力電圧ＶＩレベルを外部電圧ＶＤＤレベルで駆動してテスト電圧ＶＴを生成する。反対に、第１ＮＭＯＳトランジスターＮ１は、入力電圧ＶＩがハイレベルである時、テスト制御信号ＥＮ＿Ｎに応答して第１ノードＮＤ１の入力電圧ＶＩのレベルを接地電圧ＶＳＳレベルで駆動してテスト電圧ＶＴを生成する。
【００２２】
一方、図３に図示されたように、プルアップドライバー２１０及びプルダウンドライバー２２０は、各々抵抗素子ＲＵ、ＲＤをさらに備えてもよい。抵抗素子ＲＵ、ＲＤは、プルアップドライバー２１０の駆動力及びプルダウンドライバー２２０の駆動力を調節するために備えられている。また、前記第１ＰＭＯＳトランジスター及び第１ＮＭＯＳトランジスターＰ１、Ｎ１のサイズ調節を通しても、プルアップドライバー及びプルダウンドライバー２１０、２２０の駆動力の調節は可能である。
【００２３】
また、図３において、テスト回路１は、テスト電圧ＶＴ及び入力電圧ＶＩを受信して差動増幅する差動増幅器（不図示）をさらに備えてもよい。差動増幅器は、テスト電圧ＶＴと入力電圧ＶＩとを比較してテスト電圧ＶＴをハイレベルまたはローレベルに増幅するので、判定部３００の論理演算を易しくする。したがって、差動増幅器を使用する場合、さらに正確なテスト結果を生成することができる。また、差動増幅器は、判定部３００の代わりに使うこともできる。
【００２４】
図３において、判定部３００は、エックスオアゲート（ＸＯＲ）を含むことと例示する。エックスオアゲート（ＸＯＲ）は、第１ノードＮＤ１からテスト電圧ＶＴ及び入力電圧ＶＩを受信する。したがって、エックスオアゲート（ＸＯＲ）は、テスト電圧ＶＴと入力電圧ＶＩとの論理レベルが同じである場合、結果信号ＯＵＴをディスエーブルにさせ、テスト電圧ＶＴと入力電圧ＶＩとの論理レベルが同一でない場合には結果信号ＯＵＴをイネーブルにさせることができる。
【００２５】
図４Ａないし図４Ｄは、正常な貫通ビア及び多様な種類の不良貫通ビアと連結したテスト回路を示す図である。図４Ａないし図４Ｄでは、正常に形成された貫通ビア（図４Ａ）、物理的または電気的にオープンにされた貫通ビア（Ｏｐｅｎ ＴＳＶ）（図４Ｂ）、ビア及び伝導物質が正常より多く形成されたラージ貫通ビア（Ｌａｒｇｅ ＴＳＶ）（図４Ｃ）及び半導体集積回路を構成する異なる回路と微細なマイクロブリッジが形成されて電流漏洩を発生させるマイクロブリッジ貫通ビア（Ｍｉｃｒｏ Ｂｒｉｄｇｅ ＴＳＶ）（図４Ｄ）が図示されている。本発明の実施形態による半導体集積回路のテスト回路１は、多様な種類の貫通ビアの不良をすべて検出することができるように構成されている。
【００２６】
図５ないし図８は本発明の実施形態による半導体集積回路のテスト回路１の動作を示すタイミング図である。図５ないし図８を参照して本発明の実施形態による半導体集積回路のテスト回路１の動作を説明すると、次の通りである。
【００２７】
まず、図５は正常な貫通ビアのテスト結果を示すタイミング図である。テストモード信号ＴＭに応答して半導体集積回路のテスト動作が行われる。テストモード信号ＴＭがイネーブルにされるとバッファー部４００はアクティブになって入力電圧ＶＩを貫通ビア１００へ伝送する。入力電圧ＶＩがハイレベルの電圧である場合（ａ）をまず説明する。
【００２８】
テストモード信号ＴＭに応答して、入力電圧ＶＩが貫通ビア１００へ伝送されると、貫通ビア１００は、入力電圧ＶＩで充電される。この後、第１テスト制御信号ＥＮ＿Ｎ１がイネーブルにされると、プルダウンドライバー２２０の第１ＮＭＯＳトランジスターＮ１がターンオンされ、第１ノードＮＤ１の電圧レベル、すなわち、入力電圧ＶＩのレベルを接地電圧ＶＳＳのレベルに下降させる。この時、第１テスト制御信号ＥＮ＿Ｎ１がイネーブルにされる区間は、正常な貫通ビア１００が入力電圧ＶＩで充電され、第１テスト制御信号ＥＮ＿Ｎ１により放電されても、第１テスト電圧（ＶＴ１、第１テスト制御信号ＥＮ＿Ｎ１により下降になって生成されたテスト電圧ＴＶを指し示す。）が基準電圧（Ｖｔｈ、通常、外部電圧ＶＤＤと接地電圧ＶＳＳとの１／２レベル）以上のレベルを維持して論理ハイで判別することができるように設定されている。すなわち、第１テスト制御信号ＥＮ＿Ｐ１による放電がおきても、第１テスト電圧ＶＴ１はハイレベルになるように設定する。この時、第１テスト電圧ＶＴ１は、入力電圧ＶＩと同じ論理値を有するので判定部３００はディスエーブルされた結果信号ＯＵＴを出力する。
【００２９】
この後、第２テスト制御信号ＥＮ＿Ｎ２がイネーブルにされると、第１ＮＭＯＳトランジスターＮ１が再びターンオンし、第１ノードＮＤ１の電圧レベルを再び接地電圧ＶＳＳのレベルに下降させる。第２テスト制御信号ＥＮ＿Ｎ２がイネーブルにされる区間は第１テスト制御信号ＥＮ＿Ｎ１によって下降された第１テスト電圧ＴＶ１のレベルが基準電圧Ｖｔｈ以下のレベルで下降されて論理ローで判別されることができるように設定される。したがって、第１ノードＮＤ１の第２テスト電圧（ＶＴ２、第１テスト電圧ＶＴ１が第２テスト制御信号ＥＮ＿Ｎ２により下降されて生成されたテスト電圧ＶＴを指し示す。）はローレベルであるので、判定部３００は、イネーブルにされた結果信号ＯＵＴを出力する。
【００３０】
反対に、入力電圧ＶＩがローレベルの電圧で印可される場合（ｂ）、貫通ビア１００は、ローレベルの電圧で充電される。第１テスト制御信号ＥＮ＿Ｐ１がイネーブルにされると、プルアップドライバー２１０の第１ＰＭＯＳトランジスターＰ１がターンオンし、第１ノードＮＤ１へ外部電圧ＶＤＤが印可される。第１テスト制御信号ＥＮ＿Ｐ１のイネーブル区間は、正常な貫通ビア１００がローレベルの電圧で充電され、外部電圧ＶＤＤが印可されても第１テスト電圧ＶＴ１が論理ローレベルを維持するように設定される。この時、第１テスト電圧ＶＴ１は、入力電圧ＶＩと同じ論理レベルを有するので、判定部３００は、ディスエーブルにされた結果信号ＯＵＴを出力する。
【００３１】
この後、第２テスト制御信号ＥＮ＿Ｐ２がイネーブルにされると、第１ＰＭＯＳトランジスターＰ１が再びターンオンし、第１ノードＮＤ１へ外部電圧ＶＤＤを印可して第２テスト電圧ＶＴ２のレベルは論理ハイレベルの電圧になる。第２テスト制御信号ＥＮ＿Ｐ２のイネーブル区間は上昇になった第１テスト電圧ＶＴ１のレベルが基準電圧Ｖｔｈの以上のレベルになって論理ハイで判別されることができるように設定される。第２テスト電圧ＶＴ２は、入力電圧ＶＩと異なる論理レベルを有するので、判定部３００は、イネーブルにされた結果信号ＯＵＴを出力する。
【００３２】
先に説明した通り、第１テスト制御信号ＥＮ＿Ｐ１、ＥＮ＿Ｎ１及び第２テスト制御信号ＥＮ＿Ｐ２、ＥＮ＿Ｎ２は、互い異なる時点にアクティブにされ、互い異なるパルス幅を有するので、テストの種類及び設計者の意図によって多様に変化させることができる。正常な貫通ビアに対して、第１テスト制御信号ＥＮ＿Ｐ１、ＥＮ＿Ｎ１のイネーブル区間の間放電または充電してもテスト電圧ＶＴが入力電圧ＶＩと同じ論理レベルを維持して、第２テスト制御信号ＥＮ＿Ｐ２、ＥＮ＿Ｎ２のイネーブル区間の間放電または充電されるとテスト電圧ＶＴが入力電圧ＶＩと異なる論理レベルになる方式で前記テスト制御信号ＥＮ＿Ｐ、ＥＮ＿Ｎが設定された場合を例示した。この場合、図４Ｂないし図４Ｄに図示された不良貫通ビアのテスト結果は、図５と異なる波形を表すはずである。
【００３３】
図６ないし図８は、貫通ビアが不良である場合、本発明の実施形態によるテスト回路によってテストされた結果を示すタイミング図である。図６で、第１テスト制御信号ＥＮ＿Ｐ１、ＥＮ＿Ｎ１がイネーブルにされた区間の間、すでに第１テスト電圧ＶＴ１が入力電圧ＶＩと異なるレベルを有する。したがって、第１テスト制御信号ＥＮ＿Ｐ１、ＥＮ＿Ｎ１のイネーブル区間の以後に、判定部３００は、ハイレベルの結果信号ＯＵＴを出力するようになる。したがって、貫通ビア１００が不良であると判別することができる。図６では、貫通ビア１００が、第１テスト制御信号ＥＮ＿Ｐ１、ＥＮ＿Ｎ１によって正常な場合より速く接地電圧に放電されたり、外部電圧に充電されることを図示する。したがって、貫通ビア１００は、正常な貫通ビアでなく、図４Ｂと同じようにオープンになった貫通ビア（Ｏｐｅｎ ＴＳＶ）と判別することができる。
【００３４】
また、図７に図示されたように、第１テスト制御信号ＥＮ＿Ｐ１、ＥＮ＿Ｎ１及び第２テスト制御信号ＥＮ＿Ｐ２、ＥＮ＿Ｎ２のイネーブル区間がすべて過ぎた後でもテスト電圧ＶＴのレベルが入力電圧ＶＩのレベルと変わらない場合、貫通ビア１００が非常に大きい容量を有することと判断されることができるので、貫通ビア１００は、図４Ｃのラージ貫通ビア（Ｌａｒｇｅ ＴＳＶ）であることを分かる。
【００３５】
また、図８で図示されたように、入力電圧ＶＩが高電圧であるか低電圧であるかの可否に関係がなくテスト電圧ＶＴのレベルが引続きハイレベルを維持する場合、貫通ビア１００は、例えば、外部電圧とマイクロブリッジが形成されたことと判断されることができる。したがって、図８Ｄと同じ波形を表す貫通ビア１００は、図４Ｄのマイクロブリッジ貫通ビア（Ｍｉｃｒｏ Ｂｒｉｄｇｅ ＴＳＶ）であることを分かる。
【００３６】
前述したように、本発明の実施形態による半導体集積回路のテスト回路１は、単一チップに形成された貫通ビアの不良の可否及び不良の種類を簡単で正確に確認することができる。
【００３７】
図９は、本発明の実施形態による半導体集積回路を図示する。図９において、半導体集積回路２は、本発明の実施形態によるテスト回路１を備えた２つのチップ（第１チップ、第２チップ）を備えている。第１及び第２チップは、垂直に積層されて単一の半導体集積回路でパッケージングすることができる。第１及び第２チップは、各々本発明の実施形態であるテスト回路を備え、第１チップのテスト回路、第１チップの貫通ビア１００ａ、第２チップのテスト回路及び第２チップの貫通ビア１００ｂは、バンプ（ＢＵＭＰ）を通して互い電気的に連結してもよい。第１チップは、第１チップの電圧駆動部２００ａ及び第１チップの判定部３００ａを備え、第２チップは、第２チップの電圧駆動部２００ｂ及び第２チップの判定部３００ｂを備えている。第１及び第２チップが積層されて電気的に連結された時、第１チップの電圧駆動部２００ａは、非活性化される。すなわち、第１チップのテスト制御信号ＥＮ＿Ｐａ、ＥＮ＿Ｎａを活性化しない。第２チップの電圧駆動部２００ｂは、第２チップのテスト制御信号ＥＮ＿Ｐｂ、ＥＮ＿Ｎｂに応答してアクティブになってテストを遂行することができる。したがって、第１チップの貫通ビア１００ａ及び第２チップの貫通ビア１００ｂの不良の可否は、第２チップの電圧駆動部２００ｂ及び第２チップの判定部３００ｂによって一度に判断することができる。
【００３８】
入力電圧ＶＩは、第１チップの貫通ビア１００ａ及びバンプ（ＢＵＭＰ）を通して第２貫通ビア１００ｂに受信される。この時、第１チップの電圧駆動部２００ａは、非活性化されている。第２チップの電圧駆動部２００ｂは、第２チップのテスト制御信号ＥＮ＿Ｐｂ、ＥＮ＿Ｎｂに応答して、第１チップの貫通ビア１００ａ及び第２チップの貫通ビア１００ｂから入力電圧ＶＩを受信して、入力電圧ＶＩを上昇または下降（充電または放電）させて、第２チップのテスト電圧ＶＴｂを生成する。また、第２チップの判定部３００ｂは、第２チップのテスト電圧ＶＴｂと入力電圧ＶＩとを比較して、第２チップの結果信号ＯＵＴ２を生成する。したがって、第１チップの貫通ビア１００ａ及び第２チップの貫通ビア１００ｂのうち１つ以上に不良が存在する場合、テスト結果は正常な結果と異なるように現わすことができる。一方、第１チップの貫通ビア１００ａがオープン貫通ビア（Ｏｐｅｎ ＴＳＶ）である場合、第２チップに入力電圧ＶＩが正常に伝達されることができないことがありうるが、このような場合にも本発明の実施形態は、貫通ビアが不良である情報を有する結果信号を生成することができる。
【００３９】
第１チップ及び第２チップが積層される以前では、第１チップの貫通ビア１００ａのテストは第１チップの電圧駆動部２００ａ及び第１チップの判定部３００ａによって遂行される。したがって、第１チップの電圧駆動部２００ａは、第１貫通ビア１００ａから入力電圧ＶＩを受信して第１チップテスト電圧ＶＴａを生成し、第１チップのテスト電圧ＶＴａ及び入力電圧ＶＩを比較して第１チップの結果信号ＯＵＴ１を生成する。同じように、第２チップの貫通ビア１００ｂのテストは、第２チップの電圧駆動部２００ｂ及び第２チップの判定部３００ｂによって遂行される。第２チップの電圧駆動部２００ｂは、第２貫通ビア１００ｂから入力電圧ＶＩを受信して第２チップのテスト電圧ＶＴｂを生成し、第２チップのテスト電圧ＶＴｂ及び入力電圧ＶＩを比較して第２チップの結果信号ＯＵＴ２を生成する。したがって、第１チップ及び第２チップが分離された単一のチップで存在する場合は、それぞれのチップの貫通ビアのテストが個別的に遂行されることができる。
【００４０】
第１チップ及び第２チップが積層されて単一の半導体集積回路を構成する場合、先に説明した通り第１チップの電圧駆動部２００ａを非活性化させることによって、第１チップの貫通ビア１００ａ及び第２チップの貫通ビア１００ｂのテストは、第２チップの電圧駆動部２００ｂ及び第２チップの判定部３００ｂによって遂行することができる。
【００４１】
このように、本発明の属する技術分野の当業者は、本発明がその技術的思想や必須的特徴を変更せずに、他の具体的な形態で実施され得るということが理解できるであろう。したがって、以上で記述した実施形態は、あらゆる面で例示的なものであり、限定的なものではないものと理解しなければならない。本発明の範囲は、上記の詳細な説明よりは、後述する特許請求の範囲によって表われ、特許請求の範囲の意味および範囲、そして、その等価概念から導き出されるあらゆる変更または変形された形態が本発明の範囲に含まれるものと解析されるべきである。
【符号の説明】
【００４２】
１００ 貫通ビア
２００、２００ａ、２００ｂ 電圧駆動部
２１０ プルアップ部
２２０ プルダウン部
３００ 判定部
４００ バッファー部
５００ 出力部
【特許請求の範囲】
【請求項１】
入力電圧で充電または放電になる貫通ビアと、
テスト制御信号に応答して前記貫通ビアから伝送された前記入力電圧のレベルを変化させてテスト電圧を生成する電圧駆動部と、
前記入力電圧及び前記テスト電圧を比較して結果信号を出力する判定部と、
を備えた半導体集積回路のテスト回路。
【請求項２】
前記貫通ビアを充電または放電させるために、所定時間の間、前記入力電圧を提供するバッファー部を備えたことを特徴とする請求項１に記載の半導体集積回路のテスト回路。
【請求項３】
前記テスト制御信号は、
第１パルス幅を持つ第１テスト制御信号と、
第２パルス幅を持つ第２テスト制御信号と、を含み、
前記第１テスト制御信号及び前記第２テスト制御信号は、互い異なる時点にアクティブとされ、前記第１パルス幅及び前記第２パルス幅は調節可能であることを特徴とする請求項２に記載の半導体集積回路のテスト回路。
【請求項４】
前記電圧駆動部は、前記第１テスト制御信号及び前記第２テスト制御信号に応答して、前記貫通ビアから伝送された前記入力電圧を前記入力電圧より高いレベルの電圧で駆動するプルアップドライバーを備えたことを特徴とする請求項３に記載の半導体集積回路のテスト回路。
【請求項５】
前記電圧駆動部は、前記テスト制御信号に応答して、前記入力電圧を前記入力電圧より低いレベルの電圧で駆動するプルダウンドライバーを備えたことを特徴とする請求項４に記載の半導体集積回路のテスト回路。
【請求項６】
前記判定部は、前記入力電圧及び前記テスト電圧の論理レベルが同じである場合、前記結果信号を非活性化させ、前記入力電圧及び前記テスト電圧の論理レベルが異なる場合、前記結果信号をアクティブにすることを特徴とする請求項２に記載の半導体集積回路のテスト回路。
【請求項７】
前記テスト制御信号に応答して、前記入力電圧及び前記結果信号のうち１つを出力する出力部を備えたことを特徴とする請求項１に記載の半導体集積回路のテスト回路。
【請求項８】
入力電圧を受信する第１チップの貫通ビアと、
該第１チップの貫通ビアに連結され、前記第１チップの貫通ビアから伝送された前記入力電圧のレベルを変化させて第１チップのテスト電圧を生成する第１チップの電圧駆動部と、
前記入力電圧及び前記第１チップのテスト電圧を比較して第１チップの結果信号を生成する第１チップの判定部を備えた第１チップと、
前記第１チップの貫通ビアに電気的に連結されて前記第１チップの貫通ビアから伝送された前記入力電圧を受信する第２チップの貫通ビアと、
該第２チップの貫通ビアから伝送された前記入力電圧を受信し、前記入力電圧のレベルを変化させて第２チップのテスト電圧を生成する第２チップの電圧駆動部と、
前記入力電圧及び前記第２チップのテスト電圧を比較して第２チップの結果信号を生成する第２チップの判定部を備えた第２チップと、
を備えた半導体集積回路。
【請求項９】
前記第１チップの貫通ビア及び第２チップの貫通ビアが電気的に連結された時、前記第１チップの電圧駆動部は非活性化されることを特徴とする請求項８に記載の半導体集積回路。
【請求項１０】
前記第１チップの電圧駆動部は、前記入力電圧を前記入力電圧より高いレベルの電圧で駆動するプルアップドライバー及び前記入力電圧を前記入力電圧より低いレベルの電圧で駆動するプルダウンドライバーのうち１つまたはその以上を備えたことを特徴とする請求項８に記載の半導体集積回路。
【請求項１１】
前記第２チップの電圧駆動部は、前記入力電圧を前記入力電圧より高いレベルの電圧で駆動するプルアップドライバー及び前記入力電圧を前記入力電圧より低いレベルの電圧で駆動するプルダウンドライバーのうち１つまたはその以上を備えたことを特徴とする請求項８に記載の半導体集積回路。
【請求項１２】
前記第１チップは、テストモード信号に応答して前記入力電圧及び前記第１チップ結果信号のうち１つを出力する第１チップの出力部を備えたことを特徴とする請求項８に記載の半導体集積回路。
【請求項１３】
前記第２チップは、テストモード信号に応答して前記入力電圧及び前記第２チップの結果信号のうち１つを出力する第２チップの出力部を備えたことを特徴とする請求項８に記載の半導体集積回路。
【請求項１４】
入力電圧を印可して貫通ビアに電荷を充電する段階と、
前記貫通ビアに充電された電荷を第１時間充電または放電して第１テスト電圧を生成する段階と、
前記入力電圧及び前記第１テスト電圧のレベルを比較して第１結果信号を生成する段階と、
前記第１テスト電圧で充電された前記貫通ビアを第２時間充電または放電して第２テスト電圧を生成する段階と、
前記入力電圧及び前記第２テスト電圧のレベルを比較して第２結果信号を生成する段階と、
を含む半導体集積回路のテスト方法。
【請求項１５】
前記第１テスト電圧を生成した後、前記入力電圧と前記第１テスト電圧を差動増幅する段階を含むことを特徴とする請求項１４に記載の半導体集積回路のテスト方法。
【請求項１６】
前記第２テスト電圧を生成した後、前記入力電圧と前記第２テスト電圧を差動増幅する段階を含むことを特徴とする請求項１４に記載の半導体集積回路のテスト方法。
【請求項１７】
テスト動作の中に前記第１結果信号及び第２結果信号を出力し、テスト動作の中でない時には、前記第１結果信号及び第２結果信号が出力されるのを遮断することを特徴とする請求項１４に記載の半導体集積回路のテスト方法。
【請求項１】
入力電圧で充電または放電になる貫通ビアと、
テスト制御信号に応答して前記貫通ビアから伝送された前記入力電圧のレベルを変化させてテスト電圧を生成する電圧駆動部と、
前記入力電圧及び前記テスト電圧を比較して結果信号を出力する判定部と、
を備えた半導体集積回路のテスト回路。
【請求項２】
前記貫通ビアを充電または放電させるために、所定時間の間、前記入力電圧を提供するバッファー部を備えたことを特徴とする請求項１に記載の半導体集積回路のテスト回路。
【請求項３】
前記テスト制御信号は、
第１パルス幅を持つ第１テスト制御信号と、
第２パルス幅を持つ第２テスト制御信号と、を含み、
前記第１テスト制御信号及び前記第２テスト制御信号は、互い異なる時点にアクティブとされ、前記第１パルス幅及び前記第２パルス幅は調節可能であることを特徴とする請求項２に記載の半導体集積回路のテスト回路。
【請求項４】
前記電圧駆動部は、前記第１テスト制御信号及び前記第２テスト制御信号に応答して、前記貫通ビアから伝送された前記入力電圧を前記入力電圧より高いレベルの電圧で駆動するプルアップドライバーを備えたことを特徴とする請求項３に記載の半導体集積回路のテスト回路。
【請求項５】
前記電圧駆動部は、前記テスト制御信号に応答して、前記入力電圧を前記入力電圧より低いレベルの電圧で駆動するプルダウンドライバーを備えたことを特徴とする請求項４に記載の半導体集積回路のテスト回路。
【請求項６】
前記判定部は、前記入力電圧及び前記テスト電圧の論理レベルが同じである場合、前記結果信号を非活性化させ、前記入力電圧及び前記テスト電圧の論理レベルが異なる場合、前記結果信号をアクティブにすることを特徴とする請求項２に記載の半導体集積回路のテスト回路。
【請求項７】
前記テスト制御信号に応答して、前記入力電圧及び前記結果信号のうち１つを出力する出力部を備えたことを特徴とする請求項１に記載の半導体集積回路のテスト回路。
【請求項８】
入力電圧を受信する第１チップの貫通ビアと、
該第１チップの貫通ビアに連結され、前記第１チップの貫通ビアから伝送された前記入力電圧のレベルを変化させて第１チップのテスト電圧を生成する第１チップの電圧駆動部と、
前記入力電圧及び前記第１チップのテスト電圧を比較して第１チップの結果信号を生成する第１チップの判定部を備えた第１チップと、
前記第１チップの貫通ビアに電気的に連結されて前記第１チップの貫通ビアから伝送された前記入力電圧を受信する第２チップの貫通ビアと、
該第２チップの貫通ビアから伝送された前記入力電圧を受信し、前記入力電圧のレベルを変化させて第２チップのテスト電圧を生成する第２チップの電圧駆動部と、
前記入力電圧及び前記第２チップのテスト電圧を比較して第２チップの結果信号を生成する第２チップの判定部を備えた第２チップと、
を備えた半導体集積回路。
【請求項９】
前記第１チップの貫通ビア及び第２チップの貫通ビアが電気的に連結された時、前記第１チップの電圧駆動部は非活性化されることを特徴とする請求項８に記載の半導体集積回路。
【請求項１０】
前記第１チップの電圧駆動部は、前記入力電圧を前記入力電圧より高いレベルの電圧で駆動するプルアップドライバー及び前記入力電圧を前記入力電圧より低いレベルの電圧で駆動するプルダウンドライバーのうち１つまたはその以上を備えたことを特徴とする請求項８に記載の半導体集積回路。
【請求項１１】
前記第２チップの電圧駆動部は、前記入力電圧を前記入力電圧より高いレベルの電圧で駆動するプルアップドライバー及び前記入力電圧を前記入力電圧より低いレベルの電圧で駆動するプルダウンドライバーのうち１つまたはその以上を備えたことを特徴とする請求項８に記載の半導体集積回路。
【請求項１２】
前記第１チップは、テストモード信号に応答して前記入力電圧及び前記第１チップ結果信号のうち１つを出力する第１チップの出力部を備えたことを特徴とする請求項８に記載の半導体集積回路。
【請求項１３】
前記第２チップは、テストモード信号に応答して前記入力電圧及び前記第２チップの結果信号のうち１つを出力する第２チップの出力部を備えたことを特徴とする請求項８に記載の半導体集積回路。
【請求項１４】
入力電圧を印可して貫通ビアに電荷を充電する段階と、
前記貫通ビアに充電された電荷を第１時間充電または放電して第１テスト電圧を生成する段階と、
前記入力電圧及び前記第１テスト電圧のレベルを比較して第１結果信号を生成する段階と、
前記第１テスト電圧で充電された前記貫通ビアを第２時間充電または放電して第２テスト電圧を生成する段階と、
前記入力電圧及び前記第２テスト電圧のレベルを比較して第２結果信号を生成する段階と、
を含む半導体集積回路のテスト方法。
【請求項１５】
前記第１テスト電圧を生成した後、前記入力電圧と前記第１テスト電圧を差動増幅する段階を含むことを特徴とする請求項１４に記載の半導体集積回路のテスト方法。
【請求項１６】
前記第２テスト電圧を生成した後、前記入力電圧と前記第２テスト電圧を差動増幅する段階を含むことを特徴とする請求項１４に記載の半導体集積回路のテスト方法。
【請求項１７】
テスト動作の中に前記第１結果信号及び第２結果信号を出力し、テスト動作の中でない時には、前記第１結果信号及び第２結果信号が出力されるのを遮断することを特徴とする請求項１４に記載の半導体集積回路のテスト方法。
【図１】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１２−２３５１１４（Ｐ２０１２−２３５１１４Ａ）
【公開日】平成２４年１１月２９日（２０１２．１１．２９）
【国際特許分類】
【出願番号】特願２０１２−１００６４９（Ｐ２０１２−１００６４９）
【出願日】平成２４年４月２６日（２０１２．４．２６）
【出願人】（３１００２４０３３）エスケーハイニックス株式会社 (122)
【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．
【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ−ｄａｅｒｏ，Ｂｕｂａｌ−ｅｕｂ，Ｉｃｈｅｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２４年１１月２９日（２０１２．１１．２９）
【国際特許分類】
【出願日】平成２４年４月２６日（２０１２．４．２６）
【出願人】（３１００２４０３３）エスケーハイニックス株式会社 (122)
【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．
【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ−ｄａｅｒｏ，Ｂｕｂａｌ−ｅｕｂ，Ｉｃｈｅｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
[ Back to top ]