【課題】小さな回路規模で複数のパラレルシリアル変換回路を確実にテストすることが可能な半導体集積回路等を提供する。
【解決手段】第１および第２のパラレルシリアル変換回路と、第１および第２のテスト用パラレルデータ列を生成するテスト用パラレルデータ列生成回路と、第１および第２のパラレルシリアル変換回路が変換した第１および第２のシリアルデータビットの一致／不一致を検出する検出回路とを備えた半導体集積回路において、テスト用のパラレルデータ列生成回路が共通のテスト用パラレルデータ列を構成するそれぞれのパラレルデータのビットを第１のビット数だけシフトして第２のテスト用パラレルデータ列を生成するパラレルビットシフト回路を含み、検出回路が第１のシリアルデータと第２のシリアルデータとの一方のビットをシフトして比較回路に入力されるタイミングをそろえるシリアルビットシフト回路とを含む。 （もっと読む）

【課題】特定パスの動作確認を容易化し、不具合箇所の特定を容易化すること。
【解決手段】選択回路１０１は、入力信号が入力端子１２０から受け渡される半導体装置１１０内の特定パス上の観測箇所Ａと観測箇所Ｂとが選択信号に応じて順に選択される。カウンタ１０２は、選択された観測箇所ごとに観測箇所でのエッジ数をカウントする。第１のレジスタ１０３は、カウンタ１０２によりカウントされた観測箇所Ａでの第１のエッジ数を保持する。第２のレジスタ１０４は、カウンタ１０２によりカウントされた観測箇所Ｂでの第２のエッジ数を保持する。比較回路１０５は、第１のレジスタ１０３に保持された第１のエッジ数と第２のレジスタ１０４に保持された第２のエッジ数とを比較し、出力端子１０６は、比較回路１０５による比較結果を出力する。 （もっと読む）

【課題】期待値パターンを用いることなく、不良となる半導体回路を特定することのできる検査を短時間に低コストで行なう。
【解決手段】半導体回路に所定のテストパターンを入力することにより出力される信号に基づき前記半導体回路の良否を判断する半導体回路の検査装置において、３以上の前記半導体回路から出力された信号が入力されており、３以上の前記半導体回路から出力された信号のうち多数となる信号を出力する多数決回路と、前記多数決回路からの出力信号と、前記半導体回路からの出力信号のうちいずれかが入力している第１の排他的論理和回路と、を有することを特徴とする半導体回路の検査装置により上記課題を解決する。 （もっと読む）

【課題】複数のメモリを有効活用し、ＣＰＵの負担を軽減することでメモリの迅速な試験が可能な半導体装置、半導体装置におけるメモリの試験方法および試験プログラムを得ること。
【解決手段】半導体装置１０のメモリのうちの異常のないメモリに試験データを書き込み、試験の対象の他のメモリにアドレスを順時指定してデータコピー手段１４で試験データをコピーする。その後、両メモリの領域を順次切り替えながら対応する領域ごとにデータを読み出して排他的論理和手段１６で排他的論理和をとり、全領域についてこれらの論理和が「０」のとき、試験の対象となるメモリを正常であると判別する。 （もっと読む）

【課題】 複数の被テストデバイスのテストを高速かつ個別に行えるテストボードを提供する。
【解決手段】 テストボード４１は、複数の伝送線路４８と、第ｎ（ｎ＜Ｎ，ｎ：自然数，Ｎ：２以上の整数）の接続点Ａと第ｎ＋１の接続点Ｂの間の伝送距離が複数の伝送線路４８の全てについて等しくなるように、複数の伝送線路４８の各々の一端と他端との間に設けられた第１乃至第Ｎの接続点Ｂを備える。 （もっと読む）

【課題】テストパッドを増加することなくテストを可能とするメモリカード装置を提供する。
【解決手段】コントローラ１４は、第１、第２のメモリ１２，１３に接続されている。テストパッドＴＰ１は、第１のメモリ１２とコントローラ１４を接続するバス１８に設けられている。転送回路２０は、コントローラ１４に設けられ、テストパッドＴＰ１に供給されたテストデータを第２のメモリ１３に転送する。 （もっと読む）

【課題】比較的簡単な回路構成でＭＯＳＦＥＴの特性劣化を高精度に測定する。
【解決手段】半導体集積回路は、ストレス電圧が印加される第１のリングオシレータ（１１）と、ストレス電圧が印加されない第２のリングオシレータ（１２）と、第１のリングオシレータの出力および第２のリングオシレータの出力を受け、これらの位相を比較する位相比較器（１３）とを備えている。第１のリングオシレータ（１１）は、第１のリングオシレータのリング接続を切断して第２のリングオシレータの所定のノードと第１のリングオシレータの所定のノードとが接続される第１の接続状態と、第１のリングオシレータと第２のリングオシレータとの接続を切断して第１のリングオシレータがリング接続される第２の接続状態とを切り替えるスイッチ回路（１１０）を有する。 （もっと読む）

【課題】テスタなどのホスト側のコストを削減することができるとともに、ホスト側の構成を簡略化することが可能な半導体装置を提供すること。
【解決手段】乱数パターン発生器２１は、スキャンイン信号を生成して、スキャン化タイマ０（２２−１）と、スキャン化タイマ０（２２−１）と同一の機能を有するスキャン化タイマ１（２２−２）とに出力する。比較器２３は、スキャン化タイマ０（２２−１）から出力されるスキャンアウト信号と、スキャン化タイマ１（２２−２）から出力されるスキャンアウト信号とを比較し、比較結果をテストＩ／Ｆ３０に出力する。したがって、期待値およびスキャンアウト値を記憶する記憶部が不要となり、ホスト側のコストを削減することができるとともに、ホスト側の構成を簡略化することが可能になる。 （もっと読む）

【課題】例えば数百ＭＨｚで高速動作する多行並列配置多段のシフトレジスタ回路を備えた半導体装置において、そのシフトレジスタ回路の規模（面積）が増大して配線遅延が顕在化する場合であっても、それ等のシフトレジスタ回路を実速度でエラー検査する。
【解決手段】Ｎ行並列配置Ｍ段のシフトレジスタ回路１０１のＮ行のうち例えば２行のシフトレジスタ回路を１組として、各組において、１組の２行のシフトレジスタ回路に対して入力回路１０２が共通の同一テストパターンを入力する。この１組の各行のシフトレジスタ回路からの出力同士を比較回路１０３で比較し、この比較結果のみを出力する。前記Ｎ行並列配置Ｍ段のシフトレジスタ回路１０１と前記比較回路１０３とは、数百ＭＨｚのクロック信号ＣＫによって動作する。 （もっと読む）

【課題】複数チップを同時に選択状態にし複数チップから内部データを同時に読み出した場合、良否判定を可能とする半導体記憶装置及びそのテスト方法の提供。
【解決手段】端子（ＤＱ１、ＤＱ２）が共通に接続されたチップ（ＲＡＭ）１１ａ、１１ｂを少なくとも備え、チップ１１ａ、１１ｂは、テスト時に、端子（ＤＱ１、ＤＱ２）を第１電源電位側に設定する駆動能力と、前記出力端子を第２電源電位側に設定する駆動能力とに差を設けるデータ入出力回路（１２ａ、１２ｂ）をそれぞれ備えている。テスト時に、前記第２の駆動能力を前記第１の駆動能力よりも高く設定し、前記各チップから前記端子に出力される信号レベルが、前記第２の電源電圧レベルの場合をフェイル信号、前記第１の電源電圧レベルの場合をパス信号とする条件のもとで、複数のチップのうち１つでもフェイル信号を出力する場合に、ＤＱ１、ＤＱ２の共通接続された端子ＤＱには、前記第２の電源電圧レベルが出力される。 （もっと読む）

【課題】不揮発性記憶装置を内蔵した半導体装置において、内蔵記憶装置の命令コードを実行して実動作検査を行なう際、内蔵記憶装置に対して命令コードの書き込み及び検査後の初期化を行なう必要があるため、検査時間増加の課題が発生し、また内蔵記憶装置のインターフェースが特殊な場合、汎用記憶装置を外部接続して対応するが、実動作時に使用する内蔵記憶装置のインターフェース回路部を実動作検査できない課題が発生する。
【解決手段】不揮発性記憶装置を内蔵した半導体装置において、内蔵記憶装置とのインターフェース信号を端子に出すモード(Aモード)、及び内蔵記憶装置をアイソレーションさせるモード(Bモード)を設け、同種の半導体装置の一方をBモードに設定して記憶装置として使用し、検査対象の他方をAモードに設定して、それぞれ外部で接続して実動作検査を行なうことにより上記課題を解決する。 （もっと読む）

【課題】従来のテスト回路は、テスト端子の削減が十分にできない問題があった。
【解決手段】本発明のテスト回路は、同一の回路構成及び同一の機能を有する複数の回路ブロックと、複数の回路ブロックのそれぞれに対応して設けられる複数のテスト回路と、複数のテスト回路が出力するテスト結果ＴＤＯａ〜ＴＤＯｃの論理和演算結果を第１の結果信号Ｘとして出力する論理和回路１１と、複数のテスト回路が出力するテスト結果ＴＤＯａ〜ＴＤＯｃの論理積演算結果を第２の結果信号Ｙとして出力する論理積回路１２と、第１の結果信号Ｘ及び第２の結果信号Ｙの一致比較結果を最終結果信号Ｚとして出力する判定回路１３と、を有するものである。 （もっと読む）

【課題】論理検証における検証網羅性を向上させることが可能なテストデータ生成プログラム、テストデータ生成装置及びテストデータ生成方法を提供することを目的とする。
【解決手段】コンピュータを、ユーザにより作成されたテストパターン群を格納する第１テストパターン格納手段と、ランダムなテストパターンを順次発生するランダムパターン発生手段と、ランダムなテストパターンを格納する第２テストパターン格納手段と、第１及び第２テストパターン格納手段とにより記憶手段に格納されたテストパターン群の先頭にあるテストパターンとの一致を監視し、一致を検知すると、テストパターン群に定められているテストパターンの順番にテストパターンを出力し、一致を検知しなければ、第２テストパターン格納手段により記憶手段に格納されているテストパターンを、格納した順番に出力するパターン制御手段として機能させることにより上記課題を解決する。 （もっと読む）

【課題】ＢＩＳＴ回路を実装する規模を小さくすること。
【解決手段】同一の機能を持つ複数のテスト対象回路と、前記テスト対象回路をテストするためのテスト回路と、を含む半導体集積回路であって、前記テスト回路は、前記複数のテスト対象回路に共通に入力するための入力信号を生成する入力信号生成部と、前記複数のテスト対象回路から出力される前記入力信号に対する出力信号を比較し、比較結果に基づいて良否判定を行う比較部と、を備えることを特徴とする。 （もっと読む）

【課題】本発明は、実動作中の回路誤動作を認識することができ、また回路誤動作の箇所を特定できる半導体装置や、誤動作を修復する際に次段の回路において誤動作を誘因させることのない半導体装置を提供することを目的とする。
【解決手段】本発明は、複数の論理回路と、論理回路からのデータに基づき誤動作判定を行う複数の判定回路とを備える半導体装置である。そして、判定回路は、第１レジスタ（Ｒ１）と、遅延手段（バッファ１）と、第２レジスタ（Ｒ２）と、比較器３と、スキャン化手段とを備えている。スキャン化手段は、比較器３の比較結果を保持させつつ、第２レジスタ（Ｒ２）をシフトレジスタ化して第２レジスタ（Ｒ２）で保持したエラー信号を次段へ伝搬させる。 （もっと読む）

【課題】複数のメモリマクロの同時検査に対して、テスト用端子数の増加を抑え、個別マクロ検査時とは異なる専用の期待値テストファイルを準備する必要がなく、検査工程の無駄を抑えて全マクロに対する全体の検査時間を確実に短縮することができる半導体装置およびその検査方法を提供する。
【解決手段】マクロごとに、マクロ内一致判定回路１１１内部で同一マクロのテスト出力ｎ本のレベルが全て一致しているか判定して、その判定結果とテスト出力の一部を組み合わせて、テスタへ出力することにより、一致しているかの判定結果は特定の値ではなく、テスト出力との組み合わせで決められるので、期待値が個別マクロ検査用と共通化され、マクロごとに出力ビットが割り当てられるため、テスタ内で期待値比較した際に不良のあるマクロの特定が容易になる。 （もっと読む）

【課題】信号が伝送される伝送経路での温度変化を正確に検出して校正を行うことが可能な半導体試験装置を提供する。
【解決手段】半導体試験装置１００では、信号発生部１１０により発生させ、伝送経路１２０を通じて伝送された信号の電圧値を第１および第２の測定回路１３０、１４０により伝送経路１２０を通じて伝送された信号の電圧値を測定する処理を行い、校正内容判定回路１５０によりこれらの各信号の電圧値のデータを比較し所定の閾値以上に乖離しているか否かを判定する処理を行う。そして、所定の閾値以上に乖離していると判定した場合には、演算処理を行い各信号の電圧値の平均値を算出してこの平均値に信号の電圧値を補正して伝送経路１２０を介してＤＵＴに出力する。 （もっと読む）

【課題】ＨＤＬ機能シミュレーション結果とＦＰＧＡの実機動作結果との一致検証の実行時間を減少可能とし、かつ回路内部の動作不一致も検出できる一致検証方法及び装置を得ること。
【解決手段】機能シミュレーション部２はＨＤＬデザイン記述８とアサーション記述９とを読み込みシミュレーション動作が仕様通りであるか否かをアサーションチェックによって検証する。ＦＰＧＡ合成部４ａはＨＤＬデザイン記述８とアサーション記述９とを当該ＦＰＧＡに埋め込む論理合成・マッピングを行う。実機検証部５は合成結果１１を用いてＦＰＧＡの実機検証での実機動作が仕様通りであるか否かをアサーションチェックによって検証する。実行結果比較部７はシミュレーション結果履歴１０と実機検証結果履歴１２とを比較処理し、得られた差異を一致検証結果１３としてレポート出力する。 （もっと読む）

【課題】シリアルデータ通信を行なう際に発生するシリアルデータのジッタを、外部装置を使用することなく測定できるＢＩＳＴ回路を備えた半導体集積回路を提供する。
【解決手段】半導体集積回路は、パターンジェネレータにより生成したテスト用パラレルデータをシリアライザによりシリアルデータに変換し、そのシリアルデータをデシリアライザによりパラレルデータに変換し、エラーディテクタによりテスト用パラレルデータと照合しビット・エラー・レートを算出する。その際、ＣＤＲ回路により生成されたリカバークロックの位相を位相調整回路によりコードに対応したシフト量分シフトし、対応するコードと算出したビット・エラー・レートをレジスタに記憶した後、レジスタに記憶されたコードとコードに対するビット・エラー・レートを読み出し、演算回路によりシリアルデータのジッタ量を算出する。 （もっと読む）

【課題】テスト時間を増やすことなくテストピンの個数を低減できる半導体集積回路を提供する。
【解決手段】回路Ｋ₁〜Ｋ_Nには、１個の入力テストピンから入力された同一のテスト入力値が入力される。回路Ｋ₁からの第１テスト出力値は、チップ外部に設けられた図示しない比較手段へ入力され所定の期待値と比較される。また、回路Ｋ₁からの第１テスト出力値は、一致不一致検出回路Ｄへ入力される。また、回路Ｋ₂〜Ｋ_Nからの第２テスト出力値は、一致不一致検出回路Ｄへ入力される。一致不一致検出回路Ｄは、回路Ｋ₂〜Ｋ_Nからの第２テスト出力値を、それぞれ、回路Ｋ１からの第１テスト出力値と比較する。 （もっと読む）