【課題】高耐圧半導体装置の大型化を招くことなく、従来の高耐圧半導体装置９００の場合よりも「気中放電による逆耐圧の低下」を抑制することが可能な高耐圧半導体装置を提供する。
【解決手段】炭化珪素からなるｎ型の半導体層１１０と、バリアメタルからなる第１電極層層１２８と、第２電極層１３０と、ｐ型のリサーフ層１１６と、ｐ^＋型のエッジターミネーション層１２０と、リサーフ層１１６の内部における、エッジターミネーション層１２０の周囲を離間して囲む位置に形成されたｐ＋型の第１ガードリング層１２２と、半導体層１１０の表面における、リサーフ層１１６の周囲を離間して囲む位置に形成されたｐ型の第２ガードリング層１１８と、半導体層１１０の表面上において第１電極層１２８を取り囲む領域に形成された絶縁層１２４とを備え、第２ガードリング層１１８が絶縁層１２４の外周近傍まで形成されている高耐圧半導体装置１００。 （もっと読む）

【課題】透明導電膜を低コストかつ高効率で作製することができ、基板の大面積化への対応も容易な透明導電膜の形成方法を提供する。
【解決手段】本発明の透明導電膜の形成方法は、酸化インジウム錫化合物からなるＩＴＯ粒子を含有する導電性インク（Ｉｎｋ）を、その表面に所定のパターンのインク保持部が形成されたフレキソ印刷版１１に保持させる工程と、このフレキソ印刷版１１に、絶縁透光性基板１０を密着させ、上記インク保持部に保持された導電性インクを基板１０の所定位置に転写する工程と、この転写後に上記転写された導電性インクを加熱して、絶縁透光性基板１０上に、所定パターンの透明導電膜を形成する工程と、を備える。 （もっと読む）

【課題】電流コラプス現象が抑制され、且つフィールドプレート電極による電界集中を緩和する効果の低下が抑制された化合物半導体装置を提供する。
【解決手段】III族窒化物半導体層と、III族窒化物半導体層上に配置された絶縁膜７と、III族窒化物半導体層の上面から膜厚方向に第１の距離Ｔ１の位置に絶縁膜を介して配置されたドレイン電極４と、III族窒化物半導体層の上面から膜厚方向に第１の距離Ｔ１の位置に絶縁膜を介して配置されたソース電極３と、ドレイン電極とソース電極間においてIII族窒化物半導体層の上面から膜厚方向に第２の距離Ｔ３の位置に絶縁膜を介して配置されたゲート電極５と、ドレイン電極とゲート電極間においてIII族窒化物半導体層の上面から膜厚方向に第１の距離Ｔ１より短い第２の距離Ｔ２の位置に絶縁膜を介して配置されたフィールドプレート電極６とを備える。 （もっと読む）

【課題】接合リーク電流が低減されるとともに、セル容量への書き込み・読み出しに十分な電流駆動能力を確保することが可能な半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１に形成された複数の埋め込みゲート型ＭＯＳトランジスタ２を有し、半導体基板１には素子分離領域と活性領域とが形成されており、ゲートトレンチの内部に形成され、少なくとも一部がワード線として設けられるとともに、その他の残部が、活性領域を複数の素子領域に分離する素子分離として設けられる埋め込みゲート電極３１Ａ、３１Ｂと、ソース・ドレイン拡散層１５、４５とが備えられ、埋め込みゲート電極３１Ａ、３１Ｂは、上部電極３１ａと下部電極３１ｂとの積層構造とされ、且つ、半導体基板１の上面側のソース・ドレイン拡散層１５、４５側に配置される上部電極３１ａが、下部電極３１ｂに比べて、仕事関数の低いゲート材料からなる。 （もっと読む）

【課題】ＤＲＡＭ素子のような半導体装置において、半導体基板の溝部におけるゲート電極の埋設状態が良好となり、配線抵抗が低減され、素子特性に優れた半導体装置の製造方法を提供する。
【解決手段】シリコン基板１の表面にゲート電極溝１３を形成する工程と、ゲート電極溝１３の内面に第１のバリア膜１６ａを形成する工程と、第１のバリア膜１６ａをエッチバックして、ゲート電極溝１３の底面に第１のバリア膜１６ａの一部を残存させながら除去する工程と、ゲート電極溝１３の内面と残存した第１のバリア膜１６ａの表面に第２のバリア膜１６ｂを形成する工程と、第２のバリア膜１６ａの表面にタングステン膜を形成する工程と、このタングステン膜及び第２のバリア膜１６ｂをエッチバックしてゲート電極溝１３内にそれぞれ一部を残存させながら各膜を一括除去する工程と、を具備する。 （もっと読む）

【課題】低コストの半導体装置及びその製造方法を提供する。
【解決手段】第４の半導体層１４及び第３の半導体層１３を貫通して第２の半導体層１２に達する第１のトレンチＴ１と、第１のトレンチＴ１よりも終端側の第４の半導体層１４及び第３の半導体層１３を貫通して第２の半導体層１２に達し、第４の半導体層１４及び第３の半導体層１３を素子部５１と終端部５２とに分断する第２のトレンチＴ２と、絶縁膜１５を介して第１のトレンチＴ１内に設けられたゲート電極１６ａと、絶縁膜１５を介して第２のトレンチＴ２内に設けられたチャネルストッパ層１６ｃと、第３の半導体層１３及び第４の半導体層１４の終端部５２上に設けられ、チャネルストッパ層１６ｃと終端部５２とを接続するチャネルストッパ電極３４とを備えた。 （もっと読む）

【課題】 炭化珪素を材料とする半導体基板の終端領域に、内側から外側に向かって滑らかな空乏層を形成することができるＳｉＣ半導体装置を提供する。
【解決手段】 半導体装置１０は、炭化珪素を材料とする半導体基板２５を有している。半導体基板２５は、素子領域１２と、その素子領域の周囲を取囲む終端領域１４を有している。終端領域１４には、素子領域１２の外側を一巡する複数の溝１７，１９，２１，２３が形成される。それら複数の溝の底面は、内周側の溝から外周側の溝に向かって、順に浅くなるように形成されている。それら複数の溝の下方のそれぞれには、その周囲がドリフト層２６によって取囲まれているｐ型領域１６，１８，２０，２２が形成される。 （もっと読む）

【課題】本発明は、歩留まりを向上できる半導体素子の製造方法を提供することを目的とする。
【解決手段】本発明に係る半導体素子の製造方法は、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜の一部をエッチングして複数段の段部を形成する工程と、前記第１の絶縁膜上に前記段部を覆うように導電層を形成する工程と、前記導電層の前記段部を覆う部分をエッチングする工程と、を備えることを特徴とするものである。 （もっと読む）

【課題】ガードリングを越えて半導体チップ内に水分が浸入した場合でも、半導体チップ上の１つの電極と他の１つの電極との短絡を抑制すること。
【解決手段】半導体チップ１０と、半導体チップ１０上に配置された電極パッド１４、１６と半導体チップ１０の外周との間に配置された導電性のガードリング１８と、ガードリング１８の一部領域を排することで、ガードリング１８を互いに絶縁された複数の単位領域に分割するための、複数のガードリング絶縁部６０と、を有する半導体装置。 （もっと読む）

【課題】装置の性能の劣化を抑制することができる半導体装置を提供すること。
【解決手段】SiC基板１１と、このSiC基板１１上に形成されたAlGaN層１３と、このAlGaN層１３上にそれぞれ離間して形成されたソース電極１５及びドレイン電極１４と、これらのソース電極１５、ドレイン電極１４間に形成され、ソース電極１５及びドレイン電極１４に対して平行な開口部１６を有する絶縁膜１７と、この絶縁膜１７の開口部１６に形成されたゲート電極１８と、このゲート電極１８のドレイン電極１４側にゲート電極１８と一体形成され、ドレイン電極１４側端部１９１が絶縁膜１７と離間したドレイン側フィールドプレート電極１９とを具備する半導体装置。 （もっと読む）

【課題】装置の性能の劣化を抑制することができる半導体装置を提供すること。
【解決手段】ＳｉＣ基板１１と、このＳｉＣ基板１１上に形成されたＡｌＧａＮ層１３と、このＡｌＧａＮ層１３上にそれぞれ離間して形成されたソース電極１５及びドレイン電極１４と、これらのソース電極１５、ドレイン電極１４間に形成され、ソース電極１５及びドレイン電極１４に対して平行な開口部１６を有する第１の絶縁膜１７と、この第１の絶縁膜１７の開口部１６に形成されたゲート電極１８と、このゲート電極１８が形成された第１の絶縁膜１７上に形成された第２の絶縁膜１９と、この第２の絶縁膜１９及びソース電極１５上に形成され、ドレイン電極１４側の端部２０１が、第２の絶縁膜１９と離間したソースフィールドプレート電極２０と、を具備する半導体装置。 （もっと読む）

【課題】ソース領域とドレイン領域との間に電圧が印加される際に、抵抗が増加するのを抑制することが可能な半導体装置を提供する。
【解決手段】このパワーＭＯＳＦＥＴ（半導体装置）１００は、ドレイン領域２と、ドレインドリフト領域３と、ドレインドリフト領域３を貫通してドレイン領域２まで達するように形成された溝部９と、溝部９内に設けられたドレイン領域２のドレイン引出部１０と、ドレインドリフト領域３上に形成された拡散領域７と、拡散領域７上に形成されたソース領域８と、ソース領域８および拡散領域７と側面が隣接するように形成された溝部４と、溝部４内に、ゲート絶縁膜５を介して形成されたゲート電極６と、溝部９内に、ゲート電極６とドレイン引出部１０との間を遮断するように設けられた導電層１２とを備える。 （もっと読む）

【課題】高電源電圧回路部に十分な素子分離特性とラッチアップ耐性を持たせつつ、高い素子集積度を持った半導体装置を提供する。
【解決手段】トレンチ分離構造を有し、高電源電圧回路部には少なくとも一つのウエル領域とＭＯＳ型トランジスタ、及び各素子を電気的に接続する配線を有する半導体装置において、ウエル領域の端部近傍のトレンチ分離領域の上部であって配線の下部である領域に、配線の電位によって、寄生的に形成される反転層の発生を防止するための反転層形成防止電極を形成し、電位は、その下部に位置する半導体基板の電位と同一にした。さらに反転層形成防止電極の下部には、半導体基板と同じ導電型の濃い不純物濃度領域からなるガードリング領域を設置し、半導体基板の電位を強固に固定し、またバイポーラ動作発生時においてキャリアを捕獲してラッチアップを防止できるようにした。 （もっと読む）

【課題】保護用絶縁膜により長期間にわたり安定に作動させ、かつ、クロストークを防止することができるとともに、製造工程の工程数を削減することによって、製造コストを大幅に低減する。
【解決手段】反射型ＴＦＴ基板１は、基板１０と、ゲート電極２３及びゲート配線２４と、ゲート絶縁膜３０と、ｎ型酸化物半導体層４０と、チャンネル部４１によって隔てられて形成された金属層６０と、画素電極６７，ドレイン配線パッド６８及びゲート配線パッド２５が露出した状態で、ガラス基板１０の上方を覆う保護用絶縁膜８０とを具備し、金属層６０が、ソース配線６５，ドレイン配線６６，ソース電極６３，ドレイン電極６４及び画素電極６７を兼ねる。 （もっと読む）

【課題】 ドレイン電流を低下させることなくドレイン耐圧を向上させることができる半導体装置を提供する。
【解決手段】 半導体装置１００は、半導体層（２）上に設けられたゲート電極（３）と、ゲート電極（３）を挟むように半導体層（２）上に設けられたソース電極（５）およびドレイン電極（９）と、半導体層（２）上のゲート電極（３）とドレイン電極（９）との間に設けられた電極（１０）とを備え、電極（１０）の半導体層（２）側の先端部におけるゲート・ドレイン電極間方向の幅は、１０ｎｍ以上３００ｎｍ以下であることを特徴とする。 （もっと読む）

【課題】封止性が改善され、単体の半導体デバイスや、ＩＣ内部の特定領域のみでのシールドや封止を可能とし、十分な耐湿性、耐サージ性を有する電子部品を提供する。
【解決手段】この発明における電子部品は、基板１上に複数の回路素子２が設けられた電子部品において、上記基板上の特定の所望の部位に、金属ナノ微粒子を含む導電性インクを例えばインクジェット方式によって塗布した後、焼成して金属薄層からなるシールド部材１１を設けるようにして、上記課題を解消したものである。 （もっと読む）

ソース電極およびドレイン電極が半導体層に接触した、基板上の複数の活性半導体層を備えるトランジスタ。ゲートが、ソース電極とドレイン電極との間に、複数の半導体層上に形成される。複数のフィールドプレートが、半導体層上に配置され、各フィールドプレートは、ゲートのエッジからドレイン電極に向かって延び、また各フィールドプレートは、前記半導体層から、また他のフィールドプレートから分離される。最上部のフィールドプレートは、ソース電極に電気的に接続され、他のフィールドプレートは、ゲートまたはソース電極に電気的に接続される。
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