【課題】埋め込み絶縁層により活性層と支持基板とが電気的に絶縁された半導体基板において、支持基板の電位を活性層の表面から取り出すための基板コンタクトの低抵抗化を図ることができる半導体装置およびその製造方法を提供すること。
【解決手段】活性層１６に素子領域４およびコンタクト領域５が形成された厚膜ＳＯＩ基板２において、ＣＭＯＳトランジスタ７のＢ／Ｌ層２９およびＬ／Ｉ層３７、ｎｐｎバイポーラトランジスタ８のコレクタ層４９と同一層に、ｎ型基板コンタクト１２の貫通コンタクト５８を取り囲むｎ型コンタクト埋め込み層５７を形成する。 （もっと読む）

【課題】半導体装置の熱抵抗を低減すること、および小型化できる技術を提供する。
【解決手段】複数の単位トランジスタＱを有する半導体装置であって、半導体装置は、単位トランジスタＱを第１の個数（７個）有するトランジスタ形成領域３ａ、３ｂ、３ｅ、３ｆと、単位トランジスタＱを第２の個数（４個）有するトランジスタ形成領域３ｃ、３ｄとを有し、トランジスタ形成領域３ｃ、３ｄは、トランジスタ形成領域３ａ、３ｂ、３ｅ、３ｆの間に配置され、第１の個数は、第２の個数よりも多い。そして、単位トランジスタは、コレクタ層と、ベース層と、エミッタ層とを備えており、エミッタ層上には、エミッタ層と電気的に接続されたエミッタメサ層が形成され、このエミッタメサ層上に、エミッタ層と電気的に接続されたバラスト抵抗層が形成されている。 （もっと読む）

【課題】ＨＢＴ（ヘテロジャンクション・バイポーラトランジスタ）による段差を低減し、接合面積をより小さくできる製造方法を提供する。
【解決手段】半絶縁性のＩｎＰからなる基板１０１の上に形成されたアンドープＩｎＰからなる第１半導体層１０２と、第１半導体層１０２の上に接して形成された第１導電型のＩｎＰからなるエミッタ層１０３と、第１半導体層１０２の上に接して形成されたＩｎＧａＡｓからなるコレクタ層１０８と、第１半導体層１０２の上に接して形成され、エミッタ層１０３およびコレクタ層１０８に挟まれて配置された第２導電型のＩｎＧａＡｓからなるベース層１０５とを備える。また、半絶縁性のＩｎＰからなる第１分離層１０６ａおよび第２分離層１０６ｂを備える。 （もっと読む）

【課題】ＩｎＧａＰをエミッタ層として有し、熱的安定性と通電に対する信頼性を両立することの出来るＨＢＴを用いた電力増幅器を提供する。
【解決手段】ＩｎＧａＰエミッタ層を有するＨＢＴにおいて、ＩｎＧａＰエミッタ層５とＡｌＧａＡｓバラスト抵抗層７の間にＧａＡｓ層６を挿入し、ベース層４から逆注入された正孔がＡｌＧａＡｓバラスト抵抗層７まで拡散、到達することを抑制する。 （もっと読む）

【課題】電力増幅モジュールの放熱特性を向上させる。
【解決手段】電力増幅モジュールに用いられる電力増幅回路用のＬＤＭＯＳＦＥＴ素子が形成された半導体チップにおいて、ＬＤＭＯＳＦＥＴ素子用の複数のソース領域、複数のドレイン領域および複数のゲート電極３９が形成されたＬＤＭＯＳＦＥＴ形成領域上に、ソース用バンプ電極ＢＰＳを配置する。ソース用バンプ電極ＢＰＳは、アルミニウムを主体とするソース用パッドＭ３Ｓ上に、ソース用パッドＭ３Ｓよりも厚くかつ銅を主体とするソース用導体層ＣＮＤＳを介して形成する。ソース用バンプ電極ＢＰＳとソース用導体層ＣＮＤＳの間には樹脂膜は介在していない。 （もっと読む）

【課題】電子デバイスのスイッチング速度等の性能を向上させる。半導体基板の結晶性を向上させる。
【解決手段】ベース基板と、絶縁層と、Ｓｉ_ｘＧｅ_１−ｘ結晶層とをこの順に有する半導体基板であって、Ｓｉ_ｘＧｅ_１−ｘ結晶層上に設けられる阻害層と、Ｓｉ_ｘＧｅ_１−ｘ結晶層に格子整合または擬格子整合している化合物半導体とを備え、阻害層はＳｉ_ｘＧｅ_１−ｘ結晶層にまで貫通する開口を有し、かつ化合物半導体の結晶成長を阻害する半導体基板を提供する。また、上記開口の内部でＳｉ_ｘＧｅ_１−ｘ結晶層に格子整合または擬格子整合する化合物半導体と、化合物半導体を用いて形成された半導体デバイスとを備える電子デバイスを提供する。 （もっと読む）

【課題】統合型のインテリジェントスイッチデバイス、統合型の入力信号・伝達ＩＣまたは統合型のパワーＩＣなどに用いられる横型ＭＯＳＦＥＴにおいて、複雑な分離構造を用いずに、より小さいチップ面積で高ＥＳＤ耐量および高サージ耐量を具えた半導体装置を提供する。
【解決手段】Ｐ型半導体よりなるエミッタ領域２５、ベース領域として機能するＮウェル領域１０およびＰ型エピタキシャル成長層１３およびＰ型半導体基板１２をコレクタとするベースオープンの縦型バイポーラトランジスタの表面電極２６と、横型ＭＯＳＦＥＴのドレイン電極２２とを金属電極配線２７により電気的に接続し、高ＥＳＤ電圧や高サージ電圧が印加されたときに、ベースオープンの縦型バイポーラトランジスタの動作によりＥＳＤおよびサージエネルギーを吸収するとともに、破壊に至る横型ＭＯＳＦＥＴの降伏耐圧以下の電圧に制限する。 （もっと読む）

【課題】 同一基板上に形成された半導体素子間に流れる寄生電流による半導体素子の誤動作を抑制する構造を有する半導体装置を提供することを目的とする。
【解決手段】
ｐ型半導体基板１に電気的に接続されたｎ型のコレクタ引き出し層５３を備えた小信号素子であるバイポーラトランジスタ５０と、ｐ型半導体基板１に電気的に接続されたｎ型拡散層６７を備えたパワートランジスタ素子であるＤＭＯＳトランジスタ６０と、ｐ型半導体基板１に電気的に接続され、かつ、ダミー電極１３に接続されたｎ型のダミーＮ島１０と、ｐ型半導体基板１に電気的に接続され、かつ、フィールド電極２３に接続されたｐ型のフィールド部２０と、ダミー電極１３とフィールド電極２３を接続し、ボンディングパット７０に接続する配線３０とを備える。 （もっと読む）

【課題】ボンディングパッドの剥がれを防止し、かつボンディングパッド間におけるリーク電流の発生を防止することができる半導体装置及びその製造方法を提供すること。
【解決手段】ＨＢＴ（ヘテロ構造バイポーラトランジスタ）が構成要素の１つとして集積された半導体装置１１０は、半絶縁性ＩｎＰ基板１１上に、順次、エッチングストップ層１２、コレクタコンタクト層１３、コレクタ層１４、傾斜コレクタ層１５、セットバック層１６、ベース層１７が形成された構成を有し、ベース層１７はＩｎＧａＡｓで構成された薄膜であってＰを含まず、このベース層１７上にＳｉＮ２３が形成され、ＳｉＮ２３上にボンディングパッド２５が形成された構成を有する。 （もっと読む）

【課題】高速化されたバイポーラ型半導体装置およびその製造方法を提供する。
【解決手段】
コレクタ領域１０と、コレクタ領域１０上に配置されたベース領域１２と、ベース領域１２上に配置されたエミッタ領域１４と、ベース領域１２上に配置され、エミッタ領域１４と共通に形成されたエミッタパッド領域３４と、ベース領域１２上に配置され、複数のベースコンタクトＣＢを介してベース領域１２と接続されたベース電極２０と、エミッタ領域１４上に配置されたエミッタ電極１８と、ベース領域１２近傍のエミッタパッド領域３４上に配置されたエミッタパッド電極２４とを備えるバイポーラ型半導体装置およびその製造方法であり、さらにエミッタパッド領域３４上に配置された絶縁層２６を備えていても良く、その際、エミッタパッド電極２４は、絶縁層２６上に配置される。 （もっと読む）

【課題】寄生容量を低減しつつ、トランジスタが形成される半導体層に歪応力を与える。
【解決手段】半導体層３に形成されたコレクタ層３ａの表面および裏面にストレス印加層５を形成し、ストレス印加層５を介して埋め込み絶縁層６上に配置されたベース層９をコレクタ層３ａの側壁に選択的に形成し、ベース層９の側壁を絶縁膜１０から露出させる開口部１２を形成し、開口部１２を介してベース層９の側壁に接続されたエミッタ層１３ａを埋め込み絶縁層６上に形成する。 （もっと読む）

【課題】 ２層の電極構造を有するディスクリート型バイポーラトランジスタでは、２層目のベース電極下方に１層目のエミッタ電極が配置され、２層目のエミッタ電極下方に１層目のベース電極が配置される。このため電極の引き回しによる水平方向の配線抵抗がチップ内で不均一となり、電流容量が大きくできない問題があった。
【解決手段】 ベース領域を第１コンタクトホールを介して１層目の第１ベース電極と接続させ、第１ベース電極を第１スルーホールまたは第２スルーホールを介して２層目の第２ベース電極１６と接続させる。エミッタ領域を第２コンタクトホールを介して１層目の第１エミッタ電極と接続させ、第１エミッタ電極を、第２ベース電極の第２開口部、第３スルーホールを介して、３層目の第２エミッタ電極と接続させる構成とする。これにより各セルの配線抵抗のばらつきを略均一軽減できる。 （もっと読む）

【課題】 ２層の電極構造を有するディスクリート型バイポーラトランジスタでは、２層目のベース電極下方に１層目のエミッタ電極が配置され、２層目のエミッタ電極下方に１層目のベース電極が配置される。このため電極の引き回しによる水平方向の配線抵抗がチップ内で不均一となり、電流容量が大きくできない問題があった。
【解決手段】 １層目の第１エミッタ電極を島状に設け、第１ベース電極をこれらの周りを囲む平板状とする。２層目の第２エミッタ電極は、全ての第１エミッタ電極を覆う平板状に設け、第２ベース電極は第２エミッタ電極の周囲に枠状に設ける。第１エミッタ電極はその直下に設けた第２コンタクトホールを介してエミッタ領域とコンタクトし、直上に設けた第２スルーホールを介して第２エミッタ電極とコンタクトする。これにより電極の引き回しによる水平方向の配線抵抗を均一にできる。 （もっと読む）

【課題】 ２層の電極構造を有するディスクリート型バイポーラトランジスタでは、２層目のベース電極下方に１層目のエミッタ電極およびベース電極が配置される。１層目の電極は２層目の電極よりその厚みが薄く、第２ベース電極下方の動作領域（エミッタ領域）から１層目のエミッタ電極を経由して、２層目のエミッタ電極へ流れる電流経路は、ほぼ真上に電流が引き上げられる第２エミッタ電極下方の電流経路と比べて抵抗が高くなり、チップ内の電流密度が不均一になる問題があった。
【解決手段】 第１ベース電極および第１エミッタ電極を全て短冊状に形成し、交互に平行して配置し、第２エミッタ電極の面積を第２ベース電極の面積より拡張する。これにより、エミッタ領域から第１エミッタ電極を介して第２エミッタ電極まで略真上に引き上げられる電流経路が増加するので、チップ全体の電流密度が不均一になることを回避できる。 （もっと読む）

【課題】２層の電極構造の絶縁膜の厚み分の段差に基づく固着不良を回避したディスクリート型バイポーラトランジスタを提供する。
【解決手段】１層目のエミッタ電極７の上下に設けられるエミッタコンタクトホールＣＨ２とエミッタスルーホールＴＨ２を非重畳とし、１つのエミッタ電極７についてエミッタコンタクトホールＣＨ２とエミッタスルーホールＴＨ２互いに離間して複数配置する。これにより、２層目のエミッタ電極１７表面では、最大でも、膜厚が厚い絶縁膜に設けられたエミッタスルーホールＴＨ２の段差の影響しか及ばず、２層目の電極表面の平坦性が向上する。これにより金属プレートの固着不良を回避できる。 （もっと読む）

【課題】ＧａＡｓチップの耐湿性を向上させることができる半導体装置を得る。
【解決手段】ＧａＡｓチップ１４は樹脂２６で封止されている。ＧａＡｓチップ１４は、ｐ型ＧａＡｓベース層３４（ｐ型ＧａＡｓ層）と、その上に形成されたｎ型ＧａＡｓエミッタ層３６（ｎ型ＧａＡｓ層）を有する。ＧａＡｓチップ１４の外周部においてｎ型ＧａＡｓエミッタ層３６上に金属電極１８が形成されている。この金属電極１８には正電圧が印加される。ＧａＡｓチップ１４の中央部に形成された素子領域２０と金属電極１８との間において、ｐ型ＧａＡｓベース層３４とｎ型ＧａＡｓエミッタ層３６に半絶縁性領域３８が形成されている。半絶縁性領域３８よりも外側において、ｐ型ＧａＡｓベース層３４と金属電極１８は接続部４０により電気的に接続されている。 （もっと読む）

【課題】ＥＣＭのインピーダンス変換および増幅を行うために、増幅集積回路素子や、Ｊ−ＦＥＴが用いられている。増幅集積回路素子は、回路定数によりゲイン（Ｇａｉｎ：利得）を適宜選択でき、一般的にはＪ−ＦＥＴを用いた場合と比較してゲインが高い利点があるが、回路構成が複雑でありコストも高い問題がある。一方、Ｊ−ＦＥＴのみでは出力が十分に増幅されず、ゲインが低い問題がある。
【解決手段】Ｊ−ＦＥＴとバイポーラトランジスタを１チップに集積化し、Ｊ−ＦＥＴのソース領域とバイポーラトランジスタのベース領域を接続し、Ｊ−ＦＥＴのドレイン領域とバイポーラトランジスタのコレクタ領域を接続したディスクリート素子を提供する。これにより、高入力インピーダンスで低出力インピーダンスのＥＣＭ用増幅素子を実現できる。 （もっと読む）

【課題】安価な、また、放熱特性に優れたＳｉ基板を用いて、良質なＧａＡｓ系の結晶薄膜を得る。
【解決手段】Ｓｉの基板と、基板の上に形成され、結晶成長を阻害する阻害層とを備え、阻害層は、基板の一部を覆う被覆領域と、被覆領域の内部に基板を覆わない開口領域とを有し、さらに開口領域に結晶成長されたＧｅ層と、Ｇｅ層上に結晶成長された機能層と、を備える半導体基板を提供する。当該半導体基板において、Ｇｅ層は、結晶欠陥が移動できる温度および時間でアニールされることにより形成されてよい。 （もっと読む）

【課題】広範囲の温度領域で高精度であり、極めて小さく形成できる高速応答可能な二端子のダイオード温度センサ素子を提供すると共に、これを用いた安価で高速応答可能な温度計測装置を提供する。
【解決手段】バイポーラトランジスタの2個のｐｎ接合のうち、一方のｐｎ接合を短絡してダイオードとして取り扱い、このダイオードをダイオード温度センサとして用い、バイポーラトランジスタを形成している半導体チップ内で、一方のｐｎ接合を短絡してあり、外部には、二端子として取り出すようにしたダイオード温度センサ素子と、これを用いた温度計測装置を提供する。 （もっと読む）

【課題】集積回路チップと実装基板との接続の容易性や、放熱性の良好さを維持したままで、各単位セル動作の均一性を確保し、出力段トランジスタの総合的な動作特性を改善する。
【解決手段】
コレクタ電極配線１０１は、平行する２つの単位セル列用コレクタ電極配線１，２が、その一方の端部で、出力用配線３によって接続されてなり、この出力端とされる一方、単位セル列用コレクタ電極配線１，２の他方の端部は、セル列間接続配線４により相互に接続されたものとなっており、これによって、各単位セルの動作の均一性の改善がなされるものとなっている。 （もっと読む）