半導体装置およびその製造方法

【課題】電力増幅モジュールの放熱特性を向上させる。
【解決手段】電力増幅モジュールに用いられる電力増幅回路用のＬＤＭＯＳＦＥＴ素子が形成された半導体チップにおいて、ＬＤＭＯＳＦＥＴ素子用の複数のソース領域、複数のドレイン領域および複数のゲート電極３９が形成されたＬＤＭＯＳＦＥＴ形成領域上に、ソース用バンプ電極ＢＰＳを配置する。ソース用バンプ電極ＢＰＳは、アルミニウムを主体とするソース用パッドＭ３Ｓ上に、ソース用パッドＭ３Ｓよりも厚くかつ銅を主体とするソース用導体層ＣＮＤＳを介して形成する。ソース用バンプ電極ＢＰＳとソース用導体層ＣＮＤＳの間には樹脂膜は介在していない。

【特許請求の範囲】
【請求項１】
電力増幅回路用のＬＤＭＯＳＦＥＴ素子が形成され、前記ＬＤＭＯＳＦＥＴ素子のソース用バンプ電極、ドレイン用バンプ電極およびゲート用バンプ電極を含む複数のバンプ電極を有する半導体装置であって、
半導体基板と、
前記半導体基板の主面の第１ＬＤＭＯＳＦＥＴ形成領域に形成された、前記ＬＤＭＯＳＦＥＴ素子用の複数のソース領域および複数のドレイン領域と、
前記半導体基板の前記主面の前記第１ＬＤＭＯＳＦＥＴ形成領域上にそれぞれゲート絶縁膜を介して形成された、前記ＬＤＭＯＳＦＥＴ素子用の複数のゲート電極と、
前記半導体基板の前記主面上に前記複数のゲート電極よりも上層に形成されたソース用パッド、ドレイン用パッドおよびゲート用パッドと、
前記半導体基板の前記主面上に前記複数のゲート電極よりも上層でかつ前記ソース用パッド、前記ドレイン用パッドおよび前記ゲート用パッドよりも下層に形成され、前記複数のソース領域と前記ソース用パッドとの間を電気的に接続するソース用配線、前記複数のドレイン領域と前記ドレイン用パッドとの間を電気的に接続するドレイン用配線、および前記複数のゲート電極と前記ゲート用パッドとの間を電気的に接続するゲート用配線と、
前記ソース用パッド上に前記ソース用パッドよりも厚いソース用導体層を介して形成された前記ソース用バンプ電極と、
前記ドレイン用パッド上に前記ドレイン用パッドよりも厚いドレイン用導体層を介して形成された前記ドレイン用バンプ電極と、
前記ゲート用パッド上に前記ゲート用パッドよりも厚いゲート用導体層を介して形成された前記ゲート用バンプ電極と、
前記ソース用バンプ電極、前記ドレイン用バンプ電極および前記ゲート用バンプ電極が配置されていない部分の前記ゲート用導体層、前記ソース用導体層および前記ドレイン用導体層と前記ゲート用パッド、前記ソース用パッドおよび前記ドレイン用パッドとを覆うように形成された樹脂膜と、
を備え、
前記ソース用バンプ電極は、前記第１ＬＤＭＯＳＦＥＴ形成領域上に配置され、
前記ソース用バンプ電極と前記ソース用導体層の間、前記ドレイン用バンプ電極と前記ドレイン用導体層の間、および前記ゲート用バンプ電極と前記ゲート用導体層の間には、前記樹脂膜が形成されていないことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記ゲート用パッド、前記ソース用パッドおよび前記ドレイン用パッドは、互いに同層に形成され、
前記ゲート用導体層、前記ソース用導体層および前記ドレイン用導体層は、互いに同層に形成されていることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記ゲート用パッド、前記ソース用パッドおよび前記ドレイン用パッドは、アルミニウムを主体として形成されていることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記ゲート用導体層、前記ソース用導体層および前記ドレイン用導体層は、銅を主体として形成されていることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記ＬＤＭＯＳＦＥＴ素子は、前記半導体基板の前記第１ＬＤＭＯＳＦＥＴ形成領域に形成された複数の単位ＬＤＭＯＳＦＥＴ素子を並列に接続して構成されていることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記ソース用バンプ電極は、前記複数のソース領域、前記複数のドレイン領域および前記複数のゲート電極の少なくとも一部と平面的に重なっていることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記ドレイン用バンプ電極および前記ゲート用バンプ電極は、前記第１ＬＤＭＯＳＦＥＴ形成領域に平面的に重ならない位置に配置されていることを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記樹脂膜は最上層保護膜であることを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記ソース用バンプ電極が前記第１ＬＤＭＯＳＦＥＴ形成領域上に複数形成されていることを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記第１ＬＤＭＯＳＦＥＴ形成領域に平面的に重なるように配置された共通の前記ソース用パッド上に、複数の前記ソース用バンプ電極が、それぞれ前記ソース用導体層を介して配置されていることを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記樹脂膜はポリイミド樹脂からなることを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記電力増幅回路は複数の増幅回路を多段接続した多段構成を有しており、
前記各増幅回路を構成するＬＤＭＯＳＦＥＴ素子が前記半導体装置に形成され、
前記第１ＬＤＭＯＳＦＥＴ形成領域に形成された前記複数の単位ＬＤＭＯＳＦＥＴ素子は、多段構成の前記複数の増幅回路のうちの最終段の増幅回路を構成していることを特徴とする半導体装置。
【請求項１３】
請求項８記載の半導体装置において、
前記ドレイン用バンプ電極は複数形成されていることを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、
前記ソース用バンプ電極の平面積は、前記複数のドレイン用バンプ電極のうちの２個の前記ドレイン用バンプ電極の平面積の和よりも大きいことを特徴とする半導体装置。
【請求項１５】
請求項１４記載の半導体装置において、
前記ソース用バンプ電極の平面形状は略長方形状であり、その長辺の長さは、前記複数のドレイン用バンプ電極のうちの隣り合う２個の前記ドレイン用バンプ電極の中心間の距離よりも長いことを特徴とする半導体装置。
【請求項１６】
電力増幅回路を有する半導体装置であって、
コア層、前記コア層の上に形成された第１絶縁層、および前記コア層の下に形成された第２絶縁層を含む多層配線基板と、
前記電力増幅回路用のＬＤＭＯＳＦＥＴ素子を含み、前記多層配線基板上に搭載された半導体チップと、
を備え、
前記多層配線基板は、前記コア層に形成された複数の第１ビアと、前記第１絶縁層に形成された複数の第２ビアと、前記第２絶縁層に形成された複数の第３ビアと、前記多層配線基板の上面に形成された複数のランドとを有しており、
前記半導体チップは、前記半導体チップの第１主面に、前記ＬＤＭＯＳＦＥＴ素子のソース用バンプ電極、ドレイン用バンプ電極およびゲート用バンプ電極を含む複数のバンプ電極を有し、かつ前記第１主面が前記多層配線基板の前記上面に対向するように搭載されており、
前記ソース用バンプ電極は、前記複数のランドのうちの複数のソース用ランドに電気的かつ機械的に接続されており、
前記複数の第２ビアのうちの複数のソース用第２ビアが、前記複数のソース用ランドの下にそれぞれ配置されかつ前記複数のソース用ランドにそれぞれ電気的に接続され、
前記複数の第１ビアのうちの複数のソース用第１ビアが、前記複数のソース用第２ビアの下にそれぞれ配置されかつ前記複数のソース用第２ビアにそれぞれ電気的に接続され、
前記複数の第３ビアのうちの複数のソース用第３ビアが、前記複数のソース用第１ビアの下にそれぞれ配置されかつ前記複数のソース用第１ビアにそれぞれ電気的に接続されていることを特徴とする半導体装置。
【請求項１７】
請求項１６記載の半導体装置において、
前記複数のソース用第２ビアと前記複数のソース用第１ビアと前記複数のソース用第３ビアとは、前記多層配線基板の前記上面に直交する同一の直線上に配置されていることを特徴とする半導体装置。
【請求項１８】
請求項１７記載の半導体装置において、
前記ＬＤＭＯＳＦＥＴ素子は、前記半導体チップの第１ＬＤＭＯＳＦＥＴ形成領域に形成された複数の単位ＬＤＭＯＳＦＥＴ素子を並列に接続して構成されており、
前記半導体チップにおいて、前記ソース用バンプ電極は、前記第１ＬＤＭＯＳＦＥＴ形成領域上に配置されていることを特徴とする半導体装置。
【請求項１９】
請求項１８記載の半導体装置において、
前記多層配線基板の下面にソース用端子が形成されており、
前記複数のソース用ランドは、前記多層配線基板の前記上面に直交する同一の直線上に配置された前記複数のソース用第１ビア、前記複数のソース用第２ビアおよび前記複数のソース用第３ビアを介して、前記ソース用端子に電気的に接続されていることを特徴とする半導体装置。
【請求項２０】
請求項１９記載の半導体装置において、
前記ソース用端子は、前記多層配線基板の下面における前記半導体チップの直下の領域を全て含むように形成されていることを特徴とする半導体装置。
【請求項２１】
請求項２０記載の半導体装置において、
前記複数のソース用第２ビアおよび前記複数のソース用第３ビアの各々は、ブラインドビアホールであり、
前記複数のソース用第１ビアの各々は、インナビアホールであることを特徴とする半導体装置。
【請求項２２】
請求項２１記載の半導体装置において、
前記半導体チップには、前記ドレイン用バンプ電極が複数形成されており、
前記ソース用バンプ電極の平面積は、前記複数のドレイン用バンプ電極のうちの２個の前記ドレイン用バンプ電極の平面積の和よりも大きいことを特徴とする半導体装置。
【請求項２３】
請求項２１記載の半導体装置において、
前記半導体チップには、前記ドレイン用バンプ電極が複数形成されており、
前記ソース用バンプ電極の平面形状は略長方形状であり、その長辺の長さは、前記複数のドレイン用バンプ電極のうちの隣り合う２個の前記ドレイン用バンプ電極の中心間の距離よりも長いことを特徴とする半導体装置。
【請求項２４】
電力増幅回路を有する半導体装置であって、
コア層、前記コア層の上に形成された第１絶縁層、および前記コア層の下に形成された第２絶縁層を含む多層配線基板と、
前記電力増幅回路用のＬＤＭＯＳＦＥＴ素子を含み、前記多層配線基板上に搭載された半導体チップと、
を備え、
前記多層配線基板は、前記コア層に形成された複数の第１ビアと、前記第１絶縁層に形成された複数の第２ビアと、前記第２絶縁層に形成された複数の第３ビアと、前記多層配線基板の上面に形成された複数のランドとを有しており、
前記半導体チップは、前記半導体チップの第１主面に、前記ＬＤＭＯＳＦＥＴ素子のソース用バンプ電極、ドレイン用バンプ電極およびゲート用バンプ電極を含む複数のバンプ電極を有し、かつ前記第１主面が前記多層配線基板の前記上面に対向するように搭載されており、
前記半導体チップには、前記ソース用バンプ電極が複数形成されており、
前記複数のソース用バンプ電極は、前記複数のランドのうちの複数のソース用ランドにそれぞれ電気的かつ機械的に接続されており、
前記複数の第２ビアのうちの複数のソース用第２ビアが、前記複数のソース用ランドの下にそれぞれ配置されかつ前記複数のソース用ランドにそれぞれ電気的に接続され、
前記複数の第１ビアのうちの複数のソース用第１ビアが、前記複数のソース用第２ビアの下にそれぞれ配置されかつ前記複数のソース用第２ビアにそれぞれ電気的に接続され、
前記複数の第３ビアのうちの複数のソース用第３ビアが、前記複数のソース用第１ビアの下にそれぞれ配置されかつ前記複数のソース用第１ビアにそれぞれ電気的に接続されていることを特徴とする半導体装置。
【請求項２５】
請求項２４記載の半導体装置において、
前記複数のソース用第２ビアと前記複数のソース用第１ビアと前記複数のソース用第３ビアとは、前記多層配線基板の前記上面に直交する同一の直線上に配置されていることを特徴とする半導体装置。
【請求項２６】
請求項２５記載の半導体装置において、
前記ＬＤＭＯＳＦＥＴ素子は、前記半導体チップの第１ＬＤＭＯＳＦＥＴ形成領域に形成された複数の単位ＬＤＭＯＳＦＥＴ素子を並列に接続して構成されており、
前記半導体チップにおいて、前記複数のソース用バンプ電極は、前記第１ＬＤＭＯＳＦＥＴ形成領域上に配置されていることを特徴とする半導体装置。
【請求項２７】
請求項２６記載の半導体装置において、
前記多層配線基板の下面にソース用端子が形成されており、
前記ソース用端子は、前記多層配線基板の下面における前記半導体チップの直下の領域を全て含むように形成されており、
前記複数のソース用ランドは、前記多層配線基板の前記上面に直交する同一の直線上に配置された前記複数のソース用第１ビア、前記複数のソース用第２ビアおよび前記複数のソース用第３ビアを介して、前記ソース用端子に電気的に接続されていることを特徴とする半導体装置。
【請求項２８】
請求項２７記載の半導体装置において、
前記複数のソース用第２ビアおよび前記複数のソース用第３ビアの各々は、ブラインドビアホールであり、
前記複数のソース用第１ビアの各々は、インナビアホールであることを特徴とする半導体装置。
【請求項２９】
（ａ１）複数のヘテロ接合型バイポーラトランジスタと、
（ａ２）複数の前記ヘテロ接合型バイポーラトランジスタの各エミッタ電極を、２つ以上の前記ヘテロ接合型バイポーラトランジスタからなるヘテロ接合型バイポーラトランジスタ群のエミッタ電極を共通して一面につなぐエミッタ共通配線層と、
（ａ３）前記エミッタ共通配線層に接続して任意の場所に配置するエミッタバンプ電極とを有する半導体チップと、
（ｂ）前記半導体チップを実装する配線基板とを備え、
前記エミッタバンプ電極は、前記配線基板を貫通するように設けられた複数のビアもしくはその上に形成された電極に接続していることを特徴とする半導体装置。
【請求項３０】
請求項２９記載の半導体装置において、
前記ヘテロ接合型バイポーラトランジスタ群は、同一周波数のヘテロ接合型バイポーラトランジスタからなることを特徴とする半導体装置。
【請求項３１】
請求項３０記載の半導体装置において、
前記半導体チップは、化合物半導体を主成分として形成されていることを特徴とする半導体装置。
【請求項３２】
請求項３１記載の半導体装置において、
前記半導体装置は、携帯電話機に使用されるパワーアンプモジュールであることを特徴とする半導体装置。
【請求項３３】
請求項３０記載の半導体装置において、
前記半導体装置は、入力信号を増幅する多段階の増幅回路と、前記多段階の増幅回路を制御する制御回路とを有し、
前記多段階の増幅回路のうち、前記へテロ接合型バイポーラトランジスタを含む終段の増幅回路は前記半導体チップに形成されることを特徴とする半導体装置。
【請求項３４】
請求項３０記載の半導体装置において、
前記半導体装置は、第１周波数で動作する第１回路と第２周波数で動作する第２回路とを有することを特徴とする半導体装置。
【請求項３５】
請求項３４記載の半導体装置において、
前記第１回路および前記第２回路は、それぞれに入力される入力信号を増幅する多段階の増幅回路を含むことを特徴とする半導体装置。
【請求項３６】
請求項２９記載の半導体装置において、
前記半導体チップは、
（ａ４）複数の前記へテロ接合型バイポーラトランジスタの各ベース電極を共通接続する第１ベース配線と、
（ａ５）複数の前記へテロ接合型バイポーラトランジスタの各コレクタ電極を共通接続する第１コレクタ配線と、
（ａ６）複数の前記へテロ接合型バイポーラトランジスタの各エミッタ電極を共通接続するエミッタ配線とを有し、
前記第１ベース配線および前記第１コレクタ配線は第１配線層に形成され、前記エミッタ配線は第２配線層に形成され、前記エミッタ配線上に形成された前記エミッタバンプ電極は第３配線層に形成されていることを特徴とする半導体装置。
【請求項３７】
（ａ）半導体ウエハのチップ領域に複数のヘテロ接合型バイポーラトランジスタを形成する工程と、
（ｂ）複数の前記ヘテロ接合型バイポーラトランジスタの各エミッタ電極を、２つ以上の前記ヘテロ接合型バイポーラトランジスタからなるヘテロ接合型バイポーラトランジスタ群のエミッタ電極を共通して一面につなぐエミッタ共通配線層を形成する工程と、
（ｃ）前記エミッタ共通配線層上の任意の場所にエミッタバンプ電極を形成する工程と、
（ｄ）前記半導体ウエハを半導体チップに個片化する工程と、
（ｅ）前記半導体チップを配線基板に実装する工程とを備え、
前記（ｅ）工程は、前記半導体チップに形成されている前記エミッタバンプ電極を、前記配線基板に設けられた複数のビアに接続するように、前記半導体チップを前記配線基板に実装することを特徴とする半導体装置の製造方法。
【請求項３８】
請求項３７記載の半導体装置の製造方法において、
前記エミッタバンプ電極は、Ａｕを主成分として形成されていることを特徴とする半導体装置の製造方法。
【請求項３９】
請求項３７記載の半導体装置の製造方法において、
前記エミッタバンプ電極は、Ａｕ配線に，Ｔｉ，Ｐｔ，Ｍｏ，ＡｕＧｅ，Ｗ，Ｐｄ，Ｎｉ，ＡｕＳｎの金属層、それら２つ以上の組み合せの合金層、金属と導電性のカーボンナノチューブ含有層、樹脂材料の単体材料または混合材料の組み合せで形成されていることを特徴とする半導体装置の製造方法。
【請求項４０】
請求項３９記載の半導体装置の製造方法において、
前記エミッタバンプ電極は、前記エミッタバンプ電極の表面にＳｎ含有はんだ、有機接着剤系材料と金属、金属酸化物フィラーの混合物である、Ａｇペースト、Ｃｕペースト、Ａｕペースト、有機接着剤系材料とカーボンナノチューブの混合物が形成されていることを特徴とする半導体装置の製造方法。

【図１】