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Fターム[5F033WW01]の内容

半導体集積回路装置の内部配線 (234,551) | 数値の特定 (5,273) | 長さ、寸法 (1,572)

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厚さ (759)

Fターム[5F033WW01]に分類される特許

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【解決手段】
半導体ダイのためのルーティング層が開示される。ルーティング層は、半田バンプを取り付けるためのパッドと、集積回路を有するダイのバンプパッドにボンディングされるボンドパッドと、ボンドパッドをパッドと相互接続するトレースと、を含む。ルーティング層は誘電体材質の層上に形成される。ルーティング層は、パッドに取り付けられる半田バンプからの応力を吸収するように、幾つかのパッドを少なくとも部分的に包囲する伝導性トレースを含む。パッドを包囲するトレースの一部は、半田バンプに隣接する下層の誘電体材質の一部を応力から保護する。 (もっと読む)


概略を述べると、アンテナダイオードが、少なくとも一部がTSVの周囲の排他的区域内に形成され、金属1層の導電体を介してTSV(シリコン貫通ビア)に接続されている。それと同時に、TSVは、排他的区域の外側に位置する1又は複数のトランジスタのゲートポリ又は拡散領域に接続している。 (もっと読む)


【課題】Ruバリア上にダイレクトにめっきするプロセスにおいて、ボイドフリーの埋め込みを実現する半導体装置の製造方法を提供する。
【解決手段】半導体装置100の製造方法は、半導体基板上の絶縁膜101に凹部102を形成する工程(a)と、凹部102の側壁及び底部を覆うようにバリアメタル膜103を形成する工程(b)と、第1の電界めっき処理により、バリアメタル膜103の表面に沿ってコンフォーマルな第1の導電膜104を形成する工程(c)と、工程(c)の後、第2の電界めっき処理により、凹部内に第2の導電膜105を形成する工程(d)とを有する (もっと読む)


【課題】凹部内のボイドの発生を抑制する。
【解決手段】半導体装置の製造方法は、半導体基板10の表面に形成されている絶縁膜100に、凹部111を形成する工程と、凹部111内にシード膜104を形成する工程と、凹部111内に、カバーメタル膜106を形成する工程と、カバーメタル膜106を選択的に除去して、凹部111の底部にシード膜104を露出させる工程と、凹部111の底部に露出されたシード膜104をシードとして、凹部111内を埋め込むめっき膜140を成長させる工程と、を含む。 (もっと読む)


【課題】基板の内部であって、活性領域と素子分離領域との境界領域にコンタクトホールが形成された場合に、基板に流れるリーク電流を抑制できるようにする。
【解決手段】半導体基板10の上部に形成された素子分離領域10a及び活性領域10bと、半導体基板10の上に形成された絶縁膜12と、絶縁膜12に少なくとも活性領域10bを露出するように形成され、且つ、素子分離領域10aにおける活性領域10bとの境界領域を含む領域に形成されたコンタクトホール13と、コンタクトホール13における、活性領域10bの上に位置する第1の底面の上に形成された第1のバリアメタル膜14と、コンタクトホール13における、最下端に位置する第2の底面と第1の底面とをつなぐ壁面上に形成された第2のバリアメタル膜17とを備える。第2のバリアメタル膜17は、第1のバリアメタル膜14よりも比抵抗が高いことを特徴とする。 (もっと読む)


先端の集積回路にみられる切欠構造(206,207,208,209,211,213,264,275a,275b)において、長尺のルテニウム金属膜(214)に多段階で銅鍍金を行う方法である。長尺のルテニウム金属膜 (214)を利用すると、銅金属がトレンチ(266)及びビア(268)のような高アスペクト比の切欠構造(206,207,208,209,264,275a,275b)を充填するあいだ、不要な微細気泡が形成を防ぎ、前記ルテニウム金属膜(214)上に長尺の銅金属層(228)を含むサイズの大きい銅粒(233)が鍍金形成される。銅粒(233)は銅が充填された切欠構造(206,207,208,209,211,213,275a,275b)の電気抵抗を低下させ、集積回路の信頼性を向上させる。
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【課題】基板上の微細な貫通孔へ貫通電極となる金属を充填する方法であって、基板への熱的影響を軽減することができ、且つ、効率的な製造を可能とする方法を提供する。
【解決手段】本発明は、貫通孔を有する基板の貫通孔に導電性金属を充填する貫通電極の形成方法であって、所定の純度及び粒径の金属粉と有機溶剤とからなる金属ペーストを用いるものである。このとき、金属ペーストに周波数60Hz〜100kHzの機械的振動を印加しながら基板に塗布し、金属ペーストの塗布と同時、又は、金属ペーストの塗布後に貫通孔を他端側から減圧して金属ペーストを貫通孔内に吸引し、その後金属ペーストを焼結して貫通電極とする。この金属ペーストの塗布は、機械的振動が印加されたブレードを基板と非接触な状態で移動させることが好ましい。 (もっと読む)


【課題】半導体基板が厚い場合においても貫通電極を高生産性、高品質で低コストで実現できる半導体基板の製造方法を提供することを目的とする。
【解決手段】半導体基板(101)にアクティブ面が露出する開口部(104)を有する電極パッド(102)を形成し、開口部(104)からアクティブ面の反対側の面に向かって凹部(105a)を形成し、凹部(105a)の内側に絶縁膜(106)を形成し、絶縁膜(106)と電極パッド(102)の表面に導電経路(107)を形成し、アクティブ面の反対側の面から半導体基板(101)を薄型化して凹部(105a)の底部を貫通させる。 (もっと読む)


【課題】配線形成後に500℃以上の高温プロセスが存在する場合に適用可能なCu配線を形成すること。
【解決手段】500℃以上の温度の処理をともなう後工程が施されるCu配線の形成方法は、表面にトレンチおよび/またはホールを有する基板上の少なくともトレンチおよび/またはホールの底面と側面に、Cuの格子面間隔との差が10%以内の格子面間隔を有する金属からなる密着膜を形成する工程と、密着膜の上に前記トレンチおよび/またはホールを埋めるようにCu膜を形成する工程と、 Cu膜形成後の基板に350℃以上のアニール処理を行う工程と、Cu膜を研磨してCu膜のトレンチおよび/またはホールに対応する部分のみを残存させる工程と、研磨後のCu膜にキャップを形成してCu配線とする工程とを有する。 (もっと読む)


【課題】樹脂製のバンプコアの上に導電膜を形成したバンプを有する半導体装置の歩留まりを高くしつつ、バンプピッチを狭くする。
【解決手段】保護絶縁膜120上に感光性樹脂膜210を形成する。次いで、感光性樹脂膜210を露光及び現像することにより、保護絶縁膜120上に、第1の直線に沿って複数のバンプコアを形成する。次いで、複数のバンプコア上、複数の電極パッド130上、及び保護絶縁膜120上に導電膜を選択的に形成することにより、複数のバンプ、及び複数のバンプそれぞれをいずれかの電極パッド130に接続する複数の配線を形成する。そして複数のバンプコアを形成する工程において、多階調マスク50を使用して感光性樹脂膜210を1回のみ露光することにより、バンプコアの側面のうち配線に面する領域を、第1の直線と交わる領域より傾斜を緩やかにする。 (もっと読む)


【課題】電気的抵抗が低い相互接続構造、および、かかる相互接続構造を形成する方法を提供する。
【解決手段】相互接続構造は、少なくとも1つの開口を含む誘電物質を含む。少なくとも1つの開口内には、任意のバリア拡散層、結晶粒成長促進層、凝集めっきシード層、任意の第2のめっきシード層、および導電性構造が配置される。典型的にはCuである金属含有導電性物質を含む導電性構造は、バンブー微細構造を有し、平均グレイン・サイズが0.05ミクロンよりも大きい。いくつかの実施形態では、導電性構造は、(111)結晶方位を有する導電性結晶粒を含む。 (もっと読む)


【課題】ハードマスク膜による焦点深度のマージンの低下及びアライメントマークの視認性の低下を防ぎ、且つ、セルフアラインドビアの形成を可能とすることにより、配線同士のショートによる歩留まりの低下を防止すると共に、配線同士の絶縁性を高め、その信頼性を向上させるようにする。
【解決手段】半導体装置の製造方法は、基板10の上に、少なくとも1層の絶縁膜を含む層間絶縁膜12を形成し、層間絶縁膜12の上部に第1のマスク膜16を埋め込むように形成し、層間絶縁膜12及び第1のマスク膜16の上に第2のマスク膜17を形成し、第2のマスク膜17を用いて、層間絶縁膜12にビアホール19を形成し、第1のマスク膜16を用いて、層間絶縁膜12に配線溝20を形成し、ビアホール19及び配線溝20に導電性材料を埋め込むことにより、ビア及び配線を形成する。 (もっと読む)


導電性コイルの製作方法。この方法は、コイル、通常、平面らせん状の導電性コイルを製作するために半導体製造プロセス(例えばTSV)を使用することを含む。 (もっと読む)


【課題】上層の配線が導電体や不純物拡散層からずれていても、上層の配線を導電体や不純物拡散層に接続することができるようにする。
【解決手段】第1プラグ210は第1絶縁層200に埋め込まれており、不純物拡散層110に接続している。第2プラグ310は第2絶縁層300に埋め込まれており、第1プラグ210に接続している。第3プラグ410は第3絶縁層400に埋め込まれており、第2プラグ310に接続している。第1配線510は第3絶縁層400の表面に位置しており、第3プラグ410に接続している。平面視において、第2プラグ310は、上面及び底面の幅が第1プラグ210及び第3プラグ410の上面及び底面の幅がより大きく、かつ中心が、第1プラグ210の中心及び第3プラグ410の中心の少なくとも一方からずれている。そして第1プラグ210の中心は第3プラグ410の中心からずれている。 (もっと読む)


【課題】高アスペクト比のフィーチャーをタングステン含有材料で充填する。
【解決手段】部分的に製造された半導体基板上の高アスペクト比のフィーチャーをタングステン含有材料で充填する方法が提供される。ある実施形態においては、当該方法は高アスペクト比のフィーチャーにタングステン含有材料を部分的に充填する工程とフィーチャー空洞から部分的に充填された材料を選択的に除去する工程とを有する。これらの方法を用いて処理された基板においては、高アスペクト比のフィーチャーに充填されたタングステン含有材料のステップカバレッジが改善され、シームの大きさが低減する。 (もっと読む)


【課題】ゲート電極間を埋め込む膜に吸湿性の高い膜を用いた半導体装置において、金属配線の信頼性劣化を防ぐ。
【解決手段】半導体装置50は、基板1上に形成された複数のゲート電極2と、複数のゲート電極2上を含む基板上を覆う第1の層間絶縁膜5と、第1の層間絶縁膜5上を覆う第2の層間絶縁膜6と、第1の層間絶縁膜5及び第2の層間絶縁膜6を貫通し、それぞれ基板1上の所定箇所又は複数のゲート電極2のいずれか一つに達する複数のコンタクトプラグ7と、第2の層間絶縁膜6上に形成され、コンタクトプラグ7に接続された金属配線9を含む配線形成層8とを備える。第1の層間絶縁膜5は、少なくとも一つのゲート電極2上方に第1の凹部5aを有すると共に、複数のゲート電極2及び基板1に接する下部膜3と、第1の凹部5a以外の部分において下部膜3上に配置された上部膜4とを有し、第1の凹部5a内に、第2の層間絶縁膜6が埋め込まれている。 (もっと読む)


【課題】本発明は、配線や電極をペーストから焼成して製造する電子部品や、ガラス又はガラスセラミックス部材と接する配線を有する電子部品において、酸化による電気抵抗増大を抑制でき、あるいは、ガラス又はガラスセラミックスの気泡の発生を抑制可能で、マイグレーション耐性に優れたCu系配線材料を用いた電子部品を提供することを目的とする。
【解決手段】本発明は、ガラスまたはガラスセラミックス部材と接する配線・電極・コンタクト部材、あるいはガラスまたはガラスセラミックスと共にペーストを形成し焼成して成る配線・電極・コンタクト部材を有する電子部品であって、Cu及びAlを含む合金粉末粒子から構成され、かつ、Cu及びAlを含む合金粉末粒子の表面が80nm未満の酸化Al皮膜(Al23)で覆われていることを特徴とする。 (もっと読む)


【課題】AlCuプロセスのCMOSイメージセンサーの大ビアボンディングパッドのアプリケーションを提供する。
【解決手段】集積回路は、ボンディングパッド領域と非ボンディングパッド領域とを有する基板からなる。“大ビア”と称される相対して大きいビアが、ボンディング領域の基板上に形成される。大ビアは、基板向きの上面図にて、第一寸法を有する。集積回路は、非ボンディング領域の基板上に形成された複数のビアも有する。複数のビアは、それぞれ、上面図にて、第二寸法を有し、第二寸法は、第一寸法より相当小さい。 (もっと読む)


【課題】
太幅配線の添加元素を細幅配線の添加元素とは独立に制御する。
【解決手段】
層間絶縁膜に、第1の幅を有する第1の配線溝および第1の幅より広い第2の幅を有する第2の配線溝を形成し、第1の配線溝および第2の配線溝内に、第1の添加元素を含む第1のシード層を形成し、第1のシード層上に第1の銅層を形成し、第1の配線溝内の第1の銅層および第1のシード層を残存させつつ、第2の配線溝内の第1の銅層および第1のシード層を除去し、その後、第2の配線溝内に、第2の添加元素を含む又は添加元素を含まない第2のシード層を形成し、第2のシード層の上に第2の銅層を形成する。 (もっと読む)


【課題】35mmデジタル一眼レフ・カメラ用のCMOSイメージ・センサは、チップサイズが非常に大きく、200φウエハ上に20チップ程度しか配置できない。従って、ウエハあたり、ショート欠陥が数個存在しただけで、歩留まりが大きく低下する。そこで、これらの欠陥を一般的なレーザ・トリミング技術により、除去することを検討したが、サブ・ミクロン・オーダの加工は非常に困難であることが判明した。
【解決手段】本願発明は、ピクセル・アレイ、これを横断又は縦断する複数のグローバル配線、および、各ピクセル内に設けられたローカル配線を有する半導体集積回路装置であって、第1のグローバル配線と、第1のピクセル内にあるローカル配線との間のショート不良箇所が、そのローカル配線の機能を実質的に破壊し、前記第1のグローバル配線の機能を実質的に破壊しないように、レーザ・リペア処理された修正処理部を有するものである。 (もっと読む)


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