【課題】ＢｉＣＭＯＳプロセスにより製造される半導体装置において、Ｖ−ＮＰＮトランジスタの製造工程を合理化する。また、そのトランジスタのｈＦＥを大きな値に調整する。
【解決手段】Ｎ＋型エミッタ領域１４Ｅの下のＰ型ベース領域７の底部に接触してＮ型ベース幅制御層９が形成されている。Ｎ型ベース幅制御層９が形成されることで、Ｎ＋型エミッタ領域１４Ｅの下のＰ型ベース領域７が局所的に浅くなっている。また、Ｐ型ベース領域７は、Ｐ型ウエル領域６の形成工程を用いて形成し、Ｎ型ベース幅制御層９は、Ｎ型ウエル領域８の形成工程を用いて形成することにより、工程合理化を図ることができる。 （もっと読む）

【課題】異なる直流電流増幅率（ｈｆｅ）を有する複数のバイポーラトランジスタを混載した半導体装置を、簡易且つ工程数が少なく得られる半導体装置の製造方法を提供すこと。
【解決手段】第２バイポーラトランジスタ２０のエミッタ領域２５又はその周囲上であって、当該エミッタ領域２５におけるコンタクト領域２５Ａの周辺上にダミー層５２を形成することで、その後、層間絶縁層５３の厚みを厚層化することができるため、第２バイポーラトランジスタ２０のエミッタ領域２５では第１バイポーラトランジスタ１０のエミッタ領域１５に比べコンタクト深さを浅くしてコンタクトホール５４が形成される。これにより、第１バイポーラトランジスタ１０と第２バイポーラトランジスタ２０との直流電流増幅率（ｈｆｅ）を変更できる。ダミー層５２の形成は第２バイポーラトランジスタ２０のベース領域２６、コレクタ領域２７であってもよい。 （もっと読む）

【課題】MOSプロセスへの導入が容易で、エミッタ−ベース間のリーク電流（電界強度）を低減し、ノイズやサージ電圧の影響を受けにくい高性能な半導体装置とその製造方法の提供。
【解決手段】導電膜をマスクとして、２回のイオン注入を行ってエミッタを形成する。第２エミッタ領域１１１ｂは、低濃度の不純物イオン注入によって形成し、第１エミッタ領域１１１ａは、高濃度の不純物イオン注入によって形成する。その結果、エミッタの周縁部に低濃度の第２エミッタ領域が形成され、電界が緩和され、リーク電流が低減する。また、導電膜とエミッタ電極１１６とが接続され、ノイズの影響を受けにくくなる。 （もっと読む）

【課題】ＥＣＭのインピーダンス変換および増幅に、Ｊ−ＦＥＴを入力としバイポーラトランジスタを出力とする増幅素子に、バックゲート構造のＪ−ＦＥＴを用いると、バックゲート−半導体基板間の容量が、増幅素子の入出力間の寄生容量（ミラー容量）となり、増幅素子の入力ロスが増大する問題に対し有効な半導体装置を提供する。
【解決手段】接地されたｐ型半導体基板11にｐ型半導体層12を積層し、ｐ型半導体層12にｎ型チャネル領域22を有するＪ−ＦＥＴと、ｎ型コレクタ領域33ｂを有するバイポーラトランジスタを設けた増幅素子とする。これにより、増幅素子の入出力間の寄生容量が発生しなくなるため、ミラー容量による入力ロスの増大を防止できる。また、Ｊ−ＦＥＴのチャネル領域は、エミツタ拡散31と同時に形成できるため、ＩＤＳＳＳや、ピンチオフ電圧が安定し、増幅素子としての消費電流のばらつきが低減し、生産性が向上する。 （もっと読む）

【課題】 エミッタ注入効率が大きく、差動増幅回路の入力トランジスタとして利用可能で、かつＢｉ−ＣＭＯＳプロセスにおいてＭＯＳトランジスタと同一基板上に搭載することが可能なバイポーラトランジスタの構造とその製造方法を提供する。
【解決手段】 半導体基板１上に第二導電型の深いウェル層２が形成され、深いウェル層２よりは浅い所定の深さで第一導電型の埋め込み層３が形成され、バイポーラトランジスタのエミッタ領域が、第一導電型の埋め込み層３の上に、第二導電型のウェル層４、及びＭＯＳトランジスタのソース・ドレイン領域と同時形成される高濃度の第二導電型の不純物層１５の２層構造として形成されている。 （もっと読む）

【課題】パワー半導体素子として、動作時の熱暴走および熱破壊が防止でき、且つ、安全動作領域ＳＯＡが拡大されるトランジスタを提供する。
【解決手段】第１導電型のコレクタ層２と、前記コレクタ層上に島状に形成され且つ前記第１導電型と異なる第２導電型のベース層３と、前記ベース層上に少なくとも１つの島状に形成され且つ前記第１導電型のエミッタ層４ａ，４ｂと、前記ベース層と電気的に接続されベースコンタクト９を形成するベース電極と、前記エミッタ層と電気的に接続されエミッタコンタクト１０を形成するエミッタ電極と、前記コレクタ層と電気的に接続されたコレクタ電極と、を有し、前記エミッタ層上に形成され且つ前記第１導電型の第１抵抗層１１が、平面的に見て、前記ベースコンタクトを包囲するように形成されることを特徴とするトランジスタ構造。 （もっと読む）

【課題】 複数個の半導体素子を備えている半導体装置において、その半導体装置のサイズを小さくする技術を提供する。
【解決手段】 不純物注入工程では、半導体基板９の表面にｎ型半導体領域１３とｐ型半導体領域１４が隣接して出現する関係に不純物の注入範囲を管理して、不純物を半導体基板９に注入する。熱処理工程では、半導体基板９を加熱して半導体基板９に注入した不純物１２、１４を活性化する。トレンチ形成工程では、半導体基板９の表面に隣接して出現しているｎ型半導体領域１３とｐ型半導体領域１４の双方を分断して一巡するととともに半導体基板９の表面から半導体基板９の裏面に向けて不純物の注入範囲１２、１４を貫通する深さにまで伸びているトレンチ１５を形成する。絶縁膜形成工程では、トレンチ１５内に絶縁膜を形成する。 （もっと読む）

【課題】トランジスタと抵抗素子とを備える半導体装置の製造工程を簡素化することが可能な技術を提供する。
【解決手段】ＮＭＯＳトランジスタが形成される活性領域ＡＲ４と、拡散抵抗素子が形成される活性領域ＡＲ５とを半導体層２に区画する素子分離構造３を当該半導体層２に形成する。その後、ｎ型のソース・ドレイン領域３３を活性領域ＡＲ４に形成する。そして、得られた構造に対して、その上方からマスクレスでｐ型不純物１０２ｐを導入して、活性領域ＡＲ５に抵抗素子として機能する不純物領域を形成する。このとき、ソース・ドレイン領域３３内からはみ出すことなく、かつソース・ドレイン領域３３のうちｐ型不純物１０２ｐが導入される領域での導電型がｎ型を維持するように、活性領域ＡＲ４に対してｐ型不純物１０２ｐが導入される。 （もっと読む）

【課題】バイポーラトランジスタを用いたＥＳＤ保護回路の面積効率を向上する。
【解決手段】集積回路は、回路用バイポーラトランジスタ１２４を含む内部回路１２１と、内部回路１２１をサージから保護するための保護用バイポーラトランジスタ１２０とを備え、保護用バイポーラトランジスタ１２０におけるエミッタとベースとは短絡されている。 （もっと読む）

【課題】 結晶欠陥の発生を防止することができる半導体装置及び半導体装置の製造方法を実現する。
【解決手段】 ＳＯＩ基板１１に形成され、トレンチ１１ｅにより分離された複数の素子形成領域内に、バイポーラトランジスタ１２及びＣＭＯＳ１３を形成するＢｉＣＭＯＳである半導体装置１０において、バイポーラトランジスタ１２の表面のみを覆って形成された耐酸化膜１９を備えているため、ＣＭＯＳ１３に熱酸化法によりゲート酸化膜２４及びゲート保護膜２６を形成する際にも、バイポーラトランジスタ１２の表面を熱酸化しないようにすることができる。これによれば、高濃度のイオンが注入されたコレクタ１６、エミッタ１７などのイオン注入領域が、熱酸化されることがないので、結晶欠陥の発生を防止することができる。 （もっと読む）

【課題】 相補型バイポーラトランジスタで、ＰＮＰトランジスタとＮＰＮトランジスタの両方のエミッタ領域を多結晶シリコン膜から添加された不純物を同時に拡散させながら、その拡散深さを同程度で目標の浅い拡散層を形成し、しかも他の拡散層に影響を与えることなく、高特性の相補型のバイポーラトランジスタを得るための製造方法を提供する。
【解決手段】 ＰＮＰトランジスタのエミッタ領域を形成する部分の多結晶シリコン膜９にボロンイオンを注入し、イオン注入されたボロンを低温の熱処理により、多結晶シリコン膜内に拡散し、ＮＰＮトランジスタのエミッタ領域を形成する部分の多結晶シリコン膜９にリンイオンを注入し、高温で短時間の熱処理を行うことにより、多結晶シリコン膜中のボロンイオンおよびリンイオンをそれぞれＰＮＰとＮＰＮのトランジスタのベース領域７、８中に同時に拡散して、それぞれのエミッタ領域１６、１７を形成する。 （もっと読む）

【課題】従来の静電破壊保護方法では、ブレークダウンさせたダイオードを経由してサージ電流を放電していたため、過電流によるダイオードの破壊を防ぐ必要があった。
【解決手段】本発明にかかる半導体装置の静電破壊保護方法は、第１、第２の端子を有する半導体装置において、半導体装置を第１、第２の端子間に印加されるサージ電流から保護する半導体装置の静電破壊保護方法であって、半導体装置は、第１の端子から第２の端子に向かって順方向電流を流すベース・エミッタ間に形成されるダイオードと、導通状態において第２の端子から第１の端子に向う方向で電流を流すＮＰＮトランジスタ２あるいはＰＮＰトランジスタ３とを有し、第１、第２の端子間の電位差がダイオードを降伏させる電位差となる前にＮＰＮトランジスタ２あるいはＰＮＰトランジスタ３のコレクタ端子とエミッタ端子とが導通状態となるものである。 （もっと読む）

【課題】ＮＰＮトランジスタ等のバイポーラリニア素子とＩＩＬ素子とを同一の半導体基板上に備えた半導体装置であって、高耐圧であるとともに、動作特性の優れたＩＩＬ素子を有するものを提供すること。
【解決手段】ＩＩＬ素子に含まれたマルチコレクタ型ＮＰＮトランジスタＴｒ１は、半導体基板１０１の裏面側から表面側へ向かう縦方向に順にＮ型エミッタ層Ｔｒ１Ｅ、Ｐ型ベース層Ｔｒ１Ｂ、Ｎ型コレクタ層Ｔｒ１Ｃを備える。マルチコレクタ型ＮＰＮトランジスタのＰ型ベース層Ｔｒ１Ｂは、エミッタ層Ｔｒ１Ｅ側で高く、かつコレクタ層Ｔｒ１Ｃ側で低くなるように傾斜した不純物濃度プロファイルを持つ。 （もっと読む）

【課題】定電流回路を構成するチップの面積縮小を図ることができる回路構成を提供する。
【解決手段】トランジスタ６のベース電流を流すための起動素子をツェナーダイオード７で構成する。そして、このツェナーダイオード７を構成する各拡散層２０〜２２をリーク電流が発生するような不純物濃度に設定する。このため、ツェナーダイオード７は、リーク電流分の電流を流し、かつ、ツェナーダイオード７の両端間に電位差（Ｖｚ×ツェナーダイオード７の個数）を発生させるため、抵抗と等価の役割を果たすことができる。このように、起動素子をツェナーダイオード７で構成することにより、起動素子を抵抗で構成する場合と比べて必要な面積を低減することが可能となる。したがって、定電流回路を構成するチップの面積縮小を図ることができる回路構成が可能となる。 （もっと読む）

【課題】 製造に多くの工数を必要とせず、回路特性変動を抑制することが可能である半導体装置を提供する。
【解決手段】 シリコン基板１に形成されたＮＰＮトランジスタＱ１と、シリコン基板１に形成された複数の抵抗領域８から構成され、ＮＰＮトランジスタＱ１にＮＰＮトランジスタＱ１のｈＦＥに対応したバイアス電圧を与えるための抵抗素子と、複数の抵抗領域８のうちの、抵抗素子の抵抗として機能する抵抗領域８とＮＰＮトランジスタＱ１とを接続する配線２３ａとを備える。 （もっと読む）

【課題】ＨＢＴにおける高い耐電圧特性と優れた高速特性を維持した状態で、バラクタダイオードにおける広い容量可変幅を確保する。
【解決手段】１つの共通の半絶縁性基板１上に、ＨＢＴ２０とバラクタダイオード２１とを形成したマイクロ波モノリシック集積回路において、ＨＢＴとバラクタダイオード２１とに共通するコレクタ層を、コレクタコンタクト層４側に位置する第１のコレクタ層２２ａ、２２ｂと、反コレクタコンタクト層側に位置する第２のコレクタ層２３ａ、２３ｂとで構成し、さらに、第１のコレクタ層のキャリア濃度を第２のコレクタ層のキャリア濃度より高く設定している。そして、バラクタダイオード２１においては、第２のコレクタ層２３ｂ上にショットキー電極２４を形成する。 （もっと読む）

【課題】 熱的安定性と信頼性を両立し、さらに静電破壊耐量を向上したＨＢＴを備えた半導体装置を提供する。
【解決手段】 化合物半導体からなる基板の主面上に、順に形成されたサブコレクタ層、コレクタ層、ベース層４およびエミッタ層５、ならびにコレクタ層４と電気的に接続されたコレクタ電極、ベース層４と電気的に接続されたベース電極、エミッタ層５上に形成され、エミッタ層５と電気的に接続されたエミッタメサ層６Ｍ、およびエミッタメサ層６Ｍと電気的に接続されたエミッタ電極１３を備えたＨＢＴであって、このエミッタメサ層６Ｍが、ｎ型ＧａＡｓ層からなる半導体層６と、半導体層６上のｎ^＋型ＧａＡｓ層からなる高濃度半導体層６Ｂと、高濃度半導体層６Ｂ上のｎ型ＩｎＧａＡｓ層からなるバラスト抵抗層７とを有する。 （もっと読む）

【課題】 工程の追加をせず、かつｐｎ接合上に形成される酸化膜などによって特性上の影響を受けることなく、安定な定電圧を得られる半導体装置及びその製造方法を提供する。
【解決手段】 一導電型の半導体層の表面に、逆導電型の第２の半導体層と、該逆導電型の第２の半導体層の外周を囲んで側面が重なり合うように、前記第２の半導体層より不純物濃度が低い逆導電型の第１の半導体層とが設けられ、前記第１の半導体層と前記第２の半導体層の表面に、一導電型の第３の半導体層と、その外側に側面を接して、前記第３の半導体層より不純物濃度が低い一導電型の第４の半導体層とが設けられ、前記第３の半導体層の底部での前記第２の半導体層とのｐｎ接合によりツェナダイオードが形成され、前記第１の半導体層の表面に前記第２の半導体層に接続する前記ツェナダイオードの一方の端子が設けられていることを特徴とする。 （もっと読む）

複数のバイポーラトランジスタを備えた半導体集積回路であって、複数のトランジスタ作製領域（Ａ１，Ａ２）において、第１導電型のコレクタ層（２）の表面側に形成されていると共にゲルマニウムを有する第２導電型のベース層（４）の表面側に、ベース層（４）よりもバンドギャップが大きい半導体材料からなる第１導電型のエミッタ層（６）が形成されていることにより複数のバイポーラトランジスタが構成されており、複数のトランジスタ作製領域（Ａ１，Ａ２）間において、エミッタ層（６、６１）に含まれる不純物の濃度が異なっており、これによって、少なくとも２つのトランジスタ作製領域（Ａ１，Ａ２）がそれぞれ有するベース−エミッタ接合界面におけるゲルマニウムの濃度が異なることにより、複数のバイポーラトランジスタをオン動作させるために必要なオン電圧が異なる半導体集積回路である。この半導体集積回路によれば、バイポーラトランジスタの性能を良好に維持しつつ低消費電力化が可能になる。
（もっと読む）