【課題】裏面コンタクト構造体及びその構造体を製造する方法を提供する。
【解決手段】表面及び対向する裏面を有する基板１００の表面上に第１誘電体層１０５を形成することと、第１誘電体層を貫通して前記基板の表面にまで延びる導電性の第１スタッド・コンタクト１４０Ｂを第１誘電体層内に形成することと、基板の裏面から基板を薄くして基板の新しい裏面を形成することと、基板の新しい裏面から前記第１誘電体層まで延びるトレンチ１６５を基板内に形成して第１スタッド・コンタクトの底面をトレンチ内に露出させることと、基板の新しい裏面、トレンチの側壁、第１誘電体層の露出面、及び第１スタッド・コンタクトの露出面の上に、トレンチを完全に充填するのに十分には厚くない共形導電層１７０、１７５を形成することと、を含む前記方法。 （もっと読む）

【課題】 メモリの動作特性の向上を図る。
【解決手段】実施形態の抵抗変化型メモリは、ビット線ＢＬとワード線ＷＬと、第１エミッタ２１と、第１ベース２３と、第１コレクタ２２とを有する、第１駆動型の第１バイポーラトランジスタ２と、第２エミッタ３１と、第２ベース３３と、第２コレクタ３２とを有する第２駆動型の第２バイポーラトランジスタ３と、第１及び第２端子を有する抵抗変化型メモリ素子１と、を具備し、メモリ素子１の第１端子は第１及び第２エミッタ２１，３１に接続され、メモリ素子１の第２端子は、ビット線ＢＬに接続され、第１及び第２ベース２３，３３はワード線ＷＬに接続される。 （もっと読む）

【課題】 ヘテロ接合バイポーラ・トランジスタ及びその製造方法を提供する。
【解決手段】 ヘテロ接合バイポーラ・トランジスタに関連する、半導体構造体及び半導体の製造方法が提供される。この方法は、同じ配線レベルにある金属導線によって接続される２つのデバイスを形成することを含む。２つのデバイスの第１のものの金属導線は、銅配線構造体上に金属キャップ層を選択的に形成することによって形成される。 （もっと読む）

【課題】 半導体構成体がバイポーラトランジスタ（１０１）及び間隔構成体（２６５−１又は２６５−２）を包含している。
【解決手段】 該トランジスタはエミッタ（２４１）、ベース（２４３）、コレクタ（２４５）を有している。該ベースはベースコンタクト部分（２４３−１）、該エミッタの下側で且つ該コレクタの物質上方に位置されているイントリンシックベース部分（２４３Ｉ−１）、該イントリンシックベース部分とベースコンタクト部分との間に延在しているベースリンク部分（２４３Ｌ−１）を包含している。該間隔構成体は、間隔コンポーネント及び上部半導体表面に沿って延在する分離用誘電体層（２６７−１又は２６７−２）を包含している。該間隔コンポーネントは、該ベースリンク部分の上方で該誘電体層上に位置されており、好適には多結晶半導体物質であるほぼ非単結晶の半導体物質の横方向間隔部分（２６９−１又は２６９−２）を包含している。該横方向間隔部分の両側の第１及び第２下部端部（３０５−１及び３０７−１）は該ベースリンク部分の両側の第１及び第２上部端部（２９７−１及び２９９−１）に対して横方向に適合し、その長さを決定し且つそれにより制御する。 （もっと読む）

【課題】工程増加、マスク増加を伴うことなく、回路に影響を与えない導電パスを配置でき、精密なエッチングが可能な半導体装置の製造方法を提供すること
【解決手段】本発明にかかる半導体装置の製造方法は、半導体基板上に形成された複数の半導体素子が配線で電気的に接続されている集積回路を備える半導体装置の製造方法であって、配線と同じ接続で半導体素子に接続する導電パスを形成し、導電パスで半導体素子を電気的に接続した状態でエッチングし、導電パスと同じ接続で半導体素子に接続する配線を形成するものである。 （もっと読む）

【課題】高い信頼性を持つ車載用高耐圧のバイポ−ラ型半導体装置を提供する。
【解決手段】面方位（１１１）オフアングル ３〜４°の支持基板上に活性領域をエピタキシャル成長させたエピ基板を用いて形成した高耐圧バイポ−ラ型半導体装置（以下、高耐圧ＢＩＰ−ＩＣ）において、コンタクト孔底部および、接合分離層上面を除き、高耐圧ＢＩＰ−ＩＣ表面を減圧熱分解ＣＶＤ法により形成した薄い窒化シリコン膜（下層）と薄い酸化膜シリコン（上層）の積層膜で被覆することにより、保護膜として用いるプラズマＣＶＤによる窒化シリコン膜（以下、プラズマ窒化シリコン膜）中の水素に起因したフィ−ルド部の寄生ＭＯＳのしきい値：フィ−ルドＶｔの低下を抑止し回路誤動作の防止するとともに、前記薄い窒化シリコン膜と薄い酸化膜シリコンの積層膜をコンデンサ膜の一部として用いることによりコンデンサの信頼性を向上せしめる。 （もっと読む）

【課題】層間絶縁膜を厚くしなくてもソース配線の外にドレイン配線を引き出せ、かつ、ＬＯＣＯＳ酸化膜や層間絶縁膜などの絶縁膜の絶縁破壊を防止できるようにする。
【解決手段】素子部８から配線引出し部９に延設されるようにｎ^-型ドリフト層４の裏面に裏面電極１９を備え、この裏面電極１９とソース配線１８との間に電流が流れるような構造、つまりｎ^-型ドリフト層４の表裏を貫通して縦方向に電流を流す構造にする。そして、裏面電極１９を配線引出し部９まで延設し、ｎ⁺型コンタクト領域２１、配線引出し部９のｎ^-型ドリフト層４、ｎウェル領域２０およびｎ⁺型コンタクト領域２１を通じてドレイン配線２３と接続する。すなわち、裏面電極１９を通じて電流が流れるようにすることにより、ドレイン配線２３を素子部８の外に引き出した構造とする。 （もっと読む）

【課題】バイポーラトランジスタ構造を有する静電破壊保護素子のホールド電圧を従来に比して高くするとともに、当該素子のサイズを抑える技術を提供することを目的とする。
【解決手段】エピタキシャル層２の表面にベース領域（Ｐ不純物層４）が形成され、Ｐ不純物層４の表面にエミッタ領域（Ｎ＋不純物層５）が形成され、エピタキシャル層２とＮ＋不純物層６とから成るコレクタ領域が構成されている。ベース電極８とベース領域（Ｐ不純物層４）の接続部が、ベース領域（Ｐ不純物層４）のコレクタ電極１０側の端部とエミッタ領域（Ｎ＋不純物層５）との間に位置する。つまり、コレクタ・ベース・エミッタの順で各電極が構成されている。ベース電極８とエミッタ電極９とは不図示の配線を介して接続されている。また、エピタキシャル層２を複数の島領域に分離するためのＰ＋分離層１１が形成されている。 （もっと読む）

本発明の様々な実施形態は、3次元クロスバーアレイ(500,1000)を対象とする。本発明の一態様では、3次元クロスバーアレイ(1000)は、複数のクロスバーアレイ(1102〜1104)と、第1のデマルチプレクサ(1106)と、第2のデマルチプレクサ(1108)と、第3のデマルチプレクサ(1110)とを含む。各クロスバーアレイは、ナノワイヤ(702〜704)の第1の層、ナノワイヤの第1の層に重なるナノワイヤ(706〜708)の第2の層、及びナノワイヤの第2の層に重なるナノワイヤ(710〜712)の第3の層を含む。第1のデマルチプレクサは、各クロスバーアレイのナノワイヤの第1の層におけるナノワイヤをアドレス指定するように構成され、第2のデマルチプレクサは、各クロスバーアレイのナノワイヤの第2の層におけるナノワイヤをアドレス指定するように構成され、第3のデマルチプレクサは、各クロスバーアレイのナノワイヤの第3の層におけるナノワイヤに信号を供給するように構成される。 （もっと読む）

【課題】半導体装置の耐湿性向上を図ることができる技術を提供する。
【解決手段】半絶縁性基板であるＧａＡｓ基板４０において、素子形成領域にＨＢＴ３０を形成し、絶縁領域に素子分離領域４７を形成する。絶縁領域に形成される素子分離領域４７は、ＨＢＴ３０のサブコレクタ用半導体層４１とコレクタ用半導体層４２と同層の半導体層にヘリウムを導入することにより形成されている。外周領域において、保護膜５２、５５から露出するように導電層４９を形成し、この導電層４９を裏面電極と接続する。裏面電極にはＧＮＤ電位が供給されるので、導電層４９はＧＮＤ電位に固定される。この導電層４９は、ＨＢＴ３０のサブコレクタ用半導体層４１とコレクタ用半導体層４２と同層の半導体層により形成される。 （もっと読む）

【課題】能動素子または受動素子が一つの半導体基板に複数個形成されてなる半導体装置およびその製造方法であって、両面電極素子についても絶縁分離と集積化が可能であり、安価に製造することのできる半導体装置およびその製造方法を提供する。
【解決手段】半導体基板２０が、当該半導体基板２０を貫通する絶縁分離トレンチＴに取り囲まれて、複数のフィールド領域Ｆ１〜Ｆ８に分割されてなり、複数個の能動素子３１〜３３，４１〜４３または受動素子５１，５２が、それぞれ異なるフィールド領域Ｆ１〜Ｆ８に分散して配置されてなり、二個以上の素子が、当該素子に通電するための一組の電極ｄｒ１，ｄｒ２が半導体基板２０の両側の表面Ｓ１，Ｓ２に分散して配置されてなる、両面電極素子４１〜４３，５１，５２である半導体装置１００とする。 （もっと読む）

【課題】保護トランジスタを備える半導体装置において、保護トランジスタの動作均一性の向上を図ると共に、保護トランジスタの素子面積の増大を招くことなくＥＳＤサージから内部回路を保護することである。
【解決手段】半導体基板上に形成されたバイポーラトランジスタ１００を備える半導体装置であって、半導体基板におけるバイポーラトランジスタ形成領域上に配置された複数の電流制御部１０７を備え、複数の電流制御部１０７の各々は、バイポーラトランジスタ１００を構成するベース層１０２とエミッタ層１０３とを電気的に接続している。 （もっと読む）

本発明は、基板（１００）上にアクティブ層（１０１）を形成する段階および少なくとも基板（１００）が出現するまで、トレンチ（１０２）をアクティブ層（１０１）内に形成することでコンポーネントを個別化する段階を含む、電子コンポーネント（１１１）のマトリクスを製造する方法に関する。この方法は、アクティブ層（１０１）上に機能材料の層（１０２）を蒸着する段階と、前記トレンチ（１０２）を充填し、電子コンポーネント（１１１）の上側面に薄膜（１１５）を形成するように、材料の層（１０３）上に感光性樹脂（１０４）を蒸着する段階と、トレンチの樹脂の部分の露光を少なくしつつ樹脂（１０４）を放射線に少なくとも部分的に曝露する段階と、適切に露光された部分を除去するように樹脂（１０４）を現像する段階と、現像段階の後、外面に現われる機能材料の層（１０３）の部分を除去する段階と、樹脂の残り部分を除去する段階とを含む。
（もっと読む）

【課題】半導体基板にスルーホールを形成する工程や、半導体基板を裏面から研磨する工程は、非常に長い時間を要し生産性を低下させる要因となる。また、半導体基板を積層する構造であるため、積層して形成された半導体集積回路は厚くなり機械的な柔軟性に劣っている。
【解決手段】複数の基板上に剥離層を形成し、剥離層上に半導体素子、および貫通配線のための開口部を形成する。そして、半導体素子を有する層を基板から剥離し、重ね合わせて積層し、開口部に導電性を有する層を形成して貫通配線を形成することによって半導体集積回路を作製する。 （もっと読む）

【課題】複数の絶縁分離トレンチの一部に欠陥がある場合でも検出が可能な半導体装置及びその検査方法を提供する。
【解決手段】基板１１０に形成された複数の絶縁分離トレンチ１２０（１２１〜１２４）により、素子領域１３０が多重に囲繞された半導体装置１００であって、基板１１０は、隣接する絶縁分離トレンチ間に構成されるトレンチ間領域１４０を少なくとも１つ有しており、素子領域１３０、トレンチ間領域１４０（１４１〜１４３）、フィールド領域１５０の各領域は、絶縁分離トレンチ１２０の欠陥検査前の状態で、間に絶縁分離トレンチ１２０を２つ挟む位置関係にある領域同士が同一の電極パッドに電気的に接続されるように、各領域が２つの電極パッド１６０，１６１のいずれか一方に電気的に接続されており、絶縁分離トレンチ１２０の欠陥検査後の状態で、各領域がそれぞれ電気的に分離されている。 （もっと読む）

【課題】半導体チップに複数の半導体素子が形成されている半導体装置において、従来の半導体装置と比較して、半導体チップの面積を縮小できる半導体装置を提供する。
【解決手段】半導体チップの表面に平行な面方向において、パワー素子領域ａよりも領域が狭い制御回路素子領域ｂがパワー素子領域ａと完全に重複するように、半導体チップの内部に、絶縁分離されたパワー素子領域ａを有する第１のＳＯＩ層４と、絶縁分離された制御回路素子領域ｂを有する第２のＳＯＩ層７とを、半導体チップの表面に垂直な方向に並んで配置させる。 （もっと読む）

【課題】
全セルが均一動作せずに、一部のセルの温度上昇により生じる熱暴走による素子の破壊を抑止し、安定した高出力動作が可能なトランジスタチップを提供する。
【解決手段】
それぞれが、制御信号が入力される制御端子１２１と制御信号に従って電流が流れる第１及び第２端子１１１、１３１とを備える、複数のトランジスタ素子と、それぞれが、トランジスタ素子が形成された領域１０と異なる領域２０に形成され、第１端子の基板１４１への導通を与える、複数の基板導通部２３２と、を備え、各異なるトランジスタ素子は、異なる基板導通部２３２と接続され、各基板導通部２３２は、他の基板導通部２３２から分離された半導体層を備える、半導体装置。 （もっと読む）

【課題】 半導体装置において、反転領域対策を、既存の製造工程の条件を変えないで実現することを課題とする。
【解決手段】 Ｎ型エピタキシャル層４上にＰ型拡散層よりなる抵抗素子５が形成してあり、Ｎ型エピタキシャル層４上にシリコン酸化膜４０が形成してあり、抵抗素子５の端から出ているアルミニウム配線８，９がシリコン酸化膜４０上を延在している。シリコン酸化膜４０は、Ｎ型エピタキシャル層４内に食い込んで厚みが増してある厚み付加部分４２を枠状に有する。厚み付加部分４２は、シリコン酸化膜４０の反転電圧を上げる。厚み付加部分４２は酸素イオンの注入及びアニール処理によって形成される。 （もっと読む）

【課題】回路領域間のノイズ伝搬を好適に抑制することのできる半導体装置及びその製造方法を提供する。
【解決手段】シリコン基板１０上のアナログ−デジタル回路領域間には、ダミー拡散層１４の配置された回路分離領域が形成されている。ダミー拡散層１４には、その形成基材となるｐウェル１２とは逆の導電型であるｎ導電型の不純物が導入され、またその上表面Ｓｂは、シリコン基板１０の主表面Ｓａからシリコン基板１０の内部に掘り下げられている。 （もっと読む）

【課題】ＨＢＴ、ＨＥＭＴという異種類のトランジスタを、極めて小さい接続抵抗の下で接続した構成を持つ化合物半導体エピタキシャルウェハを提供すること。
【解決手段】同一ウェハ内で、一単位のＨＢＴエピタキシャル層（ＨＢＴ構造４０）の上に一単位のＨＥＭＴエピタキシャル層（ＨＥＭＴ構造５０）を積層した構造とする。 （もっと読む）