抵抗変化型メモリ
【課題】 メモリの動作特性の向上を図る。
【解決手段】実施形態の抵抗変化型メモリは、ビット線ＢＬとワード線ＷＬと、第１エミッタ２１と、第１ベース２３と、第１コレクタ２２とを有する、第１駆動型の第１バイポーラトランジスタ２と、第２エミッタ３１と、第２ベース３３と、第２コレクタ３２とを有する第２駆動型の第２バイポーラトランジスタ３と、第１及び第２端子を有する抵抗変化型メモリ素子１と、を具備し、メモリ素子１の第１端子は第１及び第２エミッタ２１，３１に接続され、メモリ素子１の第２端子は、ビット線ＢＬに接続され、第１及び第２ベース２３，３３はワード線ＷＬに接続される。
【解決手段】実施形態の抵抗変化型メモリは、ビット線ＢＬとワード線ＷＬと、第１エミッタ２１と、第１ベース２３と、第１コレクタ２２とを有する、第１駆動型の第１バイポーラトランジスタ２と、第２エミッタ３１と、第２ベース３３と、第２コレクタ３２とを有する第２駆動型の第２バイポーラトランジスタ３と、第１及び第２端子を有する抵抗変化型メモリ素子１と、を具備し、メモリ素子１の第１端子は第１及び第２エミッタ２１，３１に接続され、メモリ素子１の第２端子は、ビット線ＢＬに接続され、第１及び第２ベース２３，３３はワード線ＷＬに接続される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、抵抗変化型メモリに関する。
【背景技術】
【０００２】
近年、ＭＲＡＭ（Magnetoresistive RAM）、ＲｅＲＡＭ（Resistive RAM）、或いは、ＰＣＲＡＭ（Phase Change RAM）などのような、メモリ素子の特性変化と記憶するデータとを対応づけた抵抗変化型メモリが、新たなメモリデバイスとして注目を集めている。
【０００３】
抵抗変化型メモリのメモリセルは、例えば、抵抗変化型メモリ素子と選択スイッチとしての電界効果トランジスタとを含んでいる。
【０００４】
記憶密度の増大のため、メモリセルの微細化が推進され、メモリ素子及び電界効果トランジスタのサイズが、縮小されている。しかし、電界効果トランジスタのサイズの縮小に起因して、電界効果トランジスタの特性劣化が生じる可能性がある。その結果として、抵抗変化型メモリの特性が劣化する可能性がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−２４４１２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
抵抗変化型メモリの特性向上を図る。
【課題を解決するための手段】
【０００７】
本実施形態の抵抗変化型メモリは、第１方向に延在するビット線と、第２方向に延在するワード線と、第１エミッタと、第１ベースと、第１コレクタとを有する、第１駆動型の第１バイポーラトランジスタと、第２エミッタと、第２ベースと、第２コレクタとを有する、前記第１駆動型と異なる第２駆動型の第２バイポーラトランジスタと、第１及び第２端子を有する抵抗変化型メモリ素子と、を具備し、前記第１端子は、前記第１及び第２エミッタに接続され、前記第２端子は、前記ビット線に接続され、前記第１及び第２ベースは、前記ワード線に接続される。
【図面の簡単な説明】
【０００８】
【図１】実施形態の抵抗変化型メモリのメモリセルの構成を示す等価回路図。
【図２】実施形態の抵抗変化型メモリのメモリセルの動作を説明するための図。
【図３】実施形態の抵抗変化型メモリのメモリセルの動作を説明するための図。
【図４】実施形態の抵抗変化型メモリのメモリセルの動作を説明するための図。
【図５】実施形態の抵抗変化型メモリのメモリセルの動作を説明するための図。
【図６】実施形態の抵抗変化型メモリのメモリセルの構造例を示す図。
【図７】実施形態の抵抗変化型メモリのメモリセルの構造例を示す図。
【図８】実施形態の抵抗変化型メモリのメモリセルアレイの構成を示す等価回路図。
【図９】実施形態の抵抗変化型メモリの動作を説明するための図。
【図１０】実施形態の抵抗変化型メモリの動作を説明するための図。
【図１１】実施形態の抵抗変化型メモリの動作を説明するための図。
【図１２】実施形態の抵抗変化型メモリのメモリセルアレイの構造例を示す図。
【図１３】実施形態の抵抗変化型メモリのメモリセルアレイの構造例を示す図。
【図１４】実施形態の抵抗変化型メモリのメモリセルアレイの構造例を示す図。
【図１５】実施形態の抵抗変化型メモリの製造方法の一工程を示す図。
【図１６】実施形態の抵抗変化型メモリの製造方法の一工程を示す図。
【図１７】実施形態の抵抗変化型メモリのメモリセルアレイの構造例を示す図。
【図１８】実施形態の抵抗変化型メモリのメモリセルアレイの構造例を示す図。
【図１９】実施形態の抵抗変化型メモリのメモリセルアレイの構造例を示す図。
【図２０】実施形態の抵抗変化型メモリの製造方法の一工程を示す図。
【図２１】実施形態の抵抗変化型メモリの製造方法の一工程を示す図。
【図２２】実施形態の抵抗変化型メモリの製造方法の一工程を示す図。
【図２３】実施形態の抵抗変化型メモリの変形例を示す図。
【発明を実施するための形態】
【０００９】
［実施形態］
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。
【００１０】
（１） 基本例
図１乃至図７を参照して、本実施形態の抵抗変化型メモリの基本例として、抵抗変化型メモリのメモリセルについて、説明する。
【００１１】
（ａ） 回路構成
図１を用いて、本実施形態の抵抗変化型メモリのメモリセルの回路構成について、説明する。
【００１２】
図１の（ａ）は、本実施形態の抵抗変化型メモリのメモリセルＭＣの等価回路図を示している。
【００１３】
図１の（ａ）に示されるように、本実施形態の抵抗変化型メモリのメモリセルＭＣは、１つの抵抗変化型メモリ素子１と２つのバイポーラトランジスタ（ＢＪＴ：Bipolar Junction Transistor）とを含んでいる。
【００１４】
本実施形態において、抵抗変化型メモリとして、ＭＲＡＭ（Magnetoresistive RAM）を例示する。
【００１５】
ＭＲＡＭにおいて、抵抗変化型メモリ素子１は、例えば、磁気抵抗効果素子である。
【００１６】
図１の（ｂ）及び（ｃ）は、磁気抵抗効果素子の構造を示している。メモリ素子１に用いられる磁気抵抗効果素子は、ＭＴＪ（Magnetic Tunnel Junction）素子である。
【００１７】
ＭＴＪ素子１は、磁化の向きが不変な（固定された）第１の磁性層１０Ａと、磁化の向きが可変な第２の磁性層１２Ａと、２つの磁性層１０Ａ,１２Ａの間の非磁性層１１Ａとを有する。２つの磁性層１０Ａ，１２Ａと非磁性層１１Ａは、磁気トンネル接合を形成している。この磁気トンネル接合は、２つの電極１８，１９間に設けられている。
【００１８】
本実施形態において、磁化の向きが不変な磁性層１０Ａのことを参照層１０Ａとよび、磁化の向きが可変な磁性層１２Ａのことを記録層１２Ａとよぶ。参照層１０Ａは、磁化不変層や固定層ともよばれ、記録層１２Ａは、磁化自由層、自由層ともよばれる。
【００１９】
図１の（ｂ）は、面内磁化型のＭＴＪ素子１を示している。図１の（ｃ）は、垂直磁化型のＭＴＪ素子１を示している。面内磁化型のＭＴＪ素子１は、磁性層１０Ａ，１２Ａの磁化の向きが膜面に対して平行方向になっている。
【００２０】
記録層１２Ａの磁化の向きは、スピン注入磁化反転方式によって、変化される。すなわち、記録層１２Ａの磁化の向きは、素子１を流れる電流ＩＷ−ＡＰ，ＩＷ−Ｐが含むスピン偏極した電子が、記録層１２Ａの磁化（スピン）に作用することによって、変化する。
【００２１】
「参照層１０Ａの磁化の向きが不変である」或いは「参照層１０Ａの磁化の向きが固定されている」とは、記録層１２Ａの磁化方向を反転させるために使用される磁化反転電流（反転しきい値電流）を、参照層１０Ａに流した場合に、参照層１０Ａの磁化の向きが変化しないことを意味する。したがって、ＭＴＪ素子１には、反転しきい値電流の大きな磁性層が参照層１０Ａとして用い、参照層１０Ａよりも反転しきい値電流の小さい磁性層が記録層１２Ａとして用いられる。これによって、磁化の向きが可変の記録層１２Ａと磁化の向きが不変の参照層１０Ａとを含むＭＴＪ素子１が形成される。
【００２２】
記録層１２Ａの磁化の向きと参照層１０Ａの磁化の向きとを、スピン注入磁化反転方式によって反平行状態から平行状態にする場合、つまり、記録層１２Ａの磁化の向きを参照層１０Ａの磁化の向きと同じにする場合、記録層１２Ａから参照層１０Ａに向かって流れる電流ＩＷ−Ｐが、ＭＴＪ素子１に供給される。この場合、電子は、トンネルバリア層１１Ａを経由して、参照層１０Ａから記録層１２Ａに向かって移動する。参照層１０Ａ及びトンネルバリア層１１Ａを通過した電子のうち、マジョリティーな電子（スピン偏極した電子）は、参照層１０Ａの磁化（スピン）の向きと同じ向きを有している。このスピン偏極した電子のスピン角運動量（スピントルク）が、記録層１０Ａの磁化に印加され、記録層１２Ａの磁化の向きが反転する。２つの磁性層１０Ａ，１２Ａの磁化配列が平行配列であるとき、ＭＴＪ素子１の抵抗値は最も小さくなる。例えば、磁化配列が平行配列のＭＴＪ素子１に対して、“０”データが割り付けられる。
【００２３】
記録層１２Ａの磁化の向きと参照層１０Ａの磁化の向きとを平行状態から反平行状態にする場合、つまり、記録層１２Ａの磁化の向きを参照層１０Ａの磁化の向きに対して反対にする場合、参照層１０Ａから記録層１２Ａに向かって流れる電流ＩＷ−ＡＰが、ＭＴＪ素子１に供給される。この場合、電子は、記録層１２Ａから参照層１０Ａに向かって移動する。参照層１０Ａの磁化の向きと反平行のスピンをもつ電子は、参照層１０Ａによって反射される。反射された電子は、スピン偏極した電子として、記録層１２Ａに注入される。このスピン偏極した電子（反射された電子）のスピン角運動量が、記録層１２Ａの磁化に印加され、記録層１２Ａの磁化の向きは、参照層１０Ａの磁化の向きと反対（反平行配列）になる。２つの磁性層１０Ａ，１２Ａの磁化配列が反平行配列であるとき、ＭＴＪ素子１の抵抗値は最も大きくなる。例えば、磁化配列が反平行配列のＭＴＪ素子１に対して、“１”データが割り付けられる。
【００２４】
メモリセルＭＣ内のバイポーラトランジスタ２，３は、ＭＴＪ素子１に電流を供給するためのスイッチング素子（選択素子）として用いられる。
【００２５】
メモリセルＭＣ内の２つのバイポーラトランジスタ２，３のうち、一方のバイポーラトランジスタ２は、ＮＰＮ型（第１駆動型）のバイポーラトランジスタ２であり、他方のバイポーラトランジスタ３は、ＰＮＰ型（第２駆動型）のバイポーラトランジスタ３である。
【００２６】
メモリセルＭＣには、１本のワード線ＷＬと、１本のビット線ＢＬと、２本の電源線ＳＬ１，ＳＬ２が接続される。
【００２７】
メモリセルＭＣ内の各素子１，２，３と各配線ＷＬ，ＢＬ，ＳＬ１，ＳＬ２との接続関係は、以下のとおりである。
【００２８】
ＮＰＮ型バイポーラトランジスタ２のエミッタ２１（Ｅ）は、ＰＮＰ型バイポーラトランジスタ３のエミッタ３１（Ｅ）に接続される。互いに接続されたエミッタ２１とエミッタ３１とは、接続ノードＮ１を形成している。以下では、接続ノードＮ１のことを、共通エミッタともよぶ。
【００２９】
ＮＰＮ型バイポーラトランジスタ２のコレクタ２２（Ｃ）は、電源線ＳＬ１に接続される。ＰＮＰ型バイポーラトランジスタ３のコレクタ３２（Ｃ）は、電源線ＳＬ２に接続される。ＮＰＮ型バイポーラトランジスタ２は、そのコレクタ２２と電源線ＳＬ１との間に接続ノードＮ２を形成し、ＰＮＰ型バイポーラトランジスタ３は、そのコレクタ３２と電源線ＳＬ２との間に接続ノードＮ３を形成している。
【００３０】
ＮＰＮ型バイポーラトランジスタ２のベース２３（Ｂ）は、ＰＮＰ型バイポーラトランジスタ３のベース３３（Ｂ）に接続される。互いに接続されたベース２３，３３は、接続ノードＮ４を形成している。以下では、接続ノードＮ４のことを、共通ベースともよぶ。
【００３１】
ビット線ＢＬは、例えば、ｙ方向（第１方向）に延在する。ワード線ＷＬは、ｙ方向に交差するｘ方向（第２方向）に延在する。
【００３２】
２つの電源線ＳＬ１，ＳＬ２は、例えば、ｘ方向に延在する。但し、電源線ＳＬ１，ＳＬ２の延在方向は、ｙ方向でもよい。電源線ＳＬ１は、高電位端（電源Ｖｄｄ）に接続され、電源線ＳＬ２は、低電位端（グランド端）に接続される。電源線ＳＬ１の電位（電圧）は、電源電位Ｖｄｄに設定され、電源線ＳＬ２の電位はグランド電位Ｖｓｓに設定される。以下では、グランド電位に設定される電源線ＳＬ２のことを、グランド線ＳＬ２とよぶ。
【００３３】
抵抗変化型メモリ素子としてのＭＴＪ素子１の一端（電極）は、２つのバイポーラトランジスタ２，３の接続ノード（共通エミッタ）Ｎ１に、接続される。ＭＴＪ素子１の他端は、ビット線ＢＬに接続される。バイポーラトランジスタ２，３のエミッタ２１，３１は、ＭＴＪ素子１を経由して、ビット線ＢＬに接続される。
ワード線ＷＬは、２つのバイポーラトランジスタ２，３の接続ノード（共通ベース）Ｎ４に接続される。ＮＰＮ型及びＰＮＰ型バイポーラトランジスタ２，３のベース２３，３３は、ワード線ＷＬに接続される。
【００３４】
本実施形態の抵抗変化型メモリにおいて、２つのバイポーラトランジスタ２，３のエミッタ２１，３１に接続されたビット線ＢＬの電位及びバイポーラトランジスタ２，３のベース２３，３３に接続されたワード線ＷＬの電位を制御することによって、抵抗変化型メモリ素子（例えば、ＭＴＪ素子）１に、その素子１の抵抗状態を変化させるための書き込み電流ＩＷ−Ｐ，ＩＷ−ＡＰを、双方向に流すことができる。
【００３５】
ビット線及びワード線の電位を制御することによって、一方のバイポーラトランジスタがオン状態にされ、他方のバイポーラトランジスタがオフ状態にされる。例えば、ＰＮＰ型バイポーラトランジスタ３がオンする場合、ビット線ＢＬ側から接続ノードＮ１側へ流れる電流が、ＭＴＪ素子１に供給される。ＮＰＮ型バイポーラトランジスタ２がオンする場合、接続ノードＮ１側からビット線ＢＬ側へ流れる電流が、ＭＴＪ素子１に供給される。
【００３６】
電界効果トランジスタがメモリセルに用いられた場合、メモリセルの微細化に伴って、電界効果トランジスタのサイズが小さくなると、電界効果トランジスタからの出力電流が小さくなる。その結果として、ＭＴＪ素子の抵抗状態を変化させるしきい値電流のマージンを確保できない可能性が生じる。
【００３７】
本実施形態のように、バイポーラトランジスタ２，３が電界効果トランジスタの代わりにメモリセル内に設けられた場合、バイポーラトランジスタ２，３からの出力電流は、バイポーラトランジスタ２，３の端子間の電位差、バイポーラトランジスタ２，３を形成するための半導体層の不純物濃度に応じて設定される。それゆえ、それらを適宜設定することによって、バイポーラトランジスタ２，３がＭＴＪ素子１の反転しきい値電流より大きい書き込み電流を出力し、ＭＴＪ素子１の反転しきい値電流に対してマージンを確保した書き込み電流を、メモリセル内のＭＴＪ素子に供給できる。
複数のメモリセルＭＣによってメモリセルアレイが形成される場合、ＭＴＪ素子の特性はばらつきを考慮すると、本実施形態のようにバイポーラトランジスタ２，３からの出力電流によって、書き込み電流の上限値／下限値にマージンが確保されることは有効であり、それによって、動作の信頼性が向上する。
【００３８】
また、バイポーラトランジスタは、電界効果トランジスタの短チャネル効果のようなメモリセルの微細化に伴う電気的特性の劣化が、電界効果トランジスタに比較して発現しにくい。それゆえ、抵抗変化型メモリ素子１に電流の供給を制御するデバイスとして、電界効果トランジスタの代わりに、バイポーラトランジスタを用いることによって、メモリセルの微細化に起因する悪影響を低減できる。
【００３９】
したがって、本実施形態の抵抗変化型メモリによれば、メモリの動作特性を向上できる。
【００４０】
（ｂ） 動作
図１乃至図５を用いて、本実施形態の抵抗変化型メモリ（例えば、ＭＲＡＭ）の動作について説明する。
【００４１】
（ｂ−１） 書き込み動作
図１及び２を用いて、メモリセルＭＣ内の抵抗変化型メモリ素子（ＭＴＪ素子）に対するデータの書き込みについて、説明する。
ここでは、ビット線ＢＬ側に、ＭＴＪ素子１の記録層１２Ａが配置され、接続ノード（共通エミッタ）Ｎ１側にＭＴＪ素子１の参照層１０Ａが配置されている場合について、述べる。
【００４２】
上述のように、スピン注入磁化反転方式によってＭＴＪ素子１にデータが書き込まれる場合、ＭＴＪ素子１に書き込まれるデータに応じて、書き込み電流をＭＴＪ素子１に双方向に流す必要がある。
【００４３】
まず、図２の（ａ）を用いて、ＭＴＪ素子１の磁化配列を、反平行状態（ＡＰ状態）から平行状態（Ｐ状態）に変化させる場合について、説明する。
【００４４】
ＭＴＪ素子１の２つの磁性層（参照層／記録層）１０Ａ，１２Ａの磁化配列が、反平行状態から平行状態にされる場合、参照層１０Ａから記録層１２Ａへ電子が注入される。つまり、電子の移動方向とは反対に、磁化配列を平行状態にするための書き込み電流ＩＷ−Ｐを、記録層１２Ａから参照層１０Ａへ流す。
【００４５】
この場合、書き込み電流ＩＷ−Ｐは、ビット線ＢＬ側から接続ノードＮ１に向かって流れる電流となるため、ＮＰＮ型バイポーラトランジスタ２をオフ状態にし、ＰＮＰ型バイポーラトランジスタ３をオン状態にする。
【００４６】
バイポーラトランジスタ２，３をオン／オフ状態にするために、ビット線ＢＬ及びワード線ＷＬの電位が制御される。
【００４７】
ワード線ＷＬの電位が各トランジスタ２，３のベース電圧Ｖｂに相当する。ＮＰＮ型バイポーラトランジスタ２をオフ状態にし、ＰＮＰ型バイポーラトランジスタ３をオン状態にする場合、各バイポーラトランジスタ２，３のベース電圧（ノードＮ４の電位）Ｖｂが、各バイポーラトランジスタ２，３のエミッタ電圧（ノードＮ１の電位）Ｖｅよりも小さくされる。つまり、ワード線ＷＬの電位が、ビット線ＢＬの電位より低くされる。
【００４８】
ＮＰＮ型バイポーラトランジスタ２においてベース電圧Ｖｂがエミッタ電圧Ｖｅよりも小さくなると、ＮＰＮ型バイポーラトランジスタ２のエミッタ（Ｅ）−ベース（Ｂ）間の電圧Ｖｅｂが、正の電圧になる。それゆえ、ＮＰＮ型バイポーラトランジスタ２のエミッタ−ベースに対応するＰＮ接合に、逆バイアスが印加され、ＮＰＮ型バイポーラ型トランジスタ２は、オフ状態になる。
【００４９】
したがって、ＭＴＪ素子１の磁化配列を反平行状態から平行状態にする場合、ベース電位Ｖｂとしてのワード線ＷＬの電位がエミッタ電圧ＶｅとしてのノードＮ１の電位より小さい（つまり、Ｖｂ＜Ｖｅ）条件下における、ＭＴＪ素子１とＰＮＰ型バイポーラトランジスタ３の動作を考えればよい。
【００５０】
エミッタ電圧Ｖｅは、ＭＴＪ素子１を経由して、ビット線ＢＬから印加される電圧に相当する。それゆえ、ビット線ＢＬに対する印加電圧（例えば、電圧Ｖｄｄ）が、ＭＴＪ素子１の抵抗値に起因して電圧降下するため、エミッタ電圧Ｖｅは、電圧Ｖｄｄより小さくなる。また、エミッタ電圧Ｖｅは、接続ノード（共通エミッタ）Ｎ１を流れる電流量に依存するため、ベース電圧Ｖｂによって変調される。
【００５１】
図３を用いて、図２の（ａ）におけるＰＮＰ型バイポーラトランジスタ３のベース電圧Ｖｂとエミッタ電圧Ｖｅとの関係、及び、ベース電圧Ｖｂとエミッタ電流Ｉｅとの関係について、説明する。
図３の（ａ）及び（ｂ）は、メモリセルＭＣにおけるＰＮＰ型バイポーラトランジスタ３とＭＴＪ素子１との回路に関して、ＭＴＪ素子１の抵抗値が、いくつかのパラメータ値として設定され、且つ、バイポーラトランジスタの動作モデルが適切なモデルに設定された場合におけるシミュレーション（ここでは、ＳＰＩＣＥシミュレーション）結果が示されている。尚、図３の（ａ）及び（ｂ）のシミュレーションにおいて、ベース電圧Ｖｂがスイープ（sweep）された場合におけるエミッタ電圧Ｖｅ及びエミッタ電流Ｉｅが示されている。
【００５２】
ＰＮＰ型バイポーラトランジスタ３のコレクタ電圧Ｖｃは０Ｖに設定され、ベース電圧Ｖｂは０Ｖから電源電圧Ｖｄｄ（１．０Ｖ〜２．０Ｖ程度）まで変化されている。ビット線ＢＬの電位は、電圧Ｖｄｄに設定されている。ＭＴＪ素子１の抵抗値は、パラメータとしてそれぞれ変化されている。ＭＴＪ素子１の抵抗値は、それぞれ、１０ｋΩ、１５ｋΩ、２０ｋΩ及び３０ｋΩの場合を想定している。
【００５３】
図３の（ａ）は、ＰＮＰ型バイポーラトランジスタ３におけるベース電圧Ｖｂとエミッタ電流Ｉｅとの関係を示している。図３の（ａ）において、グラフの横軸はベース電圧Ｖｂに対応し、グラフの縦軸はエミッタ電流Ｉｅに対応する。
【００５４】
図３の（ｂ）は、ＰＮＰ型バイポーラトランジスタ３におけるベース電圧Ｖｂとエミッタ電圧Ｖｅとの関係を示している。図３の（ｂ）において、グラフの横軸はベース電圧Ｖｂに対応し、グラフの縦軸はエミッタ電圧Ｖｅに対応する。
【００５５】
図３の（ａ）に示されるように、各ＭＴＪ素子の抵抗値において、ＰＮＰ型バイポーラトランジスタ３のベース電圧Ｖｂが０Ｖに設定されている場合、エミッタ電流Ｉｅが最大値を示す。但し、ＭＴＪ素子１の抵抗値が大きくなると、ＰＮＰ型バイポーラトランジスタ３のエミッタ電流Ｉｅの電流値（絶対値）は、小さくなる。
【００５６】
また、図３の（ｂ）に示されるように、エミッタ電流Ｉｅが流れることによって、ＰＮＰ型バイポーラトランジスタ３のエミッタ電圧Ｖｅは増大する。エミッタ電圧Ｖｅの大きさは、ＭＴＪ素子１の抵抗値に依存せずに、ほとんど同じ傾向（大きさ）で変化する。
【００５７】
図３のシミュレーション結果に示されるように、ベース電圧Ｖｂが０Ｖのとき、ベース−エミッタ電圧Ｖｂｅは最大値となり、エミッタ電流Ｉｅは最大値となる。
したがって、ＭＴＪ素子の磁化配列を反平行状態から平行状態にする場合、電源電圧Ｖｄｄ（例えば、１．０Ｖ〜２．０Ｖ程度）のビット線ＢＬの電位に対して、ワード線ＷＬの電位を０Ｖ程度にする。これによって、ＰＮＰ型バイポーラトランジスタ３の出力電流を用いたデータの書き込みの効率を向上できる。
【００５８】
次に、図２の（ｂ）を用いて、ＭＴＪ素子１の磁化配列を、平行状態（Ｐ状態）から反平行状態（ＡＰ状態）に変化させる場合について、説明する。この場合の動作は、反平行状態（ＡＰ状態）から平行状態（Ｐ状態）に変化させる場合と反対の動作となる。
【００５９】
ＭＴＪ素子１の磁化配列が、平行状態から反平行状態にされる場合、記録層１２Ａから参照層１０Ａへ電子が注入される。つまり、磁化配列を反平行状態にするための書き込み電流ＩＷ−ＡＰを、参照層１０Ａから記録層１２Ａへ流す。
【００６０】
図２の（ｂ）に示されるように、平行状態から反平行状態への書き込み動作は、ＮＰＮ型バイポーラトランジスタ２を用いて、図２の（ａ）に示される電流ＩＷ−Ｐとは反対の方向に流れる書き込み電流ＩＷ−ＡＰをＭＴＪ素子１に流す。
【００６１】
書き込み電流ＩＷ−ＡＰは、接続ノードＮ１側からビット線ＢＬ側に向かって流れる電流となるため、この動作の場合、ＮＰＮ型バイポーラトランジスタ２をオン状態にし、ＰＮＰ型バイポーラトランジスタ３をオフ状態にする。
【００６２】
ビット線ＢＬの電位は“Ｌ”レベル（０Ｖ）に設定され、電源線ＳＬ１の電位が“Ｈ”レベル（Ｖｄｄ）に設定される。これによって、電源線ＳＬ１からビット線ＢＬに向かって、電流ＩＷ−ＡＰを流す。
【００６３】
バイポーラトランジスタ２，３のベース電圧Ｖｂ、つまり、ワード線ＷＬの電位は、ＮＰＮ型バイポーラトランジスタ２のみがオン状態で、ＰＮＰ型バイポーラトランジスタ３がオフ状態となるように、設定される。
【００６４】
ＰＮＰ型バイポーラトランジスタ３においてベース電圧Ｖｂ（ワード線ＷＬの電位）がエミッタ電圧（ノードＮ１の電位）Ｖｅより大きいと、ＰＮＰ型バイポーラトランジスタ３のエミッタ−ベース間の電圧Ｖｅｂが負の電圧になる。つまり、ＰＮＰ型バイポーラトランジスタ３のエミッタ−ベースに対応するＰＮ接合に、逆バイアスが印加され、ＰＮＰ型バイポーラトランジスタ３はオフ状態になる。
【００６５】
したがって、ＭＴＪ素子１の磁化配列の相対関係を平行状態から反平行状態にする場合、ベース電位Ｖｂ（ワード線ＷＬの電位）がエミッタ電圧Ｖｅ（ノードＮ１の電位）より大きい（つまり、Ｖｂ＞Ｖｅ）条件下における、ＭＴＪ素子１とＮＰＮ型バイポーラトランジスタ２の動作を考えればよい。
【００６６】
ここで、エミッタ電圧Ｖｅは、ＭＴＪ素子に起因する電圧降下によってグランド電位Ｖｓｓより大きくなる。また、エミッタ電圧Ｖｅは、ノードＮ１を流れる電流量に依存するため、ベース電圧Ｖｂによって変調される。
【００６７】
図４を用いて、図２の（ｂ）におけるＮＰＮ型バイポーラトランジスタ２のベース電圧Ｖｂとエミッタ電圧Ｖｅとの関係、及び、ベース電圧Ｖｂとエミッタ電流Ｉｅとの関係について、説明する。
図４は、メモリセルＭＣにおけるＮＰＮ型バイポーラトランジスタ２とＭＴＪ素子１との回路に関して、ＭＴＪ素子１の抵抗値が任意の値に設定され、且つ、バイポーラトランジスタの動作モデルが適切なモデルに設定された場合におけるシミュレーション結果を示している。尚、図４の（ａ）及び（ｂ）のシミュレーションにおいて、ベース電圧Ｖｂがスイープ（sweep）された場合におけるエミッタ電圧Ｖｅ及びエミッタ電流Ｉｅが示されている。
【００６８】
ＮＰＮ型バイポーラトランジスタ２のコレクタ電圧Ｖｃは、電源電圧Ｖｄｄ（１．０Ｖ〜２．０Ｖ程度）に設定され、ベース電圧Ｖｂは０Ｖから電源電圧Ｖｄｄまで変化されている。ビット線ＢＬの電位は、グランド電位（０Ｖ）に設定されている。また、ＭＴＪ素子１の抵抗値は、パラメータとしてそれぞれ変化されている。ＭＴＪ素子１の抵抗値は、それぞれ、１０ｋΩ、１５ｋΩ、２０ｋΩ及び３０ｋΩに設定されている。
【００６９】
図４の（ａ）は、ＮＰＮ型バイポーラトランジスタ２におけるベース電圧Ｖｂとエミッタ電流Ｉｅとの関係を示している。図４の（ａ）において、グラフの横軸はベース電圧Ｖｂに対応し、グラフの縦軸はエミッタ電流Ｉｅに対応する。
図４の（ｂ）は、ＮＰＮ型バイポーラトランジスタ２におけるベース電圧Ｖｂとエミッタ電圧Ｖｅとの関係を示している。図４の（ｂ）において、グラフの横軸はベース電圧Ｖｂに対応し、グラフの縦軸はエミッタ電圧Ｖｅに対応する。
【００７０】
図４の（ａ）に示されるように、ベース電圧Ｖｂが電源電圧Ｖｄｄである場合に、エミッタ電流Ｉｅが最高値を示す。ＭＴＪ素子１の抵抗値が増加すると、エミッタ電流Ｉｅの絶対値は減少する。
【００７１】
また、図４の（ｂ）に示されるように、エミッタ電流Ｉｅが流れることによって、エミッタ電圧Ｖｅは増大する。そして、図３の（ｂ）と同様に、エミッタ電圧Ｖｅの大きさ及び変化の傾向はＭＴＪ素子１の抵抗値にほとんど依存しない。
【００７２】
図４のシミュレーション結果に示されるように、ベース電圧Ｖｂが電源電圧Ｖｄｄのとき、ベース−エミッタ間電圧Ｖｂｅが最大値となり、エミッタ電流Ｉｅは最大値となる。
したがって、ＭＴＪ素子の磁化配列を平行状態から反平行状態にする場合、グランド電位程度のビット線ＢＬの電位に対して、ワード線ＷＬの電位を電源電圧Ｖｄｄ程度にすることが好ましい。これによって、ＮＰＮ型バイポーラトランジスタ２の出力を用いたデータの書き込みの効率を向上できる。
【００７３】
通常のプッシュプル（Push-Pull）型の２つのパイポーラ型トランジスタの動作は、エミッタ−ベース間の電圧、及び、ベース−コレクタ間の電圧は一定されている。
これに対して、メモリセルＭＣのＮＰＮ型バイポーラトランジスタ２及びＰＮＰ型バイポーラトランジスタ３において、動作時にベース電圧は変調され、エミッタ−ベース間の電圧及びベース−コレクタ間の電圧は、抵抗変化型メモリ素子に供給する電流の向き及び大きさに応じて変化する。
【００７４】
バイポーラトランジスタ２，３がＭＴＪ素子１の反転しきい値電流より大きい書き込み電流を出力し、ＭＴＪ素子１の反転しきい値電流に対してマージンを確保した書き込み電流を、メモリセル内のＭＴＪ素子に供給できる。また、書き込み電流のマージンの確保によって、書き込み動作の信頼性が向上する。
【００７５】
以上のように、本実施形態において、メモリセル内に２つのバイポーラトランジスタ２，３を設けることによって、書き込むデータに応じてＭＴＪ素子に対して双方向に流れる電流ＩＷ−Ｐ，ＩＷ−ＡＰを発生できる。
【００７６】
（ｂ−２） 読み出し動作
図５の（ａ）を用いて、本実施形態の抵抗変化型メモリのデータ保持動作について、説明する。本実施形態のＭＲＡＭの読み出し動作において、読み出し電流ＩＲを、ＭＴＪ素子１の磁化配列を反平行状態から平行状態へ変化される場合と同じ方向に流す場合を例示する。
【００７７】
ＭＲＡＭの読み出し動作は、データを書き込み場合と同様に、ＭＴＪ素子１に電流を流すが、ＭＴＪ素子１が記憶しているデータが破壊されない（書き変わらない）ように、読み出し電流ＩＲの電流値は、ＭＴＪ素子１の反転しきい値電流より小さくされる。
【００７８】
例えば、図５の（ａ）に示されるように、ビット線ＢＬの電位が、Ｖｄｄ／２程度に設定され、ワード線の電位が０ＶからＶｄｄ／３程度に設定される。
【００７９】
この場合、エミッタ電圧Ｖｅがベース電圧Ｖｂより大きくなるので、ＰＮＰ型バイポーラトランジスタ３はオン状態になり、ＮＰＮ型バイポーラトランジスタ２はオフ状態になる。
【００８０】
ＭＴＪ素子１の抵抗値の大きさに応じて、ビット線ＢＬを流れる電流の大きさ、又は、読み出しノードＮ３の電位の大きさが変化する。この電流／電位の大きさが検知されることによって、ＭＴＪ素子１が記憶しているデータが判別される。
【００８１】
ここでは、オン状態のＰＮＰ型バイポーラトランジスタ３を用いて、ＭＴＪ素子に読み出し電流ＩＲを供給する例を示した。しかし、ビット線及びワード線の電位を制御し、ＰＮＰ型バイポーラトランジスタ３をオフ状態にし、ＮＰＮ型バイポーラトランジスタ２をオン状態にすることによって、ＮＰＮ型バイポーラトランジスタ２の出力電流を読み出し電流ＩＲとして用いてもよい。但し、読み出し動作において、ＮＰＮ型バイポーラトランジスタ２からの読み出し電流の電流値が、ＭＴＪ素子１の反転しきい値電流より小さい値に設定されるのは、もちろんである。
【００８２】
このように、メモリセルＭＣ内に２つのバイポーラトランジスタ２，３が設けられた場合であっても、ビット線ＢＬ及びワード線ＷＬの電位を制御することによって、バイポーラトランジスタの出力電流の大きさを制御できるので、読み出し電流ＩＲによる誤書き込みを抑制して、ＭＴＪ素子１からデータを読み出せる。
【００８３】
したがって、本実施形態の抵抗変化型メモリにおいて、２つのバイポーラトランジスタ２，３を含むメモリセルＭＣは、メモリセルＭＣ内のＭＴＪ素子からデータを読み出すことができる。
【００８４】
（ｂ−４） データ保持動作
図５の（ｂ）を用いて、本実施形態の抵抗変化型メモリのデータ保持動作について、説明する。
【００８５】
例えば、メモリセルをデータ保持状態（スタンバイ状態ともよぶ）にする場合、電源線ＳＬ１の電位（電圧）は、電源電位Ｖｄｄに設定され、グランド線ＳＬ２の電位はグランド電位Ｖｓｓに設定される。
【００８６】
ＮＰＮ型／ＰＮＰ型バイポーラトランジスタ２，３のエミッタ２１，３１の電位が、ＮＰＮ型／ＰＮＰ型バイポーラトランジスタ２，３のベース２３，３３の電位が実質的に同じである場合、つまり、接続ノードＮ１と接続ノードＮ４との間の電位差が、実質的に０である場合、ＮＰＮ型バイポーラトランジスタ２及びＰＮＰ型バイポーラトランジスタ３の両方が、オフ状態になる。
【００８７】
ビット線ＢＬに印加される電位が、ワード線ＷＬに印加される電位と同じ大きさに設定されると、ＭＴＪ素子１に電流がほとんど供給されない。それゆえ、ビット線ＢＬ−ワード線ＷＬ間の電位差を０に設定することによって、ＭＴＪ素子１にデータが書き込まれることなしに、ＭＴＪ素子１にデータを保持できる。
【００８８】
尚、シリコン（Ｓｉ）を用いたバイポーラトランジスタの場合、エミッタ（Ｅ）−ベース（Ｂ）間のｐｎ接合に対して、順方向（フォワード方向）に０．６Ｖ以上の電圧が印加されなければ、各バイポーラトランジスタ２，３はオン状態にならない。
【００８９】
ビット線ＢＬ及びワード線ＷＬの電位を０Ｖに設定して、ビット線−ワード線間の電位差を０Ｖにしてもよい。しかし、ビット線ＢＬ及びワード線ＷＬの両方に、Ｖｄｄ／３〜Ｖｄｄ／２程度の中間電位（以下では、Ｖｄｄ／２とする）を供給することが好ましい。これによって、メモリセルＭＣのデータ保持状態において、ビット線ＢＬ及びワード線ＷＬが、中間電位Ｖｄｄ／２によって充電される。それゆえ、配線遅延に起因するメモリの動作速度の低下を抑制できる。
【００９０】
本実施形態のメモリセルＭＣを用いてメモリセルアレイが形成された場合（図８参照）、ビット線ＢＬ及びワード線ＷＬの配線長は長くなるので、中間電位Ｖｄｄ／２によるビット線及びワード線の充電は、抵抗変化型メモリの動作特性の向上に、有効である。したがって、データ保持時のビット線／ワード線の充電によって、メモリセルのデータ保持状態後の動作を高速化できる。
【００９１】
（ｃ） 構造
図６乃至図７を参照して、本実施形態の抵抗変化メモリのメモリセルＭＣの構造について説明する。
【００９２】
（ｃ−１） 構造例１
図６を用いて、本実施形形態の抵抗変化型メモリのメモリセルＭＣの構造例１について、説明する。
【００９３】
図６の（ａ）は、構造例１における、１つのメモリセルＭＣの平面構造を示している。図６の（ｂ）は、図６の（ａ）のＶＩ−ＶＩ線に沿う断面構造を示している。
【００９４】
図６の（ａ）及び（ｂ）に示されるメモリセルＭＣにおいて、バイポーラトランジスタ２，３は、プレーナー（Planer）構造を有している。
【００９５】
図６の（ａ）及び（ｂ）に示されるように、ビット線ＢＬは、バイポーラトランジスタ２，３の形成領域（以下、バイポーラトランジスタ形成領域とよぶ）の上方を、ｙ方向に延在している。ワード線ＷＬ，ＷＬ’は、ビット線の延在方向に交差するｘ方向に延在している。
【００９６】
メモリセルＭＣ内の２つのバイポーラトランジスタ２，３は、半導体基板５０内の不純物半導体層２１，２２，２３，３１，３２，３３によって、形成される。
【００９７】
半導体基板５０は、例えば、ｐ型（第２導電型）半導体基板（ｐ型シリコン基板）である。
半導体基板５０内のトレンチには、素子分離絶縁膜５１Ａ，５１Ｂが埋め込まれている。素子分離絶縁膜５１Ａ，５１Ｂは、バイポーラトランジスタ形成領域を区画し、ＮＰＮ型バイポーラトランジスタ形成領域（第１半導体領域）とＰＮＰ型バイポーラトランジスタ形成領域（第２半導体領域）とを互いに電気的に分離している。
【００９８】
半導体基板５０内には、ｎ型（第１導電型）ウェル領域２２が設けられている。
【００９９】
ｎ型ウェル領域２２は、ＮＰＮ型バイポーラトランジスタ２のコレクタ（Ｃ）として用いられる。ＮＰＮ型バイポーラトランジスタ形成領域において、ｐ型不純物層２３が、ｎ型ウェル領域２２内に設けられる。ｐ型不純物層２３は、ＮＰＮ型バイポーラ型トランジスタ２のベース（Ｂ）として用いられる。ｐ型不純物層２３内には、ｎ＋型不純物層２１が設けられている。ｎ＋型不純物層２１は、ＮＰＮ型バイポーラトランジスタ２のエミッタ（Ｅ）として用いられる。
【０１００】
ＰＮＰ型バイポーラトランジスタ３が形成されるトランジスタ形成領域において、ｎ型ウェル領域２２内に、ｐ型ウェル領域３２が設けられている。ｐ型ウェル領域３２は、ＰＮＰ型バイポーラトランジスタ３のコレクタ（Ｃ）として用いられる。ｐ型ウェル領域３２内には、ｎ型不純物層３３が設けられている。ｎ型不純物層３３は、ＰＮＰ型バイポーラトランジスタ３のベース（Ｂ）として用いられている。ｎ型不純物層３３内に、ｐ＋型不純物層３１が設けられている。ｐ＋型不純物層３１は、ＰＮＰ型バイポーラトランジスタ３のエミッタ（Ｅ）として用いられる。
【０１０１】
以下では、ＮＰＮ型バイポーラトランジスタ２のコレクタとしてのｎ型ウェル領域２２のことを、ｎ型コレクタ層２２とよぶ。ＮＰＮ型バイポーラトランジスタ２のベースとしてのｐ型不純物層２３のことを、ｐ型ベース層２３とよぶ。また、ＮＰＮ型バイポーラトランジスタ２のエミッタとしてのｎ＋型不純物層２１のことを、ｎ＋型エミッタ層２１とよぶ。
ＰＮＰ型バイポーラトランジスタ３のコレクタとしてのｐ型ウェル領域３２のことを、ｐ型コレクタ層３２とよぶ。ＰＮＰ型バイポーラトランジスタ２のベースとしてのｎ型不純物層３３のことを、ｎ型ベース層３３とよぶ。ＰＮＰ型バイポーラトランジスタ３のエミッタとしてのｐ＋型不純物層３１のことを、ｐ＋型エミッタ層３１とよぶ。
【０１０２】
ＮＰＮ型バイポーラトランジスタ形成領域内において、ｎ＋型エミッタ層２１の底面とｎ型コレクタ層２２の上面との間には、ｐ型ベース層２３が介在している。ｐ型ベース層２３の上面は基板５０表面上に露出し、基板５０表面上においてｐ型ベース層２３の上面とｎ＋型エミッタ層２１の上面とがｙ方向に隣接している。
【０１０３】
ＰＮＰ型バイポーラトランジスタ形成領域内において、ｐ＋型エミッタ層３１の底面とｐ型コレクタ層３２の上面との間には、ｎ型ベース層３３が介在している。ｎ型ベース層３３の上面は基板５０表面上に露出し、基板５０表面上においてｎ型ベース層３３の上面とｐ＋型エミッタ層３１の上面とがｙ方向に隣接している。
【０１０４】
２つのエミッタ層２１，３１は、素子分離絶縁膜５１Ｂを挟んで、ｙ方向に隣接している。
【０１０５】
ｎ＋型エミッタ層２１上には、コンタクトプラグ６１Ｂが設けられている。また、ｐ＋型エミッタ層３１上には、コンタクトプラグ６１Ａが設けられている。コンタクトプラグ６１Ａ，６１Ｂは、半導体基板５０表面を覆う第１の層間絶縁膜（例えば、ＳｉＯ２）５２内に、埋め込まれている。コンタクトプラグ６１Ａ，６１Ｂは、例えば、タングステン（Ｗ）やモリブデン（Ｍｏ）が用いられている。
【０１０６】
２つのコンタクトプラグ６１Ａ，６１Ｂ上には、中間配線６３が設けられている。中間配線６３は、２つのコンタクトプラグ６１Ａ，６１Ｂ上で連続し、２つのコンタクトプラグ６１Ａ，６１Ｂを接続する。コンタクトプラグ６１Ａ，６１Ｂ及び中間配線６３によって、ｎ型エミッタ層２１とｐ型エミッタ層３１とが電気的に接続される。これによって、２つのバイポーラトランジスタ２，３のエミッタが接続される。中間配線６３は、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、又は、窒化チタン（ＴｉＮ）等を用いて形成される。
【０１０７】
ＭＴＪ素子１、中間配線６３及びビアプラグ６４は、第２の層間絶縁膜５２に覆われている。ビット線ＢＬは、ビアプラグ６４上及び層間絶縁膜５２上に設けられている。
【０１０８】
中間配線６３上には、抵抗変化型メモリ素子（例えば、ＭＴＪ素子）１が設けられる。ＭＴＪ素子１上に、ビアプラグ６４が設けられている。ビット線ＢＬは、ビアプラグ６４を経由して、ＭＴＪ素子１の他端に接続されている。中間配線６３及びコンタクトプラグ６１Ａ，６１Ｂを経由して、ＭＴＪ素子１の一端は、ｎ型エミッタ層２１及びｐ型エミッタ層３１に接続される。
【０１０９】
例えば、上述のＭＴＪ素子１の接続関係によれば、中間配線６３上に、下部電極１８を介して、参照層１０Ａが配置される。参照層１０Ａ上に、トンネルバリア層１１Ａが配置される。トンネルバリア層１１Ａ上に、記録層１２Ａが配置される。そして、記録層１２上に、ビアプラグ６４が設けられる。参照層１０Ａが、中間配線６３及びコンタクトプラグ６１Ａ，６１Ｂを介して、エミッタ層２１，３１に接続され、記録層１２Ａが、ビアプラグ６４を介して、ビット線ＢＬに接続されている。
【０１１０】
ＭＴＪ素子１は、例えば、エミッタ層２１，３１を分離するための素子分離絶縁膜５１Ｂ上方に配置されている。
【０１１１】
ｐ型ベース層２３上には、第１の配線２９が設けられている。ｎ型ベース層３３上には、第２の配線３９が設けられている。配線２９，３９は、ベース層２３，３３にそれぞれ直接接触する。配線２９，３９は、コンタクトプラグ６１Ａ，６１Ｂをｙ方向に挟むように、半導体基板５０上にレイアウトされる。
【０１１２】
配線２９，３９は、例えば、ｘ方向に延在する。配線２９，３９は、例えば、ポリシリコン、シリサイド、金属、又は、これらの積層体を用いて、形成される。
【０１１３】
２つの配線２９，３９は、その延在方向の少なくとも一端で、コンタクトプラグや中間配線を介して接続されている。配線２９，３９は、例えば、ベース層２３，３３とワード線とを接続するための配線である。それゆえ、配線２９，３９は実質的にワード線ＷＬ，ＷＬ’として機能し、２つの配線２９，３９は１組のワード線対を形成している。以下では、説明の簡単化のため、配線２９，３９のことを、ワード線ＷＬ，ＷＬ’ともよぶ。尚、配線２９，３９上に、側壁絶縁膜が設けられてもよい。
【０１１４】
ｎ型コレクタ層２２及びｐ型コレクタ層３２は、トリプルウェル構造を介して、高電位（Ｖｄｄ）側の電源線ＳＬ１及び低電位（Ｖｓｓ）側のグランド線ＳＬ２にそれぞれ接続される。ｎ型コレクタ層２２としてのｎ型ウェル領域２２は、電源線ＳＬ１としても用いられ、ｐ型コレクタ層３２としてのｐ型ウェル領域３２は、グランド線ＳＬ２としても用いられる。
【０１１５】
図６に示される構造において、ＭＴＪ素子１に対して、ビット線ＢＬ側から基板５０側へ電流を供給する場合であっても、基板５０側からビット線ＢＬ側へ電流を供給する場合であっても、電流が経由するコンタクトの数は共通である。これによって、メモリセルの書き込み動作が書き込み電流をＭＴＪ素子１に双方向に流す動作であっても、コンタクトの寄生抵抗に起因した書き込み電流のばらつきは、抑制できる。
【０１１６】
本構造例１のメモリセルの製造方法については、後述する。
【０１１７】
以上のように、本構造例１において、メモリセルＭＣ内のバイポーラトランジスタ２，３は、プレーナー構造を有している。それゆえ、本構造例１のメモリセルＭＣのバイポーラトランジスタ２，３は、半導体基板５０内に設けられた不純物半導体領域２１，２２，２３，３１，３２，３３を用いて、形成できる。それゆえ、比較的簡単な製造プロセスを用いて、メモリセルＭＣのバイポーラトランジスタ２，３を形成でき、製造コストを低減できる。
【０１１８】
（ｃ−２） 構造例２
図７を用いて、本実施形態の抵抗変化型メモリのメモリセルＭＣの構造例２について、説明する。尚、本構造例２において、上述の構造例１と共通する部材に関しては、共通の符号を付し、それらの詳細な説明は、必要に応じて行う。
【０１１９】
図７の（ａ）は、構造例２における１つのメモリセルＭＣの平面構造を示している。図７の（ｂ）は、図７の（ａ）のＶＩＩ−ＶＩＩ線に沿う断面構造を示している。
【０１２０】
図７の（ａ）及び（ｂ）に示されるメモリセルＭＣにおいて、バイポーラトランジスタ２，３は、ラテラル（Lateral）構造を有している。
【０１２１】
ラテラル構造のバイポーラトランジスタ２，３は、ＳＯＩ基板５９上に設けられる。
【０１２２】
ＳＯＩ基板５４は、半導体基板５５上の絶縁膜５６と、絶縁膜５６上の半導体層（ＳＯＩ層とよぶ）５７とから形成される。
【０１２３】
ラテラル構造のバイポーラトランジスタを用いたメモリセルにおいて、ＳＯＩ層５７内にウェル領域が設けられていると、リーク電流を低減できない。それゆえ、真性（Intrinsic）の半導体層がＳＯＩ層５７に用いられることによって、不純物層同士が、電気的に分離される。真性のＳＯＩ層５７の不純物濃度は、コレクタ層、ベース層及びエミッタ層の不純物濃度より十分低い。
【０１２４】
そのＳＯＩ層５７内に、各バイポーラトランジスタ２，３のコレクタ層２２，３２、ベース層２３，３３及びエミッタ層２１，３１が設けられている。
【０１２５】
各バイポーラトランジスタ２，３が形成される領域ＡＡは、ｙ方向に連続している。バイポーラトランジスタ形成領域ＡＡは、ｘ方向において、２つの素子分離領域ＳＴＩに挟まれている。
【０１２６】
ＮＰＮ型バイポーラトランジスタ２のｎ型コレクタ層２２上には、シリサイド層６９Ａが設けられている。シリサイド層６９Ａ上には、コンタクトプラグ６５Ａが設けられている。コンタクトプラグ６５Ａは、配線６６Ａに接続される。配線６６Ａは、例えば、電源Ｖｄｄに接続され、配線６６Ａは電源線ＳＬ１として用いられる。配線６６Ａは、例えば、金属からなる。配線６６Ａは、例えば、ｘ方向に延在する。このように、ｎ型コレクタ層２２が、金属の電源線ＳＬ１に接続される。
【０１２７】
ＮＰＮ型バイポーラトランジスタ２のｐ型ベース層２３は、ＳＯＩ層５７内において、ｎ型コレクタ層２２とｎ＋型エミッタ層２１との間に設けられている。ｐ型ベース層２３上には、配線２９が、設けられている。
【０１２８】
ＰＮＰ型バイポーラトランジスタ３のｐ型コレクタ層３２上には、シリサイド層６９Ｂが設けられている。シリサイド層６９Ｂ上には、コンタクトプラグ６５Ｂが設けられている。コンタクトプラグ６５Ｂは、配線６６Ｂに接続される。配線６６Ｂは、例えば、グランド電位Ｖｓｓに接続され、配線６６Ｂはグランド線ＳＬ２として用いられる。配線６６Ｂは、例えば、金属からなる。配線６６Ｂは、例えば、ｘ方向に延在する。このように、ｐ型コレクタ層３２が、金属のグランド線ＳＬ２に接続される。
【０１２９】
ＰＮＰ型バイポーラトランジスタ３のｎ型ベース層３３は、ＳＯＩ層５７内において、ｐ型コレクタ層３２とｐ＋型エミッタ層３１との間に設けられている。ｎ型ベース層３３上には、配線３９が、設けられている。
【０１３０】
ｎ型エミッタ層２１及びｐ型エミッタ層３１は、ＳＯＩ層５７内でｙ方向に隣接している。２つのエミッタ層２１，３１は、ｙ方向において、２つのベース層２３，３３との間に挟まれている。尚、図７に示される例では、ｎ＋型エミッタ層２１とｐ＋型エミッタ層３１とは直接接触しているが、ｎ＋型エミッタ層２１とｐ＋型エミッタ層３１との間に、真性半導体層（ＳＯＩ層）が介在していてもよい。
【０１３１】
ｎ型エミッタ層２１上及びｐ型エミッタ層３１上には、シリサイド層６９Ｃが設けられている。シリサイド層６９は、ｎ型エミッタ層２１上及びｐ型エミッタ層３１上でｙ方向に連続している。１つのコンタクトプラグ６５Ｃは、シリサイド層６９Ｃを介して、２つのエミッタ層２１，３１上に設けられている。
【０１３２】
コンタクトプラグ６５Ｃ上には、中間配線６６Ｃが設けられている。ＭＴＪ素子（抵抗変化型メモリ素子）１は、中間配線６６Ｃ上に設けられている。ＭＴＪ素子１は、ビアプラグ６７を介して、ビット線ＢＬに接続されている。
【０１３３】
このように、２つのエミッタ層２１，３１は、共通のコンタクトプラグ６５Ｃによって、ＭＴＪ素子１に接続される。
【０１３４】
エミッタ層２１，３１上のコンタクトプラグ６５Ｃは、２つのベース層２３，３３上の配線２９，３９にｙ方向に挟まれるように、ＳＯＩ基板５４上にレイアウトされている。
【０１３５】
ＭＴＪ素子１は、２つのエミッタ層２１，３１にまたがるように、２つのエミッタ層２１，３１上方に配置されている。
【０１３６】
ベース層２３，３３上の配線２９，３９は、側壁絶縁膜５４によって覆われている。側壁絶縁膜５４は、例えば、窒化シリコン膜やシリコン酸化膜を用いて、形成される。例えば、側壁絶縁膜５４の下端がベース層２３，３３とコレクタ層２２，３２との境界部にまたがるように、側壁絶縁膜５４が配線２９，３９上に形成される。例えば、側壁絶縁膜５４の下端がベース層２３，３３とエミッタ層２１，３１との境界部にまたがるように、側壁絶縁膜５４が配線２９，３９上に形成される。これによって、ベース層２３，３３とシリサイド層６９Ａ，６９Ｂ，６９Ｃとが電気的に接続されることが、防止される。
【０１３７】
ｙ方向におけるベース層２３，３３の寸法は、バイポーラトランジスタＴｒの特性向上のため、小さくすることが好ましい。ｙ方向におけるコレクタ層２２，３３の寸法、又は、ｙ方向におけるベース層２３，３３の寸法が、“Ｆ”という一単位で示される場合、ｙ方向におけるエミッタ層２１，３１の寸法は、例えば、“Ｆ／２”で示される。
【０１３８】
配線２９，３９とエミッタ層／コレクタ層との接触を防止するために、ｙ方向における配線（ワード線）２９，３９の寸法は、ｙ方向におけるベース層２３，３３の寸法以下であることが好ましい。
【０１３９】
尚、本構造例２のメモリセルの製造方法については、後述する。
【０１４０】
ラテラル構造のバイポーラトランジスタ２，３は、プレーナー構造のバイポーラトランジスタと異なって、ＭＴＪ素子１にウェル領域を介して電流を供給しない。そのため、メモリセルＭＣ内の２つのバイポーラトランジスタ２，３を素子分離領域（素子分離絶縁膜）によって分離せずともよくなる。それゆえ、素子分離領域の面積縮小によって、メモリセルＭＣの占有面積（セルサイズ）を縮小できる。
【０１４１】
また、プレーナー構造のバイポーラトランジスタを用いた場合とは異なって、本構造例２のラテラル構造のバイポーラトランジスタ２，３は、基板の深い位置におけるウェル領域の分離を行わなくともよい。それゆえ、ラテラル構造のバイポーラトランジスタを用いた場合、ウェル領域を分離するための寸法（素子分離幅）を確保せずともよくなり、ｙ方向のメモリセルＭＣの寸法を小さくできる。
【０１４２】
以上のように、本構造例２において、メモリセルＭＣ内のバイポーラトランジスタ２，３は、ラテラル構造を有している。それゆえ、本構造例２のメモリセルＭＣのバイポーラトランジスタ２，３は、プレーナー構造のバイポーラトランジスタ２，３に比較して、メモリセルのセルサイズを縮小できる。
【０１４３】
（２） 実施例
図８乃至図２２を参照して、本実施形態の抵抗変化型メモリの実施例として、上述のメモリセルＭＣを用いたメモリセルアレイについて説明する。尚、図１乃至図７に示された部材と、共通する部材に関しては、共通又は類似した符号を付し、それらの詳細な説明は、必要に応じて行う。
【０１４４】
（ａ） 回路構成
図８を用いて、本実施形態の抵抗変化型メモリのメモリセルアレイの回路構成について、説明する。
【０１４５】
図８は、本実施形態の抵抗変化型メモリのメモリセルアレイの等価回路図である。
【０１４６】
図８に示されるように、メモリセルアレイは、複数のメモリセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４，ＭＣ５，・・・を含んでいる。
【０１４７】
また、メモリセルアレイ内には、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２及び複数のワード線ＷＬ０，ＷＬ１，ＷＬ２が設けられている。
【０１４８】
ビット線ＢＬ０，ＢＬ１，ＢＬ２は、ｙ方向（カラム方向）に延在する。各ビット線ＢＬ０，ＢＬ１，ＢＬ２は、ｘ方向（ロウ方向）に隣接する。ワード線ＷＬ０，ＷＬ１，ＷＬ２は、ｘ方向に延在する。各ワード線ＷＬ１，ＷＬ２，ＷＬ３は、ｙ方向に隣接する。
【０１４９】
電源線ＳＬ１，ＳＬ３及びグランド線ＳＬ０，ＳＬ２は、例えば、ｘ方向に延在する。
【０１５０】
電源線ＳＬ１，ＳＬ３には、電源電圧Ｖｄｄが印加され、グランド線ＳＬ０，ＳＬ２には、グランド電位Ｖｓｓが印加される。
【０１５１】
メモリセルアレイにおいて、ｙ方向（共通のカラム）に配列されたメモリセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４は、共通のビット線ＢＬ０，ＢＬ１，ＢＬ２に接続される。また、メモリセルアレイにおいて、ｘ方向（共通のロウ）に配列されたメモリセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４は、共通のワード線ＷＬ０，ＷＬ１，ＷＬ２に接続される。
【０１５２】
また、メモリセルアレイにおいて、ｙ方向（共通のロウ）に配列されたメモリセルは、共通の電源線ＳＬ１，ＳＬ３及び共通のグランド線ＳＬ０，ＳＬ２に接続される。ｙ方向に互いに隣接するメモリセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４は、電源線ＳＬ１，ＳＬ３及びグランド線ＳＬ０，ＳＬ２を共有する。
【０１５３】
例えば、電源線ＳＬ１は、ｙ方向に互いに隣接するメモリセルＭＣ１とメモリセルＭＣ４とによって、共有される。メモリセルＭＣ１のＮＰＮ型バイポーラトランジスタ２１は、ｙ方向において、メモリセルＭＣ２のＮＰＮ型バイポーラトランジスタ２２と隣り合う。メモリセルＭＣ１のＮＰＮ型バイポーラトランジスタ２１のコレクタ及びメモリセルＭＣ４のＮＰＮ型バイポーラトランジスタ２４のコレクタは、共通の電源線ＳＬ１に接続される。メモリセルＭＣ１のＮＰＮ型バイポーラトランジスタ２１のコレクタは、電源線ＳＬ１を介して、メモリセルＭＣ２のＮＰＮ型バイポーラトランジスタ２２のコレクタに接続される。
【０１５４】
例えば、グランド線ＳＬ２は、ｙ方向に互いに隣接するメモリセルＭＣ１とメモリセルＭＣ５とによって、共有される。メモリセルＭＣ１のＰＮＰ型バイポーラトランジスタ３１は、ｙ方向において、メモリセルＭＣ５のＰＮＰ型バイポーラトランジスタ３５に隣り合う。メモリセルＭＣ１のＰＮＰ型バイポーラトランジスタ３１のコレクタ、及び、メモリセルＭＣ５のＰＮＰ型バイポーラトランジスタ３５のコレクタは、共通のグランド線ＳＬ２に接続される。メモリセルＭＣ１のＰＮＰ型バイポーラトランジスタ３１のコレクタは、グランド線ＳＬ２を介して、メモリセルＭＣ５のＰＮＰ型バイポーラトランジスタ３５のコレクタに接続される。
【０１５５】
メモリセルＭＣ１とメモリセルＭＣ２とは、電源線ＳＬ１を対称軸として鏡像関係を有している。また、メモリセルＭＣ１とメモリセルＭＣ５とは、グランド線ＳＬ２を境界に、鏡像関係を有している。本実施形態において、鏡像関係とは、ｙ方向に隣り合うメモリセルが電源線／グランド線を中心に線対称な関係や、互いに隣り合うメモリセルがｙ方向に反転した関係であることを意味する。
【０１５６】
このように、ｙ方向に互いに隣接するメモリセルが鏡像関係を有するように、メモリセルアレイ内に配置されることによって、隣接するメモリセル間で電源線ＳＬ１，ＳＬ３及びグランド線ＳＬ０，ＳＬ２を共有できる。その結果として、メモリセルアレイの面積を縮小でき、配線レイアウトを簡素化できる。
【０１５７】
（ｂ） 動作
図９乃至図１１を用いて、図８のメモリセルアレイの動作について説明する。
【０１５８】
ここでは、選択されたメモリセル（以下、選択セルとよぶ）に対する書き込み動作を例示して、メモリセルアレイの動作について、説明する。メモリセルアレイ内において、選択セル以外のメモリセルのことを、非選択セルとよぶ。
【０１５９】
本例において、選択セルは、図８のメモリセルアレイ内のメモリセルＭＣ１とする。ここでは、オン状態のＰＮＰ型バイポーラトランジスタ３１からの出力電流（エミッタ電流）を用いて、選択セルＭＣ１の抵抗変化型メモリ素子１１にデータを書き込む場合について、説明する。そして、ｙ方向又はｘ方向において選択セルＭＣ１に隣接する非選択セルＭＣ２，ＭＣ３，ＭＣ４の駆動状態についても、説明する。
【０１６０】
以下では、選択セルに接続されたビット線及びワード線のことを、選択ビット線及び選択ワード線とよぶ。選択ビット線以外のビット線のことを、非選択ビット線とよび、選択ワード線以外のワード線のことを、非選択ワード線とよぶ。また、非選択セルにおいて、選択ビット線と非選択ワード線とに接続された非選択セル、或いは、選択ワード線と非選択ビット線とに接続された非選択セルのことを、半選択セルとよぶ場合もある。
【０１６１】
書き込み動作時において、電源線ＳＬ１，ＳＬ３の電位は、電源電圧Ｖｄｄに設定され、グランド線ＳＬ０，ＳＬ２の電位は、グランド電位Ｖｓｓに設定される。尚、電源線ＳＬ１，ＳＬ２の電位及びグランド線ＳＬ０，ＳＬ２の電位を変化させて、メモリセルアレイを駆動することも可能である。しかし、電源線／グランド線の電位を変化させると、消費電力が増大し、且つ、メモリセルアレイの動作も複雑となる傾向がある。それゆえ、チップに対して電源電圧が投入されている間、電源線ＳＬ１，ＳＬ３及びグランド線ＳＬ０，ＳＬ２の電位は、固定されていることが好ましい。
【０１６２】
それゆえ、電源線／グランド線ＳＬ０，ＳＬ１，ＳＬ２，ＳＬ３の電位が所定の値に設定された状態において、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２及び複数のワード線ＷＬ０，ＷＬ１，ＷＬ２の電位をそれぞれ調整することによって、選択セルに所定のデータが書き込まれ、非選択セルにデータが書き込まれないように、メモリセルアレイ全体の動作が制御される。
【０１６３】
尚、書き込み動作時、ビット線ＢＬ０，ＢＬ１，ＢＬ２の電位は、“Ｈ”レベル（“１”状態）と“Ｌ”レベル（“０”状態）との間を変化することになるので、例えば、データ保持状態において、ビット線の電位は、“Ｈ／２”レベル（“０．５”状態ともよぶ）であることが好ましい。“Ｈ／２”レベルは、例えば、Ｖｄｄ／２程度の電位である。
【０１６４】
このように、ビット線ＢＬ０，ＢＬ１，ＢＬ２の電位が“Ｈ／２”レベルに設定された状態を、メモリセルの待機状態とすることによって、ビット線ＢＬ０，ＢＬ１，ＢＬ２の充電及び放電の時間を短縮できる。
【０１６５】
ビット線ＢＬ１及びバイポーラトランジスタ２１，３１に対してＭＴＪ素子１１が図１及び図２に示された例と同様の接続関係を有する場合において、ＰＮＰ型バイポーラトランジスタ３１の出力電流（エミッタ電流）は、ＭＴＪ素子の磁化配列を反平行状態から平行状態に変化させる。
【０１６６】
選択ビット線ＢＬ１の電位が“Ｈ”レベル（Ｖｄｄ）に設定され、選択ワード線ＷＬ１の電位が“０”レベルに設定された場合、ＰＮＰ型バイポーラトランジスタ３１のエミッタ電流は、増大する。
しかし、選択セルＭＣ１のｘ方向に隣接する非選択セルＭＣ４に関して、ビット線及びワード線の電位を考慮する必要がある。つまり、選択ワード線ＷＬ１に接続された非選択セルＭＣ４においても、バイポーラトランジスタ２４，３４からの電流が発生し、非選択セルＭＣ４内のＭＴＪ素子１４にデータが書き込まれる可能性がある。
【０１６７】
選択セルＭＣ１のｘ方向に隣接する非選択セル（半選択セル）ＭＣ４は、選択ワード線ＷＬ１に接続されるとともに、“Ｈ／２”レベルの非選択ビット線ＢＬ０に接続されている。それゆえ、図３に示されるように、非選択ビット線ＢＬ０の電位に応じたエミッタ電流が、半選択セルＭＣ４内のＰＮＰ型バイポーラトランジスタ３４から発生する。
【０１６８】
図９は、ビット線ＢＬの電位が“Ｈ／２”レベル（＝Ｖｄｄ／２）である場合における、ＰＮＰ型バイポーラトランジスタのベース電圧とエミッタ電流との関係、及び、ベース電圧とエミッタ電圧との関係を示している。
【０１６９】
図９の（ａ）は、ＰＮＰ型バイポーラトランジスタにおけるベース電圧Ｖｂとエミッタ電流Ｉｅとの関係を示している。図９の（ｂ）は、ＰＮＰ型バイポーラトランジスタにおけるベース電圧Ｖｂとエミッタ電流Ｉｅとの関係を示している。図９の（ｂ）は、ＰＮＰ型バイポーラトランジスタにおけるベース電圧Ｖｂとエミッタ電圧Ｖｅとの関係を示している。
図９の（ａ）において、グラフの横軸はベース電圧Ｖｂに対応し、グラフの縦軸はエミッタ電流Ｉｅに対応する。図９の（ｂ）において、グラフの横軸はベース電圧Ｖｂに対応し、グラフの縦軸はエミッタ電圧Ｖｅに対応する。
【０１７０】
図９に示されるように、ビット線の電位がＶｄｄ／２程度である場合、ＰＮＰ型バイポーラトランジスタ３４のベース電圧ＶｂがＶｄｄ／６以上であれば、半選択セルＭＣ４内のＰＮＰ型バイポーラトランジスタ３４のエミッタ電流Ｉｅは、ほぼ０になる。
【０１７１】
尚、半選択セルＭＣ４内において、ＮＰＮ型バイポーラトランジスタ２４のベース−エミッタ間には、逆バイアスが印加されているので、ＮＰＮ型バイポーラトランジスタ２４はオフ状態になっている。
【０１７２】
このように、非選択ビット線ＢＬ０の電位がＶｄｄ／２である場合、選択ワード線ＷＬ１の電位が電源電圧Ｖｄｄの２０％程度の大きさ（Ｖｄｄ／６程度）であれば、選択ワード線ＷＬ１に接続された半選択セルＭＣ４に対するデータの誤書き込みを抑制できる。
また、図３に示されるように、選択セルＭＣ１に対しても、選択ワード線ＷＬ１の電位がＶｄｄ／６（＝０．２×Ｖｄｄ）程度であれば、反転しきい値電流以上の書き込み電流を、ＭＴＪ素子１１に供給できる。
【０１７３】
また、ｙ方向において選択セルＭＣ１に隣接する非選択セルＭＣ２は、選択ビット線ＢＬ１に接続されている。選択ビット線ＢＬ１の電位は、電圧Ｖｄｄに設定されている。それゆえ、選択ビット線ＢＬ１に接続された半選択セルＭＣ２に関して、半選択セルＭＣ２が接続された非選択ワード線ＷＬ０の電位が、電圧Ｖｄｄに近い値（＜Ｖｄｄ）に設定されることで、半選択セルＭＣ２内のＰＮＰ型バイポーラトランジスタ３２のエミッタ電流はほとんど出力されない。つまり、ＰＮＰ型バイポーラトランジスタ３２の出力電流は、反転しきい値電流より十分小さい。また、半選択セルＭＣ２のＮＰＮ型バイポーラトランジスタ２２は、そのエミッタ−ベース間に逆バイアスが印加されているので、オフ状態である。それゆえ、半選択セルＭＣ２に対する誤書き込みが抑制される。
【０１７４】
但し、非選択ワード線ＷＬ０の電位を、選択ビット線ＢＬ１の電位（電圧Ｖｄｄ）に近い値にする場合、その非選択ワード線ＷＬ０に接続された非選択セルＭＣ３の動作を考慮する必要がある。非選択セルＭＣ３は、ｘ方向において半選択セルＭＣ２に隣接し、ｙ方向において半選択セルＭＣ４に隣接している。
【０１７５】
それゆえ、選択ビット線ＢＬ１に接続された半選択セルＭＣ２に、データが書き込まれないだけでなく、半選択セルＭＣ２と非選択ワード線ＷＬ０を共有する非選択セルＭＣ３に、データが書き込まれないように、非選択ワード線ＷＬ０の電位を設定することが必要である。
【０１７６】
非選択セルＭＣ３が接続された非選択ビット線ＢＬ０の電位は、Ｖｄｄ／２程度になっている。それゆえ、非選択ワード線ＷＬ０の電位が“Ｈ”レベル、つまり、電圧Ｖｄｄになると、ベース電圧Ｖｂがエミッタ電圧Ｖｅより大きくなる。この場合、非選択セルＭＣ３内のＰＮＰ型バイポーラトランジスタ３３は、オフ状態であるが、非選択セルＭＣ３内のＮＰＮ型バイポーラトランジスタ２３は、オン状態となってしまう。
【０１７７】
ＮＰＮ型バイポーラトランジスタ２３がオンするのを防止するために、非選択ワード線ＷＬ０の電位は電圧Ｖｄｄより低くされる。
【０１７８】
図１０は、ビット線ＢＬの電位が“Ｈ／２”レベル（＝Ｖｄｄ／２）である場合における、ＮＰＮ型バイポーラトランジスタのベース電圧とエミッタ電流との関係、及び、ベース電圧とエミッタ電圧との関係を示している。
図１０の（ａ）は、ＮＰＮ型バイポーラトランジスタにおけるベース電圧Ｖｂとエミッタ電流Ｉｅとの関係を示している。図１０の（ｂ）は、ＮＰＮ型バイポーラトランジスタにおけるベース電圧Ｖｂとエミッタ電圧Ｖｅとの関係を示している。
【０１７９】
図１０の（ａ）において、グラフの横軸はベース電圧Ｖｂに対応し、グラフの縦軸はエミッタ電流Ｉｅに対応する。図１０の（ｂ）において、グラフの横軸はベース電圧Ｖｂに対応し、グラフの縦軸はエミッタ電圧Ｖｅに対応する。
【０１８０】
図１０の（ａ）及び（ｂ）に示されるように、非選択ビット線ＢＬ０の電位がＶｄｄ／２程度である場合、ベース電圧ＶｂがＶｄｄ×５／６以下であれば、ＮＰＮ型バイポーラトランジスタ３３のエミッタ電流Ｉｅは、ほぼ０になる。したがって、非選択ワード線ＷＬ０の電位は、“Ｈ”レベル（“１”状態）よりも低い電圧、例えば、電源電圧Ｖｄｄの８０％程度の大きさに設定されることが好ましい。
【０１８１】
これによって、非選択セルＭＣ３に対する誤書き込みを抑制できる。
【０１８２】
図１１の（ａ）は、ＰＮＰ型バイポーラトランジスタのエミッタ電流が、ＭＴＪ素子に対する書き込み電流として用いられる場合における、図９及び図１０に基づいた各制御線の設定電位の一例が示される。
【０１８３】
電源線ＳＬ１，ＳＬ３の電位ＶＳＬ１は、電源電圧Ｖｄｄに設定され、グランド線ＳＬ０，ＳＬ２の電位ＶＳＬ２は、グランド電位（０Ｖ）に設定される。これらの電位が各メモリセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４に共通に印加される。
【０１８４】
図１１の（ａ）に示されるように、選択セルとしてのメモリセルＭＣ１に接続されたビット線の電位ＶＢＬは電源電圧Ｖｄｄに設定され、メモリセルＭＣ１に接続されたワード線の電位ＶＷＬは、０．２×Ｖｄｄ程度に設定される。これによって、選択セルＭＣ１内において、ＮＰＮ型バイポーラトランジスタはオフし、ＰＮＰ型バイポーラトランジスタはオンする。
【０１８５】
選択ビット線ＢＬ１と非選択ワード線ＷＬ０とに接続されたメモリセルＭＣ２において、そのメモリセルＭＣ２に接続された非選択ワード線ＷＬ０の電位ＶＷＬは、０．８×Ｖｄｄ程度に設定される。これによって、ビット線の電位ＶＢＬがＶｄｄに設定され、非選択ワード線の電位ＶＷＬが０．８×Ｖｄｄに設定されるため、半選択セルＭＣ２内のバイポーラトランジスタの両方が、電流をほとんど出力せずに、実質的にオフ状態となる。
【０１８６】
選択ワード線ＷＬ１と非選択ビット線ＢＬ０とに接続されたメモリセルＭＣ４において、その半選択セルＭＣ４に接続された非選択ビット線ＢＬ０の電位ＶＢＬは、０．５×Ｖｄｄ程度に設定される。ワード線の電位ＶＷＬが０．２×Ｖｄｄに設定されるため、メモリセルＭＣ４内のバイポーラトランジスタの両方が、実質的にオフ状態となる。
【０１８７】
また、非選択ワード線ＷＬ０及び非選択ビット線ＢＬ０に接続されたメモリセルＭＣ３において、非選択ワード線ＷＬ０の電位ＶＷＬは０．８×Ｖｄｄに設定され、非選択ビット線ＢＬ０の電位ＶＢＬは０．５×Ｖｄｄに設定されている。それゆえ、メモリセルＭＣ３内のバイポーラトランジスタの両方が、実質的にオフ状態となる。
【０１８８】
図１１の（ａ）に示されるように、メモリセルアレイ内のビット線の電位ＶＢＬ及びワード線の電位ＶＷＬを設定することによって、ＰＮＰ型バイポーラトランジスタからの電流を用いて選択セルにデータを書き込むことができ、半選択セル及び非選択セルに対して誤書き込みを抑制できる。
【０１８９】
また、メモリセル内のＮＰＮ型バイポーラトランジスタの出力電流（エミッタ）が、ＭＴＪ素子に対する書き込み電流として用いられる場合もある。
この場合、ＰＮＰ型バイポーラトランジスタのエミッタ電流が書き込み電流に用いられた場合と実質的に同様のことを考慮して、ビット線及びワード線の電位が、それぞれ設定される。
【０１９０】
図１１の（ｂ）は、ＮＰＮ型バイポーラトランジスタのエミッタ電流が、ＭＴＪ素子に対する書き込み電流として用いられる場合における、図９及び図１０に基づいた各制御線の設定電位の一例が示される。
【０１９１】
図１１の（ｂ）に示されるように、選択セル（ここでは、メモリセルＭＣ１）において、ＮＰＮ型バイポーラトランジスタがオンし、ＰＮＰ型バイポーラトランジスタがオフするように、選択ビット線ＢＬの電位ＶＢＬは０Ｖに設定され、選択ワード線の電位ＶＷＬが０．８×Ｖｄｄ程度に設定される。
【０１９２】
選択ワード線に接続された半選択セル（ここでは、メモリセルＭＣ４）において、非選択ビット線の電位ＶＢＬが、０．５×Ｖｄｄ程度に設定される。これによって、半選択セルＭＣ４内のバイポーラトランジスタ２４，３４の両方が、電流をほとんど出力せずに、実質的にオフ状態となる。
【０１９３】
選択ビット線に接続された半選択セル（ここでは、メモリセルＭＣ２）において、非選択ワード線の電位ＶＷＬが、０．２×Ｖｄｄ程度に設定される。これによって、半選択セルＭＣ２内のバイポーラトランジスタ２２，３２の両方が、実質的にオフ状態となる。
【０１９４】
また、非選択セル（ここでは、メモリセルＭＣ３）において、非選択ワード線の電位ＶＷＬが半選択セルＭＣ２に対する電位と同じに設定され、非選択ビット線の電位ＶＢＬが、半選択セルＭＣ４に対する電位と同じに設定される。これによって、非選択セルＭＣ３内のバイポーラトランジスタ３３，２３の両方が実質的にオフ状態となる。
【０１９５】
以上のように、本実施形態の抵抗変化型メモリは、バイポーラトランジスタの出力電流（エミッタ電流）が、抵抗変化型メモリ素子（ＭＴＪ素子）に対する書き込み動作に用いられる。このようにバイポーラトランジスタからの電流が書き込み電流に用いられる回路構成であっても、図１１に示される例のように、ビット線及びワード線の電位をそれぞれ制御することによって、選択セルと非選択セルとをそれぞれ駆動させることができる。
【０１９６】
また、バイポーラトランジスタがメモリセルの構成素子に用いられることによって、メモリセルの微細化が進んだとしても、電界効果トランジスタを経由して書き込み電流がＭＴＪ素子に供給される場合に比較して、大きな書き込み電流をＭＴＪ素子に供給できる。
【０１９７】
尚、ここでは、書き込み動作を例示して、メモリセルアレイ全体の動作について説明したが、選択セルに対する読み出し動作に関しても、ビット線及びワード線の設定電位を、書き込み動作に用いられる電位より小さくすることで、選択セルからデータを読み出すことができる。
【０１９８】
したがって、本実施形態の抵抗変化型メモリによれば、メモリの動作特性を向上できる。
【０１９９】
（ｃ） 構造
（ｃ−１） 構造例１
＜構造＞
図１２乃至図１４を用いて、本実施形態の抵抗変化型メモリ（ここでは、ＭＲＡＭ）のメモリセルアレイの構造例１について、説明する。図１２乃至図１４に示されるメモリセルアレイは、プレーナー構造のバイポーラトランジスタを用いたメモリセルを含んでいる。
【０２００】
図１２は、メモリセルアレイの平面構造（レイアウト）を示す平面図である。図１３は、図１２のＸＩＩＩ−ＸＩＩＩ線に沿う断面を示す断面図である。図１４の（ａ）は、図１２のＸＩＶａ−ＸＩＶａ線に沿う断面を示す断面図であり、図１４の（ｂ）は、図１２のＸＩＶｂ−ＸＩＶｂ線に沿う断面図を示す断面図である。
【０２０１】
尚、メモリセルアレイ内の１つのメモリセルの構造は、図６を用いて説明した構造と実質的に同じである。それゆえ、メモリセルの構造の詳細な説明は、必要に応じて行う。
【０２０２】
図１２乃至図１４に示されるように、ｘ方向に隣接するメモリセルＭＣは、素子分離絶縁膜によって電気的に分離されている。また、ｙ方向に隣接するメモリセルＭＣは、素子分離絶縁膜によって電気的に分離されている。
【０２０３】
上述のように、ｙ方向に互いに隣接するメモリセルは、電源線ＳＬ１又はグランド線ＳＬ２を対称軸として線対称な関係（鏡像関係）を有するように、半導体基板５０上にレイアウトされる。
【０２０４】
図１２乃至図１４に示される例では、ｙ方向に隣接する２つのメモリセルにおいて、２つのＰＮＰ型バイポーラトランジスタ３１，３２が隣接する。なお、メモリセルアレイ内のｙ方向に隣接する２つのメモリセルにおいて、２つのＮＰＮ型バイポーラトランジスタ２が隣接するように、メモリセルアレイ内に配置されているのは、もちろんである。
【０２０５】
例えば、ＰＮＰ型バイポーラトランジスタ３１，３２のコレクタ層としてのｐウェル領域３２１，３２２は、グランド線ＳＬ２としても用いられる。そのため、ｐウェル領域３９は、素子分離絶縁膜によって分断されずに、互いに隣接するメモリセルの２つのＰＮＰ型バイポーラトランジスタ形成領域にまたがるように、半導体基板（ｎウェル領域２９）内に設けられる。また、ｐウェル領域３９は、例えば、ｘ方向に延在する。これによって、ｐウェル領域３９が、グランド線ＳＬ２を共有する複数のメモリセル（ＰＮＰ型バイポーラトランジスタ）によって共有される。
【０２０６】
また、ｎウェル領域２９は、素子分離絶縁膜によって分断されずに、基板５０内において、連続している。ｎウェル領域２９は、ＮＰＮ型バイポーラトランジスタのコレクタ層２２１，２２２として用いられるとともに、電源線ＳＬ１としても用いられる。
【０２０７】
ここで、ｎウェル領域２９には、電源電圧Ｖｄｄが印加され、ｐウェル領域３９には、グランド電位Ｖｓｓが印加される。それゆえ、２つのウェル領域２９，３９のｐｎ接合には、逆バイアスが印加される。
【０２０８】
このように、トリプルウェル構造によって、ｎ型コレクタ層２２及びｐ型コレクタ層３２は、高電位（Ｖｄｄ）側の電源線ＳＬ１及び低電位（Ｖｓｓ）側のグランド線ＳＬ２としても用いられる。
【０２０９】
この場合、ウェル領域２２，３２の抵抗値（ウェル抵抗とよぶ）を考慮すると、ウェル抵抗に起因する電圧の降下の影響が大きいので、金属配線及びコンタクトを用いて、各電源とウェル領域２２，３２とを所定の間隔でシャント（Shunt）することが好ましい。これによって、メモリセルＭＣ内に十分な電圧／電流を供給でき、メモリセルの動作を安定化できる。
【０２１０】
図１４の（ａ）に示されるように、各配線２９１，２９２，３９１，３９２は、ｐ型ベース層２３１，２３２上及びｎ型ベース層３３１，３３２上及び素子分離絶縁膜５１上をｘ方向に延在し、複数のメモリセル（バイポーラトランジスタ）によって共有される。２本の配線２９１，２９２，３９１，３９２が１組のワード線対を形成し、それらの配線２９１，２９２，３９１，３９２が実質的にワード線ＷＬ１，ＷＬ１’，ＷＬ２，ＷＬ２’として機能する。
【０２１１】
図１４の（ｂ）に示されるように、ｎ＋型エミッタ層２１１上のコンタクト６１Ｂ及び中間配線６３は、メモリセルごとに、電気的に分離されている。ｎ＋型エミッタ層２１１上のコンタクト６１Ａ及び中間配線６３も、メモリセルごとに、電気的に分離されている。
【０２１２】
半導体領域内に形成される部材（例えば、素子分離絶縁膜）の最小加工寸法（ハーフピッチとよぶ）をＦとする。隣接する２つのメモリセルＭＣが、素子分離領域を共有するので、隣接するメモリセル間の素子分離領域の寸法は、１つのメモリセルあたり０．５Ｆとする。また、ｙ方向におけるバイポーラトランジスタ形成領域の寸法は、例えば、２Ｆである。つまり、１つのバイポーラトランジスタにおいて、ｙ方向におけるエミッタ層の寸法とベース層の寸法の和は、２Ｆになっている。ｘ方向におけるバイポーラトランジスタ形成領域の寸法は、例えば、Ｆである。
【０２１３】
この場合、プレーナー型のバイポーラトランジスタ２，３を含むメモリセルＭＣにおいて、１つのメモリセルのセルサイズは、１２Ｆ２となる。
【０２１４】
＜製造方法＞
図１５及び図１６を参照して、本実施形態の抵抗変化型メモリの第１の製造方法について説明する。第１の製造方法において、プレーナー構造のバイポーラトランジスタがメモリセルに用いられた抵抗変化型メモリの製造方法が、述べられる。
【０２１５】
図１５及び図１６は、メモリセルアレイのｙ方向に沿う断面の製造工程が、それぞれ示されている。
【０２１６】
図１５の（ａ）に示されるように、ｐ型半導体基板５０内に、ｎ型ウェル領域２７及びｐウェル領域３７が形成される。ｐ型半導体基板５０内に、トレンチが形成される。形成されたトレンチ内に、素子分離絶縁膜５１が埋め込まれる。素子分離絶縁膜５１のｙ方向の寸法は、例えば、Ｆ（ハーフピッチ）である。
【０２１７】
ｎウェル領域２７のうちＮＰＮ型バイポーラトランジスタ形成領域内の部分は、ＮＰＮ型バイポーラトランジスタのコレクタ層として用いられる。ｎウェル領域２７は電源線ＳＬ１としても用いられる。ｐウェル領域３７のうちＰＮＰ型バイポーラトランジスタ形成領域内の部分は、ＰＮＰ型バイポーラトランジスタのコレクタとして用いられる。また、ｐウェル領域３７は、グランド線としても用いられる。
【０２１８】
半導体基板５０上面に、レジストが塗布される。そして、フォトリソグラフィ技術によってレジストがパターニングされ、開口部を有するレジストマスク９０が、形成される。レジストマスク９０の開口部は、ＰＮＰ型バイポーラトランジスタ形成領域上に、形成される。開口部が形成された後、イオン注入によって、ｐ型ウェル領域３２１，３２２内に、ｎ型不純物層３３１，３３２が形成される。ｎ型不純物層３３１，３３２は、ＰＮＰ型バイポーラトランジスタのベース層として用いられる。
【０２１９】
例えば、図１５の（ａ）に示されるように、ｙ方向に隣接する２つのメモリセルＭＣ間において、ＰＮＰ型バイポーラトランジスタ形成領域が素子分離絶縁膜を挟んで隣接していることが、プロセス的な観点から好ましい。また、ＮＰＮ型バイポーラトランジスタ形成領域も、素子分離絶縁膜を挟んで隣接していることが好ましい。
【０２２０】
この後、レジストマスク９０が剥離される。
【０２２１】
図１５の（ｂ）に示されるように、フォトリソグラフィ技術を用いて、半導体基板５０上に、レジストマスク９１が形成される。ＮＰＮ型バイポーラトランジスタ形成領域（ｎウェル領域）が露出するように、レジストマスク９１には、開口部が形成される。レジストマスク９１は、ＰＮＰ型バイポーラトランジスタ形成領域の表面を覆っている。
【０２２２】
イオン注入によって、ＮＰＮ型バイポーラトランジスタ形成領域のｎウェル領域２２内に、ｐ型不純物層２３１，２３２が形成される。ｐ型不純物層２３１，２３２は、ＮＰＮ型バイポーラトランジスタのベース層として用いられる。
【０２２３】
ｐ型不純物層２３１，２３２が形成された後、レジストマスク９１は、剥離される。
【０２２４】
図１６の（ａ）に示されるように、半導体基板５０上に、レジストマスク９２が形成される。ＰＮＰ型バイポーラトランジスタ形成領域内においてエミッタが形成される領域（ｎ型不純物層３３１，３３２）の表面の一部分が露出するように、レジストマスク９２に開口部が形成されている。
【０２２５】
そして、イオン注入によって、ＰＮＰ型バイポーラトランジスタのエミッタとしてのｐ型不純物層３１１，３１２が、ｎ型不純物層３３１，３３２内に形成される。これによって、ＰＮＰ型バイポーラトランジスタが、半導体基板５０内に形成される。
【０２２６】
ｐ型不純物層３１１，３１２が形成された後、レジストマスク９２が剥離される。
【０２２７】
この後、同様の手法で、レジストマスクが半導体基板５０上に形成される。ＮＰＮ型バイポーラトランジスタ形成領域内においてエミッタが形成される領域（ｐ型不純物層２３１，２３２）の表面が露出するように、そのレジストマスクに開口部が形成されている。そして、レジストマスクをマスクとして、イオン注入が実行される。
【０２２８】
すると、図１６の（ｂ）に示されるように、ＮＰＮ型バイポーラトランジスタのエミッタとしてのｎ型不純物層２１１，２１２が、ｐ型不純物層２３１，２３２内に形成される。これによって、ＮＰＮ型バイポーラトランジスタが、半導体基板５０内に形成される。エミッタ層のｙ方向の寸法３１１，３１２，２１１，２１２は、例えば、Ｆである。
【０２２９】
この後、半導体基板５０の表面上に、例えば、ＣＶＤ（Chemical Vapor Deposition）法を用いて、例えば、ポリシリコンが堆積される。そして、フォトリソグラフィ技術及びＲＩＥ（Reactive Ion Etching）法を用いて、ポリシリコンが、例えば、ｘ方向に延在するように加工される。これによって、ＮＰＮ型／ＰＮＰ型バイポーラトランジスタのベース層２３１，２３２，３３１，３３２上に、ワード線としての配線２９１，２９２，３９１，３９２が形成される。
【０２３０】
尚、配線２９１，２９２，３９１，３９２は、金属を用いて形成されてもよい。この場合、金属は、スパッタ法を用いて、半導体基板５０上に堆積される。
配線２９１，２９２，３９１，３９２とエミッタ層２１１，２１２，３１１，３１２との接触を防止するために、配線２９１，２９２，３９１，３９２のｙ方向の寸法は、ベース層２３１，２３２，３３１，３３２の上面の寸法以下であることが好ましい。それゆえ、配線２９１，２９２，３９１，３９２は、スリミング技術や側壁転写加工技術を用いて形成されることが好ましい。
【０２３１】
配線２９１，２９２，３９１，３９２が形成された後、半導体基板５０上に、例えば、ＣＶＤ法によって、絶縁膜（例えば、窒化シリコン）が堆積される。その絶縁膜に対して、異方性エッチングによるエッチバックが施される。すると、側壁絶縁膜５９が、配線２９１，２９２，３９１，３９２の上面上及び側面上に、選択的に残存する。
【０２３２】
この後、図１３及び図１４に示されるように、第１の層間絶縁膜５２ が、ＣＶＤ法によって、配線２９１，２９２，３９１，３９２上及び半導体基板５０上に堆積される。
【０２３３】
エミッタとしてのｎ＋型／ｐ＋型不純物層２１１，２１２，３１１，３１２表面が露出するように、層間絶縁膜５２内にコンタクトホールが形成される。コンタクトホール内に、コンタクトプラグ６１Ａ，６１Ｂが埋め込まれる。
【０２３４】
導電膜が、例えば、スパッタ法によって、層間絶縁膜５２上及びコンタクトプラグ６１Ａ，６１Ｂ上に堆積される。各メモリセルにおける２つのバイポーラトランジスタのエミッタ層が互いに接続されるように、導電膜が加工される。これによって、ＮＰＮ型バイポーラトランジスタのｎ＋型エミッタ層２１１，２１２とＰＮＰ型バイポーラトランジスタのｐ＋型エミッタ３１１，３１２とを接続する中間配線６３が形成される。
【０２３５】
抵抗変化型メモリ素子１１，１２の構成部材が、中間配線６３上に、順次堆積される。例えば、抵抗変化型メモリ素子１１，１２がＭＴＪ素子である場合、中間配線６３上に、下部電極、第１の磁性層、トンネルバリア層、第２の磁性層及び上部電極が、例えば、スパッタ法によって、順次堆積される。ＭＴＪ素子に用いられる材料や回路構成に応じて、第１及び第２の磁性層のうち、一方が、参照層となり、他方が記録層となる。
【０２３６】
そして、ＭＴＪ素子１１，１２を覆うように、第２の層間絶縁膜５３が、第１の層間絶縁膜５２上に、堆積される。ＭＴＪ素子１１，１２の上部電極が露出するように、層間絶縁膜５３内にコンタクトホールが形成され、そのコンタクトホール内に、ビアプラグ６４が埋め込まれる。
【０２３７】
そして、第２の層間絶縁膜５３上に、例えば、スパッタ法によって、金属膜が堆積される。金属膜は所定の形状に加工され、ｙ方向に延在するビット線ＢＬが形成される。
【０２３８】
以上の工程によって、本実施形態の抵抗変化型メモリが形成される。
【０２３９】
プレーナー構造のバイポーラトランジスタがメモリセルに用いられた場合、比較的容易なプロセスで、メモリセルアレイを形成でき、抵抗変化型メモリの製造コストを低減できる。
【０２４０】
以上のように、本実施形態の抵抗変化型メモリの第１の製造方法によれば、特性が向上した抵抗変化型メモリを提供できる。
【０２４１】
（ｃ−２） 構造例２
＜構造＞
図１７乃至図１９を用いて、本実施形態の抵抗変化型メモリ（ＭＲＡＭ）のメモリセルアレイの構造例２について、説明する。
【０２４２】
図１７は、メモリセルアレイの平面構造（レイアウト）を示す平面図である。図１８は、図１７のＸＶＩＩＩ−ＸＶＩＩＩ線に沿う断面を示す断面図である。図１９の（ａ）は、図１７のＸＩＸａ−ＸＩＸａ線に沿う断面を示す断面図であり、図１９の（ｂ）は、図１７のＸＩＸｂ−ＸＩＸｂ線に沿う断面図を示す断面図である。
【０２４３】
図１７乃至図１９に示されるメモリセルアレイは、ラテラル構造のバイポーラトランジスタを用いたメモリセルを含んでいる。
【０２４４】
尚、図１７乃至図１９のメモリセルアレイ内の１つのメモリセルの構造は、図７を用いて説明した構造と実質的に同じである。それゆえ、メモリセルの構造の詳細な説明は、必要に応じて行う。
【０２４５】
ラテラル構造のバイポーラトランジスタを用いたメモリセルは、ウェル領域を経由して電流をＭＴＪ素子に供給する構造ではないので、ｙ方向に隣接するメモリセル間に素子分離領域を設けずとも良くなる。それゆえ、メモリセルのサイズを縮小できる。ラテラル構造のバイポーラトランジスタを用いたメモリセルからなるメモリセルアレイは、真性半導体のＳＯＩ層５７をバイポーラトランジスタ形成領域とすることによって、ｙ方向に隣接する不純物層間の電気的分離を図り、メモリセル間のリーク電流を低減する。
【０２４６】
ｙ方向に配列されたメモリセルは、共通のアクティブ領域ＡＡ内に設けられる。それゆえ、アクティブ領域ＡＡは、ｙ方向に連続している。
【０２４７】
図１９の（ａ）及び（ｂ）に示されるように、ｘ方向に隣接する２つのアクティブ領域ＡＡは、素子分離絶縁膜５１によって電気的に分離されている。素子分離絶縁膜５１は、ｘ方向に隣接する２つのアクティブ領域ＡＡ間で、ｙ方向に延在している。メモリセルアレイ内において、１つのアクティブ領域ＡＡが、ｘ方向において２つの素子分離領域に挟まれたレイアウトになっている。アクティブ領域ＡＡをラインパターンとし、素子分離領域をスペースパターンとすると、メモリセルアレイの基板のレイアウトは、ラインアンドスペースのレイアウトになる。ｘ方向におけるアクティブ領域ＡＡの寸法は、例えば、Ｆであり、ｘ方向における素子分離領域の寸法は、例えば、Ｆである。
【０２４８】
コレクタ層２２１，２２２，３２１２及びベース層２３１，２３２，３３１，３３２は、それぞれ、Ｆの寸法を有する。
【０２４９】
シリサイド層６９は、コレクタ層２２１，２２２，３２１２上及びエミッタ層２１１，２１２，３１１，３１２上に、設けられる。シリサイド層６９上には、コンタクトプラグ６５Ａ，６５Ｂ，６５Ｃがそれぞれ設けられている。シリサイド層６９及びコンタクトプラグ６５Ａ，６５Ｂ，６５Ｃ及びを介して、コレクタ層２２１，２２２，３２１２及びエミッタ層２１１，２１２，３１１，３１２が、電源線ＳＬ１及びグランド線ＳＬ２にそれぞれ接続される。
【０２５０】
ｎ型コレクタ層２２１，２２２上方の配線は、電源線ＳＬ１である。ｐ型コレクタ層３２１２上方の配線は、グランド線ＳＬ２である。コレクタ層２２１，２２２，３２１２、コンタクトプラグ６５Ａ，６５Ｂ，６５Ｃ及び配線ＳＬ１，ＳＬ２は、ｙ方向に隣接するメモリセル間で共有される。コンタクトプラグ６５Ａ，６５Ｂ，６５Ｃは、ｙ方向に隣接する側壁絶縁膜５９間に配置されている。
【０２５１】
ＭＴＪ素子１１，１２が、エミッタ層２１１，２１２，３１１，３１２上方に設けられる。上述のように、エミッタ層２１１，２１２，３１１，３１２は、ｎ＋型及びｐ＋型の２つの不純物層がハーフピッチＦの寸法内に収まるように、ＳＯＩ層５７内に形成されている。
【０２５２】
尚、上述のように、ｎ＋型エミッタ層２１１，２１２，とｐ＋型エミッタ層３１１，３１２との間に、真性半導体層が介在していてもよい。
【０２５３】
ラテラル構造のバイポーラトランジスタを用いたメモリセルアレイにおいて、上述のように、ｙ方向に隣接するメモリセル間でコレクタ層を共有でき、ｙ方向に隣接するメモリセル間の素子分離領域を削減できる。また、本実施形態のラテラル構造のバイポーラトランジスタにおいて、２つのエミッタ層をハーフピッチ（Ｆ）内に形成できる。
【０２５４】
それゆえ、構成例２のメモリセルは、構成例１に比較して、メモリセルのセルサイズを縮小できる。構成例２のメモリセルのセルサイズは、例えば、８Ｆ２である。
【０２５５】
＜製造方法＞
図２０乃至図２２を参照して、本実施形態の抵抗変化型メモリの第２の製造方法について説明する。第２の製造方法において、ラテラル構造のバイポーラトランジスタがメモリセルに用いられた抵抗変化型メモリの製造方法が、述べられる。
【０２５６】
図２０乃至図２２は、メモリセルアレイのｙ方向に沿う断面の製造工程が、それぞれ示されている。
【０２５７】
図２０の（ａ）に示されるように、ＳＯＩ基板５４上のＳＯＩ層（例えば、真性半導体層）５７上に、レジストマスク９５が形成される。
イオン注入法によって、ＳＯＩ層５７に、例えば、ｐ型不純物層２３１，２３１２，２３２が形成される。これによって、ＮＰＮ型バイポーラトランジスタのベース層、及び、ＰＮＰ型バイポーラトランジスタのコレクタ層が形成される。ｐ型不純物層２３１，２３１２，２３２は、ｙ方向においてＦ（ハーフピッチ）の寸法を有する。
【０２５８】
レジストマスク９５が剥離された後、図２０の（ｂ）に示されるように、新たなレジストマスク９６が形成される。レジストマスク９６には、開口部が形成され、ＮＰＮ型バイポーラトランジスタのコレクタ層が形成される領域、及び、ＰＮＰ型バイポーラトランジスタのベース層が形成される領域が、露出する。レジストマスク９６は、ｐ型不純物層２３１，２３１２，２３２の上面及びエミッタ層が形成される領域の上面を覆っている。
【０２５９】
イオン注入によって、ｎ型不純物層２２１，２２２，３３１，３３２が、ＳＯＩ層５７内に形成される。ｎ型不純物層２２１，２２２，３３１，３３２は、ｙ方向において、Ｆの寸法を有する。
【０２６０】
尚、図２０の（ａ）及び（ｂ）に示される工程とは反対に、ｎ型不純物層２２１，２２２，３３１，３３２が形成されてから、ｐ型不純物層２３１，２３２，３２１２が形成されてもよい。
【０２６１】
図２０の（ｃ）に示されるように、導電層（例えば、ポリシリコン層）が、ＣＶＤ法によって、ＳＯＩ層５７上に堆積される。導電層は、例えば、バイポーラトランジスタのエミッタ層を形成する前に、堆積される。
【０２６２】
導電層は、フォトリソグラフィ技術及びＲＩＥ法を用いて、所定の形状に加工される。これによって、配線（ワード線）２９１，２９２，３９１，３９２が、ベース層としてのｐ型／ｎ型不純物層２３１，２３２，３３１，３３２上に、形成される。
【０２６３】
配線２９１，２９２，３９１，３９２及びＳＯＩ層５７を覆うように、絶縁膜（例えば、窒化シリコン）が堆積され、その絶縁膜がエッチバックされる。これによって、配線２９１，２９２，３９１，３９２の側面上及び上面上に、側壁絶縁膜５９が形成される。一方、ＳＯＩ層５７の上面から、絶縁膜は除去され、ＳＯＩ層５７の上面が露出する。
【０２６４】
この場合、バイポーラトランジスタのエミッタ層が形成される前に、各バイポーラトランジスタのベース層２３１，２３２，３３１，３３２上に、配線（ワード線）が形成される。
【０２６５】
図２１の（ａ）に示されるように、ＳＯＩ層５７及び配線２９１，２９２，３９１，３９２が覆われるように、レジストマスク９７が、形成される。例えば、レジストマスク９７は、膜厚ｈを有する。エミッタ層が形成される領域が露出するように、レジストマスク９７内に開口部が形成される。
【０２６６】
図２１の（ａ）に示されるように、例えば、イオン注入によって、エミッタ層としてのｐ型不純物層３１１が、ｎ型不純物層（ベース層）３３１に隣接するように、ＳＯＩ層５７内に形成される。
【０２６７】
ここで、イオンの入射方向が規範表面に対して斜め方向に設定されたイオン注入が実行される。イオンの入射角（イオン入射角とよぶ）θｉは、基板表面の垂直方向に対して斜め方向になっている。イオン入射角θｉは、基板表面に対して垂直方向とイオンの入射方向によって設定される。
【０２６８】
このように、斜め方向からのイオン注入によって、イオンの入射方向に対してレジストマスク９７及び配線２９１の影になるＳＯＩ層５７の内部には、イオンが添加されない。それゆえ、開口部によって露出した領域において、レジストマスク９７の膜厚（高さ）とイオン入射角θｉとに応じた寸法で、イオンの入射方向の直線上に、エミッタ相としてのｐ型不純物層３１１が形成される。
【０２６９】
図２１の（ｂ）に示されるように、イオンの入射方向が反対方向に設定されて、斜め方向からのイオン注入が実行される。図２１の（ａ）の工程において形成されたエミッタ層（ｐ型不純物層）３１１がイオンの入射方向に対してレジストマスク９７及び配線３９１の影に隠れるように、イオンの入射角θｉが設定される。これによって、ＮＰＮ型バイポーラトランジスタのベース層２３１とＰＮＰ型バイポーラトランジスタのエミッタ層３１１との間に、ｎ型不純物層２１１が形成される。
【０２７０】
図２１の（ａ）及び（ｂ）に示されるように、レジストマスク９７（又は配線２９１，３９１）の高さｈとイオン入射角θｉが適宜設定されることによって、所定の寸法（ハーフピッチ）Ｆ内に、２つの不純物層２１１，３１１が形成される。つまり、Ｆ／２の寸法の不純物層２１１，３１１をＳＯＩ層５７内にそれぞれ形成できる。
【０２７１】
上述のように、隣接するメモリセルは、鏡像関係を有するようにレイアウトされるので、図２２の（ａ）に示されるように、メモリセルのレイアウトに応じて、アクティブ領域の延在方向に対するｎ型エミッタ層及びｐ型エミッタ層の配列がメモリセルごとに互いに反対になっている領域がある。それゆえ、ｐ型イオンの入射方向とｎ型イオンの入射方向とが、図２１の（ａ）及び（ｂ）とそれぞれ反対の方向になるように、斜め方向からのイオン注入が実行される。これによって、図２２の（ａ）に示されるように、図２１の（ａ）及び（ｂ）に示される工程で形成された不純物層と同様に、ハーフピッチ内に、２つの不純物層２１２，３１２が形成される。
【０２７２】
ここで、エミッタ層２１１，３１１，２１２，３１２が、ベース層２３１，２３２，３３１，３３２に対してオーバーラップするようにイオン注入されることによって、基板表面に対して平行方向におけるベース層２３１，２３２，３３１，３３２の寸法を、ハーフピッチより小さくできる。ベース層２３１，２３２，３３１，３３２の寸法が小さくなることによって、バイポーラトランジスタの動作特性が向上する。
【０２７３】
ｎ＋型不純物層２１１，２１２とｐ＋型不純物層３１１，３１２との間に、真性半導体層（ＳＯＩ層５７）が残存していてもよい。
【０２７４】
尚、エミッタ層２１１，３１１，２１２，３１２が斜め方向のイオン注入と所定の膜厚のレジストマスクによって形成されてから、配線２９１，２９２，３９１，３９２が形成されてもよい。
【０２７５】
エミッタ層２１１，３１１，２１２，３１２が形成された後、レジストマスクが除去される。
【０２７６】
図２２の（ｂ）に示されるように、露出したＳＯＩ層５７上に、シリサイド層６９が形成される。例えば、配線２９１，２９２，３９１，３９２の側面に形成された側壁絶縁膜５９は、シリサイド層によって不純物層同士が短絡するのを防止する。
【０２７７】
この後、層間絶縁膜５２が、例えば、ＣＶＤ法によって、ＳＯＩ基板５０上に堆積される。そして、第１の製造方法と同様の工程によって、コンタクトプラグ６５Ａ，６５Ｂ，６５Ｃ、抵抗変化型メモリ素子１１，１２及び配線６３，ＳＬ１，ＳＬ２，ＢＬが、順次形成される。コンタクトプラグ６５Ａは、２つのエミッタ層２１１，３１１，２１２，３１２をまたがるように、シリサイド層６９上に形成される。
【０２７８】
これによって、図１８及び図１９に示されるように、本実施形態の抵抗変化型メモリが作製される。このように、ラテラル構造のバイポーラトランジスタがメモリセルに用いられた場合であっても、バイポーラトランジスタの構成部材をイオン注入によって形成できる。
【０２７９】
ラテラル構造のバイポーラトランジスタがメモリセルに用いられた場合、プレーナー構造のバイポーラトランジスタが用いられた場合に比較して、セルサイズの小さいメモリセルトランジスタを含む抵抗変化型メモリを提供できる。
【０２８０】
以上のように、本実施形態の抵抗変化型メモリの第２の製造方法によれば、特性が向上した抵抗変化型メモリを提供できる。
【０２８１】
（３） 変形例
上述の抵抗変化型メモリにおいて、ＭＲＡＭ（磁気メモリ）が例示され、磁気抵抗効果素子が、メモリセル内の抵抗変化型メモリ素子１として用いられている。
【０２８２】
但し、本実施形態の抵抗変化型メモリは、可変抵抗素子をメモリ素子に用いたメモリ（例えば、ＲｅＲＡＭ）や相変化素子をメモリ素子に用いた相変化メモリ（例えば、ＰＣＲＡＭ）でもよい。
【０２８３】
ＲｅＲＡＭに用いられる抵抗変化型メモリ素子（可変抵抗素子）１の基本構造を示している。
【０２８４】
図２３に示されるように、メモリ素子としての可変抵抗素子１は、２つの電極１３Ａ，１３Ｂと、電極１３Ａ，１３Ｂ間に挟まれた抵抗変化膜１４とを含んでいる。
【０２８５】
抵抗変化膜１４は、電圧又は電流が与えられることによって、その膜の抵抗値が変化する性質（特性）を有する。例えば、抵抗変化膜１４は、遷移金属酸化膜やペロブスカイト型金属酸化物からなる。
【０２８６】
例えば、遷移金属酸化膜として、ＮｉＯｘ、ＴｉＯｘ、ＣｕｘＯなど（例えば、１≦ｘ≦２）が例示され、ペロブスカイト型金属酸化物としては、ＰＣＭＯ（Ｐｒ０．７Ｃａ０．３ＭｎＯ３）、Ｎｂ添加ＳｒＴｉ（Ｚｒ）Ｏ３、Ｃｒ添加ＳｒＴｉ（Ｚｒ）Ｏ３などが例示される。
【０２８７】
抵抗変化膜１４の抵抗値が変化する性質は、例えば、抵抗変化膜１４と電極１３Ａ，１３Ｂとの組み合わせによって、発現したり、或いは、安定に得られたりする。それゆえ、抵抗変化膜１４の材料に応じて、電極１３Ａ，１３Ｂの材料が適宜選択されることが好ましい。電極１３Ａ，１３Ｂは、メモリ素子１の端子として用いられる。
【０２８８】
抵抗変化型メモリ素子１は、バイポーラ型とよばれる動作モード、或いは、ユニポーラ型とよばれる動作モードによって、その抵抗状態が変化する。
【０２８９】
バイポーラ型の抵抗変化型メモリ素子は、端子間に印加される電圧の極性に応じて、その抵抗変化型メモリ素子の抵抗状態が変化する。ユニポーラ型の抵抗変化型メモリ素子は、端子間に印加されるプログラム電圧の大きさに応じて、その抵抗変化型メモリ素子の抵抗状態が変化する。
【０２９０】
例えば、バイポーラ型の抵抗変化型メモリ素子は、抵抗変化膜１４内のイオンの移動（濃度プロファイルの変化）によって抵抗値が変化する。例えば、ユニポーラ型の抵抗変化型メモリ素子は、抵抗変化膜１４内の微細な電流経路（フィラメント）の生成又は消失（部分的な消失を含む）によって抵抗値が変化する。
【０２９１】
抵抗変化型メモリ素子が、ユニポーラ型であるかバイポーラ型であるかは、主として、抵抗変化膜１４の材料に依存する。
【０２９２】
バイポーラ型及びユニポーラ型の抵抗変化型メモリ素子のいずれであっても、所定のプログラム電圧（又は電流）が端子間に印加されることによって、抵抗変化型メモリ素子（可変抵抗素子）の抵抗状態は、高抵抗状態から低抵抗状態、又は、低抵抗状態から高抵抗状態に、可逆的に変化される。そして、抵抗変化型メモリ素子の変化した抵抗状態は、所定のプログラム電圧が印加されるまで、実質的に不揮発である。
【０２９３】
抵抗変化型メモリ素子１が、バイポーラ型の抵抗変化型メモリ素子である場合、素子の抵抗状態を低抵抗状態（プログラム状態、“０”データ書き込み）にする場合と高抵抗状態（消去状態、“１”データ書き込み）にする場合とで、電極１３Ａ，１３Ｂに印加される電圧の極性は反対である。
【０２９４】
バイポーラ型の抵抗変化型メモリ素子において、メモリ素子１の電極１３Ａが高電位側に設定され、メモリ素子１の電極１３Ｂが低電位側に設定された場合、電極１３Ａから電極１３Ｂへ向かう方向にバイアスが印加される。例えば、抵抗変化型メモリ素子１の抵抗状態は、高抵抗状態から低抵抗状態に変化する。この一方で、メモリ素子１の電極１３Ｂが高電位側に設定され、メモリ素子１の電極１３Ａが低電位側に設定された場合、電極１３Ｂから電極１３Ａへ向かう方向にバイアスが印加される。この場合、電極１３Ａが高電位側に設定された場合とは反対に、抵抗変化型メモリ素子１の抵抗状態は、低抵抗状態から高抵抗状態に変化する。
【０２９５】
このように、バイポーラ型の抵抗変化型メモリ素子（可変抵抗素子）では、変化させる抵抗状態に応じて、電圧（電流又は電界）の極性が反対になる。
【０２９６】
尚、バイポーラ型の抵抗変化型メモリ素子であっても、その抵抗状態を変化させるのに必要なしきい値（電圧値、電流値）が存在するのは、もちろんである。
【０２９７】
抵抗変化型メモリ素子１がユニポーラ型のメモリ素子である場合、素子の抵抗状態を低抵抗状態（プログラム状態、“０”データ書き込み）にする場合と高抵抗状態（消去状態、“１”データ書き込み）にする場合とで、電極１３Ａ，１３Ｂに印加される電圧の大きさ（電圧値）、或いは、電圧のパルス幅、或いは、電圧値とパルス幅の両方が、異なる。ユニポーラ型の抵抗変化型メモリ素子では、端子に印加される電圧の極性は同じである。即ち、データ書き込み時（抵抗状態の変化時）、抵抗変化型メモリ素子の端子（電極）のうち、一方がカソード、他方がアノードとして、設定される。
【０２９８】
また、抵抗変化型メモリ素子１は、相変化素子でもよい。相変化素子は、抵抗変化膜１４の結晶構造が、与えられた電流／電圧に起因する熱によって結晶相と非晶質相との間で変化する。この結果として、メモリ素子としての相変化素子の抵抗値が変化する。相変化素子の抵抗変化膜１４は、例えば、Ｇｅ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｔｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｎ−Ｔｅなどのカルコゲン化合物を用いて、形成される。メモリ素子１としての相変化素子において、抵抗変化膜１４と電極１３Ａ，１３Ｂとの間にヒータ層が設けられることが、消費電力の観点から好ましい。
【０２９９】
可変抵抗素子又は相変化素子を用いた抵抗変化型メモリ素子において、抵抗変化型メモリ素子の抵抗状態を高い状態から低い状態に変化させる動作は、セット動作とよばれる。抵抗変化型メモリ素子の抵抗状態を低い状態から高い状態にする変化させる動作は、リセット動作とよばれる。
【０３００】
バイポーラ型の可変抵抗素子は、セット及びリセット動作において、極性が異なる電圧が用いられるので、ＭＴＪ素子と同様に、双方向に電流を供給することが好ましい。
【０３０１】
それゆえ、例えば、本実施形態の抵抗変化型メモリにおいて、バイポーラ型の可変抵抗素子がメモリ素子として用いられることが好ましい。
【０３０２】
以上のように、本実施形態の抵抗変化型メモリは、抵抗変化型メモリ素子がＭＴＪ素子以外の素子であっても適用できる。
【０３０３】
［その他］
本実施形態の抵抗変化型メモリによれば、メモリの動作特性を向上できる。
【０３０４】
本実施形態において、本実施形態のメモリセルを用いたメモリセルアレイは、上述の例に限定されず、メモリセル間の接続関係又はメモリセルのレイアウトを適宜変更して、上述の例と回路構成及びレイアウトの異なるメモリセルアレイを形成してもよい。
【０３０５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０３０６】
１：抵抗変化型メモリ素子、２，３：バイポーラトランジスタ、２１，３１：エミッタ、２２，３２：コレクタ、２３，３３：ベース、ＢＬ：ビット線、ＷＬ：ワード線。
【技術分野】
【０００１】
本発明の実施形態は、抵抗変化型メモリに関する。
【背景技術】
【０００２】
近年、ＭＲＡＭ（Magnetoresistive RAM）、ＲｅＲＡＭ（Resistive RAM）、或いは、ＰＣＲＡＭ（Phase Change RAM）などのような、メモリ素子の特性変化と記憶するデータとを対応づけた抵抗変化型メモリが、新たなメモリデバイスとして注目を集めている。
【０００３】
抵抗変化型メモリのメモリセルは、例えば、抵抗変化型メモリ素子と選択スイッチとしての電界効果トランジスタとを含んでいる。
【０００４】
記憶密度の増大のため、メモリセルの微細化が推進され、メモリ素子及び電界効果トランジスタのサイズが、縮小されている。しかし、電界効果トランジスタのサイズの縮小に起因して、電界効果トランジスタの特性劣化が生じる可能性がある。その結果として、抵抗変化型メモリの特性が劣化する可能性がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−２４４１２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
抵抗変化型メモリの特性向上を図る。
【課題を解決するための手段】
【０００７】
本実施形態の抵抗変化型メモリは、第１方向に延在するビット線と、第２方向に延在するワード線と、第１エミッタと、第１ベースと、第１コレクタとを有する、第１駆動型の第１バイポーラトランジスタと、第２エミッタと、第２ベースと、第２コレクタとを有する、前記第１駆動型と異なる第２駆動型の第２バイポーラトランジスタと、第１及び第２端子を有する抵抗変化型メモリ素子と、を具備し、前記第１端子は、前記第１及び第２エミッタに接続され、前記第２端子は、前記ビット線に接続され、前記第１及び第２ベースは、前記ワード線に接続される。
【図面の簡単な説明】
【０００８】
【図１】実施形態の抵抗変化型メモリのメモリセルの構成を示す等価回路図。
【図２】実施形態の抵抗変化型メモリのメモリセルの動作を説明するための図。
【図３】実施形態の抵抗変化型メモリのメモリセルの動作を説明するための図。
【図４】実施形態の抵抗変化型メモリのメモリセルの動作を説明するための図。
【図５】実施形態の抵抗変化型メモリのメモリセルの動作を説明するための図。
【図６】実施形態の抵抗変化型メモリのメモリセルの構造例を示す図。
【図７】実施形態の抵抗変化型メモリのメモリセルの構造例を示す図。
【図８】実施形態の抵抗変化型メモリのメモリセルアレイの構成を示す等価回路図。
【図９】実施形態の抵抗変化型メモリの動作を説明するための図。
【図１０】実施形態の抵抗変化型メモリの動作を説明するための図。
【図１１】実施形態の抵抗変化型メモリの動作を説明するための図。
【図１２】実施形態の抵抗変化型メモリのメモリセルアレイの構造例を示す図。
【図１３】実施形態の抵抗変化型メモリのメモリセルアレイの構造例を示す図。
【図１４】実施形態の抵抗変化型メモリのメモリセルアレイの構造例を示す図。
【図１５】実施形態の抵抗変化型メモリの製造方法の一工程を示す図。
【図１６】実施形態の抵抗変化型メモリの製造方法の一工程を示す図。
【図１７】実施形態の抵抗変化型メモリのメモリセルアレイの構造例を示す図。
【図１８】実施形態の抵抗変化型メモリのメモリセルアレイの構造例を示す図。
【図１９】実施形態の抵抗変化型メモリのメモリセルアレイの構造例を示す図。
【図２０】実施形態の抵抗変化型メモリの製造方法の一工程を示す図。
【図２１】実施形態の抵抗変化型メモリの製造方法の一工程を示す図。
【図２２】実施形態の抵抗変化型メモリの製造方法の一工程を示す図。
【図２３】実施形態の抵抗変化型メモリの変形例を示す図。
【発明を実施するための形態】
【０００９】
［実施形態］
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。
【００１０】
（１） 基本例
図１乃至図７を参照して、本実施形態の抵抗変化型メモリの基本例として、抵抗変化型メモリのメモリセルについて、説明する。
【００１１】
（ａ） 回路構成
図１を用いて、本実施形態の抵抗変化型メモリのメモリセルの回路構成について、説明する。
【００１２】
図１の（ａ）は、本実施形態の抵抗変化型メモリのメモリセルＭＣの等価回路図を示している。
【００１３】
図１の（ａ）に示されるように、本実施形態の抵抗変化型メモリのメモリセルＭＣは、１つの抵抗変化型メモリ素子１と２つのバイポーラトランジスタ（ＢＪＴ：Bipolar Junction Transistor）とを含んでいる。
【００１４】
本実施形態において、抵抗変化型メモリとして、ＭＲＡＭ（Magnetoresistive RAM）を例示する。
【００１５】
ＭＲＡＭにおいて、抵抗変化型メモリ素子１は、例えば、磁気抵抗効果素子である。
【００１６】
図１の（ｂ）及び（ｃ）は、磁気抵抗効果素子の構造を示している。メモリ素子１に用いられる磁気抵抗効果素子は、ＭＴＪ（Magnetic Tunnel Junction）素子である。
【００１７】
ＭＴＪ素子１は、磁化の向きが不変な（固定された）第１の磁性層１０Ａと、磁化の向きが可変な第２の磁性層１２Ａと、２つの磁性層１０Ａ,１２Ａの間の非磁性層１１Ａとを有する。２つの磁性層１０Ａ，１２Ａと非磁性層１１Ａは、磁気トンネル接合を形成している。この磁気トンネル接合は、２つの電極１８，１９間に設けられている。
【００１８】
本実施形態において、磁化の向きが不変な磁性層１０Ａのことを参照層１０Ａとよび、磁化の向きが可変な磁性層１２Ａのことを記録層１２Ａとよぶ。参照層１０Ａは、磁化不変層や固定層ともよばれ、記録層１２Ａは、磁化自由層、自由層ともよばれる。
【００１９】
図１の（ｂ）は、面内磁化型のＭＴＪ素子１を示している。図１の（ｃ）は、垂直磁化型のＭＴＪ素子１を示している。面内磁化型のＭＴＪ素子１は、磁性層１０Ａ，１２Ａの磁化の向きが膜面に対して平行方向になっている。
【００２０】
記録層１２Ａの磁化の向きは、スピン注入磁化反転方式によって、変化される。すなわち、記録層１２Ａの磁化の向きは、素子１を流れる電流ＩＷ−ＡＰ，ＩＷ−Ｐが含むスピン偏極した電子が、記録層１２Ａの磁化（スピン）に作用することによって、変化する。
【００２１】
「参照層１０Ａの磁化の向きが不変である」或いは「参照層１０Ａの磁化の向きが固定されている」とは、記録層１２Ａの磁化方向を反転させるために使用される磁化反転電流（反転しきい値電流）を、参照層１０Ａに流した場合に、参照層１０Ａの磁化の向きが変化しないことを意味する。したがって、ＭＴＪ素子１には、反転しきい値電流の大きな磁性層が参照層１０Ａとして用い、参照層１０Ａよりも反転しきい値電流の小さい磁性層が記録層１２Ａとして用いられる。これによって、磁化の向きが可変の記録層１２Ａと磁化の向きが不変の参照層１０Ａとを含むＭＴＪ素子１が形成される。
【００２２】
記録層１２Ａの磁化の向きと参照層１０Ａの磁化の向きとを、スピン注入磁化反転方式によって反平行状態から平行状態にする場合、つまり、記録層１２Ａの磁化の向きを参照層１０Ａの磁化の向きと同じにする場合、記録層１２Ａから参照層１０Ａに向かって流れる電流ＩＷ−Ｐが、ＭＴＪ素子１に供給される。この場合、電子は、トンネルバリア層１１Ａを経由して、参照層１０Ａから記録層１２Ａに向かって移動する。参照層１０Ａ及びトンネルバリア層１１Ａを通過した電子のうち、マジョリティーな電子（スピン偏極した電子）は、参照層１０Ａの磁化（スピン）の向きと同じ向きを有している。このスピン偏極した電子のスピン角運動量（スピントルク）が、記録層１０Ａの磁化に印加され、記録層１２Ａの磁化の向きが反転する。２つの磁性層１０Ａ，１２Ａの磁化配列が平行配列であるとき、ＭＴＪ素子１の抵抗値は最も小さくなる。例えば、磁化配列が平行配列のＭＴＪ素子１に対して、“０”データが割り付けられる。
【００２３】
記録層１２Ａの磁化の向きと参照層１０Ａの磁化の向きとを平行状態から反平行状態にする場合、つまり、記録層１２Ａの磁化の向きを参照層１０Ａの磁化の向きに対して反対にする場合、参照層１０Ａから記録層１２Ａに向かって流れる電流ＩＷ−ＡＰが、ＭＴＪ素子１に供給される。この場合、電子は、記録層１２Ａから参照層１０Ａに向かって移動する。参照層１０Ａの磁化の向きと反平行のスピンをもつ電子は、参照層１０Ａによって反射される。反射された電子は、スピン偏極した電子として、記録層１２Ａに注入される。このスピン偏極した電子（反射された電子）のスピン角運動量が、記録層１２Ａの磁化に印加され、記録層１２Ａの磁化の向きは、参照層１０Ａの磁化の向きと反対（反平行配列）になる。２つの磁性層１０Ａ，１２Ａの磁化配列が反平行配列であるとき、ＭＴＪ素子１の抵抗値は最も大きくなる。例えば、磁化配列が反平行配列のＭＴＪ素子１に対して、“１”データが割り付けられる。
【００２４】
メモリセルＭＣ内のバイポーラトランジスタ２，３は、ＭＴＪ素子１に電流を供給するためのスイッチング素子（選択素子）として用いられる。
【００２５】
メモリセルＭＣ内の２つのバイポーラトランジスタ２，３のうち、一方のバイポーラトランジスタ２は、ＮＰＮ型（第１駆動型）のバイポーラトランジスタ２であり、他方のバイポーラトランジスタ３は、ＰＮＰ型（第２駆動型）のバイポーラトランジスタ３である。
【００２６】
メモリセルＭＣには、１本のワード線ＷＬと、１本のビット線ＢＬと、２本の電源線ＳＬ１，ＳＬ２が接続される。
【００２７】
メモリセルＭＣ内の各素子１，２，３と各配線ＷＬ，ＢＬ，ＳＬ１，ＳＬ２との接続関係は、以下のとおりである。
【００２８】
ＮＰＮ型バイポーラトランジスタ２のエミッタ２１（Ｅ）は、ＰＮＰ型バイポーラトランジスタ３のエミッタ３１（Ｅ）に接続される。互いに接続されたエミッタ２１とエミッタ３１とは、接続ノードＮ１を形成している。以下では、接続ノードＮ１のことを、共通エミッタともよぶ。
【００２９】
ＮＰＮ型バイポーラトランジスタ２のコレクタ２２（Ｃ）は、電源線ＳＬ１に接続される。ＰＮＰ型バイポーラトランジスタ３のコレクタ３２（Ｃ）は、電源線ＳＬ２に接続される。ＮＰＮ型バイポーラトランジスタ２は、そのコレクタ２２と電源線ＳＬ１との間に接続ノードＮ２を形成し、ＰＮＰ型バイポーラトランジスタ３は、そのコレクタ３２と電源線ＳＬ２との間に接続ノードＮ３を形成している。
【００３０】
ＮＰＮ型バイポーラトランジスタ２のベース２３（Ｂ）は、ＰＮＰ型バイポーラトランジスタ３のベース３３（Ｂ）に接続される。互いに接続されたベース２３，３３は、接続ノードＮ４を形成している。以下では、接続ノードＮ４のことを、共通ベースともよぶ。
【００３１】
ビット線ＢＬは、例えば、ｙ方向（第１方向）に延在する。ワード線ＷＬは、ｙ方向に交差するｘ方向（第２方向）に延在する。
【００３２】
２つの電源線ＳＬ１，ＳＬ２は、例えば、ｘ方向に延在する。但し、電源線ＳＬ１，ＳＬ２の延在方向は、ｙ方向でもよい。電源線ＳＬ１は、高電位端（電源Ｖｄｄ）に接続され、電源線ＳＬ２は、低電位端（グランド端）に接続される。電源線ＳＬ１の電位（電圧）は、電源電位Ｖｄｄに設定され、電源線ＳＬ２の電位はグランド電位Ｖｓｓに設定される。以下では、グランド電位に設定される電源線ＳＬ２のことを、グランド線ＳＬ２とよぶ。
【００３３】
抵抗変化型メモリ素子としてのＭＴＪ素子１の一端（電極）は、２つのバイポーラトランジスタ２，３の接続ノード（共通エミッタ）Ｎ１に、接続される。ＭＴＪ素子１の他端は、ビット線ＢＬに接続される。バイポーラトランジスタ２，３のエミッタ２１，３１は、ＭＴＪ素子１を経由して、ビット線ＢＬに接続される。
ワード線ＷＬは、２つのバイポーラトランジスタ２，３の接続ノード（共通ベース）Ｎ４に接続される。ＮＰＮ型及びＰＮＰ型バイポーラトランジスタ２，３のベース２３，３３は、ワード線ＷＬに接続される。
【００３４】
本実施形態の抵抗変化型メモリにおいて、２つのバイポーラトランジスタ２，３のエミッタ２１，３１に接続されたビット線ＢＬの電位及びバイポーラトランジスタ２，３のベース２３，３３に接続されたワード線ＷＬの電位を制御することによって、抵抗変化型メモリ素子（例えば、ＭＴＪ素子）１に、その素子１の抵抗状態を変化させるための書き込み電流ＩＷ−Ｐ，ＩＷ−ＡＰを、双方向に流すことができる。
【００３５】
ビット線及びワード線の電位を制御することによって、一方のバイポーラトランジスタがオン状態にされ、他方のバイポーラトランジスタがオフ状態にされる。例えば、ＰＮＰ型バイポーラトランジスタ３がオンする場合、ビット線ＢＬ側から接続ノードＮ１側へ流れる電流が、ＭＴＪ素子１に供給される。ＮＰＮ型バイポーラトランジスタ２がオンする場合、接続ノードＮ１側からビット線ＢＬ側へ流れる電流が、ＭＴＪ素子１に供給される。
【００３６】
電界効果トランジスタがメモリセルに用いられた場合、メモリセルの微細化に伴って、電界効果トランジスタのサイズが小さくなると、電界効果トランジスタからの出力電流が小さくなる。その結果として、ＭＴＪ素子の抵抗状態を変化させるしきい値電流のマージンを確保できない可能性が生じる。
【００３７】
本実施形態のように、バイポーラトランジスタ２，３が電界効果トランジスタの代わりにメモリセル内に設けられた場合、バイポーラトランジスタ２，３からの出力電流は、バイポーラトランジスタ２，３の端子間の電位差、バイポーラトランジスタ２，３を形成するための半導体層の不純物濃度に応じて設定される。それゆえ、それらを適宜設定することによって、バイポーラトランジスタ２，３がＭＴＪ素子１の反転しきい値電流より大きい書き込み電流を出力し、ＭＴＪ素子１の反転しきい値電流に対してマージンを確保した書き込み電流を、メモリセル内のＭＴＪ素子に供給できる。
複数のメモリセルＭＣによってメモリセルアレイが形成される場合、ＭＴＪ素子の特性はばらつきを考慮すると、本実施形態のようにバイポーラトランジスタ２，３からの出力電流によって、書き込み電流の上限値／下限値にマージンが確保されることは有効であり、それによって、動作の信頼性が向上する。
【００３８】
また、バイポーラトランジスタは、電界効果トランジスタの短チャネル効果のようなメモリセルの微細化に伴う電気的特性の劣化が、電界効果トランジスタに比較して発現しにくい。それゆえ、抵抗変化型メモリ素子１に電流の供給を制御するデバイスとして、電界効果トランジスタの代わりに、バイポーラトランジスタを用いることによって、メモリセルの微細化に起因する悪影響を低減できる。
【００３９】
したがって、本実施形態の抵抗変化型メモリによれば、メモリの動作特性を向上できる。
【００４０】
（ｂ） 動作
図１乃至図５を用いて、本実施形態の抵抗変化型メモリ（例えば、ＭＲＡＭ）の動作について説明する。
【００４１】
（ｂ−１） 書き込み動作
図１及び２を用いて、メモリセルＭＣ内の抵抗変化型メモリ素子（ＭＴＪ素子）に対するデータの書き込みについて、説明する。
ここでは、ビット線ＢＬ側に、ＭＴＪ素子１の記録層１２Ａが配置され、接続ノード（共通エミッタ）Ｎ１側にＭＴＪ素子１の参照層１０Ａが配置されている場合について、述べる。
【００４２】
上述のように、スピン注入磁化反転方式によってＭＴＪ素子１にデータが書き込まれる場合、ＭＴＪ素子１に書き込まれるデータに応じて、書き込み電流をＭＴＪ素子１に双方向に流す必要がある。
【００４３】
まず、図２の（ａ）を用いて、ＭＴＪ素子１の磁化配列を、反平行状態（ＡＰ状態）から平行状態（Ｐ状態）に変化させる場合について、説明する。
【００４４】
ＭＴＪ素子１の２つの磁性層（参照層／記録層）１０Ａ，１２Ａの磁化配列が、反平行状態から平行状態にされる場合、参照層１０Ａから記録層１２Ａへ電子が注入される。つまり、電子の移動方向とは反対に、磁化配列を平行状態にするための書き込み電流ＩＷ−Ｐを、記録層１２Ａから参照層１０Ａへ流す。
【００４５】
この場合、書き込み電流ＩＷ−Ｐは、ビット線ＢＬ側から接続ノードＮ１に向かって流れる電流となるため、ＮＰＮ型バイポーラトランジスタ２をオフ状態にし、ＰＮＰ型バイポーラトランジスタ３をオン状態にする。
【００４６】
バイポーラトランジスタ２，３をオン／オフ状態にするために、ビット線ＢＬ及びワード線ＷＬの電位が制御される。
【００４７】
ワード線ＷＬの電位が各トランジスタ２，３のベース電圧Ｖｂに相当する。ＮＰＮ型バイポーラトランジスタ２をオフ状態にし、ＰＮＰ型バイポーラトランジスタ３をオン状態にする場合、各バイポーラトランジスタ２，３のベース電圧（ノードＮ４の電位）Ｖｂが、各バイポーラトランジスタ２，３のエミッタ電圧（ノードＮ１の電位）Ｖｅよりも小さくされる。つまり、ワード線ＷＬの電位が、ビット線ＢＬの電位より低くされる。
【００４８】
ＮＰＮ型バイポーラトランジスタ２においてベース電圧Ｖｂがエミッタ電圧Ｖｅよりも小さくなると、ＮＰＮ型バイポーラトランジスタ２のエミッタ（Ｅ）−ベース（Ｂ）間の電圧Ｖｅｂが、正の電圧になる。それゆえ、ＮＰＮ型バイポーラトランジスタ２のエミッタ−ベースに対応するＰＮ接合に、逆バイアスが印加され、ＮＰＮ型バイポーラ型トランジスタ２は、オフ状態になる。
【００４９】
したがって、ＭＴＪ素子１の磁化配列を反平行状態から平行状態にする場合、ベース電位Ｖｂとしてのワード線ＷＬの電位がエミッタ電圧ＶｅとしてのノードＮ１の電位より小さい（つまり、Ｖｂ＜Ｖｅ）条件下における、ＭＴＪ素子１とＰＮＰ型バイポーラトランジスタ３の動作を考えればよい。
【００５０】
エミッタ電圧Ｖｅは、ＭＴＪ素子１を経由して、ビット線ＢＬから印加される電圧に相当する。それゆえ、ビット線ＢＬに対する印加電圧（例えば、電圧Ｖｄｄ）が、ＭＴＪ素子１の抵抗値に起因して電圧降下するため、エミッタ電圧Ｖｅは、電圧Ｖｄｄより小さくなる。また、エミッタ電圧Ｖｅは、接続ノード（共通エミッタ）Ｎ１を流れる電流量に依存するため、ベース電圧Ｖｂによって変調される。
【００５１】
図３を用いて、図２の（ａ）におけるＰＮＰ型バイポーラトランジスタ３のベース電圧Ｖｂとエミッタ電圧Ｖｅとの関係、及び、ベース電圧Ｖｂとエミッタ電流Ｉｅとの関係について、説明する。
図３の（ａ）及び（ｂ）は、メモリセルＭＣにおけるＰＮＰ型バイポーラトランジスタ３とＭＴＪ素子１との回路に関して、ＭＴＪ素子１の抵抗値が、いくつかのパラメータ値として設定され、且つ、バイポーラトランジスタの動作モデルが適切なモデルに設定された場合におけるシミュレーション（ここでは、ＳＰＩＣＥシミュレーション）結果が示されている。尚、図３の（ａ）及び（ｂ）のシミュレーションにおいて、ベース電圧Ｖｂがスイープ（sweep）された場合におけるエミッタ電圧Ｖｅ及びエミッタ電流Ｉｅが示されている。
【００５２】
ＰＮＰ型バイポーラトランジスタ３のコレクタ電圧Ｖｃは０Ｖに設定され、ベース電圧Ｖｂは０Ｖから電源電圧Ｖｄｄ（１．０Ｖ〜２．０Ｖ程度）まで変化されている。ビット線ＢＬの電位は、電圧Ｖｄｄに設定されている。ＭＴＪ素子１の抵抗値は、パラメータとしてそれぞれ変化されている。ＭＴＪ素子１の抵抗値は、それぞれ、１０ｋΩ、１５ｋΩ、２０ｋΩ及び３０ｋΩの場合を想定している。
【００５３】
図３の（ａ）は、ＰＮＰ型バイポーラトランジスタ３におけるベース電圧Ｖｂとエミッタ電流Ｉｅとの関係を示している。図３の（ａ）において、グラフの横軸はベース電圧Ｖｂに対応し、グラフの縦軸はエミッタ電流Ｉｅに対応する。
【００５４】
図３の（ｂ）は、ＰＮＰ型バイポーラトランジスタ３におけるベース電圧Ｖｂとエミッタ電圧Ｖｅとの関係を示している。図３の（ｂ）において、グラフの横軸はベース電圧Ｖｂに対応し、グラフの縦軸はエミッタ電圧Ｖｅに対応する。
【００５５】
図３の（ａ）に示されるように、各ＭＴＪ素子の抵抗値において、ＰＮＰ型バイポーラトランジスタ３のベース電圧Ｖｂが０Ｖに設定されている場合、エミッタ電流Ｉｅが最大値を示す。但し、ＭＴＪ素子１の抵抗値が大きくなると、ＰＮＰ型バイポーラトランジスタ３のエミッタ電流Ｉｅの電流値（絶対値）は、小さくなる。
【００５６】
また、図３の（ｂ）に示されるように、エミッタ電流Ｉｅが流れることによって、ＰＮＰ型バイポーラトランジスタ３のエミッタ電圧Ｖｅは増大する。エミッタ電圧Ｖｅの大きさは、ＭＴＪ素子１の抵抗値に依存せずに、ほとんど同じ傾向（大きさ）で変化する。
【００５７】
図３のシミュレーション結果に示されるように、ベース電圧Ｖｂが０Ｖのとき、ベース−エミッタ電圧Ｖｂｅは最大値となり、エミッタ電流Ｉｅは最大値となる。
したがって、ＭＴＪ素子の磁化配列を反平行状態から平行状態にする場合、電源電圧Ｖｄｄ（例えば、１．０Ｖ〜２．０Ｖ程度）のビット線ＢＬの電位に対して、ワード線ＷＬの電位を０Ｖ程度にする。これによって、ＰＮＰ型バイポーラトランジスタ３の出力電流を用いたデータの書き込みの効率を向上できる。
【００５８】
次に、図２の（ｂ）を用いて、ＭＴＪ素子１の磁化配列を、平行状態（Ｐ状態）から反平行状態（ＡＰ状態）に変化させる場合について、説明する。この場合の動作は、反平行状態（ＡＰ状態）から平行状態（Ｐ状態）に変化させる場合と反対の動作となる。
【００５９】
ＭＴＪ素子１の磁化配列が、平行状態から反平行状態にされる場合、記録層１２Ａから参照層１０Ａへ電子が注入される。つまり、磁化配列を反平行状態にするための書き込み電流ＩＷ−ＡＰを、参照層１０Ａから記録層１２Ａへ流す。
【００６０】
図２の（ｂ）に示されるように、平行状態から反平行状態への書き込み動作は、ＮＰＮ型バイポーラトランジスタ２を用いて、図２の（ａ）に示される電流ＩＷ−Ｐとは反対の方向に流れる書き込み電流ＩＷ−ＡＰをＭＴＪ素子１に流す。
【００６１】
書き込み電流ＩＷ−ＡＰは、接続ノードＮ１側からビット線ＢＬ側に向かって流れる電流となるため、この動作の場合、ＮＰＮ型バイポーラトランジスタ２をオン状態にし、ＰＮＰ型バイポーラトランジスタ３をオフ状態にする。
【００６２】
ビット線ＢＬの電位は“Ｌ”レベル（０Ｖ）に設定され、電源線ＳＬ１の電位が“Ｈ”レベル（Ｖｄｄ）に設定される。これによって、電源線ＳＬ１からビット線ＢＬに向かって、電流ＩＷ−ＡＰを流す。
【００６３】
バイポーラトランジスタ２，３のベース電圧Ｖｂ、つまり、ワード線ＷＬの電位は、ＮＰＮ型バイポーラトランジスタ２のみがオン状態で、ＰＮＰ型バイポーラトランジスタ３がオフ状態となるように、設定される。
【００６４】
ＰＮＰ型バイポーラトランジスタ３においてベース電圧Ｖｂ（ワード線ＷＬの電位）がエミッタ電圧（ノードＮ１の電位）Ｖｅより大きいと、ＰＮＰ型バイポーラトランジスタ３のエミッタ−ベース間の電圧Ｖｅｂが負の電圧になる。つまり、ＰＮＰ型バイポーラトランジスタ３のエミッタ−ベースに対応するＰＮ接合に、逆バイアスが印加され、ＰＮＰ型バイポーラトランジスタ３はオフ状態になる。
【００６５】
したがって、ＭＴＪ素子１の磁化配列の相対関係を平行状態から反平行状態にする場合、ベース電位Ｖｂ（ワード線ＷＬの電位）がエミッタ電圧Ｖｅ（ノードＮ１の電位）より大きい（つまり、Ｖｂ＞Ｖｅ）条件下における、ＭＴＪ素子１とＮＰＮ型バイポーラトランジスタ２の動作を考えればよい。
【００６６】
ここで、エミッタ電圧Ｖｅは、ＭＴＪ素子に起因する電圧降下によってグランド電位Ｖｓｓより大きくなる。また、エミッタ電圧Ｖｅは、ノードＮ１を流れる電流量に依存するため、ベース電圧Ｖｂによって変調される。
【００６７】
図４を用いて、図２の（ｂ）におけるＮＰＮ型バイポーラトランジスタ２のベース電圧Ｖｂとエミッタ電圧Ｖｅとの関係、及び、ベース電圧Ｖｂとエミッタ電流Ｉｅとの関係について、説明する。
図４は、メモリセルＭＣにおけるＮＰＮ型バイポーラトランジスタ２とＭＴＪ素子１との回路に関して、ＭＴＪ素子１の抵抗値が任意の値に設定され、且つ、バイポーラトランジスタの動作モデルが適切なモデルに設定された場合におけるシミュレーション結果を示している。尚、図４の（ａ）及び（ｂ）のシミュレーションにおいて、ベース電圧Ｖｂがスイープ（sweep）された場合におけるエミッタ電圧Ｖｅ及びエミッタ電流Ｉｅが示されている。
【００６８】
ＮＰＮ型バイポーラトランジスタ２のコレクタ電圧Ｖｃは、電源電圧Ｖｄｄ（１．０Ｖ〜２．０Ｖ程度）に設定され、ベース電圧Ｖｂは０Ｖから電源電圧Ｖｄｄまで変化されている。ビット線ＢＬの電位は、グランド電位（０Ｖ）に設定されている。また、ＭＴＪ素子１の抵抗値は、パラメータとしてそれぞれ変化されている。ＭＴＪ素子１の抵抗値は、それぞれ、１０ｋΩ、１５ｋΩ、２０ｋΩ及び３０ｋΩに設定されている。
【００６９】
図４の（ａ）は、ＮＰＮ型バイポーラトランジスタ２におけるベース電圧Ｖｂとエミッタ電流Ｉｅとの関係を示している。図４の（ａ）において、グラフの横軸はベース電圧Ｖｂに対応し、グラフの縦軸はエミッタ電流Ｉｅに対応する。
図４の（ｂ）は、ＮＰＮ型バイポーラトランジスタ２におけるベース電圧Ｖｂとエミッタ電圧Ｖｅとの関係を示している。図４の（ｂ）において、グラフの横軸はベース電圧Ｖｂに対応し、グラフの縦軸はエミッタ電圧Ｖｅに対応する。
【００７０】
図４の（ａ）に示されるように、ベース電圧Ｖｂが電源電圧Ｖｄｄである場合に、エミッタ電流Ｉｅが最高値を示す。ＭＴＪ素子１の抵抗値が増加すると、エミッタ電流Ｉｅの絶対値は減少する。
【００７１】
また、図４の（ｂ）に示されるように、エミッタ電流Ｉｅが流れることによって、エミッタ電圧Ｖｅは増大する。そして、図３の（ｂ）と同様に、エミッタ電圧Ｖｅの大きさ及び変化の傾向はＭＴＪ素子１の抵抗値にほとんど依存しない。
【００７２】
図４のシミュレーション結果に示されるように、ベース電圧Ｖｂが電源電圧Ｖｄｄのとき、ベース−エミッタ間電圧Ｖｂｅが最大値となり、エミッタ電流Ｉｅは最大値となる。
したがって、ＭＴＪ素子の磁化配列を平行状態から反平行状態にする場合、グランド電位程度のビット線ＢＬの電位に対して、ワード線ＷＬの電位を電源電圧Ｖｄｄ程度にすることが好ましい。これによって、ＮＰＮ型バイポーラトランジスタ２の出力を用いたデータの書き込みの効率を向上できる。
【００７３】
通常のプッシュプル（Push-Pull）型の２つのパイポーラ型トランジスタの動作は、エミッタ−ベース間の電圧、及び、ベース−コレクタ間の電圧は一定されている。
これに対して、メモリセルＭＣのＮＰＮ型バイポーラトランジスタ２及びＰＮＰ型バイポーラトランジスタ３において、動作時にベース電圧は変調され、エミッタ−ベース間の電圧及びベース−コレクタ間の電圧は、抵抗変化型メモリ素子に供給する電流の向き及び大きさに応じて変化する。
【００７４】
バイポーラトランジスタ２，３がＭＴＪ素子１の反転しきい値電流より大きい書き込み電流を出力し、ＭＴＪ素子１の反転しきい値電流に対してマージンを確保した書き込み電流を、メモリセル内のＭＴＪ素子に供給できる。また、書き込み電流のマージンの確保によって、書き込み動作の信頼性が向上する。
【００７５】
以上のように、本実施形態において、メモリセル内に２つのバイポーラトランジスタ２，３を設けることによって、書き込むデータに応じてＭＴＪ素子に対して双方向に流れる電流ＩＷ−Ｐ，ＩＷ−ＡＰを発生できる。
【００７６】
（ｂ−２） 読み出し動作
図５の（ａ）を用いて、本実施形態の抵抗変化型メモリのデータ保持動作について、説明する。本実施形態のＭＲＡＭの読み出し動作において、読み出し電流ＩＲを、ＭＴＪ素子１の磁化配列を反平行状態から平行状態へ変化される場合と同じ方向に流す場合を例示する。
【００７７】
ＭＲＡＭの読み出し動作は、データを書き込み場合と同様に、ＭＴＪ素子１に電流を流すが、ＭＴＪ素子１が記憶しているデータが破壊されない（書き変わらない）ように、読み出し電流ＩＲの電流値は、ＭＴＪ素子１の反転しきい値電流より小さくされる。
【００７８】
例えば、図５の（ａ）に示されるように、ビット線ＢＬの電位が、Ｖｄｄ／２程度に設定され、ワード線の電位が０ＶからＶｄｄ／３程度に設定される。
【００７９】
この場合、エミッタ電圧Ｖｅがベース電圧Ｖｂより大きくなるので、ＰＮＰ型バイポーラトランジスタ３はオン状態になり、ＮＰＮ型バイポーラトランジスタ２はオフ状態になる。
【００８０】
ＭＴＪ素子１の抵抗値の大きさに応じて、ビット線ＢＬを流れる電流の大きさ、又は、読み出しノードＮ３の電位の大きさが変化する。この電流／電位の大きさが検知されることによって、ＭＴＪ素子１が記憶しているデータが判別される。
【００８１】
ここでは、オン状態のＰＮＰ型バイポーラトランジスタ３を用いて、ＭＴＪ素子に読み出し電流ＩＲを供給する例を示した。しかし、ビット線及びワード線の電位を制御し、ＰＮＰ型バイポーラトランジスタ３をオフ状態にし、ＮＰＮ型バイポーラトランジスタ２をオン状態にすることによって、ＮＰＮ型バイポーラトランジスタ２の出力電流を読み出し電流ＩＲとして用いてもよい。但し、読み出し動作において、ＮＰＮ型バイポーラトランジスタ２からの読み出し電流の電流値が、ＭＴＪ素子１の反転しきい値電流より小さい値に設定されるのは、もちろんである。
【００８２】
このように、メモリセルＭＣ内に２つのバイポーラトランジスタ２，３が設けられた場合であっても、ビット線ＢＬ及びワード線ＷＬの電位を制御することによって、バイポーラトランジスタの出力電流の大きさを制御できるので、読み出し電流ＩＲによる誤書き込みを抑制して、ＭＴＪ素子１からデータを読み出せる。
【００８３】
したがって、本実施形態の抵抗変化型メモリにおいて、２つのバイポーラトランジスタ２，３を含むメモリセルＭＣは、メモリセルＭＣ内のＭＴＪ素子からデータを読み出すことができる。
【００８４】
（ｂ−４） データ保持動作
図５の（ｂ）を用いて、本実施形態の抵抗変化型メモリのデータ保持動作について、説明する。
【００８５】
例えば、メモリセルをデータ保持状態（スタンバイ状態ともよぶ）にする場合、電源線ＳＬ１の電位（電圧）は、電源電位Ｖｄｄに設定され、グランド線ＳＬ２の電位はグランド電位Ｖｓｓに設定される。
【００８６】
ＮＰＮ型／ＰＮＰ型バイポーラトランジスタ２，３のエミッタ２１，３１の電位が、ＮＰＮ型／ＰＮＰ型バイポーラトランジスタ２，３のベース２３，３３の電位が実質的に同じである場合、つまり、接続ノードＮ１と接続ノードＮ４との間の電位差が、実質的に０である場合、ＮＰＮ型バイポーラトランジスタ２及びＰＮＰ型バイポーラトランジスタ３の両方が、オフ状態になる。
【００８７】
ビット線ＢＬに印加される電位が、ワード線ＷＬに印加される電位と同じ大きさに設定されると、ＭＴＪ素子１に電流がほとんど供給されない。それゆえ、ビット線ＢＬ−ワード線ＷＬ間の電位差を０に設定することによって、ＭＴＪ素子１にデータが書き込まれることなしに、ＭＴＪ素子１にデータを保持できる。
【００８８】
尚、シリコン（Ｓｉ）を用いたバイポーラトランジスタの場合、エミッタ（Ｅ）−ベース（Ｂ）間のｐｎ接合に対して、順方向（フォワード方向）に０．６Ｖ以上の電圧が印加されなければ、各バイポーラトランジスタ２，３はオン状態にならない。
【００８９】
ビット線ＢＬ及びワード線ＷＬの電位を０Ｖに設定して、ビット線−ワード線間の電位差を０Ｖにしてもよい。しかし、ビット線ＢＬ及びワード線ＷＬの両方に、Ｖｄｄ／３〜Ｖｄｄ／２程度の中間電位（以下では、Ｖｄｄ／２とする）を供給することが好ましい。これによって、メモリセルＭＣのデータ保持状態において、ビット線ＢＬ及びワード線ＷＬが、中間電位Ｖｄｄ／２によって充電される。それゆえ、配線遅延に起因するメモリの動作速度の低下を抑制できる。
【００９０】
本実施形態のメモリセルＭＣを用いてメモリセルアレイが形成された場合（図８参照）、ビット線ＢＬ及びワード線ＷＬの配線長は長くなるので、中間電位Ｖｄｄ／２によるビット線及びワード線の充電は、抵抗変化型メモリの動作特性の向上に、有効である。したがって、データ保持時のビット線／ワード線の充電によって、メモリセルのデータ保持状態後の動作を高速化できる。
【００９１】
（ｃ） 構造
図６乃至図７を参照して、本実施形態の抵抗変化メモリのメモリセルＭＣの構造について説明する。
【００９２】
（ｃ−１） 構造例１
図６を用いて、本実施形形態の抵抗変化型メモリのメモリセルＭＣの構造例１について、説明する。
【００９３】
図６の（ａ）は、構造例１における、１つのメモリセルＭＣの平面構造を示している。図６の（ｂ）は、図６の（ａ）のＶＩ−ＶＩ線に沿う断面構造を示している。
【００９４】
図６の（ａ）及び（ｂ）に示されるメモリセルＭＣにおいて、バイポーラトランジスタ２，３は、プレーナー（Planer）構造を有している。
【００９５】
図６の（ａ）及び（ｂ）に示されるように、ビット線ＢＬは、バイポーラトランジスタ２，３の形成領域（以下、バイポーラトランジスタ形成領域とよぶ）の上方を、ｙ方向に延在している。ワード線ＷＬ，ＷＬ’は、ビット線の延在方向に交差するｘ方向に延在している。
【００９６】
メモリセルＭＣ内の２つのバイポーラトランジスタ２，３は、半導体基板５０内の不純物半導体層２１，２２，２３，３１，３２，３３によって、形成される。
【００９７】
半導体基板５０は、例えば、ｐ型（第２導電型）半導体基板（ｐ型シリコン基板）である。
半導体基板５０内のトレンチには、素子分離絶縁膜５１Ａ，５１Ｂが埋め込まれている。素子分離絶縁膜５１Ａ，５１Ｂは、バイポーラトランジスタ形成領域を区画し、ＮＰＮ型バイポーラトランジスタ形成領域（第１半導体領域）とＰＮＰ型バイポーラトランジスタ形成領域（第２半導体領域）とを互いに電気的に分離している。
【００９８】
半導体基板５０内には、ｎ型（第１導電型）ウェル領域２２が設けられている。
【００９９】
ｎ型ウェル領域２２は、ＮＰＮ型バイポーラトランジスタ２のコレクタ（Ｃ）として用いられる。ＮＰＮ型バイポーラトランジスタ形成領域において、ｐ型不純物層２３が、ｎ型ウェル領域２２内に設けられる。ｐ型不純物層２３は、ＮＰＮ型バイポーラ型トランジスタ２のベース（Ｂ）として用いられる。ｐ型不純物層２３内には、ｎ＋型不純物層２１が設けられている。ｎ＋型不純物層２１は、ＮＰＮ型バイポーラトランジスタ２のエミッタ（Ｅ）として用いられる。
【０１００】
ＰＮＰ型バイポーラトランジスタ３が形成されるトランジスタ形成領域において、ｎ型ウェル領域２２内に、ｐ型ウェル領域３２が設けられている。ｐ型ウェル領域３２は、ＰＮＰ型バイポーラトランジスタ３のコレクタ（Ｃ）として用いられる。ｐ型ウェル領域３２内には、ｎ型不純物層３３が設けられている。ｎ型不純物層３３は、ＰＮＰ型バイポーラトランジスタ３のベース（Ｂ）として用いられている。ｎ型不純物層３３内に、ｐ＋型不純物層３１が設けられている。ｐ＋型不純物層３１は、ＰＮＰ型バイポーラトランジスタ３のエミッタ（Ｅ）として用いられる。
【０１０１】
以下では、ＮＰＮ型バイポーラトランジスタ２のコレクタとしてのｎ型ウェル領域２２のことを、ｎ型コレクタ層２２とよぶ。ＮＰＮ型バイポーラトランジスタ２のベースとしてのｐ型不純物層２３のことを、ｐ型ベース層２３とよぶ。また、ＮＰＮ型バイポーラトランジスタ２のエミッタとしてのｎ＋型不純物層２１のことを、ｎ＋型エミッタ層２１とよぶ。
ＰＮＰ型バイポーラトランジスタ３のコレクタとしてのｐ型ウェル領域３２のことを、ｐ型コレクタ層３２とよぶ。ＰＮＰ型バイポーラトランジスタ２のベースとしてのｎ型不純物層３３のことを、ｎ型ベース層３３とよぶ。ＰＮＰ型バイポーラトランジスタ３のエミッタとしてのｐ＋型不純物層３１のことを、ｐ＋型エミッタ層３１とよぶ。
【０１０２】
ＮＰＮ型バイポーラトランジスタ形成領域内において、ｎ＋型エミッタ層２１の底面とｎ型コレクタ層２２の上面との間には、ｐ型ベース層２３が介在している。ｐ型ベース層２３の上面は基板５０表面上に露出し、基板５０表面上においてｐ型ベース層２３の上面とｎ＋型エミッタ層２１の上面とがｙ方向に隣接している。
【０１０３】
ＰＮＰ型バイポーラトランジスタ形成領域内において、ｐ＋型エミッタ層３１の底面とｐ型コレクタ層３２の上面との間には、ｎ型ベース層３３が介在している。ｎ型ベース層３３の上面は基板５０表面上に露出し、基板５０表面上においてｎ型ベース層３３の上面とｐ＋型エミッタ層３１の上面とがｙ方向に隣接している。
【０１０４】
２つのエミッタ層２１，３１は、素子分離絶縁膜５１Ｂを挟んで、ｙ方向に隣接している。
【０１０５】
ｎ＋型エミッタ層２１上には、コンタクトプラグ６１Ｂが設けられている。また、ｐ＋型エミッタ層３１上には、コンタクトプラグ６１Ａが設けられている。コンタクトプラグ６１Ａ，６１Ｂは、半導体基板５０表面を覆う第１の層間絶縁膜（例えば、ＳｉＯ２）５２内に、埋め込まれている。コンタクトプラグ６１Ａ，６１Ｂは、例えば、タングステン（Ｗ）やモリブデン（Ｍｏ）が用いられている。
【０１０６】
２つのコンタクトプラグ６１Ａ，６１Ｂ上には、中間配線６３が設けられている。中間配線６３は、２つのコンタクトプラグ６１Ａ，６１Ｂ上で連続し、２つのコンタクトプラグ６１Ａ，６１Ｂを接続する。コンタクトプラグ６１Ａ，６１Ｂ及び中間配線６３によって、ｎ型エミッタ層２１とｐ型エミッタ層３１とが電気的に接続される。これによって、２つのバイポーラトランジスタ２，３のエミッタが接続される。中間配線６３は、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、又は、窒化チタン（ＴｉＮ）等を用いて形成される。
【０１０７】
ＭＴＪ素子１、中間配線６３及びビアプラグ６４は、第２の層間絶縁膜５２に覆われている。ビット線ＢＬは、ビアプラグ６４上及び層間絶縁膜５２上に設けられている。
【０１０８】
中間配線６３上には、抵抗変化型メモリ素子（例えば、ＭＴＪ素子）１が設けられる。ＭＴＪ素子１上に、ビアプラグ６４が設けられている。ビット線ＢＬは、ビアプラグ６４を経由して、ＭＴＪ素子１の他端に接続されている。中間配線６３及びコンタクトプラグ６１Ａ，６１Ｂを経由して、ＭＴＪ素子１の一端は、ｎ型エミッタ層２１及びｐ型エミッタ層３１に接続される。
【０１０９】
例えば、上述のＭＴＪ素子１の接続関係によれば、中間配線６３上に、下部電極１８を介して、参照層１０Ａが配置される。参照層１０Ａ上に、トンネルバリア層１１Ａが配置される。トンネルバリア層１１Ａ上に、記録層１２Ａが配置される。そして、記録層１２上に、ビアプラグ６４が設けられる。参照層１０Ａが、中間配線６３及びコンタクトプラグ６１Ａ，６１Ｂを介して、エミッタ層２１，３１に接続され、記録層１２Ａが、ビアプラグ６４を介して、ビット線ＢＬに接続されている。
【０１１０】
ＭＴＪ素子１は、例えば、エミッタ層２１，３１を分離するための素子分離絶縁膜５１Ｂ上方に配置されている。
【０１１１】
ｐ型ベース層２３上には、第１の配線２９が設けられている。ｎ型ベース層３３上には、第２の配線３９が設けられている。配線２９，３９は、ベース層２３，３３にそれぞれ直接接触する。配線２９，３９は、コンタクトプラグ６１Ａ，６１Ｂをｙ方向に挟むように、半導体基板５０上にレイアウトされる。
【０１１２】
配線２９，３９は、例えば、ｘ方向に延在する。配線２９，３９は、例えば、ポリシリコン、シリサイド、金属、又は、これらの積層体を用いて、形成される。
【０１１３】
２つの配線２９，３９は、その延在方向の少なくとも一端で、コンタクトプラグや中間配線を介して接続されている。配線２９，３９は、例えば、ベース層２３，３３とワード線とを接続するための配線である。それゆえ、配線２９，３９は実質的にワード線ＷＬ，ＷＬ’として機能し、２つの配線２９，３９は１組のワード線対を形成している。以下では、説明の簡単化のため、配線２９，３９のことを、ワード線ＷＬ，ＷＬ’ともよぶ。尚、配線２９，３９上に、側壁絶縁膜が設けられてもよい。
【０１１４】
ｎ型コレクタ層２２及びｐ型コレクタ層３２は、トリプルウェル構造を介して、高電位（Ｖｄｄ）側の電源線ＳＬ１及び低電位（Ｖｓｓ）側のグランド線ＳＬ２にそれぞれ接続される。ｎ型コレクタ層２２としてのｎ型ウェル領域２２は、電源線ＳＬ１としても用いられ、ｐ型コレクタ層３２としてのｐ型ウェル領域３２は、グランド線ＳＬ２としても用いられる。
【０１１５】
図６に示される構造において、ＭＴＪ素子１に対して、ビット線ＢＬ側から基板５０側へ電流を供給する場合であっても、基板５０側からビット線ＢＬ側へ電流を供給する場合であっても、電流が経由するコンタクトの数は共通である。これによって、メモリセルの書き込み動作が書き込み電流をＭＴＪ素子１に双方向に流す動作であっても、コンタクトの寄生抵抗に起因した書き込み電流のばらつきは、抑制できる。
【０１１６】
本構造例１のメモリセルの製造方法については、後述する。
【０１１７】
以上のように、本構造例１において、メモリセルＭＣ内のバイポーラトランジスタ２，３は、プレーナー構造を有している。それゆえ、本構造例１のメモリセルＭＣのバイポーラトランジスタ２，３は、半導体基板５０内に設けられた不純物半導体領域２１，２２，２３，３１，３２，３３を用いて、形成できる。それゆえ、比較的簡単な製造プロセスを用いて、メモリセルＭＣのバイポーラトランジスタ２，３を形成でき、製造コストを低減できる。
【０１１８】
（ｃ−２） 構造例２
図７を用いて、本実施形態の抵抗変化型メモリのメモリセルＭＣの構造例２について、説明する。尚、本構造例２において、上述の構造例１と共通する部材に関しては、共通の符号を付し、それらの詳細な説明は、必要に応じて行う。
【０１１９】
図７の（ａ）は、構造例２における１つのメモリセルＭＣの平面構造を示している。図７の（ｂ）は、図７の（ａ）のＶＩＩ−ＶＩＩ線に沿う断面構造を示している。
【０１２０】
図７の（ａ）及び（ｂ）に示されるメモリセルＭＣにおいて、バイポーラトランジスタ２，３は、ラテラル（Lateral）構造を有している。
【０１２１】
ラテラル構造のバイポーラトランジスタ２，３は、ＳＯＩ基板５９上に設けられる。
【０１２２】
ＳＯＩ基板５４は、半導体基板５５上の絶縁膜５６と、絶縁膜５６上の半導体層（ＳＯＩ層とよぶ）５７とから形成される。
【０１２３】
ラテラル構造のバイポーラトランジスタを用いたメモリセルにおいて、ＳＯＩ層５７内にウェル領域が設けられていると、リーク電流を低減できない。それゆえ、真性（Intrinsic）の半導体層がＳＯＩ層５７に用いられることによって、不純物層同士が、電気的に分離される。真性のＳＯＩ層５７の不純物濃度は、コレクタ層、ベース層及びエミッタ層の不純物濃度より十分低い。
【０１２４】
そのＳＯＩ層５７内に、各バイポーラトランジスタ２，３のコレクタ層２２，３２、ベース層２３，３３及びエミッタ層２１，３１が設けられている。
【０１２５】
各バイポーラトランジスタ２，３が形成される領域ＡＡは、ｙ方向に連続している。バイポーラトランジスタ形成領域ＡＡは、ｘ方向において、２つの素子分離領域ＳＴＩに挟まれている。
【０１２６】
ＮＰＮ型バイポーラトランジスタ２のｎ型コレクタ層２２上には、シリサイド層６９Ａが設けられている。シリサイド層６９Ａ上には、コンタクトプラグ６５Ａが設けられている。コンタクトプラグ６５Ａは、配線６６Ａに接続される。配線６６Ａは、例えば、電源Ｖｄｄに接続され、配線６６Ａは電源線ＳＬ１として用いられる。配線６６Ａは、例えば、金属からなる。配線６６Ａは、例えば、ｘ方向に延在する。このように、ｎ型コレクタ層２２が、金属の電源線ＳＬ１に接続される。
【０１２７】
ＮＰＮ型バイポーラトランジスタ２のｐ型ベース層２３は、ＳＯＩ層５７内において、ｎ型コレクタ層２２とｎ＋型エミッタ層２１との間に設けられている。ｐ型ベース層２３上には、配線２９が、設けられている。
【０１２８】
ＰＮＰ型バイポーラトランジスタ３のｐ型コレクタ層３２上には、シリサイド層６９Ｂが設けられている。シリサイド層６９Ｂ上には、コンタクトプラグ６５Ｂが設けられている。コンタクトプラグ６５Ｂは、配線６６Ｂに接続される。配線６６Ｂは、例えば、グランド電位Ｖｓｓに接続され、配線６６Ｂはグランド線ＳＬ２として用いられる。配線６６Ｂは、例えば、金属からなる。配線６６Ｂは、例えば、ｘ方向に延在する。このように、ｐ型コレクタ層３２が、金属のグランド線ＳＬ２に接続される。
【０１２９】
ＰＮＰ型バイポーラトランジスタ３のｎ型ベース層３３は、ＳＯＩ層５７内において、ｐ型コレクタ層３２とｐ＋型エミッタ層３１との間に設けられている。ｎ型ベース層３３上には、配線３９が、設けられている。
【０１３０】
ｎ型エミッタ層２１及びｐ型エミッタ層３１は、ＳＯＩ層５７内でｙ方向に隣接している。２つのエミッタ層２１，３１は、ｙ方向において、２つのベース層２３，３３との間に挟まれている。尚、図７に示される例では、ｎ＋型エミッタ層２１とｐ＋型エミッタ層３１とは直接接触しているが、ｎ＋型エミッタ層２１とｐ＋型エミッタ層３１との間に、真性半導体層（ＳＯＩ層）が介在していてもよい。
【０１３１】
ｎ型エミッタ層２１上及びｐ型エミッタ層３１上には、シリサイド層６９Ｃが設けられている。シリサイド層６９は、ｎ型エミッタ層２１上及びｐ型エミッタ層３１上でｙ方向に連続している。１つのコンタクトプラグ６５Ｃは、シリサイド層６９Ｃを介して、２つのエミッタ層２１，３１上に設けられている。
【０１３２】
コンタクトプラグ６５Ｃ上には、中間配線６６Ｃが設けられている。ＭＴＪ素子（抵抗変化型メモリ素子）１は、中間配線６６Ｃ上に設けられている。ＭＴＪ素子１は、ビアプラグ６７を介して、ビット線ＢＬに接続されている。
【０１３３】
このように、２つのエミッタ層２１，３１は、共通のコンタクトプラグ６５Ｃによって、ＭＴＪ素子１に接続される。
【０１３４】
エミッタ層２１，３１上のコンタクトプラグ６５Ｃは、２つのベース層２３，３３上の配線２９，３９にｙ方向に挟まれるように、ＳＯＩ基板５４上にレイアウトされている。
【０１３５】
ＭＴＪ素子１は、２つのエミッタ層２１，３１にまたがるように、２つのエミッタ層２１，３１上方に配置されている。
【０１３６】
ベース層２３，３３上の配線２９，３９は、側壁絶縁膜５４によって覆われている。側壁絶縁膜５４は、例えば、窒化シリコン膜やシリコン酸化膜を用いて、形成される。例えば、側壁絶縁膜５４の下端がベース層２３，３３とコレクタ層２２，３２との境界部にまたがるように、側壁絶縁膜５４が配線２９，３９上に形成される。例えば、側壁絶縁膜５４の下端がベース層２３，３３とエミッタ層２１，３１との境界部にまたがるように、側壁絶縁膜５４が配線２９，３９上に形成される。これによって、ベース層２３，３３とシリサイド層６９Ａ，６９Ｂ，６９Ｃとが電気的に接続されることが、防止される。
【０１３７】
ｙ方向におけるベース層２３，３３の寸法は、バイポーラトランジスタＴｒの特性向上のため、小さくすることが好ましい。ｙ方向におけるコレクタ層２２，３３の寸法、又は、ｙ方向におけるベース層２３，３３の寸法が、“Ｆ”という一単位で示される場合、ｙ方向におけるエミッタ層２１，３１の寸法は、例えば、“Ｆ／２”で示される。
【０１３８】
配線２９，３９とエミッタ層／コレクタ層との接触を防止するために、ｙ方向における配線（ワード線）２９，３９の寸法は、ｙ方向におけるベース層２３，３３の寸法以下であることが好ましい。
【０１３９】
尚、本構造例２のメモリセルの製造方法については、後述する。
【０１４０】
ラテラル構造のバイポーラトランジスタ２，３は、プレーナー構造のバイポーラトランジスタと異なって、ＭＴＪ素子１にウェル領域を介して電流を供給しない。そのため、メモリセルＭＣ内の２つのバイポーラトランジスタ２，３を素子分離領域（素子分離絶縁膜）によって分離せずともよくなる。それゆえ、素子分離領域の面積縮小によって、メモリセルＭＣの占有面積（セルサイズ）を縮小できる。
【０１４１】
また、プレーナー構造のバイポーラトランジスタを用いた場合とは異なって、本構造例２のラテラル構造のバイポーラトランジスタ２，３は、基板の深い位置におけるウェル領域の分離を行わなくともよい。それゆえ、ラテラル構造のバイポーラトランジスタを用いた場合、ウェル領域を分離するための寸法（素子分離幅）を確保せずともよくなり、ｙ方向のメモリセルＭＣの寸法を小さくできる。
【０１４２】
以上のように、本構造例２において、メモリセルＭＣ内のバイポーラトランジスタ２，３は、ラテラル構造を有している。それゆえ、本構造例２のメモリセルＭＣのバイポーラトランジスタ２，３は、プレーナー構造のバイポーラトランジスタ２，３に比較して、メモリセルのセルサイズを縮小できる。
【０１４３】
（２） 実施例
図８乃至図２２を参照して、本実施形態の抵抗変化型メモリの実施例として、上述のメモリセルＭＣを用いたメモリセルアレイについて説明する。尚、図１乃至図７に示された部材と、共通する部材に関しては、共通又は類似した符号を付し、それらの詳細な説明は、必要に応じて行う。
【０１４４】
（ａ） 回路構成
図８を用いて、本実施形態の抵抗変化型メモリのメモリセルアレイの回路構成について、説明する。
【０１４５】
図８は、本実施形態の抵抗変化型メモリのメモリセルアレイの等価回路図である。
【０１４６】
図８に示されるように、メモリセルアレイは、複数のメモリセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４，ＭＣ５，・・・を含んでいる。
【０１４７】
また、メモリセルアレイ内には、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２及び複数のワード線ＷＬ０，ＷＬ１，ＷＬ２が設けられている。
【０１４８】
ビット線ＢＬ０，ＢＬ１，ＢＬ２は、ｙ方向（カラム方向）に延在する。各ビット線ＢＬ０，ＢＬ１，ＢＬ２は、ｘ方向（ロウ方向）に隣接する。ワード線ＷＬ０，ＷＬ１，ＷＬ２は、ｘ方向に延在する。各ワード線ＷＬ１，ＷＬ２，ＷＬ３は、ｙ方向に隣接する。
【０１４９】
電源線ＳＬ１，ＳＬ３及びグランド線ＳＬ０，ＳＬ２は、例えば、ｘ方向に延在する。
【０１５０】
電源線ＳＬ１，ＳＬ３には、電源電圧Ｖｄｄが印加され、グランド線ＳＬ０，ＳＬ２には、グランド電位Ｖｓｓが印加される。
【０１５１】
メモリセルアレイにおいて、ｙ方向（共通のカラム）に配列されたメモリセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４は、共通のビット線ＢＬ０，ＢＬ１，ＢＬ２に接続される。また、メモリセルアレイにおいて、ｘ方向（共通のロウ）に配列されたメモリセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４は、共通のワード線ＷＬ０，ＷＬ１，ＷＬ２に接続される。
【０１５２】
また、メモリセルアレイにおいて、ｙ方向（共通のロウ）に配列されたメモリセルは、共通の電源線ＳＬ１，ＳＬ３及び共通のグランド線ＳＬ０，ＳＬ２に接続される。ｙ方向に互いに隣接するメモリセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４は、電源線ＳＬ１，ＳＬ３及びグランド線ＳＬ０，ＳＬ２を共有する。
【０１５３】
例えば、電源線ＳＬ１は、ｙ方向に互いに隣接するメモリセルＭＣ１とメモリセルＭＣ４とによって、共有される。メモリセルＭＣ１のＮＰＮ型バイポーラトランジスタ２１は、ｙ方向において、メモリセルＭＣ２のＮＰＮ型バイポーラトランジスタ２２と隣り合う。メモリセルＭＣ１のＮＰＮ型バイポーラトランジスタ２１のコレクタ及びメモリセルＭＣ４のＮＰＮ型バイポーラトランジスタ２４のコレクタは、共通の電源線ＳＬ１に接続される。メモリセルＭＣ１のＮＰＮ型バイポーラトランジスタ２１のコレクタは、電源線ＳＬ１を介して、メモリセルＭＣ２のＮＰＮ型バイポーラトランジスタ２２のコレクタに接続される。
【０１５４】
例えば、グランド線ＳＬ２は、ｙ方向に互いに隣接するメモリセルＭＣ１とメモリセルＭＣ５とによって、共有される。メモリセルＭＣ１のＰＮＰ型バイポーラトランジスタ３１は、ｙ方向において、メモリセルＭＣ５のＰＮＰ型バイポーラトランジスタ３５に隣り合う。メモリセルＭＣ１のＰＮＰ型バイポーラトランジスタ３１のコレクタ、及び、メモリセルＭＣ５のＰＮＰ型バイポーラトランジスタ３５のコレクタは、共通のグランド線ＳＬ２に接続される。メモリセルＭＣ１のＰＮＰ型バイポーラトランジスタ３１のコレクタは、グランド線ＳＬ２を介して、メモリセルＭＣ５のＰＮＰ型バイポーラトランジスタ３５のコレクタに接続される。
【０１５５】
メモリセルＭＣ１とメモリセルＭＣ２とは、電源線ＳＬ１を対称軸として鏡像関係を有している。また、メモリセルＭＣ１とメモリセルＭＣ５とは、グランド線ＳＬ２を境界に、鏡像関係を有している。本実施形態において、鏡像関係とは、ｙ方向に隣り合うメモリセルが電源線／グランド線を中心に線対称な関係や、互いに隣り合うメモリセルがｙ方向に反転した関係であることを意味する。
【０１５６】
このように、ｙ方向に互いに隣接するメモリセルが鏡像関係を有するように、メモリセルアレイ内に配置されることによって、隣接するメモリセル間で電源線ＳＬ１，ＳＬ３及びグランド線ＳＬ０，ＳＬ２を共有できる。その結果として、メモリセルアレイの面積を縮小でき、配線レイアウトを簡素化できる。
【０１５７】
（ｂ） 動作
図９乃至図１１を用いて、図８のメモリセルアレイの動作について説明する。
【０１５８】
ここでは、選択されたメモリセル（以下、選択セルとよぶ）に対する書き込み動作を例示して、メモリセルアレイの動作について、説明する。メモリセルアレイ内において、選択セル以外のメモリセルのことを、非選択セルとよぶ。
【０１５９】
本例において、選択セルは、図８のメモリセルアレイ内のメモリセルＭＣ１とする。ここでは、オン状態のＰＮＰ型バイポーラトランジスタ３１からの出力電流（エミッタ電流）を用いて、選択セルＭＣ１の抵抗変化型メモリ素子１１にデータを書き込む場合について、説明する。そして、ｙ方向又はｘ方向において選択セルＭＣ１に隣接する非選択セルＭＣ２，ＭＣ３，ＭＣ４の駆動状態についても、説明する。
【０１６０】
以下では、選択セルに接続されたビット線及びワード線のことを、選択ビット線及び選択ワード線とよぶ。選択ビット線以外のビット線のことを、非選択ビット線とよび、選択ワード線以外のワード線のことを、非選択ワード線とよぶ。また、非選択セルにおいて、選択ビット線と非選択ワード線とに接続された非選択セル、或いは、選択ワード線と非選択ビット線とに接続された非選択セルのことを、半選択セルとよぶ場合もある。
【０１６１】
書き込み動作時において、電源線ＳＬ１，ＳＬ３の電位は、電源電圧Ｖｄｄに設定され、グランド線ＳＬ０，ＳＬ２の電位は、グランド電位Ｖｓｓに設定される。尚、電源線ＳＬ１，ＳＬ２の電位及びグランド線ＳＬ０，ＳＬ２の電位を変化させて、メモリセルアレイを駆動することも可能である。しかし、電源線／グランド線の電位を変化させると、消費電力が増大し、且つ、メモリセルアレイの動作も複雑となる傾向がある。それゆえ、チップに対して電源電圧が投入されている間、電源線ＳＬ１，ＳＬ３及びグランド線ＳＬ０，ＳＬ２の電位は、固定されていることが好ましい。
【０１６２】
それゆえ、電源線／グランド線ＳＬ０，ＳＬ１，ＳＬ２，ＳＬ３の電位が所定の値に設定された状態において、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２及び複数のワード線ＷＬ０，ＷＬ１，ＷＬ２の電位をそれぞれ調整することによって、選択セルに所定のデータが書き込まれ、非選択セルにデータが書き込まれないように、メモリセルアレイ全体の動作が制御される。
【０１６３】
尚、書き込み動作時、ビット線ＢＬ０，ＢＬ１，ＢＬ２の電位は、“Ｈ”レベル（“１”状態）と“Ｌ”レベル（“０”状態）との間を変化することになるので、例えば、データ保持状態において、ビット線の電位は、“Ｈ／２”レベル（“０．５”状態ともよぶ）であることが好ましい。“Ｈ／２”レベルは、例えば、Ｖｄｄ／２程度の電位である。
【０１６４】
このように、ビット線ＢＬ０，ＢＬ１，ＢＬ２の電位が“Ｈ／２”レベルに設定された状態を、メモリセルの待機状態とすることによって、ビット線ＢＬ０，ＢＬ１，ＢＬ２の充電及び放電の時間を短縮できる。
【０１６５】
ビット線ＢＬ１及びバイポーラトランジスタ２１，３１に対してＭＴＪ素子１１が図１及び図２に示された例と同様の接続関係を有する場合において、ＰＮＰ型バイポーラトランジスタ３１の出力電流（エミッタ電流）は、ＭＴＪ素子の磁化配列を反平行状態から平行状態に変化させる。
【０１６６】
選択ビット線ＢＬ１の電位が“Ｈ”レベル（Ｖｄｄ）に設定され、選択ワード線ＷＬ１の電位が“０”レベルに設定された場合、ＰＮＰ型バイポーラトランジスタ３１のエミッタ電流は、増大する。
しかし、選択セルＭＣ１のｘ方向に隣接する非選択セルＭＣ４に関して、ビット線及びワード線の電位を考慮する必要がある。つまり、選択ワード線ＷＬ１に接続された非選択セルＭＣ４においても、バイポーラトランジスタ２４，３４からの電流が発生し、非選択セルＭＣ４内のＭＴＪ素子１４にデータが書き込まれる可能性がある。
【０１６７】
選択セルＭＣ１のｘ方向に隣接する非選択セル（半選択セル）ＭＣ４は、選択ワード線ＷＬ１に接続されるとともに、“Ｈ／２”レベルの非選択ビット線ＢＬ０に接続されている。それゆえ、図３に示されるように、非選択ビット線ＢＬ０の電位に応じたエミッタ電流が、半選択セルＭＣ４内のＰＮＰ型バイポーラトランジスタ３４から発生する。
【０１６８】
図９は、ビット線ＢＬの電位が“Ｈ／２”レベル（＝Ｖｄｄ／２）である場合における、ＰＮＰ型バイポーラトランジスタのベース電圧とエミッタ電流との関係、及び、ベース電圧とエミッタ電圧との関係を示している。
【０１６９】
図９の（ａ）は、ＰＮＰ型バイポーラトランジスタにおけるベース電圧Ｖｂとエミッタ電流Ｉｅとの関係を示している。図９の（ｂ）は、ＰＮＰ型バイポーラトランジスタにおけるベース電圧Ｖｂとエミッタ電流Ｉｅとの関係を示している。図９の（ｂ）は、ＰＮＰ型バイポーラトランジスタにおけるベース電圧Ｖｂとエミッタ電圧Ｖｅとの関係を示している。
図９の（ａ）において、グラフの横軸はベース電圧Ｖｂに対応し、グラフの縦軸はエミッタ電流Ｉｅに対応する。図９の（ｂ）において、グラフの横軸はベース電圧Ｖｂに対応し、グラフの縦軸はエミッタ電圧Ｖｅに対応する。
【０１７０】
図９に示されるように、ビット線の電位がＶｄｄ／２程度である場合、ＰＮＰ型バイポーラトランジスタ３４のベース電圧ＶｂがＶｄｄ／６以上であれば、半選択セルＭＣ４内のＰＮＰ型バイポーラトランジスタ３４のエミッタ電流Ｉｅは、ほぼ０になる。
【０１７１】
尚、半選択セルＭＣ４内において、ＮＰＮ型バイポーラトランジスタ２４のベース−エミッタ間には、逆バイアスが印加されているので、ＮＰＮ型バイポーラトランジスタ２４はオフ状態になっている。
【０１７２】
このように、非選択ビット線ＢＬ０の電位がＶｄｄ／２である場合、選択ワード線ＷＬ１の電位が電源電圧Ｖｄｄの２０％程度の大きさ（Ｖｄｄ／６程度）であれば、選択ワード線ＷＬ１に接続された半選択セルＭＣ４に対するデータの誤書き込みを抑制できる。
また、図３に示されるように、選択セルＭＣ１に対しても、選択ワード線ＷＬ１の電位がＶｄｄ／６（＝０．２×Ｖｄｄ）程度であれば、反転しきい値電流以上の書き込み電流を、ＭＴＪ素子１１に供給できる。
【０１７３】
また、ｙ方向において選択セルＭＣ１に隣接する非選択セルＭＣ２は、選択ビット線ＢＬ１に接続されている。選択ビット線ＢＬ１の電位は、電圧Ｖｄｄに設定されている。それゆえ、選択ビット線ＢＬ１に接続された半選択セルＭＣ２に関して、半選択セルＭＣ２が接続された非選択ワード線ＷＬ０の電位が、電圧Ｖｄｄに近い値（＜Ｖｄｄ）に設定されることで、半選択セルＭＣ２内のＰＮＰ型バイポーラトランジスタ３２のエミッタ電流はほとんど出力されない。つまり、ＰＮＰ型バイポーラトランジスタ３２の出力電流は、反転しきい値電流より十分小さい。また、半選択セルＭＣ２のＮＰＮ型バイポーラトランジスタ２２は、そのエミッタ−ベース間に逆バイアスが印加されているので、オフ状態である。それゆえ、半選択セルＭＣ２に対する誤書き込みが抑制される。
【０１７４】
但し、非選択ワード線ＷＬ０の電位を、選択ビット線ＢＬ１の電位（電圧Ｖｄｄ）に近い値にする場合、その非選択ワード線ＷＬ０に接続された非選択セルＭＣ３の動作を考慮する必要がある。非選択セルＭＣ３は、ｘ方向において半選択セルＭＣ２に隣接し、ｙ方向において半選択セルＭＣ４に隣接している。
【０１７５】
それゆえ、選択ビット線ＢＬ１に接続された半選択セルＭＣ２に、データが書き込まれないだけでなく、半選択セルＭＣ２と非選択ワード線ＷＬ０を共有する非選択セルＭＣ３に、データが書き込まれないように、非選択ワード線ＷＬ０の電位を設定することが必要である。
【０１７６】
非選択セルＭＣ３が接続された非選択ビット線ＢＬ０の電位は、Ｖｄｄ／２程度になっている。それゆえ、非選択ワード線ＷＬ０の電位が“Ｈ”レベル、つまり、電圧Ｖｄｄになると、ベース電圧Ｖｂがエミッタ電圧Ｖｅより大きくなる。この場合、非選択セルＭＣ３内のＰＮＰ型バイポーラトランジスタ３３は、オフ状態であるが、非選択セルＭＣ３内のＮＰＮ型バイポーラトランジスタ２３は、オン状態となってしまう。
【０１７７】
ＮＰＮ型バイポーラトランジスタ２３がオンするのを防止するために、非選択ワード線ＷＬ０の電位は電圧Ｖｄｄより低くされる。
【０１７８】
図１０は、ビット線ＢＬの電位が“Ｈ／２”レベル（＝Ｖｄｄ／２）である場合における、ＮＰＮ型バイポーラトランジスタのベース電圧とエミッタ電流との関係、及び、ベース電圧とエミッタ電圧との関係を示している。
図１０の（ａ）は、ＮＰＮ型バイポーラトランジスタにおけるベース電圧Ｖｂとエミッタ電流Ｉｅとの関係を示している。図１０の（ｂ）は、ＮＰＮ型バイポーラトランジスタにおけるベース電圧Ｖｂとエミッタ電圧Ｖｅとの関係を示している。
【０１７９】
図１０の（ａ）において、グラフの横軸はベース電圧Ｖｂに対応し、グラフの縦軸はエミッタ電流Ｉｅに対応する。図１０の（ｂ）において、グラフの横軸はベース電圧Ｖｂに対応し、グラフの縦軸はエミッタ電圧Ｖｅに対応する。
【０１８０】
図１０の（ａ）及び（ｂ）に示されるように、非選択ビット線ＢＬ０の電位がＶｄｄ／２程度である場合、ベース電圧ＶｂがＶｄｄ×５／６以下であれば、ＮＰＮ型バイポーラトランジスタ３３のエミッタ電流Ｉｅは、ほぼ０になる。したがって、非選択ワード線ＷＬ０の電位は、“Ｈ”レベル（“１”状態）よりも低い電圧、例えば、電源電圧Ｖｄｄの８０％程度の大きさに設定されることが好ましい。
【０１８１】
これによって、非選択セルＭＣ３に対する誤書き込みを抑制できる。
【０１８２】
図１１の（ａ）は、ＰＮＰ型バイポーラトランジスタのエミッタ電流が、ＭＴＪ素子に対する書き込み電流として用いられる場合における、図９及び図１０に基づいた各制御線の設定電位の一例が示される。
【０１８３】
電源線ＳＬ１，ＳＬ３の電位ＶＳＬ１は、電源電圧Ｖｄｄに設定され、グランド線ＳＬ０，ＳＬ２の電位ＶＳＬ２は、グランド電位（０Ｖ）に設定される。これらの電位が各メモリセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４に共通に印加される。
【０１８４】
図１１の（ａ）に示されるように、選択セルとしてのメモリセルＭＣ１に接続されたビット線の電位ＶＢＬは電源電圧Ｖｄｄに設定され、メモリセルＭＣ１に接続されたワード線の電位ＶＷＬは、０．２×Ｖｄｄ程度に設定される。これによって、選択セルＭＣ１内において、ＮＰＮ型バイポーラトランジスタはオフし、ＰＮＰ型バイポーラトランジスタはオンする。
【０１８５】
選択ビット線ＢＬ１と非選択ワード線ＷＬ０とに接続されたメモリセルＭＣ２において、そのメモリセルＭＣ２に接続された非選択ワード線ＷＬ０の電位ＶＷＬは、０．８×Ｖｄｄ程度に設定される。これによって、ビット線の電位ＶＢＬがＶｄｄに設定され、非選択ワード線の電位ＶＷＬが０．８×Ｖｄｄに設定されるため、半選択セルＭＣ２内のバイポーラトランジスタの両方が、電流をほとんど出力せずに、実質的にオフ状態となる。
【０１８６】
選択ワード線ＷＬ１と非選択ビット線ＢＬ０とに接続されたメモリセルＭＣ４において、その半選択セルＭＣ４に接続された非選択ビット線ＢＬ０の電位ＶＢＬは、０．５×Ｖｄｄ程度に設定される。ワード線の電位ＶＷＬが０．２×Ｖｄｄに設定されるため、メモリセルＭＣ４内のバイポーラトランジスタの両方が、実質的にオフ状態となる。
【０１８７】
また、非選択ワード線ＷＬ０及び非選択ビット線ＢＬ０に接続されたメモリセルＭＣ３において、非選択ワード線ＷＬ０の電位ＶＷＬは０．８×Ｖｄｄに設定され、非選択ビット線ＢＬ０の電位ＶＢＬは０．５×Ｖｄｄに設定されている。それゆえ、メモリセルＭＣ３内のバイポーラトランジスタの両方が、実質的にオフ状態となる。
【０１８８】
図１１の（ａ）に示されるように、メモリセルアレイ内のビット線の電位ＶＢＬ及びワード線の電位ＶＷＬを設定することによって、ＰＮＰ型バイポーラトランジスタからの電流を用いて選択セルにデータを書き込むことができ、半選択セル及び非選択セルに対して誤書き込みを抑制できる。
【０１８９】
また、メモリセル内のＮＰＮ型バイポーラトランジスタの出力電流（エミッタ）が、ＭＴＪ素子に対する書き込み電流として用いられる場合もある。
この場合、ＰＮＰ型バイポーラトランジスタのエミッタ電流が書き込み電流に用いられた場合と実質的に同様のことを考慮して、ビット線及びワード線の電位が、それぞれ設定される。
【０１９０】
図１１の（ｂ）は、ＮＰＮ型バイポーラトランジスタのエミッタ電流が、ＭＴＪ素子に対する書き込み電流として用いられる場合における、図９及び図１０に基づいた各制御線の設定電位の一例が示される。
【０１９１】
図１１の（ｂ）に示されるように、選択セル（ここでは、メモリセルＭＣ１）において、ＮＰＮ型バイポーラトランジスタがオンし、ＰＮＰ型バイポーラトランジスタがオフするように、選択ビット線ＢＬの電位ＶＢＬは０Ｖに設定され、選択ワード線の電位ＶＷＬが０．８×Ｖｄｄ程度に設定される。
【０１９２】
選択ワード線に接続された半選択セル（ここでは、メモリセルＭＣ４）において、非選択ビット線の電位ＶＢＬが、０．５×Ｖｄｄ程度に設定される。これによって、半選択セルＭＣ４内のバイポーラトランジスタ２４，３４の両方が、電流をほとんど出力せずに、実質的にオフ状態となる。
【０１９３】
選択ビット線に接続された半選択セル（ここでは、メモリセルＭＣ２）において、非選択ワード線の電位ＶＷＬが、０．２×Ｖｄｄ程度に設定される。これによって、半選択セルＭＣ２内のバイポーラトランジスタ２２，３２の両方が、実質的にオフ状態となる。
【０１９４】
また、非選択セル（ここでは、メモリセルＭＣ３）において、非選択ワード線の電位ＶＷＬが半選択セルＭＣ２に対する電位と同じに設定され、非選択ビット線の電位ＶＢＬが、半選択セルＭＣ４に対する電位と同じに設定される。これによって、非選択セルＭＣ３内のバイポーラトランジスタ３３，２３の両方が実質的にオフ状態となる。
【０１９５】
以上のように、本実施形態の抵抗変化型メモリは、バイポーラトランジスタの出力電流（エミッタ電流）が、抵抗変化型メモリ素子（ＭＴＪ素子）に対する書き込み動作に用いられる。このようにバイポーラトランジスタからの電流が書き込み電流に用いられる回路構成であっても、図１１に示される例のように、ビット線及びワード線の電位をそれぞれ制御することによって、選択セルと非選択セルとをそれぞれ駆動させることができる。
【０１９６】
また、バイポーラトランジスタがメモリセルの構成素子に用いられることによって、メモリセルの微細化が進んだとしても、電界効果トランジスタを経由して書き込み電流がＭＴＪ素子に供給される場合に比較して、大きな書き込み電流をＭＴＪ素子に供給できる。
【０１９７】
尚、ここでは、書き込み動作を例示して、メモリセルアレイ全体の動作について説明したが、選択セルに対する読み出し動作に関しても、ビット線及びワード線の設定電位を、書き込み動作に用いられる電位より小さくすることで、選択セルからデータを読み出すことができる。
【０１９８】
したがって、本実施形態の抵抗変化型メモリによれば、メモリの動作特性を向上できる。
【０１９９】
（ｃ） 構造
（ｃ−１） 構造例１
＜構造＞
図１２乃至図１４を用いて、本実施形態の抵抗変化型メモリ（ここでは、ＭＲＡＭ）のメモリセルアレイの構造例１について、説明する。図１２乃至図１４に示されるメモリセルアレイは、プレーナー構造のバイポーラトランジスタを用いたメモリセルを含んでいる。
【０２００】
図１２は、メモリセルアレイの平面構造（レイアウト）を示す平面図である。図１３は、図１２のＸＩＩＩ−ＸＩＩＩ線に沿う断面を示す断面図である。図１４の（ａ）は、図１２のＸＩＶａ−ＸＩＶａ線に沿う断面を示す断面図であり、図１４の（ｂ）は、図１２のＸＩＶｂ−ＸＩＶｂ線に沿う断面図を示す断面図である。
【０２０１】
尚、メモリセルアレイ内の１つのメモリセルの構造は、図６を用いて説明した構造と実質的に同じである。それゆえ、メモリセルの構造の詳細な説明は、必要に応じて行う。
【０２０２】
図１２乃至図１４に示されるように、ｘ方向に隣接するメモリセルＭＣは、素子分離絶縁膜によって電気的に分離されている。また、ｙ方向に隣接するメモリセルＭＣは、素子分離絶縁膜によって電気的に分離されている。
【０２０３】
上述のように、ｙ方向に互いに隣接するメモリセルは、電源線ＳＬ１又はグランド線ＳＬ２を対称軸として線対称な関係（鏡像関係）を有するように、半導体基板５０上にレイアウトされる。
【０２０４】
図１２乃至図１４に示される例では、ｙ方向に隣接する２つのメモリセルにおいて、２つのＰＮＰ型バイポーラトランジスタ３１，３２が隣接する。なお、メモリセルアレイ内のｙ方向に隣接する２つのメモリセルにおいて、２つのＮＰＮ型バイポーラトランジスタ２が隣接するように、メモリセルアレイ内に配置されているのは、もちろんである。
【０２０５】
例えば、ＰＮＰ型バイポーラトランジスタ３１，３２のコレクタ層としてのｐウェル領域３２１，３２２は、グランド線ＳＬ２としても用いられる。そのため、ｐウェル領域３９は、素子分離絶縁膜によって分断されずに、互いに隣接するメモリセルの２つのＰＮＰ型バイポーラトランジスタ形成領域にまたがるように、半導体基板（ｎウェル領域２９）内に設けられる。また、ｐウェル領域３９は、例えば、ｘ方向に延在する。これによって、ｐウェル領域３９が、グランド線ＳＬ２を共有する複数のメモリセル（ＰＮＰ型バイポーラトランジスタ）によって共有される。
【０２０６】
また、ｎウェル領域２９は、素子分離絶縁膜によって分断されずに、基板５０内において、連続している。ｎウェル領域２９は、ＮＰＮ型バイポーラトランジスタのコレクタ層２２１，２２２として用いられるとともに、電源線ＳＬ１としても用いられる。
【０２０７】
ここで、ｎウェル領域２９には、電源電圧Ｖｄｄが印加され、ｐウェル領域３９には、グランド電位Ｖｓｓが印加される。それゆえ、２つのウェル領域２９，３９のｐｎ接合には、逆バイアスが印加される。
【０２０８】
このように、トリプルウェル構造によって、ｎ型コレクタ層２２及びｐ型コレクタ層３２は、高電位（Ｖｄｄ）側の電源線ＳＬ１及び低電位（Ｖｓｓ）側のグランド線ＳＬ２としても用いられる。
【０２０９】
この場合、ウェル領域２２，３２の抵抗値（ウェル抵抗とよぶ）を考慮すると、ウェル抵抗に起因する電圧の降下の影響が大きいので、金属配線及びコンタクトを用いて、各電源とウェル領域２２，３２とを所定の間隔でシャント（Shunt）することが好ましい。これによって、メモリセルＭＣ内に十分な電圧／電流を供給でき、メモリセルの動作を安定化できる。
【０２１０】
図１４の（ａ）に示されるように、各配線２９１，２９２，３９１，３９２は、ｐ型ベース層２３１，２３２上及びｎ型ベース層３３１，３３２上及び素子分離絶縁膜５１上をｘ方向に延在し、複数のメモリセル（バイポーラトランジスタ）によって共有される。２本の配線２９１，２９２，３９１，３９２が１組のワード線対を形成し、それらの配線２９１，２９２，３９１，３９２が実質的にワード線ＷＬ１，ＷＬ１’，ＷＬ２，ＷＬ２’として機能する。
【０２１１】
図１４の（ｂ）に示されるように、ｎ＋型エミッタ層２１１上のコンタクト６１Ｂ及び中間配線６３は、メモリセルごとに、電気的に分離されている。ｎ＋型エミッタ層２１１上のコンタクト６１Ａ及び中間配線６３も、メモリセルごとに、電気的に分離されている。
【０２１２】
半導体領域内に形成される部材（例えば、素子分離絶縁膜）の最小加工寸法（ハーフピッチとよぶ）をＦとする。隣接する２つのメモリセルＭＣが、素子分離領域を共有するので、隣接するメモリセル間の素子分離領域の寸法は、１つのメモリセルあたり０．５Ｆとする。また、ｙ方向におけるバイポーラトランジスタ形成領域の寸法は、例えば、２Ｆである。つまり、１つのバイポーラトランジスタにおいて、ｙ方向におけるエミッタ層の寸法とベース層の寸法の和は、２Ｆになっている。ｘ方向におけるバイポーラトランジスタ形成領域の寸法は、例えば、Ｆである。
【０２１３】
この場合、プレーナー型のバイポーラトランジスタ２，３を含むメモリセルＭＣにおいて、１つのメモリセルのセルサイズは、１２Ｆ２となる。
【０２１４】
＜製造方法＞
図１５及び図１６を参照して、本実施形態の抵抗変化型メモリの第１の製造方法について説明する。第１の製造方法において、プレーナー構造のバイポーラトランジスタがメモリセルに用いられた抵抗変化型メモリの製造方法が、述べられる。
【０２１５】
図１５及び図１６は、メモリセルアレイのｙ方向に沿う断面の製造工程が、それぞれ示されている。
【０２１６】
図１５の（ａ）に示されるように、ｐ型半導体基板５０内に、ｎ型ウェル領域２７及びｐウェル領域３７が形成される。ｐ型半導体基板５０内に、トレンチが形成される。形成されたトレンチ内に、素子分離絶縁膜５１が埋め込まれる。素子分離絶縁膜５１のｙ方向の寸法は、例えば、Ｆ（ハーフピッチ）である。
【０２１７】
ｎウェル領域２７のうちＮＰＮ型バイポーラトランジスタ形成領域内の部分は、ＮＰＮ型バイポーラトランジスタのコレクタ層として用いられる。ｎウェル領域２７は電源線ＳＬ１としても用いられる。ｐウェル領域３７のうちＰＮＰ型バイポーラトランジスタ形成領域内の部分は、ＰＮＰ型バイポーラトランジスタのコレクタとして用いられる。また、ｐウェル領域３７は、グランド線としても用いられる。
【０２１８】
半導体基板５０上面に、レジストが塗布される。そして、フォトリソグラフィ技術によってレジストがパターニングされ、開口部を有するレジストマスク９０が、形成される。レジストマスク９０の開口部は、ＰＮＰ型バイポーラトランジスタ形成領域上に、形成される。開口部が形成された後、イオン注入によって、ｐ型ウェル領域３２１，３２２内に、ｎ型不純物層３３１，３３２が形成される。ｎ型不純物層３３１，３３２は、ＰＮＰ型バイポーラトランジスタのベース層として用いられる。
【０２１９】
例えば、図１５の（ａ）に示されるように、ｙ方向に隣接する２つのメモリセルＭＣ間において、ＰＮＰ型バイポーラトランジスタ形成領域が素子分離絶縁膜を挟んで隣接していることが、プロセス的な観点から好ましい。また、ＮＰＮ型バイポーラトランジスタ形成領域も、素子分離絶縁膜を挟んで隣接していることが好ましい。
【０２２０】
この後、レジストマスク９０が剥離される。
【０２２１】
図１５の（ｂ）に示されるように、フォトリソグラフィ技術を用いて、半導体基板５０上に、レジストマスク９１が形成される。ＮＰＮ型バイポーラトランジスタ形成領域（ｎウェル領域）が露出するように、レジストマスク９１には、開口部が形成される。レジストマスク９１は、ＰＮＰ型バイポーラトランジスタ形成領域の表面を覆っている。
【０２２２】
イオン注入によって、ＮＰＮ型バイポーラトランジスタ形成領域のｎウェル領域２２内に、ｐ型不純物層２３１，２３２が形成される。ｐ型不純物層２３１，２３２は、ＮＰＮ型バイポーラトランジスタのベース層として用いられる。
【０２２３】
ｐ型不純物層２３１，２３２が形成された後、レジストマスク９１は、剥離される。
【０２２４】
図１６の（ａ）に示されるように、半導体基板５０上に、レジストマスク９２が形成される。ＰＮＰ型バイポーラトランジスタ形成領域内においてエミッタが形成される領域（ｎ型不純物層３３１，３３２）の表面の一部分が露出するように、レジストマスク９２に開口部が形成されている。
【０２２５】
そして、イオン注入によって、ＰＮＰ型バイポーラトランジスタのエミッタとしてのｐ型不純物層３１１，３１２が、ｎ型不純物層３３１，３３２内に形成される。これによって、ＰＮＰ型バイポーラトランジスタが、半導体基板５０内に形成される。
【０２２６】
ｐ型不純物層３１１，３１２が形成された後、レジストマスク９２が剥離される。
【０２２７】
この後、同様の手法で、レジストマスクが半導体基板５０上に形成される。ＮＰＮ型バイポーラトランジスタ形成領域内においてエミッタが形成される領域（ｐ型不純物層２３１，２３２）の表面が露出するように、そのレジストマスクに開口部が形成されている。そして、レジストマスクをマスクとして、イオン注入が実行される。
【０２２８】
すると、図１６の（ｂ）に示されるように、ＮＰＮ型バイポーラトランジスタのエミッタとしてのｎ型不純物層２１１，２１２が、ｐ型不純物層２３１，２３２内に形成される。これによって、ＮＰＮ型バイポーラトランジスタが、半導体基板５０内に形成される。エミッタ層のｙ方向の寸法３１１，３１２，２１１，２１２は、例えば、Ｆである。
【０２２９】
この後、半導体基板５０の表面上に、例えば、ＣＶＤ（Chemical Vapor Deposition）法を用いて、例えば、ポリシリコンが堆積される。そして、フォトリソグラフィ技術及びＲＩＥ（Reactive Ion Etching）法を用いて、ポリシリコンが、例えば、ｘ方向に延在するように加工される。これによって、ＮＰＮ型／ＰＮＰ型バイポーラトランジスタのベース層２３１，２３２，３３１，３３２上に、ワード線としての配線２９１，２９２，３９１，３９２が形成される。
【０２３０】
尚、配線２９１，２９２，３９１，３９２は、金属を用いて形成されてもよい。この場合、金属は、スパッタ法を用いて、半導体基板５０上に堆積される。
配線２９１，２９２，３９１，３９２とエミッタ層２１１，２１２，３１１，３１２との接触を防止するために、配線２９１，２９２，３９１，３９２のｙ方向の寸法は、ベース層２３１，２３２，３３１，３３２の上面の寸法以下であることが好ましい。それゆえ、配線２９１，２９２，３９１，３９２は、スリミング技術や側壁転写加工技術を用いて形成されることが好ましい。
【０２３１】
配線２９１，２９２，３９１，３９２が形成された後、半導体基板５０上に、例えば、ＣＶＤ法によって、絶縁膜（例えば、窒化シリコン）が堆積される。その絶縁膜に対して、異方性エッチングによるエッチバックが施される。すると、側壁絶縁膜５９が、配線２９１，２９２，３９１，３９２の上面上及び側面上に、選択的に残存する。
【０２３２】
この後、図１３及び図１４に示されるように、第１の層間絶縁膜５２ が、ＣＶＤ法によって、配線２９１，２９２，３９１，３９２上及び半導体基板５０上に堆積される。
【０２３３】
エミッタとしてのｎ＋型／ｐ＋型不純物層２１１，２１２，３１１，３１２表面が露出するように、層間絶縁膜５２内にコンタクトホールが形成される。コンタクトホール内に、コンタクトプラグ６１Ａ，６１Ｂが埋め込まれる。
【０２３４】
導電膜が、例えば、スパッタ法によって、層間絶縁膜５２上及びコンタクトプラグ６１Ａ，６１Ｂ上に堆積される。各メモリセルにおける２つのバイポーラトランジスタのエミッタ層が互いに接続されるように、導電膜が加工される。これによって、ＮＰＮ型バイポーラトランジスタのｎ＋型エミッタ層２１１，２１２とＰＮＰ型バイポーラトランジスタのｐ＋型エミッタ３１１，３１２とを接続する中間配線６３が形成される。
【０２３５】
抵抗変化型メモリ素子１１，１２の構成部材が、中間配線６３上に、順次堆積される。例えば、抵抗変化型メモリ素子１１，１２がＭＴＪ素子である場合、中間配線６３上に、下部電極、第１の磁性層、トンネルバリア層、第２の磁性層及び上部電極が、例えば、スパッタ法によって、順次堆積される。ＭＴＪ素子に用いられる材料や回路構成に応じて、第１及び第２の磁性層のうち、一方が、参照層となり、他方が記録層となる。
【０２３６】
そして、ＭＴＪ素子１１，１２を覆うように、第２の層間絶縁膜５３が、第１の層間絶縁膜５２上に、堆積される。ＭＴＪ素子１１，１２の上部電極が露出するように、層間絶縁膜５３内にコンタクトホールが形成され、そのコンタクトホール内に、ビアプラグ６４が埋め込まれる。
【０２３７】
そして、第２の層間絶縁膜５３上に、例えば、スパッタ法によって、金属膜が堆積される。金属膜は所定の形状に加工され、ｙ方向に延在するビット線ＢＬが形成される。
【０２３８】
以上の工程によって、本実施形態の抵抗変化型メモリが形成される。
【０２３９】
プレーナー構造のバイポーラトランジスタがメモリセルに用いられた場合、比較的容易なプロセスで、メモリセルアレイを形成でき、抵抗変化型メモリの製造コストを低減できる。
【０２４０】
以上のように、本実施形態の抵抗変化型メモリの第１の製造方法によれば、特性が向上した抵抗変化型メモリを提供できる。
【０２４１】
（ｃ−２） 構造例２
＜構造＞
図１７乃至図１９を用いて、本実施形態の抵抗変化型メモリ（ＭＲＡＭ）のメモリセルアレイの構造例２について、説明する。
【０２４２】
図１７は、メモリセルアレイの平面構造（レイアウト）を示す平面図である。図１８は、図１７のＸＶＩＩＩ−ＸＶＩＩＩ線に沿う断面を示す断面図である。図１９の（ａ）は、図１７のＸＩＸａ−ＸＩＸａ線に沿う断面を示す断面図であり、図１９の（ｂ）は、図１７のＸＩＸｂ−ＸＩＸｂ線に沿う断面図を示す断面図である。
【０２４３】
図１７乃至図１９に示されるメモリセルアレイは、ラテラル構造のバイポーラトランジスタを用いたメモリセルを含んでいる。
【０２４４】
尚、図１７乃至図１９のメモリセルアレイ内の１つのメモリセルの構造は、図７を用いて説明した構造と実質的に同じである。それゆえ、メモリセルの構造の詳細な説明は、必要に応じて行う。
【０２４５】
ラテラル構造のバイポーラトランジスタを用いたメモリセルは、ウェル領域を経由して電流をＭＴＪ素子に供給する構造ではないので、ｙ方向に隣接するメモリセル間に素子分離領域を設けずとも良くなる。それゆえ、メモリセルのサイズを縮小できる。ラテラル構造のバイポーラトランジスタを用いたメモリセルからなるメモリセルアレイは、真性半導体のＳＯＩ層５７をバイポーラトランジスタ形成領域とすることによって、ｙ方向に隣接する不純物層間の電気的分離を図り、メモリセル間のリーク電流を低減する。
【０２４６】
ｙ方向に配列されたメモリセルは、共通のアクティブ領域ＡＡ内に設けられる。それゆえ、アクティブ領域ＡＡは、ｙ方向に連続している。
【０２４７】
図１９の（ａ）及び（ｂ）に示されるように、ｘ方向に隣接する２つのアクティブ領域ＡＡは、素子分離絶縁膜５１によって電気的に分離されている。素子分離絶縁膜５１は、ｘ方向に隣接する２つのアクティブ領域ＡＡ間で、ｙ方向に延在している。メモリセルアレイ内において、１つのアクティブ領域ＡＡが、ｘ方向において２つの素子分離領域に挟まれたレイアウトになっている。アクティブ領域ＡＡをラインパターンとし、素子分離領域をスペースパターンとすると、メモリセルアレイの基板のレイアウトは、ラインアンドスペースのレイアウトになる。ｘ方向におけるアクティブ領域ＡＡの寸法は、例えば、Ｆであり、ｘ方向における素子分離領域の寸法は、例えば、Ｆである。
【０２４８】
コレクタ層２２１，２２２，３２１２及びベース層２３１，２３２，３３１，３３２は、それぞれ、Ｆの寸法を有する。
【０２４９】
シリサイド層６９は、コレクタ層２２１，２２２，３２１２上及びエミッタ層２１１，２１２，３１１，３１２上に、設けられる。シリサイド層６９上には、コンタクトプラグ６５Ａ，６５Ｂ，６５Ｃがそれぞれ設けられている。シリサイド層６９及びコンタクトプラグ６５Ａ，６５Ｂ，６５Ｃ及びを介して、コレクタ層２２１，２２２，３２１２及びエミッタ層２１１，２１２，３１１，３１２が、電源線ＳＬ１及びグランド線ＳＬ２にそれぞれ接続される。
【０２５０】
ｎ型コレクタ層２２１，２２２上方の配線は、電源線ＳＬ１である。ｐ型コレクタ層３２１２上方の配線は、グランド線ＳＬ２である。コレクタ層２２１，２２２，３２１２、コンタクトプラグ６５Ａ，６５Ｂ，６５Ｃ及び配線ＳＬ１，ＳＬ２は、ｙ方向に隣接するメモリセル間で共有される。コンタクトプラグ６５Ａ，６５Ｂ，６５Ｃは、ｙ方向に隣接する側壁絶縁膜５９間に配置されている。
【０２５１】
ＭＴＪ素子１１，１２が、エミッタ層２１１，２１２，３１１，３１２上方に設けられる。上述のように、エミッタ層２１１，２１２，３１１，３１２は、ｎ＋型及びｐ＋型の２つの不純物層がハーフピッチＦの寸法内に収まるように、ＳＯＩ層５７内に形成されている。
【０２５２】
尚、上述のように、ｎ＋型エミッタ層２１１，２１２，とｐ＋型エミッタ層３１１，３１２との間に、真性半導体層が介在していてもよい。
【０２５３】
ラテラル構造のバイポーラトランジスタを用いたメモリセルアレイにおいて、上述のように、ｙ方向に隣接するメモリセル間でコレクタ層を共有でき、ｙ方向に隣接するメモリセル間の素子分離領域を削減できる。また、本実施形態のラテラル構造のバイポーラトランジスタにおいて、２つのエミッタ層をハーフピッチ（Ｆ）内に形成できる。
【０２５４】
それゆえ、構成例２のメモリセルは、構成例１に比較して、メモリセルのセルサイズを縮小できる。構成例２のメモリセルのセルサイズは、例えば、８Ｆ２である。
【０２５５】
＜製造方法＞
図２０乃至図２２を参照して、本実施形態の抵抗変化型メモリの第２の製造方法について説明する。第２の製造方法において、ラテラル構造のバイポーラトランジスタがメモリセルに用いられた抵抗変化型メモリの製造方法が、述べられる。
【０２５６】
図２０乃至図２２は、メモリセルアレイのｙ方向に沿う断面の製造工程が、それぞれ示されている。
【０２５７】
図２０の（ａ）に示されるように、ＳＯＩ基板５４上のＳＯＩ層（例えば、真性半導体層）５７上に、レジストマスク９５が形成される。
イオン注入法によって、ＳＯＩ層５７に、例えば、ｐ型不純物層２３１，２３１２，２３２が形成される。これによって、ＮＰＮ型バイポーラトランジスタのベース層、及び、ＰＮＰ型バイポーラトランジスタのコレクタ層が形成される。ｐ型不純物層２３１，２３１２，２３２は、ｙ方向においてＦ（ハーフピッチ）の寸法を有する。
【０２５８】
レジストマスク９５が剥離された後、図２０の（ｂ）に示されるように、新たなレジストマスク９６が形成される。レジストマスク９６には、開口部が形成され、ＮＰＮ型バイポーラトランジスタのコレクタ層が形成される領域、及び、ＰＮＰ型バイポーラトランジスタのベース層が形成される領域が、露出する。レジストマスク９６は、ｐ型不純物層２３１，２３１２，２３２の上面及びエミッタ層が形成される領域の上面を覆っている。
【０２５９】
イオン注入によって、ｎ型不純物層２２１，２２２，３３１，３３２が、ＳＯＩ層５７内に形成される。ｎ型不純物層２２１，２２２，３３１，３３２は、ｙ方向において、Ｆの寸法を有する。
【０２６０】
尚、図２０の（ａ）及び（ｂ）に示される工程とは反対に、ｎ型不純物層２２１，２２２，３３１，３３２が形成されてから、ｐ型不純物層２３１，２３２，３２１２が形成されてもよい。
【０２６１】
図２０の（ｃ）に示されるように、導電層（例えば、ポリシリコン層）が、ＣＶＤ法によって、ＳＯＩ層５７上に堆積される。導電層は、例えば、バイポーラトランジスタのエミッタ層を形成する前に、堆積される。
【０２６２】
導電層は、フォトリソグラフィ技術及びＲＩＥ法を用いて、所定の形状に加工される。これによって、配線（ワード線）２９１，２９２，３９１，３９２が、ベース層としてのｐ型／ｎ型不純物層２３１，２３２，３３１，３３２上に、形成される。
【０２６３】
配線２９１，２９２，３９１，３９２及びＳＯＩ層５７を覆うように、絶縁膜（例えば、窒化シリコン）が堆積され、その絶縁膜がエッチバックされる。これによって、配線２９１，２９２，３９１，３９２の側面上及び上面上に、側壁絶縁膜５９が形成される。一方、ＳＯＩ層５７の上面から、絶縁膜は除去され、ＳＯＩ層５７の上面が露出する。
【０２６４】
この場合、バイポーラトランジスタのエミッタ層が形成される前に、各バイポーラトランジスタのベース層２３１，２３２，３３１，３３２上に、配線（ワード線）が形成される。
【０２６５】
図２１の（ａ）に示されるように、ＳＯＩ層５７及び配線２９１，２９２，３９１，３９２が覆われるように、レジストマスク９７が、形成される。例えば、レジストマスク９７は、膜厚ｈを有する。エミッタ層が形成される領域が露出するように、レジストマスク９７内に開口部が形成される。
【０２６６】
図２１の（ａ）に示されるように、例えば、イオン注入によって、エミッタ層としてのｐ型不純物層３１１が、ｎ型不純物層（ベース層）３３１に隣接するように、ＳＯＩ層５７内に形成される。
【０２６７】
ここで、イオンの入射方向が規範表面に対して斜め方向に設定されたイオン注入が実行される。イオンの入射角（イオン入射角とよぶ）θｉは、基板表面の垂直方向に対して斜め方向になっている。イオン入射角θｉは、基板表面に対して垂直方向とイオンの入射方向によって設定される。
【０２６８】
このように、斜め方向からのイオン注入によって、イオンの入射方向に対してレジストマスク９７及び配線２９１の影になるＳＯＩ層５７の内部には、イオンが添加されない。それゆえ、開口部によって露出した領域において、レジストマスク９７の膜厚（高さ）とイオン入射角θｉとに応じた寸法で、イオンの入射方向の直線上に、エミッタ相としてのｐ型不純物層３１１が形成される。
【０２６９】
図２１の（ｂ）に示されるように、イオンの入射方向が反対方向に設定されて、斜め方向からのイオン注入が実行される。図２１の（ａ）の工程において形成されたエミッタ層（ｐ型不純物層）３１１がイオンの入射方向に対してレジストマスク９７及び配線３９１の影に隠れるように、イオンの入射角θｉが設定される。これによって、ＮＰＮ型バイポーラトランジスタのベース層２３１とＰＮＰ型バイポーラトランジスタのエミッタ層３１１との間に、ｎ型不純物層２１１が形成される。
【０２７０】
図２１の（ａ）及び（ｂ）に示されるように、レジストマスク９７（又は配線２９１，３９１）の高さｈとイオン入射角θｉが適宜設定されることによって、所定の寸法（ハーフピッチ）Ｆ内に、２つの不純物層２１１，３１１が形成される。つまり、Ｆ／２の寸法の不純物層２１１，３１１をＳＯＩ層５７内にそれぞれ形成できる。
【０２７１】
上述のように、隣接するメモリセルは、鏡像関係を有するようにレイアウトされるので、図２２の（ａ）に示されるように、メモリセルのレイアウトに応じて、アクティブ領域の延在方向に対するｎ型エミッタ層及びｐ型エミッタ層の配列がメモリセルごとに互いに反対になっている領域がある。それゆえ、ｐ型イオンの入射方向とｎ型イオンの入射方向とが、図２１の（ａ）及び（ｂ）とそれぞれ反対の方向になるように、斜め方向からのイオン注入が実行される。これによって、図２２の（ａ）に示されるように、図２１の（ａ）及び（ｂ）に示される工程で形成された不純物層と同様に、ハーフピッチ内に、２つの不純物層２１２，３１２が形成される。
【０２７２】
ここで、エミッタ層２１１，３１１，２１２，３１２が、ベース層２３１，２３２，３３１，３３２に対してオーバーラップするようにイオン注入されることによって、基板表面に対して平行方向におけるベース層２３１，２３２，３３１，３３２の寸法を、ハーフピッチより小さくできる。ベース層２３１，２３２，３３１，３３２の寸法が小さくなることによって、バイポーラトランジスタの動作特性が向上する。
【０２７３】
ｎ＋型不純物層２１１，２１２とｐ＋型不純物層３１１，３１２との間に、真性半導体層（ＳＯＩ層５７）が残存していてもよい。
【０２７４】
尚、エミッタ層２１１，３１１，２１２，３１２が斜め方向のイオン注入と所定の膜厚のレジストマスクによって形成されてから、配線２９１，２９２，３９１，３９２が形成されてもよい。
【０２７５】
エミッタ層２１１，３１１，２１２，３１２が形成された後、レジストマスクが除去される。
【０２７６】
図２２の（ｂ）に示されるように、露出したＳＯＩ層５７上に、シリサイド層６９が形成される。例えば、配線２９１，２９２，３９１，３９２の側面に形成された側壁絶縁膜５９は、シリサイド層によって不純物層同士が短絡するのを防止する。
【０２７７】
この後、層間絶縁膜５２が、例えば、ＣＶＤ法によって、ＳＯＩ基板５０上に堆積される。そして、第１の製造方法と同様の工程によって、コンタクトプラグ６５Ａ，６５Ｂ，６５Ｃ、抵抗変化型メモリ素子１１，１２及び配線６３，ＳＬ１，ＳＬ２，ＢＬが、順次形成される。コンタクトプラグ６５Ａは、２つのエミッタ層２１１，３１１，２１２，３１２をまたがるように、シリサイド層６９上に形成される。
【０２７８】
これによって、図１８及び図１９に示されるように、本実施形態の抵抗変化型メモリが作製される。このように、ラテラル構造のバイポーラトランジスタがメモリセルに用いられた場合であっても、バイポーラトランジスタの構成部材をイオン注入によって形成できる。
【０２７９】
ラテラル構造のバイポーラトランジスタがメモリセルに用いられた場合、プレーナー構造のバイポーラトランジスタが用いられた場合に比較して、セルサイズの小さいメモリセルトランジスタを含む抵抗変化型メモリを提供できる。
【０２８０】
以上のように、本実施形態の抵抗変化型メモリの第２の製造方法によれば、特性が向上した抵抗変化型メモリを提供できる。
【０２８１】
（３） 変形例
上述の抵抗変化型メモリにおいて、ＭＲＡＭ（磁気メモリ）が例示され、磁気抵抗効果素子が、メモリセル内の抵抗変化型メモリ素子１として用いられている。
【０２８２】
但し、本実施形態の抵抗変化型メモリは、可変抵抗素子をメモリ素子に用いたメモリ（例えば、ＲｅＲＡＭ）や相変化素子をメモリ素子に用いた相変化メモリ（例えば、ＰＣＲＡＭ）でもよい。
【０２８３】
ＲｅＲＡＭに用いられる抵抗変化型メモリ素子（可変抵抗素子）１の基本構造を示している。
【０２８４】
図２３に示されるように、メモリ素子としての可変抵抗素子１は、２つの電極１３Ａ，１３Ｂと、電極１３Ａ，１３Ｂ間に挟まれた抵抗変化膜１４とを含んでいる。
【０２８５】
抵抗変化膜１４は、電圧又は電流が与えられることによって、その膜の抵抗値が変化する性質（特性）を有する。例えば、抵抗変化膜１４は、遷移金属酸化膜やペロブスカイト型金属酸化物からなる。
【０２８６】
例えば、遷移金属酸化膜として、ＮｉＯｘ、ＴｉＯｘ、ＣｕｘＯなど（例えば、１≦ｘ≦２）が例示され、ペロブスカイト型金属酸化物としては、ＰＣＭＯ（Ｐｒ０．７Ｃａ０．３ＭｎＯ３）、Ｎｂ添加ＳｒＴｉ（Ｚｒ）Ｏ３、Ｃｒ添加ＳｒＴｉ（Ｚｒ）Ｏ３などが例示される。
【０２８７】
抵抗変化膜１４の抵抗値が変化する性質は、例えば、抵抗変化膜１４と電極１３Ａ，１３Ｂとの組み合わせによって、発現したり、或いは、安定に得られたりする。それゆえ、抵抗変化膜１４の材料に応じて、電極１３Ａ，１３Ｂの材料が適宜選択されることが好ましい。電極１３Ａ，１３Ｂは、メモリ素子１の端子として用いられる。
【０２８８】
抵抗変化型メモリ素子１は、バイポーラ型とよばれる動作モード、或いは、ユニポーラ型とよばれる動作モードによって、その抵抗状態が変化する。
【０２８９】
バイポーラ型の抵抗変化型メモリ素子は、端子間に印加される電圧の極性に応じて、その抵抗変化型メモリ素子の抵抗状態が変化する。ユニポーラ型の抵抗変化型メモリ素子は、端子間に印加されるプログラム電圧の大きさに応じて、その抵抗変化型メモリ素子の抵抗状態が変化する。
【０２９０】
例えば、バイポーラ型の抵抗変化型メモリ素子は、抵抗変化膜１４内のイオンの移動（濃度プロファイルの変化）によって抵抗値が変化する。例えば、ユニポーラ型の抵抗変化型メモリ素子は、抵抗変化膜１４内の微細な電流経路（フィラメント）の生成又は消失（部分的な消失を含む）によって抵抗値が変化する。
【０２９１】
抵抗変化型メモリ素子が、ユニポーラ型であるかバイポーラ型であるかは、主として、抵抗変化膜１４の材料に依存する。
【０２９２】
バイポーラ型及びユニポーラ型の抵抗変化型メモリ素子のいずれであっても、所定のプログラム電圧（又は電流）が端子間に印加されることによって、抵抗変化型メモリ素子（可変抵抗素子）の抵抗状態は、高抵抗状態から低抵抗状態、又は、低抵抗状態から高抵抗状態に、可逆的に変化される。そして、抵抗変化型メモリ素子の変化した抵抗状態は、所定のプログラム電圧が印加されるまで、実質的に不揮発である。
【０２９３】
抵抗変化型メモリ素子１が、バイポーラ型の抵抗変化型メモリ素子である場合、素子の抵抗状態を低抵抗状態（プログラム状態、“０”データ書き込み）にする場合と高抵抗状態（消去状態、“１”データ書き込み）にする場合とで、電極１３Ａ，１３Ｂに印加される電圧の極性は反対である。
【０２９４】
バイポーラ型の抵抗変化型メモリ素子において、メモリ素子１の電極１３Ａが高電位側に設定され、メモリ素子１の電極１３Ｂが低電位側に設定された場合、電極１３Ａから電極１３Ｂへ向かう方向にバイアスが印加される。例えば、抵抗変化型メモリ素子１の抵抗状態は、高抵抗状態から低抵抗状態に変化する。この一方で、メモリ素子１の電極１３Ｂが高電位側に設定され、メモリ素子１の電極１３Ａが低電位側に設定された場合、電極１３Ｂから電極１３Ａへ向かう方向にバイアスが印加される。この場合、電極１３Ａが高電位側に設定された場合とは反対に、抵抗変化型メモリ素子１の抵抗状態は、低抵抗状態から高抵抗状態に変化する。
【０２９５】
このように、バイポーラ型の抵抗変化型メモリ素子（可変抵抗素子）では、変化させる抵抗状態に応じて、電圧（電流又は電界）の極性が反対になる。
【０２９６】
尚、バイポーラ型の抵抗変化型メモリ素子であっても、その抵抗状態を変化させるのに必要なしきい値（電圧値、電流値）が存在するのは、もちろんである。
【０２９７】
抵抗変化型メモリ素子１がユニポーラ型のメモリ素子である場合、素子の抵抗状態を低抵抗状態（プログラム状態、“０”データ書き込み）にする場合と高抵抗状態（消去状態、“１”データ書き込み）にする場合とで、電極１３Ａ，１３Ｂに印加される電圧の大きさ（電圧値）、或いは、電圧のパルス幅、或いは、電圧値とパルス幅の両方が、異なる。ユニポーラ型の抵抗変化型メモリ素子では、端子に印加される電圧の極性は同じである。即ち、データ書き込み時（抵抗状態の変化時）、抵抗変化型メモリ素子の端子（電極）のうち、一方がカソード、他方がアノードとして、設定される。
【０２９８】
また、抵抗変化型メモリ素子１は、相変化素子でもよい。相変化素子は、抵抗変化膜１４の結晶構造が、与えられた電流／電圧に起因する熱によって結晶相と非晶質相との間で変化する。この結果として、メモリ素子としての相変化素子の抵抗値が変化する。相変化素子の抵抗変化膜１４は、例えば、Ｇｅ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｔｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｎ−Ｔｅなどのカルコゲン化合物を用いて、形成される。メモリ素子１としての相変化素子において、抵抗変化膜１４と電極１３Ａ，１３Ｂとの間にヒータ層が設けられることが、消費電力の観点から好ましい。
【０２９９】
可変抵抗素子又は相変化素子を用いた抵抗変化型メモリ素子において、抵抗変化型メモリ素子の抵抗状態を高い状態から低い状態に変化させる動作は、セット動作とよばれる。抵抗変化型メモリ素子の抵抗状態を低い状態から高い状態にする変化させる動作は、リセット動作とよばれる。
【０３００】
バイポーラ型の可変抵抗素子は、セット及びリセット動作において、極性が異なる電圧が用いられるので、ＭＴＪ素子と同様に、双方向に電流を供給することが好ましい。
【０３０１】
それゆえ、例えば、本実施形態の抵抗変化型メモリにおいて、バイポーラ型の可変抵抗素子がメモリ素子として用いられることが好ましい。
【０３０２】
以上のように、本実施形態の抵抗変化型メモリは、抵抗変化型メモリ素子がＭＴＪ素子以外の素子であっても適用できる。
【０３０３】
［その他］
本実施形態の抵抗変化型メモリによれば、メモリの動作特性を向上できる。
【０３０４】
本実施形態において、本実施形態のメモリセルを用いたメモリセルアレイは、上述の例に限定されず、メモリセル間の接続関係又はメモリセルのレイアウトを適宜変更して、上述の例と回路構成及びレイアウトの異なるメモリセルアレイを形成してもよい。
【０３０５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０３０６】
１：抵抗変化型メモリ素子、２，３：バイポーラトランジスタ、２１，３１：エミッタ、２２，３２：コレクタ、２３，３３：ベース、ＢＬ：ビット線、ＷＬ：ワード線。
【特許請求の範囲】
【請求項１】
第１方向に延在するビット線と、
第２方向に延在するワード線と、
第１エミッタと、第１ベースと、第１コレクタとを有する、第１駆動型の第１バイポーラトランジスタと、
第２エミッタと、第２ベースと、第２コレクタとを有する、前記第１駆動型と異なる第２駆動型の第２バイポーラトランジスタと、
第１及び第２端子を有する抵抗変化型メモリ素子と、を具備し、
前記第１端子は、前記第１及び第２エミッタに接続され、
前記第２端子は、前記ビット線に接続され、
前記第１及び第２ベースは、前記ワード線に接続される、
ことを特徴とする抵抗変化型メモリ。
【請求項２】
第１及び第２半導体領域上方を第１方向に延在するビット線と、
前記第１半導体領域内に設けられた第１導電型の第１コレクタ層と、前記第１コレクタ層内に設けられた前記第１導電型と異なる第２導電型の第１ベース層と、前記第１ベース層内に設けられた前記第１導電型の第１エミッタ層とを有する第１バイポーラトランジスタと、
前記第２半導体領域内に設けられた前記第２導電型の第２コレクタ層と、前記第２コレクタ層内に設けられた前記第１導電型の第２ベース層と、前記第２ベース層内に設けられた前記第２導電型の第２エミッタ層とを有する第２バイポーラトランジスタと、
前記第１及び第２エミッタ層に導電体を介して接続される第１端子と、前記ビット線に接続される第２端子とを有する抵抗変化型メモリ素子と、
第２方向に延在し、前記第１及び第２ベース層上に設けられるワード線と、
を具備することを特徴とする抵抗変化型メモリ。
【請求項３】
半導体領域上方を第１方向に延在するビット線と、
前記第１導電型の第１エミッタ層と、第１導電型の第１コレクタ層と、前記第１コレクタ層と前記第のエミッタ層との間に設けられた前記第１導電型と異なる第２導電型の第１ベース層とを有し、前記半導体領域内に設けられる第１バイポーラトランジスタと、
前記第１エミッタ層に隣接する前記第２導電型の第２エミッタ層と、前記第２導電型の第２コレクタ層と、前記第２コレクタ層と前記第２エミッタ層との間に設けられた前記第１導電型の第２ベース層とを有し、前記半導体領域内に設けられる第２バイポーラトランジスタと、
前記第１及び第２エミッタ層に導電体を介して接続される第１端子と、前記ビット線に接続される第２端子とを有する抵抗変化型メモリ素子と、
第２方向に延在し、前記第１及び第２ベース層上に設けられるワード線と、
を具備することを特徴とする抵抗変化型メモリ。
【請求項４】
前記抵抗変化型メモリ素子に対する書き込み動作において、
前記ビット線が第１電位に設定され、前記ワード線が前記第１電位より大きい第２電位に設定された場合、前記第１バイポーラトランジスタはオンされ、前記第２バイポーラトランジスタはオフされ、
前記ビット線が前記第２電位に設定され、前記ワード線が前記第１電位に設定された場合、前記第１バイポーラトランジスタはオフされ、前記第２バイポーラトランジスタはオンされる、ことを特徴とする請求項１乃至３のいずれか１項に記載の抵抗変化型メモリ。
【請求項５】
前記抵抗変化型メモリ素子に対する読み出し動作において、
前記ビット線は前記第２電位と前記第１電位との間の第３電位に設定され、前記ワード線は前記第１電位に設定され、
前記第１バイポーラトランジスタはオフされ、前記第２バイポーラトランジスタはオンされる、ことを特徴とする請求項１乃至４のいずれか１項に記載の抵抗変化型メモリ。
【請求項６】
前記抵抗変化型メモリ素子は第１抵抗値と前記第１抵抗値と異なる第２抵抗値を有し、
前記第１端子から前記第２端子に向かって前記第１バイポーラトランジスタからの出力電流が流れた場合に、前記第１抵抗値から前記第２抵抗値へ変化し、
前記第２端子から前記第１端子に向かって前記第２バイポーラトランジスタからの出力電流が流れた場合に、前記第２抵抗値から前記第１抵抗値へ変化する、ことを特徴とする請求項１乃至５のいずれか１項に記載の抵抗変化型メモリ。
【請求項１】
第１方向に延在するビット線と、
第２方向に延在するワード線と、
第１エミッタと、第１ベースと、第１コレクタとを有する、第１駆動型の第１バイポーラトランジスタと、
第２エミッタと、第２ベースと、第２コレクタとを有する、前記第１駆動型と異なる第２駆動型の第２バイポーラトランジスタと、
第１及び第２端子を有する抵抗変化型メモリ素子と、を具備し、
前記第１端子は、前記第１及び第２エミッタに接続され、
前記第２端子は、前記ビット線に接続され、
前記第１及び第２ベースは、前記ワード線に接続される、
ことを特徴とする抵抗変化型メモリ。
【請求項２】
第１及び第２半導体領域上方を第１方向に延在するビット線と、
前記第１半導体領域内に設けられた第１導電型の第１コレクタ層と、前記第１コレクタ層内に設けられた前記第１導電型と異なる第２導電型の第１ベース層と、前記第１ベース層内に設けられた前記第１導電型の第１エミッタ層とを有する第１バイポーラトランジスタと、
前記第２半導体領域内に設けられた前記第２導電型の第２コレクタ層と、前記第２コレクタ層内に設けられた前記第１導電型の第２ベース層と、前記第２ベース層内に設けられた前記第２導電型の第２エミッタ層とを有する第２バイポーラトランジスタと、
前記第１及び第２エミッタ層に導電体を介して接続される第１端子と、前記ビット線に接続される第２端子とを有する抵抗変化型メモリ素子と、
第２方向に延在し、前記第１及び第２ベース層上に設けられるワード線と、
を具備することを特徴とする抵抗変化型メモリ。
【請求項３】
半導体領域上方を第１方向に延在するビット線と、
前記第１導電型の第１エミッタ層と、第１導電型の第１コレクタ層と、前記第１コレクタ層と前記第のエミッタ層との間に設けられた前記第１導電型と異なる第２導電型の第１ベース層とを有し、前記半導体領域内に設けられる第１バイポーラトランジスタと、
前記第１エミッタ層に隣接する前記第２導電型の第２エミッタ層と、前記第２導電型の第２コレクタ層と、前記第２コレクタ層と前記第２エミッタ層との間に設けられた前記第１導電型の第２ベース層とを有し、前記半導体領域内に設けられる第２バイポーラトランジスタと、
前記第１及び第２エミッタ層に導電体を介して接続される第１端子と、前記ビット線に接続される第２端子とを有する抵抗変化型メモリ素子と、
第２方向に延在し、前記第１及び第２ベース層上に設けられるワード線と、
を具備することを特徴とする抵抗変化型メモリ。
【請求項４】
前記抵抗変化型メモリ素子に対する書き込み動作において、
前記ビット線が第１電位に設定され、前記ワード線が前記第１電位より大きい第２電位に設定された場合、前記第１バイポーラトランジスタはオンされ、前記第２バイポーラトランジスタはオフされ、
前記ビット線が前記第２電位に設定され、前記ワード線が前記第１電位に設定された場合、前記第１バイポーラトランジスタはオフされ、前記第２バイポーラトランジスタはオンされる、ことを特徴とする請求項１乃至３のいずれか１項に記載の抵抗変化型メモリ。
【請求項５】
前記抵抗変化型メモリ素子に対する読み出し動作において、
前記ビット線は前記第２電位と前記第１電位との間の第３電位に設定され、前記ワード線は前記第１電位に設定され、
前記第１バイポーラトランジスタはオフされ、前記第２バイポーラトランジスタはオンされる、ことを特徴とする請求項１乃至４のいずれか１項に記載の抵抗変化型メモリ。
【請求項６】
前記抵抗変化型メモリ素子は第１抵抗値と前記第１抵抗値と異なる第２抵抗値を有し、
前記第１端子から前記第２端子に向かって前記第１バイポーラトランジスタからの出力電流が流れた場合に、前記第１抵抗値から前記第２抵抗値へ変化し、
前記第２端子から前記第１端子に向かって前記第２バイポーラトランジスタからの出力電流が流れた場合に、前記第２抵抗値から前記第１抵抗値へ変化する、ことを特徴とする請求項１乃至５のいずれか１項に記載の抵抗変化型メモリ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【公開番号】特開２０１２−８９７４１（Ｐ２０１２−８９７４１Ａ）
【公開日】平成２４年５月１０日（２０１２．５．１０）
【国際特許分類】
【出願番号】特願２０１０−２３６４４８（Ｐ２０１０−２３６４４８）
【出願日】平成２２年１０月２１日（２０１０．１０．２１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年５月１０日（２０１２．５．１０）
【国際特許分類】
【出願日】平成２２年１０月２１日（２０１０．１０．２１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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