半導体装置
【課題】バイポーラトランジスタ構造を有する静電破壊保護素子のホールド電圧を従来に比して高くするとともに、当該素子のサイズを抑える技術を提供することを目的とする。
【解決手段】エピタキシャル層２の表面にベース領域（Ｐ不純物層４）が形成され、Ｐ不純物層４の表面にエミッタ領域（Ｎ＋不純物層５）が形成され、エピタキシャル層２とＮ＋不純物層６とから成るコレクタ領域が構成されている。ベース電極８とベース領域（Ｐ不純物層４）の接続部が、ベース領域（Ｐ不純物層４）のコレクタ電極１０側の端部とエミッタ領域（Ｎ＋不純物層５）との間に位置する。つまり、コレクタ・ベース・エミッタの順で各電極が構成されている。ベース電極８とエミッタ電極９とは不図示の配線を介して接続されている。また、エピタキシャル層２を複数の島領域に分離するためのＰ＋分離層１１が形成されている。
【解決手段】エピタキシャル層２の表面にベース領域（Ｐ不純物層４）が形成され、Ｐ不純物層４の表面にエミッタ領域（Ｎ＋不純物層５）が形成され、エピタキシャル層２とＮ＋不純物層６とから成るコレクタ領域が構成されている。ベース電極８とベース領域（Ｐ不純物層４）の接続部が、ベース領域（Ｐ不純物層４）のコレクタ電極１０側の端部とエミッタ領域（Ｎ＋不純物層５）との間に位置する。つまり、コレクタ・ベース・エミッタの順で各電極が構成されている。ベース電極８とエミッタ電極９とは不図示の配線を介して接続されている。また、エピタキシャル層２を複数の島領域に分離するためのＰ＋分離層１１が形成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電破壊保護素子として好適に用いられる半導体装置に関するものである。
【背景技術】
【０００２】
半導体集積回路では、静電気，過電圧，周辺機器から放射される電磁ノイズ等のサージ電圧による破壊（静電破壊）を防止するために、入出力端子の近辺に保護素子（以下、静電破壊保護素子という）が設けられている。
【０００３】
静電破壊保護素子としては、ダイオードやＭＯＳトランジスタを用いたものの他にバイポーラトランジスタを用いたものがある。静電破壊保護素子として設けられる従来のＮＰＮ型バイポーラトランジスタのデバイス構造について、図５Ａ及び図５Ｂを参照しながら説明する。図５Ａは当該バイポーラトランジスタを示す平面図であり、図５Ｂは、図５ＡのＹ−Ｙ線に沿った断面図である。
【０００４】
Ｐ型の半導体基板１００の表面にはＮ−型のエピタキシャル層１０１が形成され、エピタキシャル層１０１の底部にはＮ＋型の埋め込み層１０２が形成されている。また、エピタキシャル層１０１を複数の島領域に分離するためのＰ＋分離層１０３が形成されている。Ｐ＋分離層１０３は、Ｐ型不純物が添加された上分離層１０３ａと下分離層１０３ｂとがエピタキシャル層１０１内で一体化した構成になっている。
【０００５】
エピタキシャル層１０１の表面には、Ｐ不純物層１０４がベース領域として形成され、Ｐ不純物層１０４の表面にはＮ＋不純物層１０５がエミッタ領域として形成されている。また、エピタキシャル層１０１の表面にはＮ＋不純物層１０６が形成され、エピタキシャル層１０１とＮ＋不純物層１０６とでコレクタ領域が構成されている。また、エピタキシャル層１０１上には絶縁膜１０７が形成されており、当該絶縁膜１０７にはＰ不純物層１０４と接続されたベース電極１０８、Ｎ＋不純物層１０５と接続されたエミッタ電極１０９、Ｎ＋不純物層１０６と接続されたコレクタ電極１１０が形成されている。なお、ベース電極１０８とエミッタ電極１０９とは不図示の配線を介して電気的に接続されている。この接続は一般的にダイオード接続と呼ばれている。
【０００６】
このように、静電破壊保護素子として用いられている従来のＮＰＮ型のバイポーラトランジスタは、Ｎ＋不純物層１０６とベース電極１０８との間にエミッタ領域（Ｎ＋不純物層１０５）が設けられ、コレクタ・エミッタ・ベースの順で電極が設けられた構成になっている。
【０００７】
かかるバイポーラトランジスタにおけるコレクタ・エミッタ間に印加した電圧Ｖと、エミッタ電流Ｉとの関係は、図６に示すような特性を示す。なお、Ｖｓをスナップバック電圧、Ｖｈをホールド電圧と称する。
【０００８】
ところで、静電破壊保護素子として機能するためには、スナップバック電圧Ｖｓを被保護素子の耐圧よりも低くなるように設計することが当然に必要となる。また、その一方で、ラッチアップによる静電破壊保護素子の異常動作を防止するためには、ホールド電圧Ｖｈを当該半導体集積回路の動作電源電圧以上に設計する必要がある。このように、静電破壊保護素子を設計する際には、スナップバック電圧Ｖｓ及びホールド電圧Ｖｈの特性が重要である。
【０００９】
ここで、図５Ａ及び図５Ｂに示すように、Ｐ不純物層１０４とＮ＋不純物層１０６との間の長さをｔ、Ｐ＋不純物層１０４のＮ＋不純物層１０６側の端部とＮ＋不純物層１０５との間の長さをｄとすると、以下に述べる関係を有することが知られている（非特許文献１）。つまり、（１）ｄの値をより大きくすることによってホールド電圧Ｖｈが高くなること、（２）ｔの値をより大きくすることによってスナップバック電圧Ｖｓが高くなることが知られている。
【００１０】
従って、ｔ及びｄの値を調節することでスナップバック電圧Ｖｓ及びホールド電圧Ｖｈを調節し、バイポーラトランジスタが静電破壊保護素子として所望の動作特性を有するようにしている。
【００１１】
上述した技術及びその関連技術は、例えば以下の特許文献及び非特許文献に記載されている。
【特許文献１】特開平１０−２１４９０５号公報
【非特許文献１】IEEE−IRPS ESD/LATCHUP（session 3D-6）,Design And Analysis of New Protection Structures for Smart Power Technology with Controlled Trigger and Holding Voltage(２００１)，Ｐ２５３
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上述のとおり、ホールド電圧Ｖｈは当該半導体集積回路の動作電源電圧以上に設定する必要がある。そのため、上記構造のバイポーラトランジスタを静電破壊保護素子として用いる場合には、ｄの値をより大きくすることによって高いホールド電圧Ｖｈを確保できると考えられていた。
【００１３】
しかしながら、本発明者の実験結果によれば、従来構造においてｄの値を大きくしていったとしても、ｄの増加に対するホールド電圧Ｖｈの増加が、図２のＶＨ１に示すように徐々に飽和する傾向にあることが判った。従って、従来構造においてｄの値を大きくしていく対策では、ホールド電圧Ｖｈを十分に高くすることが困難な場合がある。また、ｄの値を大きくするということは、静電破壊保護素子のサイズの増大に繋がるという問題があった。
【００１４】
そこで本発明は、バイポーラトランジスタを静電破壊保護素子として用いる場合におけるホールド電圧を従来に比して高くするとともに、当該保護素子のサイズの増大を抑える技術を提供することを主たる目的とする。
【課題を解決するための手段】
【００１５】
本発明は上記課題に基づいてなされたものであり、その主な特徴は以下のとおりである。すなわち、本発明の半導体装置は、第１導電型の第１の半導体層と、前記第１の半導体層の表面に形成された前記第１の半導体層よりも高濃度の第１導電型の第２の半導体層とを含むコレクタ領域と、前記第１の半導体層の表面に形成された第２導電型のベース領域と、前記ベース領域の表面に形成された第１導電型のエミッタ領域と、前記第２の半導体層と接続されたコレクタ電極と、前記ベース領域と接続されたベース電極と、前記エミッタ領域と接続されたエミッタ電極とを含むバイポーラトランジスタを備え、前記ベース電極は前記エミッタ電極と接続され、且つ前記ベース電極と前記ベース領域との接続部は、前記ベース領域の前記第２の半導体層側の端部と前記エミッタ領域との間に位置することを特徴とする。
【発明の効果】
【００１６】
本発明の半導体装置によれば、従来に比してホールド電圧を高くすることができる。
【発明を実施するための最良の形態】
【００１７】
次に、本発明の実施形態に係る半導体装置について図面を参照しながら説明する。図１Ａは本実施形態に係る半導体装置を示す平面図の概略であり、図１Ｂは、図１ＡのＸ−Ｘ線に沿った断面図である。
【００１８】
シリコン等から成るＰ型の半導体基板１の表面にはＮ−型のエピタキシャル層２が形成され、エピタキシャル層２の底部にはエピタキシャル層２よりも高濃度であるＮ＋型の埋め込み層３が形成されている。エピタキシャル層２及び埋め込み層３は、半導体基板１にＮ型不純物（例えばリン）を高濃度に注入し、エピタキシャル成長させることで形成される。
【００１９】
エピタキシャル層２の表面にはバイポーラトランジスタ構造（本実施形態ではＮＰＮ型のバイポーラトランジスタ５０）が形成されている。すなわち、エピタキシャル層２の所定領域にはＰ不純物層４がベース領域として形成され、Ｐ不純物層４の表面にはＮ＋不純物層５がエミッタ領域として形成されている。そして、エピタキシャル層２の表面にはエピタキシャル層２よりも高濃度のＮ＋不純物層６が形成され、エピタキシャル層２とＮ＋不純物層６とでコレクタ領域が構成されている。また、エピタキシャル層２を被覆して絶縁膜７（例えば、熱酸化法やＣＶＤ法によるシリコン酸化膜）が形成されている。絶縁膜７の所定領域にはコンタクトホールが形成され、各コンタクトホールにはＰ不純物層４と接続されたベース電極８、Ｎ＋不純物層５と接続されたエミッタ電極９、Ｎ＋不純物層６と接続されたコレクタ電極１０が形成されている。なお、ベース電極８とエミッタ電極９とは不図示の配線を介して接続されている。
【００２０】
本実施形態では、ベース電極８とベース領域（Ｐ不純物層４）との接続部が、図１Ａ及び図１Ｂに示すように、ベース領域（Ｐ不純物層４）のコレクタ電極１０側の端部とエミッタ領域（Ｎ＋不純物層５）との間に位置する点が特徴である。つまり、コレクタ・ベース・エミッタの順で電極が形成されており、この点においてコレクタ・エミッタ・ベースの順で電極が形成されていた従来構造（図５参照）と構成が大きく異なる。
【００２１】
また、エピタキシャル層２を複数の島領域に分離するためのＰ＋分離層１１が形成されている。Ｐ＋分離層１１は、Ｐ型不純物が添加された上分離層１１ａと下分離層１１ｂとがエピタキシャル層２内で一部同士が重畳して一体化した構成になっており、本実施形態ではバイポーラトランジスタ５０が形成された領域を取り囲むようにして環状に形成されている。上分離層１１ａは、エピタキシャル層２の上面からボロン（Ｂ）等のＰ型不純物を拡散させることにより形成される。一方、下分離層１１ｂは、エピタキシャル層２の底部側からボロン（Ｂ）等のＰ型不純物を拡散させることにより形成される。Ｐ＋分離層１１によって隣り合う素子は電気的に分離されるため、当該バイポーラトランジスタ５０と隣り合うようにしてエピタキシャル層２上には様々な素子（ＭＯＳトランジスタやキャパシタや別のバイポーラトランジスタ等）が形成されていてもよい。
【００２２】
また、絶縁膜７のＰ＋分離層１１に対応する位置にはコンタクトホールが形成され、当該コンタクトホール内に基板電位固定電極１２が形成されている。基板電位固定電極１２によって半導体基板１の電位が固定される。なお、基板電位固定電極１２を設ける位置に限定はないが、Ｐ＋分離層１１との接続部を当該バイポーラトランジスタ５０と隣り合うように配置することが、当該バイポーラトランジスタ５０による静電破壊保護特性を向上させる上で好ましい。寄生ダイオードの順方向特性が向上するからである。この点については後述する。
【００２３】
図１Ａ及び図１Ｂに示すように、Ｐ不純物層４とＮ＋不純物層６との間の長さをｔ、Ｐ不純物層のＮ＋不純物層６側の端部とＮ＋不純物層５との間の長さをＤとする。なお、エミッタ領域（Ｎ＋不純物層５），エミッタ電極９及びベース電極８を除く構成が従来構造（図５参照）と同様であったとした場合、本実施形態の構造（バイポーラトランジスタ５０）ではコレクタ・ベース・エミッタの順で電極が形成されているため、Ｄはｄよりも長い。従ってＤは、Ｄ＝ｄ＋α（αは任意の定数）の式で表すことができる。また、ｔよりもＤが長いことが好ましい。また、Ｄはベース電極８とＰ不純物層４との接触部の幅以上の長さである必要がある。
【００２４】
エミッタ領域，エミッタ電極及びベース電極を除く構成を本実施形態の構造（バイポーラトランジスタ５０）と従来構造（図５参照）のそれぞれで同じとした条件下において、それぞれ静電破壊試験を行ったところ、バイポーラトランジスタ５０のスナップバック電圧Ｖｓの値は従来構造（図５参照）と比べてほとんど変わらない一方で、従来構造よりも高いホールド電圧Ｖｈが確認できた。
【００２５】
バイポーラトランジスタ５０と従来構造における「ｄとホールド電圧Ｖｈとの関係」を比較する。図２に示したグラフは、 従来構造における「ｄとホールド電圧Ｖｈとの関係（ＶＨ１）」と、バイポーラトランジスタ５０における「ｄとホールド電圧Ｖｈとの関係（ＶＨ２）」とを示している。ここでの横軸ｄは従来構造におけるｄ値を示す。この実験結果によれば、測定した全てのｄの範囲で、バイポーラトランジスタ５０のホールド電圧Ｖｈは従来構造のホールド電圧Ｖｈよりも高いことが確認できた。また、従来構造におけるホールド電圧Ｖｈは、約２０Ｖを超えた辺りで徐々に飽和するのに対して、バイポーラトランジスタ５０におけるホールド電圧Ｖｈは、約２０Ｖを超えた後でも飽和せずに上昇する。つまり、バイポーラトランジスタ５０のホールド電圧は従来構造のホールド電圧よりも高いことが確認できた。
【００２６】
従って、本実施形態に係るＮＰＮ型のバイポーラトランジスタを静電破壊保護素子として用いた場合、従来とトランジスタサイズを変更することなく、従来よりもホールド電圧Ｖｈを高くすることができ、高い動作電源電圧の半導体集積回路に対処することができる。換言すれば、従来と同程度のホールド電圧Ｖｈを、従来よりも小さい面積のバイポーラトランジスタで実現することが出来る。従って、静電破壊保護素子に必要な面積を従来に比して小さくすることが可能である。
【００２７】
次に、上記バイポーラトランジスタ５０を静電破壊保護素子として用いた場合の具体的な実施例について、図３の回路図を参照しながら説明する。シリコン等から成る半導体基板上には内部回路２０が設けられている。内部回路２０は、アナログ回路やデジタル回路であって、入力回路や出力回路，入出力回路等を含む。
【００２８】
そして、内部回路２０と入力端子２１とを繋ぐ配線２２には、コレクタ電極１０が接続され、エミッタ電極９及びベース電極８がＶＳＳ配線２３と接続された上記構造のバイポーラトランジスタ（バイポーラトランジスタ５０ａとする）と、コレクタ電極１０がＶＤＤ配線２４に接続され、エミッタ電極９及びベース電極８が配線２２と接続された上記構造のバイポーラトランジスタ（バイポーラトランジスタ５０ｂとする）とが静電破壊保護素子として接続されている。
【００２９】
ＶＳＳ配線２３には接地電圧ＧＮＤが供給され、ＶＤＤ配線２４には電源電圧ＶＤＤが供給されている。なお、Ｐ＋分離層１１は基板電位固定電極１２を介してＶＳＳ配線２３と接続され、半導体基板１は接地電位に固定されている。
【００３０】
また、入力端子２１と内部回路２０との間には保護抵抗２５と、内部回路２０の入力バッファを構成するＣＭＯＳ回路２６が接続されている。ＣＭＯＳ回路２６は、ソースがＶＤＤ配線２４と接続されたＰチャネル型ＭＯＳトランジスタ２７と、ソースがＶＳＳ配線２３と接続されたＮチャネル型ＭＯＳトランジスタ２８とが直列接続して構成されている。
【００３１】
また、ＶＳＳ配線２３とＶＤＤ配線２４との間には、コレクタ電極１０がＶＤＤ配線２４と接続され、エミッタ電極９及びベース電極８がＶＳＳ配線２３と接続された上記構造のバイポーラトランジスタ（バイポーラトランジスタ５０ｃとする）が静電破壊保護素子として接続されている。このように、図１で示した本実施形態に係るバイポーラトランジスタ５０は、図３に示すようにバイポーラトランジスタ５０ａ，５０ｂ，５０ｃとして配置することができる。
【００３２】
バイポーラトランジスタ５０ａ，５０ｂ，５０ｃの静電破壊保護動作について簡単に説明する。この回路において、入力端子２１に過剰な正電圧が印加され、その過電圧がバイポーラトランジスタ５０ａを超えると、バイポーラトランジスタ５０ａに電流が流れ、当該電流はＶＳＳ配線２３を通して外部に逃げる。また、入力端子２１に過剰な負電圧が印加され、つまりはＶＤＤ配線２４側が正の極性となる過電圧が印加され、その過電圧がバイポーラトランジスタ５０ｂのスナップバック電圧を超えると、バイポーラトランジスタ５０ｂに電流が流れ、当該電流はＶＤＤ配線２４を流れて外部に逃げる。また、ＶＳＳ配線２３に対してＶＤＤ配線２４が過大な正電圧となり、当該過電圧がバイポーラトランジスタ５０ｃのスナップバック電圧を超えると、バイポーラトランジスタ５０ｃに電流が流れ、当該電流はＶＳＳ配線２３を通して外部に逃げる。このようにして、ＣＭＯＳ回路２６や内部回路２０は静電破壊から保護される。
【００３３】
なお、半導体基板１に対して接地電位を供給する電極は、バイポーラトランジスタ５０ａ，５０ｂ，５０ｃの近傍に配置することが好ましい。すなわち、ＶＳＳ配線２３に接続された基板電位固定電極１２を、図１Ａ及び図１Ｂに示したのと同様に、バイポーラトランジスタ５０ａ，５０ｂ，５０ｃの少なくともいずれかと隣り合うようにして配置することが好ましい。そして、その上でバイポーラトランジスタ５０ａ，５０ｃにおけるベース電極８及びエミッタ電極９を、図４に示すように基板電位固定電極１２と接続することが好ましい。かかる構成によれば、入力端子２１にＶＳＳ配線２３に対して過剰な負電圧が印加された際にバイポーラトランジスタ５０ａ，５０ｃに形成される寄生ダイオード（半導体基板１及びＰ＋分離層１１をアノード、コレクタ領域（エピタキシャル層２及びＮ＋不純物層６）及び埋め込み層３をカソードとする寄生ダイオード）の順方向特性が向上し、速やかに電流を逃がすことで静電破壊耐性が向上するからである。
【００３４】
このように、基板電位固定電極１２とＰ＋分離層１１との接続部を、静電破壊保護素子として機能するバイポーラトランジスタと隣り合う位置に配置することによって、静電破壊耐性の向上した素子を形成することが可能である。
【００３５】
以上説明したように、本実施形態に係るＮＰＮ型のバイポーラトランジスタを静電破壊保護素子として用いた場合、従来よりもホールド電圧Ｖｈを高くすることができ、静電破壊保護素子に必要な面積を従来に比して小さくすることが可能である。さらに、本実施形態に示したように基板電位固定電極を設けることで静電破壊耐性を従来に比して向上させることができる。
【００３６】
なお、本発明は上記実施形態に限定されることなく、その要旨を逸脱しない範囲で変更が可能である。例えば、上記実施形態ではＮＰＮ型のバイポーラトランジスタについて説明したが、ＰＮＰ型のバイポーラトランジスタを構成するには、上記実施形態で示した構成を逆導電型で構成すればよい。また、上記実施形態では入力端子２１と接続された配線２２にバイポーラトランジスタ５０ａ，５０ｂが接続されていたが、出力端子（不図示）と内部回路とを繋ぐ配線に接続してもよく、入力端子２１または出力端子に直接接続してもよい。本発明は、静電破壊保護素子として用いられるバイポーラトランジスタのホールド電圧を高くする技術として広く適用できるものである。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施形態に係る半導体装置を示す平面図及び断面図である。
【図２】本発明の実施形態に係るホールド電圧と従来構造に係るホールド電圧を示すグラフである。
【図３】本発明の実施形態に係る半導体装置を示す回路図である。
【図４】本発明の実施形態に係る半導体装置を示す断面図である。
【図５】従来の半導体装置を説明する平面図及び断面図である。
【図６】静電破壊保護素子として用いられるバイポーラトランジスタのスナップバック特性を示すグラフである。
【符号の説明】
【００３８】
１ 半導体基板 ２ エピタキシャル層 ３ 埋め込み層 ４ Ｐ不純物層
５ Ｎ＋不純物層 ６ Ｎ＋不純物層 ７ 絶縁膜 ８ ベース電極
９ エミッタ電極 １０ コレクタ電極 １１ Ｐ＋分離層
１１ａ 上分離層 １１ｂ 下分離層 １２ 基板電位固定電極
２０ 内部回路 ２１ 入力端子 ２２ 配線 ２３ ＶＳＳ配線
２４ ＶＤＤ配線 ２５ 保護抵抗 ２６ ＣＭＯＳ回路
２７ Ｐチャネル型ＭＯＳトランジスタ ２８ Ｎチャネル型ＭＯＳトランジスタ
５０，５０ａ，５０ｂ，５０ｃ バイポーラトランジスタ １００ 半導体基板
１０１ エピタキシャル層 １０２ 埋め込み層 １０３ Ｐ＋分離層
１０３ａ 上分離層 １０３ｂ 下分離層 １０４ Ｐ不純物層
１０５ Ｎ＋不純物層 １０６ Ｎ＋不純物層 １０７ 絶縁膜
１０８ ベース電極 １０９ エミッタ電極 １１０ コレクタ電極
【技術分野】
【０００１】
本発明は、静電破壊保護素子として好適に用いられる半導体装置に関するものである。
【背景技術】
【０００２】
半導体集積回路では、静電気，過電圧，周辺機器から放射される電磁ノイズ等のサージ電圧による破壊（静電破壊）を防止するために、入出力端子の近辺に保護素子（以下、静電破壊保護素子という）が設けられている。
【０００３】
静電破壊保護素子としては、ダイオードやＭＯＳトランジスタを用いたものの他にバイポーラトランジスタを用いたものがある。静電破壊保護素子として設けられる従来のＮＰＮ型バイポーラトランジスタのデバイス構造について、図５Ａ及び図５Ｂを参照しながら説明する。図５Ａは当該バイポーラトランジスタを示す平面図であり、図５Ｂは、図５ＡのＹ−Ｙ線に沿った断面図である。
【０００４】
Ｐ型の半導体基板１００の表面にはＮ−型のエピタキシャル層１０１が形成され、エピタキシャル層１０１の底部にはＮ＋型の埋め込み層１０２が形成されている。また、エピタキシャル層１０１を複数の島領域に分離するためのＰ＋分離層１０３が形成されている。Ｐ＋分離層１０３は、Ｐ型不純物が添加された上分離層１０３ａと下分離層１０３ｂとがエピタキシャル層１０１内で一体化した構成になっている。
【０００５】
エピタキシャル層１０１の表面には、Ｐ不純物層１０４がベース領域として形成され、Ｐ不純物層１０４の表面にはＮ＋不純物層１０５がエミッタ領域として形成されている。また、エピタキシャル層１０１の表面にはＮ＋不純物層１０６が形成され、エピタキシャル層１０１とＮ＋不純物層１０６とでコレクタ領域が構成されている。また、エピタキシャル層１０１上には絶縁膜１０７が形成されており、当該絶縁膜１０７にはＰ不純物層１０４と接続されたベース電極１０８、Ｎ＋不純物層１０５と接続されたエミッタ電極１０９、Ｎ＋不純物層１０６と接続されたコレクタ電極１１０が形成されている。なお、ベース電極１０８とエミッタ電極１０９とは不図示の配線を介して電気的に接続されている。この接続は一般的にダイオード接続と呼ばれている。
【０００６】
このように、静電破壊保護素子として用いられている従来のＮＰＮ型のバイポーラトランジスタは、Ｎ＋不純物層１０６とベース電極１０８との間にエミッタ領域（Ｎ＋不純物層１０５）が設けられ、コレクタ・エミッタ・ベースの順で電極が設けられた構成になっている。
【０００７】
かかるバイポーラトランジスタにおけるコレクタ・エミッタ間に印加した電圧Ｖと、エミッタ電流Ｉとの関係は、図６に示すような特性を示す。なお、Ｖｓをスナップバック電圧、Ｖｈをホールド電圧と称する。
【０００８】
ところで、静電破壊保護素子として機能するためには、スナップバック電圧Ｖｓを被保護素子の耐圧よりも低くなるように設計することが当然に必要となる。また、その一方で、ラッチアップによる静電破壊保護素子の異常動作を防止するためには、ホールド電圧Ｖｈを当該半導体集積回路の動作電源電圧以上に設計する必要がある。このように、静電破壊保護素子を設計する際には、スナップバック電圧Ｖｓ及びホールド電圧Ｖｈの特性が重要である。
【０００９】
ここで、図５Ａ及び図５Ｂに示すように、Ｐ不純物層１０４とＮ＋不純物層１０６との間の長さをｔ、Ｐ＋不純物層１０４のＮ＋不純物層１０６側の端部とＮ＋不純物層１０５との間の長さをｄとすると、以下に述べる関係を有することが知られている（非特許文献１）。つまり、（１）ｄの値をより大きくすることによってホールド電圧Ｖｈが高くなること、（２）ｔの値をより大きくすることによってスナップバック電圧Ｖｓが高くなることが知られている。
【００１０】
従って、ｔ及びｄの値を調節することでスナップバック電圧Ｖｓ及びホールド電圧Ｖｈを調節し、バイポーラトランジスタが静電破壊保護素子として所望の動作特性を有するようにしている。
【００１１】
上述した技術及びその関連技術は、例えば以下の特許文献及び非特許文献に記載されている。
【特許文献１】特開平１０−２１４９０５号公報
【非特許文献１】IEEE−IRPS ESD/LATCHUP（session 3D-6）,Design And Analysis of New Protection Structures for Smart Power Technology with Controlled Trigger and Holding Voltage(２００１)，Ｐ２５３
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上述のとおり、ホールド電圧Ｖｈは当該半導体集積回路の動作電源電圧以上に設定する必要がある。そのため、上記構造のバイポーラトランジスタを静電破壊保護素子として用いる場合には、ｄの値をより大きくすることによって高いホールド電圧Ｖｈを確保できると考えられていた。
【００１３】
しかしながら、本発明者の実験結果によれば、従来構造においてｄの値を大きくしていったとしても、ｄの増加に対するホールド電圧Ｖｈの増加が、図２のＶＨ１に示すように徐々に飽和する傾向にあることが判った。従って、従来構造においてｄの値を大きくしていく対策では、ホールド電圧Ｖｈを十分に高くすることが困難な場合がある。また、ｄの値を大きくするということは、静電破壊保護素子のサイズの増大に繋がるという問題があった。
【００１４】
そこで本発明は、バイポーラトランジスタを静電破壊保護素子として用いる場合におけるホールド電圧を従来に比して高くするとともに、当該保護素子のサイズの増大を抑える技術を提供することを主たる目的とする。
【課題を解決するための手段】
【００１５】
本発明は上記課題に基づいてなされたものであり、その主な特徴は以下のとおりである。すなわち、本発明の半導体装置は、第１導電型の第１の半導体層と、前記第１の半導体層の表面に形成された前記第１の半導体層よりも高濃度の第１導電型の第２の半導体層とを含むコレクタ領域と、前記第１の半導体層の表面に形成された第２導電型のベース領域と、前記ベース領域の表面に形成された第１導電型のエミッタ領域と、前記第２の半導体層と接続されたコレクタ電極と、前記ベース領域と接続されたベース電極と、前記エミッタ領域と接続されたエミッタ電極とを含むバイポーラトランジスタを備え、前記ベース電極は前記エミッタ電極と接続され、且つ前記ベース電極と前記ベース領域との接続部は、前記ベース領域の前記第２の半導体層側の端部と前記エミッタ領域との間に位置することを特徴とする。
【発明の効果】
【００１６】
本発明の半導体装置によれば、従来に比してホールド電圧を高くすることができる。
【発明を実施するための最良の形態】
【００１７】
次に、本発明の実施形態に係る半導体装置について図面を参照しながら説明する。図１Ａは本実施形態に係る半導体装置を示す平面図の概略であり、図１Ｂは、図１ＡのＸ−Ｘ線に沿った断面図である。
【００１８】
シリコン等から成るＰ型の半導体基板１の表面にはＮ−型のエピタキシャル層２が形成され、エピタキシャル層２の底部にはエピタキシャル層２よりも高濃度であるＮ＋型の埋め込み層３が形成されている。エピタキシャル層２及び埋め込み層３は、半導体基板１にＮ型不純物（例えばリン）を高濃度に注入し、エピタキシャル成長させることで形成される。
【００１９】
エピタキシャル層２の表面にはバイポーラトランジスタ構造（本実施形態ではＮＰＮ型のバイポーラトランジスタ５０）が形成されている。すなわち、エピタキシャル層２の所定領域にはＰ不純物層４がベース領域として形成され、Ｐ不純物層４の表面にはＮ＋不純物層５がエミッタ領域として形成されている。そして、エピタキシャル層２の表面にはエピタキシャル層２よりも高濃度のＮ＋不純物層６が形成され、エピタキシャル層２とＮ＋不純物層６とでコレクタ領域が構成されている。また、エピタキシャル層２を被覆して絶縁膜７（例えば、熱酸化法やＣＶＤ法によるシリコン酸化膜）が形成されている。絶縁膜７の所定領域にはコンタクトホールが形成され、各コンタクトホールにはＰ不純物層４と接続されたベース電極８、Ｎ＋不純物層５と接続されたエミッタ電極９、Ｎ＋不純物層６と接続されたコレクタ電極１０が形成されている。なお、ベース電極８とエミッタ電極９とは不図示の配線を介して接続されている。
【００２０】
本実施形態では、ベース電極８とベース領域（Ｐ不純物層４）との接続部が、図１Ａ及び図１Ｂに示すように、ベース領域（Ｐ不純物層４）のコレクタ電極１０側の端部とエミッタ領域（Ｎ＋不純物層５）との間に位置する点が特徴である。つまり、コレクタ・ベース・エミッタの順で電極が形成されており、この点においてコレクタ・エミッタ・ベースの順で電極が形成されていた従来構造（図５参照）と構成が大きく異なる。
【００２１】
また、エピタキシャル層２を複数の島領域に分離するためのＰ＋分離層１１が形成されている。Ｐ＋分離層１１は、Ｐ型不純物が添加された上分離層１１ａと下分離層１１ｂとがエピタキシャル層２内で一部同士が重畳して一体化した構成になっており、本実施形態ではバイポーラトランジスタ５０が形成された領域を取り囲むようにして環状に形成されている。上分離層１１ａは、エピタキシャル層２の上面からボロン（Ｂ）等のＰ型不純物を拡散させることにより形成される。一方、下分離層１１ｂは、エピタキシャル層２の底部側からボロン（Ｂ）等のＰ型不純物を拡散させることにより形成される。Ｐ＋分離層１１によって隣り合う素子は電気的に分離されるため、当該バイポーラトランジスタ５０と隣り合うようにしてエピタキシャル層２上には様々な素子（ＭＯＳトランジスタやキャパシタや別のバイポーラトランジスタ等）が形成されていてもよい。
【００２２】
また、絶縁膜７のＰ＋分離層１１に対応する位置にはコンタクトホールが形成され、当該コンタクトホール内に基板電位固定電極１２が形成されている。基板電位固定電極１２によって半導体基板１の電位が固定される。なお、基板電位固定電極１２を設ける位置に限定はないが、Ｐ＋分離層１１との接続部を当該バイポーラトランジスタ５０と隣り合うように配置することが、当該バイポーラトランジスタ５０による静電破壊保護特性を向上させる上で好ましい。寄生ダイオードの順方向特性が向上するからである。この点については後述する。
【００２３】
図１Ａ及び図１Ｂに示すように、Ｐ不純物層４とＮ＋不純物層６との間の長さをｔ、Ｐ不純物層のＮ＋不純物層６側の端部とＮ＋不純物層５との間の長さをＤとする。なお、エミッタ領域（Ｎ＋不純物層５），エミッタ電極９及びベース電極８を除く構成が従来構造（図５参照）と同様であったとした場合、本実施形態の構造（バイポーラトランジスタ５０）ではコレクタ・ベース・エミッタの順で電極が形成されているため、Ｄはｄよりも長い。従ってＤは、Ｄ＝ｄ＋α（αは任意の定数）の式で表すことができる。また、ｔよりもＤが長いことが好ましい。また、Ｄはベース電極８とＰ不純物層４との接触部の幅以上の長さである必要がある。
【００２４】
エミッタ領域，エミッタ電極及びベース電極を除く構成を本実施形態の構造（バイポーラトランジスタ５０）と従来構造（図５参照）のそれぞれで同じとした条件下において、それぞれ静電破壊試験を行ったところ、バイポーラトランジスタ５０のスナップバック電圧Ｖｓの値は従来構造（図５参照）と比べてほとんど変わらない一方で、従来構造よりも高いホールド電圧Ｖｈが確認できた。
【００２５】
バイポーラトランジスタ５０と従来構造における「ｄとホールド電圧Ｖｈとの関係」を比較する。図２に示したグラフは、 従来構造における「ｄとホールド電圧Ｖｈとの関係（ＶＨ１）」と、バイポーラトランジスタ５０における「ｄとホールド電圧Ｖｈとの関係（ＶＨ２）」とを示している。ここでの横軸ｄは従来構造におけるｄ値を示す。この実験結果によれば、測定した全てのｄの範囲で、バイポーラトランジスタ５０のホールド電圧Ｖｈは従来構造のホールド電圧Ｖｈよりも高いことが確認できた。また、従来構造におけるホールド電圧Ｖｈは、約２０Ｖを超えた辺りで徐々に飽和するのに対して、バイポーラトランジスタ５０におけるホールド電圧Ｖｈは、約２０Ｖを超えた後でも飽和せずに上昇する。つまり、バイポーラトランジスタ５０のホールド電圧は従来構造のホールド電圧よりも高いことが確認できた。
【００２６】
従って、本実施形態に係るＮＰＮ型のバイポーラトランジスタを静電破壊保護素子として用いた場合、従来とトランジスタサイズを変更することなく、従来よりもホールド電圧Ｖｈを高くすることができ、高い動作電源電圧の半導体集積回路に対処することができる。換言すれば、従来と同程度のホールド電圧Ｖｈを、従来よりも小さい面積のバイポーラトランジスタで実現することが出来る。従って、静電破壊保護素子に必要な面積を従来に比して小さくすることが可能である。
【００２７】
次に、上記バイポーラトランジスタ５０を静電破壊保護素子として用いた場合の具体的な実施例について、図３の回路図を参照しながら説明する。シリコン等から成る半導体基板上には内部回路２０が設けられている。内部回路２０は、アナログ回路やデジタル回路であって、入力回路や出力回路，入出力回路等を含む。
【００２８】
そして、内部回路２０と入力端子２１とを繋ぐ配線２２には、コレクタ電極１０が接続され、エミッタ電極９及びベース電極８がＶＳＳ配線２３と接続された上記構造のバイポーラトランジスタ（バイポーラトランジスタ５０ａとする）と、コレクタ電極１０がＶＤＤ配線２４に接続され、エミッタ電極９及びベース電極８が配線２２と接続された上記構造のバイポーラトランジスタ（バイポーラトランジスタ５０ｂとする）とが静電破壊保護素子として接続されている。
【００２９】
ＶＳＳ配線２３には接地電圧ＧＮＤが供給され、ＶＤＤ配線２４には電源電圧ＶＤＤが供給されている。なお、Ｐ＋分離層１１は基板電位固定電極１２を介してＶＳＳ配線２３と接続され、半導体基板１は接地電位に固定されている。
【００３０】
また、入力端子２１と内部回路２０との間には保護抵抗２５と、内部回路２０の入力バッファを構成するＣＭＯＳ回路２６が接続されている。ＣＭＯＳ回路２６は、ソースがＶＤＤ配線２４と接続されたＰチャネル型ＭＯＳトランジスタ２７と、ソースがＶＳＳ配線２３と接続されたＮチャネル型ＭＯＳトランジスタ２８とが直列接続して構成されている。
【００３１】
また、ＶＳＳ配線２３とＶＤＤ配線２４との間には、コレクタ電極１０がＶＤＤ配線２４と接続され、エミッタ電極９及びベース電極８がＶＳＳ配線２３と接続された上記構造のバイポーラトランジスタ（バイポーラトランジスタ５０ｃとする）が静電破壊保護素子として接続されている。このように、図１で示した本実施形態に係るバイポーラトランジスタ５０は、図３に示すようにバイポーラトランジスタ５０ａ，５０ｂ，５０ｃとして配置することができる。
【００３２】
バイポーラトランジスタ５０ａ，５０ｂ，５０ｃの静電破壊保護動作について簡単に説明する。この回路において、入力端子２１に過剰な正電圧が印加され、その過電圧がバイポーラトランジスタ５０ａを超えると、バイポーラトランジスタ５０ａに電流が流れ、当該電流はＶＳＳ配線２３を通して外部に逃げる。また、入力端子２１に過剰な負電圧が印加され、つまりはＶＤＤ配線２４側が正の極性となる過電圧が印加され、その過電圧がバイポーラトランジスタ５０ｂのスナップバック電圧を超えると、バイポーラトランジスタ５０ｂに電流が流れ、当該電流はＶＤＤ配線２４を流れて外部に逃げる。また、ＶＳＳ配線２３に対してＶＤＤ配線２４が過大な正電圧となり、当該過電圧がバイポーラトランジスタ５０ｃのスナップバック電圧を超えると、バイポーラトランジスタ５０ｃに電流が流れ、当該電流はＶＳＳ配線２３を通して外部に逃げる。このようにして、ＣＭＯＳ回路２６や内部回路２０は静電破壊から保護される。
【００３３】
なお、半導体基板１に対して接地電位を供給する電極は、バイポーラトランジスタ５０ａ，５０ｂ，５０ｃの近傍に配置することが好ましい。すなわち、ＶＳＳ配線２３に接続された基板電位固定電極１２を、図１Ａ及び図１Ｂに示したのと同様に、バイポーラトランジスタ５０ａ，５０ｂ，５０ｃの少なくともいずれかと隣り合うようにして配置することが好ましい。そして、その上でバイポーラトランジスタ５０ａ，５０ｃにおけるベース電極８及びエミッタ電極９を、図４に示すように基板電位固定電極１２と接続することが好ましい。かかる構成によれば、入力端子２１にＶＳＳ配線２３に対して過剰な負電圧が印加された際にバイポーラトランジスタ５０ａ，５０ｃに形成される寄生ダイオード（半導体基板１及びＰ＋分離層１１をアノード、コレクタ領域（エピタキシャル層２及びＮ＋不純物層６）及び埋め込み層３をカソードとする寄生ダイオード）の順方向特性が向上し、速やかに電流を逃がすことで静電破壊耐性が向上するからである。
【００３４】
このように、基板電位固定電極１２とＰ＋分離層１１との接続部を、静電破壊保護素子として機能するバイポーラトランジスタと隣り合う位置に配置することによって、静電破壊耐性の向上した素子を形成することが可能である。
【００３５】
以上説明したように、本実施形態に係るＮＰＮ型のバイポーラトランジスタを静電破壊保護素子として用いた場合、従来よりもホールド電圧Ｖｈを高くすることができ、静電破壊保護素子に必要な面積を従来に比して小さくすることが可能である。さらに、本実施形態に示したように基板電位固定電極を設けることで静電破壊耐性を従来に比して向上させることができる。
【００３６】
なお、本発明は上記実施形態に限定されることなく、その要旨を逸脱しない範囲で変更が可能である。例えば、上記実施形態ではＮＰＮ型のバイポーラトランジスタについて説明したが、ＰＮＰ型のバイポーラトランジスタを構成するには、上記実施形態で示した構成を逆導電型で構成すればよい。また、上記実施形態では入力端子２１と接続された配線２２にバイポーラトランジスタ５０ａ，５０ｂが接続されていたが、出力端子（不図示）と内部回路とを繋ぐ配線に接続してもよく、入力端子２１または出力端子に直接接続してもよい。本発明は、静電破壊保護素子として用いられるバイポーラトランジスタのホールド電圧を高くする技術として広く適用できるものである。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施形態に係る半導体装置を示す平面図及び断面図である。
【図２】本発明の実施形態に係るホールド電圧と従来構造に係るホールド電圧を示すグラフである。
【図３】本発明の実施形態に係る半導体装置を示す回路図である。
【図４】本発明の実施形態に係る半導体装置を示す断面図である。
【図５】従来の半導体装置を説明する平面図及び断面図である。
【図６】静電破壊保護素子として用いられるバイポーラトランジスタのスナップバック特性を示すグラフである。
【符号の説明】
【００３８】
１ 半導体基板 ２ エピタキシャル層 ３ 埋め込み層 ４ Ｐ不純物層
５ Ｎ＋不純物層 ６ Ｎ＋不純物層 ７ 絶縁膜 ８ ベース電極
９ エミッタ電極 １０ コレクタ電極 １１ Ｐ＋分離層
１１ａ 上分離層 １１ｂ 下分離層 １２ 基板電位固定電極
２０ 内部回路 ２１ 入力端子 ２２ 配線 ２３ ＶＳＳ配線
２４ ＶＤＤ配線 ２５ 保護抵抗 ２６ ＣＭＯＳ回路
２７ Ｐチャネル型ＭＯＳトランジスタ ２８ Ｎチャネル型ＭＯＳトランジスタ
５０，５０ａ，５０ｂ，５０ｃ バイポーラトランジスタ １００ 半導体基板
１０１ エピタキシャル層 １０２ 埋め込み層 １０３ Ｐ＋分離層
１０３ａ 上分離層 １０３ｂ 下分離層 １０４ Ｐ不純物層
１０５ Ｎ＋不純物層 １０６ Ｎ＋不純物層 １０７ 絶縁膜
１０８ ベース電極 １０９ エミッタ電極 １１０ コレクタ電極
【特許請求の範囲】
【請求項１】
第１導電型の第１の半導体層と、前記第１の半導体層の表面に形成された前記第１の半導体層よりも高濃度の第１導電型の第２の半導体層とを含むコレクタ領域と、
前記第１の半導体層の表面に形成された第２導電型のベース領域と、
前記ベース領域の表面に形成された第１導電型のエミッタ領域と、
前記第２の半導体層と接続されたコレクタ電極と、
前記ベース領域と接続されたベース電極と、
前記エミッタ領域と接続されたエミッタ電極とを含むバイポーラトランジスタを備え、
前記ベース電極は前記エミッタ電極と接続され、且つ前記ベース電極と前記ベース領域との接続部は、前記ベース領域の前記第２の半導体層側の端部と前記エミッタ領域との間に位置することを特徴とする半導体装置。
【請求項２】
前記第１の半導体層を島領域に分離する第２導電型の分離層と、
前記分離層と接続された基板電位固定電極とを備え、
前記基板電位固定電極と前記分離層との接続部は、前記バイポーラトランジスタと隣り合って配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記基板電位固定電極は、前記ベース電極及び前記エミッタ電極と接続されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
端子と内部回路とを繋ぐ第１の配線と、
電源電圧または接地電圧を供給する第２の配線とを備え、
前記コレクタ電極は、前記端子または前記第１の配線と接続され、
前記ベース電極及び前記エミッタ電極は、前記第２の配線と接続されていることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
【請求項５】
電源電圧を供給する電源配線と、
接地電圧を供給する接地配線とを備え、
前記コレクタ電極は、前記電源配線と接続され、
前記ベース電極及び前記エミッタ電極は、前記接地配線と接続されていることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
【請求項６】
前記第２の半導体層と前記ベース領域との間の長さよりも、前記ベース領域の前記第２の半導体層側の端部と前記エミッタ領域との間の長さの方が長いことを特徴とする請求項１乃至請求項５のいずれかに記載の半導体装置。
【請求項１】
第１導電型の第１の半導体層と、前記第１の半導体層の表面に形成された前記第１の半導体層よりも高濃度の第１導電型の第２の半導体層とを含むコレクタ領域と、
前記第１の半導体層の表面に形成された第２導電型のベース領域と、
前記ベース領域の表面に形成された第１導電型のエミッタ領域と、
前記第２の半導体層と接続されたコレクタ電極と、
前記ベース領域と接続されたベース電極と、
前記エミッタ領域と接続されたエミッタ電極とを含むバイポーラトランジスタを備え、
前記ベース電極は前記エミッタ電極と接続され、且つ前記ベース電極と前記ベース領域との接続部は、前記ベース領域の前記第２の半導体層側の端部と前記エミッタ領域との間に位置することを特徴とする半導体装置。
【請求項２】
前記第１の半導体層を島領域に分離する第２導電型の分離層と、
前記分離層と接続された基板電位固定電極とを備え、
前記基板電位固定電極と前記分離層との接続部は、前記バイポーラトランジスタと隣り合って配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記基板電位固定電極は、前記ベース電極及び前記エミッタ電極と接続されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
端子と内部回路とを繋ぐ第１の配線と、
電源電圧または接地電圧を供給する第２の配線とを備え、
前記コレクタ電極は、前記端子または前記第１の配線と接続され、
前記ベース電極及び前記エミッタ電極は、前記第２の配線と接続されていることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
【請求項５】
電源電圧を供給する電源配線と、
接地電圧を供給する接地配線とを備え、
前記コレクタ電極は、前記電源配線と接続され、
前記ベース電極及び前記エミッタ電極は、前記接地配線と接続されていることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
【請求項６】
前記第２の半導体層と前記ベース領域との間の長さよりも、前記ベース領域の前記第２の半導体層側の端部と前記エミッタ領域との間の長さの方が長いことを特徴とする請求項１乃至請求項５のいずれかに記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２００９−６４９７４（Ｐ２００９−６４９７４Ａ）
【公開日】平成２１年３月２６日（２００９．３．２６）
【国際特許分類】
【出願番号】特願２００７−２３１７６６（Ｐ２００７−２３１７６６）
【出願日】平成１９年９月６日（２００７．９．６）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【出願人】（５０６２２７８８４）三洋半導体株式会社 (1,155)
【Ｆターム（参考）】
【公開日】平成２１年３月２６日（２００９．３．２６）
【国際特許分類】
【出願日】平成１９年９月６日（２００７．９．６）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【出願人】（５０６２２７８８４）三洋半導体株式会社 (1,155)
【Ｆターム（参考）】
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