【課題】電源ノイズが存在する環境下において、位相同期回路の出力信号の特性劣化を軽減する。
【解決手段】基準信号源は、基本周波数を有する基準信号を生成する。位相同期回路１０２は、制御電圧に応じた周波数の信号を生成する電圧制御発振器１０６と、前記周波数の信号をＮ分周して第１分周信号を生成する第１分周器１０７と、第１分周信号と基準信号との位相差を検出する位相検出器１０３と、チャージポンプ１０４と、ループフィルタ１０５と、を含む。第２分周器は、電圧制御発振器により生成された信号をＭ分周して第２分周信号を生成する。信号処理回路は、第２分周信号に同期して動作する。基本周波数のＫ倍と、第２分周信号の周波数との差分の絶対値が、電圧制御発振器の入力から位相同期回路の出力までの伝達関数によって表される帯域通過フィルタの低域遮断周波数以下または高域遮断周波数以上となるように、ＮおよびＭの値が決定されている。 （もっと読む）

【課題】クロック信号に正確に同期した動作が行えるクロック動作システムを、小さな回路規模で実現すること。
【解決手段】逆相関係のクロック信号対CKq,CKqxを含むクロック信号群を生成する送信クロック生成回路21と、クロック信号群の送信経路22と、クロック信号群に対して逓倍関係を有する複数のクロック信号に基づいて動作するクロック動作回路23-0,23-1,23-nと、を有し、クロック動作回路は、送信経路を介して送信されたクロック信号群から、複数のクロック信号を生成する逓倍クロック生成回路24を有するクロック動作システム。 （もっと読む）

【課題】同期式連続データ伝送の信頼性を確保すると共に容易に設計することができるデータ送受信方法を提供する。
【解決手段】データ送信装置１１は、通信開始時にテストデータをデータ受信装置１２に送信する。データ受信装置１２は、システムクロックを数倍に逓倍した内部クロックによりテストデータをサンプリングしてキャプチャ回路２３に取り込み、データ取り込みタイミング制御部２４において上記取り込みデータから最適のデータ取り込みタイミングを選択して設定する。データ受信装置１２は、通常のデータを取り込む際は、データ取り込みタイミング制御部２４において設定された最適のデータ取り込みタイミングにて受信データの取り込みを行う。 （もっと読む）

【課題】 エージング時に使用可能な同期逓倍クロック発生回路を提供することである。
【解決手段】 可変ディレイヤを用いた発振回路と、カウンタを用いた発振周波数制御回路とを有し、入力クロック周波数の逓倍の周波数のクロックを発生するクロック発生回路において、上記発振回路を入力クロックに同期させて動作させることで、入力クロックと同期した逓倍クロックを発生させる。 （もっと読む）

【課題】発振回路からの連続信号のレベル調整を行う場合であっても、送信電力を制御することが可能な信号変調回路を提供する。
【解決手段】信号変調回路の一例であるパルス生成回路は、発振回路と、制御信号発生回路と、逓倍回路と、フィルタと、制御部からなる。発振回路、及び逓倍回路は能動素子で構成されるアクティブ回路である。発振回路から連続信号が出力されて逓倍回路に入力され、制御信号発生回路から出力される制御信号によって逓倍回路が間欠的に動作することでパルス信号を生成し、制御部からの信号により電力レベルを簡易に調整する。 （もっと読む）

【課題】クロック発生回路において、コストの増大を回避すること。
【解決手段】ディジタル位相比較器１、ディジタルループフィルタ２、ＤＤＳ３、バンドパスフィルタ４、増幅器５、ＯＣＸＯ６および第１分周器７は、ディジタルＰＬＬを構成する。ＯＣＸＯ６から与えられるＤＤＳ３の動作周波数をｆ_Sとし、ＤＤＳ３の出力設定周波数をｆ_Oとし、ｎを自然数とすると、ＤＤＳ３からは、ディジタル／アナログ変換のイメージ成分として、［ｎ×ｆ_S±ｆ_O］の周波数の信号が出力される。バンドパスフィルタ４は、このイメージ成分の周波数を通過帯域とする特性を有する。 （もっと読む）

【課題】より少ない数のトランジスターを使いながらも、高周波特性が反映されたクロック信号を生成でき、具現可能なクロック周波数帯域に限界がない位相クロック発生器を提供することと、回路サイズ及び電力消費量を最小化して、半導体設計及び工程が容易になり、トランジスターの動作周波数がそのまま反映された高周波クロック信号を生成することができ、ノイズ成分の影響を最小化することができる位相クロック発生器を提供する。
【解決手段】電源線及び接地線の間に繋がって４行とＮ列を構成して、多数の位相遅延信号をゲート端子を通じて入力されるトランジスターを含み、単位列を構成する４個のトランジスターの中で、一方の側の２個のトランジスターはＮＭＯＳでペアを構成し、他方の側の２個のトランジスターはＰＭＯＳでペアを構成して、前記単位列を構成するＮＭＯＳペアとＰＭＯＳペアの間のラインに繋がってクロック信号を送り出すバッファーを含む。 （もっと読む）

【課題】本発明は、入力信号の周波数が可変されも可変された入力信号の周波数により発振信号の周波数を可変する周波数可変オシレータに関するものである。
【解決手段】本発明は、入力信号の電圧レベルを事前に設定された範囲の電流レベルに変換する電圧電流変換回路と、上記電圧電流変換回路からの電流レベルにより周波数を可変して発振する発振回路を含むことを特徴とする。 （もっと読む）

【課題】クロック同期システムにおいて、ＬＳＩチップの大規模化・高集積化・高密度化に因る物理現象の複雑化に伴いギガ・ヘルツ級の高い周波数を持つ被分周クロックあるいは分周クロックをＬＳＩチップ全面に渡り長距離配線を分配し且つシグナルインテグリティを確保することが困難である。
【解決手段】基準クロックに基づき逓倍クロックを生成する位相同期回路と、逓倍クロックに基づき分周クロックを生成する分周回路と、基準クロックを分周してフレームパルスを生成するフレームパルス生成回路とを備え、前記分周クロックは前記フレームパルスにより位相同期化がなされることを特徴とする。 （もっと読む）

【課題】逓倍率等の設定用のピンを用意する必要がなく，かつ，逓倍率等の変更時に外部リセット信号を供給する必要がない半導体集積回路を、提供する。
【解決手段】半導体集積回路１０を、各種の内部回路に供給する内部クロックを外部クロックから生成するための、生成する内部クロックの種類を指定可能であると共に，生成する内部クロックの種類を指定し直すときにリセットが必要なクロックジェネレータ１１と、生成する内部クロックの種類をクロックジェネレータ１１に対して指定する処理とクロックジェネレータ１１をリセットする処理とを，ＣＰＵからのコマンドに基づき実行可能なリセット信号生成回路１２及び設定用回路１３とを備える回路としておく。
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【課題】 ディレイラインによるＰＬＬ技術を用いた周波数逓倍回路におけるＥＭＩノイズを抑制する。
【解決手段】 本発明の周波数逓倍回路は、電圧制御遅延回路（Ｄｅｌａｙ）と、Ｎ個のＤｅｌａｙにＣＬＫが入力され、ＣＬＫを位相遅延させてＤＥＬＣＬＫを生成するディレイライン１１ａと、位相ロック状態において所定の電圧をＧＮＶ０に出力する遅延制御回路１２ａと、Ｎ個のＤｅｌａｙにＣＬＫが入力され、当該Ｄｅｌａｙの各出力から異なる位相遅延量を持つＮ個の出力クロック信号（ＯＵＴｎ）を生成するディレイライン１１ｂと、ＧＮＶ０および複数の異なる基準電圧Ｓｎに基づいて、ディレイライン１１ｂの位相遅延量を電圧制御する遅延制御回路１２ｂと、ＯＵＴｎを論理演算し、周波数がＣＬＫの略Ｎ／２倍であるＣＬＫＯＵＴを生成する論理回路１４を有する。 （もっと読む）

【課題】 小さな回路面積で３逓倍波を生成する周波数逓倍器を提供する。
【解決手段】 周波数逓倍器１０は、方形波状の信号を出力する方形波出力回路１２と、ポリフェーズフィルタ１４を備えており、方形波出力回路１２から出力された信号がポリフェーズフィルタ１４に入力される。ポリフェーズフィルタ１４の周波数領域の極は、方形波状の信号に含まれる第１次成分に対応するように設定される。これにより、ポリフェーズフィルタ１４から、方形波状の信号の３倍の周波数を持つ正弦波を取り出すことができる。 （もっと読む）

【課題】 内部回路が逓倍クロック信号に基づいて動作することによる電源変動の影響が、クロック信号出力回路に及ぶことを極力回避できる集積回路を提供する。
【解決手段】 電源配線１４がデジタル回路群１７を経由してクロック信号出力回路１１に電源供給を行う経路中にローパスフィルタ２２を配置し、電源配線１４を伝搬しようとするノイズ成分をアナロググランド側に逃がして除去する。そして、クロック信号出力回路１１による逓倍クロック信号ｆｍの発振精度を向上させ、その逓倍クロック信号ｆｍに同期して動作するデジタル回路群１７における通信ブロック１６の通信精度等を向上させる。 （もっと読む）

【課題】 電源電圧が変動する場合でも、逓倍クロック信号の出力精度を極力維持することができるクロック信号出力回路を提供する。
【解決手段】 周期カウンタ４では、基準クロック信号ｆｓの周期をリングオシレータ１より出力される高速クロック信号ｆｒでカウントし、周期カウンタ２４ではＮ分周された基準クロック信号ｆｓの周期をＮ分周した高速クロック信号ｆｒでカウントする。そして、有効判定回路２５は、周波数逓倍動作を開始した直後はマルチプレクサ２６により周期カウンタ４側の周期データＤ１を選択して逓倍クロック信号ｆｍを迅速に出力し、それ以降、周期カウンタ２４によってカウントされた周期データＤ１’が有効になる時間が経過すると、当該周期データＤ１’を選択するようにマルチプレクサ２６を切替えて周波数逓倍演算処理の対象とする。 （もっと読む）

【課題】
所望の分数逓倍、分周クロックを出力し、面積、電力の増大を抑止するクロック生成回路の提供。
【解決手段】
複数段の遅延回路１０Ａ_１〜１０Ａ_４を備え、入力される信号の遅延を測定する第１の遅延回路列と、第１の遅延回路列に対し信号伝播方向が逆向きに配置され、複数段の遅延回路１０Ｂ_１〜１０Ｂ_４を備えた遅延再現用の第２の遅延回路列と、を備え、第１の遅延回路列で遅延が検出された位置の遅延回路から出力される信号に基づき、前記遅延が検出された位置に対応する、前記第２の遅延回路列の遅延回路において、遅延回路の出力端子が入力端子に帰還されて閉ループを構成しリング発振回路を構成し、リング発振回路の発振出力が、第２の遅延回路列の出力端子から取り出される。第１の遅延回路列の前段には、制御信号に基づき、入力信号に対する出力信号の位相が可変に制御する位相補間器２０_１、２０_２を備え、第１の遅延回路列は、位相補間器２０_１、２０_２の出力信号の位相差を測定する。 （もっと読む）