【課題】積層体を貫いて積層体の上下をつなぐコンタクト構造の形成を容易にする半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体記憶装置は、基板１１と基板１１の表面に形成された周辺回路とを有する基体１０と、基体１０上にそれぞれ交互に積層された複数の導電層ＷＬと複数の絶縁層２５とを有する積層体と、積層体を貫通して最下層の導電層ＢＧに達するメモリホールの内壁に設けられた電荷蓄積膜を含むメモリ膜３０と、メモリホール内におけるメモリ膜３０の内側に設けられたチャネルボディ２０と、積層体の下に設けられメモリ膜３０及びチャネルボディ２０が設けられたメモリセルアレイ領域２の外側にレイアウトされた配線領域４における最下層の導電層６３と周辺回路とを電気的に接続する配線ＢＬと、配線領域４の積層体を貫通して配線領域の最下層の導電層６３に達するコンタクトプラグ６７と、を備えた。 （もっと読む）

【課題】安定した動作を実行可能な不揮発性半導体記憶装置法を提供する。
【解決手段】メモリストリングは、垂直方向に延びるメモリ柱状半導体層と、メモリ柱状半導体層の側面を取り囲む電荷蓄積層と、電荷蓄積層を取り囲む複数層のワード線導電層とを備える。制御回路は、ワード線導電層と同層に形成された導電層と、導電層７１ａ〜７１ｄを垂直方向に貫通するように形成された層間絶縁層５６Ａと、１つの層間絶縁層５６Ａを垂直方向に貫通するように形成された２つのプラグ層５３ｅとを備える。層間絶縁層５６Ａは、水平方向において２つの括れＡ１をもつ長方形状の断面Ｂ１を有する。括れＡ１は、断面Ｂ１の長辺に位置する。 （もっと読む）

【課題】抵抗変化素子の保温性能を高め、抵抗変化素子の周囲の絶縁層との反応を防止するとともに、隣接する抵抗変化素子との間でのリークの発生を抑制することができる不揮発性記憶装置を提供する。
【解決手段】第１の方向に延在するワード線ＷＬと、ワード線ＷＬとは異なる高さに形成されるビット線ＢＬと、ワード線ＷＬとビット線ＢＬとが交差する位置にワード線ＷＬとビット線ＢＬの間に挟持されるように配置される、抵抗変化素子ＶＲと整流素子Ｄとを含む抵抗変化型メモリセルＭＣと、を備え、隣接する抵抗変化型メモリセルＭＣ間のうち少なくとも抵抗変化素子ＶＲの周囲は、真空にされ、またはガスによって満たされている。 （もっと読む）

【課題】エッジ配線を用いた３次元半導体集積回路の製造方法を提供する。
【解決手段】３次元半導体集積回路の製造方法は、第１の半導体チップ１０の少なくとも一つのエッジを含む表面にインクジェット機構３０を用いて第１の配線１４を形成する工程と、第２の半導体チップ２０の少なくとも一つのエッジを含む表面にインクジェット機構３０を用いて第２の配線２４を形成する工程と、第１及び第２の配線１４，２４の位置に基づき第１の半導体チップ１０と第２の半導体チップ２０とを積層することにより、第１の配線１４と第２の配線２４とを導通させる工程と、を含む。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置を提供する。
【解決手段】第１の配線と、第２の配線と、第３の配線と、第４の配線と、第１のトランジスタ１６０と、第２のトランジスタ１６２と、を有し、第１のトランジスタ１６０は、半導体材料を含む基板に設けられ、第２のトランジスタ１６２は酸化物半導体層を含んで構成され、第１のトランジスタ１６０のゲート電極と、第２のトランジスタ１６２のソース・ドレイン電極とは、電気的に接続され、第１の配線と、第１のトランジスタ１６０のソース電極とは、電気的に接続され、第２の配線と、第１のトランジスタ１６０のドレイン電極とは、電気的に接続され、第３の配線と、第２のトランジスタ１６２のソース・ドレイン電極の他方とは、電気的に接続され、第４の配線と、第２のトランジスタ１６２のゲート電極とは、電気的に接続される。 （もっと読む）

【課題】製造コストの増大を抑制しつつ、半導体装置を容易且つ精度良く３次元的に積層する。
【解決手段】第１の半導体基板１０１と第２の半導体基板１１１とを貼り合わせる際に、第１の半導体基板１０１における第２の半導体基板１１１との対向面上に第１のガイドパターン１０８を設けると共に、第２の半導体基板１１１における第１の半導体基板１０１との対向面上に、第１のガイドパターン１０８と対応する第２ガイドパターン１１８を設けることによって、第１の半導体基板１０１と第２の半導体基板１１１との基板主面水平方向の位置合わせを行う。 （もっと読む）

【課題】３次元デバイスのような多層配線を有する半導体装置をより簡単な工程で作製する製造方法を提供する。
【解決手段】第１層１０と第２層２０とを、それぞれのＴＳＶ６が略一直線上になるように積層する半導体装置の製造方法で、基板の上面に入出力回路を構成するトランジスタ３を形成し、トランジスタ３を覆うように絶縁層４を形成し、絶縁層中にＴＳＶ６を形成する工程を含む第１層の製造工程と、基板２０を準備し、基板の上面に論理回路を構成するトランジスタ１３を形成し、トランジスタ１３を覆うように絶縁層４を形成し、絶縁層中にＴＳＶ６を形成する工程を含む第２層の製造工程と、第１層のＴＳＶ６と第２層のＴＳＶ６とが略一直線上になるように、第１層と第２層の、基板の反対側面を接続する接続工程と、第１層の基板１を除去する工程とを含む。 （もっと読む）

【課題】回路動作時の基板での損失を低減し、表面および裏面の両面において多層配線を形成することで配線の自由度を向上させ、なおかつ貫通配線の配線長を短縮して信号の伝達を高速化する。
【解決手段】薄膜半導体素子２はＳＯＩウェーハを用いて形成し、そのシリコン基板から取り外されているため、素子厚さは埋め込み酸化膜を含めても、例えば２μｍ以下である。また、貫通配線６は、装置の表面と裏面を貫通するのではなく、薄膜半導体素子に隣接して、コンタクトビア形成時に一括で形成するため、その直径が薄膜半導体素子のコンタクトビアと同程度で、長さが薄膜半導体素子の厚さと同程度である。 （もっと読む）

【課題】継ぎ目無し貫通配線を有する三次元集積回路装置構造となる半導体装置の積層構造と、その製造方法を提供する。
【解決手段】半導体素子とこれに接続する配線群とを有してなる半導体基板１１と、半導体基板１１の厚さ方向に貫いて設けられた貫通電極６と、半導体基板１１の表裏面のうちの一方の側に設けられた凹部と、凹部内に設けられて貫通電極６に電気的に接続する再配置配線７とを備え、貫通電極６と再配置配線７とのうちの一方を配線群のうちの少なくとも一部の配線に接続してなる半導体装置が、上下に複数積層されてなる半導体装置の積層構造体２０である。第２半導体装置１Ｂの貫通電極６と、第１半導体装置１Ａの再配置配線７とが連続して形成されている。第２半導体装置１Ｂの貫通電極６と第２半導体装置１Ａの貫通電極６とが、平面視した状態で異なる位置に形成されている。 （もっと読む）

半導体構造は、ある結晶方位を有するシリコン基板（１２）と、シリコン基板（１２）の上方に配置された絶縁性層（１８／２２）と、絶縁性層の上方に配置され、基板の結晶方位とは異なる結晶方位を有するシリコン層（２０）と、シリコン基板上に配置され、基板と同じ結晶方位を有するカラムＩＩＩ−Ｖトランジスタデバイス（３４）とを有する。一実施形態では、カラムＩＩＩ−Ｖトランジスタデバイスが、基板と接触する。別の実施形態では、デバイスは、ＧａＮデバイスである、または基板の結晶方位が＜１１１＞であり、シリコン層の結晶方位が＜１００＞である。一実施形態では、ＣＭＯＳトランジスタが、シリコン層内に配置される。一実施形態では、カラムＩＩＩ−Ｖトランジスタデバイスが、カラムＩＩＩ−Ｎデバイスである。一実施形態では、カラムＩＩＩ−Ａｓデバイス、カラムＩＩＩ−Ｐデバイス、またはカラムＩＩＩ−Ｓｂデバイスが、＜１００＞シリコン層の上面上に配置される。
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