【課題】正確な読み出しを実行可能な不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、メモリトランジスタＭＴｒ１〜８が直列に接続された複数のメモリストリングＭＳと、メモリストリングＭＳの一端に一端を接続されたドレイン選択トランジスタＳＤＴｒと、複数のドレイン側選択トランジスタＳＤＴｒの他端に共通接続されたローカルビット線ＬＢＬと、ローカルビット線ＬＢＬに一端を接続されたスイッチ回路ＳＷと、複数のスイッチ回路ＳＷの他端に共通接続されたグローバルビット線ＧＢＬとを備える。メモリストリングＭＳは、柱状部を含むＵ字状半導体層と、柱状部の側面を取り囲むように形成された電荷蓄積層と、電荷蓄積層を取り囲むように形成されたワード線導電層とを備える。 （もっと読む）

【課題】例えばガラス基板の反りの発生を抑制し、信頼性の高い半導体装置用基板を効率的に製造する。
【解決手段】半導体装置用基板の製造方法は、第１素子基板（２００ａ）と第２素子基板（２００ｂ）とを、第１基板（２０ａ）における第１半導体素子（３０ａ）が形成された面と、第２基板（２０ｂ）における第２半導体素子（３０ｂ）が形成された面とが互いに対向するように配置し、接着材（５００）を介して互いに貼り合わせる貼合工程と、貼合工程の後に、第１基板における第１半導体素子が形成されていない面、及び第２基板における第２半導体素子が形成されていない面に対して薄板化処理を施す薄板化工程とを含む。更に、第１及び第２基板の各々に支持基板（１１）を貼り付ける支持基板貼付工程と、第１及び第２素子基板から接着材を剥離することにより、第１及び第２素子基板を互いに分離する分離工程とを含む。 （もっと読む）

【課題】回路面積が小さい、またはトランジスタの劣化を防止するよう形成された、有機トランジスタと無機トランジスタとを備えた半導体装置を提供する。
【解決手段】本発明の一形態の半導体装置としてのＣＭＯＳ回路は、（ａ）基板１００と、（ｂ）有機半導体層１０６ａを含むｐ型有機トランジスタＰＴと、（ｃ）ｐ型有機トランジスタＰＴの上層に設けられた無機半導体層１２６ａを含むｎ型無機トランジスタＮＴと、を備える。さらに、ｎ型無機トランジスタＮＴのチャネル領域１２６は、ｐ型有機トランジスタＰＴのチャネル領域１０６と、平面視において少なくとも部分的に重なっている。 （もっと読む）

【課題】回路部の上部にメモリ部を形成し、回路部が高温にさらされても回路部の配線層やコンタクトが劣化しない不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板１１と、メモリ部ＭＵと、半導体基板とメモリ部との間の回路部ＣＵと、を備える。メモリ部は、半導体基板の主面１１ａに垂直な第１方向に交互に積層された複数の電極膜ＷＬと複数の絶縁膜１４とを有する積層構造体ＭＬと、積層構造体を第１方向に貫通する半導体ピラーＳＰと、電極膜と半導体ピラーとの交差部に対応して設けられた記憶部４３と、を有す。回路部は、それぞれ第１、第２導電型のソース／ドレイン領域を有する第１、第２トランジスタ５１ｎ、５１ｐと、シリサイドを含む第１配線Ｗ１と、ソース／ドレイン領域と同じ導電型のポリシリコンからなるコンタクトプラグＣ１、Ｃ２と、を有す。 （もっと読む）

【課題】高集積化が容易な積層メモリ素子を提供する。
【解決手段】本願発明の積層メモリ素子は、基板と、基板上に互いに積層された、少なくとも１層のメモリ層をそれぞれ含む複数のメモリグループと、該複数のメモリグループのうち、複数の隣接した２つのメモリグループ間に介在する複数のＸデコーダ層と、前記複数の隣接した２つのメモリグループ間に、複数のＸデコーダ層と交互に介在される複数のＹデコーダ層と、を具備する積層メモリ素子である。 （もっと読む）

【課題】転写技術を改良し、低コストで３次元実装された半導体チップを提供する。
【解決手段】半導体層３を貫通する貫通電極４と、集積回路７と、を有する半導体チップの製造方法であって、分離層２と分離層上に形成された半導体層３とを有する第１の基板１を用意する工程と、半導体層に集積回路を形成する工程と、半導体層に分離層には到達しない深さを有する穴又は溝４を形成する工程と、穴又は溝に導電体を充填する工程と、半導体層に第２の基板１１を貼り合わせて貼り合わせ構造体を得る工程と、貼り合せ構造体を分離層で分離することにより、半導体層が移設された第２の基板を得る工程と、分離されて露出した半導体層の裏面側部分の少なくとも一部を除去して、導電体の底部を露出させる工程と、を含む。 （もっと読む）

【課題】ＣＭＯＳ回路におけるラッチアップの発生を防止すること。
【解決手段】ＣＭＯＳ回路１０では、Ｎチャネルトランジスタ１１とＰチャネルトランジスタ１２とがそれぞれ別の基板１Ａ、１Ｂ上に形成され、両基板１Ａ、１Ｂ上のトランジスタ１１、１２が互いに向き合わせて接続されている。ＣＭＯＳ回路１０によれば、Ｎチャネルトランジスタ１１とＰチャネルトランジスタ１２の間に寄生トランジスタによる電流パスが形成されないため、ラッチアップの発生を完全に防止できる。 （もっと読む）

【課題】それぞれの性能を十分に発揮して高性能化を図り、且つ量産性、コスト低減を図った、固体撮像装置等の半導体装置とその製造方法、前記固体撮像装置を備えたカメラ等の電子機器を提供するものである。
【解決手段】本発明の半導体装置は、それぞれ半製品状態の画素アレイ及びロジック回路を備えた第１及び第２の半導体ウェハの貼り合わせ、第１の半導体ウェハの薄膜化、画素アレイ及びロジック回路間の電気的接続がなされる。その後、完成品状態にしてチップ化して、裏面照射型の固体撮像装置として構成される。 （もっと読む）

【課題】 いわゆる後工程に分離プロセスを適用し、低コストで３次元実装された半導体装置の製造方法を提供すること。
【解決手段】 第１の半導体基板１１の表面側に複数の第１の集積回路１７を作製する工程、第２の半導体基板１に設けられた分離層２上に形成された半導体層３に、前記第１の集積回路よりチップサイズが小さい第２の集積回路７を作製する工程、２つの半導体基板を接合部同士が接合するように貼り合せ、貼り合わせ構造体を得る工程、前記貼り合せ構造体から前記半導体層３を分離することにより、前記第２の集積回路が作製された半導体層３を前記第１の半導体基板１１に移設する工程、前記第２の集積回路が移設された前記第１の半導体基板１１をダイシングして、前記第１の集積回路と前記第２の集積回路とを有する積層チップを得る工程、とを含む半導体装置の製造方法である。 （もっと読む）

【課題】 本発明の課題は、積層型半導体装置において積層実装される複数のプロセッサコアや演算実行ブロックへの処理投入を分散させ放熱による影響を低減することを目的とする。
【解決手段】 上記課題は、各レイヤに配置される複数の処理ブロックと、動作中の処理ブロックによる活性状態が分散するように処理ブロックへの処理投入を管理する管理ブロックとを有することを特徴とする積層型半導体装置により達成される。 （もっと読む）