アクティブプローブ集積回路を用いた電子回路試験
自動試験機器（ＡＴＥ）と被試験デバイス（ＤＵＴ）との間での信号の送信／受信のための方法及び装置が提供される。プローブカードは、複数のプローブに接続された複数の付随の近接したアクティブプローブ集積回路（ＡＰＩＣ）を有する。各ＡＰＩＣは、プローブを介して、ＤＵＴ上の１つ以上の試験接続点にインタフェース接続される。各ＡＰＩＣは、ＡＴＥとＤＵＴとの間で通信される信号の受信及び処理を行う。ＡＴＥから送信された低い情報コンテンツ量の信号が、ＡＰＩＣに直に隣接するプローブに送信される高い情報コンテンツ量の信号へと処理され、ＡＰＩＣによって受信されたＤＵＴからの高い情報コンテンツ量又はタイムクリティカルな信号が、低い情報コンテンツ量の信号としてＡＴＥに送信される。ＡＰＩＣはプローブに直に隣接しているので、ＤＵＴからの信号内には、最小限の情報損失又は情報歪みが存在するのみである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブプローブ集積回路を用いた電子回路試験に関する。
【背景技術】
【０００２】
集積回路（“ＩＣ”）デバイスがより複雑になるにつれ、試験のコストが、技術限界及び試験コストの双方の点で産業的な懸案事項を生じさせるレベルまで上昇してきている。結果として、試験装置の総コストを抑制するために絶え間ない努力が為されている。これらの取り組みは、部品のコストを削減しようとする絶えざる動機付けによって更に活発化されている。故に、試験及びパッケージ化による如何なる廃棄物の諸経費をも排除することが、近年かなりの注目を集めており、今後も主要な役割を果たし続けるであろう。産業及び市場のデータにより、試験機器の操作及び維持が全体的な試験コストの主要な部分をもたらすことが示されている。現在の実施中の解決策及び提案されている解決策の各々は技術的な限界を有している。集積回路（すなわち、被試験デバイス（“ＤＵＴ”））は、典型的に、試験コントローラと試験ヘッドとの間で試験データを伝送することによって一度に一つずつ試験される。ウェハ全体を試験するために複数回の着地（タッチダウン）が行われる。信号が行き来する距離に起因して、信号の劣化とともに潜在的なノイズ干渉が存在する。複数の試験を並行して試験する複数チャネルによる解決策は、実施するのにコストが掛かるとともに、信号の乏しい完全性（インテグリティ）又は潜在的なクロストーク干渉に起因する更なる信頼性問題を有する。これらの高試験コスト及び信頼性問題の結果として、並行試験のための解決策は並列性（位置の数）の点で制限される。また、一般的に、採用はメモリ試験等のニッチな市場に限られている。
【０００３】
高速且つ複合化された信号測定の性質は、高速デバイスのコスト効率の良いウェハ試験を得ることは難しいことを意味してきた。ウェハ試験のコストを削減する最も効果的な手法の１つは、試験の並列性を高めることである。なお、これらの問題は、ウェハ、ＩＣ、パッケージデバイス、又は更にはパッケージデバイスの細切れ（ストリップ）若しくは集合体の何れを測定しようと当てはまる。しかしながら、従来技術に係るデバイスは、高度の並列性が不可能であるか、莫大なコストを費やしてのみそれが可能であった。
【０００４】
信号インテグリティの問題、コストのかかる高速器具、及び複雑なプローブカード構成は全て、高い並列性の高速ウェハ試験の支障となる。今日の高速デバイスは、典型的に、単一位置、又は場合により２倍の並列性の何れかで試験されている。他の例では、一部の製造者は高速デバイスに関して、ＤＣ又は低周波数での測定のみをウェハレベルで行うことを選択しており、許容できないほど高いパッケージ歩留り損失を生じさせている。高速試験はＲＦ試験、メモリ試験、又はシリアル配線試験を含む。
【０００５】
高まる産業トレンドは、複数位置での試験を容易にする先進的なプローブカードの調達リードタイムが急激に増大することを目にしている。このことは産業的に大きな問題を提示する。何故なら、これらのリードタイムは、集積回路設計の製造サイクルに、設計段階で有意な時間を追加し、新たなチップ設計の市販までの時間における有意なファクタとなるためである。
【０００６】
従来技術に係るプローブカードは、典型的に、各プローブが被試験デバイス（ＤＵＴ）の特定の位置に接触するように位置付けられるという柔軟性のないアーキテクチャを有する。プローブは、特許文献１に記載されているように、自動化された試験機器（automated test equipment；ＡＴＥ）とＤＵＴとの間でのプローブを介しての信号が伝送のために調整あるいはその他の方法で処理されるように、集積回路（ＩＣ）に結合され得る。この技術の限界は、異なる設計のＤＵＴチップは異なる設計の事前調整用ＩＣ（pre-conditioning ＩＣ；“ＰＣＩＣ”）を必要とし、受け入れがたいほど高い臨時エンジニアリング（non-recurring engineering；“ＮＲＥ”）コストをもたらすため、この解法はコスト効率的でないということである。
【０００７】
特許文献１に記載されたＰＣＩＣは、ＩＣプロセスの最終製造工程によってカスタマイズされなければならない。このカスタマイズは、設計、工作機械の据え付け、資本及びノウハウにおいて多大な投資を必要とするＩＣ製造の最後の金属相互接続層群である。これはまた、ＰＣＩＣの有用性を固定させ、その使用を特定のＤＵＴ設計及び特定のＤＵＴ用途に制限してしまう。
【０００８】
また、特許文献１における接触（コンタクト）点は、ＤＵＴのパッド及びＰＣＩＣの双方に物理的に一致するようにカスタマイズされなければならない。この“鏡”像コンタクトの概念は、ＰＣＩＣが企画あるいは構築されるのに先立ってＤＵＴに関する具体的且つ詳細な予備知識を必要とし、特別注文の集積回路を調達する必要性によってプローブカードの調達に許容できないほど長いリードタイムをもたらすため、実現の経済性に負荷をかけるものである。
【０００９】
最後に、特許文献１の実施形態は、ＰＣＩＣのアクティブ領域上に配置されたプローブの機械的応力によるダイのクラック及びその他の応力誘起故障モードの結果としてのＰＣＩＣの電子故障により、許容できないほど高いＰＣＩＣの故障率を生じさせやすい。
【００１０】
特許文献２には、プローブカード上に配置されたプログラム可能なＦＰＧＡ回路基板を用いた、ＤＵＴの試験方法が記載されている。この装置は、信号を分配するために、プローブカード上に回路基板及びＩＣを採用している。試験装置に対する高周波リソース要求を排除するために高速信号を分析し且つ低速に変換する処理は行われていない。
【００１１】
非特許文献１には、複合的なＲＦ及び混合信号通信におけるインテグリティの必要性が記載されている。非特許文献１は、急速に拡張する電子部品市場により、高コストを招くことのない、高い信頼性と試験信号及び応答の最小限の歪みとを有する一層高速な試験に対する要求が生じていることを示している。これらの回路は、ウェハ形態のデバイスを試験するために半導体デバイス上に実装するものではなく、パッケージ部品を試験するために使用される負荷基板上に配置されるＰＣＢ上に実装するものであるため、ＰＣＢを介しての信号の伝送及び劣化の問題が依然として存在する。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】米国特許第６７４７４６９号明細書
【特許文献２】米国特許出願公開第２００５／０２７０７３号明細書
【非特許文献】
【００１３】
【非特許文献１】Harame等、「Design automation methodology and RF/analog modeling for RF CMOS and SiGe BiCMOS technologies」、IBM Journal of Research and Development、第47巻、第2/3号、2003年、p.139-175
【発明の概要】
【発明が解決しようとする課題】
【００１４】
アクティブプローブ集積回路を用いた、試験用の装置及び方法を提供する。
【課題を解決するための手段】
【００１５】
一実施形態に従ってプローブカードが提供される。当該プローブカードは、多様なプローブ配列のうちの１つ以上に結合されることが可能な少なくとも１つの再プログラム可能なアクティブプローブ集積回路（ＡＰＩＣ）を有する。前記１つ以上のプローブ配列は被試験デバイス（ＤＵＴ）に適合するように選択され、ＡＰＩＣは１つのプローブ配列及びＤＵＴに適合するようにプログラムされる。
【００１６】
他の一実施形態に従って、被試験デバイス（ＤＵＴ）を試験するプローブが提供される。当該プローブは、アクティブプローブ集積回路（ＡＰＩＣ）を内部に組み込んだプローブボディを有する。
【００１７】
他の一実施形態に従って、プローブカードを形成する方法が提供される。当該方法は、プログラム可能なアクティブプローブ集積回路（ＡＰＩＣ）を設ける段階、少なくとも１つのＡＰＩＣと通信する再構成可能なプローブ配列を設ける段階、被試験デバイス（ＤＵＴ）を特徴付ける段階、ＤＵＴの特徴に基づいて前記少なくとも１つのＡＰＩＣを再プログラムする段階、及びＤＵＴの特徴に基づいてプローブ配列を再構成する段階を有する。
【００１８】
他の一実施形態によれば、アクティブプローブ集積回路（ＡＰＩＣ）デバイスは、信号の劣化又は損失を抑制あるいは排除するために、自動化された試験機器テスター（“ＡＴＥ”）からの制御信号を、１つ以上のＤＵＴを刺激するための必要とされる信号に変換するよう、また、１つ以上のＤＵＴからの応答信号を、ＡＴＥに送信される制御信号に変換するよう、プローブ点に近接して配置される。ＡＰＩＣデバイスは、例えば、カンチレバープローブ、垂直プローブ、ＭＥＭＳプローブ及び非接触プローブ等の様々なプロービング技術とともに使用されることが可能である。ＡＰＩＣデバイスを用いることのその他の利点は、それが高周波信号をＤＵＴに供給するために使用されることである。低速で低コストの試験機器の使用を促進するよう、高速な高周波処理の大部分はＡＰＩＣによって実行される。例えばグランド−信号の組み合わせ、グランド−信号−グランドの組み合わせ、又はグランド−信号−信号−グランドの組み合わせ等の強化されたプローブ針構成と組み合わせてＡＰＩＣデバイスを用いることにより、性能及び高周波信号インテグリティの更なる改善が実現され得る。他の実施形態は、（以下に限られないが）１）プローブ針及びＡＰＩＣを単一のモノリシック回路内に形成すること、２）プローブ針へのＡＰＩＣの直接的な取付け、３）プローブ針内へのＡＰＩＣの埋込みを含む。
【図面の簡単な説明】
【００１９】
添付の図面を参照しての以下の説明により、上述及びその他の特徴が一層と明らかになる。図面は、単に例示のためのものであり、限定的なものではない。
【図１ａ】従来技術に係る、接触による試験の準備が整ったＤＵＴの上方に位置付けられたプローブヘッドを断面的に示す模式図である。
【図１ｂ】従来の試験システムを示す模式図である。
【図２】従来技術に係る、ＤＵＴ上の対応する接触点に接触させる複数のプローブを有するプローブヘッドを示す底面図である。
【図３ａ】例示的にカンチレバープローブを用いるプローブヘッドを示す模式図である。
【図３ｂ】単一ＤＵＴ用プローブカードを示す図である。
【図３ｃ】複数ＤＵＴ用プローブカードを示す図である。
【図３ｄ】単一のＤＵＴを試験する複数のＡＰＩＣを示す図である。
【図３ｅ】一例に係る付随グランド線を備えたＡＰＩＣを示す図である。
【図３ｆ】他の一例に係る付随グランド線を備えたＡＰＩＣを示す図である。
【図３ｇ】他の一例に係る付随グランド線を備えたＡＰＩＣを示す図である。
【図４ａ】プローブカードの第１実施形態を示すブロック図である。
【図４ｂ】プローブカードの第２実施形態を示すブロック図である。
【図４ｃ】プローブカードの第３実施形態を示すブロック図である。
【図４ｄ】高度な試験機器との間での制御信号と、ＤＵＴとの間での刺激信号及び応答信号とを変換するためのＩＣの構成要素を示すブロック図である。
【図５ａ】ＤＵＴに接触させるためのプローブ及びＩＣの相互位置付けアーキテクチャの一例を示す図である。
【図５ｂ】ＤＵＴに接触させるためのプローブ及びＩＣの相互位置付けアーキテクチャの他の一例を示す図である。
【図５ｃ】ＤＵＴに接触させるためのプローブ及びＩＣの相互位置付けアーキテクチャの他の一例を示す図である。
【図５ｄ】ＤＵＴに接触させるためのプローブ及びＩＣの相互位置付けアーキテクチャの他の一例を示す図である。
【図５ｅ】ＤＵＴに接触させるためのプローブ及びＩＣの相互位置付けアーキテクチャの他の一例を示す図である。
【図５ｆ】ＤＵＴに接触させるためのプローブ及びＩＣの相互位置付けアーキテクチャの他の一例を示す図である。
【図５ｇ】ＤＵＴに接触させるためのプローブ及びＩＣの相互位置付けアーキテクチャの他の一例を示す図である。
【図６ａ】入力／出力ポート、並びに高度な試験機器との間での制御信号とＤＵＴとの間での刺激信号及び応答信号とを変換するために使用されるＩＣ、を有するチップを示す模式図である。
【図６ｂ】図６ａに示したチップの側面図である。
【図６ｃ】図６ａに示したチップの上面図である。
【図６ｄ】図６ｄに示したチップの底面図である。
【図６ｅ】図６ｄに示したチップの側面図である。
【図６ｆ】被試験回路に近接してシリアライゼーション機能及びデシリアライゼーション機能を提供するＡＰＩＣチップを示す図である。
【図６ｇ】図６ｆに示したチップの側面図である。
【図６ｈ】被試験回路に近接してシリアライゼーション機能及びデシリアライゼーション機能とともにメモリ試験機能を提供するＡＰＩＣチップを示す図である。
【図６ｉ】図６ｈに示したチップの側面図である。
【図６ｊ】モノリシックのＡＰＩＣ及びプローブを示す斜視図である。
【図６ｋ】分割信号処理を用いるモノリシックのＡＰＩＣ及びプローブを示す斜視図である。
【図６ｌ】モノリシックのＡＰＩＣ及びプローブを示す斜視図である。
【図６ｍ】分割信号処理を用いるモノリシックのＡＰＩＣ及びプローブを示す斜視図である。
【図７ａ】ＤＵＴからのデータを解釈するように設計されたチップの構成要素を示す模式図である。
【図７ｂ】ソース測定ユニット（ＳＭＵ）を含むＡＰＩＣを示す図である。
【図８ａ】それぞれがバスを介して高度な試験機器とハードワイヤード通信する複数のチップを示す模式図である。
【図８ｂ】高度な試験機器と、そして必要に応じて互いに、シーケンシャルに通信する複数のチップを示す模式図である。
【図８ｃ】バスを介して高度な試験機器と、そして互いにシーケンシャルに通信する複数のチップを示す模式図である。
【図８ｄ】それぞれが高度な試験機器と、そして必要に応じて互いに、無線通信する複数のチップを示す模式図である。
【図９ａ】高度な試験機器からの低周波信号がＤＵＴへの通信のために高周波信号に変換される、ＩＣにおける変換を例示する図である。
【図９ｂ】ＤＵＴからの高周波信号が、ＩＣにおいて、高度な試験機器への同一信号の通信のために低周波信号に変換されることを例示する図である。
【図９ｃ】ＤＵＴからの高周波信号がＩＣによって解釈され、試験の結果が高度な試験機器に通信されることを例示する図である。
【図１０ａ】送信モードにおけるアクティブプローブＩＣを用いた信号変換の種類を例示する図である。
【図１０ｂ】受信モードにおけるアクティブプローブＩＣを用いた信号変換の種類を例示する図である。
【図１１】一連のｎ個のＤＵＴのうちの１つのＤＵＴへの１つの試験の順次実行を例示する図である。
【図１２】ＤＵＴの順次試験を実行するプロトコルを示す図である。
【図１３ａ】複数のアクティブプローブを用いた、複数のＤＵＴへの試験の同時並列実行を例示する図である。
【図１３ｂ】必要に応じて構成され得る複数のアクティブプローブを用いた、複数のＤＵＴへの試験の同時並列実行を例示する図である。
【図１４】アクティブプローブを用いたＤＵＴの順次試験用のプロトコルを示す図である。
【図１５】アクティブプローブを用いた複数のＤＵＴの並列試験用のプロトコルを示す図である。
【図１６】単一カンチレバープローブの典型的なモデルを示す図である。
【図１７】単一カンチレバープローブの挿入損失（ｄＢ）−周波数（ＧＨｚ）特性を例示するグラフである。
【図１８】平衡カンチレバープローブの典型的なモデルを示す図である。
【図１９】平衡カンチレバープローブの挿入損失（ｄＢ）−周波数（ＧＨｚ）特性を例示するグラフである。
【図２０】単一カンチレバープローブの改善された挿入損失（ｄＢ）−周波数（ＧＨｚ）特性を例示するグラフである。
【図２１】平衡カンチレバープローブの改善された挿入損失（ｄＢ）−周波数（ＧＨｚ）特性を例示するグラフである。
【図２２ａ】２つのグランドを備えたコブラプローブを用いるプローブ構成を示す斜視図である。
【図２２ｂ】接地されたガードを備えた垂直プローブを用いるプローブ構成を示す斜視図である。
【図２２ｃ】垂直プローブと、グランドと接触パッドとの間に空隙（誇張されている）を有する２つのグランドガード分離とを用いるプローブ構成を示す斜視図である。
【図２２ｄ】垂直プローブと、グランドと接触パッドとの間に誘電体を有する２つのグランドガード分離とを用いるプローブ構成を示す斜視図である。
【図２３ａ】コブラプローブを用いるグランド−信号−信号−グランド構成を示す図である。
【図２３ｂ】垂直プローブを用いるグランド−信号−信号−グランド構成を示す図である。
【発明を実施するための形態】
【００２０】
以下の説明は、電子デバイス、特に集積回路（ＩＣ）を試験するための新たなプローブカード構成に関する。この概念を“アクティブプローブ”と称する。
【００２１】
装置及び方法の何れの原理も、以下に限られないが例えばＲＦ、シリアライザ／デシリアライザ（ＳｅｒＤｅｓ）、メモリ、ロジック、パラメトリック、デジタル信号処理、アナログ回路、及びデジタル装置などの用途のためのＩＣを含む複数種類のＩＣの調査及びそれによる試験に適用可能である。ここでは、処理及び装置を、高周波信号としてＲＦを用いるＲＦウェハ試験用のアクティブプローブを有するプローブカードを一例として用いて説明する。当業者に認識されるように、これらの原理は、例えば高速デジタル回路、ネットワーク回路、マイクロプロセッサ、高周波回路、高精度アナログ、記憶装置、及び混合信号回路などの幾つかのその他の用途にも適用され得るものである。
【００２２】
用途の一例としてＲＦを用いることにより、何れもが、従来のプローブカードを用いるときに高い並列性のＲＦウェハ試験能力の支障となる、信号インテグリティの問題、コストのかかる高速器具、及び複雑なプローブカード構成が解決され、それにより、ＲＦウェハ試験のコストが大いに低減される。この解決策は、ウェハレベルでの例えば周波数、電力レベル及び雑音指数などの重要なＲＦパラメータの品質測定を、高い並列性で可能にする。認識されるように、ここで説明する教示は、ＲＦ用途に加え、その他の信号伝達及びＩＣ技術との関連においても用いられ得る。
【００２３】
先ず、図１ａ、１ｂ及び２を参照して従来技術を説明する。その後、図３−１５を参照して装置の例示的な実施形態を説明する。
【００２４】
図１ａは、プローブカード１０を有する１つの種類の高度な試験システムを示しており、プローブカード１０は、ＰＣＢ基板１０４と、集積回路（ＩＣ）１０６と、ＩＣ１０６と連通した複数の接触点１０８とを有する試験ヘッド１０２を有している。図示されるように、基板１０４によって、信号が、例えば自動試験機器（ＡＴＥ）等の試験コントローラ１１０から、リード線１１２を介して受信される。リード線１１２は、デジタル、高周波、高精度アナログ、ＲＦ、及び電力の経路を含み得る。基板１０４及びＩＣ１０６は同様に電気的に連通している。接触点１０８は、弾性を有する導電性コンタクト手段から選択され得る。接触点１０８は、ＤＵＴ１１６上の接触点１１４の配列の鏡像をなす配列状に位置付けられており、その結果、プローブカード１０がＤＵＴ１１６と接触させられるとき、各接触点１０８が対応する接触点１１４に接触し、プローブカード１０とＤＵＴ１１６との間に電気的な連通状態が構築される。
【００２５】
図１ａに示したものを含む従来技術に係る方法及び装置は、システム構成によって課される制約を有する。従来のプローブカード１０は、ＤＵＴ１１６の固有設計に従った対応する接触点１１４を映し出す特定の配列状に接触点１０８を有する。故に、従来のプローブカード１０は、１つのレイアウトを有するＤＵＴ１１６を試験することのみに制限される。プローブ基板上には、図２に示すように、ＩＣを介した伝送のために、かなりの信号経路が必要となるため、信号の更なる処理を要する信号歪みが生じる。試験は必然的に、順次に、あるいは低い度合いの並列性で行われる。
【００２６】
図１ｂは、ＡＴＥ１１０と、ＡＴＥ１１０を制御するコンピュータユニット１１５と、テストユニット１１１とを含むシステム全体を示している。ＡＴＥ１１０とＤＵＴ１１６との間で、リード線及びプローブカードを介して、試験制御信号及び試験データが伝達される。ＤＵＴ１１６は制御可能なウェハスタンド１１７状に搭載される。
【００２７】
図２を参照するに、プローブカード１０は、ＲＦ電子回路１２０と、片持ち梁状のカンチレバープローブ１２４の遠位端１２２の位置に配置された複数の接触点１０８とを有している。電気信号は、プローブ１２４に、そしてプローブ１２４から、プローブカード１０上の１つ以上のＩＣ１０６への配線１２６及びビア１２８に沿って伝達される。
【００２８】
図１及び２に示した装置種類の一例が特許文献１に記載されている。特許文献１には、接触点１０８が事前調整用の集積回路１０６に電気的に接続されたプローブカード１０を有する試験システムが記載されている。プローブカード１０及びＩＣ１０６の幾何学配置又は物理的なレイアウト、並びにＩＣ１０６の構成の各々は、１つの種類、幾何学配置、又は物理レイアウトのＤＵＴ１１６を試験するように特別に設計される。故に、異なるＤＵＴ１１６を試験するときには異なるＩＣ１０６を用いなければならず、そのとき、ＩＣ１０６は、選択されたＤＵＴ１１６の具体的な構成に対応するように設定若しくは幾何学配置又はこれら双方の再設計を必要とし得る。従って、ＩＣ１０６の設計に関する臨時エンジニアリング（“ＮＲＥ”）コストが有限数の試験で償却されることになる。
【００２９】
故に、部品の開発コストが複数の異なる種類のＤＵＴ１１６の試験で償却されるようなＤＵＴ１１６を試験する装置及び方法を使用することには、それにより生じるコストの優位性が存在する。
【００３０】
図３ａを参照するに、ＤＵＴ１１６を試験するためのプローブカード１００は、複数のプローブ２０２と、複数のアクティブプローブ集積回路（ＡＰＩＣ）２０４とを有している。各ＡＰＩＣ２０４に対して複数のプローブが存在していてもよいし、各プローブ２０２に対して複数のＡＰＩＣ２０４が存在していてもよいし、これらが一対一の関係で存在していてもよい。各プローブ２０２は、対応するＡＰＩＣ２０４に直に隣接しており、これらの間に延在する信号配線長を最小化するようになっている。故に、ＡＰＩＣ２０４と対応するプローブ２０２との間には最小限の信号歪みのみが存在し、故に、ＤＵＴ１１６との間で伝送される信号には最小限の歪みのみが存在する。各ＡＰＩＣ２０４は、ＤＵＴ１１６に特定の試験を行うように設計されてもよいし、複数の試験のうちの１つ以上の試験を行うように設計されてもよい。
【００３１】
図３ａは、カンチレバープローブ２０２及び基板２２０の使用を例示している。認識されるように、例えば半田ボール、微小なバネ、その他の導電性の弾性コンタクト、及び非接触プローブ等のその他の種類のプローブが用いられてもよい。また、認識されるように、ＡＰＩＣ２０４は、基板（すなわち、“インターポーザ”）２２０を用いることなく、プローブカード１００に直接的に実装されてもよい。図示したＡＰＩＣ２０４は各プローブ２０２の近位端２１０の位置にある。認識されるように、ＡＰＩＣ２０４は、図５に示して後述するように、プローブ２０２に対して異なる相対位置に配置されてもよい。ＡＰＩＣ２０４は、基板２２０と基板２１８との間での電気的な連通によって連通され得る。代替的に、基板２２０は、ビア１２８を用いて、基板２１８の反対側の面に位置する部品（図示せず）に電気的に連通していてもよい。
【００３２】
プローブ２０２は、当該プローブを再位置決めすることによって再構成され得る。また、プローブ２０２は、当該プローブを電気機械的に作動させること、又は当該プローブを屈曲させることによって再構成されてもよい。
【００３３】
図３ｂは、プローブカード１００が１つのＤＵＴ１１６を試験するために複数のプローブ２０２とＡＰＩＣ２０４とを有する他の一実施形態を示している。
【００３４】
図３ｃは、プローブカード１００が２つ以上のＤＵＴ１１６を試験するために複数のＡＰＩＣ２０４と複数のプローブ２０２とを有する他の一実施形態を示している。
【００３５】
図３ｄは、単一のＤＵＴ（図示せず）を試験する複数のＡＰＩＣ２０４を示す図である。図３ｅ−３ｇは、代替の付随グランド（接地）線を備えたＡＰＩＣを示している。図３ｅは単一のグランド２２５を備えた単一のプローブ２０２を示し、図３ｆは二重のグランド２２５を備えた単一のプローブ２０２を示し、図３ｇは二重のグランド２２５を備えた二重のプローブ２０２を示している。プローブ端２０２におけるこれらの種類の構成は、それぞれ、ＧＳ、ＧＳＧ、ＧＳＳＧとして知られている。
【００３６】
図４ａ−４ｄは、異なる種類のプローブ２０２を有するプローブカード１００の４つの実施形態を示すブロック図である。認識されるように、図示した例は、利用可能な構成のうちの幾つかを説明目的で示すものであり、非限定的なものである。例えば、図示のように、プローブカード１００は、プローブ針２０２と、無線プローブ２０２Ａと、アクティブプローブ２０４上に搭載されるか否かに拘わらない無線通信を可能にするアンテナ２２２を有し得る。
【００３７】
図５ａ−ｆは、プローブ２０２と対応するＡＰＩＣ２０４との組み合わせ、又はプローブ２０２とＡＰＩＣ２０４を有する対応する基板２２０との組み合わせの相対配置に関する様々な取り得る選択肢のうちの６個を示している。典型的にはエポキシ樹脂である機械的な支持体２０６が、カンチレバープローブ２０２を基板２０８に固定している。ＡＰＩＣ２０４は、図５ａに示すようにプローブ２０２の近位端２１０の位置、図５ｂに示すように機械的支持体２０６内、図５ｄに示すように機械的支持体２０６上、図５ｃに示すように機械的支持体２０６に隣接した位置、又は機械的支持体２０６とプローブ２０２の遠位端２１２との間、に配置することができる。図５ａ−５ｄにおいて、プローブ２０２は、遠位端２１２がＤＵＴ１１６上の選択された接触点１１４に接触することができるように位置付けられている。図５ｅは、各ＡＰＩＣ２０４上に位置するアンテナ２２２及びＤＵＴ１１６の接触点１１４上のアンテナ２２２の使用によって、ＡＰＩＣ２０４がＤＵＴ１１６と非接触で通信する選択肢を例示している。この実施形態において、ＡＰＩＣ２０４は、ＤＵＴ１１６の非接触試験用の、基板２２０の１つの要素とし得る。代替的に、アンテナ２２２は、ＡＰＩＣ２０４とＤＵＴ１１６との間での通信を容易にするように基板２２０上に配置されてもよい。この実施形態において、基板２２０がＤＵＴ１１６に近接しているとき、信号は、基板２２０及びＤＵＴ１１６の各々の上に位置するアンテナ２２２を用いて、ＡＴＥ１１０とＤＵＴ１１６との間で伝送される。図５ｆは他の一実施形態を示しており、プローブ２０２の遠位端２１２にあるＡＰＩＣ２０４が、電気通信の目的でＤＵＴ１１６に接触させるコンタクト２０２Ｂを有している。図５ｇは他の一実施形態を示しており、プローブ２０２の遠位端２１２にある基板２２０が、電気通信の目的でＤＵＴ１１６に接触させるコンタクト２０２Ｂを有している。
【００３８】
図６ａ−６ｉは、入力／出力ポート、並びに高度な試験機器との間での制御信号とＤＵＴとの間での刺激信号及び応答信号とを変換するために使用されるＩＣを有するプローブの様々な実施形態を示す模式図である。
【００３９】
図６ａ−６ｃを参照するに、基板２２０は、テスターインタフェース２１４と、ＤＵＴインタフェース２１６と、信号試験プロセッサ２２４とし得るＡＰＩＣ２０４とを有している。故に、ＡＰＩＣ２０４のＤＵＴインタフェース２１６が、ＡＰＩＣ２０４とＤＵＴ１１６との間での刺激（例えば、高周波数）信号２１８の通信のために、プローブ２０２に電気的に接続される。テスターインタフェース２１４は、ＡＰＩＣ２０４とＡＴＥ１１０との間での、有線接続を電気的に用いての、あるいは無線周波数又は光を用いて伝送される無線信号による、制御信号（例えば、低周波アナログ信号、デジタル信号、又はデジタル信号とアナログ信号との組み合わせ等）２１９の通信のためのものである。信号試験プロセッサ２２４は、ＡＴＥ１１０から受信した信号２１９を、プローブ２０２を介してＤＵＴ１１６に伝送する信号２１８に変換するとともに、ＤＵＴ１１６から受信した信号２１８を、ＡＴＥ１１０に送信する信号２１９に変換する。その一連の動作は図９ａ−９ｃに例示されている。信号２１９及び２１９は、低周波数、高周波数、無線周波数、低精度、高精度、ＤＣ、又はデジタルとし得る。
【００４０】
ＤＵＴインタフェース２１６は、アンテナ、図６ｂに示すような基板２２０上のＭＥＭＳプローブ２０２Ｃ、電気通信用配線、又はこれらの選択肢を複合化したものとし得る。代替的に、ＡＰＩＣ２０４は、“フリップチップ”の向きにされ、半田ボール又は当業者に知られたその他の手段を用いて基板２２０に電気的に接続されていてもよい。
【００４１】
図６ｄ及び６ｅは、複数の入力／出力ポートと、図６ａ−６ｃに示したのと同様に高度な試験機器との間での制御信号とＤＵＴ１１６との間での刺激信号及び応答信号とを変換するために用いられるＩＣと、を備える集積化された高速プローブ構造を有するチップの他の一実施形態を示している。図６ｄ及び６ｅに示した実施形態においては、一体的に組み込まれたプローブ２０２ｄが、数多の既知のＭＥＭＳ製造技術のうちの１つを用いて、ＡＰＩＣ２０４のボディから作り出されている。これらの技術は、製造中に微細加工されたプローブ先端構造を付加するため、あるいはサブトラクティブプロセスを用いて微細加工されたプロープ先端構造を作り出すために用いることができる。プローブ先端２０２ｄは、ＡＰＩＣ２０４のボディから作り出された、変更されたプローブコンタクトを有する。
【００４２】
図６ｆ及び６ｇは、基板２２０及びＡＰＩＣ２０４を有するＡＰＩＣチップの更なる一実施形態を示しており、被試験回路に近接してシリアライゼーション（信号のシリアル化）機能及びデシリアライゼーション（シリアル化の解除）機能を提供するものである。この実施形態において、ＡＰＩＣ２０４は、ＡＴＥ１１０側とのインタフェースのための複数の並列低速信号用の電気通信チャネル２１９ａを有し、ＤＵＴ１１６側はシリアル高速回線２１８を有している。回線２１９ａ及び２０２ａは、ＡＴＥ１１０とのインタフェース用の複数の信号チャネルを示している。
【００４３】
図６ｈ及び６ｉは、被試験回路に近接してのシリアライゼーション機能及びデシリアライゼーション機能とともにメモリ試験機能を提供するＡＰＩＣ２０４チップの他の一実施形態を示している。この場合、ＡＰＩＣ２０４は、ＡＴＥ１１０側とのインタフェースのための複数の並列低速信号を有し、ＤＵＴ１１６側はシリアル高速回線を有する。この実施形態において、構成要素２２０ａは、高速なメモリ試験パターンをＤＵＴ１１６に提供する。これは、低速回線がＡＰＩＣ２０４チップと相互作用することを可能にし、テスター１１０からメモリ試験の負荷が取り除かれる。品目２２４ａはＡＰＩＣ２０４ＩＣ内のメモリ試験ブロックである。
【００４４】
図６ｊは、既知の技術を用いて１つの一体的なシリコン片から構築されることが可能な、一体型（モノリシック）のＡＰＩＣ及びプローブを示す斜視図である。この場合、プローブの先端、アーム及び本体はＡＰＩＣ処理素子と一体的であり、製造及び信号処理において大容量の極めて高い精度が可能にされる。
【００４５】
図６ｋは、プローブ、プローブアーム及びＡＰＩＣ処理素子のモノリシック構造によって実現される分割信号処理を用いるモノリシックのＡＰＩＣ及びプローブを示す斜視図である。この図は、ＡＰＩＣ素子２０４Ａが、ＡＴＥ機器に結合する後端部をなし、且つＡＰＩＣ素子２０４Ｂが、先端部において信号を処理するのに使用される前端部をなす二段階処理のＡＰＩＣを作り出している。これは、信号損失やノイズがほとんどない非常に高忠実な信号処理を可能にする。モノリシック構造を有するＡＰＩＣの概念の利点は、同一のベースＡＰＩＣ基板から様々なプローブ形状を作り出すことを可能にすることである。分割処理の例示的な一実施形態は、ＡＰＩＣ２０４Ａにデジタル信号処理を内包させながら、ＡＰＩＣ２０４Ｂを前置増幅器とするものである。これは、ＲＦ、メモリ及びＳｅｒＤｅｓ等を含む多様な用途で使用され得る。
【００４６】
図６ｌは、モノリシックボディのプローブ側に直線状のハンドルアームを備えたモノリシックのＡＰＩＣ及びプローブを示す斜視図である。これは、アーム長をＤＵＴの技術に基づいてＤＵＴプローブのダメージを最小化するように作り出すことができる点で有用である。
【００４７】
図６ｍは、直線状のハンドルアームプローブを備えた、分割信号処理を用いるモノリシックのＡＰＩＣ及びプローブを示す斜視図である。
【００４８】
図６ｊ−６ｍはＡＰＩＣの大量生産のための方法を示している。強化された信号処理に加えて、モノリシック素子は、個別のプローブ針より取扱が容易なモノリシック素子の‘ハンドル’のため、より容易にプローブカード内に配置することができる。
【００４９】
生み出され得る多様な実施形態から認識されるように、これらの装置は用途的に高速ＲＦ信号に限定されるものではない。ここで説明した装置は、ＡＰＩＣ ＩＣが特定の用途を最適化するように設計され得る複数の応用分野に利点をもたらす。
【００５０】
図６ｆ及び６ｇは、ＳｅｒＤｅｓはこれらの装置が現行技術に対する利点を提供し得る応用分野であることを示している。この場合、非常に高速なＳｅｒＤｅｓ信号が、標準的なＡＴＥを用いてこれらの高速信号を効率的に試験することを可能にするＡＰＩＣデバイスによって調整される。ＡＰＩＣ２０４のこの実施形態は、プローブカードを介して低速信号をＡＴＥ１１０に送信することによって低速ＡＴＥ１１０の使用を可能にするよう、局所的なシリアライゼーション機能又はデシリアライゼーション機能を調整、増大あるいは提供するために使用され得る。
【００５１】
ＲＦ又はＳｅｒＤｅｓのインタフェース接続の場合と実質的に同様にして、ＡＰＩＣ２０４は、例えばスタティックＲＡＭ又はダイナミックＲＡＭ等のメモリシステムに使用される高速信号とのインタフェース用に設計されることが可能である。このようなデバイスは、テスターからの信号の速度に関して非常に高い要求を有する。この場合、少なくとも１つのＡＰＩＣ２０４が、ＤＵＴ１１６内での非常に高速な信号及びレベルの試験を提供し得る。この応用分野はまた、図６ｈ及び６ｉに示した低速試験の実行を可能にするＳｅｒＤｅｓ機能とともに、メモリ試験に幾らかの知能を提供するＡＰＩＣ２０４による恩恵を受け得る。
【００５２】
同様に、ＡＰＩＣ２０４の様々な実施形態を、デバイスのパラメトリック試験を容易にするように設計することができる。これは、電源ラインの提供、調整及び送信を行うＡＰＩＣを含む。現在、パラメトリック試験は、プローブカード及びＡＴＥの速度限界によって低周波数に制限されている。対照的に、この用途では、ＡＰＩＣ２０４は、通常のＡＴＥ設備を用いて非常に高速なパラメトリック試験を可能にし得る。また、上記限界はパッケージ試験又はストリップ試験をも制限してしまう。ＡＰＩＣの一用途として、パッケージ試験又はストリップ試験の信号試験が促進され得る。従来は、特別なプローブカード及び単一位置を使用し得るのみであった。ＡＰＩＣ２０４を用いると、複数の高速パラメトリック試験を行うことができる。ＳｅｒＤｅｓの場合と同様にして、ＡＰＩＣ ＩＣはパラメータの測定又は調整を含むように設計されることが可能である。この一例は、低速な方法を用いてでは高速パラメータを得ることが困難な高速トランジスタ試験である。
【００５３】
図７ｂは、典型的にはＡＴＥ機器上にあるソース測定ユニット（ＳＭＵ）２４４ａをこの場合には含むＡＰＩＣの他の一実施形態を示している。この実施形態において、ＳＭＵ２４４ａは、ＡＰＩＣ２０４とともに組み込まれ、あるいはＡＰＩＣ２０４の一部であり、より高い速度、及び長い信号ランからのより低い干渉の双方を提供する。
【００５４】
この説明はウェハ又はＩＣ上でＡＰＩＣ技術を用いることの利点を示しているが、恩恵を受ける応用分野は高度なパッケージングの分野である。高度なパッケージングにおいては、複数のＩＣがモジュール又は複合型のＩＣを形成するように組み合わされる。これらのパッケージング技術は低速試験に制限されている。ＡＰＩＣはこれらのデバイスの高速試験に使用され得る。能動的あるいは受動的な基板を備えた様々な種類のシステム・イン・パッケージ（ＳｉＰ）や、例えば再分配チップパッケージ（Redistributed Chip Package；ＲＣＰ）、チップ・オン・サブストレート、又は積層パッケージング等の信号を再分配するパッケージング技術などに適用される。別の用途に複数のＩＣのストリップ試験がある。この場合、高速及び中／低速の双方で製造中あるいは最終的なパッケージ部分を試験するために、ＡＰＩＣ２０４の適切な実施形態が使用され、現在利用可能なものより大きい対象範囲がもたらされる。
【００５５】
更なる選択肢として、部品はチップ・イン・チップとして構築されてもよい。
【００５６】
有利には、図７ａ、７ｂ、８ａ、８ｂ、８ｃ及び８ｄに示した例に示されるように、ＡＰＩＣ２０４はプログラム可能である。図７ａは、プログラム可能なＡＰＩＣ２０４の構成要素を概略的に示している。図７ａ及び７ｂは、ＡＰＩＣ２０４は、例えば電力調整／監視、ＲＦの信号伝送及び変換／監視、高速シリアル信号伝送、又は高速メモリインタフェース調整などの様々な処理を実行することが可能な１つのＩＣボディ内に、信号処理・調整素子を含むことができることを示している。これらの機能は、個別に作り出される必要はなく、ＡＴＥインタフェース信号２１９によって、アクティブになるように制御されることができる。
【００５７】
図７ｂは、ＡＰＩＣ２０４の他の一実施形態を示しており、図７ａに示した比較器２４４に代えてソース測定ユニット（ＳＭＵ）２４４ａを含んでいる。図８ａは、高速バス２５０を介してそれぞれが独立してＡＴＥ１１０と通信する一連のＡＰＩＣ２０４を概略的に示している。図８ｂは、ＡＴＥ１１０に直列に接続された一連のＡＰＩＣ２０４を示している。図８ｃは、バス２５０を介してＡＴＥ１１０と通信し、且つ互いに通信する一連のＡＰＩＣ２０４を示している。図８ｄは、複数のＡＰＩＣとＡＴＥプローブカードとの間の通信信号２１９ａのための無線インタフェースを示している。
【００５８】
図７ａを参照するに、基板２２０は、テスターインタフェース２１４、ＤＵＴインタフェース２１６、信号調整２２４用にプログラムされたＡＰＩＣ２０４、メモリ２４０、コントローラ２４２、比較器２４４、及びＡ／Ｄ−Ｄ／Ａ切換機能２４６を含み得る。
【００５９】
好ましくは、基板２２０は、図７ａに概略的に示した構成要素を有する。ＡＴＥ１１０が、特定の１つ又は複数の試験を行うように個々のＡＰＩＣ２０４をプログラムするために信号を送信する。各プローブ２０２は、対応する異なるＡＰＩＣ２０４に連通している。対応するＡＰＩＣ２０４は各々、特定の１つ又は複数の試験を行うように個別にプログラムされることが可能であり、１つ以上のＤＵＴ１１６上での複数の試験が、複数のプローブ２０２を用いて並列に実行され得る。例えば、ＡＴＥ１１０は１つの特定のＡＰＩＣ２０４を、その機能を低雑音増幅器、高周波信号発生器、Ｉ／Ｏセル、又はその他の機能として設定するようにプログラムし得る。同時に、ＡＴＥ１１０は別のＡＰＩＣ２０４を、その機能を異なるように設定するようにプログラムし得る。斯くして、ＡＴＥ１１０は複数のＡＰＩＣ２０４を、１つ以上のＤＵＴ１１６上で複数の異なる試験を実行するように順序付け且つプログラムし得る。
【００６０】
ＡＴＥ１１０の複数の試験を並列に実行する能力は、従来のシステムの使用に対する試験ヘッド２００の使用による利点をもたらす。従来のＡＴＥ１１０においては、ＤＵＴ１１６の試験は逐次的に実行される。
【００６１】
ここでの説明の大部分は高速配線信号を説明するものであったが、これらの装置はハードワイヤードシステムに限定されるものではない。他の例では、ＡＰＩＣ２０４は無線ＡＴＥインタフェースとともに実装され得る。図８ｄは、通信信号２１９ａを示す複数のＡＰＩＣ２０４とＡＴＥプローブカードとの間の無線インタフェース接続を示している。認識されるように、このリンク上で無線通信が送られ得るだけでなく、ＡＰＩＣ２０４及びそれに接続されるＤＵＴ１１６に電力を供給するように電力を送ることも可能である。ＲＦ電力が、内部及び外部での使用のために、ＡＰＩＣ２０４内でＤＣ電力に変換され得る。これは、非常に高い分離性及び信号インテグリティを提供し、ハードワイヤード技術と比較して、ＡＰＩＣ２０４のより多くの応用を可能にする。
【００６２】
ＡＰＩＣ２０４がＤＵＴ１１６からの応答を分析するようにプログラムされるとき、更なる利点が生じる。図９ａ−９ｃを参照するに、図７ａに示した特徴を有する基板２２０が用いられるとき、基板２２０は、入力信号（図９ａ）とＤＵＴ１１６からの出力信号（図９ｂ）とを比較したり、ＤＵＴ１１６からのデータを標準データと比較したり、あるいはその他の分析機能を実行したりするようにプログラムされてもよい。ＡＰＩＣ２０４はＤＵＴ１１６からのデータを分析し、分析結果をＡＴＥ１１０に伝える。故に、ＤＵＴ１１６からのデータをＡＴＥ１１０に伝送する必要はなく、結果として、伝送時間及び信号帯域幅が低減される。例えば、ＤＵＴ１１６上で行われる試験は、単純な合格／不合格の決定をもたらしてもよい。この場合、ＡＰＩＣ２０４は、図９ｃに示すように、この結果をもたらした複数のデータに代えて該結果をＡＴＥ１１０に送信することになり、ＡＴＥ１１０の機能にとっての時間節減、及びより高速な試験シーケンスがもたらされる。
【００６３】
図１０ａは、ＡＴＥ１１０からＤＵＴ１１６に信号を送信する送信モードにおける、ＡＰＩＣ２０４を用いた信号変換の例を示している。図１０ｂは、ＤＵＴ１１６からＡＴＥ１１０に信号を送信する受信モードにおける、ＡＰＩＣ２０４を用いた信号変換の例を示している。
【００６４】
図１１は、試験機器として、高速ＡＴＥとし得るが信号変換／調整を改善するためにＡＰＩＣを用いるものを用いたときの、複数のＤＵＴ１１６の試験を概略的に示している。
【００６５】
図１２は、従来の試験機器を用いてＤＵＴ１１６の試験を実行する１つのプロトコルを示している。試験は必然的に、如何なるときも一度に１つ又は非常に少ないＤＵＴ１１６上で行われ、２つ以上の試験が必要な場合、それらの試験は順次行われる。結果的に、試験は時間を消費する処理となる。
【００６６】
図１３ａ及び１３ｂは、複数のＤＵＴ１１６の同時並列試験のための、各々がＡＰＩＣ２０４を有する複数のアクティブプローブの使用を示している。場合に応じて、１つの試験が複数のＤＵＴ１１６上で行われ、複数の試験が何れか１つのＤＵＴ１１６上で行われ、あるいは複数の試験が複数のＤＵＴ１１６上で並列に行われることが可能である。
【００６７】
図１４は、アクティブプローブ２０２を用いた複数のＤＵＴ１１６の従来の順次試験用の１つのプロトコルを示している。図１５は、複数のアクティブプローブ２０２を用いた複数のＤＵＴ１１６の同時並列試験用の１つのプロトコルを示している。
【００６８】
図１６を参照するに、単一のカンチレバープローブ３００が示されている。カンチレバープローブ３００は典型的に、支持アーム３０２と接触針３０４とを有している。支持アーム３０２は、試験ユニット構造へのベース端３０６の位置に取り付けられている。接触針３０４は、支持アーム３０２の遠位端３０８の位置に取り付けられており、ＤＵＴに接触させるように用いられるプローブ端３１０まで延在している。これは、接触プローブを用いてウェハを試験するための現行手段を表す基準のケースである。図１６は、プローブ構造の典型的なモデルであり、限定的なものではない。単一のカンチレバープローブ３００は３００Ωの特性インピーダンスを有し、典型的に、５０Ωのソース抵抗を有する電源によって駆動され、５０Ωの負荷抵抗を有する負荷によって終端される。５０Ωというのは、ＲＦ部品とのインタフェースのために産業的に使用される基準インピーダンスである。これは、非常に良好な高周波特性を有する同軸ケーブルのインピーダンスに一致する。５０Ωの抵抗はまた、やはり良好な高周波特性を有する共平面導波路のインピーダンスと同等である。故に、従来技術に係る標準的な試験プローブカードを用いて高速信号を試験する場合にはインピーダンス整合が問題となる。同様に、現行技術の場合、スルー（slew）及び基本帯域幅が問題を生じさせ得る。単一のプローブ３００が用いられる場合、それは高周波においてかなりの信号損失を有し、また、特性インピーダンスは所望の５０Ωに一致しない。このことは図１７から見て取れる。図１７は、プローブ針に対して電源及び負荷にインピーダンス不整合がある場合の、高周波における単一カンチレバープローブ針のシミュレーションを示している。
【００６９】
図１８に示すように、信号プローブに近接させてグランド帰路を含ませることによって改善がなされ得る。ウェハとプローブカードとの間で信号エネルギーの送達を行う平衡伝送線路としてモデル化され得る“平衡カンチレバー”プローブ３２０が形成される。平衡プロープ３２０の特性インピーダンスは２００Ωである。これが、５０Ωのソース抵抗を有する電源によって駆動され、且つ５０Ωの負荷抵抗を有する負荷によって終端される場合、図１９に示すシミュレーションにて見て取れるように、単一プローブに対して改善される。信号プローブに近接する信号帰路プローブは必ずしもＤＵＴ１１６に接触する必要はなく、それに代えて、図２２に示すように、小さい間隙３２４によって、あるいは誘電体３２６を用いて接続されてもよい。
【００７０】
様々な種類のプローブ針が用いられ得る。例えば、高周波数における性能の改善は、図２２ａ、２２ｂ、２２ｃ及び２２ｄに示すような、通常は接地されたグランドガード３３２を備えた、垂直プローブ３２８又は“コブラ”型プローブ３３０の使用によって実現され得る。同様に、微細加工されたプローブ針及びメンブレンプローブ針が性能を改善するために用いられてもよい。
【００７１】
この手法はまた、例えば平衡配線や図２３に示すような‘ダブル’プローブ等の複数のプローブの状況にも有効である。
【００７２】
図２０を参照するに、単一のカンチレバープローブがモデル化され、３００Ωの特性インピーダンスを有し、３００Ωのソース抵抗を有する電源によって駆動され、且つ３００Ωの負荷抵抗を有する負荷によって終端されるとしてシミュレーションされている。なお、ソース抵抗及び負荷抵抗はプローブの特性インピーダンスに等しくしているが、これは限定的なものではない。例えば、ソース抵抗を５０Ωとし、負荷抵抗を３００Ωとしてもよい。後者のケースは、ＡＰＩＣがプローブ針とのインタフェースをとるために設計され、ＡＰＩＣのインピーダンスがプローブ針のインピーダンス（この場合、３００Ω）に整合される場合に達成され得る。図２０を参照するに、電源及び負荷に整合された配線を用いることにより、５ＧＨｚにて−９ｄＢから−１．５ｄＢへの挿入損失の改善が見られる。
【００７３】
同様に、平衡カンチレバープローブの性能も改善され得る。図２１を参照するに、平衡カンチレバープローブがモデル化され、２００Ωの特性インピーダンスを有し、２００Ωのソース抵抗を有する電圧源によって駆動され、且つ２００Ωの負荷抵抗を有する負荷によって終端されるとしてシミュレーションされている。なお、ソース抵抗及び負荷抵抗はプローブの特性インピーダンスに等しくしているが、これは限定的なものではない。例えば、ソース抵抗を５０Ωとし、負荷抵抗を２００Ωとしてもよい。後者のケースは、ＡＰＩＣがプローブ針とのインタフェースをとるために設計され、ＡＰＩＣのインピーダンスがプローブ針のインピーダンス（この場合、２００Ω）に整合される場合に達成され得る。図２１を参照するに、電源及び負荷に整合された配線を用いることにより、５ＧＨｚでの挿入損失が−４ｄＢから−０．１ｄＢに改善されている。
【００７４】
複数の試験の並列処理と、ＤＵＴ試験からのデータのより迅速な収集及び報告との組み合わせは、新しい大量並列分散試験パラダイムである。相俟って、複数のプローブ２０２及び付随する複数のＡＰＩＣ２０４を用いて複数の試験を同時に実行できる能力、及びＤＵＴ１１６からのデータを解釈して試験結果をＡＴＥ１１０に送信するＡＰＩＣ２０４の能力は、各ＤＵＴ１１６の試験において相当な時間の節減をもたらす。
【００７５】
図５に示した構成の更なる利点は、開発及び製造のコストの多数のチップ２２０にわたっての償却によるコストの節減、及びそれによる試験当たりのコストの削減である。図１に示したような従来のシステムの欠点は、従来のシステムは各設計のＤＵＴ１１６を試験することに特化した基板１０４及びＩＣ１０６を有するチップ設計を必要とすることである。対照的に、各プローブ２０２は図５に示したように別個の基板２２０に接触するため、基板２２０の構成は複数の異なる種類のＤＵＴ１１６に対して共通になり得る。試験ヘッド２００は、各々が個別にプログラム可能な複数のＡＰＩＣ２０４を有し、その各々が、別個のプローブ２０２がＤＵＴ１１６上で複数の並列試験を行うようにプログラムされる。試験ヘッド２００上のプローブ２０２は必然的に、ＤＵＴ１１６の要求接触点１１４の各々との接触を可能にする空間配置を有する。
【００７６】
利点：
上述の装置を用いることにより幾つかの利点が得られる。ＲＦ又はその他の測定回路及び電源回路を、プローブに非常に近接したプローブカード上の位置に移動させることは、ウェハ試験環境を大幅に単純化する。例えばシリコン及びＳｉＧｅ回路上に集積されたＲＦ部品が、まさにプローブカード上で必要な電源及び測定機能を実行する。アクティブプローブ構成により、ＤＣ、デジタル及び電力の信号のみがＡＴＥシステムに経路付けられればよい。これは、より低コストのＡＴＥ構成、より単純な配線、及び例えば少なくとも６４倍の並列性といった一層高い試験並列性を可能にする。アクティブプローブは、多数の異なる伝統的なプローブカード技術とともに使用されることが可能である。相俟って、これらの特徴は、少なくとも１０倍高速なＤＵＴ試験を可能にする。
【００７７】
ＡＰＩＣデバイスはＤＵＴに非常に近接して配置されるので、ＤＵＴとの間での高速／ＲＦ信号を、ＡＴＥとの間での低速／ＤＣ信号に変換することができる。これにより、ＡＰＩＣは高速／ＲＦデータ変換及び処理を実行することができるので、高速な高周波試験に経済的な低速テスターを使用することが可能になる。
【００７８】
プローブヘッド上に配置されたＡＰＩＣは、ノイズとチャネル干渉の可能性とを低減する。ＡＰＩＣはＡＴＥとＤＵＴとの間での信号の設定可能な変換を提供する。必要に応じて、ＡＴＥとＡＰＩＣとの間で、信号の劣化、ファンアウト、及びノイズ干渉を除去するために、ＲＦに代えて、デジタル又はアナログチャネルが用いられる。必要に応じて、試験データの処理及び分析の大部分はＡＰＩＣによって実行され、それにより、限られたデータ信号のみがＡＴＥとＡＰＩＣとの間で通信されればよいので、信号情報の容量が低減される。これは、並列試験に低速テスターと複数のＡＰＩＣデバイスの並列接続とを使用することを可能にし、タッチダウン当たりの単一デバイスに対する大きなコスト上の利点、及びウェハ試験の総時間の短縮がもたらされる。ＡＰＩＣは、ＡＴＥからの信号を、ＤＵＴによって理解され得る様式に変換し、また、その逆の変換を行う。市場で利用可能な現行策より高い信頼性を実現するためにプローブヘッドの先端に一層近付けてＡＰＩＣを用いることにより、更なる利点が得られる。より先進的なＡＰＩＣの変形例では、先進的な解法のＡＰＩＣデバイスの、構成可能性、プログラム可能性及び制御の強化のため、アナログ信号に代えて、デジタル信号が用いられ得る。
【００７９】
ＡＰＩＣはまた、インピーダンスを整合させるために用いられてもよい。例えば、ＡＰＩＣは、ＲＦプローブ針の特性インピーダンスをＡＰＩＣに整合させるように特別に設計されてもよい。そのようなインピーダンス整合は挿入損失の有意な改善を実現することができ、ひいては、改善された信号忠実性及び信号インテグリティがもたらされ得る。
【００８０】
本出願において、用語“有する”は、該用語に続く品目が含まれ、且つ特に言及されない品目が排除されないことを意味するように、その非限定的な意味で用いられる。不定冠詞“ａ”によって参照される要素は、文脈が１つ且つ唯一の該要素が存在することを要求しない限り、該要素が２つ以上存在する可能性を排除するものではない。
【００８１】
請求項は、具体的に図示され上述されたもの、概念的に等価なもの、及び明らかに代用され得るものを含むと理解されるべきである。当業者に認識されるように、請求項の範囲を逸脱することなく、上述の実施形態の様々な適応及び改変が構成され得る。例示した実施形態は、単なる例として説明されたものであり、本発明を限定するものとして理解されるべきではない。理解されるように、請求項の範囲内で、本発明は、具体的に図示され説明されたものとは異なるように実施され得るものである。
【技術分野】
【０００１】
本発明は、アクティブプローブ集積回路を用いた電子回路試験に関する。
【背景技術】
【０００２】
集積回路（“ＩＣ”）デバイスがより複雑になるにつれ、試験のコストが、技術限界及び試験コストの双方の点で産業的な懸案事項を生じさせるレベルまで上昇してきている。結果として、試験装置の総コストを抑制するために絶え間ない努力が為されている。これらの取り組みは、部品のコストを削減しようとする絶えざる動機付けによって更に活発化されている。故に、試験及びパッケージ化による如何なる廃棄物の諸経費をも排除することが、近年かなりの注目を集めており、今後も主要な役割を果たし続けるであろう。産業及び市場のデータにより、試験機器の操作及び維持が全体的な試験コストの主要な部分をもたらすことが示されている。現在の実施中の解決策及び提案されている解決策の各々は技術的な限界を有している。集積回路（すなわち、被試験デバイス（“ＤＵＴ”））は、典型的に、試験コントローラと試験ヘッドとの間で試験データを伝送することによって一度に一つずつ試験される。ウェハ全体を試験するために複数回の着地（タッチダウン）が行われる。信号が行き来する距離に起因して、信号の劣化とともに潜在的なノイズ干渉が存在する。複数の試験を並行して試験する複数チャネルによる解決策は、実施するのにコストが掛かるとともに、信号の乏しい完全性（インテグリティ）又は潜在的なクロストーク干渉に起因する更なる信頼性問題を有する。これらの高試験コスト及び信頼性問題の結果として、並行試験のための解決策は並列性（位置の数）の点で制限される。また、一般的に、採用はメモリ試験等のニッチな市場に限られている。
【０００３】
高速且つ複合化された信号測定の性質は、高速デバイスのコスト効率の良いウェハ試験を得ることは難しいことを意味してきた。ウェハ試験のコストを削減する最も効果的な手法の１つは、試験の並列性を高めることである。なお、これらの問題は、ウェハ、ＩＣ、パッケージデバイス、又は更にはパッケージデバイスの細切れ（ストリップ）若しくは集合体の何れを測定しようと当てはまる。しかしながら、従来技術に係るデバイスは、高度の並列性が不可能であるか、莫大なコストを費やしてのみそれが可能であった。
【０００４】
信号インテグリティの問題、コストのかかる高速器具、及び複雑なプローブカード構成は全て、高い並列性の高速ウェハ試験の支障となる。今日の高速デバイスは、典型的に、単一位置、又は場合により２倍の並列性の何れかで試験されている。他の例では、一部の製造者は高速デバイスに関して、ＤＣ又は低周波数での測定のみをウェハレベルで行うことを選択しており、許容できないほど高いパッケージ歩留り損失を生じさせている。高速試験はＲＦ試験、メモリ試験、又はシリアル配線試験を含む。
【０００５】
高まる産業トレンドは、複数位置での試験を容易にする先進的なプローブカードの調達リードタイムが急激に増大することを目にしている。このことは産業的に大きな問題を提示する。何故なら、これらのリードタイムは、集積回路設計の製造サイクルに、設計段階で有意な時間を追加し、新たなチップ設計の市販までの時間における有意なファクタとなるためである。
【０００６】
従来技術に係るプローブカードは、典型的に、各プローブが被試験デバイス（ＤＵＴ）の特定の位置に接触するように位置付けられるという柔軟性のないアーキテクチャを有する。プローブは、特許文献１に記載されているように、自動化された試験機器（automated test equipment；ＡＴＥ）とＤＵＴとの間でのプローブを介しての信号が伝送のために調整あるいはその他の方法で処理されるように、集積回路（ＩＣ）に結合され得る。この技術の限界は、異なる設計のＤＵＴチップは異なる設計の事前調整用ＩＣ（pre-conditioning ＩＣ；“ＰＣＩＣ”）を必要とし、受け入れがたいほど高い臨時エンジニアリング（non-recurring engineering；“ＮＲＥ”）コストをもたらすため、この解法はコスト効率的でないということである。
【０００７】
特許文献１に記載されたＰＣＩＣは、ＩＣプロセスの最終製造工程によってカスタマイズされなければならない。このカスタマイズは、設計、工作機械の据え付け、資本及びノウハウにおいて多大な投資を必要とするＩＣ製造の最後の金属相互接続層群である。これはまた、ＰＣＩＣの有用性を固定させ、その使用を特定のＤＵＴ設計及び特定のＤＵＴ用途に制限してしまう。
【０００８】
また、特許文献１における接触（コンタクト）点は、ＤＵＴのパッド及びＰＣＩＣの双方に物理的に一致するようにカスタマイズされなければならない。この“鏡”像コンタクトの概念は、ＰＣＩＣが企画あるいは構築されるのに先立ってＤＵＴに関する具体的且つ詳細な予備知識を必要とし、特別注文の集積回路を調達する必要性によってプローブカードの調達に許容できないほど長いリードタイムをもたらすため、実現の経済性に負荷をかけるものである。
【０００９】
最後に、特許文献１の実施形態は、ＰＣＩＣのアクティブ領域上に配置されたプローブの機械的応力によるダイのクラック及びその他の応力誘起故障モードの結果としてのＰＣＩＣの電子故障により、許容できないほど高いＰＣＩＣの故障率を生じさせやすい。
【００１０】
特許文献２には、プローブカード上に配置されたプログラム可能なＦＰＧＡ回路基板を用いた、ＤＵＴの試験方法が記載されている。この装置は、信号を分配するために、プローブカード上に回路基板及びＩＣを採用している。試験装置に対する高周波リソース要求を排除するために高速信号を分析し且つ低速に変換する処理は行われていない。
【００１１】
非特許文献１には、複合的なＲＦ及び混合信号通信におけるインテグリティの必要性が記載されている。非特許文献１は、急速に拡張する電子部品市場により、高コストを招くことのない、高い信頼性と試験信号及び応答の最小限の歪みとを有する一層高速な試験に対する要求が生じていることを示している。これらの回路は、ウェハ形態のデバイスを試験するために半導体デバイス上に実装するものではなく、パッケージ部品を試験するために使用される負荷基板上に配置されるＰＣＢ上に実装するものであるため、ＰＣＢを介しての信号の伝送及び劣化の問題が依然として存在する。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】米国特許第６７４７４６９号明細書
【特許文献２】米国特許出願公開第２００５／０２７０７３号明細書
【非特許文献】
【００１３】
【非特許文献１】Harame等、「Design automation methodology and RF/analog modeling for RF CMOS and SiGe BiCMOS technologies」、IBM Journal of Research and Development、第47巻、第2/3号、2003年、p.139-175
【発明の概要】
【発明が解決しようとする課題】
【００１４】
アクティブプローブ集積回路を用いた、試験用の装置及び方法を提供する。
【課題を解決するための手段】
【００１５】
一実施形態に従ってプローブカードが提供される。当該プローブカードは、多様なプローブ配列のうちの１つ以上に結合されることが可能な少なくとも１つの再プログラム可能なアクティブプローブ集積回路（ＡＰＩＣ）を有する。前記１つ以上のプローブ配列は被試験デバイス（ＤＵＴ）に適合するように選択され、ＡＰＩＣは１つのプローブ配列及びＤＵＴに適合するようにプログラムされる。
【００１６】
他の一実施形態に従って、被試験デバイス（ＤＵＴ）を試験するプローブが提供される。当該プローブは、アクティブプローブ集積回路（ＡＰＩＣ）を内部に組み込んだプローブボディを有する。
【００１７】
他の一実施形態に従って、プローブカードを形成する方法が提供される。当該方法は、プログラム可能なアクティブプローブ集積回路（ＡＰＩＣ）を設ける段階、少なくとも１つのＡＰＩＣと通信する再構成可能なプローブ配列を設ける段階、被試験デバイス（ＤＵＴ）を特徴付ける段階、ＤＵＴの特徴に基づいて前記少なくとも１つのＡＰＩＣを再プログラムする段階、及びＤＵＴの特徴に基づいてプローブ配列を再構成する段階を有する。
【００１８】
他の一実施形態によれば、アクティブプローブ集積回路（ＡＰＩＣ）デバイスは、信号の劣化又は損失を抑制あるいは排除するために、自動化された試験機器テスター（“ＡＴＥ”）からの制御信号を、１つ以上のＤＵＴを刺激するための必要とされる信号に変換するよう、また、１つ以上のＤＵＴからの応答信号を、ＡＴＥに送信される制御信号に変換するよう、プローブ点に近接して配置される。ＡＰＩＣデバイスは、例えば、カンチレバープローブ、垂直プローブ、ＭＥＭＳプローブ及び非接触プローブ等の様々なプロービング技術とともに使用されることが可能である。ＡＰＩＣデバイスを用いることのその他の利点は、それが高周波信号をＤＵＴに供給するために使用されることである。低速で低コストの試験機器の使用を促進するよう、高速な高周波処理の大部分はＡＰＩＣによって実行される。例えばグランド−信号の組み合わせ、グランド−信号−グランドの組み合わせ、又はグランド−信号−信号−グランドの組み合わせ等の強化されたプローブ針構成と組み合わせてＡＰＩＣデバイスを用いることにより、性能及び高周波信号インテグリティの更なる改善が実現され得る。他の実施形態は、（以下に限られないが）１）プローブ針及びＡＰＩＣを単一のモノリシック回路内に形成すること、２）プローブ針へのＡＰＩＣの直接的な取付け、３）プローブ針内へのＡＰＩＣの埋込みを含む。
【図面の簡単な説明】
【００１９】
添付の図面を参照しての以下の説明により、上述及びその他の特徴が一層と明らかになる。図面は、単に例示のためのものであり、限定的なものではない。
【図１ａ】従来技術に係る、接触による試験の準備が整ったＤＵＴの上方に位置付けられたプローブヘッドを断面的に示す模式図である。
【図１ｂ】従来の試験システムを示す模式図である。
【図２】従来技術に係る、ＤＵＴ上の対応する接触点に接触させる複数のプローブを有するプローブヘッドを示す底面図である。
【図３ａ】例示的にカンチレバープローブを用いるプローブヘッドを示す模式図である。
【図３ｂ】単一ＤＵＴ用プローブカードを示す図である。
【図３ｃ】複数ＤＵＴ用プローブカードを示す図である。
【図３ｄ】単一のＤＵＴを試験する複数のＡＰＩＣを示す図である。
【図３ｅ】一例に係る付随グランド線を備えたＡＰＩＣを示す図である。
【図３ｆ】他の一例に係る付随グランド線を備えたＡＰＩＣを示す図である。
【図３ｇ】他の一例に係る付随グランド線を備えたＡＰＩＣを示す図である。
【図４ａ】プローブカードの第１実施形態を示すブロック図である。
【図４ｂ】プローブカードの第２実施形態を示すブロック図である。
【図４ｃ】プローブカードの第３実施形態を示すブロック図である。
【図４ｄ】高度な試験機器との間での制御信号と、ＤＵＴとの間での刺激信号及び応答信号とを変換するためのＩＣの構成要素を示すブロック図である。
【図５ａ】ＤＵＴに接触させるためのプローブ及びＩＣの相互位置付けアーキテクチャの一例を示す図である。
【図５ｂ】ＤＵＴに接触させるためのプローブ及びＩＣの相互位置付けアーキテクチャの他の一例を示す図である。
【図５ｃ】ＤＵＴに接触させるためのプローブ及びＩＣの相互位置付けアーキテクチャの他の一例を示す図である。
【図５ｄ】ＤＵＴに接触させるためのプローブ及びＩＣの相互位置付けアーキテクチャの他の一例を示す図である。
【図５ｅ】ＤＵＴに接触させるためのプローブ及びＩＣの相互位置付けアーキテクチャの他の一例を示す図である。
【図５ｆ】ＤＵＴに接触させるためのプローブ及びＩＣの相互位置付けアーキテクチャの他の一例を示す図である。
【図５ｇ】ＤＵＴに接触させるためのプローブ及びＩＣの相互位置付けアーキテクチャの他の一例を示す図である。
【図６ａ】入力／出力ポート、並びに高度な試験機器との間での制御信号とＤＵＴとの間での刺激信号及び応答信号とを変換するために使用されるＩＣ、を有するチップを示す模式図である。
【図６ｂ】図６ａに示したチップの側面図である。
【図６ｃ】図６ａに示したチップの上面図である。
【図６ｄ】図６ｄに示したチップの底面図である。
【図６ｅ】図６ｄに示したチップの側面図である。
【図６ｆ】被試験回路に近接してシリアライゼーション機能及びデシリアライゼーション機能を提供するＡＰＩＣチップを示す図である。
【図６ｇ】図６ｆに示したチップの側面図である。
【図６ｈ】被試験回路に近接してシリアライゼーション機能及びデシリアライゼーション機能とともにメモリ試験機能を提供するＡＰＩＣチップを示す図である。
【図６ｉ】図６ｈに示したチップの側面図である。
【図６ｊ】モノリシックのＡＰＩＣ及びプローブを示す斜視図である。
【図６ｋ】分割信号処理を用いるモノリシックのＡＰＩＣ及びプローブを示す斜視図である。
【図６ｌ】モノリシックのＡＰＩＣ及びプローブを示す斜視図である。
【図６ｍ】分割信号処理を用いるモノリシックのＡＰＩＣ及びプローブを示す斜視図である。
【図７ａ】ＤＵＴからのデータを解釈するように設計されたチップの構成要素を示す模式図である。
【図７ｂ】ソース測定ユニット（ＳＭＵ）を含むＡＰＩＣを示す図である。
【図８ａ】それぞれがバスを介して高度な試験機器とハードワイヤード通信する複数のチップを示す模式図である。
【図８ｂ】高度な試験機器と、そして必要に応じて互いに、シーケンシャルに通信する複数のチップを示す模式図である。
【図８ｃ】バスを介して高度な試験機器と、そして互いにシーケンシャルに通信する複数のチップを示す模式図である。
【図８ｄ】それぞれが高度な試験機器と、そして必要に応じて互いに、無線通信する複数のチップを示す模式図である。
【図９ａ】高度な試験機器からの低周波信号がＤＵＴへの通信のために高周波信号に変換される、ＩＣにおける変換を例示する図である。
【図９ｂ】ＤＵＴからの高周波信号が、ＩＣにおいて、高度な試験機器への同一信号の通信のために低周波信号に変換されることを例示する図である。
【図９ｃ】ＤＵＴからの高周波信号がＩＣによって解釈され、試験の結果が高度な試験機器に通信されることを例示する図である。
【図１０ａ】送信モードにおけるアクティブプローブＩＣを用いた信号変換の種類を例示する図である。
【図１０ｂ】受信モードにおけるアクティブプローブＩＣを用いた信号変換の種類を例示する図である。
【図１１】一連のｎ個のＤＵＴのうちの１つのＤＵＴへの１つの試験の順次実行を例示する図である。
【図１２】ＤＵＴの順次試験を実行するプロトコルを示す図である。
【図１３ａ】複数のアクティブプローブを用いた、複数のＤＵＴへの試験の同時並列実行を例示する図である。
【図１３ｂ】必要に応じて構成され得る複数のアクティブプローブを用いた、複数のＤＵＴへの試験の同時並列実行を例示する図である。
【図１４】アクティブプローブを用いたＤＵＴの順次試験用のプロトコルを示す図である。
【図１５】アクティブプローブを用いた複数のＤＵＴの並列試験用のプロトコルを示す図である。
【図１６】単一カンチレバープローブの典型的なモデルを示す図である。
【図１７】単一カンチレバープローブの挿入損失（ｄＢ）−周波数（ＧＨｚ）特性を例示するグラフである。
【図１８】平衡カンチレバープローブの典型的なモデルを示す図である。
【図１９】平衡カンチレバープローブの挿入損失（ｄＢ）−周波数（ＧＨｚ）特性を例示するグラフである。
【図２０】単一カンチレバープローブの改善された挿入損失（ｄＢ）−周波数（ＧＨｚ）特性を例示するグラフである。
【図２１】平衡カンチレバープローブの改善された挿入損失（ｄＢ）−周波数（ＧＨｚ）特性を例示するグラフである。
【図２２ａ】２つのグランドを備えたコブラプローブを用いるプローブ構成を示す斜視図である。
【図２２ｂ】接地されたガードを備えた垂直プローブを用いるプローブ構成を示す斜視図である。
【図２２ｃ】垂直プローブと、グランドと接触パッドとの間に空隙（誇張されている）を有する２つのグランドガード分離とを用いるプローブ構成を示す斜視図である。
【図２２ｄ】垂直プローブと、グランドと接触パッドとの間に誘電体を有する２つのグランドガード分離とを用いるプローブ構成を示す斜視図である。
【図２３ａ】コブラプローブを用いるグランド−信号−信号−グランド構成を示す図である。
【図２３ｂ】垂直プローブを用いるグランド−信号−信号−グランド構成を示す図である。
【発明を実施するための形態】
【００２０】
以下の説明は、電子デバイス、特に集積回路（ＩＣ）を試験するための新たなプローブカード構成に関する。この概念を“アクティブプローブ”と称する。
【００２１】
装置及び方法の何れの原理も、以下に限られないが例えばＲＦ、シリアライザ／デシリアライザ（ＳｅｒＤｅｓ）、メモリ、ロジック、パラメトリック、デジタル信号処理、アナログ回路、及びデジタル装置などの用途のためのＩＣを含む複数種類のＩＣの調査及びそれによる試験に適用可能である。ここでは、処理及び装置を、高周波信号としてＲＦを用いるＲＦウェハ試験用のアクティブプローブを有するプローブカードを一例として用いて説明する。当業者に認識されるように、これらの原理は、例えば高速デジタル回路、ネットワーク回路、マイクロプロセッサ、高周波回路、高精度アナログ、記憶装置、及び混合信号回路などの幾つかのその他の用途にも適用され得るものである。
【００２２】
用途の一例としてＲＦを用いることにより、何れもが、従来のプローブカードを用いるときに高い並列性のＲＦウェハ試験能力の支障となる、信号インテグリティの問題、コストのかかる高速器具、及び複雑なプローブカード構成が解決され、それにより、ＲＦウェハ試験のコストが大いに低減される。この解決策は、ウェハレベルでの例えば周波数、電力レベル及び雑音指数などの重要なＲＦパラメータの品質測定を、高い並列性で可能にする。認識されるように、ここで説明する教示は、ＲＦ用途に加え、その他の信号伝達及びＩＣ技術との関連においても用いられ得る。
【００２３】
先ず、図１ａ、１ｂ及び２を参照して従来技術を説明する。その後、図３−１５を参照して装置の例示的な実施形態を説明する。
【００２４】
図１ａは、プローブカード１０を有する１つの種類の高度な試験システムを示しており、プローブカード１０は、ＰＣＢ基板１０４と、集積回路（ＩＣ）１０６と、ＩＣ１０６と連通した複数の接触点１０８とを有する試験ヘッド１０２を有している。図示されるように、基板１０４によって、信号が、例えば自動試験機器（ＡＴＥ）等の試験コントローラ１１０から、リード線１１２を介して受信される。リード線１１２は、デジタル、高周波、高精度アナログ、ＲＦ、及び電力の経路を含み得る。基板１０４及びＩＣ１０６は同様に電気的に連通している。接触点１０８は、弾性を有する導電性コンタクト手段から選択され得る。接触点１０８は、ＤＵＴ１１６上の接触点１１４の配列の鏡像をなす配列状に位置付けられており、その結果、プローブカード１０がＤＵＴ１１６と接触させられるとき、各接触点１０８が対応する接触点１１４に接触し、プローブカード１０とＤＵＴ１１６との間に電気的な連通状態が構築される。
【００２５】
図１ａに示したものを含む従来技術に係る方法及び装置は、システム構成によって課される制約を有する。従来のプローブカード１０は、ＤＵＴ１１６の固有設計に従った対応する接触点１１４を映し出す特定の配列状に接触点１０８を有する。故に、従来のプローブカード１０は、１つのレイアウトを有するＤＵＴ１１６を試験することのみに制限される。プローブ基板上には、図２に示すように、ＩＣを介した伝送のために、かなりの信号経路が必要となるため、信号の更なる処理を要する信号歪みが生じる。試験は必然的に、順次に、あるいは低い度合いの並列性で行われる。
【００２６】
図１ｂは、ＡＴＥ１１０と、ＡＴＥ１１０を制御するコンピュータユニット１１５と、テストユニット１１１とを含むシステム全体を示している。ＡＴＥ１１０とＤＵＴ１１６との間で、リード線及びプローブカードを介して、試験制御信号及び試験データが伝達される。ＤＵＴ１１６は制御可能なウェハスタンド１１７状に搭載される。
【００２７】
図２を参照するに、プローブカード１０は、ＲＦ電子回路１２０と、片持ち梁状のカンチレバープローブ１２４の遠位端１２２の位置に配置された複数の接触点１０８とを有している。電気信号は、プローブ１２４に、そしてプローブ１２４から、プローブカード１０上の１つ以上のＩＣ１０６への配線１２６及びビア１２８に沿って伝達される。
【００２８】
図１及び２に示した装置種類の一例が特許文献１に記載されている。特許文献１には、接触点１０８が事前調整用の集積回路１０６に電気的に接続されたプローブカード１０を有する試験システムが記載されている。プローブカード１０及びＩＣ１０６の幾何学配置又は物理的なレイアウト、並びにＩＣ１０６の構成の各々は、１つの種類、幾何学配置、又は物理レイアウトのＤＵＴ１１６を試験するように特別に設計される。故に、異なるＤＵＴ１１６を試験するときには異なるＩＣ１０６を用いなければならず、そのとき、ＩＣ１０６は、選択されたＤＵＴ１１６の具体的な構成に対応するように設定若しくは幾何学配置又はこれら双方の再設計を必要とし得る。従って、ＩＣ１０６の設計に関する臨時エンジニアリング（“ＮＲＥ”）コストが有限数の試験で償却されることになる。
【００２９】
故に、部品の開発コストが複数の異なる種類のＤＵＴ１１６の試験で償却されるようなＤＵＴ１１６を試験する装置及び方法を使用することには、それにより生じるコストの優位性が存在する。
【００３０】
図３ａを参照するに、ＤＵＴ１１６を試験するためのプローブカード１００は、複数のプローブ２０２と、複数のアクティブプローブ集積回路（ＡＰＩＣ）２０４とを有している。各ＡＰＩＣ２０４に対して複数のプローブが存在していてもよいし、各プローブ２０２に対して複数のＡＰＩＣ２０４が存在していてもよいし、これらが一対一の関係で存在していてもよい。各プローブ２０２は、対応するＡＰＩＣ２０４に直に隣接しており、これらの間に延在する信号配線長を最小化するようになっている。故に、ＡＰＩＣ２０４と対応するプローブ２０２との間には最小限の信号歪みのみが存在し、故に、ＤＵＴ１１６との間で伝送される信号には最小限の歪みのみが存在する。各ＡＰＩＣ２０４は、ＤＵＴ１１６に特定の試験を行うように設計されてもよいし、複数の試験のうちの１つ以上の試験を行うように設計されてもよい。
【００３１】
図３ａは、カンチレバープローブ２０２及び基板２２０の使用を例示している。認識されるように、例えば半田ボール、微小なバネ、その他の導電性の弾性コンタクト、及び非接触プローブ等のその他の種類のプローブが用いられてもよい。また、認識されるように、ＡＰＩＣ２０４は、基板（すなわち、“インターポーザ”）２２０を用いることなく、プローブカード１００に直接的に実装されてもよい。図示したＡＰＩＣ２０４は各プローブ２０２の近位端２１０の位置にある。認識されるように、ＡＰＩＣ２０４は、図５に示して後述するように、プローブ２０２に対して異なる相対位置に配置されてもよい。ＡＰＩＣ２０４は、基板２２０と基板２１８との間での電気的な連通によって連通され得る。代替的に、基板２２０は、ビア１２８を用いて、基板２１８の反対側の面に位置する部品（図示せず）に電気的に連通していてもよい。
【００３２】
プローブ２０２は、当該プローブを再位置決めすることによって再構成され得る。また、プローブ２０２は、当該プローブを電気機械的に作動させること、又は当該プローブを屈曲させることによって再構成されてもよい。
【００３３】
図３ｂは、プローブカード１００が１つのＤＵＴ１１６を試験するために複数のプローブ２０２とＡＰＩＣ２０４とを有する他の一実施形態を示している。
【００３４】
図３ｃは、プローブカード１００が２つ以上のＤＵＴ１１６を試験するために複数のＡＰＩＣ２０４と複数のプローブ２０２とを有する他の一実施形態を示している。
【００３５】
図３ｄは、単一のＤＵＴ（図示せず）を試験する複数のＡＰＩＣ２０４を示す図である。図３ｅ−３ｇは、代替の付随グランド（接地）線を備えたＡＰＩＣを示している。図３ｅは単一のグランド２２５を備えた単一のプローブ２０２を示し、図３ｆは二重のグランド２２５を備えた単一のプローブ２０２を示し、図３ｇは二重のグランド２２５を備えた二重のプローブ２０２を示している。プローブ端２０２におけるこれらの種類の構成は、それぞれ、ＧＳ、ＧＳＧ、ＧＳＳＧとして知られている。
【００３６】
図４ａ−４ｄは、異なる種類のプローブ２０２を有するプローブカード１００の４つの実施形態を示すブロック図である。認識されるように、図示した例は、利用可能な構成のうちの幾つかを説明目的で示すものであり、非限定的なものである。例えば、図示のように、プローブカード１００は、プローブ針２０２と、無線プローブ２０２Ａと、アクティブプローブ２０４上に搭載されるか否かに拘わらない無線通信を可能にするアンテナ２２２を有し得る。
【００３７】
図５ａ−ｆは、プローブ２０２と対応するＡＰＩＣ２０４との組み合わせ、又はプローブ２０２とＡＰＩＣ２０４を有する対応する基板２２０との組み合わせの相対配置に関する様々な取り得る選択肢のうちの６個を示している。典型的にはエポキシ樹脂である機械的な支持体２０６が、カンチレバープローブ２０２を基板２０８に固定している。ＡＰＩＣ２０４は、図５ａに示すようにプローブ２０２の近位端２１０の位置、図５ｂに示すように機械的支持体２０６内、図５ｄに示すように機械的支持体２０６上、図５ｃに示すように機械的支持体２０６に隣接した位置、又は機械的支持体２０６とプローブ２０２の遠位端２１２との間、に配置することができる。図５ａ−５ｄにおいて、プローブ２０２は、遠位端２１２がＤＵＴ１１６上の選択された接触点１１４に接触することができるように位置付けられている。図５ｅは、各ＡＰＩＣ２０４上に位置するアンテナ２２２及びＤＵＴ１１６の接触点１１４上のアンテナ２２２の使用によって、ＡＰＩＣ２０４がＤＵＴ１１６と非接触で通信する選択肢を例示している。この実施形態において、ＡＰＩＣ２０４は、ＤＵＴ１１６の非接触試験用の、基板２２０の１つの要素とし得る。代替的に、アンテナ２２２は、ＡＰＩＣ２０４とＤＵＴ１１６との間での通信を容易にするように基板２２０上に配置されてもよい。この実施形態において、基板２２０がＤＵＴ１１６に近接しているとき、信号は、基板２２０及びＤＵＴ１１６の各々の上に位置するアンテナ２２２を用いて、ＡＴＥ１１０とＤＵＴ１１６との間で伝送される。図５ｆは他の一実施形態を示しており、プローブ２０２の遠位端２１２にあるＡＰＩＣ２０４が、電気通信の目的でＤＵＴ１１６に接触させるコンタクト２０２Ｂを有している。図５ｇは他の一実施形態を示しており、プローブ２０２の遠位端２１２にある基板２２０が、電気通信の目的でＤＵＴ１１６に接触させるコンタクト２０２Ｂを有している。
【００３８】
図６ａ−６ｉは、入力／出力ポート、並びに高度な試験機器との間での制御信号とＤＵＴとの間での刺激信号及び応答信号とを変換するために使用されるＩＣを有するプローブの様々な実施形態を示す模式図である。
【００３９】
図６ａ−６ｃを参照するに、基板２２０は、テスターインタフェース２１４と、ＤＵＴインタフェース２１６と、信号試験プロセッサ２２４とし得るＡＰＩＣ２０４とを有している。故に、ＡＰＩＣ２０４のＤＵＴインタフェース２１６が、ＡＰＩＣ２０４とＤＵＴ１１６との間での刺激（例えば、高周波数）信号２１８の通信のために、プローブ２０２に電気的に接続される。テスターインタフェース２１４は、ＡＰＩＣ２０４とＡＴＥ１１０との間での、有線接続を電気的に用いての、あるいは無線周波数又は光を用いて伝送される無線信号による、制御信号（例えば、低周波アナログ信号、デジタル信号、又はデジタル信号とアナログ信号との組み合わせ等）２１９の通信のためのものである。信号試験プロセッサ２２４は、ＡＴＥ１１０から受信した信号２１９を、プローブ２０２を介してＤＵＴ１１６に伝送する信号２１８に変換するとともに、ＤＵＴ１１６から受信した信号２１８を、ＡＴＥ１１０に送信する信号２１９に変換する。その一連の動作は図９ａ−９ｃに例示されている。信号２１９及び２１９は、低周波数、高周波数、無線周波数、低精度、高精度、ＤＣ、又はデジタルとし得る。
【００４０】
ＤＵＴインタフェース２１６は、アンテナ、図６ｂに示すような基板２２０上のＭＥＭＳプローブ２０２Ｃ、電気通信用配線、又はこれらの選択肢を複合化したものとし得る。代替的に、ＡＰＩＣ２０４は、“フリップチップ”の向きにされ、半田ボール又は当業者に知られたその他の手段を用いて基板２２０に電気的に接続されていてもよい。
【００４１】
図６ｄ及び６ｅは、複数の入力／出力ポートと、図６ａ−６ｃに示したのと同様に高度な試験機器との間での制御信号とＤＵＴ１１６との間での刺激信号及び応答信号とを変換するために用いられるＩＣと、を備える集積化された高速プローブ構造を有するチップの他の一実施形態を示している。図６ｄ及び６ｅに示した実施形態においては、一体的に組み込まれたプローブ２０２ｄが、数多の既知のＭＥＭＳ製造技術のうちの１つを用いて、ＡＰＩＣ２０４のボディから作り出されている。これらの技術は、製造中に微細加工されたプローブ先端構造を付加するため、あるいはサブトラクティブプロセスを用いて微細加工されたプロープ先端構造を作り出すために用いることができる。プローブ先端２０２ｄは、ＡＰＩＣ２０４のボディから作り出された、変更されたプローブコンタクトを有する。
【００４２】
図６ｆ及び６ｇは、基板２２０及びＡＰＩＣ２０４を有するＡＰＩＣチップの更なる一実施形態を示しており、被試験回路に近接してシリアライゼーション（信号のシリアル化）機能及びデシリアライゼーション（シリアル化の解除）機能を提供するものである。この実施形態において、ＡＰＩＣ２０４は、ＡＴＥ１１０側とのインタフェースのための複数の並列低速信号用の電気通信チャネル２１９ａを有し、ＤＵＴ１１６側はシリアル高速回線２１８を有している。回線２１９ａ及び２０２ａは、ＡＴＥ１１０とのインタフェース用の複数の信号チャネルを示している。
【００４３】
図６ｈ及び６ｉは、被試験回路に近接してのシリアライゼーション機能及びデシリアライゼーション機能とともにメモリ試験機能を提供するＡＰＩＣ２０４チップの他の一実施形態を示している。この場合、ＡＰＩＣ２０４は、ＡＴＥ１１０側とのインタフェースのための複数の並列低速信号を有し、ＤＵＴ１１６側はシリアル高速回線を有する。この実施形態において、構成要素２２０ａは、高速なメモリ試験パターンをＤＵＴ１１６に提供する。これは、低速回線がＡＰＩＣ２０４チップと相互作用することを可能にし、テスター１１０からメモリ試験の負荷が取り除かれる。品目２２４ａはＡＰＩＣ２０４ＩＣ内のメモリ試験ブロックである。
【００４４】
図６ｊは、既知の技術を用いて１つの一体的なシリコン片から構築されることが可能な、一体型（モノリシック）のＡＰＩＣ及びプローブを示す斜視図である。この場合、プローブの先端、アーム及び本体はＡＰＩＣ処理素子と一体的であり、製造及び信号処理において大容量の極めて高い精度が可能にされる。
【００４５】
図６ｋは、プローブ、プローブアーム及びＡＰＩＣ処理素子のモノリシック構造によって実現される分割信号処理を用いるモノリシックのＡＰＩＣ及びプローブを示す斜視図である。この図は、ＡＰＩＣ素子２０４Ａが、ＡＴＥ機器に結合する後端部をなし、且つＡＰＩＣ素子２０４Ｂが、先端部において信号を処理するのに使用される前端部をなす二段階処理のＡＰＩＣを作り出している。これは、信号損失やノイズがほとんどない非常に高忠実な信号処理を可能にする。モノリシック構造を有するＡＰＩＣの概念の利点は、同一のベースＡＰＩＣ基板から様々なプローブ形状を作り出すことを可能にすることである。分割処理の例示的な一実施形態は、ＡＰＩＣ２０４Ａにデジタル信号処理を内包させながら、ＡＰＩＣ２０４Ｂを前置増幅器とするものである。これは、ＲＦ、メモリ及びＳｅｒＤｅｓ等を含む多様な用途で使用され得る。
【００４６】
図６ｌは、モノリシックボディのプローブ側に直線状のハンドルアームを備えたモノリシックのＡＰＩＣ及びプローブを示す斜視図である。これは、アーム長をＤＵＴの技術に基づいてＤＵＴプローブのダメージを最小化するように作り出すことができる点で有用である。
【００４７】
図６ｍは、直線状のハンドルアームプローブを備えた、分割信号処理を用いるモノリシックのＡＰＩＣ及びプローブを示す斜視図である。
【００４８】
図６ｊ−６ｍはＡＰＩＣの大量生産のための方法を示している。強化された信号処理に加えて、モノリシック素子は、個別のプローブ針より取扱が容易なモノリシック素子の‘ハンドル’のため、より容易にプローブカード内に配置することができる。
【００４９】
生み出され得る多様な実施形態から認識されるように、これらの装置は用途的に高速ＲＦ信号に限定されるものではない。ここで説明した装置は、ＡＰＩＣ ＩＣが特定の用途を最適化するように設計され得る複数の応用分野に利点をもたらす。
【００５０】
図６ｆ及び６ｇは、ＳｅｒＤｅｓはこれらの装置が現行技術に対する利点を提供し得る応用分野であることを示している。この場合、非常に高速なＳｅｒＤｅｓ信号が、標準的なＡＴＥを用いてこれらの高速信号を効率的に試験することを可能にするＡＰＩＣデバイスによって調整される。ＡＰＩＣ２０４のこの実施形態は、プローブカードを介して低速信号をＡＴＥ１１０に送信することによって低速ＡＴＥ１１０の使用を可能にするよう、局所的なシリアライゼーション機能又はデシリアライゼーション機能を調整、増大あるいは提供するために使用され得る。
【００５１】
ＲＦ又はＳｅｒＤｅｓのインタフェース接続の場合と実質的に同様にして、ＡＰＩＣ２０４は、例えばスタティックＲＡＭ又はダイナミックＲＡＭ等のメモリシステムに使用される高速信号とのインタフェース用に設計されることが可能である。このようなデバイスは、テスターからの信号の速度に関して非常に高い要求を有する。この場合、少なくとも１つのＡＰＩＣ２０４が、ＤＵＴ１１６内での非常に高速な信号及びレベルの試験を提供し得る。この応用分野はまた、図６ｈ及び６ｉに示した低速試験の実行を可能にするＳｅｒＤｅｓ機能とともに、メモリ試験に幾らかの知能を提供するＡＰＩＣ２０４による恩恵を受け得る。
【００５２】
同様に、ＡＰＩＣ２０４の様々な実施形態を、デバイスのパラメトリック試験を容易にするように設計することができる。これは、電源ラインの提供、調整及び送信を行うＡＰＩＣを含む。現在、パラメトリック試験は、プローブカード及びＡＴＥの速度限界によって低周波数に制限されている。対照的に、この用途では、ＡＰＩＣ２０４は、通常のＡＴＥ設備を用いて非常に高速なパラメトリック試験を可能にし得る。また、上記限界はパッケージ試験又はストリップ試験をも制限してしまう。ＡＰＩＣの一用途として、パッケージ試験又はストリップ試験の信号試験が促進され得る。従来は、特別なプローブカード及び単一位置を使用し得るのみであった。ＡＰＩＣ２０４を用いると、複数の高速パラメトリック試験を行うことができる。ＳｅｒＤｅｓの場合と同様にして、ＡＰＩＣ ＩＣはパラメータの測定又は調整を含むように設計されることが可能である。この一例は、低速な方法を用いてでは高速パラメータを得ることが困難な高速トランジスタ試験である。
【００５３】
図７ｂは、典型的にはＡＴＥ機器上にあるソース測定ユニット（ＳＭＵ）２４４ａをこの場合には含むＡＰＩＣの他の一実施形態を示している。この実施形態において、ＳＭＵ２４４ａは、ＡＰＩＣ２０４とともに組み込まれ、あるいはＡＰＩＣ２０４の一部であり、より高い速度、及び長い信号ランからのより低い干渉の双方を提供する。
【００５４】
この説明はウェハ又はＩＣ上でＡＰＩＣ技術を用いることの利点を示しているが、恩恵を受ける応用分野は高度なパッケージングの分野である。高度なパッケージングにおいては、複数のＩＣがモジュール又は複合型のＩＣを形成するように組み合わされる。これらのパッケージング技術は低速試験に制限されている。ＡＰＩＣはこれらのデバイスの高速試験に使用され得る。能動的あるいは受動的な基板を備えた様々な種類のシステム・イン・パッケージ（ＳｉＰ）や、例えば再分配チップパッケージ（Redistributed Chip Package；ＲＣＰ）、チップ・オン・サブストレート、又は積層パッケージング等の信号を再分配するパッケージング技術などに適用される。別の用途に複数のＩＣのストリップ試験がある。この場合、高速及び中／低速の双方で製造中あるいは最終的なパッケージ部分を試験するために、ＡＰＩＣ２０４の適切な実施形態が使用され、現在利用可能なものより大きい対象範囲がもたらされる。
【００５５】
更なる選択肢として、部品はチップ・イン・チップとして構築されてもよい。
【００５６】
有利には、図７ａ、７ｂ、８ａ、８ｂ、８ｃ及び８ｄに示した例に示されるように、ＡＰＩＣ２０４はプログラム可能である。図７ａは、プログラム可能なＡＰＩＣ２０４の構成要素を概略的に示している。図７ａ及び７ｂは、ＡＰＩＣ２０４は、例えば電力調整／監視、ＲＦの信号伝送及び変換／監視、高速シリアル信号伝送、又は高速メモリインタフェース調整などの様々な処理を実行することが可能な１つのＩＣボディ内に、信号処理・調整素子を含むことができることを示している。これらの機能は、個別に作り出される必要はなく、ＡＴＥインタフェース信号２１９によって、アクティブになるように制御されることができる。
【００５７】
図７ｂは、ＡＰＩＣ２０４の他の一実施形態を示しており、図７ａに示した比較器２４４に代えてソース測定ユニット（ＳＭＵ）２４４ａを含んでいる。図８ａは、高速バス２５０を介してそれぞれが独立してＡＴＥ１１０と通信する一連のＡＰＩＣ２０４を概略的に示している。図８ｂは、ＡＴＥ１１０に直列に接続された一連のＡＰＩＣ２０４を示している。図８ｃは、バス２５０を介してＡＴＥ１１０と通信し、且つ互いに通信する一連のＡＰＩＣ２０４を示している。図８ｄは、複数のＡＰＩＣとＡＴＥプローブカードとの間の通信信号２１９ａのための無線インタフェースを示している。
【００５８】
図７ａを参照するに、基板２２０は、テスターインタフェース２１４、ＤＵＴインタフェース２１６、信号調整２２４用にプログラムされたＡＰＩＣ２０４、メモリ２４０、コントローラ２４２、比較器２４４、及びＡ／Ｄ−Ｄ／Ａ切換機能２４６を含み得る。
【００５９】
好ましくは、基板２２０は、図７ａに概略的に示した構成要素を有する。ＡＴＥ１１０が、特定の１つ又は複数の試験を行うように個々のＡＰＩＣ２０４をプログラムするために信号を送信する。各プローブ２０２は、対応する異なるＡＰＩＣ２０４に連通している。対応するＡＰＩＣ２０４は各々、特定の１つ又は複数の試験を行うように個別にプログラムされることが可能であり、１つ以上のＤＵＴ１１６上での複数の試験が、複数のプローブ２０２を用いて並列に実行され得る。例えば、ＡＴＥ１１０は１つの特定のＡＰＩＣ２０４を、その機能を低雑音増幅器、高周波信号発生器、Ｉ／Ｏセル、又はその他の機能として設定するようにプログラムし得る。同時に、ＡＴＥ１１０は別のＡＰＩＣ２０４を、その機能を異なるように設定するようにプログラムし得る。斯くして、ＡＴＥ１１０は複数のＡＰＩＣ２０４を、１つ以上のＤＵＴ１１６上で複数の異なる試験を実行するように順序付け且つプログラムし得る。
【００６０】
ＡＴＥ１１０の複数の試験を並列に実行する能力は、従来のシステムの使用に対する試験ヘッド２００の使用による利点をもたらす。従来のＡＴＥ１１０においては、ＤＵＴ１１６の試験は逐次的に実行される。
【００６１】
ここでの説明の大部分は高速配線信号を説明するものであったが、これらの装置はハードワイヤードシステムに限定されるものではない。他の例では、ＡＰＩＣ２０４は無線ＡＴＥインタフェースとともに実装され得る。図８ｄは、通信信号２１９ａを示す複数のＡＰＩＣ２０４とＡＴＥプローブカードとの間の無線インタフェース接続を示している。認識されるように、このリンク上で無線通信が送られ得るだけでなく、ＡＰＩＣ２０４及びそれに接続されるＤＵＴ１１６に電力を供給するように電力を送ることも可能である。ＲＦ電力が、内部及び外部での使用のために、ＡＰＩＣ２０４内でＤＣ電力に変換され得る。これは、非常に高い分離性及び信号インテグリティを提供し、ハードワイヤード技術と比較して、ＡＰＩＣ２０４のより多くの応用を可能にする。
【００６２】
ＡＰＩＣ２０４がＤＵＴ１１６からの応答を分析するようにプログラムされるとき、更なる利点が生じる。図９ａ−９ｃを参照するに、図７ａに示した特徴を有する基板２２０が用いられるとき、基板２２０は、入力信号（図９ａ）とＤＵＴ１１６からの出力信号（図９ｂ）とを比較したり、ＤＵＴ１１６からのデータを標準データと比較したり、あるいはその他の分析機能を実行したりするようにプログラムされてもよい。ＡＰＩＣ２０４はＤＵＴ１１６からのデータを分析し、分析結果をＡＴＥ１１０に伝える。故に、ＤＵＴ１１６からのデータをＡＴＥ１１０に伝送する必要はなく、結果として、伝送時間及び信号帯域幅が低減される。例えば、ＤＵＴ１１６上で行われる試験は、単純な合格／不合格の決定をもたらしてもよい。この場合、ＡＰＩＣ２０４は、図９ｃに示すように、この結果をもたらした複数のデータに代えて該結果をＡＴＥ１１０に送信することになり、ＡＴＥ１１０の機能にとっての時間節減、及びより高速な試験シーケンスがもたらされる。
【００６３】
図１０ａは、ＡＴＥ１１０からＤＵＴ１１６に信号を送信する送信モードにおける、ＡＰＩＣ２０４を用いた信号変換の例を示している。図１０ｂは、ＤＵＴ１１６からＡＴＥ１１０に信号を送信する受信モードにおける、ＡＰＩＣ２０４を用いた信号変換の例を示している。
【００６４】
図１１は、試験機器として、高速ＡＴＥとし得るが信号変換／調整を改善するためにＡＰＩＣを用いるものを用いたときの、複数のＤＵＴ１１６の試験を概略的に示している。
【００６５】
図１２は、従来の試験機器を用いてＤＵＴ１１６の試験を実行する１つのプロトコルを示している。試験は必然的に、如何なるときも一度に１つ又は非常に少ないＤＵＴ１１６上で行われ、２つ以上の試験が必要な場合、それらの試験は順次行われる。結果的に、試験は時間を消費する処理となる。
【００６６】
図１３ａ及び１３ｂは、複数のＤＵＴ１１６の同時並列試験のための、各々がＡＰＩＣ２０４を有する複数のアクティブプローブの使用を示している。場合に応じて、１つの試験が複数のＤＵＴ１１６上で行われ、複数の試験が何れか１つのＤＵＴ１１６上で行われ、あるいは複数の試験が複数のＤＵＴ１１６上で並列に行われることが可能である。
【００６７】
図１４は、アクティブプローブ２０２を用いた複数のＤＵＴ１１６の従来の順次試験用の１つのプロトコルを示している。図１５は、複数のアクティブプローブ２０２を用いた複数のＤＵＴ１１６の同時並列試験用の１つのプロトコルを示している。
【００６８】
図１６を参照するに、単一のカンチレバープローブ３００が示されている。カンチレバープローブ３００は典型的に、支持アーム３０２と接触針３０４とを有している。支持アーム３０２は、試験ユニット構造へのベース端３０６の位置に取り付けられている。接触針３０４は、支持アーム３０２の遠位端３０８の位置に取り付けられており、ＤＵＴに接触させるように用いられるプローブ端３１０まで延在している。これは、接触プローブを用いてウェハを試験するための現行手段を表す基準のケースである。図１６は、プローブ構造の典型的なモデルであり、限定的なものではない。単一のカンチレバープローブ３００は３００Ωの特性インピーダンスを有し、典型的に、５０Ωのソース抵抗を有する電源によって駆動され、５０Ωの負荷抵抗を有する負荷によって終端される。５０Ωというのは、ＲＦ部品とのインタフェースのために産業的に使用される基準インピーダンスである。これは、非常に良好な高周波特性を有する同軸ケーブルのインピーダンスに一致する。５０Ωの抵抗はまた、やはり良好な高周波特性を有する共平面導波路のインピーダンスと同等である。故に、従来技術に係る標準的な試験プローブカードを用いて高速信号を試験する場合にはインピーダンス整合が問題となる。同様に、現行技術の場合、スルー（slew）及び基本帯域幅が問題を生じさせ得る。単一のプローブ３００が用いられる場合、それは高周波においてかなりの信号損失を有し、また、特性インピーダンスは所望の５０Ωに一致しない。このことは図１７から見て取れる。図１７は、プローブ針に対して電源及び負荷にインピーダンス不整合がある場合の、高周波における単一カンチレバープローブ針のシミュレーションを示している。
【００６９】
図１８に示すように、信号プローブに近接させてグランド帰路を含ませることによって改善がなされ得る。ウェハとプローブカードとの間で信号エネルギーの送達を行う平衡伝送線路としてモデル化され得る“平衡カンチレバー”プローブ３２０が形成される。平衡プロープ３２０の特性インピーダンスは２００Ωである。これが、５０Ωのソース抵抗を有する電源によって駆動され、且つ５０Ωの負荷抵抗を有する負荷によって終端される場合、図１９に示すシミュレーションにて見て取れるように、単一プローブに対して改善される。信号プローブに近接する信号帰路プローブは必ずしもＤＵＴ１１６に接触する必要はなく、それに代えて、図２２に示すように、小さい間隙３２４によって、あるいは誘電体３２６を用いて接続されてもよい。
【００７０】
様々な種類のプローブ針が用いられ得る。例えば、高周波数における性能の改善は、図２２ａ、２２ｂ、２２ｃ及び２２ｄに示すような、通常は接地されたグランドガード３３２を備えた、垂直プローブ３２８又は“コブラ”型プローブ３３０の使用によって実現され得る。同様に、微細加工されたプローブ針及びメンブレンプローブ針が性能を改善するために用いられてもよい。
【００７１】
この手法はまた、例えば平衡配線や図２３に示すような‘ダブル’プローブ等の複数のプローブの状況にも有効である。
【００７２】
図２０を参照するに、単一のカンチレバープローブがモデル化され、３００Ωの特性インピーダンスを有し、３００Ωのソース抵抗を有する電源によって駆動され、且つ３００Ωの負荷抵抗を有する負荷によって終端されるとしてシミュレーションされている。なお、ソース抵抗及び負荷抵抗はプローブの特性インピーダンスに等しくしているが、これは限定的なものではない。例えば、ソース抵抗を５０Ωとし、負荷抵抗を３００Ωとしてもよい。後者のケースは、ＡＰＩＣがプローブ針とのインタフェースをとるために設計され、ＡＰＩＣのインピーダンスがプローブ針のインピーダンス（この場合、３００Ω）に整合される場合に達成され得る。図２０を参照するに、電源及び負荷に整合された配線を用いることにより、５ＧＨｚにて−９ｄＢから−１．５ｄＢへの挿入損失の改善が見られる。
【００７３】
同様に、平衡カンチレバープローブの性能も改善され得る。図２１を参照するに、平衡カンチレバープローブがモデル化され、２００Ωの特性インピーダンスを有し、２００Ωのソース抵抗を有する電圧源によって駆動され、且つ２００Ωの負荷抵抗を有する負荷によって終端されるとしてシミュレーションされている。なお、ソース抵抗及び負荷抵抗はプローブの特性インピーダンスに等しくしているが、これは限定的なものではない。例えば、ソース抵抗を５０Ωとし、負荷抵抗を２００Ωとしてもよい。後者のケースは、ＡＰＩＣがプローブ針とのインタフェースをとるために設計され、ＡＰＩＣのインピーダンスがプローブ針のインピーダンス（この場合、２００Ω）に整合される場合に達成され得る。図２１を参照するに、電源及び負荷に整合された配線を用いることにより、５ＧＨｚでの挿入損失が−４ｄＢから−０．１ｄＢに改善されている。
【００７４】
複数の試験の並列処理と、ＤＵＴ試験からのデータのより迅速な収集及び報告との組み合わせは、新しい大量並列分散試験パラダイムである。相俟って、複数のプローブ２０２及び付随する複数のＡＰＩＣ２０４を用いて複数の試験を同時に実行できる能力、及びＤＵＴ１１６からのデータを解釈して試験結果をＡＴＥ１１０に送信するＡＰＩＣ２０４の能力は、各ＤＵＴ１１６の試験において相当な時間の節減をもたらす。
【００７５】
図５に示した構成の更なる利点は、開発及び製造のコストの多数のチップ２２０にわたっての償却によるコストの節減、及びそれによる試験当たりのコストの削減である。図１に示したような従来のシステムの欠点は、従来のシステムは各設計のＤＵＴ１１６を試験することに特化した基板１０４及びＩＣ１０６を有するチップ設計を必要とすることである。対照的に、各プローブ２０２は図５に示したように別個の基板２２０に接触するため、基板２２０の構成は複数の異なる種類のＤＵＴ１１６に対して共通になり得る。試験ヘッド２００は、各々が個別にプログラム可能な複数のＡＰＩＣ２０４を有し、その各々が、別個のプローブ２０２がＤＵＴ１１６上で複数の並列試験を行うようにプログラムされる。試験ヘッド２００上のプローブ２０２は必然的に、ＤＵＴ１１６の要求接触点１１４の各々との接触を可能にする空間配置を有する。
【００７６】
利点：
上述の装置を用いることにより幾つかの利点が得られる。ＲＦ又はその他の測定回路及び電源回路を、プローブに非常に近接したプローブカード上の位置に移動させることは、ウェハ試験環境を大幅に単純化する。例えばシリコン及びＳｉＧｅ回路上に集積されたＲＦ部品が、まさにプローブカード上で必要な電源及び測定機能を実行する。アクティブプローブ構成により、ＤＣ、デジタル及び電力の信号のみがＡＴＥシステムに経路付けられればよい。これは、より低コストのＡＴＥ構成、より単純な配線、及び例えば少なくとも６４倍の並列性といった一層高い試験並列性を可能にする。アクティブプローブは、多数の異なる伝統的なプローブカード技術とともに使用されることが可能である。相俟って、これらの特徴は、少なくとも１０倍高速なＤＵＴ試験を可能にする。
【００７７】
ＡＰＩＣデバイスはＤＵＴに非常に近接して配置されるので、ＤＵＴとの間での高速／ＲＦ信号を、ＡＴＥとの間での低速／ＤＣ信号に変換することができる。これにより、ＡＰＩＣは高速／ＲＦデータ変換及び処理を実行することができるので、高速な高周波試験に経済的な低速テスターを使用することが可能になる。
【００７８】
プローブヘッド上に配置されたＡＰＩＣは、ノイズとチャネル干渉の可能性とを低減する。ＡＰＩＣはＡＴＥとＤＵＴとの間での信号の設定可能な変換を提供する。必要に応じて、ＡＴＥとＡＰＩＣとの間で、信号の劣化、ファンアウト、及びノイズ干渉を除去するために、ＲＦに代えて、デジタル又はアナログチャネルが用いられる。必要に応じて、試験データの処理及び分析の大部分はＡＰＩＣによって実行され、それにより、限られたデータ信号のみがＡＴＥとＡＰＩＣとの間で通信されればよいので、信号情報の容量が低減される。これは、並列試験に低速テスターと複数のＡＰＩＣデバイスの並列接続とを使用することを可能にし、タッチダウン当たりの単一デバイスに対する大きなコスト上の利点、及びウェハ試験の総時間の短縮がもたらされる。ＡＰＩＣは、ＡＴＥからの信号を、ＤＵＴによって理解され得る様式に変換し、また、その逆の変換を行う。市場で利用可能な現行策より高い信頼性を実現するためにプローブヘッドの先端に一層近付けてＡＰＩＣを用いることにより、更なる利点が得られる。より先進的なＡＰＩＣの変形例では、先進的な解法のＡＰＩＣデバイスの、構成可能性、プログラム可能性及び制御の強化のため、アナログ信号に代えて、デジタル信号が用いられ得る。
【００７９】
ＡＰＩＣはまた、インピーダンスを整合させるために用いられてもよい。例えば、ＡＰＩＣは、ＲＦプローブ針の特性インピーダンスをＡＰＩＣに整合させるように特別に設計されてもよい。そのようなインピーダンス整合は挿入損失の有意な改善を実現することができ、ひいては、改善された信号忠実性及び信号インテグリティがもたらされ得る。
【００８０】
本出願において、用語“有する”は、該用語に続く品目が含まれ、且つ特に言及されない品目が排除されないことを意味するように、その非限定的な意味で用いられる。不定冠詞“ａ”によって参照される要素は、文脈が１つ且つ唯一の該要素が存在することを要求しない限り、該要素が２つ以上存在する可能性を排除するものではない。
【００８１】
請求項は、具体的に図示され上述されたもの、概念的に等価なもの、及び明らかに代用され得るものを含むと理解されるべきである。当業者に認識されるように、請求項の範囲を逸脱することなく、上述の実施形態の様々な適応及び改変が構成され得る。例示した実施形態は、単なる例として説明されたものであり、本発明を限定するものとして理解されるべきではない。理解されるように、請求項の範囲内で、本発明は、具体的に図示され説明されたものとは異なるように実施され得るものである。
【特許請求の範囲】
【請求項１】
多様なプローブ配列のうちの１つ以上に結合されることが可能な少なくとも１つの再プログラム可能なアクティブプローブ集積回路（ＡＰＩＣ）であり、前記１つ以上のプローブ配列が被試験デバイス（ＤＵＴ）に適合するように選択され、且つ当該ＡＰＩＣが１つのプローブ配列及び前記ＤＵＴに適合するようにプログラムされる、少なくとも１つのＡＰＩＣ、
を有するプローブカード。
【請求項２】
前記プローブ配列は２つ以上のＤＵＴに適合するように再構成可能である、請求項１に記載のプローブカード。
【請求項３】
前記ＡＰＩＣは前記プローブと一体的に形成される、請求項１又は２に記載のプローブカード。
【請求項４】
２つ以上のＡＰＩＣが前記プローブと一体的に形成され、動作時、前記プローブは複数レベルの処理能力を提供する、請求項３に記載のプローブカード。
【請求項５】
前記ＡＰＩＣに、前記プローブ配列内の対応するプローブが直に隣接する、請求項１乃至３の何れかに記載のプローブカード。
【請求項６】
少なくとも１つの制御信号チャネルを更に有し、動作時：
前記プローブ配列は、前記ＡＰＩＣからの試験信号を前記ＤＵＴに伝送し、且つ前記ＤＵＴからの試験応答信号を前記ＡＰＩＣに伝送し；且つ
前記制御信号チャネルは、試験コントローラからの制御信号を前記ＡＰＩＣに伝送し、且つ前記ＡＰＩＣからの制御応答信号を前記試験コントローラに伝送する；
請求項１乃至５の何れかに記載のプローブカード。
【請求項７】
前記ＡＰＩＣは、前記試験コントローラからの前記制御信号を、より高い周波数の試験信号に変換するように構成されている、請求項６に記載のプローブカード。
【請求項８】
前記試験信号及び前記試験応答信号は、ＲＦ信号、アナログ信号、デジタル信号からなる群から選択され、且つ前記制御信号及び前記制御応答信号は、ＲＦ信号より低い周波数を有する信号である、請求項６又は７に記載のプローブカード。
【請求項９】
前記制御信号チャネルは無線チャネルである、請求項６乃至８の何れかに記載のプローブカード。
【請求項１０】
前記試験コントローラは自動化された試験機器である、請求項６乃至９の何れかに記載のプローブカード。
【請求項１１】
少なくとも１つのＡＰＩＣと少なくとも１つの制御信号チャネルとに結合された少なくとも１つのテスターインタフェース；
該少なくとも１つのＡＰＩＣと前記ＤＵＴとに結合された少なくとも１つのＤＵＴインタフェースであり、信号試験プロセッサＡＰＩＣと前記ＤＵＴとの間での高周波信号の通信のために、該信号試験プロセッサを少なくとも１つのプローブに電気的に接続する少なくとも１つのＤＵＴインタフェース；
を更に有し、
前記テスターインタフェースは、低周波信号、高周波信号、無線周波数信号、低精度信号、高精度信号、ＤＣ信号、デジタル信号、及びデジタル信号とアナログ信号との組み合わせのうちの１つを、前記制御信号チャネルに沿って伝送するように構成されている、
請求項６乃至１０の何れかに記載のプローブカード。
【請求項１２】
前記プローブ配列は、１つ以上のプローブを屈曲させることによって、１つ以上のプローブを作動させることによって、あるいは１つ以上のプローブの除去及び再配置を行うことによって再構成可能である、請求項１乃至１１の何れかに記載のプローブカード。
【請求項１３】
前記プローブ配列は１つ以上のプローブを有する、請求項１乃至１２の何れかに記載のプローブカード。
【請求項１４】
前記プローブのうちの少なくとも１つは２つ以上のＡＰＩＣに結合される、請求項１３に記載のプローブカード。
【請求項１５】
２つ以上のＡＰＩＣを有し、各ＡＰＩＣは前記ＤＵＴ上で少なくとも１つの特定の試験を実行するようにプログラムされる、請求項１乃至１４の何れかに記載のプローブカード。
【請求項１６】
各プローブは、カンチレバープローブ、垂直プローブ、コブラプローブ、半田ボール、微小なバネ、及び弾性コンタクトのうちの１つである、請求項１３又は１４に記載のプローブカード。
【請求項１７】
少なくとも１つのプローブは非接触プローブである、請求項１乃至１６の何れかに記載のプローブカード。
【請求項１８】
前記非接触プローブは、結合されたＡＰＩＣ上にアンテナを有し、前記アンテナは前記ＤＵＴのアンテナ点と通信するように構成されている、請求項１７に記載のプローブカード。
【請求項１９】
前記ＡＰＩＣは、結合されるプローブの近位端、結合されるプローブの遠位端、又は結合されるプローブの近位端と遠位端との間の位置に位置付けられる、請求項１乃至１８の何れかに記載のプローブカード。
【請求項２０】
前記制御信号チャネルは、電気チャネル、ＲＦチャネル、又は光チャネルのうちの１つである、請求項１乃至１９の何れかに記載のプローブカード。
【請求項２１】
前記制御信号チャネルは、配線、アンテナ、電気通信のために配線接続されたＭＥＭＳプローブ、及びそれらの組み合わせを有する、請求項１乃至２０の何れかに記載のプローブカード。
【請求項２２】
前記ＡＰＩＣはフリップチップ構成をしている、請求項１乃至２１の何れかに記載のプローブカード。
【請求項２３】
少なくとも１つのその他のＡＰＩＣと通信する少なくとも１つのＡＰＩＣを有する、請求項１乃至２２の何れかに記載のプローブカード。
【請求項２４】
該少なくとも１つのＡＰＩＣは、少なくとも１つのその他のＡＰＩＣと無線通信する、請求項２３に記載のプローブカード。
【請求項２５】
被試験デバイス（ＤＵＴ）を試験するプローブであって：
アクティブプローブ集積回路（ＡＰＩＣ）を内部に組み込んだプローブボディ
を有するプローブ。
【請求項２６】
当該プローブは、カンチレバープローブ、垂直プローブ、コブラプローブ、半田ボール、微小なバネ、及び弾性コンタクトのうちの１つである、請求項２５に記載のプローブ。
【請求項２７】
前記プローブボディは、動作時に当該プローブが複数レベルの処理能力を提供するよう、当該プローブボディ内に組み込まれた２つ以上のＡＰＩＣを有する、請求項２５又は２６に記載のプローブ。
【請求項２８】
少なくとも１つの、請求項２５乃至２７の何れかに記載のプローブ；及び
試験コントローラからの制御信号を前記ＡＰＩＣに伝送する少なくとも１つの制御信号チャネルを有し、
動作時：
前記プローブは、前記ＡＰＩＣからの試験信号を前記ＤＵＴに伝送し、且つ前記ＤＵＴからの試験応答信号を前記ＡＰＩＣに伝送し；且つ
前記制御信号チャネルは、試験コントローラからの制御信号を前記ＡＰＩＣに伝送し、且つ前記ＡＰＩＣからの制御応答信号を前記試験コントローラに伝送する；
プローブカード。
【請求項２９】
前記ＡＰＩＣは、前記試験コントローラからの前記制御信号を、より高い周波数の試験信号に変換するように構成されている、請求項２８に記載のプローブカード。
【請求項３０】
前記試験信号及び前記試験応答信号は、ＲＦ信号、アナログ信号、デジタル信号からなる群から選択され、且つ前記制御信号及び前記制御応答信号は、ＲＦ信号より低い周波数を有する信号である、請求項２８又は２９に記載のプローブカード。
【請求項３１】
再構成可能なプローブ配列を有する請求項２８乃至３０の何れかに記載のプローブカード。
【請求項３２】
前記プローブ配列は、１つ以上のプローブを屈曲させることによって、１つ以上のプローブを作動させることによって、あるいは１つ以上のプローブの除去及び再配置を行うことによって再構成可能である、請求項３１に記載のプローブカード。
【請求項３３】
少なくとも１つのＡＰＩＣと少なくとも１つの制御信号チャネルとに結合された少なくとも１つのテスターインタフェース；
該少なくとも１つのＡＰＩＣと前記ＤＵＴとに結合された少なくとも１つのＤＵＴインタフェースであり、信号試験プロセッサＡＰＩＣと前記ＤＵＴとの間での高周波信号の通信のために、該信号試験プロセッサを少なくとも１つのプローブに電気的に接続する少なくとも１つのＤＵＴインタフェース；
を更に有し、
前記テスターインタフェースは、低周波信号、高周波信号、無線周波数信号、低精度信号、高精度信号、ＤＣ信号、デジタル信号、及びデジタル信号とアナログ信号との組み合わせのうちの１つを、前記制御信号チャネルに沿って伝送するように構成されている、
請求項２８乃至３２の何れかに記載のプローブカード。
【請求項３４】
前記制御信号チャネルは、電気チャネル、ＲＦチャネル、又は光チャネルのうちの１つである、請求項２８乃至３３の何れかに記載のプローブカード。
【請求項３５】
前記制御信号チャネルは、配線、アンテナ、電気通信のために配線接続されたＭＥＭＳプローブ、及びそれらの組み合わせを有する、請求項２８乃至３４の何れかに記載のプローブカード。
【請求項３６】
前記プローブカードはフリップチップ構成をしている、請求項２８乃至３５の何れかに記載のプローブカード。
【請求項３７】
プローブカードを形成する方法であって：
プログラム可能な少なくとも１つのアクティブプローブ集積回路（ＡＰＩＣ）を設ける段階；
前記少なくとも１つのＡＰＩＣと通信する再構成可能なプローブ配列を設ける段階；
被試験デバイス（ＤＵＴ）を特徴付ける段階；
前記ＤＵＴの特徴に基づいて前記少なくとも１つのＡＰＩＣを再プログラムする段階；及び
前記ＤＵＴの特徴に基づいて前記プローブ配列を再構成する段階；
を有する方法。
【請求項３８】
少なくとも１つのＡＰＩＣが前記プローブ配列内のプローブと一体的に形成される、請求項３７に記載の方法。
【請求項３９】
動作時に前記プローブが複数レベルの処理能力を提供するよう、２つ以上のＡＰＩＣが前記プローブ配列内の前記プローブと一体的に形成される、請求項３８に記載の方法。
【請求項４０】
前記プローブ配列内の少なくとも１つのプローブは、前記ＡＰＩＣに直に隣接して設けられる、請求項３７に記載の方法。
【請求項４１】
少なくとも１つの制御信号チャネルを設ける段階；
前記制御信号チャネルを介して試験コントローラから前記ＡＰＩＣに制御信号を伝送する段階；
前記制御信号に応答して、前記プローブ配列内の少なくとも１つのプローブを介して前記ＡＰＩＣから前記ＤＵＴに試験信号を伝送する段階；
前記試験信号に応答して、前記プローブ配列内の少なくとも１つのプローブを介して前記ＤＵＴから前記ＡＰＩＣに試験応答信号を伝送する段階；
前記制御信号チャネルを介して前記ＡＰＩＣから前記試験コントローラに制御応答信号を伝送する段階；
を更に有する請求項３７乃至４０の何れかに記載の方法。
【請求項４２】
前記試験信号を伝送する段階は、前記試験コントローラからの前記制御信号を、より高い周波数の試験信号に変換する段階を有する、請求項４１に記載の方法。
【請求項４３】
前記試験信号を伝送する段階及び前記試験応答信号を伝送する段階のうちの少なくとも一方は、ＲＦ信号、アナログ信号、デジタル信号からなる群から選択された信号を伝送することを有し、且つ前記制御信号及び前記制御応答信号は、ＲＦ信号より低い周波数を有する信号である、請求項４１又は４２に記載の方法。
【請求項４４】
前記プローブ配列を再構成する段階は、１つ以上のプローブを屈曲させる段階、又は１つ以上のプローブの除去及び再配置を行う段階を有する、請求項３７乃至４３の何れかに記載の方法。
【請求項４５】
前記プローブ配列は１つ以上のプローブを有する、請求項３７乃至４４の何れかに記載の方法。
【請求項４６】
前記プローブのうちの少なくとも１つは２つ以上のＡＰＩＣに結合される、請求項４５に記載の方法。
【請求項４７】
２つ以上のＡＰＩＣが設けられ、各ＡＰＩＣは前記ＤＵＴ上で少なくとも１つの特定の試験を実行するようにプログラムされる、請求項３７乃至４６の何れかに記載の方法。
【請求項４８】
各プローブは、カンチレバープローブ、垂直プローブ、コブラプローブ、半田ボール、微小なバネ、及び弾性コンタクトのうちの１つである、請求項４６又は４７に記載の方法。
【請求項４９】
少なくとも１つのプローブは非接触プローブである、請求項３７乃至４８の何れかに記載の方法。
【請求項５０】
前記非接触プローブは、結合されたＡＰＩＣ上にアンテナを有し、前記アンテナは前記ＤＵＴの接触点と通信するように構成される、請求項４９に記載の方法。
【請求項５１】
前記ＡＰＩＣは、結合されるプローブの近位端、結合されるプローブの遠位端、又は結合されるプローブの近位端と遠位端との間の位置に位置付けられる、請求項３７乃至５０の何れかに記載の方法。
【請求項５２】
前記制御信号チャネルは、電気チャネル、ＲＦチャネル、又は光チャネルのうちの１つである、請求項３７乃至５１の何れかに記載の方法。
【請求項５３】
前記制御信号チャネルは、配線、アンテナ、電気通信のために配線接続されたＭＥＭＳプローブ、及びそれらの組み合わせを有する、請求項３７乃至５２の何れかに記載の方法。
【請求項５４】
前記ＡＰＩＣはフリップチップ構成をしている、請求項３７乃至５３の何れかに記載の方法。
【請求項１】
多様なプローブ配列のうちの１つ以上に結合されることが可能な少なくとも１つの再プログラム可能なアクティブプローブ集積回路（ＡＰＩＣ）であり、前記１つ以上のプローブ配列が被試験デバイス（ＤＵＴ）に適合するように選択され、且つ当該ＡＰＩＣが１つのプローブ配列及び前記ＤＵＴに適合するようにプログラムされる、少なくとも１つのＡＰＩＣ、
を有するプローブカード。
【請求項２】
前記プローブ配列は２つ以上のＤＵＴに適合するように再構成可能である、請求項１に記載のプローブカード。
【請求項３】
前記ＡＰＩＣは前記プローブと一体的に形成される、請求項１又は２に記載のプローブカード。
【請求項４】
２つ以上のＡＰＩＣが前記プローブと一体的に形成され、動作時、前記プローブは複数レベルの処理能力を提供する、請求項３に記載のプローブカード。
【請求項５】
前記ＡＰＩＣに、前記プローブ配列内の対応するプローブが直に隣接する、請求項１乃至３の何れかに記載のプローブカード。
【請求項６】
少なくとも１つの制御信号チャネルを更に有し、動作時：
前記プローブ配列は、前記ＡＰＩＣからの試験信号を前記ＤＵＴに伝送し、且つ前記ＤＵＴからの試験応答信号を前記ＡＰＩＣに伝送し；且つ
前記制御信号チャネルは、試験コントローラからの制御信号を前記ＡＰＩＣに伝送し、且つ前記ＡＰＩＣからの制御応答信号を前記試験コントローラに伝送する；
請求項１乃至５の何れかに記載のプローブカード。
【請求項７】
前記ＡＰＩＣは、前記試験コントローラからの前記制御信号を、より高い周波数の試験信号に変換するように構成されている、請求項６に記載のプローブカード。
【請求項８】
前記試験信号及び前記試験応答信号は、ＲＦ信号、アナログ信号、デジタル信号からなる群から選択され、且つ前記制御信号及び前記制御応答信号は、ＲＦ信号より低い周波数を有する信号である、請求項６又は７に記載のプローブカード。
【請求項９】
前記制御信号チャネルは無線チャネルである、請求項６乃至８の何れかに記載のプローブカード。
【請求項１０】
前記試験コントローラは自動化された試験機器である、請求項６乃至９の何れかに記載のプローブカード。
【請求項１１】
少なくとも１つのＡＰＩＣと少なくとも１つの制御信号チャネルとに結合された少なくとも１つのテスターインタフェース；
該少なくとも１つのＡＰＩＣと前記ＤＵＴとに結合された少なくとも１つのＤＵＴインタフェースであり、信号試験プロセッサＡＰＩＣと前記ＤＵＴとの間での高周波信号の通信のために、該信号試験プロセッサを少なくとも１つのプローブに電気的に接続する少なくとも１つのＤＵＴインタフェース；
を更に有し、
前記テスターインタフェースは、低周波信号、高周波信号、無線周波数信号、低精度信号、高精度信号、ＤＣ信号、デジタル信号、及びデジタル信号とアナログ信号との組み合わせのうちの１つを、前記制御信号チャネルに沿って伝送するように構成されている、
請求項６乃至１０の何れかに記載のプローブカード。
【請求項１２】
前記プローブ配列は、１つ以上のプローブを屈曲させることによって、１つ以上のプローブを作動させることによって、あるいは１つ以上のプローブの除去及び再配置を行うことによって再構成可能である、請求項１乃至１１の何れかに記載のプローブカード。
【請求項１３】
前記プローブ配列は１つ以上のプローブを有する、請求項１乃至１２の何れかに記載のプローブカード。
【請求項１４】
前記プローブのうちの少なくとも１つは２つ以上のＡＰＩＣに結合される、請求項１３に記載のプローブカード。
【請求項１５】
２つ以上のＡＰＩＣを有し、各ＡＰＩＣは前記ＤＵＴ上で少なくとも１つの特定の試験を実行するようにプログラムされる、請求項１乃至１４の何れかに記載のプローブカード。
【請求項１６】
各プローブは、カンチレバープローブ、垂直プローブ、コブラプローブ、半田ボール、微小なバネ、及び弾性コンタクトのうちの１つである、請求項１３又は１４に記載のプローブカード。
【請求項１７】
少なくとも１つのプローブは非接触プローブである、請求項１乃至１６の何れかに記載のプローブカード。
【請求項１８】
前記非接触プローブは、結合されたＡＰＩＣ上にアンテナを有し、前記アンテナは前記ＤＵＴのアンテナ点と通信するように構成されている、請求項１７に記載のプローブカード。
【請求項１９】
前記ＡＰＩＣは、結合されるプローブの近位端、結合されるプローブの遠位端、又は結合されるプローブの近位端と遠位端との間の位置に位置付けられる、請求項１乃至１８の何れかに記載のプローブカード。
【請求項２０】
前記制御信号チャネルは、電気チャネル、ＲＦチャネル、又は光チャネルのうちの１つである、請求項１乃至１９の何れかに記載のプローブカード。
【請求項２１】
前記制御信号チャネルは、配線、アンテナ、電気通信のために配線接続されたＭＥＭＳプローブ、及びそれらの組み合わせを有する、請求項１乃至２０の何れかに記載のプローブカード。
【請求項２２】
前記ＡＰＩＣはフリップチップ構成をしている、請求項１乃至２１の何れかに記載のプローブカード。
【請求項２３】
少なくとも１つのその他のＡＰＩＣと通信する少なくとも１つのＡＰＩＣを有する、請求項１乃至２２の何れかに記載のプローブカード。
【請求項２４】
該少なくとも１つのＡＰＩＣは、少なくとも１つのその他のＡＰＩＣと無線通信する、請求項２３に記載のプローブカード。
【請求項２５】
被試験デバイス（ＤＵＴ）を試験するプローブであって：
アクティブプローブ集積回路（ＡＰＩＣ）を内部に組み込んだプローブボディ
を有するプローブ。
【請求項２６】
当該プローブは、カンチレバープローブ、垂直プローブ、コブラプローブ、半田ボール、微小なバネ、及び弾性コンタクトのうちの１つである、請求項２５に記載のプローブ。
【請求項２７】
前記プローブボディは、動作時に当該プローブが複数レベルの処理能力を提供するよう、当該プローブボディ内に組み込まれた２つ以上のＡＰＩＣを有する、請求項２５又は２６に記載のプローブ。
【請求項２８】
少なくとも１つの、請求項２５乃至２７の何れかに記載のプローブ；及び
試験コントローラからの制御信号を前記ＡＰＩＣに伝送する少なくとも１つの制御信号チャネルを有し、
動作時：
前記プローブは、前記ＡＰＩＣからの試験信号を前記ＤＵＴに伝送し、且つ前記ＤＵＴからの試験応答信号を前記ＡＰＩＣに伝送し；且つ
前記制御信号チャネルは、試験コントローラからの制御信号を前記ＡＰＩＣに伝送し、且つ前記ＡＰＩＣからの制御応答信号を前記試験コントローラに伝送する；
プローブカード。
【請求項２９】
前記ＡＰＩＣは、前記試験コントローラからの前記制御信号を、より高い周波数の試験信号に変換するように構成されている、請求項２８に記載のプローブカード。
【請求項３０】
前記試験信号及び前記試験応答信号は、ＲＦ信号、アナログ信号、デジタル信号からなる群から選択され、且つ前記制御信号及び前記制御応答信号は、ＲＦ信号より低い周波数を有する信号である、請求項２８又は２９に記載のプローブカード。
【請求項３１】
再構成可能なプローブ配列を有する請求項２８乃至３０の何れかに記載のプローブカード。
【請求項３２】
前記プローブ配列は、１つ以上のプローブを屈曲させることによって、１つ以上のプローブを作動させることによって、あるいは１つ以上のプローブの除去及び再配置を行うことによって再構成可能である、請求項３１に記載のプローブカード。
【請求項３３】
少なくとも１つのＡＰＩＣと少なくとも１つの制御信号チャネルとに結合された少なくとも１つのテスターインタフェース；
該少なくとも１つのＡＰＩＣと前記ＤＵＴとに結合された少なくとも１つのＤＵＴインタフェースであり、信号試験プロセッサＡＰＩＣと前記ＤＵＴとの間での高周波信号の通信のために、該信号試験プロセッサを少なくとも１つのプローブに電気的に接続する少なくとも１つのＤＵＴインタフェース；
を更に有し、
前記テスターインタフェースは、低周波信号、高周波信号、無線周波数信号、低精度信号、高精度信号、ＤＣ信号、デジタル信号、及びデジタル信号とアナログ信号との組み合わせのうちの１つを、前記制御信号チャネルに沿って伝送するように構成されている、
請求項２８乃至３２の何れかに記載のプローブカード。
【請求項３４】
前記制御信号チャネルは、電気チャネル、ＲＦチャネル、又は光チャネルのうちの１つである、請求項２８乃至３３の何れかに記載のプローブカード。
【請求項３５】
前記制御信号チャネルは、配線、アンテナ、電気通信のために配線接続されたＭＥＭＳプローブ、及びそれらの組み合わせを有する、請求項２８乃至３４の何れかに記載のプローブカード。
【請求項３６】
前記プローブカードはフリップチップ構成をしている、請求項２８乃至３５の何れかに記載のプローブカード。
【請求項３７】
プローブカードを形成する方法であって：
プログラム可能な少なくとも１つのアクティブプローブ集積回路（ＡＰＩＣ）を設ける段階；
前記少なくとも１つのＡＰＩＣと通信する再構成可能なプローブ配列を設ける段階；
被試験デバイス（ＤＵＴ）を特徴付ける段階；
前記ＤＵＴの特徴に基づいて前記少なくとも１つのＡＰＩＣを再プログラムする段階；及び
前記ＤＵＴの特徴に基づいて前記プローブ配列を再構成する段階；
を有する方法。
【請求項３８】
少なくとも１つのＡＰＩＣが前記プローブ配列内のプローブと一体的に形成される、請求項３７に記載の方法。
【請求項３９】
動作時に前記プローブが複数レベルの処理能力を提供するよう、２つ以上のＡＰＩＣが前記プローブ配列内の前記プローブと一体的に形成される、請求項３８に記載の方法。
【請求項４０】
前記プローブ配列内の少なくとも１つのプローブは、前記ＡＰＩＣに直に隣接して設けられる、請求項３７に記載の方法。
【請求項４１】
少なくとも１つの制御信号チャネルを設ける段階；
前記制御信号チャネルを介して試験コントローラから前記ＡＰＩＣに制御信号を伝送する段階；
前記制御信号に応答して、前記プローブ配列内の少なくとも１つのプローブを介して前記ＡＰＩＣから前記ＤＵＴに試験信号を伝送する段階；
前記試験信号に応答して、前記プローブ配列内の少なくとも１つのプローブを介して前記ＤＵＴから前記ＡＰＩＣに試験応答信号を伝送する段階；
前記制御信号チャネルを介して前記ＡＰＩＣから前記試験コントローラに制御応答信号を伝送する段階；
を更に有する請求項３７乃至４０の何れかに記載の方法。
【請求項４２】
前記試験信号を伝送する段階は、前記試験コントローラからの前記制御信号を、より高い周波数の試験信号に変換する段階を有する、請求項４１に記載の方法。
【請求項４３】
前記試験信号を伝送する段階及び前記試験応答信号を伝送する段階のうちの少なくとも一方は、ＲＦ信号、アナログ信号、デジタル信号からなる群から選択された信号を伝送することを有し、且つ前記制御信号及び前記制御応答信号は、ＲＦ信号より低い周波数を有する信号である、請求項４１又は４２に記載の方法。
【請求項４４】
前記プローブ配列を再構成する段階は、１つ以上のプローブを屈曲させる段階、又は１つ以上のプローブの除去及び再配置を行う段階を有する、請求項３７乃至４３の何れかに記載の方法。
【請求項４５】
前記プローブ配列は１つ以上のプローブを有する、請求項３７乃至４４の何れかに記載の方法。
【請求項４６】
前記プローブのうちの少なくとも１つは２つ以上のＡＰＩＣに結合される、請求項４５に記載の方法。
【請求項４７】
２つ以上のＡＰＩＣが設けられ、各ＡＰＩＣは前記ＤＵＴ上で少なくとも１つの特定の試験を実行するようにプログラムされる、請求項３７乃至４６の何れかに記載の方法。
【請求項４８】
各プローブは、カンチレバープローブ、垂直プローブ、コブラプローブ、半田ボール、微小なバネ、及び弾性コンタクトのうちの１つである、請求項４６又は４７に記載の方法。
【請求項４９】
少なくとも１つのプローブは非接触プローブである、請求項３７乃至４８の何れかに記載の方法。
【請求項５０】
前記非接触プローブは、結合されたＡＰＩＣ上にアンテナを有し、前記アンテナは前記ＤＵＴの接触点と通信するように構成される、請求項４９に記載の方法。
【請求項５１】
前記ＡＰＩＣは、結合されるプローブの近位端、結合されるプローブの遠位端、又は結合されるプローブの近位端と遠位端との間の位置に位置付けられる、請求項３７乃至５０の何れかに記載の方法。
【請求項５２】
前記制御信号チャネルは、電気チャネル、ＲＦチャネル、又は光チャネルのうちの１つである、請求項３７乃至５１の何れかに記載の方法。
【請求項５３】
前記制御信号チャネルは、配線、アンテナ、電気通信のために配線接続されたＭＥＭＳプローブ、及びそれらの組み合わせを有する、請求項３７乃至５２の何れかに記載の方法。
【請求項５４】
前記ＡＰＩＣはフリップチップ構成をしている、請求項３７乃至５３の何れかに記載の方法。
【図１ａ】
【図１ｂ】
【図２】
【図３ａ】
【図３ｂ】
【図３ｃ】
【図３ｄ】
【図３ｅ】
【図３ｆ】
【図３ｇ】
【図４ａ】
【図４ｂ】
【図４ｃ】
【図４ｄ】
【図５ａ】
【図５ｂ】
【図５ｃ】
【図５ｄ】
【図５ｅ】
【図５ｆ】
【図５ｇ】
【図６ａ】
【図６ｂ】
【図６ｃ】
【図６ｄ】
【図６ｅ】
【図６ｆ】
【図６ｇ】
【図６ｈ】
【図６ｉ】
【図６ｊ】
【図６ｋ】
【図６ｌ】
【図６ｍ】
【図７ａ】
【図７ｂ】
【図８ａ】
【図８ｂ】
【図８ｃ】
【図８ｄ】
【図９ａ】
【図９ｂ】
【図９ｃ】
【図１０ａ】
【図１０ｂ】
【図１１】
【図１２】
【図１３ａ】
【図１３ｂ】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２ａ】
【図２２ｂ】
【図２２ｃ】
【図２２ｄ】
【図２３ａ】
【図２３ｂ】
【図１ｂ】
【図２】
【図３ａ】
【図３ｂ】
【図３ｃ】
【図３ｄ】
【図３ｅ】
【図３ｆ】
【図３ｇ】
【図４ａ】
【図４ｂ】
【図４ｃ】
【図４ｄ】
【図５ａ】
【図５ｂ】
【図５ｃ】
【図５ｄ】
【図５ｅ】
【図５ｆ】
【図５ｇ】
【図６ａ】
【図６ｂ】
【図６ｃ】
【図６ｄ】
【図６ｅ】
【図６ｆ】
【図６ｇ】
【図６ｈ】
【図６ｉ】
【図６ｊ】
【図６ｋ】
【図６ｌ】
【図６ｍ】
【図７ａ】
【図７ｂ】
【図８ａ】
【図８ｂ】
【図８ｃ】
【図８ｄ】
【図９ａ】
【図９ｂ】
【図９ｃ】
【図１０ａ】
【図１０ｂ】
【図１１】
【図１２】
【図１３ａ】
【図１３ｂ】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２ａ】
【図２２ｂ】
【図２２ｃ】
【図２２ｄ】
【図２３ａ】
【図２３ｂ】
【公表番号】特表２０１０−５２３９４５（Ｐ２０１０−５２３９４５Ａ）
【公表日】平成２２年７月１５日（２０１０．７．１５）
【国際特許分類】
【出願番号】特願２０１０−５０１３３８（Ｐ２０１０−５０１３３８）
【出願日】平成２０年４月３日（２００８．４．３）
【国際出願番号】ＰＣＴ／ＣＡ２００８／０００６０９
【国際公開番号】ＷＯ２００８／１１９１７９
【国際公開日】平成２０年１０月９日（２００８．１０．９）
【出願人】（５０８２６９９７２）スキャニメトリクス，インコーポレイテッド (4)
【Ｆターム（参考）】
【公表日】平成２２年７月１５日（２０１０．７．１５）
【国際特許分類】
【出願日】平成２０年４月３日（２００８．４．３）
【国際出願番号】ＰＣＴ／ＣＡ２００８／０００６０９
【国際公開番号】ＷＯ２００８／１１９１７９
【国際公開日】平成２０年１０月９日（２００８．１０．９）
【出願人】（５０８２６９９７２）スキャニメトリクス，インコーポレイテッド (4)
【Ｆターム（参考）】
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