スイッチング回路装置及びそれを有する電源装置
【課題】スイッチング時の電流の急激な変化を抑制しオン状態でのオン抵抗を抑制する。
【解決手段】電源回路内の第１のノードと第２のノードとの間に設けられるスイッチング回路装置であって，前記第１または第２のノードにインダクタが接続され，第１のノードと第２のノードとの間に設けられ第１のゲート幅を有する第１のトランジスタと，第１のノードと第２のノードとの間に第１のトランジスタに並列に設けられ第１のゲート幅より大きい第２のゲート幅を有する第２のトランジスタと，電源回路の出力電圧に応じて生成される制御信号に応答して，第１のトランジスタをオン，オフに駆動する第１の駆動信号と，第２のトランジスタをオン，オフに駆動する第２の駆動信号とを，時間的にずらして出力する駆動信号生成回路とを有する。
【解決手段】電源回路内の第１のノードと第２のノードとの間に設けられるスイッチング回路装置であって，前記第１または第２のノードにインダクタが接続され，第１のノードと第２のノードとの間に設けられ第１のゲート幅を有する第１のトランジスタと，第１のノードと第２のノードとの間に第１のトランジスタに並列に設けられ第１のゲート幅より大きい第２のゲート幅を有する第２のトランジスタと，電源回路の出力電圧に応じて生成される制御信号に応答して，第１のトランジスタをオン，オフに駆動する第１の駆動信号と，第２のトランジスタをオン，オフに駆動する第２の駆動信号とを，時間的にずらして出力する駆動信号生成回路とを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，スイッチング回路装置及びそれを有する電源装置に関する。
【背景技術】
【０００２】
電源回路は，ＡＣ電源やＤＣ電源などを昇圧した昇圧電源や，それらを降圧した降圧電源を生成する。電源回路は，インダクタと，インダクタの電流をオン，オフするスイッチング回路装置と，そのスイッチングを制御する制御信号を生成する制御信号生成回路とを有する。この制御信号生成回路は，電源回路の出力電圧を監視し出力電圧が所望の電圧になるような制御信号を生成する。電源回路は，この制御信号に応じてスイッチング回路装置がインダクタの電流をオン，オフすることで，所望の電圧の出力電圧を生成する。
【０００３】
スイッチング回路装置は，比較的高い電圧が印加されるため，パワーＭＯＳＦＥＴや，ＩＧＢＴ（絶縁ゲート・バイポーラ・トランジスタ）などの高耐圧のパワー半導体デバイスを有し，さらに，それをオン，オフに駆動する駆動信号を生成する駆動信号生成回路を有する。駆動信号生成回路は，制御信号生成回路から供給される制御信号を入力し，パワー半導体デバイスを駆動する駆動信号を生成する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平８−３２０６４号公報
【特許文献２】特開平１１−１５０４６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
電源装置では，スイッチング回路装置がインダクタに流れる大きな電流をオン，オフする。そのため，大電流の急激な変化に伴って，電源装置内の寄生インダクタンスに大きなノイズ電圧が発生したり，大きなエネルギーの電磁波が発生したりする。これを回避するためにスイッチングトランジスタのオン抵抗を高くすると損失が大きくなる。
【０００６】
そこで，本発明の目的は，スイッチング時の電流の急激な変化を抑制しオン状態でのオン抵抗を抑制したスイッチング回路装置及びそれを有する電源装置を提供することにある。
【課題を解決するための手段】
【０００７】
スイッチング回路装置の第１の側面は，電源回路内の第１のノードと第２のノードとの間に設けられるスイッチング回路装置であって，前記第１または第２のノードにインダクタが接続され，
前記第１のノードと第２のノードとの間に設けられ第１のゲート幅を有する第１のトランジスタと，
前記第１のノードと第２のノードとの間に前記第１のトランジスタに並列に設けられ前記第１のゲート幅より大きい第２のゲート幅を有する第２のトランジスタと，
前記電源回路の出力電圧に応じて生成される制御信号に応答して，前記第１のトランジスタをオン，オフに駆動する第１の駆動信号と，前記第２のトランジスタをオン，オフに駆動する第２の駆動信号とを，時間的にずらして出力する駆動信号生成回路とを有する。
【発明の効果】
【０００８】
第１の側面によれば，スイッチング時の電流の急激な変化を抑制しオン状態でのオン抵抗を抑制できる。
【図面の簡単な説明】
【０００９】
【図１】スイッチング回路装置を有する電源装置の回路と動作波形を示す図である。
【図２】第１の実施の形態におけるスイッチング回路装置を有する電源装置の回路図である。
【図３】図２のスイッチング回路装置２０の動作波形図である。
【図４】本実施の形態における電源装置の回路図である。
【図５】本実施の形態における駆動信号生成回路の第１の回路例を示す図である。
【図６】本実施の形態における駆動信号生成回路の第２の回路例を示す図である。
【図７】本実施の形態におけるスイッチング回路装置を構成するチップの断面図である。
【図８】第２の実施の形態における電源装置の回路図である。
【発明を実施するための形態】
【００１０】
図１は，スイッチング回路装置を有する電源装置の回路と動作波形を示す図である。電源装置は，交流電源ＡＣに接続されたインダクタＬ１と，インダクタＬ１と出力ＯＵＴとの間に設けられた一方向性素子であるダイオードＤ１と，インダクタＬ１とダイオードＤ１の接続ノード（第１のノード）ＳＷとを有する。さらに，電源装置は，第１のノードＳＷとグランドなどの基準電源ＶＳＳである第２のノードとの間に設けられたスイッチングトランジスタＱ０と，制御信号ＩＮに応じてスイッチングトランジスタＱ０のゲートに印加する駆動信号Ｇ０を生成するゲートドライバ１０とを有する。スイッチングトランジスタＱ０は，高い電圧が印加され且つインダクタＬ１に流す大電流をオンオフする高耐圧のパワートランジスタである。この例では，ＮチャネルＭＯＳＦＥＴである。
【００１１】
動作波形図に示されるとおり，ゲートドライバ１０が，制御信号ＩＮに応答して，駆動信号Ｇ０をグランド電位から電源電圧の１２Ｖに立ち上げると，トランジスタＱ０が導通し，交流電源ＡＣからインダクタＬ１，第１のノードＳＷ，トランジスタＱ０，グランド電源ＶＳＳに大電流が流れる。それにより，第１のノードＳＷがグランド電位まで低下し，インダクタＬ１に大電流が流れることでエネルギーが蓄積される。
【００１２】
そして，ゲートドライバ１０が，制御信号ＩＮに応答して，駆動信号Ｇ０を電源電圧の１２Ｖからグランド電位に立ち下げると，トランジスタＱ０が非導通状態になり，トランジスタＱ０を流れる電流がオフになる。この時，インダクタＬ１は，蓄積されたエネルギーにより交流電源ＡＣから出力端子ＯＵＴに向かって電流を供給し続ける。その結果，第１のノードＳＷ１と出力電圧Ｖｏｕｔは高い電位に上昇する。
【００１３】
このようなトランジスタＱ０によるオン，オフ動作を繰り返すことで，動作開始時に低電位であった出力端子ＯＵＴの電圧Ｖｏｕｔは，高い直流電圧に昇圧される。
【００１４】
トランジスタＱ０は高耐圧のパワーＭＯＳＦＥＴであるので，ゲートドライバ１０内の高くない通常の耐圧を有するＭＯＳＦＥＴとは構造が異なる。そのため，同じチップ内にトランジスタＱ０とゲートドライバ１０を設けることはできず，異なるチップに設けられる。そのため，電源装置を構成する部品点数が多くなる。
【００１５】
また，トランジスタＱ０のオン抵抗は，できるだけ小さくすることが望ましい。なぜなら，オン抵抗が高いとトランジスタＱ０が導通したときにインダクタＬ１からトランジスタＱ０に流れる電流の損失が大きくなり，電源装置の効率が低下するからである。
【００１６】
一方，トランジスタＱ０がスイッチングした時の電流の変化はできるだけ小さいことが望ましい。なぜなら，オフからオンの時とオフからオンの時の電流の変化が大きいと，インダクタＬ１とトランジスタＱ０とを流れる電流経路内の寄生インダクタンスＬｐに発生する電圧Ｖ，Ｖ＝Ｌｐ（ｄｉ／ｄｔ）（ｉは電流，ｔは時間），が高くなるからである。また，寄生インダクタＬｐから発生する電磁波ノイズが大きくなるからである。この寄生インダクタンスＬｐは，たとえば，トランジスタＱ０を有するチップを収容するパッケージ内のボンディングワイヤや，チップ内の配線などに形成されている。
【００１７】
したがって，トランジスタＱ０がオフからオンに変化して第１のノードＳＷが高い電圧からグランドＶＳＳまで低下する間のトランジスタＱ０のオン抵抗は高くして，第１のノードＳＷ１から第２のノードＶＳＳに流れる電流の変化の速度（ｄｉ／ｄｔ）をできるだけ遅くし，寄生インダクタンスＬｐに発生する電圧や電磁波のノイズを小さくするのが望ましい。トランジスタＱ０がオンからオフに変化して第１のノードＳＷがグランドＶＳＳから高い電圧まで上昇する時も同様である。また，第１のノードＳＷの電圧変化が完了してグランドＶＳＳになりトランジスタＱ０にオン電流が流れている間は，オン抵抗を低くして損失を少なくするのが望ましい。
【００１８】
トランジスタＱ０のオン抵抗は，相互コンダクタンスｇｍに依存し，トランジスタのゲート幅Ｗとチャネル長Ｌの比Ｗ／Ｌと，ゲートソース間電圧Ｖｇｓと閾値電圧Ｖｔｈの差，Ｖｇｓ−Ｖｔｈに依存する。そこで，ゲートドライバ１０とトランジスタＱ０のゲートとの間に抵抗を挿入することでゲート駆動信号の立ち上がりと立ち下がりを鈍らせて，スイッチング時の相互コンダクタンスｇｍを小さくし，第１のノードＳＷ１がグランドＶＳＳに達した後は相互コンダクタンスｇｍを大きくすることが期待できる。
【００１９】
しかし，異なるチップで構成されるゲートドライバ１０とトランジスタＱ０との間に抵抗素子を設けても，トランジスタＱ０の相互コンダクタンスｇｍを所望の特性に調整するのは容易ではない。さらに，スイッチングトランジスタＱ０が設けられる電源装置のインダクタＬ１などの規模に応じて，求められるトランジスタＱ０の相互コンダクタンスｇｍの制御が異なり，抵抗素子では高精度な制御が困難である。
【００２０】
図２は，第１の実施の形態におけるスイッチング回路装置を有する電源装置の回路図である。この電源装置は昇圧型であり，交流入力電圧ＡＣを昇圧して高い出力電圧Ｖｏｕｔを生成する。入力電圧は直流でもよい。図１と同様に，インダクタＬ１とダイオードＤ１を有し，それらの接続ノードである第１のノードＳＷとグランドの第２のノードＶＳＳとの間に，スイッチング回路装置２０を有する。
【００２１】
スイッチング回路装置２０は，ゲート幅Ｗが小さい第１のスイッチングトランジスタＱ１と，それよりゲート幅Ｗが大きい第２のスイッチングトランジスタＱ２とを有する。これらのトランジスタＱ１，Ｑ２は，第１のノードＳＷ１と第２のノードＶＳＳとの間に並列に設けられている。すなわち，第１のトランジスタＱ１より第２のトランジスタＱ２のほうがトランジスタサイズＷ／Ｌが大きく，同じゲート電圧が印加された場合の相互コンダクタンスｇｍは高くまたはオン抵抗が小さい。
【００２２】
さらに，スイッチング回路装置２０は，制御信号ＰＷＭに応じて，２つのトランジスタＱ１，Ｑ２のゲートを駆動する駆動信号Ｇ１，Ｇ２を生成する駆動信号生成回路３０を有する。この駆動信号生成回路３０は，第１のトランジスタＱ１をオン，オフに駆動する第１の駆動信号Ｇ１と，第２のトランジスタＱ２をオン，オフに駆動する第２の駆動信号Ｇ２とを，時間的にずらして出力する。また，駆動信号生成回路３０には，昇圧電圧Ｖｏｕｔよりも低い電源ＶＤＤが供給され，駆動信号Ｇ１，Ｇ２は，グランド電位または電源ＶＤＤの電位に変化する。たとえば，昇圧電圧Ｖｏｕｔが４００Ｖ，電源ＶＤＤが数十Ｖである。さらに，制御信号ＰＷＭは，後述するとおり，昇圧電源Ｖｏｕｔの電圧を所望の電圧にするように生成される信号である。
【００２３】
そして，スイッチング回路装置２０は，１チップで構成され，高耐圧のスイッチングトランジスタＱ１，Ｑ２と，駆動信号生成回路３０内のそれほど高くない通常の耐圧のトランジスタとは，同じチップ内に形成される。スイッチングトランジスタＱ１，Ｑ２と，駆動信号生成回路内のトランジスタは，たとえば，ＧａＮのＨＥＭＴである。ＨＥＭＴの場合，後述するとおり，高耐圧のトランジスタとそれより低い通常耐圧のトランジスタとを同じ半導体基板に形成することができ，１チップ化することが可能である。
【００２４】
さらに，駆動信号生成回路３０内のトランジスタ，上記例ではＨＥＭＴ，は，大電流をスイッチングするトランジスタＱ１，Ｑ２に比較すると，ゲート幅Ｗが小さくトランジスタサイズが小さいトランジスタである。したがって，駆動信号生成回路３０がしめるチップ上の面積は，トランジスタＱ１，Ｑ２に比較すると小さい。
【００２５】
図３は，図２のスイッチング回路装置２０の動作波形図である。第１，第２の駆動信号Ｇ１，Ｇ２が共にグランド電位のＬレベルの時，第１，第２のトランジスタＱ１，Ｑ２は共にオフ（非導通状態）であり，第１のノードＳＷは高い電位になっている。この状態で，制御信号ＰＷＭがＬレベルからＨレベル（たとえば１２Ｖ）に立ち上がると，これに応答して，駆動信号生成回路３０は，最初に第１の駆動信号Ｇ１をＬレベルからＨレベルに立ち上げる。これに応答して，第１のトランジスタＱ１はオン（導通状態）になる。
【００２６】
しかし，第１のトランジスタＱ１のゲート幅Ｗは狭いので，その相互コンダクタンスｇｍは小さく，オン抵抗は高く，ドレイン電流は小さい。そのため，第１のノードＳＷは高電位から緩やかにグランド電位近くまで低下する。つまり，スルーレートが遅いスイッチング動作であり，急激な電圧変化は回避できる。このことは，第１のトランジスタＱ１のオフからオンにスイッチングしたときの電流変化は小さく，寄生インダクタンスＬｐによる電圧や電磁波ノイズは小さい。
【００２７】
そして，駆動信号生成回路３０は，第１の駆動信号Ｇ１の立ち上がりから所定時間遅延後に第２の駆動信号Ｇ２をＬレベルからＨレベルに立ち上げる。これに応答して，第２のトランジスタＱ２がオンする。この第２の駆動信号Ｇ２の立ち上がりタイミングは，第１のノードＳＷの電位が第２のノードＶＳＳの電位（グランド）の近くまで低下した時のタイミングである。ゲート幅Ｗがより大きい第２のトランジスタＱ２が導通すると，第１のノードＳＷはほぼ第２のノードＶＳＳのグランド電位まで低下する。第２のトランジスタＱ２の相互コンダクタンスｇｍは高くそのオン抵抗は小さいので，損失を小さくすることができる。
【００２８】
次に，第１，第２の駆動信号Ｇ１，Ｇ２が共にＨレベルの間，第１，第２のトランジスタＱ１，Ｑ２はオンであり，第１のノードＳＷはグランド電位にあり，インダクタＬ１には電流が供給される。これによりインダクタＬ１にはエネルギーが蓄積される。
【００２９】
この状態で，制御信号ＰＷＭがＨレベルからＬレベルに立ち下がると，これに応答して，駆動信号生成回路３０は，最初に第２の駆動信号Ｇ２をＨレベルからＬレベルに立ち下げる。これに応答して，第２のトランジスタＱ２はオフになり，第１のトランジスタＱ１だけがオン状態になる。したがって，インダクタＬ１からスイッチング回路装置２０に流れる電流が減少し，第１のトランジスタＱ１による小さなオン電流により，第１のノードＳＷの電位がやや上昇する。そして，それから所定時間遅延して，駆動信号生成回路３０は，第１の駆動信号Ｇ１をＨレベルからＬレベルに立ち下げる。これに応答して，第１のトランジスタＱ１はオフになり，第１のノードＳＷの電位はゆっくりと上昇し，高い電圧に達する。つまり，スルーレートが遅いスイッチング動作であり，急激な電圧変化は回避できる。このことは，サイズが小さい第１のトランジスタＱ１だけのオンからオフへの動作により，第１のノードＳＷの急激な電圧変化が回避され，急激な電流の変化も回避されることを意味している。
【００３０】
第１の駆動信号Ｇ１の立ち上がりと立ち下がりは，ゲートの寄生容量などにより比較的徐々に変化し，それも，第１のトランジスタＱ１の相互コンダクタンスｇｍの変化を緩やかにし，電流変化を抑制することに貢献しているともいえる。
【００３１】
このように，本実施の形態では，ゲート幅が異なる複数，図２の例では２つ，のスイッチングトランジスタＱ１，Ｑ２を並列に設け，それらの駆動信号Ｇ１，Ｇ２を時間をずらして立ち上がりと立ち下がりを制御する。これにより，スイッチング時の電流変化と電圧変化を抑制して第１のノードＳＷのスルーレートを遅くし電圧ノイズや電磁波ノイズを抑制するとともに，スイッチング後のオン抵抗を低くして損失を抑制し電源装置の効率を上げることができる。
【００３２】
また，本実施の形態では，インダクタＬ１と基準電位であるＶＳＳとの間に，２つのトランジスタＱ１，Ｑ２を並列に設ける。これらのトランジスタＱ１，Ｑ２のゲート幅は同等でも良い。そして，電源回路の出力電圧Ｖｏｕｔが所望の電位（基準電位）になるように生成された制御信号ＰＷＭに基づいて，駆動信号Ｇ１，Ｇ２が時間差を有して生成される。つまり，駆動信号生成回路３０は，制御信号ＰＷＭのタイミングから駆動信号Ｇ１，Ｇ２のタイミングを調整して時間差を生成する。この駆動信号Ｇ１，Ｇ２のタイミング調整により，スイッチング回路は，オンスイッチング時に，トランジスタＱ１を先にオンにし時間差後にトランジスタＱ２をオンにし，オフスイッチング時には，トランジスタＱ２を先にオフにし，トランジスタＱ１を時間差後にオフにする。少なくとも，２つのトランジスタの一方のみをオンにすることでノードＳＷの立ち下がりと立ち上がりのスルーレートを遅くすることができる。これにより，ノードＳＷの立ち下がりと立ち上がりをなだらかにして，電圧ノイズや電磁波ノイズを抑制し，オン抵抗を低くして損失を抑制することができる。
【００３３】
図４は，本実施の形態における電源装置の回路図である。図２に示したインダクタＬ１とダイオードＤ１とスイッチング回路装置２０とに加えて，図４の電源装置は，昇圧された出力電圧Ｖｏｕｔを抵抗分割する２つの抵抗Ｒ１，Ｒ２と，その抵抗分割されたノードＮ０の電圧がフィードバックされるＰＷＭ信号生成回路４０と，入力電源ＩＮと，４つのダイオードからなる整流ブリッジ回路４２と，出力Ｖｏｕｔに設けられる安定化キャパシタＣ１とを有する。さらに，図４には，昇圧電圧Ｖｏｕｔが供給される負荷回路５０が示されている。入力電源ＩＮは，交流電源または直流電源である。
【００３４】
ＰＷＭ信号生成回路４０は，制御信号ＰＷＭを生成する制御信号生成回路であり，たとえば，シリコンチップ内に形成されたマイクロコンピュータや論理回路の集積回路（ＬＳＩ）である。したがって，シリコンＬＳＩの通常の電源ＶＤＤ２が供給される。
【００３５】
ノードＮ０のフィードバック電圧は，ＰＷＭ信号生成回路４０内でデジタル信号に変換される。そして，ＰＷＭ信号生成回路４０は，フィードバック電圧が所望の電圧になるように，制御信号ＰＷＭを生成する。一例として，ＰＷＭ信号生成回路は，昇圧電圧Ｖｏｕｔが所望の電圧より低い場合は制御信号ＰＷＭのパルス幅を長くし，高い場合は短くするパルス幅変調制御を行う。あるいは，ＰＷＭ信号生成回路は，制御信号ＰＷＭのパルス幅は一定にし，昇圧電圧Ｖｏｕｔが所望の電圧より低い場合はそのパルス密度を高くし，高い場合は低くする。
【００３６】
スイッチング回路装置２０内の第１，第２のトランジスタＱ１，Ｑ２がオンした場合は，電流Ｉ１が流れて，インダクタＬ１に電磁エネルギーが蓄積される。一方，第１，第２のトランジスタＱ１，Ｑ２がオフした場合は，インダクタＬ１に蓄積された電磁エネルギーにより，電流Ｉ２が流れて昇圧電圧Ｖｏｕｔが上昇する。この動作を制御することで，昇圧電圧Ｖｏｕｔは所望の電位に制御される。
【００３７】
一方，スイッチング回路装置２０は，前述したとおり，１チップ内に高い耐圧を有する例えばＧａＮのＨＥＭＴと低い耐圧を有するＧａＮのＨＥＭＴとを集積化している。
【００３８】
図５は，本実施の形態における駆動信号生成回路の第１の回路例を示す図である。トランジスタＱ１，Ｑ２がオフの状態では，制御信号ＰＷＭはＬレベルであり，第１のノードＳＷがＨレベルであるのでインバータＩＮＶ３の出力Ｎ３はＬレベルであり，ＮＡＮＤの出力Ｎ２はＬレベル，インバータＩＮＶ２の出力Ｇ２はＬレベルである。さらに，ＮＯＲの出力Ｎ１はＨレベル，インバータＩＮＶ１の出力Ｇ１もＬレベルである。
【００３９】
そこで，図３に示したとおり，トランジスタＱ１，Ｑ２がオフの状態で，制御信号ＰＷＭがＬレベルからＨレベルに立ち上がると，ＮＯＲの出力Ｎ１がＬレベル，インバータＩＮＶ１の出力Ｇ１がＨレベルになり，第１のトランジスタＱ１がオンになる。これにより，第１のノードＳＷはゆっくりと低下する。第１のノードＳＷがグランド電位近くまで低下すると，インバータＩＮＶ３の出力Ｎ３がＨレベルになり，ＰＷＭのＨレベルとにより，ＮＡＮＤの出力Ｎ２がＬレベル，インバータＩＮＶ２の出力Ｇ２がＨレベルになり，第２のトランジスタＱ２がオンになる。このように，ＮＯＲとＩＮＶ１による遅延回路と，ＩＮＶ３とＮＡＮＤとＩＮＶ２とによる遅延回路とにより，駆動信号生成回路３０は，制御信号ＰＷＭの立ち上がりに応答して，第１の駆動信号Ｇ１を先にＨレベルに立ち上げ，第１のノードＳＷがグランド電位近くまで低下した後に，第２の駆動信号Ｇ２をＨレベルに立ち上げる。
【００４０】
逆に，両トランジスタＱ１，Ｑ２がオンの状態で，制御信号ＰＷＭがＨレベルからＬレベルに立ち下がると，まず，ＮＡＮＤの出力Ｎ２がＨレベル，インバータＩＮＶ２の出力である第２の駆動信号Ｇ２がＨレベルからＬレベルに立ち下がる。これにより，第２のトランジスタＱ２が先にオフになる。そして，制御信号ＰＷＭのＬレベルと，第２の駆動信号Ｇ２のＬレベルにより，ＮＯＲの出力Ｎ１はＨレベルになり，インバータＩＮＶ１の出力である第１の駆動信号Ｇ１もＨレベルからＬレベルに立ち下がる。これにより，第１のトランジスタＱ１がＱ２に遅れてオフになる。そして，第１のノードＳＷが高い電位に立ち上がると，インバータＩＮＶ３の出力Ｎ３はＬレベルになる。
【００４１】
駆動信号生成回路３０内のトランジスタは，インバータＩＮＶ３以外は高い電圧が印加されない。よって，それらを低い耐圧のＨＥＭＴのトランジスタで構成することができる。
【００４２】
図６は，本実施の形態における駆動信号生成回路の第２の回路例を示す図である。この例では，第２のトランジスタＱ２よりゲート幅が狭い第１のトランジスタＱ１として，複数の，この例では３つのトランジスタＱ１１，Ｑ１２，Ｑ１３が並列に設けられている。この３つの第１のトランジスタＱ１１，Ｑ１２，Ｑ１３は，第２のトランジスタＱ２よりゲート幅が狭く，オン抵抗が高い。また，３つの第１のトランジスタＱ１１，Ｑ１２，Ｑ１３は，そのゲート幅が，例えば，Ｑ１１：Ｑ１２：Ｑ１３＝１：２：４である。
【００４３】
図５の回路例と比較すると理解できるとおり，図６の駆動信号生成回路３０は，図５と同様に，ＮＡＮＤ，ＮＯＲ，ＩＮＶ１，ＩＮＶ２，ＩＮＶ３を有する。さらに，図６の駆動信号生成回路３０は，インバータＩＮＶ１に並列に，ノアゲートＮＯＲ１，ＮＯＲ２を有し，このノアゲートＮＯＲ１，ＮＯＲ２が，駆動信号Ｇ１２，Ｇ１３を出力する。また，これらのノアゲートＮＯＲ１，ＮＯＲ２には，ＮＯＲの出力Ｎ１に加えて，設定信号ＳＴ１，ＳＴ２が入力される。
【００４４】
そして，設定信号ＳＴ１，ＳＴ２が共にＬレベルであれば，ＩＮＶ１の出力Ｇ１１がＨレベルになるとき，ＮＯＲ１，ＮＯＲ２の出力Ｇ１２，Ｇ１３もＨレベルになり，３つの第１のトランジスタＱ１１，Ｑ１２，Ｑ１３がすべてオンになる。設定信号ＳＴ１，ＳＴ２がＬ，Ｈレベルであれば，ＩＮＶ１の出力Ｇ１１がＨレベルになるとき，ＮＯＲ１の出力Ｇ１２だけがＨレベルになり，２つの第１のトランジスタＱ１１，Ｑ１２がオンになり，Ｑ１３はオフのままである。設定信号ＳＴ１，ＳＴ２がＬレベル，Ｈレベルであれば，上記と逆になる。そして，設定信号ＳＴ１，ＳＴ２が共にＨレベルであれば，トランジスタＱ１２，Ｑ１３はオンにはならない。
【００４５】
このように，設定信号ＳＴ１，ＳＴ２の設定を変えることで，スイッチング時におけるオン状態になる第１のトランジスタＱ１１，Ｑ１２，Ｑ１３の合計ゲート幅を１〜７倍の分解能で調整することができる。
【００４６】
電源装置に設けられるスイッチング回路装置２０は，電源装置のインダクタＬ１の大きさ，第１のノードＳＷの寄生容量の大きさ，許容される電圧や電磁波ノイズのレベル，許容される損失などにより，スイッチング時の第１のノードＳＷのスルーレート（電圧変化の傾き）を最適化することが望まれる。図６のスイッチング回路装置であれば，設定信号ＳＴ１，ＳＴ２によりそのスルーレートを最適化することができる。この設定信号ＳＴ１，ＳＴ２は，例えば，制御信号生成回路４０から供給されるか，または外付け部品により設定される。
【００４７】
図７は，本実施の形態におけるスイッチング回路装置を構成するチップの断面図である。前述のとおり，スイッチング回路装置を構成する低耐圧のトランジスタからなる駆動信号生成回路３０と，高耐圧のスイッチングトランジスタＱ１，Ｑ２とが同じ半導体基板上に形成される。図７の断面図に示されるように，シリコンまたはＧａＮ基板ＳＵＢ上に，ノンドープの電子走行層（またはチャネル層）であるｉＧａＮ層と，ｎ型の電子供給層であるｎＡｌＧａＮ層と，ゲート電極Ｇが設けられている。ゲート電極Ｇの両側にはソース電極Ｓとドレイン電極Ｄとが設けられる。このＨＥＭＴ（高電子移動度トランジスタ）は，ゲート電極Ｇの電圧を制御することで，電子供給層ｎＡｌＧａＮからの電子が電子走行層ｉＧａＮの界面に供給され，チャネルが形成される。
【００４８】
このようなＧａＮのＨＥＭＴは，ゲート電極Ｇとドレイン電極Ｄとの間の距離を長くすれば耐圧を高くすることができる。したがって，図７に示されるとおり，駆動信号生成回路３０内のＨＥＭＴでは，ゲート電極Ｇとドレイン電極Ｄとの距離は短く，一方，スイッチングトランジスタであるパワートランジスタＱ１，Ｑ２のＨＥＭＴでは，ゲート電極Ｇとドレイン電極Ｄとの距離は長い。
【００４９】
また，パワートランジスタＱ１，Ｑ２では，ゲート電極Ｇとドレイン電極Ｄとの間に，絶縁膜ＳｉＮ上にフィールドプレート電極ＦＰが設けられている。通常，ソース電極Ｓとフィールドプレート電極ＦＰとが接続され，ソース電極がグランド電位に接続され，ドレイン電極Ｄには高い電圧，例えば４００Ｖ，が印加される。また，ゲート電極Ｇで構成されるＨＥＭＴはエンハンスメント型でプラスの閾値電圧であり，フィールドプレート電極ＦＰで構成されるＨＥＭＴはデプレッション型でマイナスの閾値電圧，例えば−１００Ｖ，である。
【００５０】
このフィールドプレート電極付きＨＥＭＴがオンする時の動作では，ゲートソース間電圧が閾値電圧以上になりゲート電極Ｇの下にチャネルが形成され，さらにフィールドプレート電極ＦＰはデプレッション型であるのでその下にもチャネルが形成され，ドレイン電極Ｄとソース電極Ｓとの間にチャネルが形成される。一方，オフする時は，ゲートソース間電圧が閾値電圧未満になりゲート電極Ｇの下にはチャネルが形成されず，ゲート電極Ｇとフィールドプレート電極ＦＰとの間のノード６０の電位が上昇する。そして，ノード６０の電位が１００Ｖを超えると，ソース電極に接続されているフィールドプレート電極ＦＰとノード６０との間の電圧がデプレッションの閾値電圧−１００Ｖ未満になり，フィールドプレート電極ＦＰの下のチャネルは形成されない。したがって，ノード６０とソース電極Ｓ間は１００Ｖ，ドレイン電極Ｄとノード６０間は３００Ｖの状態でＨＥＭＴはオフになり，高い電圧４００Ｖが分圧される。このように，フィールドプレート電極ＦＰを設けることで，ＨＥＭＴは高い耐圧を有することができる。
【００５１】
一方，駆動信号生成回路３０内のＨＥＭＴは，ドレイン電極Ｄとソース電極Ｓとの間に，ゲート電極Ｇが形成されている。通常のＨＥＭＴと同様に，ゲート電極Ｇとドレイン電極Ｄとの距離がゲート電極Ｇとソース電極Ｓとの距離よりも長くなっている。そして，ゲート電極Ｇとドレイン電極Ｄの距離がトランジスタＱ１，Ｑ２と比較すると短く，トランジスタＱ１，Ｑ２よりも耐圧は低い。
【００５２】
このように，ＧａＮのＨＥＭＴでスイッチング回路を構成することで，スイッチングトランジスタＱ１，Ｑ２と駆動信号生成回路３０のトランジスタとを１つのチップ内に集積化することができる。一般に，ＧａＮ（窒化ガリウム）は，絶縁破壊電界が高くサイズを小さくしても高い耐圧を有し，飽和ドリフト速度が高く高周波スイッチングが可能でインダクタＬ１やキャパシタＣ１を小さくでき，また熱伝導率がシリコンより高いと言われている。
【００５３】
図８は，第２の実施の形態における電源装置の回路図である。この電源装置は，入力直流電源ＶＤＤを降圧した直流電源Ｖｏｕｔを生成するＤＣＤＣコンバータである。このような降圧型の電源装置にも本実施の形態のスイッチング回路装置２０を適用することができる。
【００５４】
入力直流電圧ＶＤＤ（第１のノード）とノードＬＸ（第２のノード）との間に，高耐圧のスイッチングトランジスタＱ１，Ｑ２が設けられ，さらに，ノードＬＸとグランドＶＳＳとの間にも高耐圧のスイッチングトランジスタＱ３が設けられる。そして，ノードＬＸと電源装置の出力Ｖｏｕｔとの間には，外付けのインダクタＬｏｕｔが設けられている。出力Ｖｏｕｔには，安定化キャパシタＣ１が設けられ，負荷回路に出力電圧Ｖｏｕｔが供給される。また，出力電圧Ｖｏｕｔは，制御信号生成回路であるＰＷＭ信号生成回路４０にフィードバックされ，ＰＷＭ信号出力電圧Ｖｏｕｔが所望の電圧になるように制御信号ＰＷＭが生成される。
【００５５】
この降圧型電源装置では，ハイサイド側のトランジスタＱ１，Ｑ２がオンになるとき，ローサイド側のトランジスタＱ３がオフになり，Ｑ１，Ｑ２がオフになるときＱ３がオンになる動作を交互に行う。トランジスタＱ１，Ｑ２がオンになると，ノードＬＸの電位が入力直流電源ＶＤＤに上昇し，入力直流電源ＶＤＤからインダクタＬｏｕｔに電流が流れ，インダクタに電磁エネルギーが蓄積される。一方，トランジスタＱ１，Ｑ２がオフになると，トランジスタＱ３がオンになり，蓄積された電磁エネルギーによりインダクタＬｏｕｔに流れる電流は，グランドＶＳＳからトランジスタＱ３を介して流れる。トランジスタＱ３がオンするとノードＬＸはグランドＶＳＳ以下に低下する。いずれのトランジスタＱ１，Ｑ２，Ｑ３も低いオン抵抗を有し，損失を小さくしている。制御信号生成回路であるＰＷＭ信号生成回路４０は，図４の昇圧型電源装置と同様であり，ＰＷＭ制御信号は，ＰＷＭ制御されたパルス幅を有するか，ＰＦＭ制御されたパルス密度を有する。
【００５６】
この降圧型電源装置でも，ハイサイド側のスイッチングトランジスタとして，並列に接続された，ゲート幅が小さい第１のトランジスタＱ１と，ゲート幅がそれより大きい第２のトランジスタＱ２とを有する。駆動信号生成回路３０が生成する第１，第２の駆動信号Ｇ１，Ｇ２は，図２，図３と同様である。ハイサイド側のスイッチングトランジスタがオンする場合は，第１の駆動信号Ｇ１が先にＨレベルになり，ゲート幅が小さいトランジスタＱ１が先にオンになる。このときのオン抵抗は大きいので，ノードＬＸは緩やかに電源ＶＤＤの電位に上昇し，電圧ノイズや電磁波ノイズが低く抑えられる。トランジスタＱ１がオンしてノードＬＸがほぼ電源ＶＤＤの電位まで上昇した後に，第２の駆動信号Ｇ２がＨレベルになり，ゲート幅が大きいトランジスタＱ２がオンする。このトランジスタＱ２のオン抵抗は小さいので，損失を抑制して効率を高くすることができる。
【００５７】
ローサイド側のスイッチングトランジスタＱ３は，単一の高耐圧ＨＥＭＴトランジスタでもよいが，ハイサイド側と同様に，第１，第２のトランジスタで構成してもよい。その場合は，ノードＬＸが第１のノード，グランドＶＳＳが第２のノードになり，それらのノードの間に第１，第２のトランジスタＱ１，Ｑ２が並列に設けられる。
【００５８】
以上の通り，本実施の形態によれば，高い電圧が印加される第１，第２のノード間にトランジスタサイズが異なる高耐圧のトランジスタＱ１，Ｑ２を並列に設け，それらを駆動する駆動信号を時間差をつけて供給する。オンする場合は，サイズが小さいトランジスタＱ１を先にオンにして第１，第２のノード間電圧の低下のスルーレートを遅くし，第１，第２のノード間電圧が十分低下した後にサイズが大きいトランジスタＱ２をオンにして，オン抵抗を低く押さえて損失を抑制する。一方，オフする場合は，サイズが大きいトランジスタＱ２を先にオフにして第１，第２のノード間電圧の上昇のスルーレートを遅くし，両ノードが十分に電圧差を有した後にサイズが小さいトランジスタＱ１をオフにする。
【００５９】
さらに，高耐圧のトランジスタＱ１，Ｑ２と駆動信号生成回路内の低耐圧のトランジスタとをＧａＮのＨＥＭＴで構成することで，１チップのスイッチング回路装置にすることができる。
【００６０】
以上の実施の形態をまとめると，次の付記のとおりである。
【００６１】
（付記１）
電源回路内の第１のノードと第２のノードとの間に設けられるスイッチング回路装置であって，前記第１または第２のノードにインダクタが接続され，
前記第１のノードと第２のノードとの間に設けられ第１のゲート幅を有する第１のトランジスタと，
前記第１のノードと第２のノードとの間に前記第１のトランジスタに並列に設けられ前記第１のゲート幅より大きい第２のゲート幅を有する第２のトランジスタと，
前記電源回路の出力電圧に応じて生成される制御信号に応答して，前記第１のトランジスタをオン，オフに駆動する第１の駆動信号と，前記第２のトランジスタをオン，オフに駆動する第２の駆動信号とを，時間的にずらして出力する駆動信号生成回路とを有するスイッチング回路装置。
【００６２】
（付記２）
付記１において，
前記駆動信号生成回路は，前記第１のトランジスタをオンに駆動した後に前記第２のトランジスタをオンに駆動するように，前記第１，第２の駆動信号の第１の変化のタイミングの時間をずらし，前記第２のトランジスタをオフに駆動した後に前記第１のトランジスタをオフに駆動するように，前記第１，第２の駆動信号の第２の変化のタイミングの時間をずらすスイッチング回路装置。
【００６３】
（付記３）
付記２において，
前記駆動信号生成回路は，前記第１，第２の駆動信号の第１の変化のタイミングを，前記第１のトランジスタをオンに駆動して前記第１のノードと第２のノード間の電圧が所定電圧まで低下した後に前記第２のトランジスタをオンに駆動するように制御するスイッチング回路装置。
【００６４】
（付記４）
付記２において，
前記タイミング制御回路は，前記制御信号の第１の変化に応答して，前記第１の駆動信号に第１の変化を生じさせ，その後第２の駆動信号に第１の変化を生じさせ，前記制御信号の第２の変化に応答して，前記第２の駆動信号に第２の変化を生じさせ，その後第１の駆動信号に第１の変化を生じさせる遅延回路を有するスイッチング回路装置。
【００６５】
（付記５）
付記１〜４のいずれかにおいて，
前記第１，第２のトランジスタと，前記駆動信号生成回路を構成する第３のトランジスタとが，共通の半導体基板に形成され，
前記第１，第２のトランジスタは，ゲートとドレインとが第１の距離離間した第１のＨＥＭＴであり，
前記第３のトランジスタは，ゲートとドレインとが前記第１の距離より短い第２の距離離間した第２のＨＥＭＴであるスイッチング回路装置。
【００６６】
（付記６）
付記１〜５のいずれかにおいて，
前記制御信号は，前記電源回路の出力電圧に応じたパルス幅または周波数を有するスイッチング回路装置。
【００６７】
（付記７）
付記１〜５のいずれかに記載のスイッチング回路装置と，
前記第１のノードに接続されたインダクタと，
前記第１のノードと出力端子との間に設けられた一方向性素子とを有する電源装置。
【００６８】
（付記８）
付記１〜５のいずれかに記載のスイッチング回路装置と，
前記第１のノードに接続された入力電圧と，
前記第２のノードと出力端子との間に設けられたインダクタとを有する電源装置。
【００６９】
（付記９）
付記８において，
さらに，前記第２のノードと基準電源との間に設けられたロウサイドトランジスタを有する電源装置。
【００７０】
（付記１０）
付記１〜５のいずれかに記載のスイッチング回路装置と，
入力電圧と前記第１のノードの間に設けられたハイサイドトランジスタと，
前記第１のノードと出力端子との間に設けられたインダクタとを有する電源装置。
【００７１】
（付記１１）
電源のスイッチング回路装置であって，
インダクタと基準電位との間に接続される第１トランジスタと，
前記インダクタ及び前記基準電位との間で前記第１トランジスタに対して並列に接続される第２トランジスタと，
前記出力電圧と所定電圧との大小関係に応答して，前記第１トランジスタを駆動する第１制御信号と，前記第２トランジスタを駆動する第２制御信号とに時間差を与える調整回路と
を有することを特徴とするスイッチング回路装置。
【符号の説明】
【００７２】
Ｑ１：第１のトランジスタ Ｑ２：第２のトランジスタ
２０：スイッチング回路装置 ３０：駆動信号生成回路
４０：制御信号生成回路 ＰＷＭ：制御信号
【技術分野】
【０００１】
本発明は，スイッチング回路装置及びそれを有する電源装置に関する。
【背景技術】
【０００２】
電源回路は，ＡＣ電源やＤＣ電源などを昇圧した昇圧電源や，それらを降圧した降圧電源を生成する。電源回路は，インダクタと，インダクタの電流をオン，オフするスイッチング回路装置と，そのスイッチングを制御する制御信号を生成する制御信号生成回路とを有する。この制御信号生成回路は，電源回路の出力電圧を監視し出力電圧が所望の電圧になるような制御信号を生成する。電源回路は，この制御信号に応じてスイッチング回路装置がインダクタの電流をオン，オフすることで，所望の電圧の出力電圧を生成する。
【０００３】
スイッチング回路装置は，比較的高い電圧が印加されるため，パワーＭＯＳＦＥＴや，ＩＧＢＴ（絶縁ゲート・バイポーラ・トランジスタ）などの高耐圧のパワー半導体デバイスを有し，さらに，それをオン，オフに駆動する駆動信号を生成する駆動信号生成回路を有する。駆動信号生成回路は，制御信号生成回路から供給される制御信号を入力し，パワー半導体デバイスを駆動する駆動信号を生成する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平８−３２０６４号公報
【特許文献２】特開平１１−１５０４６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
電源装置では，スイッチング回路装置がインダクタに流れる大きな電流をオン，オフする。そのため，大電流の急激な変化に伴って，電源装置内の寄生インダクタンスに大きなノイズ電圧が発生したり，大きなエネルギーの電磁波が発生したりする。これを回避するためにスイッチングトランジスタのオン抵抗を高くすると損失が大きくなる。
【０００６】
そこで，本発明の目的は，スイッチング時の電流の急激な変化を抑制しオン状態でのオン抵抗を抑制したスイッチング回路装置及びそれを有する電源装置を提供することにある。
【課題を解決するための手段】
【０００７】
スイッチング回路装置の第１の側面は，電源回路内の第１のノードと第２のノードとの間に設けられるスイッチング回路装置であって，前記第１または第２のノードにインダクタが接続され，
前記第１のノードと第２のノードとの間に設けられ第１のゲート幅を有する第１のトランジスタと，
前記第１のノードと第２のノードとの間に前記第１のトランジスタに並列に設けられ前記第１のゲート幅より大きい第２のゲート幅を有する第２のトランジスタと，
前記電源回路の出力電圧に応じて生成される制御信号に応答して，前記第１のトランジスタをオン，オフに駆動する第１の駆動信号と，前記第２のトランジスタをオン，オフに駆動する第２の駆動信号とを，時間的にずらして出力する駆動信号生成回路とを有する。
【発明の効果】
【０００８】
第１の側面によれば，スイッチング時の電流の急激な変化を抑制しオン状態でのオン抵抗を抑制できる。
【図面の簡単な説明】
【０００９】
【図１】スイッチング回路装置を有する電源装置の回路と動作波形を示す図である。
【図２】第１の実施の形態におけるスイッチング回路装置を有する電源装置の回路図である。
【図３】図２のスイッチング回路装置２０の動作波形図である。
【図４】本実施の形態における電源装置の回路図である。
【図５】本実施の形態における駆動信号生成回路の第１の回路例を示す図である。
【図６】本実施の形態における駆動信号生成回路の第２の回路例を示す図である。
【図７】本実施の形態におけるスイッチング回路装置を構成するチップの断面図である。
【図８】第２の実施の形態における電源装置の回路図である。
【発明を実施するための形態】
【００１０】
図１は，スイッチング回路装置を有する電源装置の回路と動作波形を示す図である。電源装置は，交流電源ＡＣに接続されたインダクタＬ１と，インダクタＬ１と出力ＯＵＴとの間に設けられた一方向性素子であるダイオードＤ１と，インダクタＬ１とダイオードＤ１の接続ノード（第１のノード）ＳＷとを有する。さらに，電源装置は，第１のノードＳＷとグランドなどの基準電源ＶＳＳである第２のノードとの間に設けられたスイッチングトランジスタＱ０と，制御信号ＩＮに応じてスイッチングトランジスタＱ０のゲートに印加する駆動信号Ｇ０を生成するゲートドライバ１０とを有する。スイッチングトランジスタＱ０は，高い電圧が印加され且つインダクタＬ１に流す大電流をオンオフする高耐圧のパワートランジスタである。この例では，ＮチャネルＭＯＳＦＥＴである。
【００１１】
動作波形図に示されるとおり，ゲートドライバ１０が，制御信号ＩＮに応答して，駆動信号Ｇ０をグランド電位から電源電圧の１２Ｖに立ち上げると，トランジスタＱ０が導通し，交流電源ＡＣからインダクタＬ１，第１のノードＳＷ，トランジスタＱ０，グランド電源ＶＳＳに大電流が流れる。それにより，第１のノードＳＷがグランド電位まで低下し，インダクタＬ１に大電流が流れることでエネルギーが蓄積される。
【００１２】
そして，ゲートドライバ１０が，制御信号ＩＮに応答して，駆動信号Ｇ０を電源電圧の１２Ｖからグランド電位に立ち下げると，トランジスタＱ０が非導通状態になり，トランジスタＱ０を流れる電流がオフになる。この時，インダクタＬ１は，蓄積されたエネルギーにより交流電源ＡＣから出力端子ＯＵＴに向かって電流を供給し続ける。その結果，第１のノードＳＷ１と出力電圧Ｖｏｕｔは高い電位に上昇する。
【００１３】
このようなトランジスタＱ０によるオン，オフ動作を繰り返すことで，動作開始時に低電位であった出力端子ＯＵＴの電圧Ｖｏｕｔは，高い直流電圧に昇圧される。
【００１４】
トランジスタＱ０は高耐圧のパワーＭＯＳＦＥＴであるので，ゲートドライバ１０内の高くない通常の耐圧を有するＭＯＳＦＥＴとは構造が異なる。そのため，同じチップ内にトランジスタＱ０とゲートドライバ１０を設けることはできず，異なるチップに設けられる。そのため，電源装置を構成する部品点数が多くなる。
【００１５】
また，トランジスタＱ０のオン抵抗は，できるだけ小さくすることが望ましい。なぜなら，オン抵抗が高いとトランジスタＱ０が導通したときにインダクタＬ１からトランジスタＱ０に流れる電流の損失が大きくなり，電源装置の効率が低下するからである。
【００１６】
一方，トランジスタＱ０がスイッチングした時の電流の変化はできるだけ小さいことが望ましい。なぜなら，オフからオンの時とオフからオンの時の電流の変化が大きいと，インダクタＬ１とトランジスタＱ０とを流れる電流経路内の寄生インダクタンスＬｐに発生する電圧Ｖ，Ｖ＝Ｌｐ（ｄｉ／ｄｔ）（ｉは電流，ｔは時間），が高くなるからである。また，寄生インダクタＬｐから発生する電磁波ノイズが大きくなるからである。この寄生インダクタンスＬｐは，たとえば，トランジスタＱ０を有するチップを収容するパッケージ内のボンディングワイヤや，チップ内の配線などに形成されている。
【００１７】
したがって，トランジスタＱ０がオフからオンに変化して第１のノードＳＷが高い電圧からグランドＶＳＳまで低下する間のトランジスタＱ０のオン抵抗は高くして，第１のノードＳＷ１から第２のノードＶＳＳに流れる電流の変化の速度（ｄｉ／ｄｔ）をできるだけ遅くし，寄生インダクタンスＬｐに発生する電圧や電磁波のノイズを小さくするのが望ましい。トランジスタＱ０がオンからオフに変化して第１のノードＳＷがグランドＶＳＳから高い電圧まで上昇する時も同様である。また，第１のノードＳＷの電圧変化が完了してグランドＶＳＳになりトランジスタＱ０にオン電流が流れている間は，オン抵抗を低くして損失を少なくするのが望ましい。
【００１８】
トランジスタＱ０のオン抵抗は，相互コンダクタンスｇｍに依存し，トランジスタのゲート幅Ｗとチャネル長Ｌの比Ｗ／Ｌと，ゲートソース間電圧Ｖｇｓと閾値電圧Ｖｔｈの差，Ｖｇｓ−Ｖｔｈに依存する。そこで，ゲートドライバ１０とトランジスタＱ０のゲートとの間に抵抗を挿入することでゲート駆動信号の立ち上がりと立ち下がりを鈍らせて，スイッチング時の相互コンダクタンスｇｍを小さくし，第１のノードＳＷ１がグランドＶＳＳに達した後は相互コンダクタンスｇｍを大きくすることが期待できる。
【００１９】
しかし，異なるチップで構成されるゲートドライバ１０とトランジスタＱ０との間に抵抗素子を設けても，トランジスタＱ０の相互コンダクタンスｇｍを所望の特性に調整するのは容易ではない。さらに，スイッチングトランジスタＱ０が設けられる電源装置のインダクタＬ１などの規模に応じて，求められるトランジスタＱ０の相互コンダクタンスｇｍの制御が異なり，抵抗素子では高精度な制御が困難である。
【００２０】
図２は，第１の実施の形態におけるスイッチング回路装置を有する電源装置の回路図である。この電源装置は昇圧型であり，交流入力電圧ＡＣを昇圧して高い出力電圧Ｖｏｕｔを生成する。入力電圧は直流でもよい。図１と同様に，インダクタＬ１とダイオードＤ１を有し，それらの接続ノードである第１のノードＳＷとグランドの第２のノードＶＳＳとの間に，スイッチング回路装置２０を有する。
【００２１】
スイッチング回路装置２０は，ゲート幅Ｗが小さい第１のスイッチングトランジスタＱ１と，それよりゲート幅Ｗが大きい第２のスイッチングトランジスタＱ２とを有する。これらのトランジスタＱ１，Ｑ２は，第１のノードＳＷ１と第２のノードＶＳＳとの間に並列に設けられている。すなわち，第１のトランジスタＱ１より第２のトランジスタＱ２のほうがトランジスタサイズＷ／Ｌが大きく，同じゲート電圧が印加された場合の相互コンダクタンスｇｍは高くまたはオン抵抗が小さい。
【００２２】
さらに，スイッチング回路装置２０は，制御信号ＰＷＭに応じて，２つのトランジスタＱ１，Ｑ２のゲートを駆動する駆動信号Ｇ１，Ｇ２を生成する駆動信号生成回路３０を有する。この駆動信号生成回路３０は，第１のトランジスタＱ１をオン，オフに駆動する第１の駆動信号Ｇ１と，第２のトランジスタＱ２をオン，オフに駆動する第２の駆動信号Ｇ２とを，時間的にずらして出力する。また，駆動信号生成回路３０には，昇圧電圧Ｖｏｕｔよりも低い電源ＶＤＤが供給され，駆動信号Ｇ１，Ｇ２は，グランド電位または電源ＶＤＤの電位に変化する。たとえば，昇圧電圧Ｖｏｕｔが４００Ｖ，電源ＶＤＤが数十Ｖである。さらに，制御信号ＰＷＭは，後述するとおり，昇圧電源Ｖｏｕｔの電圧を所望の電圧にするように生成される信号である。
【００２３】
そして，スイッチング回路装置２０は，１チップで構成され，高耐圧のスイッチングトランジスタＱ１，Ｑ２と，駆動信号生成回路３０内のそれほど高くない通常の耐圧のトランジスタとは，同じチップ内に形成される。スイッチングトランジスタＱ１，Ｑ２と，駆動信号生成回路内のトランジスタは，たとえば，ＧａＮのＨＥＭＴである。ＨＥＭＴの場合，後述するとおり，高耐圧のトランジスタとそれより低い通常耐圧のトランジスタとを同じ半導体基板に形成することができ，１チップ化することが可能である。
【００２４】
さらに，駆動信号生成回路３０内のトランジスタ，上記例ではＨＥＭＴ，は，大電流をスイッチングするトランジスタＱ１，Ｑ２に比較すると，ゲート幅Ｗが小さくトランジスタサイズが小さいトランジスタである。したがって，駆動信号生成回路３０がしめるチップ上の面積は，トランジスタＱ１，Ｑ２に比較すると小さい。
【００２５】
図３は，図２のスイッチング回路装置２０の動作波形図である。第１，第２の駆動信号Ｇ１，Ｇ２が共にグランド電位のＬレベルの時，第１，第２のトランジスタＱ１，Ｑ２は共にオフ（非導通状態）であり，第１のノードＳＷは高い電位になっている。この状態で，制御信号ＰＷＭがＬレベルからＨレベル（たとえば１２Ｖ）に立ち上がると，これに応答して，駆動信号生成回路３０は，最初に第１の駆動信号Ｇ１をＬレベルからＨレベルに立ち上げる。これに応答して，第１のトランジスタＱ１はオン（導通状態）になる。
【００２６】
しかし，第１のトランジスタＱ１のゲート幅Ｗは狭いので，その相互コンダクタンスｇｍは小さく，オン抵抗は高く，ドレイン電流は小さい。そのため，第１のノードＳＷは高電位から緩やかにグランド電位近くまで低下する。つまり，スルーレートが遅いスイッチング動作であり，急激な電圧変化は回避できる。このことは，第１のトランジスタＱ１のオフからオンにスイッチングしたときの電流変化は小さく，寄生インダクタンスＬｐによる電圧や電磁波ノイズは小さい。
【００２７】
そして，駆動信号生成回路３０は，第１の駆動信号Ｇ１の立ち上がりから所定時間遅延後に第２の駆動信号Ｇ２をＬレベルからＨレベルに立ち上げる。これに応答して，第２のトランジスタＱ２がオンする。この第２の駆動信号Ｇ２の立ち上がりタイミングは，第１のノードＳＷの電位が第２のノードＶＳＳの電位（グランド）の近くまで低下した時のタイミングである。ゲート幅Ｗがより大きい第２のトランジスタＱ２が導通すると，第１のノードＳＷはほぼ第２のノードＶＳＳのグランド電位まで低下する。第２のトランジスタＱ２の相互コンダクタンスｇｍは高くそのオン抵抗は小さいので，損失を小さくすることができる。
【００２８】
次に，第１，第２の駆動信号Ｇ１，Ｇ２が共にＨレベルの間，第１，第２のトランジスタＱ１，Ｑ２はオンであり，第１のノードＳＷはグランド電位にあり，インダクタＬ１には電流が供給される。これによりインダクタＬ１にはエネルギーが蓄積される。
【００２９】
この状態で，制御信号ＰＷＭがＨレベルからＬレベルに立ち下がると，これに応答して，駆動信号生成回路３０は，最初に第２の駆動信号Ｇ２をＨレベルからＬレベルに立ち下げる。これに応答して，第２のトランジスタＱ２はオフになり，第１のトランジスタＱ１だけがオン状態になる。したがって，インダクタＬ１からスイッチング回路装置２０に流れる電流が減少し，第１のトランジスタＱ１による小さなオン電流により，第１のノードＳＷの電位がやや上昇する。そして，それから所定時間遅延して，駆動信号生成回路３０は，第１の駆動信号Ｇ１をＨレベルからＬレベルに立ち下げる。これに応答して，第１のトランジスタＱ１はオフになり，第１のノードＳＷの電位はゆっくりと上昇し，高い電圧に達する。つまり，スルーレートが遅いスイッチング動作であり，急激な電圧変化は回避できる。このことは，サイズが小さい第１のトランジスタＱ１だけのオンからオフへの動作により，第１のノードＳＷの急激な電圧変化が回避され，急激な電流の変化も回避されることを意味している。
【００３０】
第１の駆動信号Ｇ１の立ち上がりと立ち下がりは，ゲートの寄生容量などにより比較的徐々に変化し，それも，第１のトランジスタＱ１の相互コンダクタンスｇｍの変化を緩やかにし，電流変化を抑制することに貢献しているともいえる。
【００３１】
このように，本実施の形態では，ゲート幅が異なる複数，図２の例では２つ，のスイッチングトランジスタＱ１，Ｑ２を並列に設け，それらの駆動信号Ｇ１，Ｇ２を時間をずらして立ち上がりと立ち下がりを制御する。これにより，スイッチング時の電流変化と電圧変化を抑制して第１のノードＳＷのスルーレートを遅くし電圧ノイズや電磁波ノイズを抑制するとともに，スイッチング後のオン抵抗を低くして損失を抑制し電源装置の効率を上げることができる。
【００３２】
また，本実施の形態では，インダクタＬ１と基準電位であるＶＳＳとの間に，２つのトランジスタＱ１，Ｑ２を並列に設ける。これらのトランジスタＱ１，Ｑ２のゲート幅は同等でも良い。そして，電源回路の出力電圧Ｖｏｕｔが所望の電位（基準電位）になるように生成された制御信号ＰＷＭに基づいて，駆動信号Ｇ１，Ｇ２が時間差を有して生成される。つまり，駆動信号生成回路３０は，制御信号ＰＷＭのタイミングから駆動信号Ｇ１，Ｇ２のタイミングを調整して時間差を生成する。この駆動信号Ｇ１，Ｇ２のタイミング調整により，スイッチング回路は，オンスイッチング時に，トランジスタＱ１を先にオンにし時間差後にトランジスタＱ２をオンにし，オフスイッチング時には，トランジスタＱ２を先にオフにし，トランジスタＱ１を時間差後にオフにする。少なくとも，２つのトランジスタの一方のみをオンにすることでノードＳＷの立ち下がりと立ち上がりのスルーレートを遅くすることができる。これにより，ノードＳＷの立ち下がりと立ち上がりをなだらかにして，電圧ノイズや電磁波ノイズを抑制し，オン抵抗を低くして損失を抑制することができる。
【００３３】
図４は，本実施の形態における電源装置の回路図である。図２に示したインダクタＬ１とダイオードＤ１とスイッチング回路装置２０とに加えて，図４の電源装置は，昇圧された出力電圧Ｖｏｕｔを抵抗分割する２つの抵抗Ｒ１，Ｒ２と，その抵抗分割されたノードＮ０の電圧がフィードバックされるＰＷＭ信号生成回路４０と，入力電源ＩＮと，４つのダイオードからなる整流ブリッジ回路４２と，出力Ｖｏｕｔに設けられる安定化キャパシタＣ１とを有する。さらに，図４には，昇圧電圧Ｖｏｕｔが供給される負荷回路５０が示されている。入力電源ＩＮは，交流電源または直流電源である。
【００３４】
ＰＷＭ信号生成回路４０は，制御信号ＰＷＭを生成する制御信号生成回路であり，たとえば，シリコンチップ内に形成されたマイクロコンピュータや論理回路の集積回路（ＬＳＩ）である。したがって，シリコンＬＳＩの通常の電源ＶＤＤ２が供給される。
【００３５】
ノードＮ０のフィードバック電圧は，ＰＷＭ信号生成回路４０内でデジタル信号に変換される。そして，ＰＷＭ信号生成回路４０は，フィードバック電圧が所望の電圧になるように，制御信号ＰＷＭを生成する。一例として，ＰＷＭ信号生成回路は，昇圧電圧Ｖｏｕｔが所望の電圧より低い場合は制御信号ＰＷＭのパルス幅を長くし，高い場合は短くするパルス幅変調制御を行う。あるいは，ＰＷＭ信号生成回路は，制御信号ＰＷＭのパルス幅は一定にし，昇圧電圧Ｖｏｕｔが所望の電圧より低い場合はそのパルス密度を高くし，高い場合は低くする。
【００３６】
スイッチング回路装置２０内の第１，第２のトランジスタＱ１，Ｑ２がオンした場合は，電流Ｉ１が流れて，インダクタＬ１に電磁エネルギーが蓄積される。一方，第１，第２のトランジスタＱ１，Ｑ２がオフした場合は，インダクタＬ１に蓄積された電磁エネルギーにより，電流Ｉ２が流れて昇圧電圧Ｖｏｕｔが上昇する。この動作を制御することで，昇圧電圧Ｖｏｕｔは所望の電位に制御される。
【００３７】
一方，スイッチング回路装置２０は，前述したとおり，１チップ内に高い耐圧を有する例えばＧａＮのＨＥＭＴと低い耐圧を有するＧａＮのＨＥＭＴとを集積化している。
【００３８】
図５は，本実施の形態における駆動信号生成回路の第１の回路例を示す図である。トランジスタＱ１，Ｑ２がオフの状態では，制御信号ＰＷＭはＬレベルであり，第１のノードＳＷがＨレベルであるのでインバータＩＮＶ３の出力Ｎ３はＬレベルであり，ＮＡＮＤの出力Ｎ２はＬレベル，インバータＩＮＶ２の出力Ｇ２はＬレベルである。さらに，ＮＯＲの出力Ｎ１はＨレベル，インバータＩＮＶ１の出力Ｇ１もＬレベルである。
【００３９】
そこで，図３に示したとおり，トランジスタＱ１，Ｑ２がオフの状態で，制御信号ＰＷＭがＬレベルからＨレベルに立ち上がると，ＮＯＲの出力Ｎ１がＬレベル，インバータＩＮＶ１の出力Ｇ１がＨレベルになり，第１のトランジスタＱ１がオンになる。これにより，第１のノードＳＷはゆっくりと低下する。第１のノードＳＷがグランド電位近くまで低下すると，インバータＩＮＶ３の出力Ｎ３がＨレベルになり，ＰＷＭのＨレベルとにより，ＮＡＮＤの出力Ｎ２がＬレベル，インバータＩＮＶ２の出力Ｇ２がＨレベルになり，第２のトランジスタＱ２がオンになる。このように，ＮＯＲとＩＮＶ１による遅延回路と，ＩＮＶ３とＮＡＮＤとＩＮＶ２とによる遅延回路とにより，駆動信号生成回路３０は，制御信号ＰＷＭの立ち上がりに応答して，第１の駆動信号Ｇ１を先にＨレベルに立ち上げ，第１のノードＳＷがグランド電位近くまで低下した後に，第２の駆動信号Ｇ２をＨレベルに立ち上げる。
【００４０】
逆に，両トランジスタＱ１，Ｑ２がオンの状態で，制御信号ＰＷＭがＨレベルからＬレベルに立ち下がると，まず，ＮＡＮＤの出力Ｎ２がＨレベル，インバータＩＮＶ２の出力である第２の駆動信号Ｇ２がＨレベルからＬレベルに立ち下がる。これにより，第２のトランジスタＱ２が先にオフになる。そして，制御信号ＰＷＭのＬレベルと，第２の駆動信号Ｇ２のＬレベルにより，ＮＯＲの出力Ｎ１はＨレベルになり，インバータＩＮＶ１の出力である第１の駆動信号Ｇ１もＨレベルからＬレベルに立ち下がる。これにより，第１のトランジスタＱ１がＱ２に遅れてオフになる。そして，第１のノードＳＷが高い電位に立ち上がると，インバータＩＮＶ３の出力Ｎ３はＬレベルになる。
【００４１】
駆動信号生成回路３０内のトランジスタは，インバータＩＮＶ３以外は高い電圧が印加されない。よって，それらを低い耐圧のＨＥＭＴのトランジスタで構成することができる。
【００４２】
図６は，本実施の形態における駆動信号生成回路の第２の回路例を示す図である。この例では，第２のトランジスタＱ２よりゲート幅が狭い第１のトランジスタＱ１として，複数の，この例では３つのトランジスタＱ１１，Ｑ１２，Ｑ１３が並列に設けられている。この３つの第１のトランジスタＱ１１，Ｑ１２，Ｑ１３は，第２のトランジスタＱ２よりゲート幅が狭く，オン抵抗が高い。また，３つの第１のトランジスタＱ１１，Ｑ１２，Ｑ１３は，そのゲート幅が，例えば，Ｑ１１：Ｑ１２：Ｑ１３＝１：２：４である。
【００４３】
図５の回路例と比較すると理解できるとおり，図６の駆動信号生成回路３０は，図５と同様に，ＮＡＮＤ，ＮＯＲ，ＩＮＶ１，ＩＮＶ２，ＩＮＶ３を有する。さらに，図６の駆動信号生成回路３０は，インバータＩＮＶ１に並列に，ノアゲートＮＯＲ１，ＮＯＲ２を有し，このノアゲートＮＯＲ１，ＮＯＲ２が，駆動信号Ｇ１２，Ｇ１３を出力する。また，これらのノアゲートＮＯＲ１，ＮＯＲ２には，ＮＯＲの出力Ｎ１に加えて，設定信号ＳＴ１，ＳＴ２が入力される。
【００４４】
そして，設定信号ＳＴ１，ＳＴ２が共にＬレベルであれば，ＩＮＶ１の出力Ｇ１１がＨレベルになるとき，ＮＯＲ１，ＮＯＲ２の出力Ｇ１２，Ｇ１３もＨレベルになり，３つの第１のトランジスタＱ１１，Ｑ１２，Ｑ１３がすべてオンになる。設定信号ＳＴ１，ＳＴ２がＬ，Ｈレベルであれば，ＩＮＶ１の出力Ｇ１１がＨレベルになるとき，ＮＯＲ１の出力Ｇ１２だけがＨレベルになり，２つの第１のトランジスタＱ１１，Ｑ１２がオンになり，Ｑ１３はオフのままである。設定信号ＳＴ１，ＳＴ２がＬレベル，Ｈレベルであれば，上記と逆になる。そして，設定信号ＳＴ１，ＳＴ２が共にＨレベルであれば，トランジスタＱ１２，Ｑ１３はオンにはならない。
【００４５】
このように，設定信号ＳＴ１，ＳＴ２の設定を変えることで，スイッチング時におけるオン状態になる第１のトランジスタＱ１１，Ｑ１２，Ｑ１３の合計ゲート幅を１〜７倍の分解能で調整することができる。
【００４６】
電源装置に設けられるスイッチング回路装置２０は，電源装置のインダクタＬ１の大きさ，第１のノードＳＷの寄生容量の大きさ，許容される電圧や電磁波ノイズのレベル，許容される損失などにより，スイッチング時の第１のノードＳＷのスルーレート（電圧変化の傾き）を最適化することが望まれる。図６のスイッチング回路装置であれば，設定信号ＳＴ１，ＳＴ２によりそのスルーレートを最適化することができる。この設定信号ＳＴ１，ＳＴ２は，例えば，制御信号生成回路４０から供給されるか，または外付け部品により設定される。
【００４７】
図７は，本実施の形態におけるスイッチング回路装置を構成するチップの断面図である。前述のとおり，スイッチング回路装置を構成する低耐圧のトランジスタからなる駆動信号生成回路３０と，高耐圧のスイッチングトランジスタＱ１，Ｑ２とが同じ半導体基板上に形成される。図７の断面図に示されるように，シリコンまたはＧａＮ基板ＳＵＢ上に，ノンドープの電子走行層（またはチャネル層）であるｉＧａＮ層と，ｎ型の電子供給層であるｎＡｌＧａＮ層と，ゲート電極Ｇが設けられている。ゲート電極Ｇの両側にはソース電極Ｓとドレイン電極Ｄとが設けられる。このＨＥＭＴ（高電子移動度トランジスタ）は，ゲート電極Ｇの電圧を制御することで，電子供給層ｎＡｌＧａＮからの電子が電子走行層ｉＧａＮの界面に供給され，チャネルが形成される。
【００４８】
このようなＧａＮのＨＥＭＴは，ゲート電極Ｇとドレイン電極Ｄとの間の距離を長くすれば耐圧を高くすることができる。したがって，図７に示されるとおり，駆動信号生成回路３０内のＨＥＭＴでは，ゲート電極Ｇとドレイン電極Ｄとの距離は短く，一方，スイッチングトランジスタであるパワートランジスタＱ１，Ｑ２のＨＥＭＴでは，ゲート電極Ｇとドレイン電極Ｄとの距離は長い。
【００４９】
また，パワートランジスタＱ１，Ｑ２では，ゲート電極Ｇとドレイン電極Ｄとの間に，絶縁膜ＳｉＮ上にフィールドプレート電極ＦＰが設けられている。通常，ソース電極Ｓとフィールドプレート電極ＦＰとが接続され，ソース電極がグランド電位に接続され，ドレイン電極Ｄには高い電圧，例えば４００Ｖ，が印加される。また，ゲート電極Ｇで構成されるＨＥＭＴはエンハンスメント型でプラスの閾値電圧であり，フィールドプレート電極ＦＰで構成されるＨＥＭＴはデプレッション型でマイナスの閾値電圧，例えば−１００Ｖ，である。
【００５０】
このフィールドプレート電極付きＨＥＭＴがオンする時の動作では，ゲートソース間電圧が閾値電圧以上になりゲート電極Ｇの下にチャネルが形成され，さらにフィールドプレート電極ＦＰはデプレッション型であるのでその下にもチャネルが形成され，ドレイン電極Ｄとソース電極Ｓとの間にチャネルが形成される。一方，オフする時は，ゲートソース間電圧が閾値電圧未満になりゲート電極Ｇの下にはチャネルが形成されず，ゲート電極Ｇとフィールドプレート電極ＦＰとの間のノード６０の電位が上昇する。そして，ノード６０の電位が１００Ｖを超えると，ソース電極に接続されているフィールドプレート電極ＦＰとノード６０との間の電圧がデプレッションの閾値電圧−１００Ｖ未満になり，フィールドプレート電極ＦＰの下のチャネルは形成されない。したがって，ノード６０とソース電極Ｓ間は１００Ｖ，ドレイン電極Ｄとノード６０間は３００Ｖの状態でＨＥＭＴはオフになり，高い電圧４００Ｖが分圧される。このように，フィールドプレート電極ＦＰを設けることで，ＨＥＭＴは高い耐圧を有することができる。
【００５１】
一方，駆動信号生成回路３０内のＨＥＭＴは，ドレイン電極Ｄとソース電極Ｓとの間に，ゲート電極Ｇが形成されている。通常のＨＥＭＴと同様に，ゲート電極Ｇとドレイン電極Ｄとの距離がゲート電極Ｇとソース電極Ｓとの距離よりも長くなっている。そして，ゲート電極Ｇとドレイン電極Ｄの距離がトランジスタＱ１，Ｑ２と比較すると短く，トランジスタＱ１，Ｑ２よりも耐圧は低い。
【００５２】
このように，ＧａＮのＨＥＭＴでスイッチング回路を構成することで，スイッチングトランジスタＱ１，Ｑ２と駆動信号生成回路３０のトランジスタとを１つのチップ内に集積化することができる。一般に，ＧａＮ（窒化ガリウム）は，絶縁破壊電界が高くサイズを小さくしても高い耐圧を有し，飽和ドリフト速度が高く高周波スイッチングが可能でインダクタＬ１やキャパシタＣ１を小さくでき，また熱伝導率がシリコンより高いと言われている。
【００５３】
図８は，第２の実施の形態における電源装置の回路図である。この電源装置は，入力直流電源ＶＤＤを降圧した直流電源Ｖｏｕｔを生成するＤＣＤＣコンバータである。このような降圧型の電源装置にも本実施の形態のスイッチング回路装置２０を適用することができる。
【００５４】
入力直流電圧ＶＤＤ（第１のノード）とノードＬＸ（第２のノード）との間に，高耐圧のスイッチングトランジスタＱ１，Ｑ２が設けられ，さらに，ノードＬＸとグランドＶＳＳとの間にも高耐圧のスイッチングトランジスタＱ３が設けられる。そして，ノードＬＸと電源装置の出力Ｖｏｕｔとの間には，外付けのインダクタＬｏｕｔが設けられている。出力Ｖｏｕｔには，安定化キャパシタＣ１が設けられ，負荷回路に出力電圧Ｖｏｕｔが供給される。また，出力電圧Ｖｏｕｔは，制御信号生成回路であるＰＷＭ信号生成回路４０にフィードバックされ，ＰＷＭ信号出力電圧Ｖｏｕｔが所望の電圧になるように制御信号ＰＷＭが生成される。
【００５５】
この降圧型電源装置では，ハイサイド側のトランジスタＱ１，Ｑ２がオンになるとき，ローサイド側のトランジスタＱ３がオフになり，Ｑ１，Ｑ２がオフになるときＱ３がオンになる動作を交互に行う。トランジスタＱ１，Ｑ２がオンになると，ノードＬＸの電位が入力直流電源ＶＤＤに上昇し，入力直流電源ＶＤＤからインダクタＬｏｕｔに電流が流れ，インダクタに電磁エネルギーが蓄積される。一方，トランジスタＱ１，Ｑ２がオフになると，トランジスタＱ３がオンになり，蓄積された電磁エネルギーによりインダクタＬｏｕｔに流れる電流は，グランドＶＳＳからトランジスタＱ３を介して流れる。トランジスタＱ３がオンするとノードＬＸはグランドＶＳＳ以下に低下する。いずれのトランジスタＱ１，Ｑ２，Ｑ３も低いオン抵抗を有し，損失を小さくしている。制御信号生成回路であるＰＷＭ信号生成回路４０は，図４の昇圧型電源装置と同様であり，ＰＷＭ制御信号は，ＰＷＭ制御されたパルス幅を有するか，ＰＦＭ制御されたパルス密度を有する。
【００５６】
この降圧型電源装置でも，ハイサイド側のスイッチングトランジスタとして，並列に接続された，ゲート幅が小さい第１のトランジスタＱ１と，ゲート幅がそれより大きい第２のトランジスタＱ２とを有する。駆動信号生成回路３０が生成する第１，第２の駆動信号Ｇ１，Ｇ２は，図２，図３と同様である。ハイサイド側のスイッチングトランジスタがオンする場合は，第１の駆動信号Ｇ１が先にＨレベルになり，ゲート幅が小さいトランジスタＱ１が先にオンになる。このときのオン抵抗は大きいので，ノードＬＸは緩やかに電源ＶＤＤの電位に上昇し，電圧ノイズや電磁波ノイズが低く抑えられる。トランジスタＱ１がオンしてノードＬＸがほぼ電源ＶＤＤの電位まで上昇した後に，第２の駆動信号Ｇ２がＨレベルになり，ゲート幅が大きいトランジスタＱ２がオンする。このトランジスタＱ２のオン抵抗は小さいので，損失を抑制して効率を高くすることができる。
【００５７】
ローサイド側のスイッチングトランジスタＱ３は，単一の高耐圧ＨＥＭＴトランジスタでもよいが，ハイサイド側と同様に，第１，第２のトランジスタで構成してもよい。その場合は，ノードＬＸが第１のノード，グランドＶＳＳが第２のノードになり，それらのノードの間に第１，第２のトランジスタＱ１，Ｑ２が並列に設けられる。
【００５８】
以上の通り，本実施の形態によれば，高い電圧が印加される第１，第２のノード間にトランジスタサイズが異なる高耐圧のトランジスタＱ１，Ｑ２を並列に設け，それらを駆動する駆動信号を時間差をつけて供給する。オンする場合は，サイズが小さいトランジスタＱ１を先にオンにして第１，第２のノード間電圧の低下のスルーレートを遅くし，第１，第２のノード間電圧が十分低下した後にサイズが大きいトランジスタＱ２をオンにして，オン抵抗を低く押さえて損失を抑制する。一方，オフする場合は，サイズが大きいトランジスタＱ２を先にオフにして第１，第２のノード間電圧の上昇のスルーレートを遅くし，両ノードが十分に電圧差を有した後にサイズが小さいトランジスタＱ１をオフにする。
【００５９】
さらに，高耐圧のトランジスタＱ１，Ｑ２と駆動信号生成回路内の低耐圧のトランジスタとをＧａＮのＨＥＭＴで構成することで，１チップのスイッチング回路装置にすることができる。
【００６０】
以上の実施の形態をまとめると，次の付記のとおりである。
【００６１】
（付記１）
電源回路内の第１のノードと第２のノードとの間に設けられるスイッチング回路装置であって，前記第１または第２のノードにインダクタが接続され，
前記第１のノードと第２のノードとの間に設けられ第１のゲート幅を有する第１のトランジスタと，
前記第１のノードと第２のノードとの間に前記第１のトランジスタに並列に設けられ前記第１のゲート幅より大きい第２のゲート幅を有する第２のトランジスタと，
前記電源回路の出力電圧に応じて生成される制御信号に応答して，前記第１のトランジスタをオン，オフに駆動する第１の駆動信号と，前記第２のトランジスタをオン，オフに駆動する第２の駆動信号とを，時間的にずらして出力する駆動信号生成回路とを有するスイッチング回路装置。
【００６２】
（付記２）
付記１において，
前記駆動信号生成回路は，前記第１のトランジスタをオンに駆動した後に前記第２のトランジスタをオンに駆動するように，前記第１，第２の駆動信号の第１の変化のタイミングの時間をずらし，前記第２のトランジスタをオフに駆動した後に前記第１のトランジスタをオフに駆動するように，前記第１，第２の駆動信号の第２の変化のタイミングの時間をずらすスイッチング回路装置。
【００６３】
（付記３）
付記２において，
前記駆動信号生成回路は，前記第１，第２の駆動信号の第１の変化のタイミングを，前記第１のトランジスタをオンに駆動して前記第１のノードと第２のノード間の電圧が所定電圧まで低下した後に前記第２のトランジスタをオンに駆動するように制御するスイッチング回路装置。
【００６４】
（付記４）
付記２において，
前記タイミング制御回路は，前記制御信号の第１の変化に応答して，前記第１の駆動信号に第１の変化を生じさせ，その後第２の駆動信号に第１の変化を生じさせ，前記制御信号の第２の変化に応答して，前記第２の駆動信号に第２の変化を生じさせ，その後第１の駆動信号に第１の変化を生じさせる遅延回路を有するスイッチング回路装置。
【００６５】
（付記５）
付記１〜４のいずれかにおいて，
前記第１，第２のトランジスタと，前記駆動信号生成回路を構成する第３のトランジスタとが，共通の半導体基板に形成され，
前記第１，第２のトランジスタは，ゲートとドレインとが第１の距離離間した第１のＨＥＭＴであり，
前記第３のトランジスタは，ゲートとドレインとが前記第１の距離より短い第２の距離離間した第２のＨＥＭＴであるスイッチング回路装置。
【００６６】
（付記６）
付記１〜５のいずれかにおいて，
前記制御信号は，前記電源回路の出力電圧に応じたパルス幅または周波数を有するスイッチング回路装置。
【００６７】
（付記７）
付記１〜５のいずれかに記載のスイッチング回路装置と，
前記第１のノードに接続されたインダクタと，
前記第１のノードと出力端子との間に設けられた一方向性素子とを有する電源装置。
【００６８】
（付記８）
付記１〜５のいずれかに記載のスイッチング回路装置と，
前記第１のノードに接続された入力電圧と，
前記第２のノードと出力端子との間に設けられたインダクタとを有する電源装置。
【００６９】
（付記９）
付記８において，
さらに，前記第２のノードと基準電源との間に設けられたロウサイドトランジスタを有する電源装置。
【００７０】
（付記１０）
付記１〜５のいずれかに記載のスイッチング回路装置と，
入力電圧と前記第１のノードの間に設けられたハイサイドトランジスタと，
前記第１のノードと出力端子との間に設けられたインダクタとを有する電源装置。
【００７１】
（付記１１）
電源のスイッチング回路装置であって，
インダクタと基準電位との間に接続される第１トランジスタと，
前記インダクタ及び前記基準電位との間で前記第１トランジスタに対して並列に接続される第２トランジスタと，
前記出力電圧と所定電圧との大小関係に応答して，前記第１トランジスタを駆動する第１制御信号と，前記第２トランジスタを駆動する第２制御信号とに時間差を与える調整回路と
を有することを特徴とするスイッチング回路装置。
【符号の説明】
【００７２】
Ｑ１：第１のトランジスタ Ｑ２：第２のトランジスタ
２０：スイッチング回路装置 ３０：駆動信号生成回路
４０：制御信号生成回路 ＰＷＭ：制御信号
【特許請求の範囲】
【請求項１】
電源回路内の第１のノードと第２のノードとの間に設けられるスイッチング回路装置であって，前記第１または第２のノードにインダクタが接続され，
前記第１のノードと第２のノードとの間に設けられ第１のゲート幅を有する第１のトランジスタと，
前記第１のノードと第２のノードとの間に前記第１のトランジスタに並列に設けられ前記第１のゲート幅より大きい第２のゲート幅を有する第２のトランジスタと，
前記電源回路の出力電圧に応じて生成される制御信号に応答して，前記第１のトランジスタをオン，オフに駆動する第１の駆動信号と，前記第２のトランジスタをオン，オフに駆動する第２の駆動信号とを，時間的にずらして出力する駆動信号生成回路とを有するスイッチング回路装置。
【請求項２】
請求項１において，
前記駆動信号生成回路は，前記第１のトランジスタをオンに駆動した後に前記第２のトランジスタをオンに駆動するように，前記第１，第２の駆動信号の第１の変化のタイミングの時間をずらし，前記第２のトランジスタをオフに駆動した後に前記第１のトランジスタをオフに駆動するように，前記第１，第２の駆動信号の第２の変化のタイミングの時間をずらすスイッチング回路装置。
【請求項３】
請求項２において，
前記駆動信号生成回路は，前記第１，第２の駆動信号の第１の変化のタイミングを，前記第１のトランジスタをオンに駆動して前記第１のノードと第２のノード間の電圧が所定電圧まで低下した後に前記第２のトランジスタをオンに駆動するように制御するスイッチング回路装置。
【請求項４】
請求項２において，
前記タイミング制御回路は，前記制御信号の第１の変化に応答して，前記第１の駆動信号に第１の変化を生じさせ，その後第２の駆動信号に第１の変化を生じさせ，前記制御信号の第２の変化に応答して，前記第２の駆動信号に第２の変化を生じさせ，その後第１の駆動信号に第１の変化を生じさせる遅延回路を有するスイッチング回路装置。
【請求項５】
請求項１〜４のいずれかにおいて，
前記第１，第２のトランジスタと，前記駆動信号生成回路を構成する第３のトランジスタとが，共通の半導体基板に形成され，
前記第１，第２のトランジスタは，ゲートとドレインとが第１の距離離間した第１のＨＥＭＴであり，
前記第３のトランジスタは，ゲートとドレインとが前記第１の距離より短い第２の距離離間した第２のＨＥＭＴであるスイッチング回路装置。
【請求項６】
請求項１〜４のいずれかに記載のスイッチング回路装置と，
前記第１のノードに接続されたインダクタと，
前記第１のノードと出力端子との間に設けられた一方向性素子とを有する電源装置。
【請求項７】
請求項１〜４のいずれかに記載のスイッチング回路装置と，
前記第１のノードに接続された入力電圧と，
前記第２のノードと出力端子との間に設けられたインダクタとを有する電源装置。
【請求項８】
請求項１〜４のいずれかに記載のスイッチング回路装置と，
入力電圧と前記第１のノードの間に設けられたハイサイドトランジスタと，
前記第１のノードと出力端子との間に設けられたインダクタとを有する電源装置。
【請求項９】
電源のスイッチング回路装置であって，
インダクタと基準電位との間に接続される第１トランジスタと，
前記インダクタ及び前記基準電位との間で前記第１トランジスタに対して並列に接続される第２トランジスタと，
前記出力電圧と所定電圧との大小関係に応答して，前記第１トランジスタを駆動する第１制御信号と，前記第２トランジスタを駆動する第２制御信号とに時間差を与える調整回路と
を有することを特徴とするスイッチング回路装置。
【請求項１】
電源回路内の第１のノードと第２のノードとの間に設けられるスイッチング回路装置であって，前記第１または第２のノードにインダクタが接続され，
前記第１のノードと第２のノードとの間に設けられ第１のゲート幅を有する第１のトランジスタと，
前記第１のノードと第２のノードとの間に前記第１のトランジスタに並列に設けられ前記第１のゲート幅より大きい第２のゲート幅を有する第２のトランジスタと，
前記電源回路の出力電圧に応じて生成される制御信号に応答して，前記第１のトランジスタをオン，オフに駆動する第１の駆動信号と，前記第２のトランジスタをオン，オフに駆動する第２の駆動信号とを，時間的にずらして出力する駆動信号生成回路とを有するスイッチング回路装置。
【請求項２】
請求項１において，
前記駆動信号生成回路は，前記第１のトランジスタをオンに駆動した後に前記第２のトランジスタをオンに駆動するように，前記第１，第２の駆動信号の第１の変化のタイミングの時間をずらし，前記第２のトランジスタをオフに駆動した後に前記第１のトランジスタをオフに駆動するように，前記第１，第２の駆動信号の第２の変化のタイミングの時間をずらすスイッチング回路装置。
【請求項３】
請求項２において，
前記駆動信号生成回路は，前記第１，第２の駆動信号の第１の変化のタイミングを，前記第１のトランジスタをオンに駆動して前記第１のノードと第２のノード間の電圧が所定電圧まで低下した後に前記第２のトランジスタをオンに駆動するように制御するスイッチング回路装置。
【請求項４】
請求項２において，
前記タイミング制御回路は，前記制御信号の第１の変化に応答して，前記第１の駆動信号に第１の変化を生じさせ，その後第２の駆動信号に第１の変化を生じさせ，前記制御信号の第２の変化に応答して，前記第２の駆動信号に第２の変化を生じさせ，その後第１の駆動信号に第１の変化を生じさせる遅延回路を有するスイッチング回路装置。
【請求項５】
請求項１〜４のいずれかにおいて，
前記第１，第２のトランジスタと，前記駆動信号生成回路を構成する第３のトランジスタとが，共通の半導体基板に形成され，
前記第１，第２のトランジスタは，ゲートとドレインとが第１の距離離間した第１のＨＥＭＴであり，
前記第３のトランジスタは，ゲートとドレインとが前記第１の距離より短い第２の距離離間した第２のＨＥＭＴであるスイッチング回路装置。
【請求項６】
請求項１〜４のいずれかに記載のスイッチング回路装置と，
前記第１のノードに接続されたインダクタと，
前記第１のノードと出力端子との間に設けられた一方向性素子とを有する電源装置。
【請求項７】
請求項１〜４のいずれかに記載のスイッチング回路装置と，
前記第１のノードに接続された入力電圧と，
前記第２のノードと出力端子との間に設けられたインダクタとを有する電源装置。
【請求項８】
請求項１〜４のいずれかに記載のスイッチング回路装置と，
入力電圧と前記第１のノードの間に設けられたハイサイドトランジスタと，
前記第１のノードと出力端子との間に設けられたインダクタとを有する電源装置。
【請求項９】
電源のスイッチング回路装置であって，
インダクタと基準電位との間に接続される第１トランジスタと，
前記インダクタ及び前記基準電位との間で前記第１トランジスタに対して並列に接続される第２トランジスタと，
前記出力電圧と所定電圧との大小関係に応答して，前記第１トランジスタを駆動する第１制御信号と，前記第２トランジスタを駆動する第２制御信号とに時間差を与える調整回路と
を有することを特徴とするスイッチング回路装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１２−２２７６８０（Ｐ２０１２−２２７６８０Ａ）
【公開日】平成２４年１１月１５日（２０１２．１１．１５）
【国際特許分類】
【出願番号】特願２０１１−９２７２２（Ｐ２０１１−９２７２２）
【出願日】平成２３年４月１９日（２０１１．４．１９）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２４年１１月１５日（２０１２．１１．１５）
【国際特許分類】
【出願日】平成２３年４月１９日（２０１１．４．１９）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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