ノイズ低減回路
【課題】 クロストークノイズを安定して減少させることができ、クロストークノイズに起因する回路誤動作を確実に防止できるノイズ低減回路を提供する。
【解決手段】 電源側に並列に接続された第一及び第二のトランジスタと、前記第二のトランジスタの出力側に直列接続された抵抗手段とを設け、前記抵抗手段の出力側と前記第一のトランジスタの出力側とを出力ノードで接続し、前記出力ノードから出力される出力電圧の変化が段階的になるように前記第一及び第二のトランジスタのオン/オフ動作タイミングを制御する制御回路を備えた。
【解決手段】 電源側に並列に接続された第一及び第二のトランジスタと、前記第二のトランジスタの出力側に直列接続された抵抗手段とを設け、前記抵抗手段の出力側と前記第一のトランジスタの出力側とを出力ノードで接続し、前記出力ノードから出力される出力電圧の変化が段階的になるように前記第一及び第二のトランジスタのオン/オフ動作タイミングを制御する制御回路を備えた。
【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、隣接信号間の相互干渉ノイズ(以下、クロストークノイズ)を低減するノイズ低減回路に関するものである。
【0002】
【従来の技術】従来の論理回路では、急激な電圧変動が起こると、隣接信号にクロストークノイズが発生してしまい、誤動作を起こす原因となっている。以下、図を用いて具体的に説明する。
【0003】図12は、従来の論理回路(プルアップ)の一例を示す回路図である。
【0004】図中のV1は、Pchトランジスタ101及びPchトランジスタ111のソース電圧であり、V4は、Pchトランジスタ101のオフ時のOUT1電圧及び、OUT2電圧である。また、IN1は、Pchトランジスタ101の制御信号であり、OUT1は、アクティブ側のデータ出力であり、OUT2は、隣接信号である。
【0005】この従来回路では、図13のタイミングチャートに示すように、制御信号IN1により、Pchトランジスタ101がオン、オフすると、OUT1の電圧が変動する。この影響を受け、隣接するOUT2にクロストークノイズが発生する。
【0006】図14は、従来の論理回路(プルダウン)の一例を示す回路図である。
【0007】図中のV4は、Nchトランジスタ121及びNchトランジスタ131のソース電圧であり、V1は、Nchトランジスタ121のオフ時のOUT1電圧及び、OUT2電圧である。また、IN1は、Nchトランジスタ121の制御信号であり、OUT1は、アクティブ側のデータ出力であり、OUT2は、隣接信号である。
【0008】この従来回路でも、図15に示すように、制御信号IN1によりNchトランジスタ121がオン、オフすると、OUT1の電圧が変動する。この影響を受け、隣接するOUT2にクロストークノイズが発生する。
【0009】このクロストークノイズを低減するための従来の手段としては、Pchトランジスタ101あるいはNchトランジスタ121のトランジスタサイズを小さくして駆動能力を低くするなどして、当該トランジスタの動作時における出力電圧の傾きを緩やかにして急激な電圧変動が発生しないようにすることが一般的に行われている。
【0010】
【発明が解決しようとする課題】しかしながら、上記従来のノイズ低減手段では、トランジスタの製造ばらつき等により、トランジスタの動作時における出力電圧の傾きが変わってしまい、その結果、安定してクロストークノイズを減少させることができないという問題点があった。
【0011】本発明は、上述の如き従来の問題点を解決するためになされたもので、その目的は、クロストークノイズを安定して減少させることができ、クロストークノイズに起因する回路誤動作を確実に防止できるノイズ低減回路を提供することである。
【0012】
【課題を解決するための手段】上記目的を達成するために、請求項1記載の発明に係るノイズ低減回路では、電源側に並列に接続された第一及び第二のトランジスタと、前記第二のトランジスタの出力側に直列接続された抵抗手段とを設け、前記抵抗手段の出力側と前記第一のトランジスタの出力側とを出力ノードで接続し、前記出力ノードから出力される出力電圧の変化が段階的になるように前記第一及び第二のトランジスタのオン/オフ動作タイミングを制御する制御回路を備えたことを特徴とする。
【0013】請求項2記載の発明に係るノイズ低減回路では、電源側に並列に接続されたn個のトランジスタと、前記n個のトランジスタのうちの1個である所定のトランジスタを除いた残りのn−1個のトランジスタの出力側にそれぞれ直列接続されたn−1個の抵抗手段とを設け、前記各抵抗手段の出力側と前記所定のトランジスタの出力側とを出力ノードで接続し、前記出力ノードから出力される出力電圧の変化が段階的になるように前記n個のトランジスタのオン/オフ動作タイミングを制御する制御回路を備えたことを特徴とする。
【0014】請求項3記載の発明に係るでは、請求項2記載のノイズ低減回路において、前記n個のトランジスタは、Pチャネル型トランジスタで構成し、プルアップ動作を行うことを特徴とする。
【0015】請求項4記載の発明に係るでは、請求項2記載のノイズ低減回路において、前記n個のトランジスタは、Nチャネル型トランジスタで構成し、プルダウン動作を行うことを特徴とする。
【0016】請求項5記載の発明に係るでは、請求項2乃至請求項4記載のノイズ低減回路において、前記抵抗手段は、前記n−1個のトランジスタのオン抵抗で構成したことを特徴とする。
【0017】
【発明の実施の形態】以下、本発明の実施の形態を図面に基づいて説明する。
【0018】[第1実施形態]図1は、本発明の第一実施形態に係るノイズ低減回路の回路図である。
【0019】このノイズ低減回路は、高電位側V1に各ソースが接続されたPchトランジスタ11,12と、Pchトランジスタ12のドレイン側に直列接続された抵抗素子R1とを備え、抵抗素子R1の一端とPchトランジスタ11のドレイン側とが出力端子OUT1に接続され、さらに出力端子OUT1には、抵抗素子Rを介して低電位側V4に接続されている。
【0020】そして、このノイズ低減回路の近傍には、Pchトランジスタ21とこのトランジスタ21に接続される出力端子OUT2を有する隣接回路が配置されている。
【0021】より具体的に説明すると、図中のV1は、Pchトランジスタ11、Pchトランジスタ12及びPchトランジスタ21のソース電圧であり、V4は、Pchトランジスタ11及び12のオフ時のOUT1電圧、並びにPchトランジスタ21のオフ時のOUT2電圧である。
【0022】また、IN1は、Pchトランジスタ11のオン、オフ制御信号(IN1)入力用の端子であり、IN2は、Pchトランジスタ12のオン、オフ制御信号(IN2)入力用の端子であり、R1は、Pchトランジスタ12がオンした際、端子OUT1に出力される電圧を制御するための抵抗素子である。また、OUT1は、アクティブ側のデータ(OUT1)出力用の端子であり、OUT2は、隣接信号(OUT2)出力用の端子である。
【0023】さらに、本実施形態では、出力端子OUT1から出力される電圧の変化が段階的になるように、Pchトランジスタ11,12のオン/オフ動作タイミングを制御する制御回路が端子IN1,IN2に接続されている。
【0024】図2は、上記制御信号(IN1),(IN2)を生成する制御回路の回路図である。
【0025】この制御回路は、同図に示すように、クロックINから分岐した制御信号(IN1)用信号経路と制御信号(IN2)用信号経路とで構成されている。制御信号(IN1)用信号経路は、ORゲート51とディレイ回路51aから成り、制御信号(IN2)用信号経路は、ANDゲート61とディレイ回路61aから成る。
【0026】本実施形態では、Pchトランジスタ12に抵抗素子R1を直列接続することにより、端子OUT1に出力される電圧値を制御している。すなわち、図3のタイミングチャートに示すように、端子OUT1の電圧をV4からV1に変化させる場合には、まず制御信号(IN2)によってPchトランジスタ12をオンさせることにより、端子OUT1にV2の電圧を出力する。次に制御信号(IN1)によってPchトランジスタ11をオンさせることにより、端子OUT1にV1の電圧を出力する。
【0027】端子OUT1の電圧をV1からV4に変化させる場合には、まず制御信号(IN1)によってPchトランジスタ11をオフさせることにより、端子OUT1にV2の電圧を出力する。次に、制御信号(IN2)によってPchトランジスタ12をオフさせることにより、端子OUT1にV4の電圧を出力する。
【0028】ここで、V2=(R・V1+R1・V4)/(R1+R)
V4<V2<V1である。
【0029】このように本実施形態では、端子OUT1で起こるV1→V4及びV4→V1の電圧変動を、それぞれV1→V2→V4、V4→V2→V1と2段階に分けに変化させることにより、急激な電圧変動を防ぎ、これにより、隣接回路の端子OUT2に発生される干渉ノイズを減少させることができる。
【0030】具体的に説明すると、出力電圧V、出力端子OUT1と基板間の容量C1、出力端子OUT1と隣接端子OUT2との間の容量C2とした場合、隣接端子OUT2には、Vnoise=V*C2/(C2+C1)
のノイズ(Vnoise)が発生する。
【0031】本実施形態により、段階的に電圧を出力させることにより、電圧幅V(v)からV/2(v)となり、隣接信号へのノイズ(Vnoise1)は、Vnoise1=(V/2)*C2/(C2+C1)
=Vnoise/2となり、ノイズは対策前の1/2となる。
【0032】[第二実施形態]図4は、本発明の第二実施形態に係るノイズ低減回路の回路図であり、図1と共通の要素には同一の符号を付し、その説明を省略する。
【0033】本実施形態のノイズ低減回路は、上述の図1に示した回路構成において、高電位側V1と出力端子OUT1との間に、Pchトランジスタ13とこのトランジスタ13に直列接続された抵抗素子R2とを接続したものである。Pchトランジスタ13は、制御信号IN3によりオン/オフ動作が制御される。抵抗素子R2は、Pchトランジスタ13がオンした際、端子OUT1に出力される電圧を制御するための抵抗素子である。
【0034】また、図中のV4は、Pchトランジスタ11,12,13が全てオフした時のOUT1電圧、並びにPchトランジスタ21のオフ時のOUT2電圧となる。
【0035】本実施形態では、出力端子OUT1から出力される電圧の変化が段階的になるように、Pchトランジスタ11,12,13のオン/オフ動作タイミングを制御する制御回路が端子IN1,IN2,IN3に接続されている。
【0036】図5は、上記制御信号(IN1),(IN2),(IN3)を生成する制御回路の回路図である。
【0037】この制御回路は、同図に示すように、クロックINから分岐した制御信号(IN1)用信号経路と、制御信号(IN2)用信号経路と、制御信号(IN3)用信号経路とで構成されている。制御信号(IN1)用信号経路は、ORゲート51とディレイ回路51a,51bから成り、制御信号(IN2)用信号経路は、ディレイ回路55から成り、制御信号(IN3)用信号経路は、ANDゲート61とディレイ回路61a,61bから成る。
【0038】本実施形態では、Pchトランジスタ12,13それぞれに抵抗素子R1,R2を接続することにより、端子OUT1に出力される電圧値を制御している。すなわち、端子OUT1の電圧をV4からV1に変化させる場合には、図6のタイミングチャートに示すように、まず制御信号IN3によってPchトランジスタ13をオンさせることにより、端子OUT1にV3の電圧を出力する。次に制御信号(IN2)によってPchトランジスタ12をオンさせることにより、端子OUT1にV2の電圧を出力する。最後に制御信号(IN1)によってPchトランジスタ11をオンさせることにより、端子OUT1にV1の電圧を出力する。
【0039】また、OUT1の電圧をV1からV4に変化させる場合には、まず制御信号(IN1)によってPchトランジスタ11をオフさせることにより、端子OUT1にV2の電圧を出力する。次に、制御信号(IN2)によってPchトランジスタ12をオフさせることにより、端子OUT1にV3の電圧を出力する。最後に、制御信号IN3によってPchトランジスタ13をオフさせることにより、端子OUT1にV4の電圧を出力する。
【0040】ここで、V2=(R・V1+R2・V4)/(R2+R)
V3=(R・V1+R12・V4)/(R12+R)
R12=(R1・R2)/(R1+R2)
V4<V3<V2<V1である。
【0041】このように本実施形態では、端子OUT1で起こるV1→V4及びV4→V1の電圧変動を、それぞれV1→V2→V3→V4、V4→V3→V2→V1と3段階に分けに変化させることにより、急激な電圧変動を防ぎ、これにより、隣接回路の端子OUT2に発生する干渉ノイズをさらに減少させることができる。
【0042】なお、端子OUT1を駆動するプルアップ用のPchトランジスタについて、上記第1実施形態の図1に示す回路構成では2個で構成し、上記第2実施形態の図4に示す回路構成では3個で構成したが、3個以上で構成することにより、干渉ノイズを一層減少させることができる。
【0043】具体的に説明すると、出力電圧V、出力端子OUT1と基板間の容量C1、出力端子OUT1と隣接端子OUT2との間の容量C2とした場合、隣接端子OUT2には、Vnoise=V*C2/(C2+C1)
のノイズ(Vnoise)が発生する。
【0044】端子OUT1を駆動するPchトランジスタの個数をn(正の整数)個とすると、抵抗素子の個数はn−1個となる。本実施形態により段階的に電圧を出力させることにより、電圧幅がV(v)からV/n(v)となる。また、隣接信号へのノイズ(Vnoise2)は、Vnoise2=(V/n)*C2/(C2+C1)
=Vnoise/nとなり、ノイズは対策前の1/nとなる。
【0045】ここで、例えばPchトランジスタを4個で構成する場合は、上述の図4に示した回路構成において、さらに上記同様に、Pchトランジスタと抵抗素子を付加し、その制御回路の構成を図7に示す。
【0046】この制御回路は、同図に示すように、クロックINから分岐した制御信号(IN1)用信号経路と、制御信号(IN2)用信号経路と、制御信号(IN3)用信号経路と、制御信号(IN4)用信号経路とで構成されている。制御信号(IN1)用信号経路は、ORゲート51とディレイ回路51a,51b,51cから成り、制御信号(IN2)用信号経路は、ORゲート52とディレイ回路52a,52bから成り、制御信号(IN3)用信号経路は、ANDゲート61とディレイ回路61a,61bから成り、制御信号(IN4)用信号経路は、ANDゲート62とディレイ回路62a,62b,62cから成る。
【0047】同様に、Pchトランジスタと抵抗素子の個数が増加するに従い、その制御回路の構成は、ディレイ回路の個数を増加した制御信号用信号経路を増やしていく構成となる。
【0048】また、抵抗素子R1,R2の代用として、Pchトランジスタ12,13のオン抵抗を用いることも可能であり、この場合は、抵抗素子R1,R2を省略した構成となる。
【0049】[第三実施形態]図8は、本発明の第三実施形態に係るノイズ低減回路の回路図である。
【0050】このノイズ低減回路は、低電位側V4に各ソースが接続されたNchトランジスタ71,72と、Nchトランジスタ72のドレイン側に直列接続された抵抗素子R1とを備え、抵抗素子R1の一端とNchトランジスタ71のドレイン側とが出力端子OUT1で接続され、さらに出力端子OUT1には、抵抗素子Rを介して高電位側V1に接続されている。
【0051】そして、このノイズ低減回路の近傍には、Nchトランジスタ81とこのトランジスタ81に接続される出力端子OUT2を有する隣接回路が配置されている。
【0052】より具体的に説明すると、図中のV4は、Nchトランジスタ71、Nchトランジスタ72、及びNchトランジスタ81のソース電圧であり、V1は、Nchトランジスタ71,72のオフ時のOUT1電圧及びOUT2電圧である。また、IN1は、Nchトランジスタ71のオン、オフ制御信号であり、IN2は、Nchトランジスタ72のオン、オフ制御信号であり、R1は、Nchトランジスタ72がオンした際、OUT1に出力される電圧を制御するための抵抗素子である。
【0053】さらに、本実施形態では、出力端子OUT1から出力される電圧の変化が段階的になるように、Nchトランジスタ71,72のオン/オフ動作タイミングを制御する制御回路が端子IN1,IN2に接続されている。なお、この制御回路は、上記図2に示した回路と同一構成の回路を用いることができる。
【0054】本実施形態では、Nchトランジスタ72に抵抗素子R1を接続することにより、端子OUT1に出力される電圧値を制御している。すなわち、端子OUT1の電圧をV1からV4に変化させる場合には、図9のタイミングチャートに示すように、まず制御信号(IN2)によってNchトランジスタ72をオンさせることにより、端子OUT1にV2の電圧を出力する。次に制御信号(IN1)によってNchトランジスタ71をオンさせることにより、端子OUT1にV4の電圧を出力する。
【0055】端子OUT1の電圧をV4からV1に変化させる場合には、まず制御信号(IN1)によってNchトランジスタ71をオフさせることにより、端子OUT1にV2の電圧を出力する。次に、制御信号(IN2)によってNchトランジスタ72をオフさせることにより、端子OUT1にV1の電圧を出力する。
【0056】ここで、V2=(R1・V1+R・V4)/(R+R1)
V4<V2<V1である。
【0057】このように本実施形態では、端子OUT1で起こるV1→V4、V4→V1の電圧変動を、V1→V2→V4、V4→V2→V1と2段階に分けに変化させることにより、急激な電圧変動を防ぎ、これにより、端子OUT2に発生される干渉ノイズを減少させることができる。
【0058】[第四実施形態]図10は、本発明の第四実施形態に係るノイズ低減回路の回路図であり、図8と共通の要素には同一の符号を付し、その説明を省略する。
【0059】本実施形態のノイズ低減回路は、上述の図8に示した回路構成において、低電位側V4と出力端子OUT1との間に、Nchトランジスタ73とこのトランジスタ73に直列接続された抵抗素子R2とを接続したものである。Nchトランジスタ73は、制御信号IN3によりオン/オフ動作が制御される。抵抗素子R2は、Nchトランジスタ73がオンした際、端子OUT1に出力される電圧を制御するための抵抗素子である。
【0060】また、図中のV1は、Nchトランジスタ71,72,73が全てオフした時のOUT1電圧、並びにNchトランジスタ81のオフ時のOUT2電圧となる。
【0061】本実施形態では、出力端子OUT1から出力される電圧の変化が段階的になるように、Nchトランジスタ71,72,73のオン/オフ動作タイミングを制御する制御回路が端子IN1,IN2,IN3に接続されている。なお、この制御回路は、上記図5に示した回路と同一構成の回路を用いることができる。
【0062】本実施形態では、Nchトランジスタ72,73それぞれに抵抗素子R1,R2を接続することにより、端子OUT1に出力される電圧値を制御している。すなわち、端子OUT1の電圧をV1からV4に変化させる場合には、図11のタイミングチャートに示すように、まず制御信号IN3によってNchトランジスタ73をオンさせることにより、端子OUT1にV2の電圧を出力する。次に制御信号(IN2)によってNchトランジスタ72をオンさせることにより、端子OUT1にV3の電圧を出力する。最後に制御信号(IN1)によってNchトランジスタ71をオンさせることにより、端子OUT1にV4の電圧を出力する。
【0063】端子OUT1の電圧をV4からV1に変化させる場合には、まず制御信号(IN1)によってNchトランジスタ71をオフさせることにより、端子OUT1にV3の電圧を出力する。次に、制御信号(IN2)によってNchトランジスタ72をオフさせることにより、端子OUT1にV2の電圧を出力する。最後に、制御信号IN3によってNchトランジスタ73をオフさせることにより、端子OUT1にV1の電圧を出力する。
【0064】ここで、V2=(R2・V1+R・V4)/(R+R2)
V3=(R12・V1+R・V4)/(R+R12)
R12=(R1・R2)/(R1+R2)
V4<V3<V2<V1である。
【0065】このように本実施形態では、端子OUT1で起こるV1→V4、V4→V1の電圧変動を、V1→V2→V3→V4、V4→V3→V2→V1と3段階に分けに変化させることにより、急激な電圧変動を防ぎ、これにより端子OUT2に発生される干渉ノイズをさらに減少させることができる。
【0066】なお、端子OUT1を駆動するプルダウン用のNchトランジスタについて、上記第3実施形態の図8に示す回路構成では2個で構成し、上記第4実施形態の図10に示す回路構成では3個で構成したが、3個以上で構成することにより、上記第一及び第二実施形態と同様に、干渉ノイズを一層減少させることができる。
【0067】また、抵抗素子R1,R2の代用として、Nchトランジスタ72,73のオン抵抗を用いることも可能であり、この場合は、抵抗素子R1,R2を省略した構成となる。
【0068】
【発明の効果】以上詳細に説明したように本発明によれば、クロストークノイズを安定して減少させることができ、クロストークノイズに起因する回路誤動作を確実に防止することが可能になる。
【図面の簡単な説明】
【図1】本発明の第一実施形態に係るノイズ低減回路の回路図である。
【図2】第一実施形態に係る制御回路の回路図である。
【図3】第一実施形態の動作を示すタイミングチャートである。
【図4】本発明の第二実施形態に係るノイズ低減回路の回路図である。
【図5】第二実施形態に係る制御信号(IN1),(IN2),(IN3)を生成する制御回路の回路図である。
【図6】第二実施形態の動作を示すタイミングチャートである。
【図7】Pchトランジスタを4個で構成する場合の制御回路の回路図である。
【図8】本発明の第三実施形態に係るノイズ低減回路の回路図である。
【図9】第三実施形態の動作を示すタイミングチャートである。
【図10】本発明の第四実施形態に係るノイズ低減回路の回路図である。
【図11】第四実施形態の動作を示すタイミングチャートである。
【図12】従来の論理回路(プルアップ)の一例を示す回路図である。
【図13】図12に示した論理回路の動作を示すタイミングチャートである。
【図14】従来の論理回路(プルダウン)の一例を示す回路図である。
【図15】図14に示した論理回路の動作を示すタイミングチャートである。
【符号の説明】
11,12,13,21 Pchトランジスタ
71,72,73,81 Nchトランジスタ
V1 高電位側
V4 低電位側
R1,R2 抵抗素子
OUT1,OUT2 出力端子
【0001】
【発明の属する技術分野】本発明は、隣接信号間の相互干渉ノイズ(以下、クロストークノイズ)を低減するノイズ低減回路に関するものである。
【0002】
【従来の技術】従来の論理回路では、急激な電圧変動が起こると、隣接信号にクロストークノイズが発生してしまい、誤動作を起こす原因となっている。以下、図を用いて具体的に説明する。
【0003】図12は、従来の論理回路(プルアップ)の一例を示す回路図である。
【0004】図中のV1は、Pchトランジスタ101及びPchトランジスタ111のソース電圧であり、V4は、Pchトランジスタ101のオフ時のOUT1電圧及び、OUT2電圧である。また、IN1は、Pchトランジスタ101の制御信号であり、OUT1は、アクティブ側のデータ出力であり、OUT2は、隣接信号である。
【0005】この従来回路では、図13のタイミングチャートに示すように、制御信号IN1により、Pchトランジスタ101がオン、オフすると、OUT1の電圧が変動する。この影響を受け、隣接するOUT2にクロストークノイズが発生する。
【0006】図14は、従来の論理回路(プルダウン)の一例を示す回路図である。
【0007】図中のV4は、Nchトランジスタ121及びNchトランジスタ131のソース電圧であり、V1は、Nchトランジスタ121のオフ時のOUT1電圧及び、OUT2電圧である。また、IN1は、Nchトランジスタ121の制御信号であり、OUT1は、アクティブ側のデータ出力であり、OUT2は、隣接信号である。
【0008】この従来回路でも、図15に示すように、制御信号IN1によりNchトランジスタ121がオン、オフすると、OUT1の電圧が変動する。この影響を受け、隣接するOUT2にクロストークノイズが発生する。
【0009】このクロストークノイズを低減するための従来の手段としては、Pchトランジスタ101あるいはNchトランジスタ121のトランジスタサイズを小さくして駆動能力を低くするなどして、当該トランジスタの動作時における出力電圧の傾きを緩やかにして急激な電圧変動が発生しないようにすることが一般的に行われている。
【0010】
【発明が解決しようとする課題】しかしながら、上記従来のノイズ低減手段では、トランジスタの製造ばらつき等により、トランジスタの動作時における出力電圧の傾きが変わってしまい、その結果、安定してクロストークノイズを減少させることができないという問題点があった。
【0011】本発明は、上述の如き従来の問題点を解決するためになされたもので、その目的は、クロストークノイズを安定して減少させることができ、クロストークノイズに起因する回路誤動作を確実に防止できるノイズ低減回路を提供することである。
【0012】
【課題を解決するための手段】上記目的を達成するために、請求項1記載の発明に係るノイズ低減回路では、電源側に並列に接続された第一及び第二のトランジスタと、前記第二のトランジスタの出力側に直列接続された抵抗手段とを設け、前記抵抗手段の出力側と前記第一のトランジスタの出力側とを出力ノードで接続し、前記出力ノードから出力される出力電圧の変化が段階的になるように前記第一及び第二のトランジスタのオン/オフ動作タイミングを制御する制御回路を備えたことを特徴とする。
【0013】請求項2記載の発明に係るノイズ低減回路では、電源側に並列に接続されたn個のトランジスタと、前記n個のトランジスタのうちの1個である所定のトランジスタを除いた残りのn−1個のトランジスタの出力側にそれぞれ直列接続されたn−1個の抵抗手段とを設け、前記各抵抗手段の出力側と前記所定のトランジスタの出力側とを出力ノードで接続し、前記出力ノードから出力される出力電圧の変化が段階的になるように前記n個のトランジスタのオン/オフ動作タイミングを制御する制御回路を備えたことを特徴とする。
【0014】請求項3記載の発明に係るでは、請求項2記載のノイズ低減回路において、前記n個のトランジスタは、Pチャネル型トランジスタで構成し、プルアップ動作を行うことを特徴とする。
【0015】請求項4記載の発明に係るでは、請求項2記載のノイズ低減回路において、前記n個のトランジスタは、Nチャネル型トランジスタで構成し、プルダウン動作を行うことを特徴とする。
【0016】請求項5記載の発明に係るでは、請求項2乃至請求項4記載のノイズ低減回路において、前記抵抗手段は、前記n−1個のトランジスタのオン抵抗で構成したことを特徴とする。
【0017】
【発明の実施の形態】以下、本発明の実施の形態を図面に基づいて説明する。
【0018】[第1実施形態]図1は、本発明の第一実施形態に係るノイズ低減回路の回路図である。
【0019】このノイズ低減回路は、高電位側V1に各ソースが接続されたPchトランジスタ11,12と、Pchトランジスタ12のドレイン側に直列接続された抵抗素子R1とを備え、抵抗素子R1の一端とPchトランジスタ11のドレイン側とが出力端子OUT1に接続され、さらに出力端子OUT1には、抵抗素子Rを介して低電位側V4に接続されている。
【0020】そして、このノイズ低減回路の近傍には、Pchトランジスタ21とこのトランジスタ21に接続される出力端子OUT2を有する隣接回路が配置されている。
【0021】より具体的に説明すると、図中のV1は、Pchトランジスタ11、Pchトランジスタ12及びPchトランジスタ21のソース電圧であり、V4は、Pchトランジスタ11及び12のオフ時のOUT1電圧、並びにPchトランジスタ21のオフ時のOUT2電圧である。
【0022】また、IN1は、Pchトランジスタ11のオン、オフ制御信号(IN1)入力用の端子であり、IN2は、Pchトランジスタ12のオン、オフ制御信号(IN2)入力用の端子であり、R1は、Pchトランジスタ12がオンした際、端子OUT1に出力される電圧を制御するための抵抗素子である。また、OUT1は、アクティブ側のデータ(OUT1)出力用の端子であり、OUT2は、隣接信号(OUT2)出力用の端子である。
【0023】さらに、本実施形態では、出力端子OUT1から出力される電圧の変化が段階的になるように、Pchトランジスタ11,12のオン/オフ動作タイミングを制御する制御回路が端子IN1,IN2に接続されている。
【0024】図2は、上記制御信号(IN1),(IN2)を生成する制御回路の回路図である。
【0025】この制御回路は、同図に示すように、クロックINから分岐した制御信号(IN1)用信号経路と制御信号(IN2)用信号経路とで構成されている。制御信号(IN1)用信号経路は、ORゲート51とディレイ回路51aから成り、制御信号(IN2)用信号経路は、ANDゲート61とディレイ回路61aから成る。
【0026】本実施形態では、Pchトランジスタ12に抵抗素子R1を直列接続することにより、端子OUT1に出力される電圧値を制御している。すなわち、図3のタイミングチャートに示すように、端子OUT1の電圧をV4からV1に変化させる場合には、まず制御信号(IN2)によってPchトランジスタ12をオンさせることにより、端子OUT1にV2の電圧を出力する。次に制御信号(IN1)によってPchトランジスタ11をオンさせることにより、端子OUT1にV1の電圧を出力する。
【0027】端子OUT1の電圧をV1からV4に変化させる場合には、まず制御信号(IN1)によってPchトランジスタ11をオフさせることにより、端子OUT1にV2の電圧を出力する。次に、制御信号(IN2)によってPchトランジスタ12をオフさせることにより、端子OUT1にV4の電圧を出力する。
【0028】ここで、V2=(R・V1+R1・V4)/(R1+R)
V4<V2<V1である。
【0029】このように本実施形態では、端子OUT1で起こるV1→V4及びV4→V1の電圧変動を、それぞれV1→V2→V4、V4→V2→V1と2段階に分けに変化させることにより、急激な電圧変動を防ぎ、これにより、隣接回路の端子OUT2に発生される干渉ノイズを減少させることができる。
【0030】具体的に説明すると、出力電圧V、出力端子OUT1と基板間の容量C1、出力端子OUT1と隣接端子OUT2との間の容量C2とした場合、隣接端子OUT2には、Vnoise=V*C2/(C2+C1)
のノイズ(Vnoise)が発生する。
【0031】本実施形態により、段階的に電圧を出力させることにより、電圧幅V(v)からV/2(v)となり、隣接信号へのノイズ(Vnoise1)は、Vnoise1=(V/2)*C2/(C2+C1)
=Vnoise/2となり、ノイズは対策前の1/2となる。
【0032】[第二実施形態]図4は、本発明の第二実施形態に係るノイズ低減回路の回路図であり、図1と共通の要素には同一の符号を付し、その説明を省略する。
【0033】本実施形態のノイズ低減回路は、上述の図1に示した回路構成において、高電位側V1と出力端子OUT1との間に、Pchトランジスタ13とこのトランジスタ13に直列接続された抵抗素子R2とを接続したものである。Pchトランジスタ13は、制御信号IN3によりオン/オフ動作が制御される。抵抗素子R2は、Pchトランジスタ13がオンした際、端子OUT1に出力される電圧を制御するための抵抗素子である。
【0034】また、図中のV4は、Pchトランジスタ11,12,13が全てオフした時のOUT1電圧、並びにPchトランジスタ21のオフ時のOUT2電圧となる。
【0035】本実施形態では、出力端子OUT1から出力される電圧の変化が段階的になるように、Pchトランジスタ11,12,13のオン/オフ動作タイミングを制御する制御回路が端子IN1,IN2,IN3に接続されている。
【0036】図5は、上記制御信号(IN1),(IN2),(IN3)を生成する制御回路の回路図である。
【0037】この制御回路は、同図に示すように、クロックINから分岐した制御信号(IN1)用信号経路と、制御信号(IN2)用信号経路と、制御信号(IN3)用信号経路とで構成されている。制御信号(IN1)用信号経路は、ORゲート51とディレイ回路51a,51bから成り、制御信号(IN2)用信号経路は、ディレイ回路55から成り、制御信号(IN3)用信号経路は、ANDゲート61とディレイ回路61a,61bから成る。
【0038】本実施形態では、Pchトランジスタ12,13それぞれに抵抗素子R1,R2を接続することにより、端子OUT1に出力される電圧値を制御している。すなわち、端子OUT1の電圧をV4からV1に変化させる場合には、図6のタイミングチャートに示すように、まず制御信号IN3によってPchトランジスタ13をオンさせることにより、端子OUT1にV3の電圧を出力する。次に制御信号(IN2)によってPchトランジスタ12をオンさせることにより、端子OUT1にV2の電圧を出力する。最後に制御信号(IN1)によってPchトランジスタ11をオンさせることにより、端子OUT1にV1の電圧を出力する。
【0039】また、OUT1の電圧をV1からV4に変化させる場合には、まず制御信号(IN1)によってPchトランジスタ11をオフさせることにより、端子OUT1にV2の電圧を出力する。次に、制御信号(IN2)によってPchトランジスタ12をオフさせることにより、端子OUT1にV3の電圧を出力する。最後に、制御信号IN3によってPchトランジスタ13をオフさせることにより、端子OUT1にV4の電圧を出力する。
【0040】ここで、V2=(R・V1+R2・V4)/(R2+R)
V3=(R・V1+R12・V4)/(R12+R)
R12=(R1・R2)/(R1+R2)
V4<V3<V2<V1である。
【0041】このように本実施形態では、端子OUT1で起こるV1→V4及びV4→V1の電圧変動を、それぞれV1→V2→V3→V4、V4→V3→V2→V1と3段階に分けに変化させることにより、急激な電圧変動を防ぎ、これにより、隣接回路の端子OUT2に発生する干渉ノイズをさらに減少させることができる。
【0042】なお、端子OUT1を駆動するプルアップ用のPchトランジスタについて、上記第1実施形態の図1に示す回路構成では2個で構成し、上記第2実施形態の図4に示す回路構成では3個で構成したが、3個以上で構成することにより、干渉ノイズを一層減少させることができる。
【0043】具体的に説明すると、出力電圧V、出力端子OUT1と基板間の容量C1、出力端子OUT1と隣接端子OUT2との間の容量C2とした場合、隣接端子OUT2には、Vnoise=V*C2/(C2+C1)
のノイズ(Vnoise)が発生する。
【0044】端子OUT1を駆動するPchトランジスタの個数をn(正の整数)個とすると、抵抗素子の個数はn−1個となる。本実施形態により段階的に電圧を出力させることにより、電圧幅がV(v)からV/n(v)となる。また、隣接信号へのノイズ(Vnoise2)は、Vnoise2=(V/n)*C2/(C2+C1)
=Vnoise/nとなり、ノイズは対策前の1/nとなる。
【0045】ここで、例えばPchトランジスタを4個で構成する場合は、上述の図4に示した回路構成において、さらに上記同様に、Pchトランジスタと抵抗素子を付加し、その制御回路の構成を図7に示す。
【0046】この制御回路は、同図に示すように、クロックINから分岐した制御信号(IN1)用信号経路と、制御信号(IN2)用信号経路と、制御信号(IN3)用信号経路と、制御信号(IN4)用信号経路とで構成されている。制御信号(IN1)用信号経路は、ORゲート51とディレイ回路51a,51b,51cから成り、制御信号(IN2)用信号経路は、ORゲート52とディレイ回路52a,52bから成り、制御信号(IN3)用信号経路は、ANDゲート61とディレイ回路61a,61bから成り、制御信号(IN4)用信号経路は、ANDゲート62とディレイ回路62a,62b,62cから成る。
【0047】同様に、Pchトランジスタと抵抗素子の個数が増加するに従い、その制御回路の構成は、ディレイ回路の個数を増加した制御信号用信号経路を増やしていく構成となる。
【0048】また、抵抗素子R1,R2の代用として、Pchトランジスタ12,13のオン抵抗を用いることも可能であり、この場合は、抵抗素子R1,R2を省略した構成となる。
【0049】[第三実施形態]図8は、本発明の第三実施形態に係るノイズ低減回路の回路図である。
【0050】このノイズ低減回路は、低電位側V4に各ソースが接続されたNchトランジスタ71,72と、Nchトランジスタ72のドレイン側に直列接続された抵抗素子R1とを備え、抵抗素子R1の一端とNchトランジスタ71のドレイン側とが出力端子OUT1で接続され、さらに出力端子OUT1には、抵抗素子Rを介して高電位側V1に接続されている。
【0051】そして、このノイズ低減回路の近傍には、Nchトランジスタ81とこのトランジスタ81に接続される出力端子OUT2を有する隣接回路が配置されている。
【0052】より具体的に説明すると、図中のV4は、Nchトランジスタ71、Nchトランジスタ72、及びNchトランジスタ81のソース電圧であり、V1は、Nchトランジスタ71,72のオフ時のOUT1電圧及びOUT2電圧である。また、IN1は、Nchトランジスタ71のオン、オフ制御信号であり、IN2は、Nchトランジスタ72のオン、オフ制御信号であり、R1は、Nchトランジスタ72がオンした際、OUT1に出力される電圧を制御するための抵抗素子である。
【0053】さらに、本実施形態では、出力端子OUT1から出力される電圧の変化が段階的になるように、Nchトランジスタ71,72のオン/オフ動作タイミングを制御する制御回路が端子IN1,IN2に接続されている。なお、この制御回路は、上記図2に示した回路と同一構成の回路を用いることができる。
【0054】本実施形態では、Nchトランジスタ72に抵抗素子R1を接続することにより、端子OUT1に出力される電圧値を制御している。すなわち、端子OUT1の電圧をV1からV4に変化させる場合には、図9のタイミングチャートに示すように、まず制御信号(IN2)によってNchトランジスタ72をオンさせることにより、端子OUT1にV2の電圧を出力する。次に制御信号(IN1)によってNchトランジスタ71をオンさせることにより、端子OUT1にV4の電圧を出力する。
【0055】端子OUT1の電圧をV4からV1に変化させる場合には、まず制御信号(IN1)によってNchトランジスタ71をオフさせることにより、端子OUT1にV2の電圧を出力する。次に、制御信号(IN2)によってNchトランジスタ72をオフさせることにより、端子OUT1にV1の電圧を出力する。
【0056】ここで、V2=(R1・V1+R・V4)/(R+R1)
V4<V2<V1である。
【0057】このように本実施形態では、端子OUT1で起こるV1→V4、V4→V1の電圧変動を、V1→V2→V4、V4→V2→V1と2段階に分けに変化させることにより、急激な電圧変動を防ぎ、これにより、端子OUT2に発生される干渉ノイズを減少させることができる。
【0058】[第四実施形態]図10は、本発明の第四実施形態に係るノイズ低減回路の回路図であり、図8と共通の要素には同一の符号を付し、その説明を省略する。
【0059】本実施形態のノイズ低減回路は、上述の図8に示した回路構成において、低電位側V4と出力端子OUT1との間に、Nchトランジスタ73とこのトランジスタ73に直列接続された抵抗素子R2とを接続したものである。Nchトランジスタ73は、制御信号IN3によりオン/オフ動作が制御される。抵抗素子R2は、Nchトランジスタ73がオンした際、端子OUT1に出力される電圧を制御するための抵抗素子である。
【0060】また、図中のV1は、Nchトランジスタ71,72,73が全てオフした時のOUT1電圧、並びにNchトランジスタ81のオフ時のOUT2電圧となる。
【0061】本実施形態では、出力端子OUT1から出力される電圧の変化が段階的になるように、Nchトランジスタ71,72,73のオン/オフ動作タイミングを制御する制御回路が端子IN1,IN2,IN3に接続されている。なお、この制御回路は、上記図5に示した回路と同一構成の回路を用いることができる。
【0062】本実施形態では、Nchトランジスタ72,73それぞれに抵抗素子R1,R2を接続することにより、端子OUT1に出力される電圧値を制御している。すなわち、端子OUT1の電圧をV1からV4に変化させる場合には、図11のタイミングチャートに示すように、まず制御信号IN3によってNchトランジスタ73をオンさせることにより、端子OUT1にV2の電圧を出力する。次に制御信号(IN2)によってNchトランジスタ72をオンさせることにより、端子OUT1にV3の電圧を出力する。最後に制御信号(IN1)によってNchトランジスタ71をオンさせることにより、端子OUT1にV4の電圧を出力する。
【0063】端子OUT1の電圧をV4からV1に変化させる場合には、まず制御信号(IN1)によってNchトランジスタ71をオフさせることにより、端子OUT1にV3の電圧を出力する。次に、制御信号(IN2)によってNchトランジスタ72をオフさせることにより、端子OUT1にV2の電圧を出力する。最後に、制御信号IN3によってNchトランジスタ73をオフさせることにより、端子OUT1にV1の電圧を出力する。
【0064】ここで、V2=(R2・V1+R・V4)/(R+R2)
V3=(R12・V1+R・V4)/(R+R12)
R12=(R1・R2)/(R1+R2)
V4<V3<V2<V1である。
【0065】このように本実施形態では、端子OUT1で起こるV1→V4、V4→V1の電圧変動を、V1→V2→V3→V4、V4→V3→V2→V1と3段階に分けに変化させることにより、急激な電圧変動を防ぎ、これにより端子OUT2に発生される干渉ノイズをさらに減少させることができる。
【0066】なお、端子OUT1を駆動するプルダウン用のNchトランジスタについて、上記第3実施形態の図8に示す回路構成では2個で構成し、上記第4実施形態の図10に示す回路構成では3個で構成したが、3個以上で構成することにより、上記第一及び第二実施形態と同様に、干渉ノイズを一層減少させることができる。
【0067】また、抵抗素子R1,R2の代用として、Nchトランジスタ72,73のオン抵抗を用いることも可能であり、この場合は、抵抗素子R1,R2を省略した構成となる。
【0068】
【発明の効果】以上詳細に説明したように本発明によれば、クロストークノイズを安定して減少させることができ、クロストークノイズに起因する回路誤動作を確実に防止することが可能になる。
【図面の簡単な説明】
【図1】本発明の第一実施形態に係るノイズ低減回路の回路図である。
【図2】第一実施形態に係る制御回路の回路図である。
【図3】第一実施形態の動作を示すタイミングチャートである。
【図4】本発明の第二実施形態に係るノイズ低減回路の回路図である。
【図5】第二実施形態に係る制御信号(IN1),(IN2),(IN3)を生成する制御回路の回路図である。
【図6】第二実施形態の動作を示すタイミングチャートである。
【図7】Pchトランジスタを4個で構成する場合の制御回路の回路図である。
【図8】本発明の第三実施形態に係るノイズ低減回路の回路図である。
【図9】第三実施形態の動作を示すタイミングチャートである。
【図10】本発明の第四実施形態に係るノイズ低減回路の回路図である。
【図11】第四実施形態の動作を示すタイミングチャートである。
【図12】従来の論理回路(プルアップ)の一例を示す回路図である。
【図13】図12に示した論理回路の動作を示すタイミングチャートである。
【図14】従来の論理回路(プルダウン)の一例を示す回路図である。
【図15】図14に示した論理回路の動作を示すタイミングチャートである。
【符号の説明】
11,12,13,21 Pchトランジスタ
71,72,73,81 Nchトランジスタ
V1 高電位側
V4 低電位側
R1,R2 抵抗素子
OUT1,OUT2 出力端子
【特許請求の範囲】
【請求項1】 電源側に並列に接続された第一及び第二のトランジスタと、前記第二のトランジスタの出力側に直列接続された抵抗手段とを設け、前記抵抗手段の出力側と前記第一のトランジスタの出力側とを出力ノードで接続し、前記出力ノードから出力される出力電圧の変化が段階的になるように前記第一及び第二のトランジスタのオン/オフ動作タイミングを制御する制御回路を備えたことを特徴とするノイズ低減回路。
【請求項2】 電源側に並列に接続されたn個のトランジスタと、前記n個のトランジスタのうちの1個である所定のトランジスタを除いた残りのn−1個のトランジスタの出力側にそれぞれ直列接続されたn−1個の抵抗手段とを設け、前記各抵抗手段の出力側と前記所定のトランジスタの出力側とを出力ノードで接続し、前記出力ノードから出力される出力電圧の変化が段階的になるように前記n個のトランジスタのオン/オフ動作タイミングを制御する制御回路を備えたことを特徴とするノイズ低減回路。
【請求項3】 前記n個のトランジスタは、Pチャネル型トランジスタで構成し、プルアップ動作を行うことを特徴とする請求項2記載のノイズ低減回路。
【請求項4】 前記n個のトランジスタは、Nチャネル型トランジスタで構成し、プルダウン動作を行うことを特徴とする請求項2記載のノイズ低減回路。
【請求項5】 前記抵抗手段は、前記n−1個のトランジスタのオン抵抗で構成したことを特徴とする請求項2乃至請求項4記載のノイズ低減回路。
【請求項1】 電源側に並列に接続された第一及び第二のトランジスタと、前記第二のトランジスタの出力側に直列接続された抵抗手段とを設け、前記抵抗手段の出力側と前記第一のトランジスタの出力側とを出力ノードで接続し、前記出力ノードから出力される出力電圧の変化が段階的になるように前記第一及び第二のトランジスタのオン/オフ動作タイミングを制御する制御回路を備えたことを特徴とするノイズ低減回路。
【請求項2】 電源側に並列に接続されたn個のトランジスタと、前記n個のトランジスタのうちの1個である所定のトランジスタを除いた残りのn−1個のトランジスタの出力側にそれぞれ直列接続されたn−1個の抵抗手段とを設け、前記各抵抗手段の出力側と前記所定のトランジスタの出力側とを出力ノードで接続し、前記出力ノードから出力される出力電圧の変化が段階的になるように前記n個のトランジスタのオン/オフ動作タイミングを制御する制御回路を備えたことを特徴とするノイズ低減回路。
【請求項3】 前記n個のトランジスタは、Pチャネル型トランジスタで構成し、プルアップ動作を行うことを特徴とする請求項2記載のノイズ低減回路。
【請求項4】 前記n個のトランジスタは、Nチャネル型トランジスタで構成し、プルダウン動作を行うことを特徴とする請求項2記載のノイズ低減回路。
【請求項5】 前記抵抗手段は、前記n−1個のトランジスタのオン抵抗で構成したことを特徴とする請求項2乃至請求項4記載のノイズ低減回路。
【図2】
【図8】
【図1】
【図3】
【図4】
【図5】
【図6】
【図7】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図8】
【図1】
【図3】
【図4】
【図5】
【図6】
【図7】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【公開番号】特開2003−78402(P2003−78402A)
【公開日】平成15年3月14日(2003.3.14)
【国際特許分類】
【出願番号】特願2001−266277(P2001−266277)
【出願日】平成13年9月3日(2001.9.3)
【出願人】(598010562)東芝エルエスアイシステムサポート株式会社 (119)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成15年3月14日(2003.3.14)
【国際特許分類】
【出願日】平成13年9月3日(2001.9.3)
【出願人】(598010562)東芝エルエスアイシステムサポート株式会社 (119)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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