出力ドライバ回路及び半導体ＩＣ
【課題】出力ドライバ回路における出力レベルの変動に伴って生じる電源線の電位の変動を抑える。
【解決手段】実装配線により外部電源に接続された電源線aと、外部へ信号を出力する出力線xと、該電源線aと該出力線xにそれぞれドレインとソースが接続され、ゲートにはスイッチ12を介して信号が入力される出力トランジスタＱ1と、該電源線aの電位の変動を検出する検出器13を備え、該検出器13の出力により該スイッチ12の開閉を制御する。
【解決手段】実装配線により外部電源に接続された電源線aと、外部へ信号を出力する出力線xと、該電源線aと該出力線xにそれぞれドレインとソースが接続され、ゲートにはスイッチ12を介して信号が入力される出力トランジスタＱ1と、該電源線aの電位の変動を検出する検出器13を備え、該検出器13の出力により該スイッチ12の開閉を制御する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力ドライバ回路と出力ドライバ回路が形成された半導体ＩＣに関するものである。
【背景技術】
【０００２】
図6は半導体ＩＣで生成された信号を外部へ出力するために用いられる出力ドライバ回路の構成を示す図である。出力ドライバ回路は一対のｐＭＯＳトランジスタＱ1とｎＭＯＳトランジスタＱ2から成っており、ｐＭＯＳトランジスタＱ1とｎＭＯＳトランジスタＱ2のドレインは共通の出力線xに接続され、ｐＭＯＳトランジスタＱ1のソースは高電位電源線ａ、ｎＭＯＳトランジスタＱ2のソースは低電位電源線ｂに接続されている。そして、ｐＭＯＳトランジスタＱ1とｎＭＯＳトランジスタＱ2のゲートには同一半導体基板上に形成されている他の回路で生成された信号ＮＰ１、ＮＮ１がそれぞれ印加される。
【０００３】
上記出力ドライバ回路では、信号ＮＰ１、ＮＮ１が共に低電位になったときｐＭＯＳトランジスタＱ1はオン状態、ｎＭＯＳトランジスタＱ2はオフ状態となるので出力線ｘの電位Ｖxは高電位となり”１”レベルが出力される。また、信号ＮＰ１、ＮＮ１が共に高電位になったときｐＭＯＳトランジスタＱ1はオフ状態、ｎＭＯＳトランジスタＱ2はオン状態となるので出力線ｘの電位Ｖxは低電位となり”０”レベルが出力される。
【０００４】
図７は出力ドライバ回路が形成されたＩＣチップの実装形態を示す斜視図であり、出力ドライバ回路１の形成されたＩＣチップ２がパッケージ３に搭載され、さらにパッケージ３がボード４に搭載された状態を示している。そして、出力ドライバ回路１からパッケージ３を通ってボード４にいたるまでボンディングワイヤやパターン配線等の実装配線５が形成されており、ＩＣチップ２で生成された信号は出力ドライバ回路１からこれらの実装配線５を通って外部に出力される。
【０００５】
また、ｐＭＯＳトランジスタＱ1とｎＭＯＳトランジスタＱ2を駆動する高電位電源ＶＤＥ、低電位電源ＶＳＳはボード４上に配置されており(図示せず)、これらの電源もボンディングワイヤやパターン配線等からなる実装配線５により出力ドライバ回路１の高電位電源線ａ、低電位電源線ｂに接続される。
【０００６】
前述のように、出力ドライバ回路は同一ＩＣチップの他の回路で生成された信号に応じて”１”レベルあるいは”０”レベルを外部へ出力する機能を有するものであるが、出力信号が”１”レベルから”０”レベル、あるいは”０”レベルから”１”レベルへと変化するとき、次に述べるような問題が生じる。
【０００７】
図８（ａ）、（ｂ）は図6の出力ドライバ回路各部における電位の時間変化を示す図であり、同図（ａ）は入力信号ＮＰ１、ＮＮ１を高電位から低電位へ変化させた場合、同図（ｂ）は逆に低電位から高電位へ変化させた場合を示している。ここでは、高電位をＶＤＥ=２.５Ｖ、低電位をＶＳＳ=０Ｖとする。
【０００８】
まず、図８（ａ）に示したように、時刻Ｔ1で入力信号ＮＰ１が２.５Ｖから０Ｖへ変化すると、ｐＭＯＳトランジスタＱ1はオフ状態からオン状態へ変化するため、ソースに接続された高電位電源線ａから出力線ｘに電流が流入し出力線ｘの電位Ｖxが上昇する。
【０００９】
前述のように高電位電源線ａはボード上に配置された高電位電源ＶＤＥと実装配線により接続されているので、高電位電源線ａに流れる電流の変化量が大きくなると、実装配線の持つ寄生インダクタンスにより電圧降下が生じ、高電位電源線ａの電位Ｖaは高電位ＶＤＥ＝２．５Ｖから低電位ＶＳＳ=０Ｖへ向けて低下する。出力線ｘの電位Ｖxが２.５Ｖに近づき電流の変化量が小さくなると、寄生インダクタンスによる電圧降下量も小さくなり時刻Ｔ2で高電位電源線ａの電位Ｖaは再び上昇を開始しＶＤＥ＝２．５Ｖに近づくことになる。
【００１０】
高電位電源線ａの電位ＶaはＩＣチップ上の他の回路の電源線にも供給されるため、出力ドライバ回路における出力レベルの変化に伴うその電位変化はこれらの回路の誤動作をもたらす恐れがある。
【００１１】
また、図８（ｂ）に示したように、時刻Ｔ1で信号ＮＮ１が０Ｖから２.５Ｖへ変化すると、ｎＭＯＳトランジスタＱ2はオフ状態からオン状態へと変化するため、出力線ｘからソースに接続された低電位電源線ｂに向けて電流が流れ出し出力線ｘの電位Ｖxは下降する。
【００１２】
低電位電源線ｂは高電位電源線ａと同様にボンディングワイヤとパターン配線からなる実装配線を通ってボード上の低電位電源ＶＳＳに接続されているので、低電位電源線ｂに流れる電流の変化量が大きくなると、実装配線には寄生インダクタンスによる電圧降下が生じ、低電位電源線ｂの電位Ｖbはこの電圧降下分だけ低電位電源ＶＳＳから上昇する。そして、出力線ｘの電位Ｖxが０Ｖに近づき電流の変化量が小さくなると、寄生インダクタンスによる電圧降下量も小さくなり時刻Ｔ2で低電位電源線ｂの電位Ｖbは再び降下を開始しＶＳＳ＝０Ｖに近づくことになる。
【００１３】
低電位電源線ｂの電位ＶbはＩＣチップ上の他の回路の電源線にも供給されるため、出力ドライバ回路における出力レベルの変化に伴うその電位変化はこれらの回路の誤動作をもたらす恐れがある。
【００１４】
以上述べたような高電位電源線と低電位電源線に生じる電位の変動を抑えるためには出力トランジスタに流れる電流を小さくすることが有効であるが、これは出力ドライバ回路の著しい性能低下をもたらす。
【００１５】
そこで、高電位電源線あるいは低電位電源線を通って流れる電流をＩＣチップ内に形成した電流検出回路によって検出し、この電流が所定値を超えたときに限って出力トランジスタの駆動能力を抑制するようにした方法が提案されている(特許文献１)。具体的には、電源線に小さな抵抗あるいはコイルを挿入してその両端の電位を検出し、出力信号が変化して電源線を流れる電流が大きくなったとき、この検出電位を入力とするオペアンプの出力により出力トランジスタのゲート電位を強制的に電源と同電位にするものであり、単に出力トランジスタに流れる電流を小さくする方法に比べて出力ドライバ回路の性能劣化は最小限に抑えられる。
【００１６】
しかしこの方法では、ＩＣチップ内に新たにオペアンプを形成する必要があるためＩＣ形成プロセスが複雑化し高コストになる他に、電流検出のためにコイルを用いると、ＩＣチップやパッケージの面積増加をもたらすという問題がある。さらに、この方法では出力トランジスタのゲート電位を強制的に電源と同電位にしたとき、出力トランジスタを流れる電流が急激に変化するので寄生インダクタンスによる電位の変動が大きくなるという問題が生じる。
【特許文献１】特開平７−４６１１３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
解決しようとする問題点は、出力ドライバ回路における出力状態が変化したとき出力ドライバ回路に電源を供給する電源線の電位の変動を抑えることである。
【課題を解決するための手段】
【００１８】
本発明の一態様である出力ドライバ回路は、実装配線により外部電源に接続された電源線と、外部へ信号を出力する出力線と、該電源線と該出力線にそれぞれドレインとソースが接続され、ゲートにはスイッチを介して信号が入力される出力トランジスタと、該電源線の電位の変動を検出する検出器を備え、該検出器の出力により該スイッチの開閉を制御すること、
あるいは、上記出力ドライバ回路が、前記実装配線とは異なる実装配線により外部電源に接続された基準電位線を備え、該検出器は該電源線と該基準電位線の電位の差を検出するものであることを特徴とする。
【００１９】
また、本発明の一態様である半導体ＩＣは、上記出力ドライバ回路が電源線と基準電位線を共通にして複数形成されていることを特徴とする。
【００２０】
また、本発明の一態様である出力ドライバ回路は、第１の実装配線により高電位電源に接続された高電位電源線と、外部へ信号を出力する出力線と、該高電位電源線と該出力線にそれぞれドレインとソースが接続され、ゲートには第１のスイッチを介して第１の信号が入力される第１の出力トランジスタと、該高電位電源線の電位の変動を検出する第１の検出器と、第２の実装配線により低電位電源に接続された低電位電源線と、該低電位電源線と該出力線にそれぞれドレインとソースが接続され、ゲートには第２のスイッチを介して第２の信号が入力される第２の出力トランジスタと、該低電位電源線の電位の変動を検出する第２の検出器を備え、該第１及び第２の検出器の出力により該第１及び第２のスイッチの開閉を制御することを特徴とする。
【００２１】
上記構成では、電源線は実装配線により外部電源に接続されているため、出力ドライバ回路から出力される信号の出力レベルが変化し電源線に電流が流れたとき、実装配線には寄生インダクタンスによる電圧降下が生じ、この電圧降下分だけ電源線の電位が変化する。そこで、検出器により電源線の電位の変動を検出しその変動量に応じてスイッチを開閉する。たとえば、電位の変動量が所定値を超えて大きくなったときにスイッチを開くようにすると、出力トランジスタのゲートは自身の持つ浮遊容量によりしばらくの間一定電位を保ち、これにより電源線のそれ以上の電位変動が抑えられることになる。高電位電源線と低電位電源線の電位変動も同様にして抑えられる。
【００２２】
また、基準電位線は出力トランジスタに接続されていないので出力レベルの変化にかかわらず電流は流れない。従って、外部電源と基準電位線を接続する実装配線には寄生インダクタンスによる電圧降下が生ぜず基準電位線の電位は一定値を保つので、電源線と基準電位線の電位の差により電源線の電位の変化を容易に検出することができる。高電位電源線と基準高電位線の電位の差及び低電位電源線と基準低電位線の電位の差についても同様である。
【００２３】
また、半導体ＩＣに複数の出力ドライバ回路を形成した場合、電源線と基準電位線を共通にしているので外部電源に接続するための実装配線数やパッド数を減らし半導体ＩＣのチップ面積やパッケージ面積を小さくすることができる。
【発明の効果】
【００２４】
本発明は抵抗やコイルを用いて電源線に流れる電流の大きさを検出する方式に比べて構成が簡単となりＩＣチップやそれを搭載するパッケージを小さく且つ低コストにできる。また、出力トランジスタの出力状態が変化したときの電源線の電位の変動量を従来に比べて小さくすることができるという利点がある。
【発明を実施するための最良の形態】
【００２５】
出力ドライバ回路における出力レベルの変化に伴って生じる電源線の電位の変動を抑えるという目的を簡単な構成で実現した。
【実施例１】
【００２６】
図１は本発明の実施例に係る出力ドライバ回路の構成を示す図であり、従来例と同様に出力ドライバ回路を構成する出力トランジスタとしてｐＭＯＳトランジスタＱ1とｎＭＯＳトランジスタＱ2を用いた例について述べる。図１に見られるように、ｐＭＯＳトランジスタＱ1のソースは高電位電源線ａに接続され、ドレインは出力線ｘに接続される。また、ｎＭＯＳトランジスタＱ2のソースは低電位電源線ｂ、ドレインは共通の出力線ｘに接続される。
【００２７】
図２は上記出力ドライバ回路の形成されたＩＣチップの実装形態を示す斜視図である。同図に見られるように、出力ドライバ回路１からパッケージ３を通ってボード４にいたるまでボンディングワイヤやパターン配線からなる実装配線５が形成されており、出力ドライバ回路１の出力信号はこれらの実装配線５を経て外部に出力される。また、ＩＣチップ２上の出力ドライバ回路１とそれ以外の回路を駆動するための高電位電源ＶＤＥ及び低電位電源ＶＳＳ (図示せず)も実装配線5により出力ドライバ回路1の高電位電源線ａ及び低電位電源線ｂに接続される。さらに、出力ドライバ回路１には、図１に示したようにボード４上の高電位電源ＶＤＥと低電位電源ＶＳＳからそれぞれ上記実装配線とは異なる実装配線により接続された基準高電位線ｃと基準低電位線ｄを設ける。
【００２８】
図１において、同一ＩＣチップ上の他の回路で生成された信号Ｎ０はインバータ11を介し信号ＮＰ１としてスイッチ12の一方の端子に入力される。スイッチ12のもう一方の端子はｐＭＯＳトランジスタＱ1のゲートに接続され、ゲートには信号ＮＰ２が印加される。スイッチ12はｐＭＯＳトランジスタＱ3とｎＭＯＳトランジスタＱ4を並列に接続したもので構成されている。また、検出器13には高電位電源線ａ、基準高電位線ｃ及び低電位電源線ｂの電位が入力される。そして、高電位電源線ａと基準高電位線ｃの電位の差に応じた信号が出力されてスイッチ12の開閉を制御する。
【００２９】
図３（ａ）は検出器13の構成を示す図である。基準高電位線ｃと低電位電源線ｂの間に直列に接続されたｐＭＯＳトランジスタＱ7とｎＭＯＳトランジスタＱ8からしきい値電圧Ｖth1が生成される。そして、トランジスタＱ9−Ｑ13により構成されたカレントミラー差動増幅器の一方の入力端子にしきい値電圧Ｖth1、他方の入力端子に高電位電源線ａの電位を入力させる。カレントミラー差動増幅器の出力をＮＰＣ１、その反転論理信号をＮＰＣ０として取り出すようにする。
【００３０】
図３（ｂ）は検出器13の入出力特性を示す図である。同図は検出器13の出力信号ＮＰＣ１とＮＰＣ０の高電位電源線ａの電位Ｖａに対する関係を示したものである。Ｖａがしきい値電圧Ｖth1以上のときＮＰＣ１は高電位、ＮＰＣ０は０電位となり、逆に、Ｖａがしきい値電圧Ｖth1以下のときにはＮＰＣ１は０電位、ＮＰＣ０は高電位となる。信号ＮＰＣ１とＮＰＣ０はそれぞれスイッチ12を構成するｎＭＯＳトランジスタＱ4とｐＭＯＳトランジスタＱ3のゲートに入力される。従って、高電位電源線ａの電位Ｖａがしきい値電圧Ｖth1以上のときにはｐＭＯＳトランジスタＱ3とｎＭＯＳトランジスタＱ4はともにオン状態となってスイッチ12は閉じられ、しきい値電圧Ｖth1以下になるとｐＭＯＳトランジスタＱ3とｎＭＯＳトランジスタＱ4はともにオフ状態となってスイッチ12は開かれる。
【００３１】
同様にして、同一ＩＣチップ上の他の回路で生成された信号はインバータ14を介してスイッチ15の一方の端子に信号ＮＮ１として入力される。スイッチ15のもう一方の端子はｎＭＯＳトランジスタＱ2のゲートに接続される。スイッチ15はｐＭＯＳトランジスタＱ5とｎＭＯＳトランジスタＱ6を並列に接続したもので構成されている。検出器16には低電位電源線ｂ、基準低電位線ｄ、高電位電源線ａの電位が入力される。そして、低電位電源線ｂと基準低電位線ｄの電位の差に応じた信号が出力されてスイッチ15の開閉を制御する。
【００３２】
図４（ａ）は検出器16の構成を示す図である。基準低電位線ｄと高電位電源線ａの間に直列に接続されたｐＭＯＳトランジスタＱ15とｎＭＯＳトランジスタＱ16からしきい値電圧Ｖth2が生成される。そして、トランジスタＱ17−Ｑ21により構成されたカレントミラー差動増幅器の一方の入力端子にしきい値電圧Ｖth2、他方の入力端子には低電位電源線ｂの電位を入力させる。カレントミラー差動増幅器の出力はＮＮＣ１、その反転論理信号ＮＮＣ０として取り出される。
【００３３】
図４（ｂ）は検出器16の入出力特性を示す図である。同図は検出器16の出力信号ＮＮＣ１とＮＮＣ０の低電位電源線ｂの電位Ｖｂに対する関係を示したものである。電位Ｖｂがしきい値電圧Ｖth2以下のときＮＮＣ１は高電位、ＮＮＣ０は低電位となり、逆に、Ｖｂがしきい値電圧Ｖth2以上のときＮＮＣ１は低電位、ＮＮＣ０は高電位となる。ＮＮＣ１とＮＮＣ０はそれぞれスイッチ15を構成するｐＭＯＳトランジスタＱ5とｎＭＯＳトランジスタＱ6のゲートに入力される。従って、電位Ｖｂがしきい値電圧Ｖth2以上のときにはｐＭＯＳトランジスタＱ5とｎＭＯＳトランジスタＱ6はともにオン状態となってスイッチ15は閉じられ、しきい値電圧Ｖth2以下になるとｐＭＯＳトランジスタＱ5とｎＭＯＳトランジスタＱ6はともにオフ状態となってスイッチ15は開かれる。
【００３４】
図５（ａ）、（ｂ）は図１に示す出力ドライバ回路各部における電位の時間変化を示す図である。以下、図１−図５を参照して出力ドライバ回路の動作を説明する。ここでは、高電位をＶＤＥ=２.５Ｖ、低電位をＶＳＳ=０Ｖとし、また、図１中に示したように、出力ドライバ回路に入力される信号Ｎ０がインバータ11、14を通ってそれぞれ信号ＮＰ１、ＮＮ１となりスイッチ12、15へ入力される。そして、スイッチ12、15から出力されｐＭＯＳトランジスタＱ1とｎＭＯＳトランジスタＱ2へ印加される信号をそれぞれＮＰ２、ＮＮ２とする。
【００３５】
まず、図５（ａ）において、時刻Ｔ1以前には信号ＮＰ１はＶＤＥ=２.５Ｖを保持している。高電位電源線ａには電流が流れないので高電位電源線ａは高電位ＶＤＥ=２.５Ｖを保持しており、このとき、図３（ｂ）に示したように検出器13の出力信号ＮＰＣ１は高電位ＶＤＥ=２.５Ｖ、ＮＰＣ０は０電位を保持しているのでスイッチ12は閉じられ信号ＮＰ１はそのまま信号ＮＰ２としてｐＭＯＳトランジスタＱ1のゲートに印加され、ｐＭＯＳトランジスタＱ1はオフ状態となっている。
【００３６】
時刻Ｔ1で信号ＮＰ１が２.５Ｖから０Ｖへ向けて変化したとき、ｐＭＯＳトランジスタＱ1はオフ状態からオン状態へと変化し、これによりｐＭＯＳトランジスタＱ1のソースに接続された高電位電源線ａからドレインに接続された出力線ｘに向けて電流が流入し出力線ｘの電位Ｖxが上昇する。電位Ｖxの上昇開始直後には高電位電源線ａに流れる電流の変化量が大きくなり高電位電源線ａに接続された実装配線の持つ寄生インダクタンスにより高電位電源線ａの電位ＶaはＶＤＥ＝２.５ＶからＶＳＳ＝０Ｖへ向けて低下する。一方、基準高電位線ｃには電流が流れないので電位ＶcはＶＤＥ＝２.５Ｖを保持し変化しない。
【００３７】
時刻Ｔ2で高電位電源線ａの電位Ｖaが検出器13のしきい値電圧Ｖth1以下にまで低下すると、図３（ｂ）に示したように、検出器12の出力信号ＮＰＣ１は０電位、ＮＰＣ０は高電位となるのでスイッチ12は開かれてｐＭＯＳトランジスタＱ1のゲートは浮遊状態となる。そのため、信号ＮＰ２はゲートの浮遊容量により暫くの間一定電位を保持する。そして、高電位電源線ａの電位Ｖaの低下が止まって再び上昇を開始し、時刻Ｔ3でしきい値電圧Ｖth1以上になったとき、検出器12の出力により再びスイッチ12が閉じられ出力線ｘの電位ＶxはＶＤＥ＝２.５Ｖに近づく。
【００３８】
高電位電源線ａの電位Ｖaがあらかじめ定めた許容低下量δＶＤＥを超えて低下しないようにしきい値電圧Ｖth1を設定すれば半導体ＩＣの誤動作を防ぐことができる。しきい値電圧Ｖth1は検出器13のｐＭＯＳトランジスタＱ７とｎＭＯＳトランジスタＱ８のゲート長とゲート幅の比を選択することによって任意の値に設定することができる。
【００３９】
次に、図５（ｂ）において、時刻Ｔ1以前には信号ＮＮ１はＶＳＳ=０Ｖを保持しており、低電位電源線ｂには電流が流れず低電位電源線ｂの電位Ｖbは低電位ＶＳＳ=０Ｖを保持している。このとき、図４（ｂ）に示したように検出器16の出力信号ＮＮＣ１は高電位、ＮＮＣ０は低電位を保持しているのでスイッチ15は閉じられ信号ＮＮ１はそのまま信号ＮＮ２としてｎＭＯＳトランジスタＱ2のゲートに印加され、ｎＭＯＳトランジスタＱ2はオフ状態となっている。
【００４０】
時刻Ｔ1で信号ＮＮ１が０Ｖから２.５Ｖへ向けて変化したとき、ｎＭＯＳトランジスタＱ2はオフ状態からオン状態へと変化を開始する。これによりｎＭＯＳトランジスタＱ2のソドレインに接続された出力線ｘからソースに接続された低電位電源線ｂへ向けて電流が流入し出力線ｘの電位Ｖxが降下する。電位Ｖxの降下直後には低電位電源線ｂに流れる電流の変化量が大きくなり低電位電源線ｂに接続された実装配線の持つ寄生インダクタンスにより低電位電源線ｂの電位ＶbはＶＳＳ＝０ＶからＶＤＥ＝２.５Ｖへ向けて上昇を開始する。一方、基準高電位線ｃには電流が流れないので電位ＶcはＶＤＥ＝２.５Ｖを保持し変化しない。
【００４１】
時刻Ｔ2で低電位電源線bの電位Ｖbが検出器16のしきい値電圧Ｖth2を超えて上昇すると、図４（ｂ）に示したように、検出器16の出力信号ＮＮＣ１は低電位、ＮＰＣ０は高電位となるのでスイッチ15は開かれてｎＭＯＳトランジスタＱ2のゲートは浮遊状態となる。そのため、信号ＮＮ２はゲートの浮遊容量により暫くの間一定電位を保持する。その結果、低電位電源線ｂの電位Ｖbの上昇が止まって下降を開始し、時刻Ｔ3でしきい値電圧Ｖth2以下になったとき、検出器16の出力により再びスイッチ15が閉じられ出力線ｘの電位ＶxはＶＳＳ=０Ｖに近づく。
【００４２】
低電位電源線ｂの電位Ｖbがあらかじめ定めた許容低下量δＶＳＳを超えて低下しないようにしきい値電圧Ｖth2を設定すれば半導体ＩＣの誤動作を防ぐことができる。しきい値電圧Ｖth2は図４に示す検出器16のｐＭＯＳトランジスタＱ15とｎＭＯＳトランジスタＱ16のゲート長とゲート幅の比を選択することによって任意の値に設定することができる。
【００４３】
なお、上記実施例では出力トランジスタとして一対のｐＭＯＳトランジスタとｎＭＯＳトランジスタを用いるとともに、各トランジスタにスイッチと検出器を設けた構成について述べたが、これに限らずスイッチと検出器をいずれかのトランジスタにのみ設けるようにすることもでき、あるいは、出力トランジスタとしてｐＭＯＳトランジスタとｎＭＯＳトランジスタのいずれかを用いることにより出力ドライバ回路の構成をより簡素化することもできる。
【００４４】
また、同一ＩＣチップ上に複数の出力ドライバ回路を形成する場合には、全ての出力ドライバ回路に対し電源線と基準電位線を共通にすることができる。これによればボード上に配置された外部電源とＩＣチップ上に形成された電源線及び基準電位線を接続するための実装配線数やボンディングパッド数を減らすことができるのでＩＣチップやそれを搭載するパッケージの面積が低減される。
【００４５】
また、複数の出力ドライバ回路に対して検出器を共通に設けることもでき、これによれば構成の簡単化、小型化をさらに進めることができる。
(付記１) 実装配線により外部電源に接続された電源線と、
外部へ信号を出力する出力線と、
該電源線と該出力線にそれぞれドレインとソースが接続され、ゲートにはスイッチを介して信号が入力される出力トランジスタと、
該電源線の電位の変動を検出する検出器を備え、
該検出器の出力により該スイッチの開閉を制御することを特徴とする出力ドライバ回路。
(付記２) 前記実装配線とは異なる実装配線により外部電源に接続された基準電位線を備え、
該検出器は該電源線と該基準電位線の電位の差を検出するものであることを特徴とする付記１記載の出力ドライバ回路。
(付記３) 付記２記載の出力ドライバ回路が電源線と基準電位線を共通にして複数形成されていることを特徴とする半導体ＩＣ。
(付記４) 第１の実装配線により高電位電源に接続された高電位電源線と、
外部へ信号を出力する出力線と、
該高電位電源線と該出力線にそれぞれドレインとソースが接続され、ゲートには第１のスイッチを介して第１の信号が入力される第１の出力トランジスタと、
該高電位電源線の電位の変動を検出する第１の検出器と、
第２の実装配線により低電位電源に接続された低電位電源線と、
該低電位電源線と該出力線にそれぞれドレインとソースが接続され、ゲートには第２のスイッチを介して第２の信号が入力される第２の出力トランジスタと、
該低電位電源線の電位の変動を検出する第２の検出器を備え、
該第１及び第２の検出器の出力により該第１及び第２のスイッチの開閉を制御することを特徴とする出力ドライバ回路。
(付記５) 第１の検出器と第２の検出器のいずれか一方を備えたことを特徴とする付記４記載の出力ドライバ回路。
(付記６) 第１の実装配線とは異なる実装配線により高電位電源に接続された基準高電位線と、
第２の実装配線とは異なる実装配線により低電位電源に接続された基準低電位線とを備え、
該第１の検出器は該高電位電源線と該基準高電位線の電位の差を検出するものであり、該第２の検出器は該低電位電源線と該基準低電位線の電位の差を検出するものであることを特徴とする付記４記載の出力ドライバ回路。
(付記７) 付記６記載の出力ドライバ回路が高電位電源線、低電位電源線、基準高電位線、基準低電位線をそれぞれ共通にして複数形成されていることを特徴とする半導体ＩＣ。
【産業上の利用可能性】
【００４６】
電源線の電位の変動を簡単な構成で容易に抑えることができるので、出力ドライバ回路を有する半導体ＩＣに広く適用できる。
【図面の簡単な説明】
【００４７】
【図１】本発明の実施例に係る出力ドライバ回路の構成を示す図である。
【図２】本発明の実施例に係るＩＣチップの実装形態を示す斜視図である。
【図３】（ａ）、（ｂ）検出器の構成とその入出力特性を示す図（その１）。
【図４】（ａ）、（ｂ）検出器の構成とその入出力特性を示す図（その２）。
【図５】（ａ）、（ｂ）本発明の実施例に係る出力ドライバ回路の動作を説明する図。
【図６】従来例に係る出力ドライバ回路の構成を示す図である。
【図７】従来例に係るＩＣチップの実装形態を示す斜視図である。
【図８】（ａ）、（ｂ）従来例に係る出力ドライバ回路の動作を説明する図。
【符号の説明】
【００４８】
１ 出力ドライバ回路
２ ＩＣチップ
３ パッケージ
４ ボード
５ 実装配線
11、14 インバータ
12、15 スイッチ
13、16 検出器
【技術分野】
【０００１】
本発明は、出力ドライバ回路と出力ドライバ回路が形成された半導体ＩＣに関するものである。
【背景技術】
【０００２】
図6は半導体ＩＣで生成された信号を外部へ出力するために用いられる出力ドライバ回路の構成を示す図である。出力ドライバ回路は一対のｐＭＯＳトランジスタＱ1とｎＭＯＳトランジスタＱ2から成っており、ｐＭＯＳトランジスタＱ1とｎＭＯＳトランジスタＱ2のドレインは共通の出力線xに接続され、ｐＭＯＳトランジスタＱ1のソースは高電位電源線ａ、ｎＭＯＳトランジスタＱ2のソースは低電位電源線ｂに接続されている。そして、ｐＭＯＳトランジスタＱ1とｎＭＯＳトランジスタＱ2のゲートには同一半導体基板上に形成されている他の回路で生成された信号ＮＰ１、ＮＮ１がそれぞれ印加される。
【０００３】
上記出力ドライバ回路では、信号ＮＰ１、ＮＮ１が共に低電位になったときｐＭＯＳトランジスタＱ1はオン状態、ｎＭＯＳトランジスタＱ2はオフ状態となるので出力線ｘの電位Ｖxは高電位となり”１”レベルが出力される。また、信号ＮＰ１、ＮＮ１が共に高電位になったときｐＭＯＳトランジスタＱ1はオフ状態、ｎＭＯＳトランジスタＱ2はオン状態となるので出力線ｘの電位Ｖxは低電位となり”０”レベルが出力される。
【０００４】
図７は出力ドライバ回路が形成されたＩＣチップの実装形態を示す斜視図であり、出力ドライバ回路１の形成されたＩＣチップ２がパッケージ３に搭載され、さらにパッケージ３がボード４に搭載された状態を示している。そして、出力ドライバ回路１からパッケージ３を通ってボード４にいたるまでボンディングワイヤやパターン配線等の実装配線５が形成されており、ＩＣチップ２で生成された信号は出力ドライバ回路１からこれらの実装配線５を通って外部に出力される。
【０００５】
また、ｐＭＯＳトランジスタＱ1とｎＭＯＳトランジスタＱ2を駆動する高電位電源ＶＤＥ、低電位電源ＶＳＳはボード４上に配置されており(図示せず)、これらの電源もボンディングワイヤやパターン配線等からなる実装配線５により出力ドライバ回路１の高電位電源線ａ、低電位電源線ｂに接続される。
【０００６】
前述のように、出力ドライバ回路は同一ＩＣチップの他の回路で生成された信号に応じて”１”レベルあるいは”０”レベルを外部へ出力する機能を有するものであるが、出力信号が”１”レベルから”０”レベル、あるいは”０”レベルから”１”レベルへと変化するとき、次に述べるような問題が生じる。
【０００７】
図８（ａ）、（ｂ）は図6の出力ドライバ回路各部における電位の時間変化を示す図であり、同図（ａ）は入力信号ＮＰ１、ＮＮ１を高電位から低電位へ変化させた場合、同図（ｂ）は逆に低電位から高電位へ変化させた場合を示している。ここでは、高電位をＶＤＥ=２.５Ｖ、低電位をＶＳＳ=０Ｖとする。
【０００８】
まず、図８（ａ）に示したように、時刻Ｔ1で入力信号ＮＰ１が２.５Ｖから０Ｖへ変化すると、ｐＭＯＳトランジスタＱ1はオフ状態からオン状態へ変化するため、ソースに接続された高電位電源線ａから出力線ｘに電流が流入し出力線ｘの電位Ｖxが上昇する。
【０００９】
前述のように高電位電源線ａはボード上に配置された高電位電源ＶＤＥと実装配線により接続されているので、高電位電源線ａに流れる電流の変化量が大きくなると、実装配線の持つ寄生インダクタンスにより電圧降下が生じ、高電位電源線ａの電位Ｖaは高電位ＶＤＥ＝２．５Ｖから低電位ＶＳＳ=０Ｖへ向けて低下する。出力線ｘの電位Ｖxが２.５Ｖに近づき電流の変化量が小さくなると、寄生インダクタンスによる電圧降下量も小さくなり時刻Ｔ2で高電位電源線ａの電位Ｖaは再び上昇を開始しＶＤＥ＝２．５Ｖに近づくことになる。
【００１０】
高電位電源線ａの電位ＶaはＩＣチップ上の他の回路の電源線にも供給されるため、出力ドライバ回路における出力レベルの変化に伴うその電位変化はこれらの回路の誤動作をもたらす恐れがある。
【００１１】
また、図８（ｂ）に示したように、時刻Ｔ1で信号ＮＮ１が０Ｖから２.５Ｖへ変化すると、ｎＭＯＳトランジスタＱ2はオフ状態からオン状態へと変化するため、出力線ｘからソースに接続された低電位電源線ｂに向けて電流が流れ出し出力線ｘの電位Ｖxは下降する。
【００１２】
低電位電源線ｂは高電位電源線ａと同様にボンディングワイヤとパターン配線からなる実装配線を通ってボード上の低電位電源ＶＳＳに接続されているので、低電位電源線ｂに流れる電流の変化量が大きくなると、実装配線には寄生インダクタンスによる電圧降下が生じ、低電位電源線ｂの電位Ｖbはこの電圧降下分だけ低電位電源ＶＳＳから上昇する。そして、出力線ｘの電位Ｖxが０Ｖに近づき電流の変化量が小さくなると、寄生インダクタンスによる電圧降下量も小さくなり時刻Ｔ2で低電位電源線ｂの電位Ｖbは再び降下を開始しＶＳＳ＝０Ｖに近づくことになる。
【００１３】
低電位電源線ｂの電位ＶbはＩＣチップ上の他の回路の電源線にも供給されるため、出力ドライバ回路における出力レベルの変化に伴うその電位変化はこれらの回路の誤動作をもたらす恐れがある。
【００１４】
以上述べたような高電位電源線と低電位電源線に生じる電位の変動を抑えるためには出力トランジスタに流れる電流を小さくすることが有効であるが、これは出力ドライバ回路の著しい性能低下をもたらす。
【００１５】
そこで、高電位電源線あるいは低電位電源線を通って流れる電流をＩＣチップ内に形成した電流検出回路によって検出し、この電流が所定値を超えたときに限って出力トランジスタの駆動能力を抑制するようにした方法が提案されている(特許文献１)。具体的には、電源線に小さな抵抗あるいはコイルを挿入してその両端の電位を検出し、出力信号が変化して電源線を流れる電流が大きくなったとき、この検出電位を入力とするオペアンプの出力により出力トランジスタのゲート電位を強制的に電源と同電位にするものであり、単に出力トランジスタに流れる電流を小さくする方法に比べて出力ドライバ回路の性能劣化は最小限に抑えられる。
【００１６】
しかしこの方法では、ＩＣチップ内に新たにオペアンプを形成する必要があるためＩＣ形成プロセスが複雑化し高コストになる他に、電流検出のためにコイルを用いると、ＩＣチップやパッケージの面積増加をもたらすという問題がある。さらに、この方法では出力トランジスタのゲート電位を強制的に電源と同電位にしたとき、出力トランジスタを流れる電流が急激に変化するので寄生インダクタンスによる電位の変動が大きくなるという問題が生じる。
【特許文献１】特開平７−４６１１３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
解決しようとする問題点は、出力ドライバ回路における出力状態が変化したとき出力ドライバ回路に電源を供給する電源線の電位の変動を抑えることである。
【課題を解決するための手段】
【００１８】
本発明の一態様である出力ドライバ回路は、実装配線により外部電源に接続された電源線と、外部へ信号を出力する出力線と、該電源線と該出力線にそれぞれドレインとソースが接続され、ゲートにはスイッチを介して信号が入力される出力トランジスタと、該電源線の電位の変動を検出する検出器を備え、該検出器の出力により該スイッチの開閉を制御すること、
あるいは、上記出力ドライバ回路が、前記実装配線とは異なる実装配線により外部電源に接続された基準電位線を備え、該検出器は該電源線と該基準電位線の電位の差を検出するものであることを特徴とする。
【００１９】
また、本発明の一態様である半導体ＩＣは、上記出力ドライバ回路が電源線と基準電位線を共通にして複数形成されていることを特徴とする。
【００２０】
また、本発明の一態様である出力ドライバ回路は、第１の実装配線により高電位電源に接続された高電位電源線と、外部へ信号を出力する出力線と、該高電位電源線と該出力線にそれぞれドレインとソースが接続され、ゲートには第１のスイッチを介して第１の信号が入力される第１の出力トランジスタと、該高電位電源線の電位の変動を検出する第１の検出器と、第２の実装配線により低電位電源に接続された低電位電源線と、該低電位電源線と該出力線にそれぞれドレインとソースが接続され、ゲートには第２のスイッチを介して第２の信号が入力される第２の出力トランジスタと、該低電位電源線の電位の変動を検出する第２の検出器を備え、該第１及び第２の検出器の出力により該第１及び第２のスイッチの開閉を制御することを特徴とする。
【００２１】
上記構成では、電源線は実装配線により外部電源に接続されているため、出力ドライバ回路から出力される信号の出力レベルが変化し電源線に電流が流れたとき、実装配線には寄生インダクタンスによる電圧降下が生じ、この電圧降下分だけ電源線の電位が変化する。そこで、検出器により電源線の電位の変動を検出しその変動量に応じてスイッチを開閉する。たとえば、電位の変動量が所定値を超えて大きくなったときにスイッチを開くようにすると、出力トランジスタのゲートは自身の持つ浮遊容量によりしばらくの間一定電位を保ち、これにより電源線のそれ以上の電位変動が抑えられることになる。高電位電源線と低電位電源線の電位変動も同様にして抑えられる。
【００２２】
また、基準電位線は出力トランジスタに接続されていないので出力レベルの変化にかかわらず電流は流れない。従って、外部電源と基準電位線を接続する実装配線には寄生インダクタンスによる電圧降下が生ぜず基準電位線の電位は一定値を保つので、電源線と基準電位線の電位の差により電源線の電位の変化を容易に検出することができる。高電位電源線と基準高電位線の電位の差及び低電位電源線と基準低電位線の電位の差についても同様である。
【００２３】
また、半導体ＩＣに複数の出力ドライバ回路を形成した場合、電源線と基準電位線を共通にしているので外部電源に接続するための実装配線数やパッド数を減らし半導体ＩＣのチップ面積やパッケージ面積を小さくすることができる。
【発明の効果】
【００２４】
本発明は抵抗やコイルを用いて電源線に流れる電流の大きさを検出する方式に比べて構成が簡単となりＩＣチップやそれを搭載するパッケージを小さく且つ低コストにできる。また、出力トランジスタの出力状態が変化したときの電源線の電位の変動量を従来に比べて小さくすることができるという利点がある。
【発明を実施するための最良の形態】
【００２５】
出力ドライバ回路における出力レベルの変化に伴って生じる電源線の電位の変動を抑えるという目的を簡単な構成で実現した。
【実施例１】
【００２６】
図１は本発明の実施例に係る出力ドライバ回路の構成を示す図であり、従来例と同様に出力ドライバ回路を構成する出力トランジスタとしてｐＭＯＳトランジスタＱ1とｎＭＯＳトランジスタＱ2を用いた例について述べる。図１に見られるように、ｐＭＯＳトランジスタＱ1のソースは高電位電源線ａに接続され、ドレインは出力線ｘに接続される。また、ｎＭＯＳトランジスタＱ2のソースは低電位電源線ｂ、ドレインは共通の出力線ｘに接続される。
【００２７】
図２は上記出力ドライバ回路の形成されたＩＣチップの実装形態を示す斜視図である。同図に見られるように、出力ドライバ回路１からパッケージ３を通ってボード４にいたるまでボンディングワイヤやパターン配線からなる実装配線５が形成されており、出力ドライバ回路１の出力信号はこれらの実装配線５を経て外部に出力される。また、ＩＣチップ２上の出力ドライバ回路１とそれ以外の回路を駆動するための高電位電源ＶＤＥ及び低電位電源ＶＳＳ (図示せず)も実装配線5により出力ドライバ回路1の高電位電源線ａ及び低電位電源線ｂに接続される。さらに、出力ドライバ回路１には、図１に示したようにボード４上の高電位電源ＶＤＥと低電位電源ＶＳＳからそれぞれ上記実装配線とは異なる実装配線により接続された基準高電位線ｃと基準低電位線ｄを設ける。
【００２８】
図１において、同一ＩＣチップ上の他の回路で生成された信号Ｎ０はインバータ11を介し信号ＮＰ１としてスイッチ12の一方の端子に入力される。スイッチ12のもう一方の端子はｐＭＯＳトランジスタＱ1のゲートに接続され、ゲートには信号ＮＰ２が印加される。スイッチ12はｐＭＯＳトランジスタＱ3とｎＭＯＳトランジスタＱ4を並列に接続したもので構成されている。また、検出器13には高電位電源線ａ、基準高電位線ｃ及び低電位電源線ｂの電位が入力される。そして、高電位電源線ａと基準高電位線ｃの電位の差に応じた信号が出力されてスイッチ12の開閉を制御する。
【００２９】
図３（ａ）は検出器13の構成を示す図である。基準高電位線ｃと低電位電源線ｂの間に直列に接続されたｐＭＯＳトランジスタＱ7とｎＭＯＳトランジスタＱ8からしきい値電圧Ｖth1が生成される。そして、トランジスタＱ9−Ｑ13により構成されたカレントミラー差動増幅器の一方の入力端子にしきい値電圧Ｖth1、他方の入力端子に高電位電源線ａの電位を入力させる。カレントミラー差動増幅器の出力をＮＰＣ１、その反転論理信号をＮＰＣ０として取り出すようにする。
【００３０】
図３（ｂ）は検出器13の入出力特性を示す図である。同図は検出器13の出力信号ＮＰＣ１とＮＰＣ０の高電位電源線ａの電位Ｖａに対する関係を示したものである。Ｖａがしきい値電圧Ｖth1以上のときＮＰＣ１は高電位、ＮＰＣ０は０電位となり、逆に、Ｖａがしきい値電圧Ｖth1以下のときにはＮＰＣ１は０電位、ＮＰＣ０は高電位となる。信号ＮＰＣ１とＮＰＣ０はそれぞれスイッチ12を構成するｎＭＯＳトランジスタＱ4とｐＭＯＳトランジスタＱ3のゲートに入力される。従って、高電位電源線ａの電位Ｖａがしきい値電圧Ｖth1以上のときにはｐＭＯＳトランジスタＱ3とｎＭＯＳトランジスタＱ4はともにオン状態となってスイッチ12は閉じられ、しきい値電圧Ｖth1以下になるとｐＭＯＳトランジスタＱ3とｎＭＯＳトランジスタＱ4はともにオフ状態となってスイッチ12は開かれる。
【００３１】
同様にして、同一ＩＣチップ上の他の回路で生成された信号はインバータ14を介してスイッチ15の一方の端子に信号ＮＮ１として入力される。スイッチ15のもう一方の端子はｎＭＯＳトランジスタＱ2のゲートに接続される。スイッチ15はｐＭＯＳトランジスタＱ5とｎＭＯＳトランジスタＱ6を並列に接続したもので構成されている。検出器16には低電位電源線ｂ、基準低電位線ｄ、高電位電源線ａの電位が入力される。そして、低電位電源線ｂと基準低電位線ｄの電位の差に応じた信号が出力されてスイッチ15の開閉を制御する。
【００３２】
図４（ａ）は検出器16の構成を示す図である。基準低電位線ｄと高電位電源線ａの間に直列に接続されたｐＭＯＳトランジスタＱ15とｎＭＯＳトランジスタＱ16からしきい値電圧Ｖth2が生成される。そして、トランジスタＱ17−Ｑ21により構成されたカレントミラー差動増幅器の一方の入力端子にしきい値電圧Ｖth2、他方の入力端子には低電位電源線ｂの電位を入力させる。カレントミラー差動増幅器の出力はＮＮＣ１、その反転論理信号ＮＮＣ０として取り出される。
【００３３】
図４（ｂ）は検出器16の入出力特性を示す図である。同図は検出器16の出力信号ＮＮＣ１とＮＮＣ０の低電位電源線ｂの電位Ｖｂに対する関係を示したものである。電位Ｖｂがしきい値電圧Ｖth2以下のときＮＮＣ１は高電位、ＮＮＣ０は低電位となり、逆に、Ｖｂがしきい値電圧Ｖth2以上のときＮＮＣ１は低電位、ＮＮＣ０は高電位となる。ＮＮＣ１とＮＮＣ０はそれぞれスイッチ15を構成するｐＭＯＳトランジスタＱ5とｎＭＯＳトランジスタＱ6のゲートに入力される。従って、電位Ｖｂがしきい値電圧Ｖth2以上のときにはｐＭＯＳトランジスタＱ5とｎＭＯＳトランジスタＱ6はともにオン状態となってスイッチ15は閉じられ、しきい値電圧Ｖth2以下になるとｐＭＯＳトランジスタＱ5とｎＭＯＳトランジスタＱ6はともにオフ状態となってスイッチ15は開かれる。
【００３４】
図５（ａ）、（ｂ）は図１に示す出力ドライバ回路各部における電位の時間変化を示す図である。以下、図１−図５を参照して出力ドライバ回路の動作を説明する。ここでは、高電位をＶＤＥ=２.５Ｖ、低電位をＶＳＳ=０Ｖとし、また、図１中に示したように、出力ドライバ回路に入力される信号Ｎ０がインバータ11、14を通ってそれぞれ信号ＮＰ１、ＮＮ１となりスイッチ12、15へ入力される。そして、スイッチ12、15から出力されｐＭＯＳトランジスタＱ1とｎＭＯＳトランジスタＱ2へ印加される信号をそれぞれＮＰ２、ＮＮ２とする。
【００３５】
まず、図５（ａ）において、時刻Ｔ1以前には信号ＮＰ１はＶＤＥ=２.５Ｖを保持している。高電位電源線ａには電流が流れないので高電位電源線ａは高電位ＶＤＥ=２.５Ｖを保持しており、このとき、図３（ｂ）に示したように検出器13の出力信号ＮＰＣ１は高電位ＶＤＥ=２.５Ｖ、ＮＰＣ０は０電位を保持しているのでスイッチ12は閉じられ信号ＮＰ１はそのまま信号ＮＰ２としてｐＭＯＳトランジスタＱ1のゲートに印加され、ｐＭＯＳトランジスタＱ1はオフ状態となっている。
【００３６】
時刻Ｔ1で信号ＮＰ１が２.５Ｖから０Ｖへ向けて変化したとき、ｐＭＯＳトランジスタＱ1はオフ状態からオン状態へと変化し、これによりｐＭＯＳトランジスタＱ1のソースに接続された高電位電源線ａからドレインに接続された出力線ｘに向けて電流が流入し出力線ｘの電位Ｖxが上昇する。電位Ｖxの上昇開始直後には高電位電源線ａに流れる電流の変化量が大きくなり高電位電源線ａに接続された実装配線の持つ寄生インダクタンスにより高電位電源線ａの電位ＶaはＶＤＥ＝２.５ＶからＶＳＳ＝０Ｖへ向けて低下する。一方、基準高電位線ｃには電流が流れないので電位ＶcはＶＤＥ＝２.５Ｖを保持し変化しない。
【００３７】
時刻Ｔ2で高電位電源線ａの電位Ｖaが検出器13のしきい値電圧Ｖth1以下にまで低下すると、図３（ｂ）に示したように、検出器12の出力信号ＮＰＣ１は０電位、ＮＰＣ０は高電位となるのでスイッチ12は開かれてｐＭＯＳトランジスタＱ1のゲートは浮遊状態となる。そのため、信号ＮＰ２はゲートの浮遊容量により暫くの間一定電位を保持する。そして、高電位電源線ａの電位Ｖaの低下が止まって再び上昇を開始し、時刻Ｔ3でしきい値電圧Ｖth1以上になったとき、検出器12の出力により再びスイッチ12が閉じられ出力線ｘの電位ＶxはＶＤＥ＝２.５Ｖに近づく。
【００３８】
高電位電源線ａの電位Ｖaがあらかじめ定めた許容低下量δＶＤＥを超えて低下しないようにしきい値電圧Ｖth1を設定すれば半導体ＩＣの誤動作を防ぐことができる。しきい値電圧Ｖth1は検出器13のｐＭＯＳトランジスタＱ７とｎＭＯＳトランジスタＱ８のゲート長とゲート幅の比を選択することによって任意の値に設定することができる。
【００３９】
次に、図５（ｂ）において、時刻Ｔ1以前には信号ＮＮ１はＶＳＳ=０Ｖを保持しており、低電位電源線ｂには電流が流れず低電位電源線ｂの電位Ｖbは低電位ＶＳＳ=０Ｖを保持している。このとき、図４（ｂ）に示したように検出器16の出力信号ＮＮＣ１は高電位、ＮＮＣ０は低電位を保持しているのでスイッチ15は閉じられ信号ＮＮ１はそのまま信号ＮＮ２としてｎＭＯＳトランジスタＱ2のゲートに印加され、ｎＭＯＳトランジスタＱ2はオフ状態となっている。
【００４０】
時刻Ｔ1で信号ＮＮ１が０Ｖから２.５Ｖへ向けて変化したとき、ｎＭＯＳトランジスタＱ2はオフ状態からオン状態へと変化を開始する。これによりｎＭＯＳトランジスタＱ2のソドレインに接続された出力線ｘからソースに接続された低電位電源線ｂへ向けて電流が流入し出力線ｘの電位Ｖxが降下する。電位Ｖxの降下直後には低電位電源線ｂに流れる電流の変化量が大きくなり低電位電源線ｂに接続された実装配線の持つ寄生インダクタンスにより低電位電源線ｂの電位ＶbはＶＳＳ＝０ＶからＶＤＥ＝２.５Ｖへ向けて上昇を開始する。一方、基準高電位線ｃには電流が流れないので電位ＶcはＶＤＥ＝２.５Ｖを保持し変化しない。
【００４１】
時刻Ｔ2で低電位電源線bの電位Ｖbが検出器16のしきい値電圧Ｖth2を超えて上昇すると、図４（ｂ）に示したように、検出器16の出力信号ＮＮＣ１は低電位、ＮＰＣ０は高電位となるのでスイッチ15は開かれてｎＭＯＳトランジスタＱ2のゲートは浮遊状態となる。そのため、信号ＮＮ２はゲートの浮遊容量により暫くの間一定電位を保持する。その結果、低電位電源線ｂの電位Ｖbの上昇が止まって下降を開始し、時刻Ｔ3でしきい値電圧Ｖth2以下になったとき、検出器16の出力により再びスイッチ15が閉じられ出力線ｘの電位ＶxはＶＳＳ=０Ｖに近づく。
【００４２】
低電位電源線ｂの電位Ｖbがあらかじめ定めた許容低下量δＶＳＳを超えて低下しないようにしきい値電圧Ｖth2を設定すれば半導体ＩＣの誤動作を防ぐことができる。しきい値電圧Ｖth2は図４に示す検出器16のｐＭＯＳトランジスタＱ15とｎＭＯＳトランジスタＱ16のゲート長とゲート幅の比を選択することによって任意の値に設定することができる。
【００４３】
なお、上記実施例では出力トランジスタとして一対のｐＭＯＳトランジスタとｎＭＯＳトランジスタを用いるとともに、各トランジスタにスイッチと検出器を設けた構成について述べたが、これに限らずスイッチと検出器をいずれかのトランジスタにのみ設けるようにすることもでき、あるいは、出力トランジスタとしてｐＭＯＳトランジスタとｎＭＯＳトランジスタのいずれかを用いることにより出力ドライバ回路の構成をより簡素化することもできる。
【００４４】
また、同一ＩＣチップ上に複数の出力ドライバ回路を形成する場合には、全ての出力ドライバ回路に対し電源線と基準電位線を共通にすることができる。これによればボード上に配置された外部電源とＩＣチップ上に形成された電源線及び基準電位線を接続するための実装配線数やボンディングパッド数を減らすことができるのでＩＣチップやそれを搭載するパッケージの面積が低減される。
【００４５】
また、複数の出力ドライバ回路に対して検出器を共通に設けることもでき、これによれば構成の簡単化、小型化をさらに進めることができる。
(付記１) 実装配線により外部電源に接続された電源線と、
外部へ信号を出力する出力線と、
該電源線と該出力線にそれぞれドレインとソースが接続され、ゲートにはスイッチを介して信号が入力される出力トランジスタと、
該電源線の電位の変動を検出する検出器を備え、
該検出器の出力により該スイッチの開閉を制御することを特徴とする出力ドライバ回路。
(付記２) 前記実装配線とは異なる実装配線により外部電源に接続された基準電位線を備え、
該検出器は該電源線と該基準電位線の電位の差を検出するものであることを特徴とする付記１記載の出力ドライバ回路。
(付記３) 付記２記載の出力ドライバ回路が電源線と基準電位線を共通にして複数形成されていることを特徴とする半導体ＩＣ。
(付記４) 第１の実装配線により高電位電源に接続された高電位電源線と、
外部へ信号を出力する出力線と、
該高電位電源線と該出力線にそれぞれドレインとソースが接続され、ゲートには第１のスイッチを介して第１の信号が入力される第１の出力トランジスタと、
該高電位電源線の電位の変動を検出する第１の検出器と、
第２の実装配線により低電位電源に接続された低電位電源線と、
該低電位電源線と該出力線にそれぞれドレインとソースが接続され、ゲートには第２のスイッチを介して第２の信号が入力される第２の出力トランジスタと、
該低電位電源線の電位の変動を検出する第２の検出器を備え、
該第１及び第２の検出器の出力により該第１及び第２のスイッチの開閉を制御することを特徴とする出力ドライバ回路。
(付記５) 第１の検出器と第２の検出器のいずれか一方を備えたことを特徴とする付記４記載の出力ドライバ回路。
(付記６) 第１の実装配線とは異なる実装配線により高電位電源に接続された基準高電位線と、
第２の実装配線とは異なる実装配線により低電位電源に接続された基準低電位線とを備え、
該第１の検出器は該高電位電源線と該基準高電位線の電位の差を検出するものであり、該第２の検出器は該低電位電源線と該基準低電位線の電位の差を検出するものであることを特徴とする付記４記載の出力ドライバ回路。
(付記７) 付記６記載の出力ドライバ回路が高電位電源線、低電位電源線、基準高電位線、基準低電位線をそれぞれ共通にして複数形成されていることを特徴とする半導体ＩＣ。
【産業上の利用可能性】
【００４６】
電源線の電位の変動を簡単な構成で容易に抑えることができるので、出力ドライバ回路を有する半導体ＩＣに広く適用できる。
【図面の簡単な説明】
【００４７】
【図１】本発明の実施例に係る出力ドライバ回路の構成を示す図である。
【図２】本発明の実施例に係るＩＣチップの実装形態を示す斜視図である。
【図３】（ａ）、（ｂ）検出器の構成とその入出力特性を示す図（その１）。
【図４】（ａ）、（ｂ）検出器の構成とその入出力特性を示す図（その２）。
【図５】（ａ）、（ｂ）本発明の実施例に係る出力ドライバ回路の動作を説明する図。
【図６】従来例に係る出力ドライバ回路の構成を示す図である。
【図７】従来例に係るＩＣチップの実装形態を示す斜視図である。
【図８】（ａ）、（ｂ）従来例に係る出力ドライバ回路の動作を説明する図。
【符号の説明】
【００４８】
１ 出力ドライバ回路
２ ＩＣチップ
３ パッケージ
４ ボード
５ 実装配線
11、14 インバータ
12、15 スイッチ
13、16 検出器
【特許請求の範囲】
【請求項１】
実装配線により外部電源に接続された電源線と、
外部へ信号を出力する出力線と、
該電源線と該出力線にそれぞれドレインとソースが接続され、ゲートにはスイッチを介して信号が入力される出力トランジスタと、
該電源線の電位の変動を検出する検出器を備え、
該検出器の出力により該スイッチの開閉を制御することを特徴とする出力ドライバ回路。
【請求項２】
前記実装配線とは異なる実装配線により外部電源に接続された基準電位線を備え、
該検出器は該電源線と該基準電位線の電位の差を検出するものであることを特徴とする請求項１記載の出力ドライバ回路。
【請求項３】
請求項２記載の出力ドライバ回路が電源線と基準電位線を共通にして複数形成されていることを特徴とする半導体ＩＣ。
【請求項４】
第１の実装配線により高電位電源に接続された高電位電源線と、
外部へ信号を出力する出力線と、
該高電位電源線と該出力線にそれぞれドレインとソースが接続され、ゲートには第１のスイッチを介して第１の信号が入力される第１の出力トランジスタと、
該高電位電源線の電位の変動を検出する第１の検出器と、
第２の実装配線により低電位電源に接続された低電位電源線と、
該低電位電源線と該出力線にそれぞれドレインとソースが接続され、ゲートには第２のスイッチを介して第２の信号が入力される第２の出力トランジスタと、
該低電位電源線の電位の変動を検出する第２の検出器を備え、
該第１及び第２の検出器の出力により該第１及び第２のスイッチの開閉を制御することを特徴とする出力ドライバ回路。
【請求項５】
第１の実装配線とは異なる実装配線により高電位電源に接続された基準高電位線と、
第２の実装配線とは異なる実装配線により低電位電源に接続された基準低電位線とを備え、
該第１の検出器は該高電位電源線と該基準高電位線の電位の差を検出するものであり、該第２の検出器は該低電位電源線と該基準低電位線の電位の差を検出するものであることを特徴とする請求項４記載の出力ドライバ回路。
【請求項１】
実装配線により外部電源に接続された電源線と、
外部へ信号を出力する出力線と、
該電源線と該出力線にそれぞれドレインとソースが接続され、ゲートにはスイッチを介して信号が入力される出力トランジスタと、
該電源線の電位の変動を検出する検出器を備え、
該検出器の出力により該スイッチの開閉を制御することを特徴とする出力ドライバ回路。
【請求項２】
前記実装配線とは異なる実装配線により外部電源に接続された基準電位線を備え、
該検出器は該電源線と該基準電位線の電位の差を検出するものであることを特徴とする請求項１記載の出力ドライバ回路。
【請求項３】
請求項２記載の出力ドライバ回路が電源線と基準電位線を共通にして複数形成されていることを特徴とする半導体ＩＣ。
【請求項４】
第１の実装配線により高電位電源に接続された高電位電源線と、
外部へ信号を出力する出力線と、
該高電位電源線と該出力線にそれぞれドレインとソースが接続され、ゲートには第１のスイッチを介して第１の信号が入力される第１の出力トランジスタと、
該高電位電源線の電位の変動を検出する第１の検出器と、
第２の実装配線により低電位電源に接続された低電位電源線と、
該低電位電源線と該出力線にそれぞれドレインとソースが接続され、ゲートには第２のスイッチを介して第２の信号が入力される第２の出力トランジスタと、
該低電位電源線の電位の変動を検出する第２の検出器を備え、
該第１及び第２の検出器の出力により該第１及び第２のスイッチの開閉を制御することを特徴とする出力ドライバ回路。
【請求項５】
第１の実装配線とは異なる実装配線により高電位電源に接続された基準高電位線と、
第２の実装配線とは異なる実装配線により低電位電源に接続された基準低電位線とを備え、
該第１の検出器は該高電位電源線と該基準高電位線の電位の差を検出するものであり、該第２の検出器は該低電位電源線と該基準低電位線の電位の差を検出するものであることを特徴とする請求項４記載の出力ドライバ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２００６−５０１１７（Ｐ２００６−５０１１７Ａ）
【公開日】平成１８年２月１６日（２００６．２．１６）
【国際特許分類】
【出願番号】特願２００４−２２６３３０（Ｐ２００４−２２６３３０）
【出願日】平成１６年８月３日（２００４．８．３）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成１８年２月１６日（２００６．２．１６）
【国際特許分類】
【出願日】平成１６年８月３日（２００４．８．３）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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