半導体スイッチ及びスイッチ装置
【課題】電流変動が大きな箇所の半導体スイッチにおいて耐電流と損失を最適化する。
【解決手段】電気的特性及び種類が互いに異なるＦＥＴ１１とＩＧＢＴ１２を並列接続することで半導体スイッチ１ａを形成する。端子５及び６間を接続するとき、ＦＥＴ１１及びＩＧＢＴ１２は同時にオンされる。端子５及び６間の電流が小電流であるときには、ＦＥＴ１１の内部抵抗がＩＧＢＴ１２よりも小さいため、ＦＥＴ１１側に優先的に電流が流れて低損失が実現される。端子５及び６間の電流が増大するにつれて、ＦＥＴ１１では発熱が内部抵抗増大を招くがＩＧＢＴ１２では内部抵抗が殆ど変化しないため、或る電流値以上では、ＩＧＢＴ１２側に優先的に電流が流れる。結果、大電流がＦＥＴ１１側に流れることによるＦＥＴ１１の劣化又は破損が回避される。
【解決手段】電気的特性及び種類が互いに異なるＦＥＴ１１とＩＧＢＴ１２を並列接続することで半導体スイッチ１ａを形成する。端子５及び６間を接続するとき、ＦＥＴ１１及びＩＧＢＴ１２は同時にオンされる。端子５及び６間の電流が小電流であるときには、ＦＥＴ１１の内部抵抗がＩＧＢＴ１２よりも小さいため、ＦＥＴ１１側に優先的に電流が流れて低損失が実現される。端子５及び６間の電流が増大するにつれて、ＦＥＴ１１では発熱が内部抵抗増大を招くがＩＧＢＴ１２では内部抵抗が殆ど変化しないため、或る電流値以上では、ＩＧＢＴ１２側に優先的に電流が流れる。結果、大電流がＦＥＴ１１側に流れることによるＦＥＴ１１の劣化又は破損が回避される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体を用いて形成される半導体スイッチに関し、また、半導体スイッチを有するスイッチ装置に関する。
【背景技術】
【０００２】
半導体スイッチを形成するスイッチング素子として、代表的なものに、電界効果トランジスタ（Field-Effect Transistor；以下ＦＥＴという）と、絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor；以下ＩＧＢＴという）と、がある。ＦＥＴとＩＧＢＴとの比較において、一般的な使用環境下では、ＦＥＴの内部抵抗はＩＧＢＴのそれよりも低いが、耐電流に関してはＩＧＢＴの方がＦＥＴよりも高いことが多い。従って、低損失を優先する場合にはＦＥＴにて半導体スイッチを形成し、高耐電流を優先する場合にはＩＧＢＴにて半導体スイッチを形成することが多い。
【０００３】
また、半導体スイッチの耐電流を増大させるために、図１２に示すような複数のスイッチング素子の並列回路も利用される（下記特許文献１参照）。この種の半導体スイッチでは、複数のスイッチング素子に均等に電流が分配されるように、複数のスイッチング素子の種類及び電気的特性は互いに同じとされる。
【０００４】
一方、半導体スイッチが組み込まれるシステムによっては、半導体スイッチに流す電流の変化が大きいこともある。例えば、半導体スイッチを介して太陽電池の出力電流を後段に出力する場合においては、夜間と昼間との間で太陽電池の出力電流が大きく変動するため、半導体スイッチは微小電流から大電流までをスイッチングする必要がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１０−２０１２９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
半導体スイッチに大電流が流れることを許容しようとすると、耐電流の大きなスイッチング素子が必要になるが、耐電流の大きなスイッチング素子（例えばＩＧＢＴ）は、基本的に、耐電流の小さなスイッチング素子（例えばＦＥＴ）よりも内部抵抗が大きい。一方で、小電流が流れたときの損失低減を優先して耐電流の小さなスイッチング素子（例えばＦＥＴ）を用いると、大電流が流れたときにスイッチング素子が劣化又は破損する。このように、電流変化が大きい箇所に用いる半導体スイッチでは、耐電流と損失の最適化が難しい。
【０００７】
そこで本発明は、耐電流と損失の最適化に寄与する半導体スイッチ及びスイッチ装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る半導体スイッチは、複数のスイッチング素子を並列接続した半導体スイッチであって、前記複数のスイッチング素子として、内部抵抗の特性が互いに異なる複数のスイッチング素子を用いたことを特徴とする。
【０００９】
これにより例えば、内部抵抗の小さな小容量のスイッチング素子及び耐電流の大きな大容量のスイッチング素子を含む複数のスイッチング素子の並列接続回路によって半導体スイッチを形成することができる。そして、半導体スイッチに流れる電流が比較的小さいときには、内部抵抗の小さな小容量のスイッチング素子に電流を優先的に流し、半導体スイッチに流れる電流が比較的大きいときには、耐電流の大きな大容量のスイッチング素子に電流を優先的に流すといったことが可能となり、結果、低損失及び高耐電流の両立が期待される。
【００１０】
具体的には例えば、当該半導体スイッチに電流を流す際、前記複数のスイッチング素子は共にオンとされてもよい。
【００１１】
或いは例えば、当該半導体スイッチに流れる電流の値に応じて、前記複数のスイッチング素子のオン及びオフが制御されてもよい。
【００１２】
より具体的には例えば、当該半導体スイッチに所定の第１閾値未満の電流が流れる場合には、前記複数のスイッチング素子の内の少なくとも一部のスイッチング素子がオンとされ、当該半導体スイッチに所定の第２閾値以上の電流が流れる場合には、前記複数のスイッチング素子の内の少なくとも他のスイッチング素子がオンとされてもよい。ここで、前記一部のスイッチング素子と前記他のスイッチング素子は互いに異なり、前記第２閾値は、例えば、前記第１閾値と一致する又は前記第１閾値より大きい。
【００１３】
これにより例えば、当該半導体スイッチに所定の第１閾値未満の電流が流れる場合には、内部抵抗の小さな小容量のスイッチング素子をオンにし、当該半導体スイッチに所定の第２閾値以上の電流が流れる場合には、耐電流の大きな大容量のスイッチング素子をオンにするといったことが可能となり、低損失及び高耐電流の両立が期待される。
【００１４】
また具体的には例えば、前記複数のスイッチング素子は、互いに種類が異なるスイッチング素子を含む。
【００１５】
より具体的には例えば、前記複数のスイッチング素子は、互いに並列接続された電界効果トランジスタ及び絶縁ゲートバイポーラトランジスタを含む。
【００１６】
また例えば、前記複数のスイッチング素子は、並列接続された第１及び第２スイッチング素子を含む。そして例えば、所定の第１基準値以下の第１電流を前記第１スイッチング素子に流したときの前記第１スイッチング素子の内部抵抗は、前記第１電流を前記第２スイッチング素子に流したときの前記第２スイッチング素子の内部抵抗よりも小さいと良く、前記第１基準値よりも大きな所定の第２基準値以上の第２電流を前記第１スイッチング素子に流したときの前記第１スイッチング素子の内部抵抗は、前記第２電流を前記第２スイッチング素子に流したときの前記第２スイッチング素子の内部抵抗よりも大きいと良い。
【００１７】
例えば、前記第１スイッチング素子は、電界効果トランジスタから成り、前記第２スイッチング素子は、絶縁ゲートバイポーラトランジスタから成る。
【００１８】
また例えば、前記半導体スイッチは一対の端子を備え、前記一対の端子間に前記複数のスイッチング素子が設けられてもよい。前記一対の端子の内、一方の端子は、自然エネルギに基づく発電を行う発電モジュールの出力端子に電気的に接続されても良く、前記一対の端子の内、他方の端子は、蓄電装置の入出力端子に電気的に接続されてもよい。
【００１９】
本発明に係るスイッチ装置は、前記半導体スイッチと、前記半導体スイッチにおける前記複数のスイッチング素子をオン又はオフさせるための制御信号を出力する制御部と、を備えたことを特徴とする。
【発明の効果】
【００２０】
本発明によれば、耐電流と損失の最適化に寄与する半導体スイッチ及びスイッチ装置を提供することが可能である。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施形態に係るスイッチ装置の全体構成図である。
【図２】本発明の実施形態に係る半導体スイッチの内部構成図である。
【図３】２つのスイッチング素子ＥＬ間における内部抵抗関係を示す図である。
【図４】本発明の第１実施例に係る半導体スイッチの回路図（ａ）及び構成図（ｂ）である。
【図５】本発明の第１実施例に係り、ＭＯＳＦＥＴとＩＧＢＴの電気的特性を示す図である。
【図６】本発明の第２実施例に係る半導体スイッチの構成図である。
【図７】本発明の第３実施例に係る半導体スイッチの構成図である。
【図８】本発明の第４実施例に係る半導体スイッチの構成図である。
【図９】本発明の第５実施例に係る半導体スイッチの構成図である。
【図１０】本発明の第５実施例に係る想定αの下での電流状態を示す図である。
【図１１】本発明の第５実施例に係る半導体スイッチの変形構成図である。
【図１２】従来の半導体スイッチの構成図である。
【発明を実施するための形態】
【００２２】
以下、本発明の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、物理量、状態量又は部材等を参照する記号又は符号を記すことによって該記号又は符号に対応する情報、物理量、状態量又は部材等の名称を省略又は略記することがある。
【００２３】
図１は、本発明の実施形態に係るスイッチ装置の全体構成図である。スイッチ装置は、半導体を用いて形成された半導体スイッチ１と、制御部２とを備え、半導体スイッチ１は電気ブロック３及び４間に介在する。半導体スイッチ１は端子５及び６を備える。端子５は、電気ブロック３に直接接続される、或いは、他の回路（半導体スイッチ１以外の半導体スイッチ等）を介して電気ブロック３に接続される。端子６は、電気ブロック４に直接接続される、或いは、他の回路（半導体スイッチ１以外の半導体スイッチ等）を介して電気ブロック４に接続される。
【００２４】
電気ブロック３は、半導体スイッチ１を介して電力を電気ブロック４に出力する電力源でありうる。電気ブロック４も、半導体スイッチ１を介して電力を電気ブロック３に出力する電力源でありうる。電気ブロック３から電気ブロック４に電力が出力される場合、電気ブロック４は負荷又は二次電池を含みうる。電気ブロック４から電気ブロック３に電力が出力される場合、電気ブロック３は負荷又は二次電池を含みうる。
【００２５】
制御部２は、半導体スイッチ１の通電状態を制御する。即ち、制御部２は、半導体スイッチ１のオン又はオフを制御する。半導体スイッチ１がオンのとき、端子５及び６間は導通し、端子５及び６間に電流が流れる。半導体スイッチ１がオフのとき、端子５及び６間は遮断され、端子５及び６間に電流は流れない（但し、漏れ電流は流れうる）。
【００２６】
図２は、半導体スイッチ１の内部構成図である。半導体スイッチ１は、スイッチング素子ＥＬ［１］〜ＥＬ［ｎ］を備え、スイッチング素子ＥＬ［１］〜ＥＬ［ｎ］は互いに並列接続されている。ｎは２以上の任意の整数である。スイッチング素子ＥＬ［１］〜ＥＬ［ｎ］の夫々は、第１導通電極、第２導通電極及び制御電極を備える。スイッチング素子ＥＬ［１］〜ＥＬ［ｎ］の第１導通電極は端子５に対して共通接続され、スイッチング素子ＥＬ［１］〜ＥＬ［ｎ］の第２導通電極は端子６に対して共通接続される。
【００２７】
ＣＴＬ［ｉ］は、スイッチング素子ＥＬ［ｉ］の制御電極に接続された、スイッチング素子ＥＬ［ｉ］の制御端子を表している（ｉは整数）。制御部２は、制御端子ＣＴＬ［ｉ］に対して制御信号を供給することでスイッチング素子ＥＬ［ｉ］の通電状態を制御する。スイッチング素子ＥＬ［１］〜ＥＬ［ｎ］の夫々を、電圧駆動型の半導体スイッチング素子にて形成することができる。尚、電圧駆動型の半導体スイッチング素子を複数個用いて、１つのスイッチング素子ＥＬ［ｉ］を形成しても良い。１つのスイッチング素子ＥＬ［ｉ］が複数の半導体スイッチング素子から成る場合、当該複数の半導体スイッチング素子は互いに直列又は並列接続されうる。
【００２８】
電圧駆動型の半導体スイッチング素子とは、制御端子に対する電圧信号の入力によってオン又はオフを制御可能な半導体スイッチング素子であり、例えば、電界効果トランジスタ（Field-Effect Transistor；上述したようにＦＥＴという）又は絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor；上述したようにＩＧＢＴという）である。ＦＥＴ及びＩＧＢＴは、互いに異なる種類の半導体スイッチング素子である。ＦＥＴにおいて、ドレイン及びソースの一方は第１導通電極を形成し、ドレイン及びソースの他方は第２導通電極を形成し、ゲートは制御電極を形成する。ＩＧＢＴにおいて、コレクタ及びエミッタの一方は第１導通電極を形成し、コレクタ及びエミッタの他方は第２導通電極を形成し、ゲートは制御電極を形成する。
【００２９】
制御部２は、所定の第１電圧値を有する制御信号を制御端子ＣＴＬ［ｉ］に供給することでスイッチング素子ＥＬ［ｉ］をオンにすることができ、第１電圧値と異なる所定の第２電圧値を有する制御信号を制御端子ＣＴＬ［ｉ］に供給することでスイッチング素子ＥＬ［ｉ］をオフにすることができる。スイッチング素子ＥＬ［ｉ］がオンになっている状態は、スイッチング素子ＥＬ［ｉ］の第１及び第２導通電極間が導通している状態（スイッチング素子ＥＬ［ｉ］が飽和領域で動作している状態）に相当し、スイッチング素子ＥＬ［ｉ］がオフになっている状態は、スイッチング素子ＥＬ［ｉ］の第１及び第２導通電極間が遮断している状態（スイッチング素子ＥＬ［ｉ］が遮断領域で動作している状態）に相当する。
【００３０】
制御部２は、制御信号を制御端子ＣＴＬ［１］〜ＣＴＬ［ｎ］に供給することで、スイッチング素子ＥＬ［１］〜ＥＬ［ｎ］を個別にオンさせることができると共に、スイッチング素子ＥＬ［１］〜ＥＬ［ｎ］を個別にオフさせることができる。或いは、制御部２は、制御信号を制御端子ＣＴＬ［１］〜ＣＴＬ［ｎ］に供給することで、スイッチング素子ＥＬ［１］〜ＥＬ［ｎ］の全てを同時にオンさせることができると共に、スイッチング素子ＥＬ［１］〜ＥＬ［ｎ］の全てを同時にオフさせることができる。この際、スイッチング素子ＥＬ［１］〜ＥＬ［ｎ］の全てを同時にオン又はオフさせるために、制御部２は、複数の電圧信号である複数の制御信号を制御端子ＣＴＬ［１］〜ＣＴＬ［ｎ］に供給するようにしても良いし、１つの電圧信号である１つの制御信号を制御端子ＣＴＬ［１］〜ＣＴＬ［ｎ］に供給するようにしても良い。また、スイッチング素子ＥＬ［１］〜ＥＬ［ｎ］の全てを同時にオンおよびオフさせるために、制御部２は、制御信号を制御端子ＣＴＬ［１］〜ＣＴＬ［ｎ］に一括して供給することも可能である。
【００３１】
スイッチング素子ＥＬ［ｉ］は、第ｉの電気的特性を有する。ｉ及びｊは、互いに異なる整数であるとする。そうすると、第ｉの電気的特性と第ｊの電気的特性は互いに異なる。ここで、第ｉ及び第ｊの電気的特性が互いに異なるとは、スイッチング素子ＥＬ［ｉ］及びＥＬ［ｊ］が同一の電気的特性を持つことを目標にしてスイッチング素子ＥＬ［ｉ］及びＥＬ［ｊ］を製造したにも関わらず製造ばらつき等によって結果的にスイッチング素子ＥＬ［ｉ］及びＥＬ［ｊ］の電気的特性が相違することを意味するのではなく、スイッチング素子ＥＬ［ｉ］及びＥＬ［ｊ］が互いに異なる電気的特性を持つようにスイッチング素子ＥＬ［ｉ］及びＥＬ［ｊ］を製造した結果、スイッチング素子ＥＬ［ｉ］及びＥＬ［ｊ］の電気的特性が相違することを意味する。従って、第ｉ及び第ｊの電気的特性が互いに異なるとは、スイッチング素子ＥＬ［ｉ］の電気的特性の仕様とスイッチング素子ＥＬ［ｊ］の電気的特性の仕様が互いに異なることを意味する、とも言える。第ｉの電気的特性はスイッチング素子ＥＬ［ｉ］の内部抵抗の特性を含み、後述の説明から理解されるように、スイッチング素子ＥＬ［ｉ］及びＥＬ［ｉ＋１］間で内部抵抗の特性が互いに異なる。
【００３２】
任意の整数ｉについて、第ｉの電気的特性と第（ｉ＋１）の電気的特性とが相違することによる、スイッチング素子ＥＬ［ｉ］及びＥＬ［ｉ＋１］間の内部抵抗の相違を説明する。図３を参照する。スイッチング素子ＥＬ［ｉ］の内部抵抗とは、スイッチング素子ＥＬ［ｉ］がオンになっているときにおけるスイッチング素子ＥＬ［ｉ］の内部抵抗であり、スイッチング素子ＥＬ［ｉ］のオン抵抗とも呼ばれる（スイッチング素子ＥＬ［ｉ＋１］等についても同様）。スイッチング素子ＥＬ［ｉ］及びＥＬ［ｉ＋１］に比較的小さな電流を個別に流したとき、スイッチング素子ＥＬ［ｉ］の内部抵抗ＲＯＮ［ｉ］はスイッチング素子ＥＬ［ｉ＋１］の内部抵抗ＲＯＮ［ｉ＋１］よりも小さく、一方で、スイッチング素子ＥＬ［ｉ］及びＥＬ［ｉ＋１］に比較的大きな電流を個別に流したとき、スイッチング素子ＥＬ［ｉ］の内部抵抗ＲＯＮ［ｉ］はスイッチング素子ＥＬ［ｉ＋１］の内部抵抗ＲＯＮ［ｉ＋１］よりも大きい。
【００３３】
より具体的には、半導体スイッチ１において、
所定の基準値ＴＨ１以下の第１電流をスイッチング素子ＥＬ［ｉ］に流したときのスイッチング素子ＥＬ［ｉ］の内部抵抗ＲＯＮ［ｉ］は、第１電流をスイッチング素子ＥＬ［ｉ＋１］に流したときのスイッチング素子ＥＬ［ｉ＋１］の内部抵抗ＲＯＮ［ｉ＋１］よりも小さく、且つ、
所定の基準値ＴＨ２以上の第２電流をスイッチング素子ＥＬ［ｉ］に流したときのスイッチング素子ＥＬ［ｉ］の内部抵抗ＲＯＮ［ｉ］は、第２電流をスイッチング素子ＥＬ［ｉ＋１］に流したときのスイッチング素子ＥＬ［ｉ＋１］の内部抵抗ＲＯＮ［ｉ＋１］よりも大きい。
【００３４】
ここで、０＜ＴＨ１＜ＴＨ２、である。基準値ＴＨ１から基準値ＴＨ２までの範囲内の電流値を有する電流を第３電流と呼んだ場合、第３電流がスイッチング素子ＥＬ［ｉ］に流れるときの内部抵抗ＲＯＮ［ｉ］は、第３電流がスイッチング素子ＥＬ［ｉ＋１］に流れるときの内部抵抗ＲＯＮ［ｉ＋１］よりも大きくなりうるし、小さくもなりうる。
【００３５】
上記のようなスイッチング素子ＥＬ［ｉ］及びＥＬ［ｉ＋１］間における内部抵抗の大小関係は、スイッチング素子ＥＬ［ｉ］及びＥＬ［ｉ＋１］の電気的特性の仕様上において、成り立つ。但し、スイッチング素子ＥＬ［ｉ］及びＥＬ［ｉ＋１］の電気的特性の仕様上において、内部抵抗ＲＯＮ［ｉ］及びＲＯＮ［ｉ＋１］の大小関係を議論する場合、スイッチング素子ＥＬ［ｉ］及びＥＬ［ｉ＋１］間で動作条件は一致しているものとする。スイッチング素子ＥＬ［ｉ］及びＥＬ［ｉ＋１］の動作条件は、スイッチング素子ＥＬ［ｉ］及びＥＬ［ｉ＋１］における第１及び第２導通電極間の電圧、第１導通電極及び制御電極間の電圧、第２導通電極及び制御電極間の電圧、並びに、周辺温度（周辺環境温度）などを含む。或いは、上記のようなスイッチング素子ＥＬ［ｉ］及びＥＬ［ｉ＋１］間における内部抵抗の大小関係は、スイッチング素子ＥＬ［ｉ］及びＥＬ［ｉ＋１］を半導体スイッチ１に組み込んだ状態において成り立つものである、と考えても良い。
【００３６】
また、任意の整数ｉに関し、スイッチング素子ＥＬ［ｉ＋１］の耐電流をスイッチング素子ＥＬ［ｉ］の耐電流よりも大きくしておくと良い。任意の整数ｉに関し、スイッチング素子ＥＬ［ｉ］の耐電流とは、スイッチング素子ＥＬ［ｉ］の劣化又は破損を招くことなくスイッチング素子ＥＬ［ｉ］の第１及び第２導通電極間に流すことのできる最大の電流であり、スイッチング素子ＥＬ［ｉ］の電気的特性の仕様上で定められている。スイッチング素子ＥＬ［ｉ］の耐電流は、例えば、スイッチング素子ＥＬ［ｉ］がＦＥＴの場合にはドレイン電流の絶対最大定格であり、スイッチング素子ＥＬ［ｉ］がＩＧＢＴの場合にはコレクタ電流の絶対最大定格である。
【００３７】
以下、図１のスイッチ装置に関するより具体的な実施例として、第１〜第７実施例を説明する。矛盾なき限り、第１〜第７実施例の内、何れかの実施例で記載した事項を他の実施例に適用することも可能である。尚、第１〜第５実施例では、特に記述なき限り、制御部２がスイッチング素子ＥＬ［１］〜ＥＬ［ｎ］を全てオンにしている状態を想定する。
【００３８】
＜＜第１実施例＞＞
第１実施例を説明する。第１実施例並びに後述の第２及び第３実施例において、半導体スイッチ１は２つのスイッチング素子ＥＬ［１］及びＥＬ［２］から成る（即ちｎ＝２である）。更に、第１実施例及び後述の第２〜第４実施例では、端子５から端子６へ向かう方向の電流のみが電気ブロック３及び４間に流れることを想定する。
【００３９】
図４（ａ）は、第１実施例に係る半導体スイッチ１としての半導体スイッチ１ａの回路図である。半導体スイッチ１ａは、スイッチング素子ＥＬ［１］としてのＦＥＴ１１とスイッチング素子ＥＬ［２］としてのＩＧＢＴ１２との並列回路を有する。
【００４０】
スイッチング素子ＥＬ［ｉ］がＦＥＴにて形成される場合、スイッチング素子ＥＬ［ｉ］を形成するＦＥＴは、接合型電界効果トランジスタ（Junction Field-Effect Transistor）であっても良いし、ｐチャンネル型の金属酸化膜型電界効果トランジスタ（Metal-Oxide-Semiconductor Field-Effect Transistor；以下、ＭＯＳＦＥＴともいう）であっても良いが、第１実施例及び後述の他の実施例において、スイッチング素子ＥＬ［ｉ］を形成するＦＥＴは、ｎチャンネル型のＭＯＳＦＥＴであるとする。また、スイッチング素子ＥＬ［ｉ］がＩＧＢＴにて形成される場合、スイッチング素子ＥＬ［ｉ］を形成するＩＧＢＴは、ｐチャンネル型のＩＧＢＴであっても良いが、第１実施例及び後述の他の実施例において、スイッチング素子ＥＬ［ｉ］を形成するＩＧＢＴは、ｎチャンネル型のＩＧＢＴであるとする。
【００４１】
そうすると、図４（ａ）に示す如く、ＦＥＴ１１のドレイン及びＩＧＢＴ１２のコレクタが端子５に共通接続され、ＦＥＴ１１のソース及びＩＧＢＴ１２のエミッタが端子６に共通接続される。ｎチャンネル型のＭＯＳＦＥＴには、周知の如く、ソースからドレインに向かう方向を順方向として有するボディダイオード（寄生ダイオード）が付加されている。従って、ＦＥＴ１１には、端子６から端子５に向かう方向を順方向として有するボディダイオードが付加されている。
【００４２】
尚、図４（ａ）に示すような回路構成を図４（ｂ）のようにも表現し、このような表現方法を後述の他の実施例にも適用する（後述の図６等を参照）。図４（ｂ）において、ＦＥＴ１１に並列接続されたダイオードはＦＥＴ１１のボディダイオードを表し、ＩＧＢＴ１２に隣接して示された矢印の方向はＩＧＢＴ１２の通電方向（即ち、コレクタからエミッタに向かう方向）を表している。
【００４３】
図５において、実線ＦＥ２５及び破線ＦＥ１２５の夫々は、一般的なＭＯＳＦＥＴにおけるドレイン及びソース間電圧ＶＤＳとドレイン電流ＩＤとの関係を表している。但し、実線ＦＥ２５及び破線ＦＥ１２５は、夫々、ＭＯＳＦＥＴの周辺温度が２５℃及び１２５℃の場合における、それらの関係を表している。図５において、実線ＩＧ２５及び破線ＩＧ１２５の夫々は、一般的なＩＧＢＴにおけるコレクタ及びエミッタ間電圧ＶＣＥとコレクタ電流ＩＣとの関係を表している。但し、実線ＩＧ２５及び破線ＩＧ１２５は、夫々、ＩＧＢＴの周辺温度が２５℃及び１２５℃の場合における、それらの関係を表している。実線ＦＥ２５及び破線ＦＥ１２５のグラフを得る際、ＭＯＳＦＥＴ（ｎチャンネル型のＭＯＳＦＥＴ）のゲート及びソース間電圧ＶＧＳは十分に大きくＭＯＳＦＥＴは飽和領域で動作しているものとする。同様に、実線ＩＧ２５及び破線ＩＧ１２５のグラフを得る際、ＩＧＢＴ（ｎチャンネル型のＩＧＢＴ）のゲート及びエミッタ間電圧ＶＧＥは十分に大きくＩＧＢＴは飽和領域で動作しているものとする。
【００４４】
実線ＦＥ２５及び破線ＦＥ１２５に示す特性を有するＭＯＳＦＥＴをＦＥＴ１１として用いることができ、実線ＩＧ２５及び破線ＩＧ１２５に示す特性を有するＩＧＢＴをＩＧＢＴ１２として用いることができる。ＦＥＴ１１及びＩＧＢＴ１２は、半導体スイッチ１ａ内で近接配置されるため、ＦＥＴ１１及びＩＧＢＴ１２の周辺温度は完全に又は実質的に同じであるとみなすことができる（ＦＥＴ１１及びＩＧＢＴ１２の周辺温度は半導体スイッチ１ａの周辺温度であるとみなすことができる）。
【００４５】
“ＶＤＳ／ＩＤ”は、ＦＥＴ１１の内部抵抗（オン抵抗）を表し、“ＶＣＥ／ＩＣ”は、ＩＧＢＴ１２の内部抵抗（オン抵抗）を表している。ドレイン電流及びコレクタ電流を、まとめて導通電流と呼ぶ。図５に示す如く、導通電流が小さいときＦＥＴ１１の内部抵抗はＩＧＢＴ１２のそれよりも小さい。しかし、実線ＦＥ２５及び破線ＦＥ１２５間の比較からも分かるように、ＦＥＴ１１では温度上昇に従って内部抵抗が相当の増加率（少なくとも、ＩＧＢＴ１２のそれよりも高い）にて増加する。ＦＥＴ１１では内部抵抗による発熱が内部抵抗の増加を招いて更なる発熱を促すため、ＦＥＴ１１は大電流には不向きであるといえる。一方、実線ＩＧ２５及び破線ＩＧ１２５間の比較からも分かるように、ＩＧＢＴ１２では温度上昇に対して殆ど内部抵抗の変化がみられない。更に、ＩＧＢＴ１２は、ＦＥＴ１１と異なり、導通電流が増大するにつれて内部抵抗が減少するという特性も持つ。
【００４６】
このような内部抵抗特性の相違から、導通電流が小さいときと大きいときとの間で、内部抵抗の大小関係が逆転する。即ち、以下のようなことが言える。ＦＥＴ１１及びＩＧＢＴ１２の周辺温度が共通であるときにおいて、導通電流が比較的小さいときにはＦＥＴ１１の内部抵抗の方がＩＧＢＴ１２の内部抵抗よりも小さい。しかし、導通電流が増加するにつれて、導通電流の２乗に比例した発熱が生じ、この発熱に伴う温度上昇が起こると、それらの内部抵抗は接近してゆく。図５に示すように、ＦＥＴ１１では温度上昇による内部抵抗増加が大きい一方でＩＧＢＴ１２では内部抵抗の温度依存性が小さいからである。そして、導通電流がある程度大きくなるとＩＧＢＴ１１の内部抵抗の方がＦＥＴ１１の内部抵抗よりも小さくなる。これは、図３を参照して説明した、スイッチング素子ＥＬ［１］及びＥＬ［２］の内部抵抗の大小関係に符合する。このように、導通電流が小さいときと異なり、導通電流が大電流であるときにはＩＧＢＴ１２の損失がＦＥＴ１１の損失を下回るようになる。
【００４７】
このようなＦＥＴ１１及びＩＧＢＴ１２を並列接続して半導体スイッチ１ａを形成することで、以下のような動作が実現される。
端子５及び６間の電流が比較的小さいとき、ＦＥＴ１１の内部抵抗はＩＧＢＴ１２の内部抵抗よりも小さく、結果、ＩＧＢＴ１２よりもＦＥＴ１１に優先的に電流が流れるため、半導体スイッチ１ａ全体の損失は低くなる（２つのＩＧＢＴ１２を並列接続して形成される半導体スイッチと比べて半導体スイッチ１ａ全体の損失が低くなる）。
端子５及び６間の電流が比較的大きいときには、ＦＥＴ１１の内部抵抗は相当に増加する一方でＩＧＢＴ１２の内部抵抗の変化は少なく、結果、ＩＧＢＴ１２の内部抵抗がＦＥＴ１１の内部抵抗よりも小さくなるため、ＦＥＴ１１よりもＩＧＢＴ１２に優先的に電流が流れる。従って、端子５及び６間の電流が比較的大きいときにも、半導体スイッチ１ａ全体の損失を低く抑えることができる（２つのＦＥＴ１１を並列接続して形成される半導体スイッチと比べて半導体スイッチ１ａ全体の損失を低く抑えることができる）と共に、ＦＥＴ１２の熱破壊を抑えることもできる。
【００４８】
このように、端子５及び６間の電流の電流値に応じ、内部抵抗が最も小さい方のスイッチング素子に電流が優先的に流れて損失の最適化が図られると共に、大電流が流れるときも耐電流の小さなスイッチング素子（本例においてＦＥＴ１１）を破損から保護することができる。即ち、半導体スイッチにおける耐電流と損失を最適化することができる。
【００４９】
＜＜第２実施例＞＞
第２実施例を説明する。図６に示す如く、スイッチング素子ＥＬ［１］としてＦＥＴ２１を用い、スイッチング素子ＥＬ［２］としてＦＥＴ２２を用いても良い。図６は、第２実施例の半導体スイッチ１としての半導体スイッチ１ｂの構成図であり、半導体スイッチ１ｂはＦＥＴ２１及び２２を備える。上述したように、ＦＥＴ２１及び２２がｎチャンネル型のＭＯＳＦＥＴである場合、ＦＥＴ２１及び２２のドレインは端子５に共通接続され、ＦＥＴ２１及び２２のソースは端子６に共通接続される。
【００５０】
ＦＥＴにも、大電流用途のＦＥＴと小電流用途のＦＥＴが存在する。一般的に、大電流用途のＦＥＴは比較的大きな内部抵抗を有するという傾向があり、小電流用途のＦＥＴは比較的小さな内部抵抗を有するという傾向がある。従って例えば、第１の電気的特性を有する小電流用途のＦＥＴをＦＥＴ２１として採用し、且つ、第２の電気的特性を有する大電流用途のＦＥＴをＦＥＴ２２として採用することができ、これによって第１実施例の半導体スイッチ１ａと同様の作用及び効果を得ることができる。
【００５１】
＜＜第３実施例＞＞
第３実施例を説明する。図７に示す如く、スイッチング素子ＥＬ［１］としてＩＧＢＴ３１を用い、スイッチング素子ＥＬ［２］としてＩＧＢＴ３２を用いても良い。図７は、第３実施例の半導体スイッチ１としての半導体スイッチ１ｃの構成図であり、半導体スイッチ１ｃはＩＧＢＴ３１及び３２を備える。上述したように、ＩＧＢＴ３１及び３２がｎチャンネル型のＩＧＢＴである場合、ＩＧＢＴ３１及び３２のコレクタは端子５に共通接続され、ＩＧＢＴ３１及び３２のエミッタは端子６に共通接続される。
【００５２】
ＩＧＢＴは、ＦＥＴとの比較において大電流に適してはいるが、ＩＧＢＴの中でも、より大電流に適したものと、そうでないものが存在する。そこで、例えば、第１の電気的特性を有するＩＧＢＴ（例えば、中電流用途のＩＧＢＴ）をＩＧＢＴ３１として採用し、且つ、第２の電気的特性を有するＩＧＢＴ（例えば、大電流用途のＩＧＢＴ）をＩＧＢＴ３２として採用すれば、第１実施例の半導体スイッチ１ａと同様の作用及び効果を得ることができる。
【００５３】
＜＜第４実施例＞＞
第４実施例を説明する。第１〜第３実施例ではｎ＝２であることを想定したが、ｎは３以上であっても良い。例えば、ｎ＝３である場合、図８に示す如く、ＦＥＴ４１、ＦＥＴ４２及びＩＧＢＴ４３を並列接続して形成された半導体スイッチ１ｄを、半導体スイッチ１として採用することができる。上述したように、ＦＥＴ４１、ＦＥＴ４２及びＩＧＢＴ４３のチャンネルがｎ型である場合、ＦＥＴ４１及び４２のドレイン並びにＩＧＢＴ４３のコレクタは端子５に共通接続され、ＦＥＴ４１及び４２のソース並びにＩＧＢＴ４３のエミッタは端子６に共通接続される。
【００５４】
ＦＥＴ４１、ＦＥＴ４２及びＩＧＢＴ４３は、夫々、第４実施例に係るスイッチング素子ＥＬ［１］、ＥＬ［２］及びＥＬ［３］である。従って、第１の電気的特性を有する小電流用途のＦＥＴをＦＥＴ４１として採用し、且つ、第２の電気的特性を有する中電流用途のＦＥＴをＦＥＴ４２として採用し、且つ、第３の電気的特性を有する大電流用途のＩＧＢＴをＩＧＢＴ４３として採用すればよい。
【００５５】
そうすると、端子５及び６間の電流の電流値が比較的小さな電流値ＩＡであるときには、ＦＥＴ４１、ＦＥＴ４２及びＩＧＢＴ４３の内、ＦＥＴ４１の内部抵抗が最も小さくなり、ＦＥＴ４１に優先的に電流が流れる。
端子５及び６間の電流の電流値が電流値ＩＢであるときには（ＩＡ＜ＩＢ）、ＦＥＴ４１の内部抵抗の増加に伴ってＦＥＴ４１の内部抵抗がＦＥＴ４２の内部抵抗よりも大きくなり、一方で、ＦＥＴ４２の内部抵抗はＩＧＢＴ４３の内部抵抗よりも小さいため、ＦＥＴ４２に優先的に電流が流れる。
端子５及び６間の電流の電流値が電流値ＩＣであるときには（ＩＢ＜ＩＣ）、ＦＥＴ４１及び４２の内部抵抗は相当に増加する一方でＩＧＢＴ４３の内部抵抗の変化は少なく、結果、ＩＧＢＴ４３の内部抵抗がＦＥＴ４１及び４２の内部抵抗よりも小さくなるため、ＦＥＴ４１及び４３よりもＩＧＢＴ４３に優先的に電流が流れる。
【００５６】
このように、端子５及び６間の電流の電流値に応じ、内部抵抗が最も小さいスイッチング素子に電流が優先的に流れて損失の最適化が図られる共に、大電流が流れるときも耐電流の小さなスイッチング素子を破損から保護することができる。即ち、半導体スイッチにおける耐電流と損失を最適化することができる。
【００５７】
尚、ＦＥＴ４２を、第２の電気的特性を有するＩＧＢＴに置き換えることも可能である。また、半導体装置１ｄにおけるスイッチング素子ＥＬ［１］、ＥＬ［２］及びＥＬ［３］を、第１、第２及び第３の電気的特性を有する３つのＦＥＴにしてもよい、或いは、第１、第２及び第３の電気的特性を有する３つのＩＧＢＴにしてもよい。ｎが４以上である場合にも、同様にして半導体スイッチ１を形成することができる。
【００５８】
＜＜第５実施例＞＞
第５実施例を説明する。第５実施例では、端子５から端子６へ向かう方向の電流だけでなく、端子６から端子５へ向かう方向の電流も、電気ブロック３及び４間に流れうることを想定する。即ち、第５実施例では、電気ブロック３及び４間における双方向の電流の流れを半導体スイッチ１にてオン又はオフする。
【００５９】
図９は、第５実施例に係る半導体スイッチ１としての半導体スイッチ１ｅの構成図である。半導体スイッチ１ｅは、ＦＥＴ５１Ａ及び５１Ｂを直列接続して形成される直列回路５１と、ＩＧＢＴ５２Ａ及び５２Ｂを並列接続して形成される並列回路５２とを有し、直列回路５１と並列回路５２は互いに並列接続されている。ＦＥＴ５１Ａ及び５１Ｂは、ＦＥＴ５１Ａのボディダイオードの順方向とＦＥＴ５１Ｂのボディダイオードの順方向が互いに逆となるように直列接続されている。ＩＧＢＴ５２Ａ及び５２Ｂは、ＩＧＢＴ５２Ａの通電方向（コレクタ電流が流れる方向）とＩＧＢＴ５２Ｂの通電方向が互いに逆になるように並列接続されている。
【００６０】
より具体的には、上述したようにＦＥＴ５１Ａ及び５１Ｂ並びにＩＧＢＴ５２Ａ及び５２Ｂのチャンネルがｎ型である場合、ＦＥＴ５１Ａのソース、ＩＧＢＴ５２Ａのコレクタ及びＩＧＢＴ５２Ｂのエミッタが端子５に共通接続され、ＦＥＴ５１Ｂのソース、ＩＧＢＴ５２Ａのエミッタ及びＩＧＢＴ５２Ｂのコレクタが端子６に共通接続され、ＦＥＴ５１Ａ及び５１Ｂのドレイン同士は共通接続されている。
【００６１】
半導体スイッチ１ｅでは、ＦＥＴ５１Ａ及び５１Ｂから成る直列回路５１の全体がスイッチング素子ＥＬ［１］として機能し、ＩＧＢＴ５２Ａ及び５２Ｂから成る並列回路５２の全体がスイッチング素子ＥＬ［２］として機能する。
【００６２】
制御部２は、ＦＥＴ５１Ａ及び５１Ｂ並びにＩＧＢＴ５２Ａ及び５２Ｂの全てを同時にオン又はオフさせることができる。端子５から端子６へ向かう電流は、ＦＥＴ５１Ａ及び５１ＢとＩＧＢＴ５２Ａを介して流れ、端子６から端子５へ向かう電流は、ＦＥＴ５１Ａ及び５１ＢとＩＧＢＴ５２Ｂを介して流れる。従って、ＦＥＴ５１Ａ及び５１Ｂを合成したものを第１実施例のＦＥＴ１１として捉え、電流の向きに応じてＩＧＢＴ５２Ａ又は５２Ｂを第１実施例のＩＧＢＴ１２として捉えれば、半導体スイッチ１ｅの動作は第１実施例における半導体スイッチ１ａのそれと同様である。
【００６３】
ＦＥＴ５１Ａ及び５１Ｂの電気的特性の仕様を互いに同じにすることができ、ＩＧＢＴ５２Ａ及び５２Ｂの電気的特性の仕様を互いに同じにすることができる。
【００６４】
但し、ＦＥＴ５１Ａ及び５１Ｂの電気的特性の仕様を互いに異ならせることも可能である。同様に、ＩＧＢＴ５２Ａ及び５２Ｂの電気的特性の仕様を互いに異ならせることも可能である。例として、ここでは、図１０（ａ）及び（ｂ）に示す如く、“第１方向における端子５及び６間の電流の最大値が第２方向における端子５及び６間の電流の最大値よりも大きい”ことが、半導体スイッチ１ｅが組み込まれるシステム又は機器において、予め定まっていることを想定する。この想定を、便宜上、想定αと呼ぶ。第１方向は端子５から端子６へ向かう方向であり、第２方向は端子６から端子５へ向かう方向である。例えば、電気ブロック３が二次電池から形成され、端子５から端子６への電流が二次電池の放電電流である一方で端子６から端子５への電流が二次電池の充電電流である場合などにおいて、このような想定αが当てはまることがある。二次電池の仕様に従い、二次電池に入力可能な充電電流の最大値が二次電池の放電可能な電流の最大値よりも小さいことが多いからである。
【００６５】
想定αの下、ＦＥＴ５１Ａ及び５１Ｂの電気的特性の仕様を、以下に示すように相違させることができる。
ＦＥＴ５１ＡをＦＥＴ５１Ｂよりも大電流に適したＦＥＴにする。即ち例えば、ＦＥＴ５１ＡとＦＥＴ５１Ｂとの比較において、第２の電気的特性を持たせたＦＥＴをＦＥＴ５１Ａとして採用し、第１の電気的特性を持たせたＦＥＴをＦＥＴ５１Ｂとして採用する。
この場合において、端子５及び６間の電流方向が第１方向のとき（図１０（ａ）に対応）、導通電流が比較的小さい段階で小電流用途のＦＥＴ５１Ｂの温度が相当程度に高まるため、導通電流が比較的小さい段階でＩＧＢＴ５２Ａの内部抵抗がＦＥＴ５１Ａ及び５１Ｂの直列回路５１の内部抵抗よりも小さくなる。
逆に、端子５及び６間の電流方向が第２方向のときには（図１０（ｂ）に対応）、端子６及び５間の電流がＦＥＴ５１Ｂのボディダイオードをも通過するため、端子５及び６間の電流方向が第１方向のときと比べてＦＥＴ５１Ｂの温度及び内部抵抗は高まりにくい。
【００６６】
結果、端子５及び６間の電流がゼロから増大してゆく過程において、端子５及び６間の電流の方向が第２方向である場合には、端子５及び６間の電流が比較的大きくなるまで端子５及び６間の電流が直列回路５１側に優先的に流れる。このため、損失を低く抑えることができる。第２方向の電流の最大値は小さいため（図１０（ｂ）参照）、ＦＥＴ５１Ａ及び５１Ｂの熱破壊を招きにくい。一方、端子５及び６間の電流の方向が第１方向である場合には、ＦＥＴ５１Ｂの内部抵抗増大により端子５及び６間の電流が比較的小さい段階で、端子５及び６間の電流を優先的に流す回路が直列回路５１から並列回路５２に切り替わる。端子５及び６間の電流の方向が第１方向である場合には、大電流によるＦＥＴの破損を回避することが重要視され、上記のような切り替わりは、この目的（大電流によるＦＥＴの破損回避）に符合する。以上のような電気的特性をＦＥＴ５１Ａ及び５１Ｂに持たせることにより、低損失とＦＥＴの破損保護を適切に両立させることができる。
【００６７】
尚、端子５及び６間の電流の方向が第２方向である場合において、端子５及び６間の電流を全て直列回路５１側に流してもＦＥＴ５１Ａ及び５１Ｂに問題が生じないのであれば、半導体スイッチ１ｅからＩＧＢＴ５２Ｂを割愛してもよい（即ち、半導体スイッチ１ｅを図１１の半導体スイッチ１ｅ’のように変形しても良い）。
【００６８】
また、ＩＧＢＴ５２Ａ及び５２Ｂを備えた半導体スイッチ１ｅにおいて、ＩＧＢＴ５２Ａ及び５２Ｂの電気的特性の仕様を互いに異ならせることによっても、ＦＥＴ５１Ａ及び５１Ｂの電気的特性の仕様を互いに異ならせたときと同様の作用及び効果を得ることができる。
【００６９】
＜＜第６実施例＞＞
第６実施例を説明する。上述の第１〜第５実施例に係る制御部２は、半導体スイッチ１に設けられた複数のスイッチング素子ＥＬ［１］〜ＥＬ［ｎ］を同時にオン又はオフしている。これに対し、第６実施例に係る制御部２は、端子５及び６間に流れる電流の値（以下、電流値ＩＳＷと表記する）に応じて、スイッチング素子ＥＬ［１］〜ＥＬ［ｎ］の夫々のオン又はオフを個別に制御する。これを実現するために、第６実施例に係るスイッチ装置に電流値ＩＳＷを検出する電流センサ（不図示）を設け、電流センサによって検出された電流値ＩＳＷを制御部２に与えればよい。尚、電流値ＩＳＷは、端子５及び６間に流れる電流の大きさを表し、電流値ＩＳＷは常にゼロ以上であるとする。
【００７０】
例えば、制御部２は、スイッチング素子ＥＬ［１］〜ＥＬ［ｎ］の内、スイッチング素子ＥＬ［１］を含む１以上のスイッチング素子を第１組に分類する一方で、スイッチング素子ＥＬ［ｎ］を含む他のスイッチング素子を第２組に分類する（従って、第１組に属するスイッチング素子と第２組に属するスイッチング素子は互いに異なる）。そして、制御部２は、電流値ＩＳＷが所定の閾値ＩＴＨ１未満である場合、第１組に属する各スイッチング素子をオンにし且つ第２組に属する各スイッチング素子をオフにする。逆に、電流値ＩＳＷが所定の閾値ＩＴＨ２以上である場合、制御部２は、第２組に属する各スイッチング素子をオンにし且つ第１組に属する各スイッチング素子をオフにする。
【００７１】
閾値ＩＴＨ１と閾値ＩＴＨ２は一致していても良いし、閾値ＩＴＨ２は閾値ＩＴＨ１よりも大きくても良い。閾値ＩＴＨ２が閾値ＩＴＨ１よりも大きい場合において、“ＩＴＨ１≦ＩＳＷ＜ＩＴＨ２”の成立時には、制御部２は、第１組に属する１以上のスイッチング素子と第２組に属する１以上のスイッチング素子を同時にオンにしても良い。第１組に属する何れかのスイッチング素子及び第２組に属する何れかのスイッチング素子を、夫々、第１組スイッチング素子及び第２組スイッチング素子と呼んだ場合、閾値ＩＴＨ１未満の電流値ＩＴＨ１’を有する電流を第１組スイッチング素子に流したときの第１組スイッチング素子の内部抵抗は、電流値ＩＴＨ１’を有する電流を第２組スイッチング素子に流したときの第２組スイッチング素子の内部抵抗よりも小さく、且つ、閾値ＩＴＨ２以上の電流値ＩＴＨ２’を有する電流を第２組スイッチング素子に流したときの第２組スイッチング素子の内部抵抗は電流値ＩＴＨ２’を有する電流を第１組スイッチング素子に流したときの第１組スイッチング素子の内部抵抗よりも小さい。
【００７２】
このようなオン／オフ制御によっても、第１〜第５実施例と同様、端子５及び６間の電流の電流値ＩＳＷに応じ、内部抵抗が小さいスイッチング素子に電流が優先的に流れて損失の最適化が図られる共に、大電流が流れるときも耐電流の小さなスイッチング素子を破損から保護することができる。即ち、半導体スイッチにおける耐電流と損失を最適化することができる。
【００７３】
より具体的な例として、ｎ＝２である場合を考える。ｎ＝２である場合、スイッチング素子ＥＬ［１］が第１組に分類され、スイッチング素子ＥＬ［２］が第２組に分類される。従って、ｎ＝２である場合において、制御部２は、電流値ＩＳＷが所定の閾値ＩＴＨ１未満であるときには、スイッチング素子ＥＬ［１］をオンする一方でスイッチング素子ＥＬ［２］をオフにし、電流値ＩＳＷが所定の閾値ＩＴＨ２以上であるときには、スイッチング素子ＥＬ［２］をオンにする一方でスイッチング素子ＥＬ［１］をオフにする。閾値ＩＴＨ２が閾値ＩＴＨ１よりも大きい場合において、“ＩＴＨ１≦ＩＳＷ＜ＩＴＨ２”の成立時には、制御部２は、スイッチング素子ＥＬ［１］及びＥＬ［２］を同時にオンにしても良い。
【００７４】
ｎ＝２である場合、第１、第２又は第３実施例におけるスイッチング素子ＥＬ［１］及びＥＬ［２］を第６実施例に適用することが可能である（図４（ｂ）、図６及び図７参照）。従って例えば、ｎ＝２である場合、スイッチング素子ＥＬ［１］は、半導体スイッチ１ａのＦＥＴ１１、半導体スイッチ１ｂのＦＥＴ２１又は半導体スイッチ１ｃのＩＧＢＴ３１であって、且つ、スイッチング素子ＥＬ［２］は、半導体スイッチ１ａのＩＧＢＴ１２、半導体スイッチ１ｂのＦＥＴ２２又は半導体スイッチ１ｃのＩＧＢＴ３２であっても良い。或いは、ｎ＝２である場合、第５実施例におけるスイッチング素子ＥＬ［１］及びＥＬ［２］を第６実施例に適用してもよい（図９参照）。従って例えば、ｎ＝２である場合、スイッチング素子ＥＬ［１］は半導体スイッチ１ｅのＦＥＴ５１Ａ及び５１Ｂにて形成され且つスイッチング素子ＥＬ［２］は半導体スイッチ１ｅのＩＧＢＴ５２Ａ及び５２Ｂにて形成されていても良い。
【００７５】
次に、ｎ＝３である場合を考える。ｎ＝３である場合、スイッチング素子ＥＬ［１］が第１組に分類され、スイッチング素子ＥＬ［３］が第２組に分類される。スイッチング素子ＥＬ［２］は、第１及び第２組のどちらかに分類されても良いし、第１及び第２組以外の組に分類されても良い。ｎ＝３である場合において、制御部２は、電流値ＩＳＷが所定の閾値ＩＴＨ１未満であるときには、スイッチング素子ＥＬ［１］をオンする一方でスイッチング素子ＥＬ［３］をオフにし、電流値ＩＳＷが所定の閾値ＩＴＨ２以上であるときには、スイッチング素子ＥＬ［３］をオンにする一方でスイッチング素子ＥＬ［１］をオフにする。ｎ＝３である場合において、電流値ＩＳＷが所定の閾値ＩＴＨ１未満であるとき、制御部２はスイッチング素子ＥＬ［２］をオンにしても良いしオフにしても良く、電流値ＩＳＷが所定の閾値ＩＴＨ２以上であるときも、制御部２はスイッチング素子ＥＬ［２］をオンにしても良いしオフにしても良い。閾値ＩＴＨ２が閾値ＩＴＨ１よりも大きい場合において、“ＩＴＨ１≦ＩＳＷ＜ＩＴＨ２”の成立時には、制御部２は、スイッチング素子ＥＬ［１］〜ＥＬ［３］を同時にオンにしても良い。或いは、閾値ＩＴＨ２が閾値ＩＴＨ１よりも大きい場合、制御部２は、“ＩＳＷ＜ＩＴＨ１”に成立時にスイッチング素子ＥＬ［１］のみをオンとし、“ＩＴＨ１≦ＩＳＷ＜ＩＴＨ２”に成立時にスイッチング素子ＥＬ［２］のみをオンとし、“ＩＴＨ２≦ＩＳＷ”に成立時にスイッチング素子ＥＬ［３］のみをオンにしてもよい。
【００７６】
ｎ＝３である場合、第４実施例におけるスイッチング素子ＥＬ［１］〜ＥＬ［３］を第６実施例に適用することが可能である（図８参照）。従って例えば、ｎ＝３である場合、スイッチング素子ＥＬ［１］、ＥＬ［２］及びＥＬ［３］は、夫々、半導体スイッチ１ｄのＦＥＴ４１、ＦＥＴ４２及びＩＧＢＴ４３であっても良い。ｎが４以上である場合にも、同様のオン／オフ制御を成すことができる。尚、上述の説明とは異なるが、制御部２は、電流値ＩＳＷが所定の閾値ＩＴＨ１未満である場合においては、スイッチング素子ＥＬ［１］〜ＥＬ［ｎ］の全てをオンにしてもよい。
【００７７】
＜＜第７実施例＞＞
第７実施例を説明する。半導体スイッチ１において、スイッチング素子ＥＬ［１］〜ＥＬ［ｎ］は、互いに異なる半導体基板上に形成されていても良く、互いに異なるパッケージに収められていても良い。或いは、スイッチング素子ＥＬ［１］〜ＥＬ［ｎ］の一部又は全部は、共通の半導体基板上に形成されていても良く、共通のパッケージに収められていても良い。
【００７８】
１つのパッケージに収められ、１つのＦＥＴとして機能するＦＥＴは、通常、半導体基板上に形成された微細なＦＥＴの集合体より成る。この観点から言えば、例えば、図６のＦＥＴ２１及び２２を共通の半導体基板上に形成することは容易である。また、ＦＥＴの製造工程とＩＧＢＴの製造工程は大きく相違するものではないため、ＦＥＴ及びＩＧＢＴを共通の半導体基板上に形成することの阻害要因は多くない。これに鑑みれば、半導体スイッチ１を形成するＦＥＴ及びＩＧＢＴ（例えば、ＦＥＴ１１及びＩＧＢＴ１２）を共通の半導体基板上に形成し、共通のパッケージに収めるようにしても良い。
【００７９】
＜＜変形等＞＞
本発明の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本発明の実施形態の例であって、本発明ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。上述の実施形態に適用可能な注釈事項として、以下に、注釈１〜注釈３を記す。各注釈に記載した内容は、矛盾なき限り、任意に組み合わせることが可能である。
【００８０】
［注釈１］
上述の実施形態において、複数のスイッチング素子を同時にオンする技術を説明した。しかし、制御部２が、複数のスイッチング素子を同時にオフからオンに切り替えるべく共通の制御信号を複数のスイッチング素子に供給したとしても、当該複数のスイッチング素子が実際にオンに切り替えられるタイミングは当該複数のスイッチング素子間で若干ずれることもある。上述の実施形態で述べた“複数のスイッチング素子が同時にオンとされる”という表現は、このようなずれの存在をも含んだ表現であると考えられるべきである。従って例えば、上述の実施形態で述べた“複数のスイッチング素子が同時にオンとされる”という表現は “複数のスイッチング素子が共にオンとされる”又は“複数のスイッチング素子が共通の期間においてオンとされる”ことを意味しており、また、“複数のスイッチング素子が同時にオンとされる”ことは、“複数のスイッチング素子が共にオンとされる” 又は“複数のスイッチング素子が共通の期間においてオンとされる”ことの一形態であると考えることもできる。“複数のスイッチング素子が同時にオフとされる”という表現についても同様である。
【００８１】
［注釈２］
半導体スイッチ１及び制御部２を備えたスイッチ装置を、例えば、太陽電池を有する太陽電池システムに組み込むようにしても良い。太陽電池システムの日々の運転の中で太陽電池の出力電流は大きく変動するため（例えば、夜間と昼間との間で大きく変動するため）、太陽電池システムに本発明に係るスイッチ装置は適している。
【００８２】
勿論、太陽電池システム以外のシステム又は機器に、本発明に係るスイッチ装置を搭載しても良い。太陽電池システム以外のシステムには、例えば、風力発電システム又は水力発電システムが含まれる。太陽電池システム、風力発電システム及び水力発電システムの夫々に、本実施形態に係るスイッチ装置と、出力端子を有する発電モジュールと、入出力端子を有する蓄電装置と、を設けておくとよい。発電モジュールは、自然エネルギに基づく発電を行い、発電された電力を自身の出力端子から出力する。太陽電池システム、風力発電システム、水力発電システムにおける自然エネルギは、夫々、太陽光、風力、水力によるエネルギである。太陽電池システムにおける発生エネルギと同様、風力発電システム及び水力発電システムにおける発生エネルギも大きく変動するため、本発明に係るスイッチ装置は有益である。
【００８３】
蓄電装置は、１以上の二次電池（例えば、リチウムイオン電池）から成り、入出力端子を介して供給された電力を蓄積すると共に、必要に応じて蓄積した電力を入出力端子を介して出力する。半導体スイッチ１の端子５及び６の内、一方の端子（例えば端子５）を上記発電モジュールの出力端子に対し、直接又は他の回路を介して電気的に接続することができると共に、他方の端子（例えば端子６）を上記蓄電装置の入出力端子に対して、直接又は他の回路を介して電気的に接続することができ、発電モジュールの出力電流を半導体スイッチ１を介して蓄電装置に供給することができる。
【００８４】
［注釈３］
また、電気ブロック３（又は４）を二次電池にて形成し、半導体スイッチ１、制御部２及び電気ブロック３（又は４）から成る電池システムを構成するようにしてもよい。当該電池システムを、電気ブロック３（又は４）内の二次電池の放電電力を用いて駆動する移動体（電動車両、船、航空機、エレベータ、歩行ロボット等）又は電子機器（パーソナルコンピュータ、携帯端末等）に搭載しても良いし、家屋や工場の電力システムに組み込んでも良い。
【符号の説明】
【００８５】
１ 半導体スイッチ
２ 制御部
３、４ 電気ブロック
５、６ 端子
ＥＬ［１］〜ＥＬ［ｎ］ スイッチング素子
ＣＴＬ［１］〜ＣＴＬ［ｎ］ 制御端子
【技術分野】
【０００１】
本発明は、半導体を用いて形成される半導体スイッチに関し、また、半導体スイッチを有するスイッチ装置に関する。
【背景技術】
【０００２】
半導体スイッチを形成するスイッチング素子として、代表的なものに、電界効果トランジスタ（Field-Effect Transistor；以下ＦＥＴという）と、絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor；以下ＩＧＢＴという）と、がある。ＦＥＴとＩＧＢＴとの比較において、一般的な使用環境下では、ＦＥＴの内部抵抗はＩＧＢＴのそれよりも低いが、耐電流に関してはＩＧＢＴの方がＦＥＴよりも高いことが多い。従って、低損失を優先する場合にはＦＥＴにて半導体スイッチを形成し、高耐電流を優先する場合にはＩＧＢＴにて半導体スイッチを形成することが多い。
【０００３】
また、半導体スイッチの耐電流を増大させるために、図１２に示すような複数のスイッチング素子の並列回路も利用される（下記特許文献１参照）。この種の半導体スイッチでは、複数のスイッチング素子に均等に電流が分配されるように、複数のスイッチング素子の種類及び電気的特性は互いに同じとされる。
【０００４】
一方、半導体スイッチが組み込まれるシステムによっては、半導体スイッチに流す電流の変化が大きいこともある。例えば、半導体スイッチを介して太陽電池の出力電流を後段に出力する場合においては、夜間と昼間との間で太陽電池の出力電流が大きく変動するため、半導体スイッチは微小電流から大電流までをスイッチングする必要がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１０−２０１２９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
半導体スイッチに大電流が流れることを許容しようとすると、耐電流の大きなスイッチング素子が必要になるが、耐電流の大きなスイッチング素子（例えばＩＧＢＴ）は、基本的に、耐電流の小さなスイッチング素子（例えばＦＥＴ）よりも内部抵抗が大きい。一方で、小電流が流れたときの損失低減を優先して耐電流の小さなスイッチング素子（例えばＦＥＴ）を用いると、大電流が流れたときにスイッチング素子が劣化又は破損する。このように、電流変化が大きい箇所に用いる半導体スイッチでは、耐電流と損失の最適化が難しい。
【０００７】
そこで本発明は、耐電流と損失の最適化に寄与する半導体スイッチ及びスイッチ装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る半導体スイッチは、複数のスイッチング素子を並列接続した半導体スイッチであって、前記複数のスイッチング素子として、内部抵抗の特性が互いに異なる複数のスイッチング素子を用いたことを特徴とする。
【０００９】
これにより例えば、内部抵抗の小さな小容量のスイッチング素子及び耐電流の大きな大容量のスイッチング素子を含む複数のスイッチング素子の並列接続回路によって半導体スイッチを形成することができる。そして、半導体スイッチに流れる電流が比較的小さいときには、内部抵抗の小さな小容量のスイッチング素子に電流を優先的に流し、半導体スイッチに流れる電流が比較的大きいときには、耐電流の大きな大容量のスイッチング素子に電流を優先的に流すといったことが可能となり、結果、低損失及び高耐電流の両立が期待される。
【００１０】
具体的には例えば、当該半導体スイッチに電流を流す際、前記複数のスイッチング素子は共にオンとされてもよい。
【００１１】
或いは例えば、当該半導体スイッチに流れる電流の値に応じて、前記複数のスイッチング素子のオン及びオフが制御されてもよい。
【００１２】
より具体的には例えば、当該半導体スイッチに所定の第１閾値未満の電流が流れる場合には、前記複数のスイッチング素子の内の少なくとも一部のスイッチング素子がオンとされ、当該半導体スイッチに所定の第２閾値以上の電流が流れる場合には、前記複数のスイッチング素子の内の少なくとも他のスイッチング素子がオンとされてもよい。ここで、前記一部のスイッチング素子と前記他のスイッチング素子は互いに異なり、前記第２閾値は、例えば、前記第１閾値と一致する又は前記第１閾値より大きい。
【００１３】
これにより例えば、当該半導体スイッチに所定の第１閾値未満の電流が流れる場合には、内部抵抗の小さな小容量のスイッチング素子をオンにし、当該半導体スイッチに所定の第２閾値以上の電流が流れる場合には、耐電流の大きな大容量のスイッチング素子をオンにするといったことが可能となり、低損失及び高耐電流の両立が期待される。
【００１４】
また具体的には例えば、前記複数のスイッチング素子は、互いに種類が異なるスイッチング素子を含む。
【００１５】
より具体的には例えば、前記複数のスイッチング素子は、互いに並列接続された電界効果トランジスタ及び絶縁ゲートバイポーラトランジスタを含む。
【００１６】
また例えば、前記複数のスイッチング素子は、並列接続された第１及び第２スイッチング素子を含む。そして例えば、所定の第１基準値以下の第１電流を前記第１スイッチング素子に流したときの前記第１スイッチング素子の内部抵抗は、前記第１電流を前記第２スイッチング素子に流したときの前記第２スイッチング素子の内部抵抗よりも小さいと良く、前記第１基準値よりも大きな所定の第２基準値以上の第２電流を前記第１スイッチング素子に流したときの前記第１スイッチング素子の内部抵抗は、前記第２電流を前記第２スイッチング素子に流したときの前記第２スイッチング素子の内部抵抗よりも大きいと良い。
【００１７】
例えば、前記第１スイッチング素子は、電界効果トランジスタから成り、前記第２スイッチング素子は、絶縁ゲートバイポーラトランジスタから成る。
【００１８】
また例えば、前記半導体スイッチは一対の端子を備え、前記一対の端子間に前記複数のスイッチング素子が設けられてもよい。前記一対の端子の内、一方の端子は、自然エネルギに基づく発電を行う発電モジュールの出力端子に電気的に接続されても良く、前記一対の端子の内、他方の端子は、蓄電装置の入出力端子に電気的に接続されてもよい。
【００１９】
本発明に係るスイッチ装置は、前記半導体スイッチと、前記半導体スイッチにおける前記複数のスイッチング素子をオン又はオフさせるための制御信号を出力する制御部と、を備えたことを特徴とする。
【発明の効果】
【００２０】
本発明によれば、耐電流と損失の最適化に寄与する半導体スイッチ及びスイッチ装置を提供することが可能である。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施形態に係るスイッチ装置の全体構成図である。
【図２】本発明の実施形態に係る半導体スイッチの内部構成図である。
【図３】２つのスイッチング素子ＥＬ間における内部抵抗関係を示す図である。
【図４】本発明の第１実施例に係る半導体スイッチの回路図（ａ）及び構成図（ｂ）である。
【図５】本発明の第１実施例に係り、ＭＯＳＦＥＴとＩＧＢＴの電気的特性を示す図である。
【図６】本発明の第２実施例に係る半導体スイッチの構成図である。
【図７】本発明の第３実施例に係る半導体スイッチの構成図である。
【図８】本発明の第４実施例に係る半導体スイッチの構成図である。
【図９】本発明の第５実施例に係る半導体スイッチの構成図である。
【図１０】本発明の第５実施例に係る想定αの下での電流状態を示す図である。
【図１１】本発明の第５実施例に係る半導体スイッチの変形構成図である。
【図１２】従来の半導体スイッチの構成図である。
【発明を実施するための形態】
【００２２】
以下、本発明の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、物理量、状態量又は部材等を参照する記号又は符号を記すことによって該記号又は符号に対応する情報、物理量、状態量又は部材等の名称を省略又は略記することがある。
【００２３】
図１は、本発明の実施形態に係るスイッチ装置の全体構成図である。スイッチ装置は、半導体を用いて形成された半導体スイッチ１と、制御部２とを備え、半導体スイッチ１は電気ブロック３及び４間に介在する。半導体スイッチ１は端子５及び６を備える。端子５は、電気ブロック３に直接接続される、或いは、他の回路（半導体スイッチ１以外の半導体スイッチ等）を介して電気ブロック３に接続される。端子６は、電気ブロック４に直接接続される、或いは、他の回路（半導体スイッチ１以外の半導体スイッチ等）を介して電気ブロック４に接続される。
【００２４】
電気ブロック３は、半導体スイッチ１を介して電力を電気ブロック４に出力する電力源でありうる。電気ブロック４も、半導体スイッチ１を介して電力を電気ブロック３に出力する電力源でありうる。電気ブロック３から電気ブロック４に電力が出力される場合、電気ブロック４は負荷又は二次電池を含みうる。電気ブロック４から電気ブロック３に電力が出力される場合、電気ブロック３は負荷又は二次電池を含みうる。
【００２５】
制御部２は、半導体スイッチ１の通電状態を制御する。即ち、制御部２は、半導体スイッチ１のオン又はオフを制御する。半導体スイッチ１がオンのとき、端子５及び６間は導通し、端子５及び６間に電流が流れる。半導体スイッチ１がオフのとき、端子５及び６間は遮断され、端子５及び６間に電流は流れない（但し、漏れ電流は流れうる）。
【００２６】
図２は、半導体スイッチ１の内部構成図である。半導体スイッチ１は、スイッチング素子ＥＬ［１］〜ＥＬ［ｎ］を備え、スイッチング素子ＥＬ［１］〜ＥＬ［ｎ］は互いに並列接続されている。ｎは２以上の任意の整数である。スイッチング素子ＥＬ［１］〜ＥＬ［ｎ］の夫々は、第１導通電極、第２導通電極及び制御電極を備える。スイッチング素子ＥＬ［１］〜ＥＬ［ｎ］の第１導通電極は端子５に対して共通接続され、スイッチング素子ＥＬ［１］〜ＥＬ［ｎ］の第２導通電極は端子６に対して共通接続される。
【００２７】
ＣＴＬ［ｉ］は、スイッチング素子ＥＬ［ｉ］の制御電極に接続された、スイッチング素子ＥＬ［ｉ］の制御端子を表している（ｉは整数）。制御部２は、制御端子ＣＴＬ［ｉ］に対して制御信号を供給することでスイッチング素子ＥＬ［ｉ］の通電状態を制御する。スイッチング素子ＥＬ［１］〜ＥＬ［ｎ］の夫々を、電圧駆動型の半導体スイッチング素子にて形成することができる。尚、電圧駆動型の半導体スイッチング素子を複数個用いて、１つのスイッチング素子ＥＬ［ｉ］を形成しても良い。１つのスイッチング素子ＥＬ［ｉ］が複数の半導体スイッチング素子から成る場合、当該複数の半導体スイッチング素子は互いに直列又は並列接続されうる。
【００２８】
電圧駆動型の半導体スイッチング素子とは、制御端子に対する電圧信号の入力によってオン又はオフを制御可能な半導体スイッチング素子であり、例えば、電界効果トランジスタ（Field-Effect Transistor；上述したようにＦＥＴという）又は絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor；上述したようにＩＧＢＴという）である。ＦＥＴ及びＩＧＢＴは、互いに異なる種類の半導体スイッチング素子である。ＦＥＴにおいて、ドレイン及びソースの一方は第１導通電極を形成し、ドレイン及びソースの他方は第２導通電極を形成し、ゲートは制御電極を形成する。ＩＧＢＴにおいて、コレクタ及びエミッタの一方は第１導通電極を形成し、コレクタ及びエミッタの他方は第２導通電極を形成し、ゲートは制御電極を形成する。
【００２９】
制御部２は、所定の第１電圧値を有する制御信号を制御端子ＣＴＬ［ｉ］に供給することでスイッチング素子ＥＬ［ｉ］をオンにすることができ、第１電圧値と異なる所定の第２電圧値を有する制御信号を制御端子ＣＴＬ［ｉ］に供給することでスイッチング素子ＥＬ［ｉ］をオフにすることができる。スイッチング素子ＥＬ［ｉ］がオンになっている状態は、スイッチング素子ＥＬ［ｉ］の第１及び第２導通電極間が導通している状態（スイッチング素子ＥＬ［ｉ］が飽和領域で動作している状態）に相当し、スイッチング素子ＥＬ［ｉ］がオフになっている状態は、スイッチング素子ＥＬ［ｉ］の第１及び第２導通電極間が遮断している状態（スイッチング素子ＥＬ［ｉ］が遮断領域で動作している状態）に相当する。
【００３０】
制御部２は、制御信号を制御端子ＣＴＬ［１］〜ＣＴＬ［ｎ］に供給することで、スイッチング素子ＥＬ［１］〜ＥＬ［ｎ］を個別にオンさせることができると共に、スイッチング素子ＥＬ［１］〜ＥＬ［ｎ］を個別にオフさせることができる。或いは、制御部２は、制御信号を制御端子ＣＴＬ［１］〜ＣＴＬ［ｎ］に供給することで、スイッチング素子ＥＬ［１］〜ＥＬ［ｎ］の全てを同時にオンさせることができると共に、スイッチング素子ＥＬ［１］〜ＥＬ［ｎ］の全てを同時にオフさせることができる。この際、スイッチング素子ＥＬ［１］〜ＥＬ［ｎ］の全てを同時にオン又はオフさせるために、制御部２は、複数の電圧信号である複数の制御信号を制御端子ＣＴＬ［１］〜ＣＴＬ［ｎ］に供給するようにしても良いし、１つの電圧信号である１つの制御信号を制御端子ＣＴＬ［１］〜ＣＴＬ［ｎ］に供給するようにしても良い。また、スイッチング素子ＥＬ［１］〜ＥＬ［ｎ］の全てを同時にオンおよびオフさせるために、制御部２は、制御信号を制御端子ＣＴＬ［１］〜ＣＴＬ［ｎ］に一括して供給することも可能である。
【００３１】
スイッチング素子ＥＬ［ｉ］は、第ｉの電気的特性を有する。ｉ及びｊは、互いに異なる整数であるとする。そうすると、第ｉの電気的特性と第ｊの電気的特性は互いに異なる。ここで、第ｉ及び第ｊの電気的特性が互いに異なるとは、スイッチング素子ＥＬ［ｉ］及びＥＬ［ｊ］が同一の電気的特性を持つことを目標にしてスイッチング素子ＥＬ［ｉ］及びＥＬ［ｊ］を製造したにも関わらず製造ばらつき等によって結果的にスイッチング素子ＥＬ［ｉ］及びＥＬ［ｊ］の電気的特性が相違することを意味するのではなく、スイッチング素子ＥＬ［ｉ］及びＥＬ［ｊ］が互いに異なる電気的特性を持つようにスイッチング素子ＥＬ［ｉ］及びＥＬ［ｊ］を製造した結果、スイッチング素子ＥＬ［ｉ］及びＥＬ［ｊ］の電気的特性が相違することを意味する。従って、第ｉ及び第ｊの電気的特性が互いに異なるとは、スイッチング素子ＥＬ［ｉ］の電気的特性の仕様とスイッチング素子ＥＬ［ｊ］の電気的特性の仕様が互いに異なることを意味する、とも言える。第ｉの電気的特性はスイッチング素子ＥＬ［ｉ］の内部抵抗の特性を含み、後述の説明から理解されるように、スイッチング素子ＥＬ［ｉ］及びＥＬ［ｉ＋１］間で内部抵抗の特性が互いに異なる。
【００３２】
任意の整数ｉについて、第ｉの電気的特性と第（ｉ＋１）の電気的特性とが相違することによる、スイッチング素子ＥＬ［ｉ］及びＥＬ［ｉ＋１］間の内部抵抗の相違を説明する。図３を参照する。スイッチング素子ＥＬ［ｉ］の内部抵抗とは、スイッチング素子ＥＬ［ｉ］がオンになっているときにおけるスイッチング素子ＥＬ［ｉ］の内部抵抗であり、スイッチング素子ＥＬ［ｉ］のオン抵抗とも呼ばれる（スイッチング素子ＥＬ［ｉ＋１］等についても同様）。スイッチング素子ＥＬ［ｉ］及びＥＬ［ｉ＋１］に比較的小さな電流を個別に流したとき、スイッチング素子ＥＬ［ｉ］の内部抵抗ＲＯＮ［ｉ］はスイッチング素子ＥＬ［ｉ＋１］の内部抵抗ＲＯＮ［ｉ＋１］よりも小さく、一方で、スイッチング素子ＥＬ［ｉ］及びＥＬ［ｉ＋１］に比較的大きな電流を個別に流したとき、スイッチング素子ＥＬ［ｉ］の内部抵抗ＲＯＮ［ｉ］はスイッチング素子ＥＬ［ｉ＋１］の内部抵抗ＲＯＮ［ｉ＋１］よりも大きい。
【００３３】
より具体的には、半導体スイッチ１において、
所定の基準値ＴＨ１以下の第１電流をスイッチング素子ＥＬ［ｉ］に流したときのスイッチング素子ＥＬ［ｉ］の内部抵抗ＲＯＮ［ｉ］は、第１電流をスイッチング素子ＥＬ［ｉ＋１］に流したときのスイッチング素子ＥＬ［ｉ＋１］の内部抵抗ＲＯＮ［ｉ＋１］よりも小さく、且つ、
所定の基準値ＴＨ２以上の第２電流をスイッチング素子ＥＬ［ｉ］に流したときのスイッチング素子ＥＬ［ｉ］の内部抵抗ＲＯＮ［ｉ］は、第２電流をスイッチング素子ＥＬ［ｉ＋１］に流したときのスイッチング素子ＥＬ［ｉ＋１］の内部抵抗ＲＯＮ［ｉ＋１］よりも大きい。
【００３４】
ここで、０＜ＴＨ１＜ＴＨ２、である。基準値ＴＨ１から基準値ＴＨ２までの範囲内の電流値を有する電流を第３電流と呼んだ場合、第３電流がスイッチング素子ＥＬ［ｉ］に流れるときの内部抵抗ＲＯＮ［ｉ］は、第３電流がスイッチング素子ＥＬ［ｉ＋１］に流れるときの内部抵抗ＲＯＮ［ｉ＋１］よりも大きくなりうるし、小さくもなりうる。
【００３５】
上記のようなスイッチング素子ＥＬ［ｉ］及びＥＬ［ｉ＋１］間における内部抵抗の大小関係は、スイッチング素子ＥＬ［ｉ］及びＥＬ［ｉ＋１］の電気的特性の仕様上において、成り立つ。但し、スイッチング素子ＥＬ［ｉ］及びＥＬ［ｉ＋１］の電気的特性の仕様上において、内部抵抗ＲＯＮ［ｉ］及びＲＯＮ［ｉ＋１］の大小関係を議論する場合、スイッチング素子ＥＬ［ｉ］及びＥＬ［ｉ＋１］間で動作条件は一致しているものとする。スイッチング素子ＥＬ［ｉ］及びＥＬ［ｉ＋１］の動作条件は、スイッチング素子ＥＬ［ｉ］及びＥＬ［ｉ＋１］における第１及び第２導通電極間の電圧、第１導通電極及び制御電極間の電圧、第２導通電極及び制御電極間の電圧、並びに、周辺温度（周辺環境温度）などを含む。或いは、上記のようなスイッチング素子ＥＬ［ｉ］及びＥＬ［ｉ＋１］間における内部抵抗の大小関係は、スイッチング素子ＥＬ［ｉ］及びＥＬ［ｉ＋１］を半導体スイッチ１に組み込んだ状態において成り立つものである、と考えても良い。
【００３６】
また、任意の整数ｉに関し、スイッチング素子ＥＬ［ｉ＋１］の耐電流をスイッチング素子ＥＬ［ｉ］の耐電流よりも大きくしておくと良い。任意の整数ｉに関し、スイッチング素子ＥＬ［ｉ］の耐電流とは、スイッチング素子ＥＬ［ｉ］の劣化又は破損を招くことなくスイッチング素子ＥＬ［ｉ］の第１及び第２導通電極間に流すことのできる最大の電流であり、スイッチング素子ＥＬ［ｉ］の電気的特性の仕様上で定められている。スイッチング素子ＥＬ［ｉ］の耐電流は、例えば、スイッチング素子ＥＬ［ｉ］がＦＥＴの場合にはドレイン電流の絶対最大定格であり、スイッチング素子ＥＬ［ｉ］がＩＧＢＴの場合にはコレクタ電流の絶対最大定格である。
【００３７】
以下、図１のスイッチ装置に関するより具体的な実施例として、第１〜第７実施例を説明する。矛盾なき限り、第１〜第７実施例の内、何れかの実施例で記載した事項を他の実施例に適用することも可能である。尚、第１〜第５実施例では、特に記述なき限り、制御部２がスイッチング素子ＥＬ［１］〜ＥＬ［ｎ］を全てオンにしている状態を想定する。
【００３８】
＜＜第１実施例＞＞
第１実施例を説明する。第１実施例並びに後述の第２及び第３実施例において、半導体スイッチ１は２つのスイッチング素子ＥＬ［１］及びＥＬ［２］から成る（即ちｎ＝２である）。更に、第１実施例及び後述の第２〜第４実施例では、端子５から端子６へ向かう方向の電流のみが電気ブロック３及び４間に流れることを想定する。
【００３９】
図４（ａ）は、第１実施例に係る半導体スイッチ１としての半導体スイッチ１ａの回路図である。半導体スイッチ１ａは、スイッチング素子ＥＬ［１］としてのＦＥＴ１１とスイッチング素子ＥＬ［２］としてのＩＧＢＴ１２との並列回路を有する。
【００４０】
スイッチング素子ＥＬ［ｉ］がＦＥＴにて形成される場合、スイッチング素子ＥＬ［ｉ］を形成するＦＥＴは、接合型電界効果トランジスタ（Junction Field-Effect Transistor）であっても良いし、ｐチャンネル型の金属酸化膜型電界効果トランジスタ（Metal-Oxide-Semiconductor Field-Effect Transistor；以下、ＭＯＳＦＥＴともいう）であっても良いが、第１実施例及び後述の他の実施例において、スイッチング素子ＥＬ［ｉ］を形成するＦＥＴは、ｎチャンネル型のＭＯＳＦＥＴであるとする。また、スイッチング素子ＥＬ［ｉ］がＩＧＢＴにて形成される場合、スイッチング素子ＥＬ［ｉ］を形成するＩＧＢＴは、ｐチャンネル型のＩＧＢＴであっても良いが、第１実施例及び後述の他の実施例において、スイッチング素子ＥＬ［ｉ］を形成するＩＧＢＴは、ｎチャンネル型のＩＧＢＴであるとする。
【００４１】
そうすると、図４（ａ）に示す如く、ＦＥＴ１１のドレイン及びＩＧＢＴ１２のコレクタが端子５に共通接続され、ＦＥＴ１１のソース及びＩＧＢＴ１２のエミッタが端子６に共通接続される。ｎチャンネル型のＭＯＳＦＥＴには、周知の如く、ソースからドレインに向かう方向を順方向として有するボディダイオード（寄生ダイオード）が付加されている。従って、ＦＥＴ１１には、端子６から端子５に向かう方向を順方向として有するボディダイオードが付加されている。
【００４２】
尚、図４（ａ）に示すような回路構成を図４（ｂ）のようにも表現し、このような表現方法を後述の他の実施例にも適用する（後述の図６等を参照）。図４（ｂ）において、ＦＥＴ１１に並列接続されたダイオードはＦＥＴ１１のボディダイオードを表し、ＩＧＢＴ１２に隣接して示された矢印の方向はＩＧＢＴ１２の通電方向（即ち、コレクタからエミッタに向かう方向）を表している。
【００４３】
図５において、実線ＦＥ２５及び破線ＦＥ１２５の夫々は、一般的なＭＯＳＦＥＴにおけるドレイン及びソース間電圧ＶＤＳとドレイン電流ＩＤとの関係を表している。但し、実線ＦＥ２５及び破線ＦＥ１２５は、夫々、ＭＯＳＦＥＴの周辺温度が２５℃及び１２５℃の場合における、それらの関係を表している。図５において、実線ＩＧ２５及び破線ＩＧ１２５の夫々は、一般的なＩＧＢＴにおけるコレクタ及びエミッタ間電圧ＶＣＥとコレクタ電流ＩＣとの関係を表している。但し、実線ＩＧ２５及び破線ＩＧ１２５は、夫々、ＩＧＢＴの周辺温度が２５℃及び１２５℃の場合における、それらの関係を表している。実線ＦＥ２５及び破線ＦＥ１２５のグラフを得る際、ＭＯＳＦＥＴ（ｎチャンネル型のＭＯＳＦＥＴ）のゲート及びソース間電圧ＶＧＳは十分に大きくＭＯＳＦＥＴは飽和領域で動作しているものとする。同様に、実線ＩＧ２５及び破線ＩＧ１２５のグラフを得る際、ＩＧＢＴ（ｎチャンネル型のＩＧＢＴ）のゲート及びエミッタ間電圧ＶＧＥは十分に大きくＩＧＢＴは飽和領域で動作しているものとする。
【００４４】
実線ＦＥ２５及び破線ＦＥ１２５に示す特性を有するＭＯＳＦＥＴをＦＥＴ１１として用いることができ、実線ＩＧ２５及び破線ＩＧ１２５に示す特性を有するＩＧＢＴをＩＧＢＴ１２として用いることができる。ＦＥＴ１１及びＩＧＢＴ１２は、半導体スイッチ１ａ内で近接配置されるため、ＦＥＴ１１及びＩＧＢＴ１２の周辺温度は完全に又は実質的に同じであるとみなすことができる（ＦＥＴ１１及びＩＧＢＴ１２の周辺温度は半導体スイッチ１ａの周辺温度であるとみなすことができる）。
【００４５】
“ＶＤＳ／ＩＤ”は、ＦＥＴ１１の内部抵抗（オン抵抗）を表し、“ＶＣＥ／ＩＣ”は、ＩＧＢＴ１２の内部抵抗（オン抵抗）を表している。ドレイン電流及びコレクタ電流を、まとめて導通電流と呼ぶ。図５に示す如く、導通電流が小さいときＦＥＴ１１の内部抵抗はＩＧＢＴ１２のそれよりも小さい。しかし、実線ＦＥ２５及び破線ＦＥ１２５間の比較からも分かるように、ＦＥＴ１１では温度上昇に従って内部抵抗が相当の増加率（少なくとも、ＩＧＢＴ１２のそれよりも高い）にて増加する。ＦＥＴ１１では内部抵抗による発熱が内部抵抗の増加を招いて更なる発熱を促すため、ＦＥＴ１１は大電流には不向きであるといえる。一方、実線ＩＧ２５及び破線ＩＧ１２５間の比較からも分かるように、ＩＧＢＴ１２では温度上昇に対して殆ど内部抵抗の変化がみられない。更に、ＩＧＢＴ１２は、ＦＥＴ１１と異なり、導通電流が増大するにつれて内部抵抗が減少するという特性も持つ。
【００４６】
このような内部抵抗特性の相違から、導通電流が小さいときと大きいときとの間で、内部抵抗の大小関係が逆転する。即ち、以下のようなことが言える。ＦＥＴ１１及びＩＧＢＴ１２の周辺温度が共通であるときにおいて、導通電流が比較的小さいときにはＦＥＴ１１の内部抵抗の方がＩＧＢＴ１２の内部抵抗よりも小さい。しかし、導通電流が増加するにつれて、導通電流の２乗に比例した発熱が生じ、この発熱に伴う温度上昇が起こると、それらの内部抵抗は接近してゆく。図５に示すように、ＦＥＴ１１では温度上昇による内部抵抗増加が大きい一方でＩＧＢＴ１２では内部抵抗の温度依存性が小さいからである。そして、導通電流がある程度大きくなるとＩＧＢＴ１１の内部抵抗の方がＦＥＴ１１の内部抵抗よりも小さくなる。これは、図３を参照して説明した、スイッチング素子ＥＬ［１］及びＥＬ［２］の内部抵抗の大小関係に符合する。このように、導通電流が小さいときと異なり、導通電流が大電流であるときにはＩＧＢＴ１２の損失がＦＥＴ１１の損失を下回るようになる。
【００４７】
このようなＦＥＴ１１及びＩＧＢＴ１２を並列接続して半導体スイッチ１ａを形成することで、以下のような動作が実現される。
端子５及び６間の電流が比較的小さいとき、ＦＥＴ１１の内部抵抗はＩＧＢＴ１２の内部抵抗よりも小さく、結果、ＩＧＢＴ１２よりもＦＥＴ１１に優先的に電流が流れるため、半導体スイッチ１ａ全体の損失は低くなる（２つのＩＧＢＴ１２を並列接続して形成される半導体スイッチと比べて半導体スイッチ１ａ全体の損失が低くなる）。
端子５及び６間の電流が比較的大きいときには、ＦＥＴ１１の内部抵抗は相当に増加する一方でＩＧＢＴ１２の内部抵抗の変化は少なく、結果、ＩＧＢＴ１２の内部抵抗がＦＥＴ１１の内部抵抗よりも小さくなるため、ＦＥＴ１１よりもＩＧＢＴ１２に優先的に電流が流れる。従って、端子５及び６間の電流が比較的大きいときにも、半導体スイッチ１ａ全体の損失を低く抑えることができる（２つのＦＥＴ１１を並列接続して形成される半導体スイッチと比べて半導体スイッチ１ａ全体の損失を低く抑えることができる）と共に、ＦＥＴ１２の熱破壊を抑えることもできる。
【００４８】
このように、端子５及び６間の電流の電流値に応じ、内部抵抗が最も小さい方のスイッチング素子に電流が優先的に流れて損失の最適化が図られると共に、大電流が流れるときも耐電流の小さなスイッチング素子（本例においてＦＥＴ１１）を破損から保護することができる。即ち、半導体スイッチにおける耐電流と損失を最適化することができる。
【００４９】
＜＜第２実施例＞＞
第２実施例を説明する。図６に示す如く、スイッチング素子ＥＬ［１］としてＦＥＴ２１を用い、スイッチング素子ＥＬ［２］としてＦＥＴ２２を用いても良い。図６は、第２実施例の半導体スイッチ１としての半導体スイッチ１ｂの構成図であり、半導体スイッチ１ｂはＦＥＴ２１及び２２を備える。上述したように、ＦＥＴ２１及び２２がｎチャンネル型のＭＯＳＦＥＴである場合、ＦＥＴ２１及び２２のドレインは端子５に共通接続され、ＦＥＴ２１及び２２のソースは端子６に共通接続される。
【００５０】
ＦＥＴにも、大電流用途のＦＥＴと小電流用途のＦＥＴが存在する。一般的に、大電流用途のＦＥＴは比較的大きな内部抵抗を有するという傾向があり、小電流用途のＦＥＴは比較的小さな内部抵抗を有するという傾向がある。従って例えば、第１の電気的特性を有する小電流用途のＦＥＴをＦＥＴ２１として採用し、且つ、第２の電気的特性を有する大電流用途のＦＥＴをＦＥＴ２２として採用することができ、これによって第１実施例の半導体スイッチ１ａと同様の作用及び効果を得ることができる。
【００５１】
＜＜第３実施例＞＞
第３実施例を説明する。図７に示す如く、スイッチング素子ＥＬ［１］としてＩＧＢＴ３１を用い、スイッチング素子ＥＬ［２］としてＩＧＢＴ３２を用いても良い。図７は、第３実施例の半導体スイッチ１としての半導体スイッチ１ｃの構成図であり、半導体スイッチ１ｃはＩＧＢＴ３１及び３２を備える。上述したように、ＩＧＢＴ３１及び３２がｎチャンネル型のＩＧＢＴである場合、ＩＧＢＴ３１及び３２のコレクタは端子５に共通接続され、ＩＧＢＴ３１及び３２のエミッタは端子６に共通接続される。
【００５２】
ＩＧＢＴは、ＦＥＴとの比較において大電流に適してはいるが、ＩＧＢＴの中でも、より大電流に適したものと、そうでないものが存在する。そこで、例えば、第１の電気的特性を有するＩＧＢＴ（例えば、中電流用途のＩＧＢＴ）をＩＧＢＴ３１として採用し、且つ、第２の電気的特性を有するＩＧＢＴ（例えば、大電流用途のＩＧＢＴ）をＩＧＢＴ３２として採用すれば、第１実施例の半導体スイッチ１ａと同様の作用及び効果を得ることができる。
【００５３】
＜＜第４実施例＞＞
第４実施例を説明する。第１〜第３実施例ではｎ＝２であることを想定したが、ｎは３以上であっても良い。例えば、ｎ＝３である場合、図８に示す如く、ＦＥＴ４１、ＦＥＴ４２及びＩＧＢＴ４３を並列接続して形成された半導体スイッチ１ｄを、半導体スイッチ１として採用することができる。上述したように、ＦＥＴ４１、ＦＥＴ４２及びＩＧＢＴ４３のチャンネルがｎ型である場合、ＦＥＴ４１及び４２のドレイン並びにＩＧＢＴ４３のコレクタは端子５に共通接続され、ＦＥＴ４１及び４２のソース並びにＩＧＢＴ４３のエミッタは端子６に共通接続される。
【００５４】
ＦＥＴ４１、ＦＥＴ４２及びＩＧＢＴ４３は、夫々、第４実施例に係るスイッチング素子ＥＬ［１］、ＥＬ［２］及びＥＬ［３］である。従って、第１の電気的特性を有する小電流用途のＦＥＴをＦＥＴ４１として採用し、且つ、第２の電気的特性を有する中電流用途のＦＥＴをＦＥＴ４２として採用し、且つ、第３の電気的特性を有する大電流用途のＩＧＢＴをＩＧＢＴ４３として採用すればよい。
【００５５】
そうすると、端子５及び６間の電流の電流値が比較的小さな電流値ＩＡであるときには、ＦＥＴ４１、ＦＥＴ４２及びＩＧＢＴ４３の内、ＦＥＴ４１の内部抵抗が最も小さくなり、ＦＥＴ４１に優先的に電流が流れる。
端子５及び６間の電流の電流値が電流値ＩＢであるときには（ＩＡ＜ＩＢ）、ＦＥＴ４１の内部抵抗の増加に伴ってＦＥＴ４１の内部抵抗がＦＥＴ４２の内部抵抗よりも大きくなり、一方で、ＦＥＴ４２の内部抵抗はＩＧＢＴ４３の内部抵抗よりも小さいため、ＦＥＴ４２に優先的に電流が流れる。
端子５及び６間の電流の電流値が電流値ＩＣであるときには（ＩＢ＜ＩＣ）、ＦＥＴ４１及び４２の内部抵抗は相当に増加する一方でＩＧＢＴ４３の内部抵抗の変化は少なく、結果、ＩＧＢＴ４３の内部抵抗がＦＥＴ４１及び４２の内部抵抗よりも小さくなるため、ＦＥＴ４１及び４３よりもＩＧＢＴ４３に優先的に電流が流れる。
【００５６】
このように、端子５及び６間の電流の電流値に応じ、内部抵抗が最も小さいスイッチング素子に電流が優先的に流れて損失の最適化が図られる共に、大電流が流れるときも耐電流の小さなスイッチング素子を破損から保護することができる。即ち、半導体スイッチにおける耐電流と損失を最適化することができる。
【００５７】
尚、ＦＥＴ４２を、第２の電気的特性を有するＩＧＢＴに置き換えることも可能である。また、半導体装置１ｄにおけるスイッチング素子ＥＬ［１］、ＥＬ［２］及びＥＬ［３］を、第１、第２及び第３の電気的特性を有する３つのＦＥＴにしてもよい、或いは、第１、第２及び第３の電気的特性を有する３つのＩＧＢＴにしてもよい。ｎが４以上である場合にも、同様にして半導体スイッチ１を形成することができる。
【００５８】
＜＜第５実施例＞＞
第５実施例を説明する。第５実施例では、端子５から端子６へ向かう方向の電流だけでなく、端子６から端子５へ向かう方向の電流も、電気ブロック３及び４間に流れうることを想定する。即ち、第５実施例では、電気ブロック３及び４間における双方向の電流の流れを半導体スイッチ１にてオン又はオフする。
【００５９】
図９は、第５実施例に係る半導体スイッチ１としての半導体スイッチ１ｅの構成図である。半導体スイッチ１ｅは、ＦＥＴ５１Ａ及び５１Ｂを直列接続して形成される直列回路５１と、ＩＧＢＴ５２Ａ及び５２Ｂを並列接続して形成される並列回路５２とを有し、直列回路５１と並列回路５２は互いに並列接続されている。ＦＥＴ５１Ａ及び５１Ｂは、ＦＥＴ５１Ａのボディダイオードの順方向とＦＥＴ５１Ｂのボディダイオードの順方向が互いに逆となるように直列接続されている。ＩＧＢＴ５２Ａ及び５２Ｂは、ＩＧＢＴ５２Ａの通電方向（コレクタ電流が流れる方向）とＩＧＢＴ５２Ｂの通電方向が互いに逆になるように並列接続されている。
【００６０】
より具体的には、上述したようにＦＥＴ５１Ａ及び５１Ｂ並びにＩＧＢＴ５２Ａ及び５２Ｂのチャンネルがｎ型である場合、ＦＥＴ５１Ａのソース、ＩＧＢＴ５２Ａのコレクタ及びＩＧＢＴ５２Ｂのエミッタが端子５に共通接続され、ＦＥＴ５１Ｂのソース、ＩＧＢＴ５２Ａのエミッタ及びＩＧＢＴ５２Ｂのコレクタが端子６に共通接続され、ＦＥＴ５１Ａ及び５１Ｂのドレイン同士は共通接続されている。
【００６１】
半導体スイッチ１ｅでは、ＦＥＴ５１Ａ及び５１Ｂから成る直列回路５１の全体がスイッチング素子ＥＬ［１］として機能し、ＩＧＢＴ５２Ａ及び５２Ｂから成る並列回路５２の全体がスイッチング素子ＥＬ［２］として機能する。
【００６２】
制御部２は、ＦＥＴ５１Ａ及び５１Ｂ並びにＩＧＢＴ５２Ａ及び５２Ｂの全てを同時にオン又はオフさせることができる。端子５から端子６へ向かう電流は、ＦＥＴ５１Ａ及び５１ＢとＩＧＢＴ５２Ａを介して流れ、端子６から端子５へ向かう電流は、ＦＥＴ５１Ａ及び５１ＢとＩＧＢＴ５２Ｂを介して流れる。従って、ＦＥＴ５１Ａ及び５１Ｂを合成したものを第１実施例のＦＥＴ１１として捉え、電流の向きに応じてＩＧＢＴ５２Ａ又は５２Ｂを第１実施例のＩＧＢＴ１２として捉えれば、半導体スイッチ１ｅの動作は第１実施例における半導体スイッチ１ａのそれと同様である。
【００６３】
ＦＥＴ５１Ａ及び５１Ｂの電気的特性の仕様を互いに同じにすることができ、ＩＧＢＴ５２Ａ及び５２Ｂの電気的特性の仕様を互いに同じにすることができる。
【００６４】
但し、ＦＥＴ５１Ａ及び５１Ｂの電気的特性の仕様を互いに異ならせることも可能である。同様に、ＩＧＢＴ５２Ａ及び５２Ｂの電気的特性の仕様を互いに異ならせることも可能である。例として、ここでは、図１０（ａ）及び（ｂ）に示す如く、“第１方向における端子５及び６間の電流の最大値が第２方向における端子５及び６間の電流の最大値よりも大きい”ことが、半導体スイッチ１ｅが組み込まれるシステム又は機器において、予め定まっていることを想定する。この想定を、便宜上、想定αと呼ぶ。第１方向は端子５から端子６へ向かう方向であり、第２方向は端子６から端子５へ向かう方向である。例えば、電気ブロック３が二次電池から形成され、端子５から端子６への電流が二次電池の放電電流である一方で端子６から端子５への電流が二次電池の充電電流である場合などにおいて、このような想定αが当てはまることがある。二次電池の仕様に従い、二次電池に入力可能な充電電流の最大値が二次電池の放電可能な電流の最大値よりも小さいことが多いからである。
【００６５】
想定αの下、ＦＥＴ５１Ａ及び５１Ｂの電気的特性の仕様を、以下に示すように相違させることができる。
ＦＥＴ５１ＡをＦＥＴ５１Ｂよりも大電流に適したＦＥＴにする。即ち例えば、ＦＥＴ５１ＡとＦＥＴ５１Ｂとの比較において、第２の電気的特性を持たせたＦＥＴをＦＥＴ５１Ａとして採用し、第１の電気的特性を持たせたＦＥＴをＦＥＴ５１Ｂとして採用する。
この場合において、端子５及び６間の電流方向が第１方向のとき（図１０（ａ）に対応）、導通電流が比較的小さい段階で小電流用途のＦＥＴ５１Ｂの温度が相当程度に高まるため、導通電流が比較的小さい段階でＩＧＢＴ５２Ａの内部抵抗がＦＥＴ５１Ａ及び５１Ｂの直列回路５１の内部抵抗よりも小さくなる。
逆に、端子５及び６間の電流方向が第２方向のときには（図１０（ｂ）に対応）、端子６及び５間の電流がＦＥＴ５１Ｂのボディダイオードをも通過するため、端子５及び６間の電流方向が第１方向のときと比べてＦＥＴ５１Ｂの温度及び内部抵抗は高まりにくい。
【００６６】
結果、端子５及び６間の電流がゼロから増大してゆく過程において、端子５及び６間の電流の方向が第２方向である場合には、端子５及び６間の電流が比較的大きくなるまで端子５及び６間の電流が直列回路５１側に優先的に流れる。このため、損失を低く抑えることができる。第２方向の電流の最大値は小さいため（図１０（ｂ）参照）、ＦＥＴ５１Ａ及び５１Ｂの熱破壊を招きにくい。一方、端子５及び６間の電流の方向が第１方向である場合には、ＦＥＴ５１Ｂの内部抵抗増大により端子５及び６間の電流が比較的小さい段階で、端子５及び６間の電流を優先的に流す回路が直列回路５１から並列回路５２に切り替わる。端子５及び６間の電流の方向が第１方向である場合には、大電流によるＦＥＴの破損を回避することが重要視され、上記のような切り替わりは、この目的（大電流によるＦＥＴの破損回避）に符合する。以上のような電気的特性をＦＥＴ５１Ａ及び５１Ｂに持たせることにより、低損失とＦＥＴの破損保護を適切に両立させることができる。
【００６７】
尚、端子５及び６間の電流の方向が第２方向である場合において、端子５及び６間の電流を全て直列回路５１側に流してもＦＥＴ５１Ａ及び５１Ｂに問題が生じないのであれば、半導体スイッチ１ｅからＩＧＢＴ５２Ｂを割愛してもよい（即ち、半導体スイッチ１ｅを図１１の半導体スイッチ１ｅ’のように変形しても良い）。
【００６８】
また、ＩＧＢＴ５２Ａ及び５２Ｂを備えた半導体スイッチ１ｅにおいて、ＩＧＢＴ５２Ａ及び５２Ｂの電気的特性の仕様を互いに異ならせることによっても、ＦＥＴ５１Ａ及び５１Ｂの電気的特性の仕様を互いに異ならせたときと同様の作用及び効果を得ることができる。
【００６９】
＜＜第６実施例＞＞
第６実施例を説明する。上述の第１〜第５実施例に係る制御部２は、半導体スイッチ１に設けられた複数のスイッチング素子ＥＬ［１］〜ＥＬ［ｎ］を同時にオン又はオフしている。これに対し、第６実施例に係る制御部２は、端子５及び６間に流れる電流の値（以下、電流値ＩＳＷと表記する）に応じて、スイッチング素子ＥＬ［１］〜ＥＬ［ｎ］の夫々のオン又はオフを個別に制御する。これを実現するために、第６実施例に係るスイッチ装置に電流値ＩＳＷを検出する電流センサ（不図示）を設け、電流センサによって検出された電流値ＩＳＷを制御部２に与えればよい。尚、電流値ＩＳＷは、端子５及び６間に流れる電流の大きさを表し、電流値ＩＳＷは常にゼロ以上であるとする。
【００７０】
例えば、制御部２は、スイッチング素子ＥＬ［１］〜ＥＬ［ｎ］の内、スイッチング素子ＥＬ［１］を含む１以上のスイッチング素子を第１組に分類する一方で、スイッチング素子ＥＬ［ｎ］を含む他のスイッチング素子を第２組に分類する（従って、第１組に属するスイッチング素子と第２組に属するスイッチング素子は互いに異なる）。そして、制御部２は、電流値ＩＳＷが所定の閾値ＩＴＨ１未満である場合、第１組に属する各スイッチング素子をオンにし且つ第２組に属する各スイッチング素子をオフにする。逆に、電流値ＩＳＷが所定の閾値ＩＴＨ２以上である場合、制御部２は、第２組に属する各スイッチング素子をオンにし且つ第１組に属する各スイッチング素子をオフにする。
【００７１】
閾値ＩＴＨ１と閾値ＩＴＨ２は一致していても良いし、閾値ＩＴＨ２は閾値ＩＴＨ１よりも大きくても良い。閾値ＩＴＨ２が閾値ＩＴＨ１よりも大きい場合において、“ＩＴＨ１≦ＩＳＷ＜ＩＴＨ２”の成立時には、制御部２は、第１組に属する１以上のスイッチング素子と第２組に属する１以上のスイッチング素子を同時にオンにしても良い。第１組に属する何れかのスイッチング素子及び第２組に属する何れかのスイッチング素子を、夫々、第１組スイッチング素子及び第２組スイッチング素子と呼んだ場合、閾値ＩＴＨ１未満の電流値ＩＴＨ１’を有する電流を第１組スイッチング素子に流したときの第１組スイッチング素子の内部抵抗は、電流値ＩＴＨ１’を有する電流を第２組スイッチング素子に流したときの第２組スイッチング素子の内部抵抗よりも小さく、且つ、閾値ＩＴＨ２以上の電流値ＩＴＨ２’を有する電流を第２組スイッチング素子に流したときの第２組スイッチング素子の内部抵抗は電流値ＩＴＨ２’を有する電流を第１組スイッチング素子に流したときの第１組スイッチング素子の内部抵抗よりも小さい。
【００７２】
このようなオン／オフ制御によっても、第１〜第５実施例と同様、端子５及び６間の電流の電流値ＩＳＷに応じ、内部抵抗が小さいスイッチング素子に電流が優先的に流れて損失の最適化が図られる共に、大電流が流れるときも耐電流の小さなスイッチング素子を破損から保護することができる。即ち、半導体スイッチにおける耐電流と損失を最適化することができる。
【００７３】
より具体的な例として、ｎ＝２である場合を考える。ｎ＝２である場合、スイッチング素子ＥＬ［１］が第１組に分類され、スイッチング素子ＥＬ［２］が第２組に分類される。従って、ｎ＝２である場合において、制御部２は、電流値ＩＳＷが所定の閾値ＩＴＨ１未満であるときには、スイッチング素子ＥＬ［１］をオンする一方でスイッチング素子ＥＬ［２］をオフにし、電流値ＩＳＷが所定の閾値ＩＴＨ２以上であるときには、スイッチング素子ＥＬ［２］をオンにする一方でスイッチング素子ＥＬ［１］をオフにする。閾値ＩＴＨ２が閾値ＩＴＨ１よりも大きい場合において、“ＩＴＨ１≦ＩＳＷ＜ＩＴＨ２”の成立時には、制御部２は、スイッチング素子ＥＬ［１］及びＥＬ［２］を同時にオンにしても良い。
【００７４】
ｎ＝２である場合、第１、第２又は第３実施例におけるスイッチング素子ＥＬ［１］及びＥＬ［２］を第６実施例に適用することが可能である（図４（ｂ）、図６及び図７参照）。従って例えば、ｎ＝２である場合、スイッチング素子ＥＬ［１］は、半導体スイッチ１ａのＦＥＴ１１、半導体スイッチ１ｂのＦＥＴ２１又は半導体スイッチ１ｃのＩＧＢＴ３１であって、且つ、スイッチング素子ＥＬ［２］は、半導体スイッチ１ａのＩＧＢＴ１２、半導体スイッチ１ｂのＦＥＴ２２又は半導体スイッチ１ｃのＩＧＢＴ３２であっても良い。或いは、ｎ＝２である場合、第５実施例におけるスイッチング素子ＥＬ［１］及びＥＬ［２］を第６実施例に適用してもよい（図９参照）。従って例えば、ｎ＝２である場合、スイッチング素子ＥＬ［１］は半導体スイッチ１ｅのＦＥＴ５１Ａ及び５１Ｂにて形成され且つスイッチング素子ＥＬ［２］は半導体スイッチ１ｅのＩＧＢＴ５２Ａ及び５２Ｂにて形成されていても良い。
【００７５】
次に、ｎ＝３である場合を考える。ｎ＝３である場合、スイッチング素子ＥＬ［１］が第１組に分類され、スイッチング素子ＥＬ［３］が第２組に分類される。スイッチング素子ＥＬ［２］は、第１及び第２組のどちらかに分類されても良いし、第１及び第２組以外の組に分類されても良い。ｎ＝３である場合において、制御部２は、電流値ＩＳＷが所定の閾値ＩＴＨ１未満であるときには、スイッチング素子ＥＬ［１］をオンする一方でスイッチング素子ＥＬ［３］をオフにし、電流値ＩＳＷが所定の閾値ＩＴＨ２以上であるときには、スイッチング素子ＥＬ［３］をオンにする一方でスイッチング素子ＥＬ［１］をオフにする。ｎ＝３である場合において、電流値ＩＳＷが所定の閾値ＩＴＨ１未満であるとき、制御部２はスイッチング素子ＥＬ［２］をオンにしても良いしオフにしても良く、電流値ＩＳＷが所定の閾値ＩＴＨ２以上であるときも、制御部２はスイッチング素子ＥＬ［２］をオンにしても良いしオフにしても良い。閾値ＩＴＨ２が閾値ＩＴＨ１よりも大きい場合において、“ＩＴＨ１≦ＩＳＷ＜ＩＴＨ２”の成立時には、制御部２は、スイッチング素子ＥＬ［１］〜ＥＬ［３］を同時にオンにしても良い。或いは、閾値ＩＴＨ２が閾値ＩＴＨ１よりも大きい場合、制御部２は、“ＩＳＷ＜ＩＴＨ１”に成立時にスイッチング素子ＥＬ［１］のみをオンとし、“ＩＴＨ１≦ＩＳＷ＜ＩＴＨ２”に成立時にスイッチング素子ＥＬ［２］のみをオンとし、“ＩＴＨ２≦ＩＳＷ”に成立時にスイッチング素子ＥＬ［３］のみをオンにしてもよい。
【００７６】
ｎ＝３である場合、第４実施例におけるスイッチング素子ＥＬ［１］〜ＥＬ［３］を第６実施例に適用することが可能である（図８参照）。従って例えば、ｎ＝３である場合、スイッチング素子ＥＬ［１］、ＥＬ［２］及びＥＬ［３］は、夫々、半導体スイッチ１ｄのＦＥＴ４１、ＦＥＴ４２及びＩＧＢＴ４３であっても良い。ｎが４以上である場合にも、同様のオン／オフ制御を成すことができる。尚、上述の説明とは異なるが、制御部２は、電流値ＩＳＷが所定の閾値ＩＴＨ１未満である場合においては、スイッチング素子ＥＬ［１］〜ＥＬ［ｎ］の全てをオンにしてもよい。
【００７７】
＜＜第７実施例＞＞
第７実施例を説明する。半導体スイッチ１において、スイッチング素子ＥＬ［１］〜ＥＬ［ｎ］は、互いに異なる半導体基板上に形成されていても良く、互いに異なるパッケージに収められていても良い。或いは、スイッチング素子ＥＬ［１］〜ＥＬ［ｎ］の一部又は全部は、共通の半導体基板上に形成されていても良く、共通のパッケージに収められていても良い。
【００７８】
１つのパッケージに収められ、１つのＦＥＴとして機能するＦＥＴは、通常、半導体基板上に形成された微細なＦＥＴの集合体より成る。この観点から言えば、例えば、図６のＦＥＴ２１及び２２を共通の半導体基板上に形成することは容易である。また、ＦＥＴの製造工程とＩＧＢＴの製造工程は大きく相違するものではないため、ＦＥＴ及びＩＧＢＴを共通の半導体基板上に形成することの阻害要因は多くない。これに鑑みれば、半導体スイッチ１を形成するＦＥＴ及びＩＧＢＴ（例えば、ＦＥＴ１１及びＩＧＢＴ１２）を共通の半導体基板上に形成し、共通のパッケージに収めるようにしても良い。
【００７９】
＜＜変形等＞＞
本発明の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本発明の実施形態の例であって、本発明ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。上述の実施形態に適用可能な注釈事項として、以下に、注釈１〜注釈３を記す。各注釈に記載した内容は、矛盾なき限り、任意に組み合わせることが可能である。
【００８０】
［注釈１］
上述の実施形態において、複数のスイッチング素子を同時にオンする技術を説明した。しかし、制御部２が、複数のスイッチング素子を同時にオフからオンに切り替えるべく共通の制御信号を複数のスイッチング素子に供給したとしても、当該複数のスイッチング素子が実際にオンに切り替えられるタイミングは当該複数のスイッチング素子間で若干ずれることもある。上述の実施形態で述べた“複数のスイッチング素子が同時にオンとされる”という表現は、このようなずれの存在をも含んだ表現であると考えられるべきである。従って例えば、上述の実施形態で述べた“複数のスイッチング素子が同時にオンとされる”という表現は “複数のスイッチング素子が共にオンとされる”又は“複数のスイッチング素子が共通の期間においてオンとされる”ことを意味しており、また、“複数のスイッチング素子が同時にオンとされる”ことは、“複数のスイッチング素子が共にオンとされる” 又は“複数のスイッチング素子が共通の期間においてオンとされる”ことの一形態であると考えることもできる。“複数のスイッチング素子が同時にオフとされる”という表現についても同様である。
【００８１】
［注釈２］
半導体スイッチ１及び制御部２を備えたスイッチ装置を、例えば、太陽電池を有する太陽電池システムに組み込むようにしても良い。太陽電池システムの日々の運転の中で太陽電池の出力電流は大きく変動するため（例えば、夜間と昼間との間で大きく変動するため）、太陽電池システムに本発明に係るスイッチ装置は適している。
【００８２】
勿論、太陽電池システム以外のシステム又は機器に、本発明に係るスイッチ装置を搭載しても良い。太陽電池システム以外のシステムには、例えば、風力発電システム又は水力発電システムが含まれる。太陽電池システム、風力発電システム及び水力発電システムの夫々に、本実施形態に係るスイッチ装置と、出力端子を有する発電モジュールと、入出力端子を有する蓄電装置と、を設けておくとよい。発電モジュールは、自然エネルギに基づく発電を行い、発電された電力を自身の出力端子から出力する。太陽電池システム、風力発電システム、水力発電システムにおける自然エネルギは、夫々、太陽光、風力、水力によるエネルギである。太陽電池システムにおける発生エネルギと同様、風力発電システム及び水力発電システムにおける発生エネルギも大きく変動するため、本発明に係るスイッチ装置は有益である。
【００８３】
蓄電装置は、１以上の二次電池（例えば、リチウムイオン電池）から成り、入出力端子を介して供給された電力を蓄積すると共に、必要に応じて蓄積した電力を入出力端子を介して出力する。半導体スイッチ１の端子５及び６の内、一方の端子（例えば端子５）を上記発電モジュールの出力端子に対し、直接又は他の回路を介して電気的に接続することができると共に、他方の端子（例えば端子６）を上記蓄電装置の入出力端子に対して、直接又は他の回路を介して電気的に接続することができ、発電モジュールの出力電流を半導体スイッチ１を介して蓄電装置に供給することができる。
【００８４】
［注釈３］
また、電気ブロック３（又は４）を二次電池にて形成し、半導体スイッチ１、制御部２及び電気ブロック３（又は４）から成る電池システムを構成するようにしてもよい。当該電池システムを、電気ブロック３（又は４）内の二次電池の放電電力を用いて駆動する移動体（電動車両、船、航空機、エレベータ、歩行ロボット等）又は電子機器（パーソナルコンピュータ、携帯端末等）に搭載しても良いし、家屋や工場の電力システムに組み込んでも良い。
【符号の説明】
【００８５】
１ 半導体スイッチ
２ 制御部
３、４ 電気ブロック
５、６ 端子
ＥＬ［１］〜ＥＬ［ｎ］ スイッチング素子
ＣＴＬ［１］〜ＣＴＬ［ｎ］ 制御端子
【特許請求の範囲】
【請求項１】
複数のスイッチング素子を並列接続した半導体スイッチであって、
前記複数のスイッチング素子として、内部抵抗の特性が互いに異なる複数のスイッチング素子を用いた
ことを特徴とする半導体スイッチ。
【請求項２】
当該半導体スイッチに電流を流す際、前記複数のスイッチング素子は共にオンとされる
ことを特徴とする請求項１に記載の半導体スイッチ。
【請求項３】
当該半導体スイッチに流れる電流の値に応じて、前記複数のスイッチング素子のオン及びオフが制御される
ことを特徴とする請求項１に記載の半導体スイッチ。
【請求項４】
当該半導体スイッチに所定の第１閾値未満の電流が流れる場合には、前記複数のスイッチング素子の内の少なくとも一部のスイッチング素子がオンとされ、
当該半導体スイッチに所定の第２閾値以上の電流が流れる場合には、前記複数のスイッチング素子の内の少なくとも他のスイッチング素子がオンとされ、
前記一部のスイッチング素子と前記他のスイッチング素子は互いに異なり、
前記第２閾値は、前記第１閾値と一致する又は前記第１閾値より大きい
ことを特徴とする請求項３に記載の半導体スイッチ。
【請求項５】
前記複数のスイッチング素子は、互いに種類が異なるスイッチング素子を含む
ことを特徴とする請求項１〜請求項４の何れかに記載の半導体スイッチ。
【請求項６】
前記複数のスイッチング素子は、互いに並列接続された電界効果トランジスタ及び絶縁ゲートバイポーラトランジスタを含む
ことを特徴とする請求項５に記載の半導体スイッチ。
【請求項７】
前記複数のスイッチング素子は、並列接続された第１及び第２スイッチング素子を含み、
所定の第１基準値以下の第１電流を前記第１スイッチング素子に流したときの前記第１スイッチング素子の内部抵抗は、前記第１電流を前記第２スイッチング素子に流したときの前記第２スイッチング素子の内部抵抗よりも小さく、
前記第１基準値よりも大きな所定の第２基準値以上の第２電流を前記第１スイッチング素子に流したときの前記第１スイッチング素子の内部抵抗は、前記第２電流を前記第２スイッチング素子に流したときの前記第２スイッチング素子の内部抵抗よりも大きい
ことを特徴とする請求項１〜請求項５の何れかに記載の半導体スイッチ。
【請求項８】
前記第１スイッチング素子は、電界効果トランジスタから成り、
前記第２スイッチング素子は、絶縁ゲートバイポーラトランジスタから成る
ことを特徴とする請求項７に記載の半導体スイッチ。
【請求項９】
前記半導体スイッチは、一対の端子を備え、
前記一対の端子間に前記複数のスイッチング素子が設けられ、
前記一対の端子の内、一方の端子は、自然エネルギに基づく発電を行う発電モジュールの出力端子に電気的に接続され、
前記一対の端子の内、他方の端子は、蓄電装置の入出力端子に電気的に接続される
ことを特徴とする請求項１〜請求項８の何れかに記載の半導体スイッチ。
【請求項１０】
請求項１〜請求項９の何れかに記載の半導体スイッチと、
前記半導体スイッチにおける前記複数のスイッチング素子をオン又はオフさせるための制御信号を出力する制御部と、を備えた
ことを特徴とするスイッチ装置。
【請求項１】
複数のスイッチング素子を並列接続した半導体スイッチであって、
前記複数のスイッチング素子として、内部抵抗の特性が互いに異なる複数のスイッチング素子を用いた
ことを特徴とする半導体スイッチ。
【請求項２】
当該半導体スイッチに電流を流す際、前記複数のスイッチング素子は共にオンとされる
ことを特徴とする請求項１に記載の半導体スイッチ。
【請求項３】
当該半導体スイッチに流れる電流の値に応じて、前記複数のスイッチング素子のオン及びオフが制御される
ことを特徴とする請求項１に記載の半導体スイッチ。
【請求項４】
当該半導体スイッチに所定の第１閾値未満の電流が流れる場合には、前記複数のスイッチング素子の内の少なくとも一部のスイッチング素子がオンとされ、
当該半導体スイッチに所定の第２閾値以上の電流が流れる場合には、前記複数のスイッチング素子の内の少なくとも他のスイッチング素子がオンとされ、
前記一部のスイッチング素子と前記他のスイッチング素子は互いに異なり、
前記第２閾値は、前記第１閾値と一致する又は前記第１閾値より大きい
ことを特徴とする請求項３に記載の半導体スイッチ。
【請求項５】
前記複数のスイッチング素子は、互いに種類が異なるスイッチング素子を含む
ことを特徴とする請求項１〜請求項４の何れかに記載の半導体スイッチ。
【請求項６】
前記複数のスイッチング素子は、互いに並列接続された電界効果トランジスタ及び絶縁ゲートバイポーラトランジスタを含む
ことを特徴とする請求項５に記載の半導体スイッチ。
【請求項７】
前記複数のスイッチング素子は、並列接続された第１及び第２スイッチング素子を含み、
所定の第１基準値以下の第１電流を前記第１スイッチング素子に流したときの前記第１スイッチング素子の内部抵抗は、前記第１電流を前記第２スイッチング素子に流したときの前記第２スイッチング素子の内部抵抗よりも小さく、
前記第１基準値よりも大きな所定の第２基準値以上の第２電流を前記第１スイッチング素子に流したときの前記第１スイッチング素子の内部抵抗は、前記第２電流を前記第２スイッチング素子に流したときの前記第２スイッチング素子の内部抵抗よりも大きい
ことを特徴とする請求項１〜請求項５の何れかに記載の半導体スイッチ。
【請求項８】
前記第１スイッチング素子は、電界効果トランジスタから成り、
前記第２スイッチング素子は、絶縁ゲートバイポーラトランジスタから成る
ことを特徴とする請求項７に記載の半導体スイッチ。
【請求項９】
前記半導体スイッチは、一対の端子を備え、
前記一対の端子間に前記複数のスイッチング素子が設けられ、
前記一対の端子の内、一方の端子は、自然エネルギに基づく発電を行う発電モジュールの出力端子に電気的に接続され、
前記一対の端子の内、他方の端子は、蓄電装置の入出力端子に電気的に接続される
ことを特徴とする請求項１〜請求項８の何れかに記載の半導体スイッチ。
【請求項１０】
請求項１〜請求項９の何れかに記載の半導体スイッチと、
前記半導体スイッチにおける前記複数のスイッチング素子をオン又はオフさせるための制御信号を出力する制御部と、を備えた
ことを特徴とするスイッチ装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１３−１７００７（Ｐ２０１３−１７００７Ａ）
【公開日】平成２５年１月２４日（２０１３．１．２４）
【国際特許分類】
【出願番号】特願２０１１−１４７９１３（Ｐ２０１１−１４７９１３）
【出願日】平成２３年７月４日（２０１１．７．４）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【Ｆターム（参考）】
【公開日】平成２５年１月２４日（２０１３．１．２４）
【国際特許分類】
【出願日】平成２３年７月４日（２０１１．７．４）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【Ｆターム（参考）】
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