半導体装置およびそれを用いた電子機器
【課題】複数の機能ブロックにクロック信号を光伝送する際のスキューを低減する。
【解決手段】シリコン基板１１１に絶縁物１１２を介しシリコン単結晶膜１１３が形成されたＳＯＩ基板１１４を用いる。シリコン単結晶膜１１３に機能ブロック１１５ａ〜１１５ｊが形成されている。シリコン基板１１１に光導波路１１６-1〜１１６-5が形成されている。この光導波路１１６-1〜１１６-5の一端にクロック信号に対応した光信号を供給する。光導波路１１６-1〜１１６-5は互いに屈折率を異にするコア材料を用いて構成されている。シリコン基板１１１に、夫々機能ブロック１１５ａ〜１１５ｊにクロック信号を供給するためのＰＤ１１８ａ〜１１８ｊが形成されている。ＰＤ１１８ａ〜１１８ｊのそれぞれは、光信号の入射位置からの導波距離が長くなるほど、屈折率の小さなコア材料で構成される光導波路で導波される光信号を受光するようにされている。
【解決手段】シリコン基板１１１に絶縁物１１２を介しシリコン単結晶膜１１３が形成されたＳＯＩ基板１１４を用いる。シリコン単結晶膜１１３に機能ブロック１１５ａ〜１１５ｊが形成されている。シリコン基板１１１に光導波路１１６-1〜１１６-5が形成されている。この光導波路１１６-1〜１１６-5の一端にクロック信号に対応した光信号を供給する。光導波路１１６-1〜１１６-5は互いに屈折率を異にするコア材料を用いて構成されている。シリコン基板１１１に、夫々機能ブロック１１５ａ〜１１５ｊにクロック信号を供給するためのＰＤ１１８ａ〜１１８ｊが形成されている。ＰＤ１１８ａ〜１１８ｊのそれぞれは、光信号の入射位置からの導波距離が長くなるほど、屈折率の小さなコア材料で構成される光導波路で導波される光信号を受光するようにされている。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、例えば、半導体基板上に複数の機能ブロックが形成されている半導体装置およびそれを用いた電子機器に関する。
【０００２】
詳しくは、この発明は、複数の機能ブロックに対応した受光素子を備え、各受光素子は光導波路で導波されてくる光信号を光電変換して得られる電気信号を対応する機能ブロックに供給するものにあって、光信号を導波する光導波路としてそれぞれ屈折率の異なるコア材料で構成される複数本の光導波路を備え、各受光素子は導波距離が長くなるほど屈折率の小さなコア材料で構成される光導波路で導波される光信号を受光するようにしたことによって、複数の機能ブロックに所定の信号を光伝送する際のスキューを良好に低減できるようにした半導体装置等に係るものである。
【背景技術】
【０００３】
インターネットの普及による高度情報化社会において、情報通信機器（パソコン、ワークステーション、サーバ等）、携帯端末などの個人用小型機器（携帯電話、ＰＤＡ等）の情報送受信端末は、ますます、高容量化、高速化等されつつあり、これら高性能化には半導体デバイスが大きな役割を担っている。例えば、ほぼ全ての端末に組み込まれているマイクロプロセッサはこれら情報端末機器の性能に大きく影響を及ぼしており、微細化の進展によりギガヘルツ（ＧＨｚ）帯の高速動作が達成されている。
【０００４】
また、マイクロプロセッサだけでなく、画像処理用のＬＳＩ（Large Scale Integrated circuit）に代表されるシステムＬＳＩでは、ロジック回路だけでなくＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）等のメモリ回路もインテグレーションされており、ロジック回路とメモリ回路とのデータ授受には高速化、高容量化が求められている。
【０００５】
ＬＳＩの高速化において、ミクロな観点とマクロな観点の2つから議論される。まず、ミクロな観点においては素子（トランジスタ）単体の高速化があげられる。トランジスタの高速化については、いわゆる微細化技術が技術牽引力となっている。現在の量産レベルでは１３０ｎｍノード（ｎｏｄｅ）が最先端であり、先にあげたマイクロプロセッサのＧＨｚを越えるものが代表である。開発レベルにおいては、すでに３２ｎｍノード（ｎｏｄｅ）のトランジスタの動作確認がされており、さらには、量子井戸単一電子チャネルトランジスタの動作確認もされており、数〜十数ＧＨｚレベルで動作する単体トランジスタはいずれ出現するものと予想される。
【０００６】
次にマクロな観点について説明する。ここで記載するマクロな観点とはＬＳＩチップ全体の動作のことをいう。トランジスタ単体のみが高速動作してもＬＳＩチップの一部で速度を律速する部分があれば、そのＬＳＩチップは高速動作しないことになる。
【０００７】
ここで簡単に、ＬＳＩチップの全体像について記載する。例えば、システムＬＳＩの場合、ＬＳＩチップはロジック回路とメモリ回路で構成されている。さらにロジック回路、例えば、マイクロプロセッサでは、ロジックコア部（演算部）、浮遊小数点演算ユニット、キャッシュ、キャッシュコントローラ、クロック発生回路、インタフェース等々の複数の機能ブロック（ユニット）が混載されている。それらの機能ブロックは金属配線で接続され、この金属配線は半導体ウエーハプロセスにおけるバックエンドプロセス（ＢＥＯＬ：Back End Of the Line）で形成されており、国際半導体ロードマップ２００２（ＩＴＲＳ２００２）によれば、９０ｎｍ世代では８層金属配線に、６５ｎｍ世代では１０層金属配線になると予想されている。
【０００８】
金属配線における信号の送受信は電気（電子）で行われる。その伝導媒体は電界（電磁波）である。すなわち、入力信号オン（ＯＮ）の情報が発信されると金属配線近傍の静電容量が充電され、受信側まで静電容量の誘電緩和が終了した時点で電気信号が送信されることになる。この誘電緩和速度は金属配線を構成する比誘電率（εr）、比透磁率（μr）の物理量で規定され、光速ｃの１／sqrt（εr・μr）となる。
【０００９】
電気伝導では、抵抗成分が電場形成の律速となる。単純には、Ｖ＝ＩＲで記述される電圧降下が発生する。高周波伝導の場合、その抵抗成分は抵抗（Ｒ）だけでなく、容量（Ｃ）、インダクタンス（Ｌ）の物理量、および送信される信号の周波数に大きく影響され、その抵抗成分はsqrt[（Ｒ+jωＬ）/（jωＣ）]（ω:周波数）で記述される。
【００１０】
金属配線は各ブロック内及びブロック間を接続するため、金属配線の長さは様々な値をとることになる。金属配線の速度については、上記に示したように、比誘電率と比透磁率（金属の場合、μr=1）で決定され、例えば、半導体で主に適用されているシリコン酸化膜の比誘電率は４であるので、光速の１／４となり、速度の観点からは大きな問題とならない。
【００１１】
一方、抵抗値の観点では、抵抗Ｒは、金属の比抵抗ρ、断面積Ｓ、長さlとすると、Ｒ＝ρ・ｌ／Ｓとなり、長さｌの増加に伴い、抵抗値Ｒは増加する。また、高周波の場合、jωＬの成分も加味され、インダクタンスＬはその長さｌに比例するため、抵抗成分は増加することになる。これら抵抗成分の増加は、電圧低下を招き、信号受信側での十分な電位の供給ができなくなる。また、十分な電位の供給をするために信号送信側の電位をあげる方法もあるが、その場合、電流値の増加によりＩ2Ｒで表される消費電力の増加になる。
【００１２】
標準的なＬＳＩチップの電源電圧を用いた場合、１ＧＨｚの信号を電力損失なく、許容配線遅延内で電気伝送を行うことができる配線長は１００μｍと言われている。今後のＬＳＩでは、前述したように、高速化、高容量化という高性能化が求められており、数ＧＨｚ〜数１０ＧＨｚで動作するＬＳＩが求められている。そのため、上記課題を解決するために、電気伝送の改善、電磁波伝送、光伝送等の様々な方法が検討されている。
【００１３】
まず、電気伝送においては、配線を形成する金属材料、配線層間膜材料の変更及び配線の設計の両面からアプローチしている。
【００１４】
材料からのアプローチでは、配線材料の低抵抗化と層間膜材料の低誘電率化を行っている。配線材料の低抵抗化については、すでに１３０ｎｍ世代からアルミニウム合金配線（比抵抗３．０μΩcm）を銅配線（比抵抗１．８μΩcm）に置き換える構造が採用されており、さらなる低抵抗化を検討する場合、その選択肢として、銀や超伝導等があげられるが、量産プロセスへの適用には大きな障壁がある。
【００１５】
配線間層間膜材料の低誘電率化については、１３０ｎｍ世代からフッ素化酸化膜（ＦＳＧ:比誘電率３．５）や炭素ドープ酸化膜（ＳｉＯＣ:比誘電率２．８）等が適用されており、ＩＴＲＳ（International Technology Roadmap for Semiconductor）によれば、９０ｎｍ世代では比誘電率＜２．４を、６５ｎｍ世代では比誘電率＜２．１のロードマップとなっている。
【００１６】
一般的に、層間膜の誘電率を下げるには層間膜をポーラスにする方向であり、層間膜が脆弱になる。そのため、層間膜を形成することはできるが、インテグレーションにおいて大きな課題を生じている。例えば、ダマシンプロセスにおける銅の化学的機械的研磨プロセスでは層間膜へのクラック発生、ＣＶＤ（化学気相成長法）による銅拡散防止用バリアメタル成膜ではポーラスな層間膜中への反応ガス侵入による層間膜の腐食等の問題が発生している。
【００１７】
配線設計については、現状の世代では、１ＧＨｚ前後の周波数であるため、抵抗と容量のみを考慮した集中定数回路による差動入力伝送で対応できたが、１ＧＨｚを越える周波数帯では、抵抗、容量のほかにインダクタンス成分を考慮する必要があり、分布定数回路のモデルを適用する必要がある。分布定数回路による設計では、マイクロストリップ線路やコプレーナ線路等がある。これら配線設計はプリント基板や実装配線等で広く採用されているものであり、主配線の左右、上下層の配線を設計となるため、配線層数は増大することになる。また、電界（電磁波）の反射を考慮した設計が必要であり、回路受信側末端には回路のインピーダンスにマッチしたインピーダンスを設けている。さらに、電圧降下の対応については、リピータといわれる電圧回復アンプを配線間に挿入している。
【００１８】
次に、電磁波伝送について記述する。電磁波による伝送方法は、すでにラジオ、テレビ、携帯電話等の広域エリアにおいては広く実用化されており、多重化技術等の大容量伝送には優れている。この技術をダウンサイズ化し、ＬＳＩ内に適用するという発想である。送受信するアンテナについては、ＭＥＭＳ（Micro Mechanical Electrical Systems）の加工技術を用いてチップサイズ内に収まるレベルまで到達している。
【００１９】
次に、光伝送方法について記述する。光伝送も電磁波伝送と同様、インターネット、ＬＡＮ等に代表されるような中長距離おける通信手段として実用化されている。最近では、大型汎用機器間をつなぐ伝送や同機器内に内蔵されているボード間の接続（バックボーン接続）も電気伝送から光伝送に変わりつつある。伝送方式には光ファイバ、光シートを用いている。
【００２０】
ＬＳＩチップ間という近距離を光で伝送する方法が盛んに研究されている。光伝送の場合、電気のようなクロストーク（相互干渉）も小さく、かつ、近距離伝送であるため、ＬＳＩチップ間の光伝送では導波路伝送だけでなく自由空間伝送も研究されている。
【００２１】
自由空間伝送の一例を下記に記す。受発光素子を有する複数個のＣＰＵ/メモリチップが一つのパッケージ内に搭載されており、その上部にホログラムが設置してある。あるチップからの信号が発光され、その信号はホログラムを通して受光素子のチップに伝送される。
【００２２】
ＬＳＩチップ間を導波路で伝送する形態は、近年、さかんに研究されている。それは、ＬＳＩの高速化に伴い、大容量のデータを外部のメモリやモジュールに伝送する必要が生じたためである。現状では数百ＭＨｚの伝送容量であるが、数年後には数ＧＨｚの伝送容量が必要とされている。
【００２３】
ＬＳＩチップ間の伝送では、インターポーザー方式が主に研究されている。本方式の主なパーツは、電気-光変換部、光導波路、光-電気変換部であり、それぞれのパーツはそれぞれのインターポーザー上に実装された形態を有している。電気-光変換部では端面発光レーザや面発光レーザ（VCSEL: Vertical Cavity Surface Emission Laser Diode）が用いられている。
【００２４】
光導波路には、短距離伝送であるため、一般的なガラス系の光ファイバだけでなく、安価で形状的なフレキシビリティを有するプラスチック系材料も使用されている。プラスチック系材料による導波路形成では、フォトリソグラフィとドライエッチングを用いた加工形成のほかに、光のエネルギーで屈折率を変化させるフォトブリーチング法といわれる方法で形成するものもある。光-電気変換部はフォトダイオード、電流-電圧変換ＬＳＩ等で構成されている。
【００２５】
最後に、ＬＳＩチップ内での光伝送について説明する。本発明はこのＬＳＩチップ内の光伝送の部類に属する。ＬＳＩチップ内の光伝送については研究の初期段階であり、まだ、製品化されているものはないが、前述したようにチップ内の伝送容量及び速度がＧＨｚ帯まで及ぶため、光伝送導入の余地は十分にある。しかしながら、光-電気変換用の部品を、大きくて２０ｍｍ角のチップの中に混載する必要があるため、技術的に困難な面がある。以下に、現在検討されているＬＳＩチップ内の光伝送技術のいくつかを紹介する。
【００２６】
（１）自由空間伝送
シリコンは近赤外より短い波長で透明である性質を有している。この特性を利用し、シリコン基板を自由空間光伝送部及びインターポーザーという形態で光伝送を行う方式である。この構造はシリコン上にＶＣＳＥＬ等の受光素子及びそのドライバとフォトディテクタ等の発光素子及びそのドライバをマウントした簡単な構造であり、シリコンの屈折率が３．０程度であるため界面（空気:屈性率１）での光の透過は非常に小さい。
【００２７】
（２）外部から発光信号を送信する方法
このシステムは主にクロック信号の送受信に用いられるものであり、ＬＳＩチップ内に導波路及びフォトダイオードを混載し、外部から光信号をレーザにて供給するものである。クロック信号の送受信を目的としているため、送信側のレーザには一定周期で発信されるモードロックレーザが使用される。導波路形成については様々な方法が採用されている。本項に関する光伝送システムのいくつかを下記に示す。
【００２８】
（ａ）ＬＳＩチップの最上層に設ける方法
本方式はＬＳＩ配線形成後の最上層に導波路を設ける方法である。
【００２９】
特許文献１では、ＬＳＩチップで使用される層間膜材料よりも屈折率の大きい材料を導波路として形成し、シリコン基板とのコンタクト部にフォトディテクタを設ける構造を提供している。
【００３０】
非特許文献１では、シリコン基板上に形成されたガリウム砒素（ＧａＡｓ）系受発光素子、その上層にＬＳＩ配線形成及び縦方向光導波路、最上層にミラーを含む横方向導波路を有する光配線システムを提案している。光信号は、シリコン基板に設けられた発光素子からＬＳＩチップ上方に向かって発せられ、配線形成された層間膜内の導波路を通り、最上層の導波路に到達する。最上層の導波路には反射ミラーが設置されており、そのミラーにより、光信号は最上層の導波路を横方向に伝送される。伝送された光は、別のミラーに反射され、層間膜内の導波路を下方に進行し、シリコン基板上に形成された受光素子に入射される。
【００３１】
（ｂ）半導体基板上または内部に導波路を設ける方法
半導体基板上または内部に導波路を設ける構造として、最もポピュラーな構造はコア部をシリコンとし、クラッド部をシリコン酸化膜とした構造である。シリコンには、ポリシリコン、シングルクリスタルシリコン、アモルファスシリコンが用いられる。シリコン/シリコン酸化膜構造の導波路ではクラッドにシリコン酸化膜を用いているので、ＳＯＩ（silicon on insulator）と併用して使用することが多い。
【００３２】
基板であるシリコンより屈折率の大きい材料をシリコン基板に埋め込む導波路形成構造を提供するものとして、シリコンゲルマニウム（ＳｉＧｅ）導波路がある。ＳｉＧｅの屈折率はＧｅ混入濃度で調整可能であり、その典型的な屈折率としては３．５前後である。ＳｉＧｅは半導体の性質を有しているため、導波路内にフォトディテクタとして埋め込むことができる。
【００３３】
また、上記シリコン/シリコン酸化膜導波路と同様に、ＳＯＩ構造とすることにより、光の漏洩及び外部からの侵入を防ぐことができ、さらに、ピアなシリコンを絶縁物（ＳＯＩのシリコン酸化膜）上に形成することにより、そのピアシリコン上にＣＭＯＳを形成でき、電気と光の複合デバイスが可能となる（例えば、特許文献２参照）。
【００３４】
（ｃ）フォトバンドギャップを利用した導波路形成
ある周期的な誘電体構造では、格子の一定の方向について電磁（光）放射の伝播が禁じられている。これらの構造は、フォトバンドギャップ構造として知られている。シリコン基板は、単結晶であり、かつ、大きな誘電体定数を有しているので、このフォトバンドギャップ構造を適用するのに適した材料である。本構造の形成はリソグラフィとエッチングで形成可能であり、材料特性と伝送する波長により、その加工形状、レイアウト、及びスケールが決定される。
【００３５】
（ｄ）エバネッセント光を利用した方法
光は電気のように損失なく伝送方向を自由に変えることは困難である。エバネッセント光を用いて光の伝送方向を自由に変える方法が提案されている。なお、エバネッセント光とは導波路から漏洩（染み出し）した光である。その構造は主導波路内に変更させたい伝送方向へエバネッセント光を染み出させるような構造を有している。導波路の形態については、コア部にシリコンをクラッドにシリコン酸化膜を用いる構造が一般的である。また、ＳＯＩ構造の基板を用いることにより、光の遮蔽効果及びＣＭＯＳ等とのインテグレーションも可能である。
【００３６】
（ｅ）電子/ホール濃度の制御で波長変調する方法
本方式はシリコン半導体を用いた光の変調方式である。シリコンは電圧を印加することにより、電子及びホール濃度を変えることができる。電子及びホール濃度の変化によりクラーマース・クロニッヒの関係から波長変調することができるため、マッハツェンダー変調器との併用により、信号の“０”、“１”を電圧により調整することができる。これらはシリコン上にＣＭＯＳプロセスで形成できるので、ＣＭＯＳ等のＬＳＩと光デバイスを一つのチップ上で形成することが可能である。
【００３７】
（３）シリコン基板に発光素子を混載する方法
シリコン基板に発光素子を設けることにより、クロック信号だけでなく、データ信号も送受信することが可能である。この方法では、別途作製された発光素子をシリコン基板にマウントする方法とシリコン基板内にＣＭＯＳプロセスで形成する方法がある。シリコン基板内にＣＭＯＳプロセスで形成する発光素子として、以下のようなものが開発されている。
【００３８】
（ａ）シリコンナノクリスタル、エルビウムドープシリコン等の発光素子
シリコンは間接遷移型半導体であるため、発光しにくい材料である。このような材料では、結晶サイズを小さくすることによって、バンド端発光させることができる。シリコンもナノレベルまで結晶サイズを小さくすることにより、発光することが確認されている。さらに、エルビウムのような不純物を添加することにより、サブバンドが形成され、その発光効率が向上することが知られている。これらの技術を応用し、発光と受光をシリコン内で行わせることによる光電気複合配線が検討されている。
【００３９】
（ｂ）シリコン上に発光半導体（ＧａＡｓ、ＧａＮ）をエピタキシャル成長させる方法
発光する材料は一般的にIII-Ｖ族やII-ＶＩ族の半導体化合物である。それら材料の格子定数はシリコンのそれと大きく異なり、いくらシリコン上の表面をクリーンな状態にしても、格子定数ミスマッチによりヘテロエピタキシャルしない。そのため、格子定数ミスマッチを補完するためにバッファ層を設ける方法が用いられている。例えば、ガリウム砒素（ＧａＡｓ）ではＳＴＯ（ＳｒＴｉＯ）をＧａＮではＳｉＣをバッファ層として用いるとヘテロエピタキシャル成長することが報告されている。
【００４０】
【特許文献１】特開昭６１−２２２１６５号公報
【特許文献２】特開平０９−３１８８３０号公報
【非特許文献１】Georgia Institute of Technology（web資料,"Towards a comparison between chip-level optical interconnection and board-level exterconnection"
【発明の開示】
【発明が解決しようとする課題】
【００４１】
上述したように、ＬＳＩチップで要求される数ＧＨｚの伝送速度及び容量の送受信には様々な方法があるが、いずれも一長一短がある。
【００４２】
電気伝送の場合、現在の延長線上でプロセスを行うことができるそうであるが、配線層数の増大、電圧降下を見据えた電源電圧の増加または電圧降下回復のためのアンプ増設による消費電力増加、高周波対応のための複雑な配線設計及び各ブロックの適切な配置設計等の大きな課題がある。設計については、少量多品種であるシステムＬＳＩでは世代及び製品ごとに設計を行う必要があり、また、そのライフタイムが短い。そのため、システムＬＳＩの開発では短ＴＡＴ（Turn Around Time）が要求されている。設計の複雑化は製品の短ＴＡＴの要求には相容れない可能性がある。
【００４３】
電気配線ではさらに致命的な欠陥として、高周波発生時の電磁波問題、高周波信号波形の立ち上がり/立下り特性の劣化があげられる。前者については、電気伝送時に発生する電磁波が高周波になるに従い、その電磁波は短波長化される。電磁波はその波長の２πの整数倍長の金属に対してアンテナ効果を及ぼす。アンテナ効果は電磁ノイズの発生源となり、デバイス動作の不具合を引き起こすことになる。後者については、上述した電気伝導機構からわかるように、配線部の静電容量を充填する誘電緩和が必要であり、ＧＨｚ帯になると追従できなくなる。信号の立ち上がり/立下りは信号認識の上で重要なファクターであり、急峻な立ち上がり/立下りが必要である。
【００４４】
電磁波伝送については、電気伝送と同様、アンテナ効果による電磁波ノイズの課題や電磁波発生源及び受信源であるアンテナ形成に大きな課題を残している。
【００４５】
光伝送については、電気-光変換等の構成部品の多さに不都合があるが、電気や電磁波のようにデバイスに与える物理的性質による致命的な欠陥は少ないため、ＧＨｚ帯伝送においては有力な候補と考える。
【００４６】
信号伝送における大きな課題には、以下の3つがあげられる。
（１）クロストーク（cross talk）
隣接する配線同士が及ぼす作用であり、主には配線から発生する電磁波の影響である。
（２）ジッター（jitter）
信号に重畳されるノイズであり、外部からの電磁波によるものや内部回路等からの雑音等がある。
（３）スキュー（skew）
【００４７】
信号の遅れのことであり、特にＬＳＩチップ内の各ユニットを同期させる信号（クロック信号）でクリティカルである。ＬＳＩチップ、特に、演算処理ユニットを有するＬＳＩチップを正確に動作させるためには、クロック信号のスキューをできる限り小さくする必要がある。
【００４８】
ＧＨｚ帯伝送においてはその信号周期は１×１０-9秒（nsec）以下であり、非常に短い信号時間であるため、これら課題は厳しく管理される方向である。
【００４９】
上記課題であるクロストークについては、ほぼ正確なシミュレーションが可能な状況である。特に電気伝送においては微細化による配線間の狭ピッチ化により非常に正確なシミュレーションが可能となっている。光伝送では光の漏洩を防止するためのクラッドを設けているので、全反射条件を考慮したコア/クラッド材料の正しい選択を行えば、特に問題になるものではない。
【００５０】
ジッターについては、電磁シールド等による外部からの電磁波の遮断や信号線に重畳されたノイズの回路的手法によるフィルタリング等により、ある程度の解決策は見出されている。
【００５１】
一方、スキューは前述したように時間の遅延であり、時間に依存する。その原因の多くはＬＳＩチップ内の回路動作に依存されるが、他の要因として、配線長の違いによる伝達時間の差異等があげられる。配線長の違いによる伝達時間の差異に関しては、Ｈ−ｔｒｅｅのような等長配線を形成する方法がとられている。また、電気伝送の場合ではあるが、バッファ層導入による回路的手法、遺伝的アルゴリズム手法、非同期的手法等が試みられているがまだ研究レベルである。
【００５２】
上述したように、クロック信号の伝送にはクロストーク、ジッター、スキューの課題があるが、光伝送の場合、光を伝送する導波路には前述したようにコア/クラッド構造で構成されているため、外部からのノイズに関する課題（クロストーク、ジッター）については電気伝送ほどクリティカルではない。光伝送ではスキューの課題がクローズアップされる。
【００５３】
上述したように、スキューはＬＳＩチップ内の回路動作と伝送距離（配線の長さ）に大きく依存する。ＬＳＩチップ内の回路動作については既存の電気配線システムと課題は同じであり、すでに様々な手法が試みられている。一方、伝送距離に依存するスキューに関しては上述のＨ−ｔｒｅｅ法のような等長配線が電気配線システムの世代を踏襲して開発されている。
【００５４】
しかしながら、光は電気のように場を介在して伝導しないため、分岐に対しては困難である。電気配線におけるＨ−ｔｒｅｅの場合、Ｈ−ｔｒｅｅの占有面積をできる限り狭くするために９０度の分岐を採用しているが、光を９０度に分岐することは非常に困難である。導波路は、スネルの法則に従い全反射するように、すなわち、光の伝送されるコア部から光が漏洩しないように、設計されている。しかも、直進性の良いレーザ光を光の光源として用いることが一般的であるため、導波路の設計ではほぼストレートな状態を考慮している。９０度に分岐する場合、単純に考えれば、光は分岐部で導波路に９０度に入射されることになり、光の透過や散乱のために光のロスが大きくする。このようなロスを回避するためのいくつかの手法を以下に示す。
【００５５】
（１）分岐部に大きな曲率半径の導入
（２）フォトバンドギャップを考慮した設計
（３）屈折率の極端に小さな材料をクラッドに使用
【００５６】
しかしながら、いずれの手法にも問題点がある。（１）の大きな曲率半径の導入については導波路の占有面積が広くなり、（２）のフォトバンドギャップについては加工精度がシビアであり、ＥＢ（Electron Beam）レベルの加工精度が要求されるため産的ではなく、（３）の屈折率の小さなクラッド導入については最小の屈折率が１（真空中）であるため、材料の選択に限りがある。
【００５７】
この発明の目的は、複数の機能ブロックに所定の信号を光伝送する際のスキューを良好に低減することにある。
【課題を解決するための手段】
【００５８】
この発明に係る半導体装置は、半導体基板上に複数の機能ブロックが形成されている半導体装置であって、少なくとも異なる屈折率のコア材料で構成される光導波路を含む複数本の光導波路と、この複数本の光導波路の一端にそれぞれ所定の電気信号に対応した光信号を入射する光信号入射部と、それぞれ複数本の光導波路のいずれかで導波される光信号を受光して複数の機能ブロックのいずれかに供給するための所定の電気信号を得る複数個の受光素子とを備え、複数個の受光素子のそれぞれは、光信号の入射位置からの導波距離が長くなるほど、屈折率の小さなコア材料で構成される光導波路で導波される光信号を受光するようにされたものである。
【００５９】
また、この発明に係る電子機器は、複数の電子部品からなる電子機器であって、複数の電子部品のうち所定の電子部品は、複数の機能ブロックからなり、少なくとも異なる屈折率のコア材料で構成される光導波路を含む複数本の光導波路と、この複数本の光導波路の一端にそれぞれ所定の電気信号に対応した光信号を入射する光信号入射部と、それぞれ複数本の光導波路のいずれかで導波される光信号を受光して複数の機能ブロックのいずれかに供給するための所定の電気信号を得る複数個の受光素子とを備え、複数個の受光素子のそれぞれは、光信号の入射位置からの導波距離が長くなるほど、屈折率の小さなコア材料で構成される光導波路で導波される光信号を受光するようにされたものである。
【００６０】
この発明において、少なくとも異なる屈折率のコア材料で構成される光導波路を含む複数本の光導波路が備えられている。この複数本の光導波路の一端にそれぞれ所定の電気信号に対応した光信号が入射される。そして、複数の機能ブロックのそれぞれには、複数本の光導波路のいずれかで導波される光信号が受光素子で受光されることで、所定の電気信号が供給される。所定の電気信号は、例えばクロック信号、動作制御用のコード信号等である。
【００６１】
例えば、複数の機能ブロックが形成される半導体基板として、シリコン基板上に絶縁物を介してシリコン単結晶膜が形成されたＳＯＩ基板が用いられる。そして、複数の機能ブロックはＳＯＩ基板のシリコン単結晶膜に形成され、複数本の光導波路および複数個の受光素子はこのＳＯＩ基板のシリコン基板に形成される。
【００６２】
複数個の受光素子のそれぞれは、光信号の入射位置からの導波距離が長くなるほど、屈折率の小さなコア材料で構成される光導波路で導波される光信号を受光するようにされている。
【００６３】
一般に、光の伝送速度は、伝送路材料の屈折率で制御できる。屈折率ｎを有する伝送路中の光の伝送速度ｖは、光速をｃとすると、ｖ＝ｃ／ｎとなり、屈折率ｎが大きくなると、光の伝送速度ｖは小さくなる。
【００６４】
この発明においては、光信号の入射位置からの導波距離が長く場合には、屈折率の小さなコア材料で構成される光導波路で導波される、伝送速度の速い光信号を受光するようにされ、逆に、光信号の入射位置からの導波距離が短い場合には、屈折率の大きなコア材料で構成される光導波路で導波される、伝送速度の遅い光信号を受光するようにされる。したがって、複数の機能ブロックに対応した各受光素子で受光される光信号の到達時間差は小さくなり、複数の機能ブロックに所定の信号を光伝送する際のスキューが良好に低減される。
【発明の効果】
【００６５】
この発明によれば、複数の機能ブロックに対応した受光素子を備え、各受光素子は光導波路で導波されてくる光信号を光電変換して得られる電気信号を対応する機能ブロックに供給するものにあって、光信号を導波する光導波路としてそれぞれ屈折率の異なるコア材料で構成される複数本の光導波路を備え、各受光素子は導波距離が長くなるほど屈折率の小さなコア材料で構成される光導波路で導波される光信号を受光するようにしたものであり、複数の機能ブロックに所定の信号を光伝送する際のスキューを良好に低減できる。
【発明を実施するための最良の形態】
【００６６】
以下、図面を参照しながら、この発明の実施の形態について説明する。図１Ａ，Ｂは、実施の形態としての半導体装置（半導体チップ）１１０の構成を示している。図１Ａは半導体装置１１０の概略平面図であり、図１Ｂは半導体装置１１０の要部の概略断面図である。
【００６７】
この半導体装置１１０は、シリコン基板１１１に絶縁物（ボックス）１１２を介してシリコン単結晶膜（アクティブシリコン層）１１３が形成されたＳＯＩ基板１１４を用いたものとされている。このＳＯＩ基板１１４のシリコン単結晶膜１１３には、ＣＭＯＳ、バイポーラ技術のようなプレーナ技術で、複数、本実施の形態においては１０個の機能ブロック１１５ａ〜１１５ｊ、例えばキャッシュ、レジスタ、メモリ、ロジックコア等が形成されている。
【００６８】
また、このＳＯＩ基板１１４のシリコン基板１１１には、複数本、本実施の形態においては５本の光導波路１１６-1〜１１６-5が形成されている。これら光導波路１１６-1〜１１６-5の一端は、クロック信号に対応した光信号を入射するためのコネクタ部１１７に保持されている。このコネクタ部１１７は、光信号入射部を構成している。これら光導波路１１６-1〜１１６-5は、それぞれ、互いに屈折率を異にするコア材料を用いて構成されている。光導波路１１６-1〜１１６-5のコア材料の屈折率をそれぞれｎ（1）〜ｎ（5）とするとき、ｎ（1）＜ｎ（2）＜ｎ（3）＜ｎ（4）＜ｎ（5）の関係とされている。
【００６９】
また、このＳＯＩ基板１１４のシリコン基板１１１には、複数個、本実施の形態においては１０個の受光素子、例えばｐｎ接合またはｐｉｎ接合を有するフォトダイオード（ＰＤ）１１８ａ〜１１８ｊが形成されている。ここで、フォトダイオード１１８ａ，１１８ｆは、それぞれ、機能ブロック１１５ａ，１１５ｆにクロック信号を供給するためのものであり、光導波路１１６-5で導波されてくるクロック信号に対応した光信号を受光するようにされている。また、フォトダイオード１１８ｂ，１１８ｇは、それぞれ、機能ブロック１１５ｂ，１１５ｇにクロック信号を供給するためのものであり、光導波路１１６-4で導波されてくるクロック信号に対応した光信号を受光するようにされている。
【００７０】
また、フォトダイオード１１８ｃ，１１８ｈは、それぞれ、機能ブロック１１５ｃ，１１５ｈにクロック信号を供給するためのものであり、光導波路１１６-3で導波されてくるクロック信号に対応した光信号を受光するようにされている。また、フォトダイオード１１８ｄ，１１８ｉは、それぞれ、機能ブロック１１５ｄ，１１５ｉにクロック信号を供給するためのものであり、光導波路１１６-2で導波されてくるクロック信号に対応した光信号を受光するようにされている。また、フォトダイオード１１８ｅ，１１８ｊは、それぞれ、機能ブロック１１５ｅ，１１５ｊにクロック信号を供給するためのものであり、光導波路１１６-1で導波されてくるクロック信号に対応した光信号を受光するようにされている。
【００７１】
この場合、フォトダイオード１１８ａ〜１１８ｊのそれぞれは、光信号の入射位置からの導波距離が長くなるほど、屈折率の小さなコア材料で構成される光導波路で導波される光信号を受光するようにされている。すなわち、フォトダイオード１１８ａ，１１８ｆの導波距離をｄ（1）、フォトダイオード１１８ｂ，１１８ｇの導波距離をｄ（2）、フォトダイオード１１８ｃ，１１８ｈの導波距離をｄ（3）、フォトダイオード１１８ｄ，１１８ｉの導波距離をｄ（4）、フォトダイオード１１８ｅ，１１８ｊの導波距離をｄ（5）とするとき、ｄ（1）＜ｄ（2）＜ｄ（3）＜ｄ（4）＜ｄ（5）の関係にある。
【００７２】
そのため、フォトダイオード１１８ａ，１１８ｆはコア材料の屈折率が最も大きな光導波路１１６-5に接続され、フォトダイオード１１８ｂ，１１８ｇはコア材料の屈折率が２番目に大きな光導波路１１６-4に接続され、フォトダイオード１１８ｃ，１１８ｈはコア材料の屈折率が３番目に大きな光導波路１１６-3に接続され、フォトダイオード１１８ｄ，１１８ｉはコア材料の屈折率が４番目に大きな光導波路１１６-2に接続され、フォトダイオード１１８ｅ，１１８ｊはコア材料の屈折率が最も小さな光導波路１１６-1に接続されている。
【００７３】
また、この半導体装置１１０のコネクタ部１１７には、一端側が発光部１２０に接続されている光導波路１２１-1〜１２１-5の他端が保持されたコネクタ部１２２が接続される。光導波路１２１-1〜１２１-5は、例えば光ファイバで構成されている。発光部１２０は例えば端面発光レーザ、面発光レーザ、モードロックレーザ等のレーザを用いて構成され、クロック信号に対応した光信号を発生する。この光信号の波長や変調周波数等に関しては、半導体装置１１０に形成された光導波路１１６-1〜１１６-5、フォトダイオード１１８ａ〜１１８ｊ、または半導体装置１１０の要求性能に合わせて条件が設定される。例えば、波長は４００〜１５００ｎｍ、変調周波数は０．４〜１０ＧＨｚである。
【００７４】
ここで、光導波路１１６（１１６-1〜１１６-5）およびフォトダイオード１１８（１１８ａ〜１１８ｊ）の形成工程について説明する。
【００７５】
図３の工程図を参照して、光導波路１１６の形成工程の一例を説明する。
まず、図３Ａに示すように、シリコン基板１０を用意する。次に、図３Ｂに示すように、シリコン基板１０上に、光導波路を形成するための開口を形成するためのマスク１１を形成する。このマスク１１としてはハードマスクが好ましい。例えば、シリコン基板１０上にシリコン酸化膜（ＳｉＯ2）またはシリコン窒化膜（ＳｉＮ）を形成する。そして、このシリコン酸化膜またはシリコン窒化膜の上に、マスクパターンのレジストを形成する。そして、ドライエッチングでシリコン酸化膜またはシリコン窒化膜をエッチングし、その後にレジストを除去し、マスク１１を形成する。
【００７６】
次に、図３Ｃに示すように、ドライエッチングを行って、シリコン基板１０に、光導波路１１６を形成するための開口１２を形成する。そして、図３Ｄに示すように、例えば陽極電界酸化によりクラッド膜１３としてのシリコン酸化膜（ＳｉＯ2）を成膜する。このシリコン酸化膜の屈折率ｎは、例えば１．４０である。
【００７７】
次に、図３Ｅに示すように、例えばシランガスと酸素ガスを用いたＣＶＤ法により、コア膜１４としてのシリコン酸化膜（ＳｉＯ2）を成膜する。このシリコン酸化膜の屈折率ｎは、例えば１．４５である。そして、図３Ｆに示すように、過剰成膜されたコア膜をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により除去する。
【００７８】
次に、図３Ｇに示すように、マスク１１を、ＣＭＰ法により除去する。そして、図３Ｈに示すように、全面に、例えば陽極電界酸化によりクラッド膜１５としてのシリコン酸化膜（ＳｉＯ2）を成膜する。このシリコン酸化膜の屈折率ｎは、例えば１．４０である。これにより、シリコン基板１０に、コア膜１４の周囲をクラッド膜１３，１５で覆った光導波路１１６が形成される。
【００７９】
図１、図２に示す半導体装置１００では、シリコン基板１１１に、屈折率を異にするコア材料で構成される５本の光導波路１１６-1〜１１６-5を形成する必要があるが、その場合には、上述した工程を繰り返し行えばよい。
【００８０】
図４の工程図を参照して、フォトダイオード１１８の形成工程の一例を説明する。
まず、図４Ａに示すように、シリコン基板２０を用意する。次に、図４Ｂに示すように、リソグラフィでマスクを形成し、その後にドライエッチングを行って、フォトダイオードを形成するための開口２１を形成する。
【００８１】
次に、図４Ｃに示すように、例えば熱酸化により、全面にシリコン酸化膜（ＳｉＯ2）２２を形成する。そして、図４Ｄに示すように、エッチバックにより、開口２１にサイドウォール２３を形成する。
【００８２】
次に、図４Ｅに示すように、開口２１の部分に、例えばエピタキシャル成長により、ｐ+層２４を成膜する。この場合、エピタキシャル成長によりシリコン単結晶膜を形成した後、ｐ型キャリアをイオン注入するか、あるいはｐ型キャリアを予め成膜ガスにドーピングしておいてエピタキシャル成長させることで、ｐ+層２４を得ることができる。
【００８３】
次に、図４Ｆに示すように、開口２１の部分に、上述したｐ+層２４に重ねて、例えばエピタキシャル成長により、ｎ+層２５を成膜する。この場合、エピタキシャル成長によりシリコン単結晶膜を形成した後、ｎ型キャリアをイオン注入するか、あるいはｎ型キャリアを予め成膜ガスにドーピングしておいてエピタキシャル成長させることで、ｎ+層２５を得ることができる。
【００８４】
これにより、シリコン基板２０に、ｐｎ接合を有するフォトダイオード１１８が形成される。なお、上述は、フォトダイオード１１８をシリコン基板２０上に成膜により形成するものを示したが、形成済みのフォトダイオードチップを開口２１の部分に嵌め込む方法も可能である。ただし、チップの厚さは５０μｍであるため、開口２１を深くする必要がある。
【００８５】
図５の工程図を参照して、フォトダイオード１１８の形成工程の他の一例を説明する。
まず、図５Ａに示すように、シリコン基板３０を用意する。次に、図５Ｂに示すように、例えばシランガスと酸素ガスを用いたＣＶＤ法により、シリコン基板３０の上にシリコン酸化膜（ＳｉＯ2）３１を成膜する。そして、図５Ｃに示すように、リソグラフィでマスクを形成し、その後にドライエッチングを行って、フォトダイオードを形成するための開口３２を形成する。
【００８６】
次に、図５Ｄに示すように、開口３２の部分に、例えばエピタキシャル成長により、ｐ+層２４を成膜する。そして、図５Ｅに示すように、開口３２の部分に、例えばエピタキシャル成長により、上述したｐ+層３３に重ねてｎ+層３４を成膜する。
【００８７】
次に、図５Ｆに示すように、シリコン基板３０の上にあるシリコン酸化膜３１を除去する。そして、図５Ｇに示すように、エピタキシャル成長により、全面にシリコン単結晶膜３５を成膜する。
【００８８】
これにより、シリコン基板３０に、ｐｎ接合を有するフォトダイオード１１８が形成される。なお、上述は、フォトダイオード１１８をシリコン基板３０上に成膜により形成するものを示したが、形成済みのフォトダイオードチップを搭載する方法も可能である。ただし、チップの厚さは５０μｍであるため、縦方向に大きくなる。
【００８９】
図７の工程図を参照して、図１、図２に示す半導体装置１１０にあって、シリコン基板１１１に、光導波路１１６（１１６-1〜１１６-5）およびフォトダイオード１１８（１１８ａ〜１１８ｊ）を形成する手順を説明する。なお、図７の工程図は、図６に示すＡ−Ａ′線上の断面部分に対応したものである。この図７において、図３、図４に対応する部分には同一符号を付し、適宜その詳細説明を省略する。
【００９０】
まず、図７Ａに示すように、シリコン基板１１１を用意する。そして、図７Ｂに示すように、このシリコン基板１１１に、フォトダイオード１１８を形成する。このフォトダイオード１１８は、上述した図４に示すような工程で形成される。
【００９１】
次に、図７Ｃに示すように、シリコン基板１１１上に、光導波路１１６に対応した部分を抜くように、例えばフォトリソグラフィによってレジストパターン４０を形成する。そして、図７Ｄに示すように、レジストパターン４０をマスクにしてドライエッチングを行うと共に、その後にレジストパターンを除去して、光導波路１１６を形成するための開口１２を形成する。
【００９２】
次に、図７Ｅに示すように、例えば陽極電界酸化によりクラッド膜１３としてのシリコン酸化膜（ＳｉＯ2）を成膜する。そして、図７Ｆに示すように、例えばシランガスと酸素ガスを用いたＣＶＤ法により、コア膜１４としてのシリコン酸化膜（ＳｉＯ2）を成膜する。
【００９３】
次に、図３Ｇに示すように、過剰成膜されたコア膜をＣＭＰ法により除去した後、全面に、例えば陽極電界酸化によりクラッド膜１５としてのシリコン酸化膜（ＳｉＯ2）を成膜する。これにより、シリコン基板１１１に、フォトダイオード１１８と共に、光導波路１１６も形成される。この場合、フォトダイオード１１８は、光導波路１１６を横切る状態で形成されるので、光導波路１１６で導波されてくる光信号を受光できる。
【００９４】
なお、上述の図１、図２は、この図７で示す工程で光導波路１１６およびフォトダイオード１１８が形成されたものに対応させて、光導波路１１６-1〜１１６-5およびフォトダイオード１１８ａ〜１１８ｊを示している。
【００９５】
図９の工程図を参照して、図１、図２に示す半導体装置１１０にあって、シリコン基板１１１に、光導波路１１６（１１６-1〜１１６-5）およびフォトダイオード１１８（１１８ａ〜１１８ｊ）を形成する、他の手順を説明する。なお、図９の工程図は、図８に示すＢ−Ｂ′線上の断面部分に対応したものである。この図９において、図３、図４に対応する部分には同一符号を付し、適宜その詳細説明を省略する。
【００９６】
まず、図９Ａに示すように、シリコン基板１１１を用意する。そして、図９Ｂに示すように、このシリコン基板１１１に、光導波路１１６（ただし、上部のクラッド膜１５の部分は除く）を形成する。この光導波路１１６は、上述した図３に示すような工程で形成される。
【００９７】
次に、図９Ｃに示すように、シリコン基板１１１上に、例えばフォトリソグラフィおよびドライエッチングにより、フォトダイオード１１８を形成するための開口２１を形成する。そして、図９Ｄに示すように、例えば熱酸化により全面にシリコン酸化膜（ＳｉＯ2）２２を形成し、その後にエッチバックにより開口２１にサイドウォール２３を形成する。
【００９８】
次に、図９Ｅに示すように、開口２１の部分に、例えばエピタキシャル成長によりｐ+層２４を成膜し、さらにこのｐ+層２４に重ねて、例えば例えばエピタキシャル成長によりｎ+層２５を成膜し、フォトダイオード１１８を形成する。
【００９９】
次に、図９Ｆに示すように、シリコン基板１１１上のシリコン酸化膜２２を除去する。そして、図９Ｇに示すように、全面に、例えば陽極電界酸化によりクラッド膜１５としてのシリコン酸化膜（ＳｉＯ2）を成膜する。これにより、シリコン基板１１１に、フォトダイオード１１８と共に、光導波路１１６も形成される。この場合、フォトダイオード１１８は、光導波路１１６を横切る状態で形成されるので、光導波路１１６で導波されてくる光信号を受光できる。
【０１００】
図１０の工程図を参照して、光導波路およびフォトダイオードが形成されたシリコン基板１１１を用いて、図１、図２に示す半導体装置１１０で用いられるＳＯＩ基板１１４を作成する手順を説明する。
【０１０１】
まず、図１０Ａに示すように、光導波路１１６およびフォトダイオード１１８が形成されたシリコン基板１１１を用意する。この図１０Ａは、上述した図７に示す工程で形成されたものを示しているが、上述した図９に示す工程で形成されたものであってもよい。そして、図１０Ｂに示すように、例えば熱酸化により絶縁物１１２としてのシリコン酸化膜（ＳｉＯ2）を成膜する。
【０１０２】
また、図１０Ｃに示すように、シリコン基板５０を用意する。そして、図１０Ｄに示すように、表面にシリコン酸化膜（絶縁物１１２）が成膜されたシリコン基板１１１上に、シリコン基板５０を、例えば加熱加圧により貼り合わせる。そして、図１０Ｅに示すように、例えばＣＭＰ法により、シリコン基板５０を途中まで研磨削除してシリコン単結晶膜１１３を形成し、ＳＯＩ基板１１４を作成する。
【０１０３】
上述したように作成されたＳＯＩ基板１１４のシリコン単結晶膜１１３に、ＣＭＯＳ、バイポーラ技術のようなプレーナ技術で、機能ブロック１１５ａ〜１１５ｊが形成される。
【０１０４】
なお、シリコン基板１１１に形成されたフォトダイオード１１８の電極の取り出しは、例えば図１１に示すような工程で行われる。
【０１０５】
まず、図１１Ａに示すように、ＳＯＩ基板１１４を用意する。そして、図１１Ｂに示すように、それぞれ、ｐ+層２４、ｎ+層２５に達する開口（ビアホール）６１ｐ，６１ｎを形成する。そして、図１１Ｃに示すように、全面に、絶縁物としての例えばシリコン酸化膜（ＳｉＯ2）６２を成膜する。
【０１０６】
次に、図１１Ｄに示すように、例えばドライエッチングにより、開口６１ｐ，６１ｎの底のシリコン酸化膜６２を除去する。そして、図１１Ｅに示すように、開口６１ｐ，６１ｎに金属配線６３ｐ，６３ｎを埋め込む。この金属配線６３ｐ，６３ｎとしては、リンＰをドープしたポリシリコン、Ａｌ配線、Ｃｕ配線などを使用できる。Ａｌ配線、Ｃｕ配線を使用する場合には、バリアメタルが必要となる。ポリシリコンを使用する場合、抵抗は高くなるが、フロントエンドプロセスで形成できるため現実的である。
【０１０７】
図１、図２に示す半導体装置１１０の動作を説明する。
発光部１２０で発生されるクロック信号に対応した光信号は、光導波路１２１-1〜１２１-5、コネクタ部１２２およびコネクタ部１１７を通じて、半導体装置１１０のシリコン基板１１１に形成された光導波路１１６-1〜１１６-5の一端に入射され、これら光導波路１１６-1〜１１６-5で導波されていく。
【０１０８】
光導波路１１６-1で導波されていく光信号はフォトダイオード１１８ｅ，１１８ｊで受光され、それぞれのフォトダイオード１１８ｅ，１１８ｊで光電変換が行われて電気信号としてのクロック信号が得られる。フォトダイオード１１８ｅで得られたクロック信号は機能ブロック１１５ｅに供給され、フォトダイオード１１８ｊで得られたクロック信号は機能ブロック１１５ｊに供給される。
【０１０９】
また、光導波路１１６-2で導波されていく光信号はフォトダイオード１１８ｄ，１１８ｉで受光され、それぞれのフォトダイオード１１８ｄ，１１８ｉで光電変換が行われて電気信号としてのクロック信号が得られる。フォトダイオード１１８ｄで得られたクロック信号は機能ブロック１１５ｄに供給され、フォトダイオード１１８ｉで得られたクロック信号は機能ブロック１１５ｉに供給される。
【０１１０】
また、光導波路１１６-3で導波されていく光信号はフォトダイオード１１８ｃ，１１８ｈで受光され、それぞれのフォトダイオード１１８ｃ，１１８ｈで光電変換が行われて電気信号としてのクロック信号が得られる。フォトダイオード１１８ｃで得られたクロック信号は機能ブロック１１５ｃに供給され、フォトダイオード１１８ｈで得られたクロック信号は機能ブロック１１５ｈに供給される。
【０１１１】
また、光導波路１１６-4で導波されていく光信号はフォトダイオード１１８ｂ，１１８ｇで受光され、それぞれのフォトダイオード１１８ｂ，１１８ｇで光電変換が行われて電気信号としてのクロック信号が得られる。フォトダイオード１１８ｂで得られたクロック信号は機能ブロック１１５ｂに供給され、フォトダイオード１１８ｇで得られたクロック信号は機能ブロック１１５ｇに供給される。
【０１１２】
また、光導波路１１６-5で導波されていく光信号はフォトダイオード１１８ａ，１１８ｆで受光され、それぞれのフォトダイオード１１８ａ，１１８ｆで光電変換が行われて電気信号としてのクロック信号が得られる。フォトダイオード１１８ａで得られたクロック信号は機能ブロック１１５ａに供給され、フォトダイオード１１８ｆで得られたクロック信号は機能ブロック１１５ｆに供給される。
【０１１３】
上述した半導体装置１１０によれば、機能ブロック１１５ａ〜１１５ｊにクロック信号を供給するフォトダイオード１１８ａ〜１１８ｊのそれぞれは、光信号の入射位置（コネクタ部１１７の位置）からの導波距離が長くなるほど、屈折率の小さなコア材料で構成される光導波路で導波される光信号を受光するようにされている。この場合、屈折率の小さなコア材料で構成される光導波路ほど光信号の伝送速度が速くなる。したがって、各フォトダイオード１１８ａ〜１１８ｊで受光されるクロック信号に対応した光信号の到達時間差を少なくでき、各機能ブロック１１５ａ〜１１５ｊにクロック信号を光伝送する際のスキューを良好に低減できる。
【０１１４】
ここで、上述したように屈折率ｎを異にする５本の光導波路１１６-1〜１１６-5を備えることで各フォトダイオード１１８ａ〜１１８ｊの到達時間差が少なくなることを確かめるために、図１２Ａ，Ｂに示すシミュレーションモデルを用いて、各チップサイズにおける、フォトダイオードＰＤ１，ＰＤ２への光信号の到達時間の差を遅延時間として求めてみた。なお、フォトダイオードＰＤ１の導波距離は１ｍｍ、フォトダイオードＰＤ２の導波距離は（チップサイズ−１）ｍｍとされている。
【０１１５】
図１２Ａは、単一の光導波路ＷＧを備え、フォトダイオードＰＤ１，ＰＤ２の双方がこの単一の光導波路ＷＧから光信号を受光するようにされたモデルである。光導波路ＷＧのコア材料の屈折率ｎが４であるとしたときの、各チップサイズに対する遅延時間は、図１３に「■印」で示すように、求められた。また、光導波路ＷＧのコア材料の屈折率ｎが１．５であるとしたときの、各チップサイズに対する遅延時間は、図１３に「◆印」で示すように、求められた。これらから、コア材料の屈折率ｎが小さいほど、遅延時間が小さくなることがわかる。これは、コア材料の屈折率ｎが小さいほど光導波路ＷＧにおける光信号の伝送速度が速くなるためである。
【０１１６】
図１２Ｂは、コア材料の屈折率が４である光導波路ＷＧ１と、コア材料の屈折率が１．５である光導波路ＷＧ２とを備え、フォトダイオードＰＤ１が光導波路ＷＧ１から光信号を受光し、フォトダイオードＰＤ２が光導波路ＷＧ２から光信号を受光するようにされたモデルである。各チップサイズに対する遅延時間は、図１３に「＊印」で示すように、求められた。
【０１１７】
この図１３から、コア材料の屈折率を異にする２本の光導波路ＷＧ１，ＷＧ２を備えたものの方が、単一の光導波路ＷＧを備えたものより到達時間差（遅延時間）を低減できることがわかる。図１４は、到達時間差（遅延時間）の改善率を示している。この改善率は、単一の光導波路ＷＧを備えたときの遅延時間をｔ２とし、２本の光導波路ＷＧ１，ＷＧ２を備えたときの遅延時間をｔ１として、（ｔ２−ｔ１）／ｔ２で求められている。このように、２本の光導波路ＷＧ１，ＷＧ２を備えたものは、ｎ＝４の単一の光導波路ＷＧを備えたものに対しては改善率が７０％前後、またｎ＝１．５の単一の光導波路ＷＧを備えたものに対しては改善率が４０％前後である。
【０１１８】
上述したように各フォトダイオード１１８ａ〜１１８ｊの到達時間差を少なくでき、各機能ブロック１１５ａ〜１１５ｊにクロック信号を光伝送する際のスキューを良好に低減できることから、同期をとるためのバッファ回路や複雑なアルゴリズム等を導入する必要がなくなる。また、このような回路を必要としないので、演算処理等の回路動作を単純化でき、よりスマートなＬＳＩを形成することができる。また、上述の不要回路の代わりに他の機能を有するブロックを導入することができ、さらなる高性能を有するＬＳＩを構築することができる。
【０１１９】
なお、上述実施の形態においては、シリコン単結晶膜１１３に１０個の機能ブロック１１５ａ〜１１５ｊが形成され、シリコン基板１１１に５本の光導波路１１６-1〜１１６-5および１０個のフォトダイオード１１８ａ〜１１８ｊが形成されたものであるが、これらの個数および本数は一例であってこれに限定されるものではない。
【０１２０】
また、上述実施の形態においては、５本の光導波路１１６-1〜１１６-5のコア材料の屈折率ｎは全て異なるものとしたが、複数本備える光導波路に同一の屈折率ｎのものが含まれる構成も考えられる。
【０１２１】
また、上述実施の形態においては、５本の光導波路１１６-1〜１１６-5が互いに平行で、半導体装置（半導体チップ）１１０の外周の対面中心を結ぶ位置に配置されたものであるが、これに限定されるものではない。例えば、光導波路を半導体装置１１０の端部近傍位置あるいは対角線位置に配置するようにしてもよい。ただし、例えば光導波路を半導体装置１１０の端部近傍位置に配置した場合、各機能ブロックで配信されるクロック信号の伝送距離が長くなるので、光導波路の配置位置は半導体装置１１０の性能により判断すべきである。また、複数本の光導波路は必ずしも平行に配置する必要はなく、半導体装置１１０においてクロック信号を供給すべき複数の機能ブロックの配置位置に応じて任意に設定できる。
【０１２２】
また、上述実施の形態においては、各機能ブロック１１５ａ〜１１５ｊのそれぞれに対応して１個のフォトダイオードを有する構成とされているが、これに限定されるものではない。例えば、ある機能ブロックに対応して、同一または異なる光導波路から光信号を受光する複数個のフォトダイオードを有する構成としてもよい。このように、各機能ブロックに対応したフォトダイオードの個数は、その機能ブロック内でのクロック信号の伝送距離などを考慮して任意に設定できる。
【０１２３】
また、上述実施の形態においては、クロック信号に対応した光信号を伝送する例を示したが、その他の、各機能ブロックに供給すべき電気信号に対応した光信号を伝送する際にも、この発明を適用してスキューを軽減できる。その他の電気信号としては、例えば各機能ブロックの動作を制御するコード信号等が考えられる。
【０１２４】
なお、上述した半導体装置を実際に適用し得る電子機器の一例を簡単に説明する。
図１５は、コンピュータシステム２００の構成を示している。このコンピュータシステム２００は、ＣＰＵ（Central Processing Unit）２０１と、メモリコントローラとしてのノースブリッジ２０２と、ＤＲＡＭ（Dynamic Random Access Memory）２０３と、Ｉ／Ｏコントローラとしてのサウスブリッジ２０４と、バス２０５と、ネットワークインタフェース（ネットワークＩ／Ｆ）２０６と、記憶装置２０７と、その他の入出力装置（Ｉ／Ｏ装置）２０８とを備えている。
【０１２５】
ノースブリッジ２０２は、光配線２１１を介してＣＰＵ２０１に接続されている。また、サウスブリッジ２０４は、光配線２１２を介してノースブリッジ２０２に接続されていると共に、さらに光配線２１１を介してＣＰＵ２０１に接続されている。また、ＤＲＡＭ２０３は、光配線２１３を介してノースブリッジ２０２に接続されている。ＣＰＵ２０１は、ＯＳ（Operating System）およびアプリケーションプログラムに基づいて各部を制御する。ノースブリッジ２０２は、メモリ２０３へのアクセスを統括制御する。
【０１２６】
バス２０５は電気配線２１４を介してサウスブリッジ２０４に接続されている。また、ネットワークインタフェース２０６、記憶装置２０７およびその他のＩ／Ｏ装置２０８は、それぞれ、バス２０５に接続されている。記憶装置２０７は、ＨＤＤ（Hard Disk Drive）、ＤＶＤ（Digital Versatile Disk）ドライブ、ＣＤ（Compact Disc）ドライブなどである。Ｉ／Ｏ装置２０８は、ビデオ入出力装置、シリアルやパラレルのインタフェースなどである。
【０１２７】
図１６は、光配線２１０（光配線２１１〜２１３のそれぞれに対応している）の構成例を示している。この光配線２１０は、Ｎチャネル分の光伝送系２２０-1〜２２０-Nを有している。光伝送系２２０-1〜２２０-Nのそれぞれは、第１の回路から第２の回路に光信号を伝送する第１の伝送系２２１と、第２の回路から第１の回路に光信号を伝送する第２の伝送系２２２とからなっている。
【０１２８】
第１の伝送系２２１は、パラレル／シリアル変換器（Ｐ／Ｓ変換器）２２１ａ、ドライバアンプ２２１ｂ、発光素子としての半導体レーザ２２１ｃ、光導波路２２１ｄ、受光素子としてのフォトダイオード２２１ｅ、トランスインピーダンスアンプ（ＴＩＡ）２２１ｆ、Ｉ／Ｖ変換アンプ（ＩＶＡ）２２１ｇおよびシリアル／パラレル変換器（Ｓ／Ｐ変換器）２２１ｈを備えている。この場合、Ｐ／Ｓ変換器２２１ａ、ドライバアンプ２２１ｂおよび半導体レーザ２２１ｃは第１の回路側に配置され、フォトダイオード２２１ｅ、ＴＩＡ２２１ｆ、ＩＶＡ２２１ｇおよびＳ／Ｐ変換器２２１ｈは第２の回路側に配置され、光導波路２２１ｄは第１の回路と第２の回路の間に配置される。
【０１２９】
同様に、第２の伝送系２２１は、Ｐ／Ｓ変換器２２２ａ、ドライバアンプ２２２ｂ、半導体レーザ２２２ｃ、光導波路２２２ｄ、フォトダイオード２２２ｅ、ＴＩＡ２２２ｆ、ＩＶＡ２２２ｇおよびＳ／Ｐ変換器２２２ｈを備えている。この場合、Ｐ／Ｓ変換器２２２ａ、ドライバアンプ２２２ｂおよび半導体レーザ２２２ｃは第２の回路側に配置され、フォトダイオード２２２ｅ、ＴＩＡ２２２ｆ、ＩＶＡ２２２ｇおよびＳ／Ｐ変換器２２２ｈは第１の回路側に配置され、光導波路２２２ｄは第２の回路と第１の回路の間に配置される。
【０１３０】
ここで、Ｓ／Ｐ変換器２２１ａ，２２２ａは、それぞれ、伝送すべきデータ、例えばｂ0〜ｂ7の８ビットパラレルデータをシリアルデータに変換する。ドライバアンプ２２１ｂ，２２２ｂは、それぞれ、Ｓ／Ｐ変換器２２１ａ，２２２ａで得られたシリアルデータに基づいて半導体レーザ２２１ｃ，２２２ｃを駆動し、この半導体レーザ２２１ｃ，２２２ｃからシリアルデータに対応した光信号を発生させる。ＴＩＡ２２１ｆ，２２２ｆは、それぞれ、フォトダイオード２２１ｅ，２２２ｅからの光電変換による電流信号を、後続のＩ／Ｖ変換アンプ２２１ｇ，２２２ｇに供給する際に、インピーダンスマッチングをとる。ＩＶＡ２２１ｇ，２２２ｇは、それぞれ、ＴＩＡ２２１ｆ，２２２ｆの出力信号である電流信号を電圧信号に変換する。Ｓ／Ｐ変換器２２１ｈ，２２２ｈは、それぞれ、ＩＶＡ２２１ｇ，２２２ｇの出力信号である、伝送されてきたシリアルデータをパラレルデータに変換する。
【０１３１】
第１の回路から第２の回路にデータを伝送する際の動作について説明する。第１の回路側では、伝送すべき８ビットのパラレルデータはＰ／Ｓ変換器２２１ａでシリアルデータに変換され、このシリアルデータはドライバアンプ２２１ｂに供給される。このドライバアンプ２２１ｂにより半導体レーザ２２１ｃが駆動され、この半導体レーザ２２１cからはシリアルデータに対応した光信号が発生される。そして、この光信号が光導波路２２１ｄを通って第２の回路側に伝送される。
【０１３２】
第２の回路側では、光導波路２２１ｄで伝送されてきた光信号がフォトダイオード２２１ｅに照射される。このフォトダイオード２２１ｅからの光電変換による電流信号は、インピーダンスマッチング用のＴＩＡ２２１ｆを介してＩＶＡ２２１ｇに供給され、電圧信号に変換される。そして、このＩＶＡ２２１ｇの出力信号である、伝送されてきたシリアルデータはＳ／Ｐ変換器２２１ｈでパラレルデータに変換される。
【０１３３】
このようにして、第１の回路から第２の回路にデータの伝送が行われる。なお、詳細説明は省略するが、第２の回路から第１の回路にデータを伝送する際の動作についても同様に行われる。図１６に示す光配線２１０では、Ｎチャネル分の光伝送系２２０-1〜２２０-Nを有しているので、Ｎチャネル分のデータ送受信を並行して行うことができる。
【０１３４】
上述したコンピュータシステム２００においては、図示しないプリント配線基板（マザーボード）上に、上述した電子部品としてのＣＰＵ２０１、ノースブリッジ２０２、ＤＲＡＭ２０３、サウスブリッジ２０４およびバス２０５をそれぞれ構成する半導体チップが実装される。この場合、各半導体チップを、図１、図２に示す半導体装置１１０と同様に構成することで、それぞれの半導体チップ内の複数の機能ブロックに、電気信号、例えばクロック信号、動作制御用のコード信号等を良好に供給できる。
【０１３５】
図１７は、ゲーム機３００の構成を示している。このゲーム機３００は、ゲームアプリケーションプログラム等の各種アプリケーションプログラムに基づいて信号処理や内部構成要素の制御を行うメインＣＰＵ３０１と、画像処理を行うグラフィックプロセッサ（ＧＰ）３０２と、インターネット等のネットワークとのインタフェースを行うためのネットワークインタフェース（ネットワークＩ／Ｆ）３０３と、インタフェース処理を行うＩＯプロセッサ（ＩＯＰ）３０４と、ＤＶＤやＣＤ等の光ディスク３０５の読み出し制御や当該読み出されたデータのデコードを行う光ディスク制御部３０６と、メインＣＰＵ３０１に接続されるメインメモリとしてのＤＲＡＭ３０７と、ＩＯプロセッサ３０４が実行する命令やデータを保持するためのＩＯＰメモリ３０８と、主にオペレーティングシステム用のプログラムが格納されたＯＳ−ＲＯＭ３０９と、音声信号処理を行うサウンドプロセッサユニット（ＳＰＵ）３１０と、圧縮波形データを格納するサウンドバッファ３１１とを基本構成として備えている。
【０１３６】
メインＣＰＵ３０１とネットワークＩ／Ｆ３０３は、光配線３１２により接続されている。メインＣＰＵ３０１とグラフィックプロセッサ３０２は、光配線３１３により接続されている。メインＣＰＵ３０１とＩＯプロセッサ３０４は、ＳＢＵＳ３１４により接続されている。ＩＯプロセッサ３０４と、光ディスク制御部３０６、ＯＳ−ＲＯＭ３０９およびサウンドプロセッサユニット３１０は、ＳＳＢＵＳ３１５により接続されている。
【０１３７】
メインＣＰＵ３０１は、ＯＳ−ＲＯＭ３０９に格納されたプログラムや、光ディスク３０５から読み出されてＤＲＡＭ３０７にロードされたり、通信ネットワークを介してダウンロードされた、各種のゲームアプリケーションプログラム等を実行する。グラフィックプロセッサ３０２は、例えばビデオゲームにおけるレンダリング処理等を行い、ビデオ信号をディスプレイに出力する。
【０１３８】
ＩＯプロセッサ３０４には、コントローラ（図示せず）が接続されるコントローラポート３２１、メモリカード（図示せず）が装填されるメモリカードスロット３２２、ＵＳＢ接続端子３２３およびＩＥＥＥ１３９４接続端子３２４が接続されている。これにより、ＩＯプロセッサ３０４は、コントローラポート３２１を介して接続されたコントローラ、メモリカードスロット３２２を介して接続されたメモリカード、ＵＳＢ接続端子３２３を介して接続された図示しない携帯電話機やパーソナルコンピュータとの間でデータの送受や、プロトコル変換等を行う。
【０１３９】
サウンドプロセッサユニット３１０は、サウンドバッファ３１１に格納されている圧縮波形データを、メインＣＰＵ３０１からの命令に基づいて所定のサンプリング周波数で再生することなどにより、様々なサウンドを合成し、オーディオ信号をスピーカに出力する。
【０１４０】
なお、光配線３１２，３１３は、それぞれ、上述の図１６に示すように構成されており、メインＣＰＵ３０１とネットワークＩ／Ｆ３０３の間、およびメインＣＰＵ３０１とグラフィックプロセッサ３０３の間では、光信号によってデータの送受信が行われる。
【０１４１】
上述したゲーム機３００においては、図示しないプリント配線基板（マザーボード）上に、上述したメインＣＰＵ３０１等の基本構成電子部品としての半導体チップが実装される。この場合、各半導体チップを、図１、図２に示す半導体装置１１０と同様に構成することで、それぞれの半導体チップ内の複数の機能ブロックに電気信号、例えばクロック信号、動作制御用のコード信号等を良好に供給できる。
【０１４２】
図１８は、サーバ４００の構成を示している。このサーバ４００は、ＣＰＵ４０１，４０２と、チップセット４０３と、ネットワークインタフェース（ネットワークＩ／Ｆ）４０４と、メモリ４０５と、ＰＣＩブリッジ４０６と、ルータ４０７とを基本構成として備えている。
【０１４３】
チップセット４０３には、光配線４１１，４１２を介してＣＰＵ４０１，４０２が接続されていると共に、光配線４１３を介して、ネットワークＩ／Ｆ４０４が接続されている。また、チップセット４０３には、電気配線により、メモリ４０５、ＰＣＩブリッジ４０６およびルータ４０７が接続されている。ネットワークＩ／Ｆ４０４は、ネットワークとのインタフェースを行う。チップセット４０３は、ＣＰＵ４０１，４０２、ネットワークＩ／Ｆ４０４、メモリ４０５およびＰＣＩブリッジ４０６などを制御する。
【０１４４】
ＰＣＩブリッジ４０６には、ＰＣＩバス４１４を介して、記憶装置などのＰＣＩデバイス４１５〜４１６が接続されている。ルータ４０７は、例えば、スイッチカード４２１およびラインカード４２２〜４２５から構成されている。ラインカード４２２〜４２５は、パケットの前処理を行うプロセッサであり、スイッチカード４２１はパケットの行き先をアドレスに従い切り替えるスイッチである。
【０１４５】
なお、光配線４１１〜４１３は、それぞれ、上述の図１６に示すように構成されており、ＣＰＵ４０１，４０１とチップセット４０３の間、およびチップセット４０３とネットワークＩ／Ｆ４０４の間では、光信号によってデータの送受信が行われる。
【０１４６】
上述したサーバ４００においては、図示しないプリント配線基板（マザーボード）上に、上述したメインＣＰＵ４０１，４０２、チップセット４０３等の基本構成電子部品としての半導体チップが実装される。この場合、各半導体チップを、図１、図２に示す半導体装置１１０と同様に構成することで、それぞれの半導体チップ内の複数の機能ブロックに電気信号、例えばクロック信号、動作制御用のコード信号等を良好に供給できる。
【産業上の利用可能性】
【０１４７】
この発明は、複数の機能ブロックに所定の信号を光伝送する際のスキューを良好に低減できるものであり、半導体基板上に複数の機能ブロックが形成されているシステムＬＳＩ等の半導体装置（半導体チップ）に適用できる。
【図面の簡単な説明】
【０１４８】
【図１】実施の形態としての半導体装置の構成を示す平面図および断面図である。
【図２】半導体装置の要部の構成を示す平面図である。
【図３】光導波路の形成工程を示す工程図である。
【図４】フォトダイオードの形成工程を示す工程図である。
【図５】フォトダイオードの形成工程を示す工程図である。
【図６】工程図の断面位置を示す図である。
【図７】シリコン基板に光導波路およびフォトダイオードを形成する際の工程を示す工程図である。
【図８】工程図の断面位置を示す図である。
【図９】シリコン基板に光導波路およびフォトダイオードを形成する際の他の工程を示す工程図である。
【図１０】ＳＯＩ基板の作成工程を示す工程図である。
【図１１】電極の取り出し工程を示す工程図である。
【図１２】到達時間差（遅延時間）の改善効果を確かめるためのシミュレーションモデルを示す図である。
【図１３】単一の光導波路を備えたもの、および屈折率を異にする２本の光導波路を備えたものにおける、チップサイズに対する遅延時間の関係を示す図である。
【図１４】屈折率を異にする２本の光導波路を備えたものの、単一の光導波路を備えたものに対する遅延時間の改善率を示す図である。
【図１５】コンピュータシステムの構成を示すブロック図である。
【図１６】光配線の構成例を説明するための図である。
【図１７】ゲーム機の構成を示すブロック図である。
【図１８】サーバの構成を示すブロック図である。
【符号の説明】
【０１４９】
１１０・・・半導体装置、１１１・・・シリコン基板、１１２・・・絶縁物、１１３・・・シリコン単結晶膜（アクティブシリコン層）、１１４・・・ＳＯＩ基板、１１５ａ〜１１５ｊ・・・機能ブロック、１１６，１１６-1〜１１６-5・・・光導波路、１１７，１２２・・・コネクタ部、１１８，１１８ａ〜１１８ｊ・・・フォトダイオード、１２０・・・発光部、１２１-1〜１２１-5・・・光導波路、２００・・・コンピュータシステム、２１０・・・光配線、３００・・・ゲーム機、４００・・・サーバ
【技術分野】
【０００１】
この発明は、例えば、半導体基板上に複数の機能ブロックが形成されている半導体装置およびそれを用いた電子機器に関する。
【０００２】
詳しくは、この発明は、複数の機能ブロックに対応した受光素子を備え、各受光素子は光導波路で導波されてくる光信号を光電変換して得られる電気信号を対応する機能ブロックに供給するものにあって、光信号を導波する光導波路としてそれぞれ屈折率の異なるコア材料で構成される複数本の光導波路を備え、各受光素子は導波距離が長くなるほど屈折率の小さなコア材料で構成される光導波路で導波される光信号を受光するようにしたことによって、複数の機能ブロックに所定の信号を光伝送する際のスキューを良好に低減できるようにした半導体装置等に係るものである。
【背景技術】
【０００３】
インターネットの普及による高度情報化社会において、情報通信機器（パソコン、ワークステーション、サーバ等）、携帯端末などの個人用小型機器（携帯電話、ＰＤＡ等）の情報送受信端末は、ますます、高容量化、高速化等されつつあり、これら高性能化には半導体デバイスが大きな役割を担っている。例えば、ほぼ全ての端末に組み込まれているマイクロプロセッサはこれら情報端末機器の性能に大きく影響を及ぼしており、微細化の進展によりギガヘルツ（ＧＨｚ）帯の高速動作が達成されている。
【０００４】
また、マイクロプロセッサだけでなく、画像処理用のＬＳＩ（Large Scale Integrated circuit）に代表されるシステムＬＳＩでは、ロジック回路だけでなくＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）等のメモリ回路もインテグレーションされており、ロジック回路とメモリ回路とのデータ授受には高速化、高容量化が求められている。
【０００５】
ＬＳＩの高速化において、ミクロな観点とマクロな観点の2つから議論される。まず、ミクロな観点においては素子（トランジスタ）単体の高速化があげられる。トランジスタの高速化については、いわゆる微細化技術が技術牽引力となっている。現在の量産レベルでは１３０ｎｍノード（ｎｏｄｅ）が最先端であり、先にあげたマイクロプロセッサのＧＨｚを越えるものが代表である。開発レベルにおいては、すでに３２ｎｍノード（ｎｏｄｅ）のトランジスタの動作確認がされており、さらには、量子井戸単一電子チャネルトランジスタの動作確認もされており、数〜十数ＧＨｚレベルで動作する単体トランジスタはいずれ出現するものと予想される。
【０００６】
次にマクロな観点について説明する。ここで記載するマクロな観点とはＬＳＩチップ全体の動作のことをいう。トランジスタ単体のみが高速動作してもＬＳＩチップの一部で速度を律速する部分があれば、そのＬＳＩチップは高速動作しないことになる。
【０００７】
ここで簡単に、ＬＳＩチップの全体像について記載する。例えば、システムＬＳＩの場合、ＬＳＩチップはロジック回路とメモリ回路で構成されている。さらにロジック回路、例えば、マイクロプロセッサでは、ロジックコア部（演算部）、浮遊小数点演算ユニット、キャッシュ、キャッシュコントローラ、クロック発生回路、インタフェース等々の複数の機能ブロック（ユニット）が混載されている。それらの機能ブロックは金属配線で接続され、この金属配線は半導体ウエーハプロセスにおけるバックエンドプロセス（ＢＥＯＬ：Back End Of the Line）で形成されており、国際半導体ロードマップ２００２（ＩＴＲＳ２００２）によれば、９０ｎｍ世代では８層金属配線に、６５ｎｍ世代では１０層金属配線になると予想されている。
【０００８】
金属配線における信号の送受信は電気（電子）で行われる。その伝導媒体は電界（電磁波）である。すなわち、入力信号オン（ＯＮ）の情報が発信されると金属配線近傍の静電容量が充電され、受信側まで静電容量の誘電緩和が終了した時点で電気信号が送信されることになる。この誘電緩和速度は金属配線を構成する比誘電率（εr）、比透磁率（μr）の物理量で規定され、光速ｃの１／sqrt（εr・μr）となる。
【０００９】
電気伝導では、抵抗成分が電場形成の律速となる。単純には、Ｖ＝ＩＲで記述される電圧降下が発生する。高周波伝導の場合、その抵抗成分は抵抗（Ｒ）だけでなく、容量（Ｃ）、インダクタンス（Ｌ）の物理量、および送信される信号の周波数に大きく影響され、その抵抗成分はsqrt[（Ｒ+jωＬ）/（jωＣ）]（ω:周波数）で記述される。
【００１０】
金属配線は各ブロック内及びブロック間を接続するため、金属配線の長さは様々な値をとることになる。金属配線の速度については、上記に示したように、比誘電率と比透磁率（金属の場合、μr=1）で決定され、例えば、半導体で主に適用されているシリコン酸化膜の比誘電率は４であるので、光速の１／４となり、速度の観点からは大きな問題とならない。
【００１１】
一方、抵抗値の観点では、抵抗Ｒは、金属の比抵抗ρ、断面積Ｓ、長さlとすると、Ｒ＝ρ・ｌ／Ｓとなり、長さｌの増加に伴い、抵抗値Ｒは増加する。また、高周波の場合、jωＬの成分も加味され、インダクタンスＬはその長さｌに比例するため、抵抗成分は増加することになる。これら抵抗成分の増加は、電圧低下を招き、信号受信側での十分な電位の供給ができなくなる。また、十分な電位の供給をするために信号送信側の電位をあげる方法もあるが、その場合、電流値の増加によりＩ2Ｒで表される消費電力の増加になる。
【００１２】
標準的なＬＳＩチップの電源電圧を用いた場合、１ＧＨｚの信号を電力損失なく、許容配線遅延内で電気伝送を行うことができる配線長は１００μｍと言われている。今後のＬＳＩでは、前述したように、高速化、高容量化という高性能化が求められており、数ＧＨｚ〜数１０ＧＨｚで動作するＬＳＩが求められている。そのため、上記課題を解決するために、電気伝送の改善、電磁波伝送、光伝送等の様々な方法が検討されている。
【００１３】
まず、電気伝送においては、配線を形成する金属材料、配線層間膜材料の変更及び配線の設計の両面からアプローチしている。
【００１４】
材料からのアプローチでは、配線材料の低抵抗化と層間膜材料の低誘電率化を行っている。配線材料の低抵抗化については、すでに１３０ｎｍ世代からアルミニウム合金配線（比抵抗３．０μΩcm）を銅配線（比抵抗１．８μΩcm）に置き換える構造が採用されており、さらなる低抵抗化を検討する場合、その選択肢として、銀や超伝導等があげられるが、量産プロセスへの適用には大きな障壁がある。
【００１５】
配線間層間膜材料の低誘電率化については、１３０ｎｍ世代からフッ素化酸化膜（ＦＳＧ:比誘電率３．５）や炭素ドープ酸化膜（ＳｉＯＣ:比誘電率２．８）等が適用されており、ＩＴＲＳ（International Technology Roadmap for Semiconductor）によれば、９０ｎｍ世代では比誘電率＜２．４を、６５ｎｍ世代では比誘電率＜２．１のロードマップとなっている。
【００１６】
一般的に、層間膜の誘電率を下げるには層間膜をポーラスにする方向であり、層間膜が脆弱になる。そのため、層間膜を形成することはできるが、インテグレーションにおいて大きな課題を生じている。例えば、ダマシンプロセスにおける銅の化学的機械的研磨プロセスでは層間膜へのクラック発生、ＣＶＤ（化学気相成長法）による銅拡散防止用バリアメタル成膜ではポーラスな層間膜中への反応ガス侵入による層間膜の腐食等の問題が発生している。
【００１７】
配線設計については、現状の世代では、１ＧＨｚ前後の周波数であるため、抵抗と容量のみを考慮した集中定数回路による差動入力伝送で対応できたが、１ＧＨｚを越える周波数帯では、抵抗、容量のほかにインダクタンス成分を考慮する必要があり、分布定数回路のモデルを適用する必要がある。分布定数回路による設計では、マイクロストリップ線路やコプレーナ線路等がある。これら配線設計はプリント基板や実装配線等で広く採用されているものであり、主配線の左右、上下層の配線を設計となるため、配線層数は増大することになる。また、電界（電磁波）の反射を考慮した設計が必要であり、回路受信側末端には回路のインピーダンスにマッチしたインピーダンスを設けている。さらに、電圧降下の対応については、リピータといわれる電圧回復アンプを配線間に挿入している。
【００１８】
次に、電磁波伝送について記述する。電磁波による伝送方法は、すでにラジオ、テレビ、携帯電話等の広域エリアにおいては広く実用化されており、多重化技術等の大容量伝送には優れている。この技術をダウンサイズ化し、ＬＳＩ内に適用するという発想である。送受信するアンテナについては、ＭＥＭＳ（Micro Mechanical Electrical Systems）の加工技術を用いてチップサイズ内に収まるレベルまで到達している。
【００１９】
次に、光伝送方法について記述する。光伝送も電磁波伝送と同様、インターネット、ＬＡＮ等に代表されるような中長距離おける通信手段として実用化されている。最近では、大型汎用機器間をつなぐ伝送や同機器内に内蔵されているボード間の接続（バックボーン接続）も電気伝送から光伝送に変わりつつある。伝送方式には光ファイバ、光シートを用いている。
【００２０】
ＬＳＩチップ間という近距離を光で伝送する方法が盛んに研究されている。光伝送の場合、電気のようなクロストーク（相互干渉）も小さく、かつ、近距離伝送であるため、ＬＳＩチップ間の光伝送では導波路伝送だけでなく自由空間伝送も研究されている。
【００２１】
自由空間伝送の一例を下記に記す。受発光素子を有する複数個のＣＰＵ/メモリチップが一つのパッケージ内に搭載されており、その上部にホログラムが設置してある。あるチップからの信号が発光され、その信号はホログラムを通して受光素子のチップに伝送される。
【００２２】
ＬＳＩチップ間を導波路で伝送する形態は、近年、さかんに研究されている。それは、ＬＳＩの高速化に伴い、大容量のデータを外部のメモリやモジュールに伝送する必要が生じたためである。現状では数百ＭＨｚの伝送容量であるが、数年後には数ＧＨｚの伝送容量が必要とされている。
【００２３】
ＬＳＩチップ間の伝送では、インターポーザー方式が主に研究されている。本方式の主なパーツは、電気-光変換部、光導波路、光-電気変換部であり、それぞれのパーツはそれぞれのインターポーザー上に実装された形態を有している。電気-光変換部では端面発光レーザや面発光レーザ（VCSEL: Vertical Cavity Surface Emission Laser Diode）が用いられている。
【００２４】
光導波路には、短距離伝送であるため、一般的なガラス系の光ファイバだけでなく、安価で形状的なフレキシビリティを有するプラスチック系材料も使用されている。プラスチック系材料による導波路形成では、フォトリソグラフィとドライエッチングを用いた加工形成のほかに、光のエネルギーで屈折率を変化させるフォトブリーチング法といわれる方法で形成するものもある。光-電気変換部はフォトダイオード、電流-電圧変換ＬＳＩ等で構成されている。
【００２５】
最後に、ＬＳＩチップ内での光伝送について説明する。本発明はこのＬＳＩチップ内の光伝送の部類に属する。ＬＳＩチップ内の光伝送については研究の初期段階であり、まだ、製品化されているものはないが、前述したようにチップ内の伝送容量及び速度がＧＨｚ帯まで及ぶため、光伝送導入の余地は十分にある。しかしながら、光-電気変換用の部品を、大きくて２０ｍｍ角のチップの中に混載する必要があるため、技術的に困難な面がある。以下に、現在検討されているＬＳＩチップ内の光伝送技術のいくつかを紹介する。
【００２６】
（１）自由空間伝送
シリコンは近赤外より短い波長で透明である性質を有している。この特性を利用し、シリコン基板を自由空間光伝送部及びインターポーザーという形態で光伝送を行う方式である。この構造はシリコン上にＶＣＳＥＬ等の受光素子及びそのドライバとフォトディテクタ等の発光素子及びそのドライバをマウントした簡単な構造であり、シリコンの屈折率が３．０程度であるため界面（空気:屈性率１）での光の透過は非常に小さい。
【００２７】
（２）外部から発光信号を送信する方法
このシステムは主にクロック信号の送受信に用いられるものであり、ＬＳＩチップ内に導波路及びフォトダイオードを混載し、外部から光信号をレーザにて供給するものである。クロック信号の送受信を目的としているため、送信側のレーザには一定周期で発信されるモードロックレーザが使用される。導波路形成については様々な方法が採用されている。本項に関する光伝送システムのいくつかを下記に示す。
【００２８】
（ａ）ＬＳＩチップの最上層に設ける方法
本方式はＬＳＩ配線形成後の最上層に導波路を設ける方法である。
【００２９】
特許文献１では、ＬＳＩチップで使用される層間膜材料よりも屈折率の大きい材料を導波路として形成し、シリコン基板とのコンタクト部にフォトディテクタを設ける構造を提供している。
【００３０】
非特許文献１では、シリコン基板上に形成されたガリウム砒素（ＧａＡｓ）系受発光素子、その上層にＬＳＩ配線形成及び縦方向光導波路、最上層にミラーを含む横方向導波路を有する光配線システムを提案している。光信号は、シリコン基板に設けられた発光素子からＬＳＩチップ上方に向かって発せられ、配線形成された層間膜内の導波路を通り、最上層の導波路に到達する。最上層の導波路には反射ミラーが設置されており、そのミラーにより、光信号は最上層の導波路を横方向に伝送される。伝送された光は、別のミラーに反射され、層間膜内の導波路を下方に進行し、シリコン基板上に形成された受光素子に入射される。
【００３１】
（ｂ）半導体基板上または内部に導波路を設ける方法
半導体基板上または内部に導波路を設ける構造として、最もポピュラーな構造はコア部をシリコンとし、クラッド部をシリコン酸化膜とした構造である。シリコンには、ポリシリコン、シングルクリスタルシリコン、アモルファスシリコンが用いられる。シリコン/シリコン酸化膜構造の導波路ではクラッドにシリコン酸化膜を用いているので、ＳＯＩ（silicon on insulator）と併用して使用することが多い。
【００３２】
基板であるシリコンより屈折率の大きい材料をシリコン基板に埋め込む導波路形成構造を提供するものとして、シリコンゲルマニウム（ＳｉＧｅ）導波路がある。ＳｉＧｅの屈折率はＧｅ混入濃度で調整可能であり、その典型的な屈折率としては３．５前後である。ＳｉＧｅは半導体の性質を有しているため、導波路内にフォトディテクタとして埋め込むことができる。
【００３３】
また、上記シリコン/シリコン酸化膜導波路と同様に、ＳＯＩ構造とすることにより、光の漏洩及び外部からの侵入を防ぐことができ、さらに、ピアなシリコンを絶縁物（ＳＯＩのシリコン酸化膜）上に形成することにより、そのピアシリコン上にＣＭＯＳを形成でき、電気と光の複合デバイスが可能となる（例えば、特許文献２参照）。
【００３４】
（ｃ）フォトバンドギャップを利用した導波路形成
ある周期的な誘電体構造では、格子の一定の方向について電磁（光）放射の伝播が禁じられている。これらの構造は、フォトバンドギャップ構造として知られている。シリコン基板は、単結晶であり、かつ、大きな誘電体定数を有しているので、このフォトバンドギャップ構造を適用するのに適した材料である。本構造の形成はリソグラフィとエッチングで形成可能であり、材料特性と伝送する波長により、その加工形状、レイアウト、及びスケールが決定される。
【００３５】
（ｄ）エバネッセント光を利用した方法
光は電気のように損失なく伝送方向を自由に変えることは困難である。エバネッセント光を用いて光の伝送方向を自由に変える方法が提案されている。なお、エバネッセント光とは導波路から漏洩（染み出し）した光である。その構造は主導波路内に変更させたい伝送方向へエバネッセント光を染み出させるような構造を有している。導波路の形態については、コア部にシリコンをクラッドにシリコン酸化膜を用いる構造が一般的である。また、ＳＯＩ構造の基板を用いることにより、光の遮蔽効果及びＣＭＯＳ等とのインテグレーションも可能である。
【００３６】
（ｅ）電子/ホール濃度の制御で波長変調する方法
本方式はシリコン半導体を用いた光の変調方式である。シリコンは電圧を印加することにより、電子及びホール濃度を変えることができる。電子及びホール濃度の変化によりクラーマース・クロニッヒの関係から波長変調することができるため、マッハツェンダー変調器との併用により、信号の“０”、“１”を電圧により調整することができる。これらはシリコン上にＣＭＯＳプロセスで形成できるので、ＣＭＯＳ等のＬＳＩと光デバイスを一つのチップ上で形成することが可能である。
【００３７】
（３）シリコン基板に発光素子を混載する方法
シリコン基板に発光素子を設けることにより、クロック信号だけでなく、データ信号も送受信することが可能である。この方法では、別途作製された発光素子をシリコン基板にマウントする方法とシリコン基板内にＣＭＯＳプロセスで形成する方法がある。シリコン基板内にＣＭＯＳプロセスで形成する発光素子として、以下のようなものが開発されている。
【００３８】
（ａ）シリコンナノクリスタル、エルビウムドープシリコン等の発光素子
シリコンは間接遷移型半導体であるため、発光しにくい材料である。このような材料では、結晶サイズを小さくすることによって、バンド端発光させることができる。シリコンもナノレベルまで結晶サイズを小さくすることにより、発光することが確認されている。さらに、エルビウムのような不純物を添加することにより、サブバンドが形成され、その発光効率が向上することが知られている。これらの技術を応用し、発光と受光をシリコン内で行わせることによる光電気複合配線が検討されている。
【００３９】
（ｂ）シリコン上に発光半導体（ＧａＡｓ、ＧａＮ）をエピタキシャル成長させる方法
発光する材料は一般的にIII-Ｖ族やII-ＶＩ族の半導体化合物である。それら材料の格子定数はシリコンのそれと大きく異なり、いくらシリコン上の表面をクリーンな状態にしても、格子定数ミスマッチによりヘテロエピタキシャルしない。そのため、格子定数ミスマッチを補完するためにバッファ層を設ける方法が用いられている。例えば、ガリウム砒素（ＧａＡｓ）ではＳＴＯ（ＳｒＴｉＯ）をＧａＮではＳｉＣをバッファ層として用いるとヘテロエピタキシャル成長することが報告されている。
【００４０】
【特許文献１】特開昭６１−２２２１６５号公報
【特許文献２】特開平０９−３１８８３０号公報
【非特許文献１】Georgia Institute of Technology（web資料,"Towards a comparison between chip-level optical interconnection and board-level exterconnection"
【発明の開示】
【発明が解決しようとする課題】
【００４１】
上述したように、ＬＳＩチップで要求される数ＧＨｚの伝送速度及び容量の送受信には様々な方法があるが、いずれも一長一短がある。
【００４２】
電気伝送の場合、現在の延長線上でプロセスを行うことができるそうであるが、配線層数の増大、電圧降下を見据えた電源電圧の増加または電圧降下回復のためのアンプ増設による消費電力増加、高周波対応のための複雑な配線設計及び各ブロックの適切な配置設計等の大きな課題がある。設計については、少量多品種であるシステムＬＳＩでは世代及び製品ごとに設計を行う必要があり、また、そのライフタイムが短い。そのため、システムＬＳＩの開発では短ＴＡＴ（Turn Around Time）が要求されている。設計の複雑化は製品の短ＴＡＴの要求には相容れない可能性がある。
【００４３】
電気配線ではさらに致命的な欠陥として、高周波発生時の電磁波問題、高周波信号波形の立ち上がり/立下り特性の劣化があげられる。前者については、電気伝送時に発生する電磁波が高周波になるに従い、その電磁波は短波長化される。電磁波はその波長の２πの整数倍長の金属に対してアンテナ効果を及ぼす。アンテナ効果は電磁ノイズの発生源となり、デバイス動作の不具合を引き起こすことになる。後者については、上述した電気伝導機構からわかるように、配線部の静電容量を充填する誘電緩和が必要であり、ＧＨｚ帯になると追従できなくなる。信号の立ち上がり/立下りは信号認識の上で重要なファクターであり、急峻な立ち上がり/立下りが必要である。
【００４４】
電磁波伝送については、電気伝送と同様、アンテナ効果による電磁波ノイズの課題や電磁波発生源及び受信源であるアンテナ形成に大きな課題を残している。
【００４５】
光伝送については、電気-光変換等の構成部品の多さに不都合があるが、電気や電磁波のようにデバイスに与える物理的性質による致命的な欠陥は少ないため、ＧＨｚ帯伝送においては有力な候補と考える。
【００４６】
信号伝送における大きな課題には、以下の3つがあげられる。
（１）クロストーク（cross talk）
隣接する配線同士が及ぼす作用であり、主には配線から発生する電磁波の影響である。
（２）ジッター（jitter）
信号に重畳されるノイズであり、外部からの電磁波によるものや内部回路等からの雑音等がある。
（３）スキュー（skew）
【００４７】
信号の遅れのことであり、特にＬＳＩチップ内の各ユニットを同期させる信号（クロック信号）でクリティカルである。ＬＳＩチップ、特に、演算処理ユニットを有するＬＳＩチップを正確に動作させるためには、クロック信号のスキューをできる限り小さくする必要がある。
【００４８】
ＧＨｚ帯伝送においてはその信号周期は１×１０-9秒（nsec）以下であり、非常に短い信号時間であるため、これら課題は厳しく管理される方向である。
【００４９】
上記課題であるクロストークについては、ほぼ正確なシミュレーションが可能な状況である。特に電気伝送においては微細化による配線間の狭ピッチ化により非常に正確なシミュレーションが可能となっている。光伝送では光の漏洩を防止するためのクラッドを設けているので、全反射条件を考慮したコア/クラッド材料の正しい選択を行えば、特に問題になるものではない。
【００５０】
ジッターについては、電磁シールド等による外部からの電磁波の遮断や信号線に重畳されたノイズの回路的手法によるフィルタリング等により、ある程度の解決策は見出されている。
【００５１】
一方、スキューは前述したように時間の遅延であり、時間に依存する。その原因の多くはＬＳＩチップ内の回路動作に依存されるが、他の要因として、配線長の違いによる伝達時間の差異等があげられる。配線長の違いによる伝達時間の差異に関しては、Ｈ−ｔｒｅｅのような等長配線を形成する方法がとられている。また、電気伝送の場合ではあるが、バッファ層導入による回路的手法、遺伝的アルゴリズム手法、非同期的手法等が試みられているがまだ研究レベルである。
【００５２】
上述したように、クロック信号の伝送にはクロストーク、ジッター、スキューの課題があるが、光伝送の場合、光を伝送する導波路には前述したようにコア/クラッド構造で構成されているため、外部からのノイズに関する課題（クロストーク、ジッター）については電気伝送ほどクリティカルではない。光伝送ではスキューの課題がクローズアップされる。
【００５３】
上述したように、スキューはＬＳＩチップ内の回路動作と伝送距離（配線の長さ）に大きく依存する。ＬＳＩチップ内の回路動作については既存の電気配線システムと課題は同じであり、すでに様々な手法が試みられている。一方、伝送距離に依存するスキューに関しては上述のＨ−ｔｒｅｅ法のような等長配線が電気配線システムの世代を踏襲して開発されている。
【００５４】
しかしながら、光は電気のように場を介在して伝導しないため、分岐に対しては困難である。電気配線におけるＨ−ｔｒｅｅの場合、Ｈ−ｔｒｅｅの占有面積をできる限り狭くするために９０度の分岐を採用しているが、光を９０度に分岐することは非常に困難である。導波路は、スネルの法則に従い全反射するように、すなわち、光の伝送されるコア部から光が漏洩しないように、設計されている。しかも、直進性の良いレーザ光を光の光源として用いることが一般的であるため、導波路の設計ではほぼストレートな状態を考慮している。９０度に分岐する場合、単純に考えれば、光は分岐部で導波路に９０度に入射されることになり、光の透過や散乱のために光のロスが大きくする。このようなロスを回避するためのいくつかの手法を以下に示す。
【００５５】
（１）分岐部に大きな曲率半径の導入
（２）フォトバンドギャップを考慮した設計
（３）屈折率の極端に小さな材料をクラッドに使用
【００５６】
しかしながら、いずれの手法にも問題点がある。（１）の大きな曲率半径の導入については導波路の占有面積が広くなり、（２）のフォトバンドギャップについては加工精度がシビアであり、ＥＢ（Electron Beam）レベルの加工精度が要求されるため産的ではなく、（３）の屈折率の小さなクラッド導入については最小の屈折率が１（真空中）であるため、材料の選択に限りがある。
【００５７】
この発明の目的は、複数の機能ブロックに所定の信号を光伝送する際のスキューを良好に低減することにある。
【課題を解決するための手段】
【００５８】
この発明に係る半導体装置は、半導体基板上に複数の機能ブロックが形成されている半導体装置であって、少なくとも異なる屈折率のコア材料で構成される光導波路を含む複数本の光導波路と、この複数本の光導波路の一端にそれぞれ所定の電気信号に対応した光信号を入射する光信号入射部と、それぞれ複数本の光導波路のいずれかで導波される光信号を受光して複数の機能ブロックのいずれかに供給するための所定の電気信号を得る複数個の受光素子とを備え、複数個の受光素子のそれぞれは、光信号の入射位置からの導波距離が長くなるほど、屈折率の小さなコア材料で構成される光導波路で導波される光信号を受光するようにされたものである。
【００５９】
また、この発明に係る電子機器は、複数の電子部品からなる電子機器であって、複数の電子部品のうち所定の電子部品は、複数の機能ブロックからなり、少なくとも異なる屈折率のコア材料で構成される光導波路を含む複数本の光導波路と、この複数本の光導波路の一端にそれぞれ所定の電気信号に対応した光信号を入射する光信号入射部と、それぞれ複数本の光導波路のいずれかで導波される光信号を受光して複数の機能ブロックのいずれかに供給するための所定の電気信号を得る複数個の受光素子とを備え、複数個の受光素子のそれぞれは、光信号の入射位置からの導波距離が長くなるほど、屈折率の小さなコア材料で構成される光導波路で導波される光信号を受光するようにされたものである。
【００６０】
この発明において、少なくとも異なる屈折率のコア材料で構成される光導波路を含む複数本の光導波路が備えられている。この複数本の光導波路の一端にそれぞれ所定の電気信号に対応した光信号が入射される。そして、複数の機能ブロックのそれぞれには、複数本の光導波路のいずれかで導波される光信号が受光素子で受光されることで、所定の電気信号が供給される。所定の電気信号は、例えばクロック信号、動作制御用のコード信号等である。
【００６１】
例えば、複数の機能ブロックが形成される半導体基板として、シリコン基板上に絶縁物を介してシリコン単結晶膜が形成されたＳＯＩ基板が用いられる。そして、複数の機能ブロックはＳＯＩ基板のシリコン単結晶膜に形成され、複数本の光導波路および複数個の受光素子はこのＳＯＩ基板のシリコン基板に形成される。
【００６２】
複数個の受光素子のそれぞれは、光信号の入射位置からの導波距離が長くなるほど、屈折率の小さなコア材料で構成される光導波路で導波される光信号を受光するようにされている。
【００６３】
一般に、光の伝送速度は、伝送路材料の屈折率で制御できる。屈折率ｎを有する伝送路中の光の伝送速度ｖは、光速をｃとすると、ｖ＝ｃ／ｎとなり、屈折率ｎが大きくなると、光の伝送速度ｖは小さくなる。
【００６４】
この発明においては、光信号の入射位置からの導波距離が長く場合には、屈折率の小さなコア材料で構成される光導波路で導波される、伝送速度の速い光信号を受光するようにされ、逆に、光信号の入射位置からの導波距離が短い場合には、屈折率の大きなコア材料で構成される光導波路で導波される、伝送速度の遅い光信号を受光するようにされる。したがって、複数の機能ブロックに対応した各受光素子で受光される光信号の到達時間差は小さくなり、複数の機能ブロックに所定の信号を光伝送する際のスキューが良好に低減される。
【発明の効果】
【００６５】
この発明によれば、複数の機能ブロックに対応した受光素子を備え、各受光素子は光導波路で導波されてくる光信号を光電変換して得られる電気信号を対応する機能ブロックに供給するものにあって、光信号を導波する光導波路としてそれぞれ屈折率の異なるコア材料で構成される複数本の光導波路を備え、各受光素子は導波距離が長くなるほど屈折率の小さなコア材料で構成される光導波路で導波される光信号を受光するようにしたものであり、複数の機能ブロックに所定の信号を光伝送する際のスキューを良好に低減できる。
【発明を実施するための最良の形態】
【００６６】
以下、図面を参照しながら、この発明の実施の形態について説明する。図１Ａ，Ｂは、実施の形態としての半導体装置（半導体チップ）１１０の構成を示している。図１Ａは半導体装置１１０の概略平面図であり、図１Ｂは半導体装置１１０の要部の概略断面図である。
【００６７】
この半導体装置１１０は、シリコン基板１１１に絶縁物（ボックス）１１２を介してシリコン単結晶膜（アクティブシリコン層）１１３が形成されたＳＯＩ基板１１４を用いたものとされている。このＳＯＩ基板１１４のシリコン単結晶膜１１３には、ＣＭＯＳ、バイポーラ技術のようなプレーナ技術で、複数、本実施の形態においては１０個の機能ブロック１１５ａ〜１１５ｊ、例えばキャッシュ、レジスタ、メモリ、ロジックコア等が形成されている。
【００６８】
また、このＳＯＩ基板１１４のシリコン基板１１１には、複数本、本実施の形態においては５本の光導波路１１６-1〜１１６-5が形成されている。これら光導波路１１６-1〜１１６-5の一端は、クロック信号に対応した光信号を入射するためのコネクタ部１１７に保持されている。このコネクタ部１１７は、光信号入射部を構成している。これら光導波路１１６-1〜１１６-5は、それぞれ、互いに屈折率を異にするコア材料を用いて構成されている。光導波路１１６-1〜１１６-5のコア材料の屈折率をそれぞれｎ（1）〜ｎ（5）とするとき、ｎ（1）＜ｎ（2）＜ｎ（3）＜ｎ（4）＜ｎ（5）の関係とされている。
【００６９】
また、このＳＯＩ基板１１４のシリコン基板１１１には、複数個、本実施の形態においては１０個の受光素子、例えばｐｎ接合またはｐｉｎ接合を有するフォトダイオード（ＰＤ）１１８ａ〜１１８ｊが形成されている。ここで、フォトダイオード１１８ａ，１１８ｆは、それぞれ、機能ブロック１１５ａ，１１５ｆにクロック信号を供給するためのものであり、光導波路１１６-5で導波されてくるクロック信号に対応した光信号を受光するようにされている。また、フォトダイオード１１８ｂ，１１８ｇは、それぞれ、機能ブロック１１５ｂ，１１５ｇにクロック信号を供給するためのものであり、光導波路１１６-4で導波されてくるクロック信号に対応した光信号を受光するようにされている。
【００７０】
また、フォトダイオード１１８ｃ，１１８ｈは、それぞれ、機能ブロック１１５ｃ，１１５ｈにクロック信号を供給するためのものであり、光導波路１１６-3で導波されてくるクロック信号に対応した光信号を受光するようにされている。また、フォトダイオード１１８ｄ，１１８ｉは、それぞれ、機能ブロック１１５ｄ，１１５ｉにクロック信号を供給するためのものであり、光導波路１１６-2で導波されてくるクロック信号に対応した光信号を受光するようにされている。また、フォトダイオード１１８ｅ，１１８ｊは、それぞれ、機能ブロック１１５ｅ，１１５ｊにクロック信号を供給するためのものであり、光導波路１１６-1で導波されてくるクロック信号に対応した光信号を受光するようにされている。
【００７１】
この場合、フォトダイオード１１８ａ〜１１８ｊのそれぞれは、光信号の入射位置からの導波距離が長くなるほど、屈折率の小さなコア材料で構成される光導波路で導波される光信号を受光するようにされている。すなわち、フォトダイオード１１８ａ，１１８ｆの導波距離をｄ（1）、フォトダイオード１１８ｂ，１１８ｇの導波距離をｄ（2）、フォトダイオード１１８ｃ，１１８ｈの導波距離をｄ（3）、フォトダイオード１１８ｄ，１１８ｉの導波距離をｄ（4）、フォトダイオード１１８ｅ，１１８ｊの導波距離をｄ（5）とするとき、ｄ（1）＜ｄ（2）＜ｄ（3）＜ｄ（4）＜ｄ（5）の関係にある。
【００７２】
そのため、フォトダイオード１１８ａ，１１８ｆはコア材料の屈折率が最も大きな光導波路１１６-5に接続され、フォトダイオード１１８ｂ，１１８ｇはコア材料の屈折率が２番目に大きな光導波路１１６-4に接続され、フォトダイオード１１８ｃ，１１８ｈはコア材料の屈折率が３番目に大きな光導波路１１６-3に接続され、フォトダイオード１１８ｄ，１１８ｉはコア材料の屈折率が４番目に大きな光導波路１１６-2に接続され、フォトダイオード１１８ｅ，１１８ｊはコア材料の屈折率が最も小さな光導波路１１６-1に接続されている。
【００７３】
また、この半導体装置１１０のコネクタ部１１７には、一端側が発光部１２０に接続されている光導波路１２１-1〜１２１-5の他端が保持されたコネクタ部１２２が接続される。光導波路１２１-1〜１２１-5は、例えば光ファイバで構成されている。発光部１２０は例えば端面発光レーザ、面発光レーザ、モードロックレーザ等のレーザを用いて構成され、クロック信号に対応した光信号を発生する。この光信号の波長や変調周波数等に関しては、半導体装置１１０に形成された光導波路１１６-1〜１１６-5、フォトダイオード１１８ａ〜１１８ｊ、または半導体装置１１０の要求性能に合わせて条件が設定される。例えば、波長は４００〜１５００ｎｍ、変調周波数は０．４〜１０ＧＨｚである。
【００７４】
ここで、光導波路１１６（１１６-1〜１１６-5）およびフォトダイオード１１８（１１８ａ〜１１８ｊ）の形成工程について説明する。
【００７５】
図３の工程図を参照して、光導波路１１６の形成工程の一例を説明する。
まず、図３Ａに示すように、シリコン基板１０を用意する。次に、図３Ｂに示すように、シリコン基板１０上に、光導波路を形成するための開口を形成するためのマスク１１を形成する。このマスク１１としてはハードマスクが好ましい。例えば、シリコン基板１０上にシリコン酸化膜（ＳｉＯ2）またはシリコン窒化膜（ＳｉＮ）を形成する。そして、このシリコン酸化膜またはシリコン窒化膜の上に、マスクパターンのレジストを形成する。そして、ドライエッチングでシリコン酸化膜またはシリコン窒化膜をエッチングし、その後にレジストを除去し、マスク１１を形成する。
【００７６】
次に、図３Ｃに示すように、ドライエッチングを行って、シリコン基板１０に、光導波路１１６を形成するための開口１２を形成する。そして、図３Ｄに示すように、例えば陽極電界酸化によりクラッド膜１３としてのシリコン酸化膜（ＳｉＯ2）を成膜する。このシリコン酸化膜の屈折率ｎは、例えば１．４０である。
【００７７】
次に、図３Ｅに示すように、例えばシランガスと酸素ガスを用いたＣＶＤ法により、コア膜１４としてのシリコン酸化膜（ＳｉＯ2）を成膜する。このシリコン酸化膜の屈折率ｎは、例えば１．４５である。そして、図３Ｆに示すように、過剰成膜されたコア膜をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により除去する。
【００７８】
次に、図３Ｇに示すように、マスク１１を、ＣＭＰ法により除去する。そして、図３Ｈに示すように、全面に、例えば陽極電界酸化によりクラッド膜１５としてのシリコン酸化膜（ＳｉＯ2）を成膜する。このシリコン酸化膜の屈折率ｎは、例えば１．４０である。これにより、シリコン基板１０に、コア膜１４の周囲をクラッド膜１３，１５で覆った光導波路１１６が形成される。
【００７９】
図１、図２に示す半導体装置１００では、シリコン基板１１１に、屈折率を異にするコア材料で構成される５本の光導波路１１６-1〜１１６-5を形成する必要があるが、その場合には、上述した工程を繰り返し行えばよい。
【００８０】
図４の工程図を参照して、フォトダイオード１１８の形成工程の一例を説明する。
まず、図４Ａに示すように、シリコン基板２０を用意する。次に、図４Ｂに示すように、リソグラフィでマスクを形成し、その後にドライエッチングを行って、フォトダイオードを形成するための開口２１を形成する。
【００８１】
次に、図４Ｃに示すように、例えば熱酸化により、全面にシリコン酸化膜（ＳｉＯ2）２２を形成する。そして、図４Ｄに示すように、エッチバックにより、開口２１にサイドウォール２３を形成する。
【００８２】
次に、図４Ｅに示すように、開口２１の部分に、例えばエピタキシャル成長により、ｐ+層２４を成膜する。この場合、エピタキシャル成長によりシリコン単結晶膜を形成した後、ｐ型キャリアをイオン注入するか、あるいはｐ型キャリアを予め成膜ガスにドーピングしておいてエピタキシャル成長させることで、ｐ+層２４を得ることができる。
【００８３】
次に、図４Ｆに示すように、開口２１の部分に、上述したｐ+層２４に重ねて、例えばエピタキシャル成長により、ｎ+層２５を成膜する。この場合、エピタキシャル成長によりシリコン単結晶膜を形成した後、ｎ型キャリアをイオン注入するか、あるいはｎ型キャリアを予め成膜ガスにドーピングしておいてエピタキシャル成長させることで、ｎ+層２５を得ることができる。
【００８４】
これにより、シリコン基板２０に、ｐｎ接合を有するフォトダイオード１１８が形成される。なお、上述は、フォトダイオード１１８をシリコン基板２０上に成膜により形成するものを示したが、形成済みのフォトダイオードチップを開口２１の部分に嵌め込む方法も可能である。ただし、チップの厚さは５０μｍであるため、開口２１を深くする必要がある。
【００８５】
図５の工程図を参照して、フォトダイオード１１８の形成工程の他の一例を説明する。
まず、図５Ａに示すように、シリコン基板３０を用意する。次に、図５Ｂに示すように、例えばシランガスと酸素ガスを用いたＣＶＤ法により、シリコン基板３０の上にシリコン酸化膜（ＳｉＯ2）３１を成膜する。そして、図５Ｃに示すように、リソグラフィでマスクを形成し、その後にドライエッチングを行って、フォトダイオードを形成するための開口３２を形成する。
【００８６】
次に、図５Ｄに示すように、開口３２の部分に、例えばエピタキシャル成長により、ｐ+層２４を成膜する。そして、図５Ｅに示すように、開口３２の部分に、例えばエピタキシャル成長により、上述したｐ+層３３に重ねてｎ+層３４を成膜する。
【００８７】
次に、図５Ｆに示すように、シリコン基板３０の上にあるシリコン酸化膜３１を除去する。そして、図５Ｇに示すように、エピタキシャル成長により、全面にシリコン単結晶膜３５を成膜する。
【００８８】
これにより、シリコン基板３０に、ｐｎ接合を有するフォトダイオード１１８が形成される。なお、上述は、フォトダイオード１１８をシリコン基板３０上に成膜により形成するものを示したが、形成済みのフォトダイオードチップを搭載する方法も可能である。ただし、チップの厚さは５０μｍであるため、縦方向に大きくなる。
【００８９】
図７の工程図を参照して、図１、図２に示す半導体装置１１０にあって、シリコン基板１１１に、光導波路１１６（１１６-1〜１１６-5）およびフォトダイオード１１８（１１８ａ〜１１８ｊ）を形成する手順を説明する。なお、図７の工程図は、図６に示すＡ−Ａ′線上の断面部分に対応したものである。この図７において、図３、図４に対応する部分には同一符号を付し、適宜その詳細説明を省略する。
【００９０】
まず、図７Ａに示すように、シリコン基板１１１を用意する。そして、図７Ｂに示すように、このシリコン基板１１１に、フォトダイオード１１８を形成する。このフォトダイオード１１８は、上述した図４に示すような工程で形成される。
【００９１】
次に、図７Ｃに示すように、シリコン基板１１１上に、光導波路１１６に対応した部分を抜くように、例えばフォトリソグラフィによってレジストパターン４０を形成する。そして、図７Ｄに示すように、レジストパターン４０をマスクにしてドライエッチングを行うと共に、その後にレジストパターンを除去して、光導波路１１６を形成するための開口１２を形成する。
【００９２】
次に、図７Ｅに示すように、例えば陽極電界酸化によりクラッド膜１３としてのシリコン酸化膜（ＳｉＯ2）を成膜する。そして、図７Ｆに示すように、例えばシランガスと酸素ガスを用いたＣＶＤ法により、コア膜１４としてのシリコン酸化膜（ＳｉＯ2）を成膜する。
【００９３】
次に、図３Ｇに示すように、過剰成膜されたコア膜をＣＭＰ法により除去した後、全面に、例えば陽極電界酸化によりクラッド膜１５としてのシリコン酸化膜（ＳｉＯ2）を成膜する。これにより、シリコン基板１１１に、フォトダイオード１１８と共に、光導波路１１６も形成される。この場合、フォトダイオード１１８は、光導波路１１６を横切る状態で形成されるので、光導波路１１６で導波されてくる光信号を受光できる。
【００９４】
なお、上述の図１、図２は、この図７で示す工程で光導波路１１６およびフォトダイオード１１８が形成されたものに対応させて、光導波路１１６-1〜１１６-5およびフォトダイオード１１８ａ〜１１８ｊを示している。
【００９５】
図９の工程図を参照して、図１、図２に示す半導体装置１１０にあって、シリコン基板１１１に、光導波路１１６（１１６-1〜１１６-5）およびフォトダイオード１１８（１１８ａ〜１１８ｊ）を形成する、他の手順を説明する。なお、図９の工程図は、図８に示すＢ−Ｂ′線上の断面部分に対応したものである。この図９において、図３、図４に対応する部分には同一符号を付し、適宜その詳細説明を省略する。
【００９６】
まず、図９Ａに示すように、シリコン基板１１１を用意する。そして、図９Ｂに示すように、このシリコン基板１１１に、光導波路１１６（ただし、上部のクラッド膜１５の部分は除く）を形成する。この光導波路１１６は、上述した図３に示すような工程で形成される。
【００９７】
次に、図９Ｃに示すように、シリコン基板１１１上に、例えばフォトリソグラフィおよびドライエッチングにより、フォトダイオード１１８を形成するための開口２１を形成する。そして、図９Ｄに示すように、例えば熱酸化により全面にシリコン酸化膜（ＳｉＯ2）２２を形成し、その後にエッチバックにより開口２１にサイドウォール２３を形成する。
【００９８】
次に、図９Ｅに示すように、開口２１の部分に、例えばエピタキシャル成長によりｐ+層２４を成膜し、さらにこのｐ+層２４に重ねて、例えば例えばエピタキシャル成長によりｎ+層２５を成膜し、フォトダイオード１１８を形成する。
【００９９】
次に、図９Ｆに示すように、シリコン基板１１１上のシリコン酸化膜２２を除去する。そして、図９Ｇに示すように、全面に、例えば陽極電界酸化によりクラッド膜１５としてのシリコン酸化膜（ＳｉＯ2）を成膜する。これにより、シリコン基板１１１に、フォトダイオード１１８と共に、光導波路１１６も形成される。この場合、フォトダイオード１１８は、光導波路１１６を横切る状態で形成されるので、光導波路１１６で導波されてくる光信号を受光できる。
【０１００】
図１０の工程図を参照して、光導波路およびフォトダイオードが形成されたシリコン基板１１１を用いて、図１、図２に示す半導体装置１１０で用いられるＳＯＩ基板１１４を作成する手順を説明する。
【０１０１】
まず、図１０Ａに示すように、光導波路１１６およびフォトダイオード１１８が形成されたシリコン基板１１１を用意する。この図１０Ａは、上述した図７に示す工程で形成されたものを示しているが、上述した図９に示す工程で形成されたものであってもよい。そして、図１０Ｂに示すように、例えば熱酸化により絶縁物１１２としてのシリコン酸化膜（ＳｉＯ2）を成膜する。
【０１０２】
また、図１０Ｃに示すように、シリコン基板５０を用意する。そして、図１０Ｄに示すように、表面にシリコン酸化膜（絶縁物１１２）が成膜されたシリコン基板１１１上に、シリコン基板５０を、例えば加熱加圧により貼り合わせる。そして、図１０Ｅに示すように、例えばＣＭＰ法により、シリコン基板５０を途中まで研磨削除してシリコン単結晶膜１１３を形成し、ＳＯＩ基板１１４を作成する。
【０１０３】
上述したように作成されたＳＯＩ基板１１４のシリコン単結晶膜１１３に、ＣＭＯＳ、バイポーラ技術のようなプレーナ技術で、機能ブロック１１５ａ〜１１５ｊが形成される。
【０１０４】
なお、シリコン基板１１１に形成されたフォトダイオード１１８の電極の取り出しは、例えば図１１に示すような工程で行われる。
【０１０５】
まず、図１１Ａに示すように、ＳＯＩ基板１１４を用意する。そして、図１１Ｂに示すように、それぞれ、ｐ+層２４、ｎ+層２５に達する開口（ビアホール）６１ｐ，６１ｎを形成する。そして、図１１Ｃに示すように、全面に、絶縁物としての例えばシリコン酸化膜（ＳｉＯ2）６２を成膜する。
【０１０６】
次に、図１１Ｄに示すように、例えばドライエッチングにより、開口６１ｐ，６１ｎの底のシリコン酸化膜６２を除去する。そして、図１１Ｅに示すように、開口６１ｐ，６１ｎに金属配線６３ｐ，６３ｎを埋め込む。この金属配線６３ｐ，６３ｎとしては、リンＰをドープしたポリシリコン、Ａｌ配線、Ｃｕ配線などを使用できる。Ａｌ配線、Ｃｕ配線を使用する場合には、バリアメタルが必要となる。ポリシリコンを使用する場合、抵抗は高くなるが、フロントエンドプロセスで形成できるため現実的である。
【０１０７】
図１、図２に示す半導体装置１１０の動作を説明する。
発光部１２０で発生されるクロック信号に対応した光信号は、光導波路１２１-1〜１２１-5、コネクタ部１２２およびコネクタ部１１７を通じて、半導体装置１１０のシリコン基板１１１に形成された光導波路１１６-1〜１１６-5の一端に入射され、これら光導波路１１６-1〜１１６-5で導波されていく。
【０１０８】
光導波路１１６-1で導波されていく光信号はフォトダイオード１１８ｅ，１１８ｊで受光され、それぞれのフォトダイオード１１８ｅ，１１８ｊで光電変換が行われて電気信号としてのクロック信号が得られる。フォトダイオード１１８ｅで得られたクロック信号は機能ブロック１１５ｅに供給され、フォトダイオード１１８ｊで得られたクロック信号は機能ブロック１１５ｊに供給される。
【０１０９】
また、光導波路１１６-2で導波されていく光信号はフォトダイオード１１８ｄ，１１８ｉで受光され、それぞれのフォトダイオード１１８ｄ，１１８ｉで光電変換が行われて電気信号としてのクロック信号が得られる。フォトダイオード１１８ｄで得られたクロック信号は機能ブロック１１５ｄに供給され、フォトダイオード１１８ｉで得られたクロック信号は機能ブロック１１５ｉに供給される。
【０１１０】
また、光導波路１１６-3で導波されていく光信号はフォトダイオード１１８ｃ，１１８ｈで受光され、それぞれのフォトダイオード１１８ｃ，１１８ｈで光電変換が行われて電気信号としてのクロック信号が得られる。フォトダイオード１１８ｃで得られたクロック信号は機能ブロック１１５ｃに供給され、フォトダイオード１１８ｈで得られたクロック信号は機能ブロック１１５ｈに供給される。
【０１１１】
また、光導波路１１６-4で導波されていく光信号はフォトダイオード１１８ｂ，１１８ｇで受光され、それぞれのフォトダイオード１１８ｂ，１１８ｇで光電変換が行われて電気信号としてのクロック信号が得られる。フォトダイオード１１８ｂで得られたクロック信号は機能ブロック１１５ｂに供給され、フォトダイオード１１８ｇで得られたクロック信号は機能ブロック１１５ｇに供給される。
【０１１２】
また、光導波路１１６-5で導波されていく光信号はフォトダイオード１１８ａ，１１８ｆで受光され、それぞれのフォトダイオード１１８ａ，１１８ｆで光電変換が行われて電気信号としてのクロック信号が得られる。フォトダイオード１１８ａで得られたクロック信号は機能ブロック１１５ａに供給され、フォトダイオード１１８ｆで得られたクロック信号は機能ブロック１１５ｆに供給される。
【０１１３】
上述した半導体装置１１０によれば、機能ブロック１１５ａ〜１１５ｊにクロック信号を供給するフォトダイオード１１８ａ〜１１８ｊのそれぞれは、光信号の入射位置（コネクタ部１１７の位置）からの導波距離が長くなるほど、屈折率の小さなコア材料で構成される光導波路で導波される光信号を受光するようにされている。この場合、屈折率の小さなコア材料で構成される光導波路ほど光信号の伝送速度が速くなる。したがって、各フォトダイオード１１８ａ〜１１８ｊで受光されるクロック信号に対応した光信号の到達時間差を少なくでき、各機能ブロック１１５ａ〜１１５ｊにクロック信号を光伝送する際のスキューを良好に低減できる。
【０１１４】
ここで、上述したように屈折率ｎを異にする５本の光導波路１１６-1〜１１６-5を備えることで各フォトダイオード１１８ａ〜１１８ｊの到達時間差が少なくなることを確かめるために、図１２Ａ，Ｂに示すシミュレーションモデルを用いて、各チップサイズにおける、フォトダイオードＰＤ１，ＰＤ２への光信号の到達時間の差を遅延時間として求めてみた。なお、フォトダイオードＰＤ１の導波距離は１ｍｍ、フォトダイオードＰＤ２の導波距離は（チップサイズ−１）ｍｍとされている。
【０１１５】
図１２Ａは、単一の光導波路ＷＧを備え、フォトダイオードＰＤ１，ＰＤ２の双方がこの単一の光導波路ＷＧから光信号を受光するようにされたモデルである。光導波路ＷＧのコア材料の屈折率ｎが４であるとしたときの、各チップサイズに対する遅延時間は、図１３に「■印」で示すように、求められた。また、光導波路ＷＧのコア材料の屈折率ｎが１．５であるとしたときの、各チップサイズに対する遅延時間は、図１３に「◆印」で示すように、求められた。これらから、コア材料の屈折率ｎが小さいほど、遅延時間が小さくなることがわかる。これは、コア材料の屈折率ｎが小さいほど光導波路ＷＧにおける光信号の伝送速度が速くなるためである。
【０１１６】
図１２Ｂは、コア材料の屈折率が４である光導波路ＷＧ１と、コア材料の屈折率が１．５である光導波路ＷＧ２とを備え、フォトダイオードＰＤ１が光導波路ＷＧ１から光信号を受光し、フォトダイオードＰＤ２が光導波路ＷＧ２から光信号を受光するようにされたモデルである。各チップサイズに対する遅延時間は、図１３に「＊印」で示すように、求められた。
【０１１７】
この図１３から、コア材料の屈折率を異にする２本の光導波路ＷＧ１，ＷＧ２を備えたものの方が、単一の光導波路ＷＧを備えたものより到達時間差（遅延時間）を低減できることがわかる。図１４は、到達時間差（遅延時間）の改善率を示している。この改善率は、単一の光導波路ＷＧを備えたときの遅延時間をｔ２とし、２本の光導波路ＷＧ１，ＷＧ２を備えたときの遅延時間をｔ１として、（ｔ２−ｔ１）／ｔ２で求められている。このように、２本の光導波路ＷＧ１，ＷＧ２を備えたものは、ｎ＝４の単一の光導波路ＷＧを備えたものに対しては改善率が７０％前後、またｎ＝１．５の単一の光導波路ＷＧを備えたものに対しては改善率が４０％前後である。
【０１１８】
上述したように各フォトダイオード１１８ａ〜１１８ｊの到達時間差を少なくでき、各機能ブロック１１５ａ〜１１５ｊにクロック信号を光伝送する際のスキューを良好に低減できることから、同期をとるためのバッファ回路や複雑なアルゴリズム等を導入する必要がなくなる。また、このような回路を必要としないので、演算処理等の回路動作を単純化でき、よりスマートなＬＳＩを形成することができる。また、上述の不要回路の代わりに他の機能を有するブロックを導入することができ、さらなる高性能を有するＬＳＩを構築することができる。
【０１１９】
なお、上述実施の形態においては、シリコン単結晶膜１１３に１０個の機能ブロック１１５ａ〜１１５ｊが形成され、シリコン基板１１１に５本の光導波路１１６-1〜１１６-5および１０個のフォトダイオード１１８ａ〜１１８ｊが形成されたものであるが、これらの個数および本数は一例であってこれに限定されるものではない。
【０１２０】
また、上述実施の形態においては、５本の光導波路１１６-1〜１１６-5のコア材料の屈折率ｎは全て異なるものとしたが、複数本備える光導波路に同一の屈折率ｎのものが含まれる構成も考えられる。
【０１２１】
また、上述実施の形態においては、５本の光導波路１１６-1〜１１６-5が互いに平行で、半導体装置（半導体チップ）１１０の外周の対面中心を結ぶ位置に配置されたものであるが、これに限定されるものではない。例えば、光導波路を半導体装置１１０の端部近傍位置あるいは対角線位置に配置するようにしてもよい。ただし、例えば光導波路を半導体装置１１０の端部近傍位置に配置した場合、各機能ブロックで配信されるクロック信号の伝送距離が長くなるので、光導波路の配置位置は半導体装置１１０の性能により判断すべきである。また、複数本の光導波路は必ずしも平行に配置する必要はなく、半導体装置１１０においてクロック信号を供給すべき複数の機能ブロックの配置位置に応じて任意に設定できる。
【０１２２】
また、上述実施の形態においては、各機能ブロック１１５ａ〜１１５ｊのそれぞれに対応して１個のフォトダイオードを有する構成とされているが、これに限定されるものではない。例えば、ある機能ブロックに対応して、同一または異なる光導波路から光信号を受光する複数個のフォトダイオードを有する構成としてもよい。このように、各機能ブロックに対応したフォトダイオードの個数は、その機能ブロック内でのクロック信号の伝送距離などを考慮して任意に設定できる。
【０１２３】
また、上述実施の形態においては、クロック信号に対応した光信号を伝送する例を示したが、その他の、各機能ブロックに供給すべき電気信号に対応した光信号を伝送する際にも、この発明を適用してスキューを軽減できる。その他の電気信号としては、例えば各機能ブロックの動作を制御するコード信号等が考えられる。
【０１２４】
なお、上述した半導体装置を実際に適用し得る電子機器の一例を簡単に説明する。
図１５は、コンピュータシステム２００の構成を示している。このコンピュータシステム２００は、ＣＰＵ（Central Processing Unit）２０１と、メモリコントローラとしてのノースブリッジ２０２と、ＤＲＡＭ（Dynamic Random Access Memory）２０３と、Ｉ／Ｏコントローラとしてのサウスブリッジ２０４と、バス２０５と、ネットワークインタフェース（ネットワークＩ／Ｆ）２０６と、記憶装置２０７と、その他の入出力装置（Ｉ／Ｏ装置）２０８とを備えている。
【０１２５】
ノースブリッジ２０２は、光配線２１１を介してＣＰＵ２０１に接続されている。また、サウスブリッジ２０４は、光配線２１２を介してノースブリッジ２０２に接続されていると共に、さらに光配線２１１を介してＣＰＵ２０１に接続されている。また、ＤＲＡＭ２０３は、光配線２１３を介してノースブリッジ２０２に接続されている。ＣＰＵ２０１は、ＯＳ（Operating System）およびアプリケーションプログラムに基づいて各部を制御する。ノースブリッジ２０２は、メモリ２０３へのアクセスを統括制御する。
【０１２６】
バス２０５は電気配線２１４を介してサウスブリッジ２０４に接続されている。また、ネットワークインタフェース２０６、記憶装置２０７およびその他のＩ／Ｏ装置２０８は、それぞれ、バス２０５に接続されている。記憶装置２０７は、ＨＤＤ（Hard Disk Drive）、ＤＶＤ（Digital Versatile Disk）ドライブ、ＣＤ（Compact Disc）ドライブなどである。Ｉ／Ｏ装置２０８は、ビデオ入出力装置、シリアルやパラレルのインタフェースなどである。
【０１２７】
図１６は、光配線２１０（光配線２１１〜２１３のそれぞれに対応している）の構成例を示している。この光配線２１０は、Ｎチャネル分の光伝送系２２０-1〜２２０-Nを有している。光伝送系２２０-1〜２２０-Nのそれぞれは、第１の回路から第２の回路に光信号を伝送する第１の伝送系２２１と、第２の回路から第１の回路に光信号を伝送する第２の伝送系２２２とからなっている。
【０１２８】
第１の伝送系２２１は、パラレル／シリアル変換器（Ｐ／Ｓ変換器）２２１ａ、ドライバアンプ２２１ｂ、発光素子としての半導体レーザ２２１ｃ、光導波路２２１ｄ、受光素子としてのフォトダイオード２２１ｅ、トランスインピーダンスアンプ（ＴＩＡ）２２１ｆ、Ｉ／Ｖ変換アンプ（ＩＶＡ）２２１ｇおよびシリアル／パラレル変換器（Ｓ／Ｐ変換器）２２１ｈを備えている。この場合、Ｐ／Ｓ変換器２２１ａ、ドライバアンプ２２１ｂおよび半導体レーザ２２１ｃは第１の回路側に配置され、フォトダイオード２２１ｅ、ＴＩＡ２２１ｆ、ＩＶＡ２２１ｇおよびＳ／Ｐ変換器２２１ｈは第２の回路側に配置され、光導波路２２１ｄは第１の回路と第２の回路の間に配置される。
【０１２９】
同様に、第２の伝送系２２１は、Ｐ／Ｓ変換器２２２ａ、ドライバアンプ２２２ｂ、半導体レーザ２２２ｃ、光導波路２２２ｄ、フォトダイオード２２２ｅ、ＴＩＡ２２２ｆ、ＩＶＡ２２２ｇおよびＳ／Ｐ変換器２２２ｈを備えている。この場合、Ｐ／Ｓ変換器２２２ａ、ドライバアンプ２２２ｂおよび半導体レーザ２２２ｃは第２の回路側に配置され、フォトダイオード２２２ｅ、ＴＩＡ２２２ｆ、ＩＶＡ２２２ｇおよびＳ／Ｐ変換器２２２ｈは第１の回路側に配置され、光導波路２２２ｄは第２の回路と第１の回路の間に配置される。
【０１３０】
ここで、Ｓ／Ｐ変換器２２１ａ，２２２ａは、それぞれ、伝送すべきデータ、例えばｂ0〜ｂ7の８ビットパラレルデータをシリアルデータに変換する。ドライバアンプ２２１ｂ，２２２ｂは、それぞれ、Ｓ／Ｐ変換器２２１ａ，２２２ａで得られたシリアルデータに基づいて半導体レーザ２２１ｃ，２２２ｃを駆動し、この半導体レーザ２２１ｃ，２２２ｃからシリアルデータに対応した光信号を発生させる。ＴＩＡ２２１ｆ，２２２ｆは、それぞれ、フォトダイオード２２１ｅ，２２２ｅからの光電変換による電流信号を、後続のＩ／Ｖ変換アンプ２２１ｇ，２２２ｇに供給する際に、インピーダンスマッチングをとる。ＩＶＡ２２１ｇ，２２２ｇは、それぞれ、ＴＩＡ２２１ｆ，２２２ｆの出力信号である電流信号を電圧信号に変換する。Ｓ／Ｐ変換器２２１ｈ，２２２ｈは、それぞれ、ＩＶＡ２２１ｇ，２２２ｇの出力信号である、伝送されてきたシリアルデータをパラレルデータに変換する。
【０１３１】
第１の回路から第２の回路にデータを伝送する際の動作について説明する。第１の回路側では、伝送すべき８ビットのパラレルデータはＰ／Ｓ変換器２２１ａでシリアルデータに変換され、このシリアルデータはドライバアンプ２２１ｂに供給される。このドライバアンプ２２１ｂにより半導体レーザ２２１ｃが駆動され、この半導体レーザ２２１cからはシリアルデータに対応した光信号が発生される。そして、この光信号が光導波路２２１ｄを通って第２の回路側に伝送される。
【０１３２】
第２の回路側では、光導波路２２１ｄで伝送されてきた光信号がフォトダイオード２２１ｅに照射される。このフォトダイオード２２１ｅからの光電変換による電流信号は、インピーダンスマッチング用のＴＩＡ２２１ｆを介してＩＶＡ２２１ｇに供給され、電圧信号に変換される。そして、このＩＶＡ２２１ｇの出力信号である、伝送されてきたシリアルデータはＳ／Ｐ変換器２２１ｈでパラレルデータに変換される。
【０１３３】
このようにして、第１の回路から第２の回路にデータの伝送が行われる。なお、詳細説明は省略するが、第２の回路から第１の回路にデータを伝送する際の動作についても同様に行われる。図１６に示す光配線２１０では、Ｎチャネル分の光伝送系２２０-1〜２２０-Nを有しているので、Ｎチャネル分のデータ送受信を並行して行うことができる。
【０１３４】
上述したコンピュータシステム２００においては、図示しないプリント配線基板（マザーボード）上に、上述した電子部品としてのＣＰＵ２０１、ノースブリッジ２０２、ＤＲＡＭ２０３、サウスブリッジ２０４およびバス２０５をそれぞれ構成する半導体チップが実装される。この場合、各半導体チップを、図１、図２に示す半導体装置１１０と同様に構成することで、それぞれの半導体チップ内の複数の機能ブロックに、電気信号、例えばクロック信号、動作制御用のコード信号等を良好に供給できる。
【０１３５】
図１７は、ゲーム機３００の構成を示している。このゲーム機３００は、ゲームアプリケーションプログラム等の各種アプリケーションプログラムに基づいて信号処理や内部構成要素の制御を行うメインＣＰＵ３０１と、画像処理を行うグラフィックプロセッサ（ＧＰ）３０２と、インターネット等のネットワークとのインタフェースを行うためのネットワークインタフェース（ネットワークＩ／Ｆ）３０３と、インタフェース処理を行うＩＯプロセッサ（ＩＯＰ）３０４と、ＤＶＤやＣＤ等の光ディスク３０５の読み出し制御や当該読み出されたデータのデコードを行う光ディスク制御部３０６と、メインＣＰＵ３０１に接続されるメインメモリとしてのＤＲＡＭ３０７と、ＩＯプロセッサ３０４が実行する命令やデータを保持するためのＩＯＰメモリ３０８と、主にオペレーティングシステム用のプログラムが格納されたＯＳ−ＲＯＭ３０９と、音声信号処理を行うサウンドプロセッサユニット（ＳＰＵ）３１０と、圧縮波形データを格納するサウンドバッファ３１１とを基本構成として備えている。
【０１３６】
メインＣＰＵ３０１とネットワークＩ／Ｆ３０３は、光配線３１２により接続されている。メインＣＰＵ３０１とグラフィックプロセッサ３０２は、光配線３１３により接続されている。メインＣＰＵ３０１とＩＯプロセッサ３０４は、ＳＢＵＳ３１４により接続されている。ＩＯプロセッサ３０４と、光ディスク制御部３０６、ＯＳ−ＲＯＭ３０９およびサウンドプロセッサユニット３１０は、ＳＳＢＵＳ３１５により接続されている。
【０１３７】
メインＣＰＵ３０１は、ＯＳ−ＲＯＭ３０９に格納されたプログラムや、光ディスク３０５から読み出されてＤＲＡＭ３０７にロードされたり、通信ネットワークを介してダウンロードされた、各種のゲームアプリケーションプログラム等を実行する。グラフィックプロセッサ３０２は、例えばビデオゲームにおけるレンダリング処理等を行い、ビデオ信号をディスプレイに出力する。
【０１３８】
ＩＯプロセッサ３０４には、コントローラ（図示せず）が接続されるコントローラポート３２１、メモリカード（図示せず）が装填されるメモリカードスロット３２２、ＵＳＢ接続端子３２３およびＩＥＥＥ１３９４接続端子３２４が接続されている。これにより、ＩＯプロセッサ３０４は、コントローラポート３２１を介して接続されたコントローラ、メモリカードスロット３２２を介して接続されたメモリカード、ＵＳＢ接続端子３２３を介して接続された図示しない携帯電話機やパーソナルコンピュータとの間でデータの送受や、プロトコル変換等を行う。
【０１３９】
サウンドプロセッサユニット３１０は、サウンドバッファ３１１に格納されている圧縮波形データを、メインＣＰＵ３０１からの命令に基づいて所定のサンプリング周波数で再生することなどにより、様々なサウンドを合成し、オーディオ信号をスピーカに出力する。
【０１４０】
なお、光配線３１２，３１３は、それぞれ、上述の図１６に示すように構成されており、メインＣＰＵ３０１とネットワークＩ／Ｆ３０３の間、およびメインＣＰＵ３０１とグラフィックプロセッサ３０３の間では、光信号によってデータの送受信が行われる。
【０１４１】
上述したゲーム機３００においては、図示しないプリント配線基板（マザーボード）上に、上述したメインＣＰＵ３０１等の基本構成電子部品としての半導体チップが実装される。この場合、各半導体チップを、図１、図２に示す半導体装置１１０と同様に構成することで、それぞれの半導体チップ内の複数の機能ブロックに電気信号、例えばクロック信号、動作制御用のコード信号等を良好に供給できる。
【０１４２】
図１８は、サーバ４００の構成を示している。このサーバ４００は、ＣＰＵ４０１，４０２と、チップセット４０３と、ネットワークインタフェース（ネットワークＩ／Ｆ）４０４と、メモリ４０５と、ＰＣＩブリッジ４０６と、ルータ４０７とを基本構成として備えている。
【０１４３】
チップセット４０３には、光配線４１１，４１２を介してＣＰＵ４０１，４０２が接続されていると共に、光配線４１３を介して、ネットワークＩ／Ｆ４０４が接続されている。また、チップセット４０３には、電気配線により、メモリ４０５、ＰＣＩブリッジ４０６およびルータ４０７が接続されている。ネットワークＩ／Ｆ４０４は、ネットワークとのインタフェースを行う。チップセット４０３は、ＣＰＵ４０１，４０２、ネットワークＩ／Ｆ４０４、メモリ４０５およびＰＣＩブリッジ４０６などを制御する。
【０１４４】
ＰＣＩブリッジ４０６には、ＰＣＩバス４１４を介して、記憶装置などのＰＣＩデバイス４１５〜４１６が接続されている。ルータ４０７は、例えば、スイッチカード４２１およびラインカード４２２〜４２５から構成されている。ラインカード４２２〜４２５は、パケットの前処理を行うプロセッサであり、スイッチカード４２１はパケットの行き先をアドレスに従い切り替えるスイッチである。
【０１４５】
なお、光配線４１１〜４１３は、それぞれ、上述の図１６に示すように構成されており、ＣＰＵ４０１，４０１とチップセット４０３の間、およびチップセット４０３とネットワークＩ／Ｆ４０４の間では、光信号によってデータの送受信が行われる。
【０１４６】
上述したサーバ４００においては、図示しないプリント配線基板（マザーボード）上に、上述したメインＣＰＵ４０１，４０２、チップセット４０３等の基本構成電子部品としての半導体チップが実装される。この場合、各半導体チップを、図１、図２に示す半導体装置１１０と同様に構成することで、それぞれの半導体チップ内の複数の機能ブロックに電気信号、例えばクロック信号、動作制御用のコード信号等を良好に供給できる。
【産業上の利用可能性】
【０１４７】
この発明は、複数の機能ブロックに所定の信号を光伝送する際のスキューを良好に低減できるものであり、半導体基板上に複数の機能ブロックが形成されているシステムＬＳＩ等の半導体装置（半導体チップ）に適用できる。
【図面の簡単な説明】
【０１４８】
【図１】実施の形態としての半導体装置の構成を示す平面図および断面図である。
【図２】半導体装置の要部の構成を示す平面図である。
【図３】光導波路の形成工程を示す工程図である。
【図４】フォトダイオードの形成工程を示す工程図である。
【図５】フォトダイオードの形成工程を示す工程図である。
【図６】工程図の断面位置を示す図である。
【図７】シリコン基板に光導波路およびフォトダイオードを形成する際の工程を示す工程図である。
【図８】工程図の断面位置を示す図である。
【図９】シリコン基板に光導波路およびフォトダイオードを形成する際の他の工程を示す工程図である。
【図１０】ＳＯＩ基板の作成工程を示す工程図である。
【図１１】電極の取り出し工程を示す工程図である。
【図１２】到達時間差（遅延時間）の改善効果を確かめるためのシミュレーションモデルを示す図である。
【図１３】単一の光導波路を備えたもの、および屈折率を異にする２本の光導波路を備えたものにおける、チップサイズに対する遅延時間の関係を示す図である。
【図１４】屈折率を異にする２本の光導波路を備えたものの、単一の光導波路を備えたものに対する遅延時間の改善率を示す図である。
【図１５】コンピュータシステムの構成を示すブロック図である。
【図１６】光配線の構成例を説明するための図である。
【図１７】ゲーム機の構成を示すブロック図である。
【図１８】サーバの構成を示すブロック図である。
【符号の説明】
【０１４９】
１１０・・・半導体装置、１１１・・・シリコン基板、１１２・・・絶縁物、１１３・・・シリコン単結晶膜（アクティブシリコン層）、１１４・・・ＳＯＩ基板、１１５ａ〜１１５ｊ・・・機能ブロック、１１６，１１６-1〜１１６-5・・・光導波路、１１７，１２２・・・コネクタ部、１１８，１１８ａ〜１１８ｊ・・・フォトダイオード、１２０・・・発光部、１２１-1〜１２１-5・・・光導波路、２００・・・コンピュータシステム、２１０・・・光配線、３００・・・ゲーム機、４００・・・サーバ
【特許請求の範囲】
【請求項１】
半導体基板上に複数の機能ブロックが形成されている半導体装置であって、
少なくとも異なる屈折率のコア材料で構成される光導波路を含む複数本の光導波路と、
上記複数本の光導波路の一端にそれぞれ所定の電気信号に対応した光信号を入射する光信号入射部と、
それぞれ上記複数本の光導波路のいずれかで導波される光信号を受光して上記複数の機能ブロックのいずれかに供給するための上記所定の電気信号を得る複数個の受光素子とを備え、
上記複数個の受光素子のそれぞれは、上記光信号の入射位置からの導波距離が長くなるほど、屈折率の小さなコア材料で構成される光導波路で導波される光信号を受光するようにされた
ことを特徴とする半導体装置。
【請求項２】
上記所定の電気信号はクロック信号である
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
上記半導体基板は、シリコン基板上に絶縁物を介してシリコン単結晶膜が形成されたＳＯＩ基板であり、
上記複数の機能ブロックは上記シリコン単結晶膜に形成され、
上記複数本の光導波路および上記複数個の受光素子は上記シリコン基板に形成される
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
複数の電子部品からなる電子機器であって、
上記複数の電子部品のうち所定の電子部品は、
複数の機能ブロックからなり、
少なくとも異なる屈折率のコア材料で構成される光導波路を含む複数本の光導波路と、
それぞれ上記複数本の光導波路の一端にそれぞれ所定の電気信号に対応した光信号を入射する光信号入射部と、
上記複数本の光導波路のいずれかで導波される光信号を受光して上記複数の機能ブロックのいずれかに供給するための上記所定の電気信号を得る複数個の受光素子とを備え、
上記複数個の受光素子のそれぞれは、上記光信号の入射位置からの導波距離が長くなるほど、屈折率の小さなコア材料で構成される光導波路で導波される光信号を受光するようにされた
ことを特徴とする電子機器。
【請求項１】
半導体基板上に複数の機能ブロックが形成されている半導体装置であって、
少なくとも異なる屈折率のコア材料で構成される光導波路を含む複数本の光導波路と、
上記複数本の光導波路の一端にそれぞれ所定の電気信号に対応した光信号を入射する光信号入射部と、
それぞれ上記複数本の光導波路のいずれかで導波される光信号を受光して上記複数の機能ブロックのいずれかに供給するための上記所定の電気信号を得る複数個の受光素子とを備え、
上記複数個の受光素子のそれぞれは、上記光信号の入射位置からの導波距離が長くなるほど、屈折率の小さなコア材料で構成される光導波路で導波される光信号を受光するようにされた
ことを特徴とする半導体装置。
【請求項２】
上記所定の電気信号はクロック信号である
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
上記半導体基板は、シリコン基板上に絶縁物を介してシリコン単結晶膜が形成されたＳＯＩ基板であり、
上記複数の機能ブロックは上記シリコン単結晶膜に形成され、
上記複数本の光導波路および上記複数個の受光素子は上記シリコン基板に形成される
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
複数の電子部品からなる電子機器であって、
上記複数の電子部品のうち所定の電子部品は、
複数の機能ブロックからなり、
少なくとも異なる屈折率のコア材料で構成される光導波路を含む複数本の光導波路と、
それぞれ上記複数本の光導波路の一端にそれぞれ所定の電気信号に対応した光信号を入射する光信号入射部と、
上記複数本の光導波路のいずれかで導波される光信号を受光して上記複数の機能ブロックのいずれかに供給するための上記所定の電気信号を得る複数個の受光素子とを備え、
上記複数個の受光素子のそれぞれは、上記光信号の入射位置からの導波距離が長くなるほど、屈折率の小さなコア材料で構成される光導波路で導波される光信号を受光するようにされた
ことを特徴とする電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２００６−２２７４４５（Ｐ２００６−２２７４４５Ａ）
【公開日】平成１８年８月３１日（２００６．８．３１）
【国際特許分類】
【出願番号】特願２００５−４３２１３（Ｐ２００５−４３２１３）
【出願日】平成１７年２月１８日（２００５．２．１８）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成１８年８月３１日（２００６．８．３１）
【国際特許分類】
【出願日】平成１７年２月１８日（２００５．２．１８）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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