半導体装置及びその製造方法
【課題】 ダブルヘテロバイポーラトランジスタにおいて、高い耐圧を保ったまま伝導帯における障壁の発生を回避し、高電流において高速なトランジスタ動作を可能とする半導体装置及びその製造方法を提供する。
【解決手段】 ベースとコレクタの一部を、半導体基板より禁制帯幅の狭い材料で形成し、ベース内部にはエミッタ側からコレクタ側に向かって階段状又は連続的に禁制帯幅が増大する領域を設け、且つベース−コレクタ界面における禁制帯幅は、ベース中で最小となる禁制帯幅に比べて大きくなるように設計する。エミッタ−ベース近傍でのヘテロ効果を十分に保ったまま、従来よりもコレクタ側のベース層端における禁制帯幅を半導体基板の禁制帯幅に近づけることが出来、コレクタ電流が増大した際に生じるエネルギー障壁の高さを低減し、高電流での良好なトランジスタ動作が可能となる。
【解決手段】 ベースとコレクタの一部を、半導体基板より禁制帯幅の狭い材料で形成し、ベース内部にはエミッタ側からコレクタ側に向かって階段状又は連続的に禁制帯幅が増大する領域を設け、且つベース−コレクタ界面における禁制帯幅は、ベース中で最小となる禁制帯幅に比べて大きくなるように設計する。エミッタ−ベース近傍でのヘテロ効果を十分に保ったまま、従来よりもコレクタ側のベース層端における禁制帯幅を半導体基板の禁制帯幅に近づけることが出来、コレクタ電流が増大した際に生じるエネルギー障壁の高さを低減し、高電流での良好なトランジスタ動作が可能となる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に係り、特にヘテロバイポーラトランジスタに好適な技術に関する。
【背景技術】
【０００２】
近年、バイポーラトランジスタやバイポーラトランジスタを混載した集積回路が様々な応用分野に利用されている。バイポーラトランジスタは高速性能、高耐圧性能の点で電界効果トランジスタ等に対する優位性を有し、通信用デバイスやストレージ・システム等にその用途は広がっている。高速化または高耐圧化を達成し得るバイポーラトランジスタの従来例１としては、図３に示すような、選択エピタキシャル技術を用いたシリコン・ゲルマニウムヘテロバイポーラトランジスタ（ＳｉＧｅ ＨＢＴ）が知られている。図３は、従来例１のトランジスタの主要部における不純物のリン（Ｐ）、ボロン（Ｂ）、アンチモン（Ｓｂ）の不純物濃度Ｎｃ（ｃｍ−３）の分布（図３の（ｂ））及びゲルマニウム（Ｇｅ）組成の分布（図３の（ａ））を示したものである。このような構造のトランジスタに関する文献としては、例えば、特開平１０−７９３９４号公報（特許文献１参照）がある。
【０００３】
なお、Ｇｅ組成（％）の分布と不純物濃度Ｎｃの対応関係の理解が容易となるように、図３の（ａ）及び（ｂ）の横軸を揃えて図示してある。図３（ｂ）において、Ｅはエミッタ、Ｂはベース、Ｃはコレクタを示し、括弧付きで示した（Ｂ）はボロン、（Ｐ）はリン、（Ｓｂ）はｎ型高濃度埋め込み不純物層（ｎ＋ＢＬ）のアンチモンを、それぞれ示している。また、ＤＰは空乏層、ｊＥＢはエミッタ−ベース接合、ｊＢＣはコレクタ−ベース接合を示している。尚、後述する図１、図７、図１４、図１６、図１７、図１９においても、図３と同様の構成部分については同じ参照符号を付してある。
【０００４】
低濃度コレクタ層（ｎ−Ｓｉ）の不純物濃度は、トランジスタの用途によって調整される。即ち、高速化を目的としたトランジスタにおいてはイオン打ち込み等によって高濃度化が図られ、高耐圧特性を重視したトランジスタでは低濃度に保たれる。
【０００５】
ゲルマニウムの分布はベース領域を覆うように設計され、シリコンとシリコン・ゲルマニウムの接合からなるヘテロ界面は、エミッタ−ベース接合ｊＥＢ付近に形成されている。ヘテロバイポーラトランジスタ（ＨＢＴ）においては、エミッタ−ベース接合近傍でのヘテロ界面における禁制帯幅の変化が、ベースからエミッタへ流れる正孔電流を制限し、電流利得の向上等の効果をもたらす。一方、コレクタ側では、上述の禁制帯幅の変化がトランジスタ動作を妨げる可能性があるため、ヘテロ界面はコレクタ−ベース接合ｊＢＣと、ある一定の距離をおいて設計される。ヘテロ界面がコレクタ−ベース接合付近に存在すると、トランジスタ形成時の熱処理等によるベース不純物の拡散の影響で、ヘテロ界面がｐ型のベース層中に位置する可能性が大きい。
【０００６】
この場合、禁制帯幅の不連続量が全て伝導帯に障壁として現れ、電子の伝導を大きく阻害して電流利得の大幅な低減とトランジスタの高速動作の劣化を引き起こす。シリコン・ゲルマニウムを用いたｎｐｎ型バイポーラトランジスタの場合、ヘテロ界面がコレクタ−ベース接合ｊＢＣより十分コレクタ側に存在すると、禁制帯幅の不連続量は全て価電子帯側に現れるため、少なくとも低電流動作においては上述の問題は生じない。
【０００７】
図７は、従来例２を示すトランジスタ構造の図である。伝導帯Ｅｃでの障壁発生を回避するため、図７に示すように、コレクタ側のゲルマニウム組成を、シリコン基板中の高濃度埋め込み不純物層（Ｓｂ）側に向かって徐々に減少させることで、一度に発生するエネルギー障壁の高さを低減することが知られている。図７において、（ａ）はゲルマニウム組成、（ｂ）は不純物濃度Ｎｃの分布を示したものである。従来例２のような構造のトランジスタに関する文献としては、例えば、特開平７−１４７２８７号公報（特許文献２参照）がある。
【０００８】
また、従来例３として、ベース−コレクタ界面近傍のコレクタ中に不純物濃度を増加させたデルタドーピング層を挿入することで、使用電流を増大させることが知られている。この場合には、図９に示すように、電流利得を安定な値に保ったままより高いコレクタ電流におけるトランジスタ動作が可能となる。このような構造のトランジスタに関する文献としては、例えば、特開２００２−３５９２４９号公報（特許文献３参照）がある。
【０００９】
【特許文献１】特開平１０−７９３９４号公報
【特許文献２】特開平７−１４７２８７号公報
【特許文献３】特開２００２−３５９２４９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、前述した従来例１のように設計された従来型のヘテロバイポーラトランジスタにおいても、高電流動作を必要とする場合には、依然としてコレクタ側でのヘテロ界面の影響がトランジスタ動作を大きく阻害するという問題が存在する。
【００１１】
従来例１のｎｐｎヘテロバイポーラトランジスタにおける低電流動作時のエネルギーバンドダイアグラムを図４（ｂ）に、図４（ｃ）に高電流動作時のエネルギーバンドダイアグラムをそれぞれ示す。図４（ｂ）及び（ｃ）おいて、Ｅｃは伝導帯、Ｅｖは価電子帯を示す。一点差線は接合部を示し、破線はトランジスタに電圧が印加されていない状態での空乏層端を示している。また、図４（ａ）にｎｐｎヘテロ接合の具体的構成を模式的に示している。通常、ｎｐｎ型トランジスタに高電流を印加した場合（図４（ｂ）参照）、有限なキャリア速度に起因してコレクタ−ベース接合には多くの電子が蓄積し、接合における空乏層内の固定電荷を打ち消す。この現象はベース幅の増大、すなわちカーク（Ｋｉｒｋ）効果を引き起こすが、コレクタ側にもヘテロ界面を有するバイポーラトランジスタの場合、カーク効果の発生に伴ってヘテロ界面とコレクタ−ベース接合が近づき、上述した伝導帯Ｅｃの障壁がヘテロ界面に生じてトランジスタ動作の大きな妨げとなる。
【００１２】
図５と図６は、それぞれへテロバイポーラトランジスタ（ＨＢＴ）の電流利得ｈＦＥと遮断周波数ｆＴのコレクタ電流依存性を模式的に示したものである。図において、横軸はコレクタ電流Ｉｃ、縦軸は図５が電流利得ｈＦＥ、図６が遮断周波数ｆＴを示す。いずれの図においても、細い線の特性がシリコンバイポーラトランジスタ（Ｓｉ ＢＪＴ）、太い線の特性がＳｉＧｅ ＨＢＴの特性である。そして、図には、通例使用するコレクタ電流の値を使用電流Ｉｏとして示した。
【００１３】
図５および図６に示すように、ＳｉＧｅ ＨＢＴでは電流利得と遮断周波数の急激な低下が見られ、トランジスタ特性は通常のＳｉ ＢＪＴよりも劣化する。この現象はコレクタ不純物濃度が低いほど顕著であり、高耐圧化を目的としたトランジスタにおいて特に生じ易い。そして、図示したように、使用電流Ｉｏ辺りでは、いずれの特性も満足な特性を得ることが出来ない。例えば、耐圧＞８ＶのＳｉＧｅ ＨＢＴでは、電流密度が約０．５ｍＡ／μｍ２における電流利得は、低電流における電流利得の１／１０以下に減少する。
【００１４】
上述のように、２つのヘテロ界面を持つ、従来例１のような所謂ダブルへテロバイポーラトランジスタにおいては、高電流印加時におけるトランジスタ特性の劣化が、不可避的な問題であった。
【００１５】
また従来例１に、前述した従来例２のゲルマニウム分布を用いると、図８の特性線ａ１に示されるように電流利得ｈＦＥの減少はコレクタ電流Ｉｃに対して緩やかになり、より高い電流まで電流利得をある値以上に保つことが可能となる。なお特性線ｂ１は従来例２のゲルマニウム分布を用いない場合である。
【００１６】
しかしながら、使用電流値Ｉｏを増していった時にコレクタ側空乏層端はゲルマニウム組成傾斜領域に存在するため、コレクタ電流に対する電流利得のばらつきが大きくなる。また、コレクタ電流の増大度合いに対するベース幅広がりの度合いが大きいため、エネルギー障壁の発生を抑制するには、コレクタのシリコン・ゲルマニウム層の膜厚を十分に増大させる必要がある。しかし、シリコン・ゲルマニウム層の膜厚増大は歪の蓄積による結晶欠陥発生の危惧を伴うため、最良な解決策とは成り得ない。
【００１７】
また、前述した従来例３のように、ベース−コレクタ界面近傍のコレクタ中に不純物濃度を増加させたデルタドーピング層を挿入する場合には、図９の特性線ａ２に示すように、電流利得を安定な値に保ったままより高いコレクタ電流におけるトランジスタ動作が可能となるが、耐圧の低下が避けられず、高耐圧特性が必要とされる場合には適さない。
【００１８】
本発明は、上記の問題を考慮してなされたものであり、その目的とするところは、ヘテロバイポーラトランジスタにおいて、高い耐圧を保ったまま伝導帯における障壁の発生を回避し、高電流において高速なトランジスタ動作を可能とする半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１９】
本明細書において開示される発明のうち代表的な一つを示せば、次の通りである。すなわち、本発明に係る半導体装置は、半導体基板に埋め込まれた第１導電型の第１の半導体層と、前記第１の半導体層上に設けられた第１導電型の第２の半導体層と、前記第２の半導体層上に設けられ、前記半導体基板より禁制帯幅の小さい材料をその一部に含む第１導電型の第３の半導体層と、前記第３の半導体層上に設けられ、前記半導体基板よりも小さい禁制帯幅を有する第２導電型の第４の半導体層と、前記第４の半導体層上に設けられた第１導電型の第５の半導体層とを具備し、前記第４の半導体層は、前記第３の半導体層に向かって階段状または連続的に禁制帯幅が増大する領域を有し、且つ前記第３の半導体層と前記第４の半導体層の境界における禁制帯幅は、前記第４の半導体層内部の最も小さい禁制帯幅より大きく、且つ前記第４の半導体層内部で最も禁制帯幅が小さくなる領域の近傍では、禁制帯幅が一定であることを特徴とすることを特徴とするものである。
【００２０】
また、本発明に係る半導体装置の製造方法は、半導体基板上に、第１導電型の第１の半導体層を形成する工程と、前記第１の半導体層上に第１導電型の第２の半導体層を形成する工程と、前記第２の半導体層上に前記半導体基板より禁制帯幅の小さい材料をその一部に含む第１導電型の第３の半導体層と、前記第３の半導体層の上に、前記半導体基板よりも小さい禁制帯幅を有する第２導電型の第４の半導体層を形成する工程と、前記第４の半導体層の上に第１導電型の第５の半導体層を形成する工程とを有し、前記第４の半導体層には、前記第３の半導体層に向かって階段状または連続的に禁制帯幅が増大する領域を設け、且つ前記第３の半導体層と前記第４の半導体層の境界における禁制帯幅は、前記第４の半導体層内部の最も小さい禁制帯幅より大きく、且つ前記第４の半導体層内部で最も禁制帯幅が小さくなる領域の近傍では、禁制帯幅が一定であることを特徴とする。
【発明の効果】
【００２１】
本発明によれば、ヘテロバイポーラトランジスタにおいて従来問題となっていた高電流印加時の電流利得と遮断周波数の急激な低下を、トランジスタの高耐圧性能を維持したまま抑制出来る。
【発明を実施するための最良の形態】
【００２２】
以下、本発明に係る半導体装置及びその製造方法の好適な幾つかの実施例について、添付図面を参照しながら詳細に説明する。
【実施例１】
【００２３】
図１は、本発明に係る半導体装置の第１実施例であるシリコン・ゲルマニウム（ＳｉＧｅ）ヘテロバイポーラトランジスタの主要部における不純物プロファイル図である。同図（ａ）は不純物濃度Ｎｃ（ｃｍ−３）の分布、（ｂ）はゲルマニウム組成（％）の分布をそれぞれ示している。
【００２４】
尚、ゲルマニウムの分布と不純物濃度分布との対応関係の理解が容易となるように、同図（ａ）及び（ｂ）の横軸を揃えて図示している。また、図中の破線は、トランジスタに電圧が印加されていない状態での空乏層端を示している。シリコン・ゲルマニウム層は、シリコン基板中に形成された高濃度のｎ型コレクタ埋め込み層（ｎ＋ＢＬ）と、シリコン基板上に形成された低濃度のｎ型シリコン層（ｎ−Ｓｉ）上に形成されている。シリコン・ゲルマニウム層はｐ型ベースを覆うように分布させており、エミッタ側におけるシリコン層とシリコン・ゲルマニウム層のヘテロ界面は、ｎ型エミッタとｐ型ベースの接合ｊＥＢ近傍に配置している。
【００２５】
一方、コレクタ側にはヘテロ界面がｐ型ベースとｎ型コレクタとの接合ｊＢＣから一定の距離に配置されるように、ｎ型シリコン・ゲルマニウム層（ｎ− ＳｉＧｅ）が形成されている。真性ベース内には、エミッタ側からコレクタ側に向かってゲルマニウム組成が小さくなる領域が存在する。ゲルマニウム組成が最大となる領域近傍ではゲルマニウム組成は一定となっており、且つ、真性ベース内のコレクタ側空乏層端におけるゲルマニウム組成は、真性ベース内のゲルマニウム組成の最大値に比べて小さいという特徴を有している。真性ベース幅は、トランジスタの動作状態によって変化するため、本発明においては、トランジスタ動作時には常に上記条件を満たすように、ゲルマニウムの組成を減少させる位置が調整されている。
【００２６】
例えば、ｐ型シリコン・ゲルマニウム層中のｐ型不純物濃度を１×１０１９ｃｍ−３、コレクタのｎ型不純物濃度を１×１０１６ｃｍ−３とし、トランジスタの耐圧を１０Ｖとすると、ゲルマニウムの組成を減少させる領域は、ｐ型シリコン・ゲルマニウム層とｎ型シリコン・ゲルマニウム層の境界から１．２ｎｍ以上の距離を取ると良い。
【００２７】
本実施例では、ベース内部においてゲルマニウム組成は階段状に低下しており、その低下量はベース中のゲルマニウム組成のピーク値の半分以下が望ましい。
また、ｎ型シリコン・ゲルマニウム層は、低濃度ｎ型シリコン層との境界近傍において、ゲルマニウム組成がコレクタ側に向かって減少するように傾斜を有していると、本発明における効果は更に高まる。また、コレクタのｎ型不純物濃度が１×１０１６ｃｍ−３であるような高耐圧のバイポーラトランジスタでは、低濃度のｎ型シリコン層は約１μｍ程度あれば良い。
【００２８】
このように設計されたトランジスタにおいては、エミッタ−ベース近傍のゲルマニウム組成を従来例１と同等に保ったまま、コレクタ側のベース層端におけるゲルマニウム組成を従来例１に比べて低減することが出来、コレクタ電流が増大したときに生じるエネルギー障壁の高さを低減することが出来る。
【００２９】
また、従来例１に比べてｎ型シリコン・ゲルマニウム層のゲルマニウム組成が小さくなったことで、コレクタ中におけるｎ型シリコン・ゲルマニウム層の厚さを厚くすることが出来、コレクタ電流の増大に対してエネルギー障壁の発生を遅らせることが出来る。
【００３０】
図１０（ｂ）に、本実施例のｎｐｎヘテロバイポーラトランジスタにおける高電流動作時のエネルギーバンドダイアグラムを太線で示す。比較として従来例１の高電流動作時の場合のエネルギーバンドダイアグラムを細線で示している。図１０の（ａ）にはｎｐｎヘテロ接合の具体的構成を模式的に示している。図１０（ｂ）で示されるように、真性ベースの内部ではゲルマニウム組成の減少により微小なエネルギー障壁が生じるものの、動作電流が増大してベース幅が増大したときに発生していたエネルギー障壁は大幅に抑制することが出来、より高電流まで高い電流利得と遮断周波数を保持することが出来る。図１１と図１２の特性によって、このことが理解される。
【００３１】
図１１と図１２は、それぞれ本実施例のへテロバイポーラトランジスタの電流利得ｈＦＥと遮断周波数ｆＴのコレクタ電流依存性を模式的に示したものである。図において、横軸はコレクタ電流Ｉｃ、縦軸は図１１が電流利得、図１２が遮断周波数を示す。いずれの図においても、細い線がＳｉ ＢＪＴ、太い線がＳｉＧｅ ＨＢＴの特性線である。そして、通例使用するコレクタ電流の値を使用電流Ｉｏとして示した。図１１の電流利得に関しては、図１０に示した真性ベース中のエネルギー障壁の影響で、低電流動作時においてその値は減少しているが、使用電流Ｉｏにおいては従来例１に比べて大幅な増大を示し、十分な特性を確保している。使用電流Ｉｏ近傍における値の変動は少なく、ばらつきも抑えられる。図１２の遮断周波数ｆＴにおいても、低電流動作時の値は従来例１に比べて減少するものの、ピーク値を与える電流は従来例に比べて大幅に上昇しており、高電流における高速なトランジスタ動作が確保される。
【００３２】
図２は、本実施例における半導体装置の主要部の断面構造を示したものである。ｐ型シリコン基板１中にｎ型の高濃度コレクタ埋め込み層２がある。この埋め込み層２上には低濃度ｎ型のシリコン層３が形成され、コレクタ層を成している。ここで、コレクタ層の膜厚は約１μｍ程度であることが望ましい。絶縁膜５で囲まれた開口部内には低濃度ｎ型のシリコン・ゲルマニウム層８、ｐ型のシリコン・ゲルマニウム層９、ｎ型のシリコンまたはシリコン・ゲルマニウム層１４が形成され、それぞれコレクタ、ベース、エミッタ層を構成している。本構造において、低濃度ｎ型のシリコン・ゲルマニウム層８とｐ型のシリコン・ゲルマニウム層９中のゲルマニウム組成は図１に示したプロファイルとなるように調整している。
【００３３】
次に、本実施例における、半導体装置の具体的な製造方法について、図２と図１３を用いて詳細に説明する。
【００３４】
先ず、シリコン基板１の一部領域に砒素またはアンチモンのｎ型不純物をイオン打ち込み法により添加した後、熱拡散により高濃度ｎ型コレクタ埋め込み層２（第１導電型の第１の半導体層）を形成する。続いて、エピタキシャル成長により、低濃度ｎ型の単結晶シリコンからなる第１のコレクタ層３（第１導電型の第２の半導体層）を堆積する。更に、トランジスタ形成領域とコレクタ引き出し電極領域を除いて絶縁膜４、及び絶縁膜４ａを選択的に形成し、素子分離を行う（図１３（ａ）参照）。
【００３５】
この素子分離構造の形成方法としては、シリコン基板１上に低濃度ｎ型シリコン層をエピタキシャル成長法により形成し、第１コレクタ領域３と、コレクタ引き出し電極領域１７を残して、低濃度ｎ型シリコン層を選択的に酸化しても良いし、又は低濃度ｎ型シリコン層を形成後、リソグラフィー技術により素子分離領域を削り込み、絶縁膜４、４ａを埋め込んで化学的機械研磨ＣＭＰ（Chemical Mechanical Polishing）等によって表面を平坦化しても良い。更には、シリコン基板上に絶縁膜４、４ａを堆積し、開口部を形成後に、前記開口部内に第１コレクタ領域３とコレクタ引き出し電極領域１６をエピタキシャル成長等により選択的に形成することによっても可能である。
【００３６】
次いで、全面に絶縁膜５と、高濃度ｐ型多結晶シリコンまたは高濃度ｐ型多結晶シリコン・ゲルマニウムからなるベース引き出し電極６と、絶縁膜７とを形成する。ここで、ベース引き出し電極６のｐ型不純物は、イオン打ち込み法によって注入されても良いし、堆積時に添加されていても良い。
【００３７】
続いて、ベース電極６と絶縁膜７からなる多層膜に、リソグラフィー技術とドライエッチングにより開口部を形成し、更に、絶縁膜を堆積させてドライエッチングを行うことにより、エミッタ−ベース分離絶縁膜７ａを開口部内に形成する（図１３（ｂ）参照）。
尚、図１３（ｂ）から図１３（ｄ）では第１コレクタ領域３より上部の構造を示し、第１コレクタ領域３より下部の構造は図１３の（ａ）と同様である。
【００３８】
この後、絶縁膜５を選択的にエッチングして、ベース電極６の下部を一部開口し、コレクタ、ベース形成領域を設ける。この工程において、例えば絶縁膜５にシリコン窒化膜を用い、絶縁膜７と７ａにシリコン酸化膜を用いると良い。この場合、摂氏８０度の燐酸を用いることで、絶縁膜５が絶縁膜７と絶縁膜７ａに対して選択的にエッチングされるため、図１３（ｃ）に示す構造となる。
【００３９】
次に、図１３（ｃ）の第１コレクタ層３上に、第２の低濃度ｎ型コレクタとなる単結晶ｎ型シリコン・ゲルマニウム層８（第１導電型の第３の半導体層）を３０ｎｍ〜４０ｎｍ、ベースとなる単結晶ｐ型シリコン・ゲルマニウム層９（第２導電型の第４の半導体層）を１ｎｍ〜１０ｎｍ、更に低濃度の単結晶シリコン層１１（第１導電型の第５の半導体層参照）を５ｎｍ〜２０ｎｍ、それぞれ選択エピタキシャル成長により堆積する（図１３（ｄ）参照）。
【００４０】
ここで、ｎ型シリコン・ゲルマニウム層とｐ型シリコン・ゲルマニウム層のゲルマニウム組成は、図１に示されるプロファイルとなるように設計される。ベース引き出し電極６の下部には、多結晶シリコン・ゲルマニウムからなるｐ型外部ベース層１０がベース層９と同時に形成される。ここでは、ベース電極６下部への多結晶シリコン・ゲルマニウムの成長が、第２コレクタ層３の成長時には起こらず、ベース層９の成長時以降で起こるような成長技術を用いている。
【００４１】
この成長技術は、単結晶シリコン上への単結晶シリコンの成長開始時間と、多結晶シリコン上の多結晶シリコンの成長開始時間の差、（或いは、シリコン・ゲルマニウム上へのシリコン・ゲルマニウムの成長開始時間と、多結晶シリコン・ゲルマニウム上への多結晶シリコン・ゲルマニウムの成長開始時間の差）を利用したものであり、ガスソース分子線エピタキシー（Molecular Beam Epitaxy：ＭＢＥ）法や、化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法に特有の性質である。特に、ＣＶＤ法では制御性が良く、圧力が１００Ｐａ以下、温度が摂氏５００度〜７００度の成長条件で良好な条件が得られる。
【００４２】
次に、図１３（ｄ）の開口部を通してｎ型不純物である燐をイオン打ち込み法によりドープする。但し、本実施例で取り扱うような高耐圧仕様のトランジスタでは、このイオン打ち込み工程は省略される場合もある。
【００４３】
次いで、全体に絶縁膜を堆積後、ドライエッチングにより、エミッタ−ベース分離絶縁膜１２を形成し、開口部を高濃度ｎ型の多結晶シリコンからなるエミッタ電極１３で埋める。続いて、熱処理を行い、ｎ型不純物をエミッタ電極から拡散させることにより、単結晶シリコン層１１内にエミッタ領域１４を形成する。この後、ベース引き出し電極６、エミッタ電極１３にパターニングを行う。全面に酸化膜１５を堆積し、ベース引き出し電極６、エミッタ電極１３、コレクタ引き出し電極１６の各領域に開口部を設け、電極１７を形成する（図２参照）。尚、本実施例においては寄生容量の低減が可能な自己整合型のトランジスタ構造を用いて説明を行ったが、図１のプロファイルを有するバイポーラトランジスタであれば、その構造は他の形態を有していても構わない。
【００４４】
また本実施例では、第１、第２コレクタ、ベース、およびエミッタを、それぞれ単結晶シリコン・ゲルマニウムとしたが、単結晶シリコン・ゲルマニウム・カーボンであってもよい。特に、ベース層に単結晶シリコン・ゲルマニウム・カーボン層を用いると、ベースの不純物であるボロン（Ｂ）のプロセス中の熱処理による拡散を抑えることが可能となり、急峻なベース層が得られるという効果がある。後述する実施例においても同様である。
【実施例２】
【００４５】
図１４は、本発明に係る半導体装置の第２実施例であるＳｉＧｅ ＨＢＴの第２実施例を示す主要部の不純物とゲルマニウムの分布図である。尚、図中の破線は、トランジスタに電圧が印加されていない状態での空乏層端を示している。本実施例においては、エミッタ近傍のベース層内部において、エミッタ側からコレクタ側に向けてゲルマニウム組成が増大する領域を有していることを特徴としている。上記ゲルマニウム組成が増大する領域においては、コレクタに向かって禁制帯幅が狭くなっており、真性ベース中に加速電界が加わって電子が加速される。このため、図１の実施例１のように、真性ベース中のエネルギー障壁の発生による電流利得の減少が補償され、高電流領域においてより高い電流利得と遮断周波数の実現が可能となる。
【００４６】
以下に、実験結果を用いて本実施例の効果を示す。実験では、図１４において、エミッタ側のゲルマニウム組成を約１５％、ベース中において最も高いゲルマニウム組成を約２０％、コレクタ側のゲルマニウム組成を約１５％とし、ゲルマニウム組成低下領域はベースのコレクタ側空乏層端から約３ｎｍに設計した。このときのベース幅は約２０ｎｍ、ベースとコレクタの不純物濃度は、それぞれ約１×１０１９ｃｍ−３、１×１０１６ｃｍ−３である。
【００４７】
図１５は、コレクタ電流密度５μＡ／μｍ２における電流利得をｈＦＥ１とし、コレクタ電流密度０．５ｍＡ／μｍ２における電流利得をｈＦＥ２としたときの、電流利得ｈＦＥ１を左軸に、電流利得ｈＦＥ２とｈＦＥ１との比（ｈＦＥ２／ｈＦＥ１）を右軸に示したものである。図１５において横軸は、ｐ型シリコン・ゲルマニウム層とｎ型シリコン・ゲルマニウム層の境界におけるゲルマニウム組成を示している。すなわち、ゲルマニウム組成＝２０％は、ベース層中にゲルマニウムの組成低減領域が存在しない従来例に相当する実験結果となる。
【００４８】
図１５より、本実施例のＳｉＧｅ ＨＢＴは、低コレクタ電流における電流利得ｈＦＥ１を従来例とほぼ等しく保ったまま、高電流における電流利得ｈＦＥ２を大幅に向上出来ていることが分かる。
【実施例３】
【００４９】
図１６は、本発明に係る半導体装置の第３実施例であるＳｉＧｅ ＨＢＴの主要部の不純物とゲルマニウムの分布を示す図である。尚、図中の破線は、トランジスタに電圧が印加されていない状態での空乏層端を示している。本実施例においては、ゲルマニウム組成は真性ベース中から、ｎ型シリコン・ゲルマニウム層と低濃度ｎ型シリコン層の境界にかけて連続的に減少していることを特徴とする。本プロファイルを有することにより、コレクタ電流増大時に一度に発生するエネルギー障壁の高さを低減することが可能となる。本実施例は、実施例２との併用が可能であり、真性ベース中のエミッタ−ベース接合近傍のゲルマニウム組成をコレクタ側に向かって増大するプロファイルとすることが出来る。
【実施例４】
【００５０】
図１７に、本発明に係る半導体装置の第４実施例であるＳｉＧｅ ＨＢＴの主要部の不純物とゲルマニウムの分布を示す。本実施例では、図１７に示すようにベース中でゲルマニウム組成が減少する領域において、ベース中のｐ型不純物を同時に減少させるプロファイルを有することを特徴とする。図１８は、本実施例におけるトランジスタ動作時のエネルギーバンドダイアグラムである。不純物プロファイルに傾斜を付けることにより、真性ベース中に内部電界を印加することが出来、ゲルマニウム組成の減少によって発生するエネルギー障壁を補償することが出来る。このため、低電流動作時においても電流利得の減少を引き起こすことなく、高電流動作時の電流利得を大幅に向上することが可能となる。また、ゲルマニウム組成の分布は実施例２または実施例３と併用しても良い。
【実施例５】
【００５１】
図１９は、本発明に係る半導体装置の第５実施例であるＳｉＧｅ ＨＢＴの主要部の不純物とゲルマニウム分布を示す図である。本実施例は、低濃度ｎ型シリコン層からなる第１のコレクタ層を、低濃度ｎ型の単結晶シリコン・ゲルマニウム層に置き換えたものであり、ベース−コレクタ接合近傍におけるヘテロ効果を極力抑え込んだプロファイルとなっている。
【００５２】
トランジスタ動作時には、コレクタにおける空乏層端は常にシリコン・ゲルマニウム層の内部に存在することになり、本実施例では、エネルギー障壁の発生をより高電流まで抑制することが可能となる。図１９に示した例では、低濃度ｎ型シリコン・ゲルマニウム層と高濃度ｎ型シリコン埋め込み層の境界から真性ベースの内部にかけてゲルマニウム組成は連続的に変化させているが、ゲルマニウムの組成分布は、合計の膜厚に起因する歪み量を考慮して、結晶欠陥が生じないように調整することが望ましい。
【００５３】
尚、本実施例におけるゲルマニウム分布は、実施例２に示したように、真性ベース中のエミッタ−ベース接合近傍からコレクタ側に向けて組成が増大する領域を有していても良い。また、ベース中のｐ型不純物分布は、実施例４に示したようにゲルマニウム組成に合わせて減少させても良い。
【００５４】
以上の実施例によれば、２つのヘテロ接合を有する、所謂ダブルヘテロバイポーラトランジスタにおいて、真性ベース中でエミッタ側からコレクタ側に向かってゲルマニウム組成が減少する領域を設け、且つ真性ベース中のコレクタ側空乏層端におけるゲルマニウム組成を真性ベース中のゲルマニウム組成のピーク値よりも低く設定することで、ｎ型不純物をｎ型シリコン・ゲルマニウム層にピークを持つように分布させる。これにより、高電流印加時においても電子の蓄積を補償することが出来、且つｎ型不純物を限定的に分布させてコレクタ−ベース間空乏層をｎ型シリコン層まで伸ばすことにより、トランジスタの高耐圧性も維持出来る。従来困難であった高耐圧性能を有するヘテロバイポーラトランジスタにおける高電流でのトランジスタ動作が可能となり、高速性能と高耐圧性能が同時に実現出来る。
【００５５】
したがって、高耐圧性、且つ高電流での高速動作が求められる、例えばハードディスクの読み込み／書き込み用ＩＣのバイポーラトランジスタの高電流動作における周波数帯域を十分確保することが出来、必要な基準を十分に満たすＩＣの実現が可能となる。
【００５６】
本発明に係る半導体装置の特徴をまとめれば、次の通りである。
シリコン・ゲルマニウム層を有するヘテロバイポーラトランジスタにおいて、ベースは、トランジスタ動作時には常にその内部の真性ベースの一部においてエミッタ側からコレクタ側に向かってゲルマニウム組成が増大する領域を有し、且つベース−コレクタ界面におけるゲルマニウム組成は、ベース中で最大となるゲルマニウム組成に比べて低いことを特徴とする。この特徴により、ヘテロバイポーラトランジスタのコレクタ電流が増大したときに生じる伝導帯での障壁の高さを低減することが出来、より高電流での良好なトランジスタ動作を可能とする。
【００５７】
また、望ましくはベース内部においてコレクタに向かって禁制帯幅が増大している領域では、ベース中の不純物濃度がコレクタに向かって減少するプロファイルにして、真性ベース中には伝導体の障壁が発生しない構成にする。
【図面の簡単な説明】
【００５８】
【図１】本発明に係る半導体装置の実施例１の不純物分布とゲルマニウムの分布図。
【図２】本発明に係る半導体装置の実施例１の断面図。
【図３】従来例１のバーポーラトランジスタの不純物分布とゲルマニウムの分布図。
【図４】従来例１のバイポーラトランジスタの動作時のエネルギーバンドダイアグラム。
【図５】従来例１のバイポーラトランジスタにおける電流利得と動作電流の関係を示した図。
【図６】従来例１のバイポーラトランジスタの遮断周波数と動作電流の関係を示した図。
【図７】従来例２の不純物分布とゲルマニウムの分布図。
【図８】従来例１に従来例２のゲルマニウム分布を用いた場合の電流利得と動作電流の関係を示した図。
【図９】従来例３が電流利得の動作電流特性に与える効果を示した図。
【図１０】実施例１と従来例１を比較した高電流動作時のエネルギーバンドダイアグラム。
【図１１】実施例１と従来例１を比較した電流利得と動作電流の関係を示す図。
【図１２】実施例１と従来例１を比較した遮断周波数と動作電流の関係を示す図。
【図１３】本発明に係る半導体装置の実施例１における製造方法を示す断面図。
【図１４】本発明に係る半導体装置の実施例２の不純物分布とゲルマニウムの分布図。
【図１５】本発明に係る半導体装置の実施例２の効果を示す実験結果。
【図１６】本発明に係る半導体装置の実施例３の不純物分布とゲルマニウムの分布図。
【図１７】本発明に係る半導体装置の実施例４の不純物分布とゲルマニウムの分布図。
【図１８】実施例４のトランジスタ動作時のエネルギーバンドダイアグラム。
【図１９】本発明に係る半導体装置の実施例５の不純物分布とゲルマニウムの分布図。
【符号の説明】
【００５９】
１…シリコン基板、２…高濃度ｎ型層埋め込みコレクタ層、３…低濃度ｎ型第１コレクタ層（単結晶シリコン）、４、４ａ…素子分離絶縁膜、５…コレクタ−ベース分離絶縁膜、６…ベース引き出し電極（高濃度ｐ型多結晶シリコンまたは高濃度ｐ型多結晶シリコン・ゲルマニウム）、７、７ａ、１３、１６…エミッタ−ベース分離絶縁膜、８…低濃度ｎ型第２コレクタ層（単結晶シリコン・ゲルマニウム層）、９…ｐ型ベース（単結晶シリコン・ゲルマニウム）、１０…ｐ型外部ベース層（多結晶シリコン・ゲルマニウム）、１１…低濃度単結晶シリコン層、１３…エミッタ電極（高濃度ｎ型多結晶シリコン）、１４…ｎ型エミッタ層（単結晶シリコンまたは単結晶シリコン・ゲルマニウム）、１６…高濃度ｎ型コレクタ引き出し層、１７…金属電極。
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に係り、特にヘテロバイポーラトランジスタに好適な技術に関する。
【背景技術】
【０００２】
近年、バイポーラトランジスタやバイポーラトランジスタを混載した集積回路が様々な応用分野に利用されている。バイポーラトランジスタは高速性能、高耐圧性能の点で電界効果トランジスタ等に対する優位性を有し、通信用デバイスやストレージ・システム等にその用途は広がっている。高速化または高耐圧化を達成し得るバイポーラトランジスタの従来例１としては、図３に示すような、選択エピタキシャル技術を用いたシリコン・ゲルマニウムヘテロバイポーラトランジスタ（ＳｉＧｅ ＨＢＴ）が知られている。図３は、従来例１のトランジスタの主要部における不純物のリン（Ｐ）、ボロン（Ｂ）、アンチモン（Ｓｂ）の不純物濃度Ｎｃ（ｃｍ−３）の分布（図３の（ｂ））及びゲルマニウム（Ｇｅ）組成の分布（図３の（ａ））を示したものである。このような構造のトランジスタに関する文献としては、例えば、特開平１０−７９３９４号公報（特許文献１参照）がある。
【０００３】
なお、Ｇｅ組成（％）の分布と不純物濃度Ｎｃの対応関係の理解が容易となるように、図３の（ａ）及び（ｂ）の横軸を揃えて図示してある。図３（ｂ）において、Ｅはエミッタ、Ｂはベース、Ｃはコレクタを示し、括弧付きで示した（Ｂ）はボロン、（Ｐ）はリン、（Ｓｂ）はｎ型高濃度埋め込み不純物層（ｎ＋ＢＬ）のアンチモンを、それぞれ示している。また、ＤＰは空乏層、ｊＥＢはエミッタ−ベース接合、ｊＢＣはコレクタ−ベース接合を示している。尚、後述する図１、図７、図１４、図１６、図１７、図１９においても、図３と同様の構成部分については同じ参照符号を付してある。
【０００４】
低濃度コレクタ層（ｎ−Ｓｉ）の不純物濃度は、トランジスタの用途によって調整される。即ち、高速化を目的としたトランジスタにおいてはイオン打ち込み等によって高濃度化が図られ、高耐圧特性を重視したトランジスタでは低濃度に保たれる。
【０００５】
ゲルマニウムの分布はベース領域を覆うように設計され、シリコンとシリコン・ゲルマニウムの接合からなるヘテロ界面は、エミッタ−ベース接合ｊＥＢ付近に形成されている。ヘテロバイポーラトランジスタ（ＨＢＴ）においては、エミッタ−ベース接合近傍でのヘテロ界面における禁制帯幅の変化が、ベースからエミッタへ流れる正孔電流を制限し、電流利得の向上等の効果をもたらす。一方、コレクタ側では、上述の禁制帯幅の変化がトランジスタ動作を妨げる可能性があるため、ヘテロ界面はコレクタ−ベース接合ｊＢＣと、ある一定の距離をおいて設計される。ヘテロ界面がコレクタ−ベース接合付近に存在すると、トランジスタ形成時の熱処理等によるベース不純物の拡散の影響で、ヘテロ界面がｐ型のベース層中に位置する可能性が大きい。
【０００６】
この場合、禁制帯幅の不連続量が全て伝導帯に障壁として現れ、電子の伝導を大きく阻害して電流利得の大幅な低減とトランジスタの高速動作の劣化を引き起こす。シリコン・ゲルマニウムを用いたｎｐｎ型バイポーラトランジスタの場合、ヘテロ界面がコレクタ−ベース接合ｊＢＣより十分コレクタ側に存在すると、禁制帯幅の不連続量は全て価電子帯側に現れるため、少なくとも低電流動作においては上述の問題は生じない。
【０００７】
図７は、従来例２を示すトランジスタ構造の図である。伝導帯Ｅｃでの障壁発生を回避するため、図７に示すように、コレクタ側のゲルマニウム組成を、シリコン基板中の高濃度埋め込み不純物層（Ｓｂ）側に向かって徐々に減少させることで、一度に発生するエネルギー障壁の高さを低減することが知られている。図７において、（ａ）はゲルマニウム組成、（ｂ）は不純物濃度Ｎｃの分布を示したものである。従来例２のような構造のトランジスタに関する文献としては、例えば、特開平７−１４７２８７号公報（特許文献２参照）がある。
【０００８】
また、従来例３として、ベース−コレクタ界面近傍のコレクタ中に不純物濃度を増加させたデルタドーピング層を挿入することで、使用電流を増大させることが知られている。この場合には、図９に示すように、電流利得を安定な値に保ったままより高いコレクタ電流におけるトランジスタ動作が可能となる。このような構造のトランジスタに関する文献としては、例えば、特開２００２−３５９２４９号公報（特許文献３参照）がある。
【０００９】
【特許文献１】特開平１０−７９３９４号公報
【特許文献２】特開平７−１４７２８７号公報
【特許文献３】特開２００２−３５９２４９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、前述した従来例１のように設計された従来型のヘテロバイポーラトランジスタにおいても、高電流動作を必要とする場合には、依然としてコレクタ側でのヘテロ界面の影響がトランジスタ動作を大きく阻害するという問題が存在する。
【００１１】
従来例１のｎｐｎヘテロバイポーラトランジスタにおける低電流動作時のエネルギーバンドダイアグラムを図４（ｂ）に、図４（ｃ）に高電流動作時のエネルギーバンドダイアグラムをそれぞれ示す。図４（ｂ）及び（ｃ）おいて、Ｅｃは伝導帯、Ｅｖは価電子帯を示す。一点差線は接合部を示し、破線はトランジスタに電圧が印加されていない状態での空乏層端を示している。また、図４（ａ）にｎｐｎヘテロ接合の具体的構成を模式的に示している。通常、ｎｐｎ型トランジスタに高電流を印加した場合（図４（ｂ）参照）、有限なキャリア速度に起因してコレクタ−ベース接合には多くの電子が蓄積し、接合における空乏層内の固定電荷を打ち消す。この現象はベース幅の増大、すなわちカーク（Ｋｉｒｋ）効果を引き起こすが、コレクタ側にもヘテロ界面を有するバイポーラトランジスタの場合、カーク効果の発生に伴ってヘテロ界面とコレクタ−ベース接合が近づき、上述した伝導帯Ｅｃの障壁がヘテロ界面に生じてトランジスタ動作の大きな妨げとなる。
【００１２】
図５と図６は、それぞれへテロバイポーラトランジスタ（ＨＢＴ）の電流利得ｈＦＥと遮断周波数ｆＴのコレクタ電流依存性を模式的に示したものである。図において、横軸はコレクタ電流Ｉｃ、縦軸は図５が電流利得ｈＦＥ、図６が遮断周波数ｆＴを示す。いずれの図においても、細い線の特性がシリコンバイポーラトランジスタ（Ｓｉ ＢＪＴ）、太い線の特性がＳｉＧｅ ＨＢＴの特性である。そして、図には、通例使用するコレクタ電流の値を使用電流Ｉｏとして示した。
【００１３】
図５および図６に示すように、ＳｉＧｅ ＨＢＴでは電流利得と遮断周波数の急激な低下が見られ、トランジスタ特性は通常のＳｉ ＢＪＴよりも劣化する。この現象はコレクタ不純物濃度が低いほど顕著であり、高耐圧化を目的としたトランジスタにおいて特に生じ易い。そして、図示したように、使用電流Ｉｏ辺りでは、いずれの特性も満足な特性を得ることが出来ない。例えば、耐圧＞８ＶのＳｉＧｅ ＨＢＴでは、電流密度が約０．５ｍＡ／μｍ２における電流利得は、低電流における電流利得の１／１０以下に減少する。
【００１４】
上述のように、２つのヘテロ界面を持つ、従来例１のような所謂ダブルへテロバイポーラトランジスタにおいては、高電流印加時におけるトランジスタ特性の劣化が、不可避的な問題であった。
【００１５】
また従来例１に、前述した従来例２のゲルマニウム分布を用いると、図８の特性線ａ１に示されるように電流利得ｈＦＥの減少はコレクタ電流Ｉｃに対して緩やかになり、より高い電流まで電流利得をある値以上に保つことが可能となる。なお特性線ｂ１は従来例２のゲルマニウム分布を用いない場合である。
【００１６】
しかしながら、使用電流値Ｉｏを増していった時にコレクタ側空乏層端はゲルマニウム組成傾斜領域に存在するため、コレクタ電流に対する電流利得のばらつきが大きくなる。また、コレクタ電流の増大度合いに対するベース幅広がりの度合いが大きいため、エネルギー障壁の発生を抑制するには、コレクタのシリコン・ゲルマニウム層の膜厚を十分に増大させる必要がある。しかし、シリコン・ゲルマニウム層の膜厚増大は歪の蓄積による結晶欠陥発生の危惧を伴うため、最良な解決策とは成り得ない。
【００１７】
また、前述した従来例３のように、ベース−コレクタ界面近傍のコレクタ中に不純物濃度を増加させたデルタドーピング層を挿入する場合には、図９の特性線ａ２に示すように、電流利得を安定な値に保ったままより高いコレクタ電流におけるトランジスタ動作が可能となるが、耐圧の低下が避けられず、高耐圧特性が必要とされる場合には適さない。
【００１８】
本発明は、上記の問題を考慮してなされたものであり、その目的とするところは、ヘテロバイポーラトランジスタにおいて、高い耐圧を保ったまま伝導帯における障壁の発生を回避し、高電流において高速なトランジスタ動作を可能とする半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１９】
本明細書において開示される発明のうち代表的な一つを示せば、次の通りである。すなわち、本発明に係る半導体装置は、半導体基板に埋め込まれた第１導電型の第１の半導体層と、前記第１の半導体層上に設けられた第１導電型の第２の半導体層と、前記第２の半導体層上に設けられ、前記半導体基板より禁制帯幅の小さい材料をその一部に含む第１導電型の第３の半導体層と、前記第３の半導体層上に設けられ、前記半導体基板よりも小さい禁制帯幅を有する第２導電型の第４の半導体層と、前記第４の半導体層上に設けられた第１導電型の第５の半導体層とを具備し、前記第４の半導体層は、前記第３の半導体層に向かって階段状または連続的に禁制帯幅が増大する領域を有し、且つ前記第３の半導体層と前記第４の半導体層の境界における禁制帯幅は、前記第４の半導体層内部の最も小さい禁制帯幅より大きく、且つ前記第４の半導体層内部で最も禁制帯幅が小さくなる領域の近傍では、禁制帯幅が一定であることを特徴とすることを特徴とするものである。
【００２０】
また、本発明に係る半導体装置の製造方法は、半導体基板上に、第１導電型の第１の半導体層を形成する工程と、前記第１の半導体層上に第１導電型の第２の半導体層を形成する工程と、前記第２の半導体層上に前記半導体基板より禁制帯幅の小さい材料をその一部に含む第１導電型の第３の半導体層と、前記第３の半導体層の上に、前記半導体基板よりも小さい禁制帯幅を有する第２導電型の第４の半導体層を形成する工程と、前記第４の半導体層の上に第１導電型の第５の半導体層を形成する工程とを有し、前記第４の半導体層には、前記第３の半導体層に向かって階段状または連続的に禁制帯幅が増大する領域を設け、且つ前記第３の半導体層と前記第４の半導体層の境界における禁制帯幅は、前記第４の半導体層内部の最も小さい禁制帯幅より大きく、且つ前記第４の半導体層内部で最も禁制帯幅が小さくなる領域の近傍では、禁制帯幅が一定であることを特徴とする。
【発明の効果】
【００２１】
本発明によれば、ヘテロバイポーラトランジスタにおいて従来問題となっていた高電流印加時の電流利得と遮断周波数の急激な低下を、トランジスタの高耐圧性能を維持したまま抑制出来る。
【発明を実施するための最良の形態】
【００２２】
以下、本発明に係る半導体装置及びその製造方法の好適な幾つかの実施例について、添付図面を参照しながら詳細に説明する。
【実施例１】
【００２３】
図１は、本発明に係る半導体装置の第１実施例であるシリコン・ゲルマニウム（ＳｉＧｅ）ヘテロバイポーラトランジスタの主要部における不純物プロファイル図である。同図（ａ）は不純物濃度Ｎｃ（ｃｍ−３）の分布、（ｂ）はゲルマニウム組成（％）の分布をそれぞれ示している。
【００２４】
尚、ゲルマニウムの分布と不純物濃度分布との対応関係の理解が容易となるように、同図（ａ）及び（ｂ）の横軸を揃えて図示している。また、図中の破線は、トランジスタに電圧が印加されていない状態での空乏層端を示している。シリコン・ゲルマニウム層は、シリコン基板中に形成された高濃度のｎ型コレクタ埋め込み層（ｎ＋ＢＬ）と、シリコン基板上に形成された低濃度のｎ型シリコン層（ｎ−Ｓｉ）上に形成されている。シリコン・ゲルマニウム層はｐ型ベースを覆うように分布させており、エミッタ側におけるシリコン層とシリコン・ゲルマニウム層のヘテロ界面は、ｎ型エミッタとｐ型ベースの接合ｊＥＢ近傍に配置している。
【００２５】
一方、コレクタ側にはヘテロ界面がｐ型ベースとｎ型コレクタとの接合ｊＢＣから一定の距離に配置されるように、ｎ型シリコン・ゲルマニウム層（ｎ− ＳｉＧｅ）が形成されている。真性ベース内には、エミッタ側からコレクタ側に向かってゲルマニウム組成が小さくなる領域が存在する。ゲルマニウム組成が最大となる領域近傍ではゲルマニウム組成は一定となっており、且つ、真性ベース内のコレクタ側空乏層端におけるゲルマニウム組成は、真性ベース内のゲルマニウム組成の最大値に比べて小さいという特徴を有している。真性ベース幅は、トランジスタの動作状態によって変化するため、本発明においては、トランジスタ動作時には常に上記条件を満たすように、ゲルマニウムの組成を減少させる位置が調整されている。
【００２６】
例えば、ｐ型シリコン・ゲルマニウム層中のｐ型不純物濃度を１×１０１９ｃｍ−３、コレクタのｎ型不純物濃度を１×１０１６ｃｍ−３とし、トランジスタの耐圧を１０Ｖとすると、ゲルマニウムの組成を減少させる領域は、ｐ型シリコン・ゲルマニウム層とｎ型シリコン・ゲルマニウム層の境界から１．２ｎｍ以上の距離を取ると良い。
【００２７】
本実施例では、ベース内部においてゲルマニウム組成は階段状に低下しており、その低下量はベース中のゲルマニウム組成のピーク値の半分以下が望ましい。
また、ｎ型シリコン・ゲルマニウム層は、低濃度ｎ型シリコン層との境界近傍において、ゲルマニウム組成がコレクタ側に向かって減少するように傾斜を有していると、本発明における効果は更に高まる。また、コレクタのｎ型不純物濃度が１×１０１６ｃｍ−３であるような高耐圧のバイポーラトランジスタでは、低濃度のｎ型シリコン層は約１μｍ程度あれば良い。
【００２８】
このように設計されたトランジスタにおいては、エミッタ−ベース近傍のゲルマニウム組成を従来例１と同等に保ったまま、コレクタ側のベース層端におけるゲルマニウム組成を従来例１に比べて低減することが出来、コレクタ電流が増大したときに生じるエネルギー障壁の高さを低減することが出来る。
【００２９】
また、従来例１に比べてｎ型シリコン・ゲルマニウム層のゲルマニウム組成が小さくなったことで、コレクタ中におけるｎ型シリコン・ゲルマニウム層の厚さを厚くすることが出来、コレクタ電流の増大に対してエネルギー障壁の発生を遅らせることが出来る。
【００３０】
図１０（ｂ）に、本実施例のｎｐｎヘテロバイポーラトランジスタにおける高電流動作時のエネルギーバンドダイアグラムを太線で示す。比較として従来例１の高電流動作時の場合のエネルギーバンドダイアグラムを細線で示している。図１０の（ａ）にはｎｐｎヘテロ接合の具体的構成を模式的に示している。図１０（ｂ）で示されるように、真性ベースの内部ではゲルマニウム組成の減少により微小なエネルギー障壁が生じるものの、動作電流が増大してベース幅が増大したときに発生していたエネルギー障壁は大幅に抑制することが出来、より高電流まで高い電流利得と遮断周波数を保持することが出来る。図１１と図１２の特性によって、このことが理解される。
【００３１】
図１１と図１２は、それぞれ本実施例のへテロバイポーラトランジスタの電流利得ｈＦＥと遮断周波数ｆＴのコレクタ電流依存性を模式的に示したものである。図において、横軸はコレクタ電流Ｉｃ、縦軸は図１１が電流利得、図１２が遮断周波数を示す。いずれの図においても、細い線がＳｉ ＢＪＴ、太い線がＳｉＧｅ ＨＢＴの特性線である。そして、通例使用するコレクタ電流の値を使用電流Ｉｏとして示した。図１１の電流利得に関しては、図１０に示した真性ベース中のエネルギー障壁の影響で、低電流動作時においてその値は減少しているが、使用電流Ｉｏにおいては従来例１に比べて大幅な増大を示し、十分な特性を確保している。使用電流Ｉｏ近傍における値の変動は少なく、ばらつきも抑えられる。図１２の遮断周波数ｆＴにおいても、低電流動作時の値は従来例１に比べて減少するものの、ピーク値を与える電流は従来例に比べて大幅に上昇しており、高電流における高速なトランジスタ動作が確保される。
【００３２】
図２は、本実施例における半導体装置の主要部の断面構造を示したものである。ｐ型シリコン基板１中にｎ型の高濃度コレクタ埋め込み層２がある。この埋め込み層２上には低濃度ｎ型のシリコン層３が形成され、コレクタ層を成している。ここで、コレクタ層の膜厚は約１μｍ程度であることが望ましい。絶縁膜５で囲まれた開口部内には低濃度ｎ型のシリコン・ゲルマニウム層８、ｐ型のシリコン・ゲルマニウム層９、ｎ型のシリコンまたはシリコン・ゲルマニウム層１４が形成され、それぞれコレクタ、ベース、エミッタ層を構成している。本構造において、低濃度ｎ型のシリコン・ゲルマニウム層８とｐ型のシリコン・ゲルマニウム層９中のゲルマニウム組成は図１に示したプロファイルとなるように調整している。
【００３３】
次に、本実施例における、半導体装置の具体的な製造方法について、図２と図１３を用いて詳細に説明する。
【００３４】
先ず、シリコン基板１の一部領域に砒素またはアンチモンのｎ型不純物をイオン打ち込み法により添加した後、熱拡散により高濃度ｎ型コレクタ埋め込み層２（第１導電型の第１の半導体層）を形成する。続いて、エピタキシャル成長により、低濃度ｎ型の単結晶シリコンからなる第１のコレクタ層３（第１導電型の第２の半導体層）を堆積する。更に、トランジスタ形成領域とコレクタ引き出し電極領域を除いて絶縁膜４、及び絶縁膜４ａを選択的に形成し、素子分離を行う（図１３（ａ）参照）。
【００３５】
この素子分離構造の形成方法としては、シリコン基板１上に低濃度ｎ型シリコン層をエピタキシャル成長法により形成し、第１コレクタ領域３と、コレクタ引き出し電極領域１７を残して、低濃度ｎ型シリコン層を選択的に酸化しても良いし、又は低濃度ｎ型シリコン層を形成後、リソグラフィー技術により素子分離領域を削り込み、絶縁膜４、４ａを埋め込んで化学的機械研磨ＣＭＰ（Chemical Mechanical Polishing）等によって表面を平坦化しても良い。更には、シリコン基板上に絶縁膜４、４ａを堆積し、開口部を形成後に、前記開口部内に第１コレクタ領域３とコレクタ引き出し電極領域１６をエピタキシャル成長等により選択的に形成することによっても可能である。
【００３６】
次いで、全面に絶縁膜５と、高濃度ｐ型多結晶シリコンまたは高濃度ｐ型多結晶シリコン・ゲルマニウムからなるベース引き出し電極６と、絶縁膜７とを形成する。ここで、ベース引き出し電極６のｐ型不純物は、イオン打ち込み法によって注入されても良いし、堆積時に添加されていても良い。
【００３７】
続いて、ベース電極６と絶縁膜７からなる多層膜に、リソグラフィー技術とドライエッチングにより開口部を形成し、更に、絶縁膜を堆積させてドライエッチングを行うことにより、エミッタ−ベース分離絶縁膜７ａを開口部内に形成する（図１３（ｂ）参照）。
尚、図１３（ｂ）から図１３（ｄ）では第１コレクタ領域３より上部の構造を示し、第１コレクタ領域３より下部の構造は図１３の（ａ）と同様である。
【００３８】
この後、絶縁膜５を選択的にエッチングして、ベース電極６の下部を一部開口し、コレクタ、ベース形成領域を設ける。この工程において、例えば絶縁膜５にシリコン窒化膜を用い、絶縁膜７と７ａにシリコン酸化膜を用いると良い。この場合、摂氏８０度の燐酸を用いることで、絶縁膜５が絶縁膜７と絶縁膜７ａに対して選択的にエッチングされるため、図１３（ｃ）に示す構造となる。
【００３９】
次に、図１３（ｃ）の第１コレクタ層３上に、第２の低濃度ｎ型コレクタとなる単結晶ｎ型シリコン・ゲルマニウム層８（第１導電型の第３の半導体層）を３０ｎｍ〜４０ｎｍ、ベースとなる単結晶ｐ型シリコン・ゲルマニウム層９（第２導電型の第４の半導体層）を１ｎｍ〜１０ｎｍ、更に低濃度の単結晶シリコン層１１（第１導電型の第５の半導体層参照）を５ｎｍ〜２０ｎｍ、それぞれ選択エピタキシャル成長により堆積する（図１３（ｄ）参照）。
【００４０】
ここで、ｎ型シリコン・ゲルマニウム層とｐ型シリコン・ゲルマニウム層のゲルマニウム組成は、図１に示されるプロファイルとなるように設計される。ベース引き出し電極６の下部には、多結晶シリコン・ゲルマニウムからなるｐ型外部ベース層１０がベース層９と同時に形成される。ここでは、ベース電極６下部への多結晶シリコン・ゲルマニウムの成長が、第２コレクタ層３の成長時には起こらず、ベース層９の成長時以降で起こるような成長技術を用いている。
【００４１】
この成長技術は、単結晶シリコン上への単結晶シリコンの成長開始時間と、多結晶シリコン上の多結晶シリコンの成長開始時間の差、（或いは、シリコン・ゲルマニウム上へのシリコン・ゲルマニウムの成長開始時間と、多結晶シリコン・ゲルマニウム上への多結晶シリコン・ゲルマニウムの成長開始時間の差）を利用したものであり、ガスソース分子線エピタキシー（Molecular Beam Epitaxy：ＭＢＥ）法や、化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法に特有の性質である。特に、ＣＶＤ法では制御性が良く、圧力が１００Ｐａ以下、温度が摂氏５００度〜７００度の成長条件で良好な条件が得られる。
【００４２】
次に、図１３（ｄ）の開口部を通してｎ型不純物である燐をイオン打ち込み法によりドープする。但し、本実施例で取り扱うような高耐圧仕様のトランジスタでは、このイオン打ち込み工程は省略される場合もある。
【００４３】
次いで、全体に絶縁膜を堆積後、ドライエッチングにより、エミッタ−ベース分離絶縁膜１２を形成し、開口部を高濃度ｎ型の多結晶シリコンからなるエミッタ電極１３で埋める。続いて、熱処理を行い、ｎ型不純物をエミッタ電極から拡散させることにより、単結晶シリコン層１１内にエミッタ領域１４を形成する。この後、ベース引き出し電極６、エミッタ電極１３にパターニングを行う。全面に酸化膜１５を堆積し、ベース引き出し電極６、エミッタ電極１３、コレクタ引き出し電極１６の各領域に開口部を設け、電極１７を形成する（図２参照）。尚、本実施例においては寄生容量の低減が可能な自己整合型のトランジスタ構造を用いて説明を行ったが、図１のプロファイルを有するバイポーラトランジスタであれば、その構造は他の形態を有していても構わない。
【００４４】
また本実施例では、第１、第２コレクタ、ベース、およびエミッタを、それぞれ単結晶シリコン・ゲルマニウムとしたが、単結晶シリコン・ゲルマニウム・カーボンであってもよい。特に、ベース層に単結晶シリコン・ゲルマニウム・カーボン層を用いると、ベースの不純物であるボロン（Ｂ）のプロセス中の熱処理による拡散を抑えることが可能となり、急峻なベース層が得られるという効果がある。後述する実施例においても同様である。
【実施例２】
【００４５】
図１４は、本発明に係る半導体装置の第２実施例であるＳｉＧｅ ＨＢＴの第２実施例を示す主要部の不純物とゲルマニウムの分布図である。尚、図中の破線は、トランジスタに電圧が印加されていない状態での空乏層端を示している。本実施例においては、エミッタ近傍のベース層内部において、エミッタ側からコレクタ側に向けてゲルマニウム組成が増大する領域を有していることを特徴としている。上記ゲルマニウム組成が増大する領域においては、コレクタに向かって禁制帯幅が狭くなっており、真性ベース中に加速電界が加わって電子が加速される。このため、図１の実施例１のように、真性ベース中のエネルギー障壁の発生による電流利得の減少が補償され、高電流領域においてより高い電流利得と遮断周波数の実現が可能となる。
【００４６】
以下に、実験結果を用いて本実施例の効果を示す。実験では、図１４において、エミッタ側のゲルマニウム組成を約１５％、ベース中において最も高いゲルマニウム組成を約２０％、コレクタ側のゲルマニウム組成を約１５％とし、ゲルマニウム組成低下領域はベースのコレクタ側空乏層端から約３ｎｍに設計した。このときのベース幅は約２０ｎｍ、ベースとコレクタの不純物濃度は、それぞれ約１×１０１９ｃｍ−３、１×１０１６ｃｍ−３である。
【００４７】
図１５は、コレクタ電流密度５μＡ／μｍ２における電流利得をｈＦＥ１とし、コレクタ電流密度０．５ｍＡ／μｍ２における電流利得をｈＦＥ２としたときの、電流利得ｈＦＥ１を左軸に、電流利得ｈＦＥ２とｈＦＥ１との比（ｈＦＥ２／ｈＦＥ１）を右軸に示したものである。図１５において横軸は、ｐ型シリコン・ゲルマニウム層とｎ型シリコン・ゲルマニウム層の境界におけるゲルマニウム組成を示している。すなわち、ゲルマニウム組成＝２０％は、ベース層中にゲルマニウムの組成低減領域が存在しない従来例に相当する実験結果となる。
【００４８】
図１５より、本実施例のＳｉＧｅ ＨＢＴは、低コレクタ電流における電流利得ｈＦＥ１を従来例とほぼ等しく保ったまま、高電流における電流利得ｈＦＥ２を大幅に向上出来ていることが分かる。
【実施例３】
【００４９】
図１６は、本発明に係る半導体装置の第３実施例であるＳｉＧｅ ＨＢＴの主要部の不純物とゲルマニウムの分布を示す図である。尚、図中の破線は、トランジスタに電圧が印加されていない状態での空乏層端を示している。本実施例においては、ゲルマニウム組成は真性ベース中から、ｎ型シリコン・ゲルマニウム層と低濃度ｎ型シリコン層の境界にかけて連続的に減少していることを特徴とする。本プロファイルを有することにより、コレクタ電流増大時に一度に発生するエネルギー障壁の高さを低減することが可能となる。本実施例は、実施例２との併用が可能であり、真性ベース中のエミッタ−ベース接合近傍のゲルマニウム組成をコレクタ側に向かって増大するプロファイルとすることが出来る。
【実施例４】
【００５０】
図１７に、本発明に係る半導体装置の第４実施例であるＳｉＧｅ ＨＢＴの主要部の不純物とゲルマニウムの分布を示す。本実施例では、図１７に示すようにベース中でゲルマニウム組成が減少する領域において、ベース中のｐ型不純物を同時に減少させるプロファイルを有することを特徴とする。図１８は、本実施例におけるトランジスタ動作時のエネルギーバンドダイアグラムである。不純物プロファイルに傾斜を付けることにより、真性ベース中に内部電界を印加することが出来、ゲルマニウム組成の減少によって発生するエネルギー障壁を補償することが出来る。このため、低電流動作時においても電流利得の減少を引き起こすことなく、高電流動作時の電流利得を大幅に向上することが可能となる。また、ゲルマニウム組成の分布は実施例２または実施例３と併用しても良い。
【実施例５】
【００５１】
図１９は、本発明に係る半導体装置の第５実施例であるＳｉＧｅ ＨＢＴの主要部の不純物とゲルマニウム分布を示す図である。本実施例は、低濃度ｎ型シリコン層からなる第１のコレクタ層を、低濃度ｎ型の単結晶シリコン・ゲルマニウム層に置き換えたものであり、ベース−コレクタ接合近傍におけるヘテロ効果を極力抑え込んだプロファイルとなっている。
【００５２】
トランジスタ動作時には、コレクタにおける空乏層端は常にシリコン・ゲルマニウム層の内部に存在することになり、本実施例では、エネルギー障壁の発生をより高電流まで抑制することが可能となる。図１９に示した例では、低濃度ｎ型シリコン・ゲルマニウム層と高濃度ｎ型シリコン埋め込み層の境界から真性ベースの内部にかけてゲルマニウム組成は連続的に変化させているが、ゲルマニウムの組成分布は、合計の膜厚に起因する歪み量を考慮して、結晶欠陥が生じないように調整することが望ましい。
【００５３】
尚、本実施例におけるゲルマニウム分布は、実施例２に示したように、真性ベース中のエミッタ−ベース接合近傍からコレクタ側に向けて組成が増大する領域を有していても良い。また、ベース中のｐ型不純物分布は、実施例４に示したようにゲルマニウム組成に合わせて減少させても良い。
【００５４】
以上の実施例によれば、２つのヘテロ接合を有する、所謂ダブルヘテロバイポーラトランジスタにおいて、真性ベース中でエミッタ側からコレクタ側に向かってゲルマニウム組成が減少する領域を設け、且つ真性ベース中のコレクタ側空乏層端におけるゲルマニウム組成を真性ベース中のゲルマニウム組成のピーク値よりも低く設定することで、ｎ型不純物をｎ型シリコン・ゲルマニウム層にピークを持つように分布させる。これにより、高電流印加時においても電子の蓄積を補償することが出来、且つｎ型不純物を限定的に分布させてコレクタ−ベース間空乏層をｎ型シリコン層まで伸ばすことにより、トランジスタの高耐圧性も維持出来る。従来困難であった高耐圧性能を有するヘテロバイポーラトランジスタにおける高電流でのトランジスタ動作が可能となり、高速性能と高耐圧性能が同時に実現出来る。
【００５５】
したがって、高耐圧性、且つ高電流での高速動作が求められる、例えばハードディスクの読み込み／書き込み用ＩＣのバイポーラトランジスタの高電流動作における周波数帯域を十分確保することが出来、必要な基準を十分に満たすＩＣの実現が可能となる。
【００５６】
本発明に係る半導体装置の特徴をまとめれば、次の通りである。
シリコン・ゲルマニウム層を有するヘテロバイポーラトランジスタにおいて、ベースは、トランジスタ動作時には常にその内部の真性ベースの一部においてエミッタ側からコレクタ側に向かってゲルマニウム組成が増大する領域を有し、且つベース−コレクタ界面におけるゲルマニウム組成は、ベース中で最大となるゲルマニウム組成に比べて低いことを特徴とする。この特徴により、ヘテロバイポーラトランジスタのコレクタ電流が増大したときに生じる伝導帯での障壁の高さを低減することが出来、より高電流での良好なトランジスタ動作を可能とする。
【００５７】
また、望ましくはベース内部においてコレクタに向かって禁制帯幅が増大している領域では、ベース中の不純物濃度がコレクタに向かって減少するプロファイルにして、真性ベース中には伝導体の障壁が発生しない構成にする。
【図面の簡単な説明】
【００５８】
【図１】本発明に係る半導体装置の実施例１の不純物分布とゲルマニウムの分布図。
【図２】本発明に係る半導体装置の実施例１の断面図。
【図３】従来例１のバーポーラトランジスタの不純物分布とゲルマニウムの分布図。
【図４】従来例１のバイポーラトランジスタの動作時のエネルギーバンドダイアグラム。
【図５】従来例１のバイポーラトランジスタにおける電流利得と動作電流の関係を示した図。
【図６】従来例１のバイポーラトランジスタの遮断周波数と動作電流の関係を示した図。
【図７】従来例２の不純物分布とゲルマニウムの分布図。
【図８】従来例１に従来例２のゲルマニウム分布を用いた場合の電流利得と動作電流の関係を示した図。
【図９】従来例３が電流利得の動作電流特性に与える効果を示した図。
【図１０】実施例１と従来例１を比較した高電流動作時のエネルギーバンドダイアグラム。
【図１１】実施例１と従来例１を比較した電流利得と動作電流の関係を示す図。
【図１２】実施例１と従来例１を比較した遮断周波数と動作電流の関係を示す図。
【図１３】本発明に係る半導体装置の実施例１における製造方法を示す断面図。
【図１４】本発明に係る半導体装置の実施例２の不純物分布とゲルマニウムの分布図。
【図１５】本発明に係る半導体装置の実施例２の効果を示す実験結果。
【図１６】本発明に係る半導体装置の実施例３の不純物分布とゲルマニウムの分布図。
【図１７】本発明に係る半導体装置の実施例４の不純物分布とゲルマニウムの分布図。
【図１８】実施例４のトランジスタ動作時のエネルギーバンドダイアグラム。
【図１９】本発明に係る半導体装置の実施例５の不純物分布とゲルマニウムの分布図。
【符号の説明】
【００５９】
１…シリコン基板、２…高濃度ｎ型層埋め込みコレクタ層、３…低濃度ｎ型第１コレクタ層（単結晶シリコン）、４、４ａ…素子分離絶縁膜、５…コレクタ−ベース分離絶縁膜、６…ベース引き出し電極（高濃度ｐ型多結晶シリコンまたは高濃度ｐ型多結晶シリコン・ゲルマニウム）、７、７ａ、１３、１６…エミッタ−ベース分離絶縁膜、８…低濃度ｎ型第２コレクタ層（単結晶シリコン・ゲルマニウム層）、９…ｐ型ベース（単結晶シリコン・ゲルマニウム）、１０…ｐ型外部ベース層（多結晶シリコン・ゲルマニウム）、１１…低濃度単結晶シリコン層、１３…エミッタ電極（高濃度ｎ型多結晶シリコン）、１４…ｎ型エミッタ層（単結晶シリコンまたは単結晶シリコン・ゲルマニウム）、１６…高濃度ｎ型コレクタ引き出し層、１７…金属電極。
【特許請求の範囲】
【請求項１】
半導体基板に埋め込まれた第１導電型の第１の半導体層と、
前記第１の半導体層上に設けられた第１導電型の第２の半導体層と、
前記第２の半導体層上に設けられ、前記半導体基板より禁制帯幅の小さい材料をその一部に含む第１導電型の第３の半導体層と、
前記第３の半導体層上に設けられ、前記半導体基板よりも小さい禁制帯幅を有する第２導電型の第４の半導体層と、
前記第４の半導体層上に設けられた第１導電型の第５の半導体層とを具備し、
前記第４の半導体層は、前記第３の半導体層に向かって階段状または連続的に禁制帯幅が増大する領域を有し、且つ前記第３の半導体層と前記第４の半導体層の境界における禁制帯幅は、前記第４の半導体層内部の最も小さい禁制帯幅より大きく、且つ前記第４の半導体層内部で最も禁制帯幅が小さくなる領域の近傍では、禁制帯幅が一定であることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第３の半導体層内部の禁制帯幅は、前記第２の半導体層に向かって階段状または連続的に増大していることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記第４の半導体層内部で、前記第３の半導体層に向かって禁制帯幅が増大している領域では、第２導電型の不純物濃度が前記第３の半導体層に向かって減少することを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記第２の半導体層が第１のコレクタ、前記第３の半導体層が第２のコレクタ、前記第４の半導体層がベース、前記第５の半導体層がエミッタであることを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記半導体基板はシリコンであり、
前記第１のコレクタと前記第２のコレクタ、及び前記ベースは、単結晶シリコン・ゲルマニウムまたは単結晶シリコン・ゲルマニウム・カーボンであり、
前記エミッタは単結晶シリコンまたは単結晶シリコン・ゲルマニウム、または単結晶シリコン・ゲルマニウム・カーボンからなることを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記ベース中の真性ベース領域は、トランジスタ動作時には常にその内部に前記第２のコレクタに向かって階段状または連続的にゲルマニウム組成が減少する領域を有し、且つ前記真性ベースのコレクタ側空乏層端におけるゲルマニウム組成は、前記ベース内部における最も大きなゲルマニウム組成よりも小さいことを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記第２のコレクタのゲルマニウム組成は、前記シリコン基板に向かって階段状または連続的に減少していることを特徴とする半導体装置。
【請求項８】
請求項６に記載の半導体装置において、
前記ベース内部で、前記第２のコレクタに向かってゲルマニウム組成が減少している領域では、第２導電型の不純物濃度が前記第２のコレクタに向かって減少することを特徴とする半導体装置。
【請求項９】
半導体基板上に、第１導電型の第１の半導体層を形成する工程と、
前記第１の半導体層上に第１導電型の第２の半導体層を形成する工程と、
前記第２の半導体層上に前記半導体基板より禁制帯幅の小さい材料をその一部に含む第１導電型の第３の半導体層と、前記第３の半導体層の上に、前記半導体基板よりも小さい禁制帯幅を有する第２導電型の第４の半導体層を形成する工程と、
前記第４の半導体層の上に第１導電型の第５の半導体層を形成する工程とを有し、
前記第４の半導体層には、前記第３の半導体層に向かって階段状または連続的に禁制帯幅が増大する領域を設け、且つ前記第３の半導体層と前記第４の半導体層の境界における禁制帯幅は、前記第４の半導体層内部の最も小さい禁制帯幅より大きく、且つ前記第４の半導体層内部で最も禁制帯幅が小さくなる領域の近傍では、禁制帯幅が一定であることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
前記第３の半導体層内部の禁制帯幅を、前記半導体基板に向かって階段状または連続的に増大するように形成することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項９に記載の半導体装置の製造方法において、
前記第４の半導体層内部で、前記第３の半導体層に向かって禁制帯幅が増大している領域では、第２導電型の不純物濃度を前記第３の半導体層に向かって減少するように調整することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項９に記載の半導体装置の製造方法において、
前記第２の半導体層は第１のコレクタ、前記第３の半導体層は第２のコレクタ、前記第４の半導体層はベース、前記第５の半導体層はエミッタであることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法において、
前記半導体基板はシリコンであり、
前記第１のコレクタと前記第２のコレクタ、及び前記ベースは、単結晶シリコン・ゲルマニウムまたは単結晶シリコン・ゲルマニウム・カーボンであり、
前記エミッタは単結晶シリコン、単結晶シリコン・ゲルマニウム、または単結晶シリコン・ゲルマニウム・カーボンであることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３に記載の半導体装置の製造方法において、
前記ベースは、トランジスタ動作時には常にその内部の真性ベース部において、前記第２のコレクタに向かって階段状または連続的にゲルマニウム組成が減少する領域が存在し、且つ前記真性ベース領域のコレクタ側空乏層端におけるゲルマニウム組成は、前記ベース内部における最も大きなゲルマニウム組成よりも小さいことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法において、
前記第２のコレクタのゲルマニウム組成は、前記シリコン基板に向かって階段状または連続的に減少させることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１４に記載の半導体装置の製造方法において、
前記ベース内部で、前記第２のコレクタに向かってゲルマニウム組成が減少している領域では、第２導電型の不純物濃度を前記コレクタに向かって減少させることを特徴とする半導体装置の製造方法。
【請求項１７】
前記第２のコレクタと、前記ベースと、前記エミッタを気相成長法によって形成することを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１】
半導体基板に埋め込まれた第１導電型の第１の半導体層と、
前記第１の半導体層上に設けられた第１導電型の第２の半導体層と、
前記第２の半導体層上に設けられ、前記半導体基板より禁制帯幅の小さい材料をその一部に含む第１導電型の第３の半導体層と、
前記第３の半導体層上に設けられ、前記半導体基板よりも小さい禁制帯幅を有する第２導電型の第４の半導体層と、
前記第４の半導体層上に設けられた第１導電型の第５の半導体層とを具備し、
前記第４の半導体層は、前記第３の半導体層に向かって階段状または連続的に禁制帯幅が増大する領域を有し、且つ前記第３の半導体層と前記第４の半導体層の境界における禁制帯幅は、前記第４の半導体層内部の最も小さい禁制帯幅より大きく、且つ前記第４の半導体層内部で最も禁制帯幅が小さくなる領域の近傍では、禁制帯幅が一定であることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第３の半導体層内部の禁制帯幅は、前記第２の半導体層に向かって階段状または連続的に増大していることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記第４の半導体層内部で、前記第３の半導体層に向かって禁制帯幅が増大している領域では、第２導電型の不純物濃度が前記第３の半導体層に向かって減少することを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記第２の半導体層が第１のコレクタ、前記第３の半導体層が第２のコレクタ、前記第４の半導体層がベース、前記第５の半導体層がエミッタであることを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記半導体基板はシリコンであり、
前記第１のコレクタと前記第２のコレクタ、及び前記ベースは、単結晶シリコン・ゲルマニウムまたは単結晶シリコン・ゲルマニウム・カーボンであり、
前記エミッタは単結晶シリコンまたは単結晶シリコン・ゲルマニウム、または単結晶シリコン・ゲルマニウム・カーボンからなることを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記ベース中の真性ベース領域は、トランジスタ動作時には常にその内部に前記第２のコレクタに向かって階段状または連続的にゲルマニウム組成が減少する領域を有し、且つ前記真性ベースのコレクタ側空乏層端におけるゲルマニウム組成は、前記ベース内部における最も大きなゲルマニウム組成よりも小さいことを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記第２のコレクタのゲルマニウム組成は、前記シリコン基板に向かって階段状または連続的に減少していることを特徴とする半導体装置。
【請求項８】
請求項６に記載の半導体装置において、
前記ベース内部で、前記第２のコレクタに向かってゲルマニウム組成が減少している領域では、第２導電型の不純物濃度が前記第２のコレクタに向かって減少することを特徴とする半導体装置。
【請求項９】
半導体基板上に、第１導電型の第１の半導体層を形成する工程と、
前記第１の半導体層上に第１導電型の第２の半導体層を形成する工程と、
前記第２の半導体層上に前記半導体基板より禁制帯幅の小さい材料をその一部に含む第１導電型の第３の半導体層と、前記第３の半導体層の上に、前記半導体基板よりも小さい禁制帯幅を有する第２導電型の第４の半導体層を形成する工程と、
前記第４の半導体層の上に第１導電型の第５の半導体層を形成する工程とを有し、
前記第４の半導体層には、前記第３の半導体層に向かって階段状または連続的に禁制帯幅が増大する領域を設け、且つ前記第３の半導体層と前記第４の半導体層の境界における禁制帯幅は、前記第４の半導体層内部の最も小さい禁制帯幅より大きく、且つ前記第４の半導体層内部で最も禁制帯幅が小さくなる領域の近傍では、禁制帯幅が一定であることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
前記第３の半導体層内部の禁制帯幅を、前記半導体基板に向かって階段状または連続的に増大するように形成することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項９に記載の半導体装置の製造方法において、
前記第４の半導体層内部で、前記第３の半導体層に向かって禁制帯幅が増大している領域では、第２導電型の不純物濃度を前記第３の半導体層に向かって減少するように調整することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項９に記載の半導体装置の製造方法において、
前記第２の半導体層は第１のコレクタ、前記第３の半導体層は第２のコレクタ、前記第４の半導体層はベース、前記第５の半導体層はエミッタであることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法において、
前記半導体基板はシリコンであり、
前記第１のコレクタと前記第２のコレクタ、及び前記ベースは、単結晶シリコン・ゲルマニウムまたは単結晶シリコン・ゲルマニウム・カーボンであり、
前記エミッタは単結晶シリコン、単結晶シリコン・ゲルマニウム、または単結晶シリコン・ゲルマニウム・カーボンであることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３に記載の半導体装置の製造方法において、
前記ベースは、トランジスタ動作時には常にその内部の真性ベース部において、前記第２のコレクタに向かって階段状または連続的にゲルマニウム組成が減少する領域が存在し、且つ前記真性ベース領域のコレクタ側空乏層端におけるゲルマニウム組成は、前記ベース内部における最も大きなゲルマニウム組成よりも小さいことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法において、
前記第２のコレクタのゲルマニウム組成は、前記シリコン基板に向かって階段状または連続的に減少させることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１４に記載の半導体装置の製造方法において、
前記ベース内部で、前記第２のコレクタに向かってゲルマニウム組成が減少している領域では、第２導電型の不純物濃度を前記コレクタに向かって減少させることを特徴とする半導体装置の製造方法。
【請求項１７】
前記第２のコレクタと、前記ベースと、前記エミッタを気相成長法によって形成することを特徴とする請求項１４に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２００７−６７０２９（Ｐ２００７−６７０２９Ａ）
【公開日】平成１９年３月１５日（２００７．３．１５）
【国際特許分類】
【出願番号】特願２００５−２４８７０５（Ｐ２００５−２４８７０５）
【出願日】平成１７年８月３０日（２００５．８．３０）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
【公開日】平成１９年３月１５日（２００７．３．１５）
【国際特許分類】
【出願日】平成１７年８月３０日（２００５．８．３０）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
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