半導体装置及びその製造方法
【課題】配線コーナーでの電子散乱を減らし、配線の抵抗率の増大を抑制する。
【解決手段】実施形態によれば、半導体装置は、半導体基板と、前記半導体基板上に形成され、配線溝を有する層間絶縁膜とを備える。さらに、前記装置は、前記配線溝内に形成された配線を備える。さらに、前記配線溝の底面と側面との間の角部の曲率半径は、前記配線の配線幅の１／１０以上である。
【解決手段】実施形態によれば、半導体装置は、半導体基板と、前記半導体基板上に形成され、配線溝を有する層間絶縁膜とを備える。さらに、前記装置は、前記配線溝内に形成された配線を備える。さらに、前記配線溝の底面と側面との間の角部の曲率半径は、前記配線の配線幅の１／１０以上である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路では、回路パターンの微細化が進むにつれて、配線幅が狭くなり、配線抵抗が増大していく。特に、配線幅や配線高さが電子の平均自由行程以下になると、配線コーナーでの電子散乱により、配線抵抗の増大が顕著となる。
【０００３】
ＩＴＲＳ２００９によると、電子散乱による配線の抵抗率の増大は、特にハーフピッチが２０ｎｍ以下の世代で問題となる。この世代では、配線コーナーで電子が表面散乱を複数回繰り返すことが、電子のドリフト速度を低下させ、結果的に配線の抵抗率を増大させる。そのため、配線コーナーでの電子散乱を減らし、配線の抵抗率の増大を抑制することが求められる。
【０００４】
また、半導体集積回路では、世代が進むにつれ低電圧化が要求されるため、より効率的にトランジスタや記憶素子に電圧、電流を与えるためには、配線の抵抗率の減少が要求される。特に、ＭＴＪ（Magnetic Tunnel Junction）素子のような電流書き込み方式の記憶素子に関しては、このような要求が非常に高くなる。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Proc. of Advanced Metallization Conf. 2007, pp.245-251, 2007
【非特許文献２】"Proc. of SISPAD" (2009) pp.170-173
【発明の概要】
【発明が解決しようとする課題】
【０００６】
配線コーナーでの電子散乱を減らし、配線の抵抗率の増大を抑制することが可能な半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００７】
一の実施形態である半導体装置は、半導体基板と、前記半導体基板上に形成され、配線溝を有する層間絶縁膜とを備える。さらに、前記装置は、前記配線溝内に形成された配線を備える。さらに、前記配線溝の底面と側面との間の角部の曲率半径は、前記配線の配線幅の１／１０以上である。
【０００８】
また、別の実施形態である半導体装置の製造方法では、半導体基板上に層間絶縁膜を形成し、前記層間絶縁膜内に配線溝を形成する。さらに、前記方法では、前記配線溝の底面と側面との間の角部を、ウェット処理により丸める。さらに、前記方法では、前記配線溝内にバリアメタル材を介して配線材を埋め込むことで、前記配線溝内に配線を形成する。さらに、前記方法では、前記配線溝の底面と側面との間の角部の曲率半径は、前記配線の配線幅の１／１０以上に設定される。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態の半導体装置の構造を示す断面図である。
【図２】配線溝、配線材の角部の曲率半径について説明するための断面図である。
【図３】第１実施形態の半導体装置の製造方法を示す断面図(1/4)である。
【図４】第１実施形態の半導体装置の製造方法を示す断面図(2/4)である。
【図５】第１実施形態の半導体装置の製造方法を示す断面図(3/4)である。
【図６】第１実施形態の半導体装置の製造方法を示す断面図(4/4)である。
【図７】第２実施形態の半導体装置の構造を示す断面図である。
【図８】第２実施形態の半導体装置の製造方法を示す断面図(1/17)である。
【図９】第２実施形態の半導体装置の製造方法を示す断面図(2/17)である。
【図１０】第２実施形態の半導体装置の製造方法を示す断面図(3/17)である。
【図１１】第２実施形態の半導体装置の製造方法を示す断面図(4/17)である。
【図１２】第２実施形態の半導体装置の製造方法を示す断面図(5/17)である。
【図１３】第２実施形態の半導体装置の製造方法を示す断面図(6/17)である。
【図１４】第２実施形態の半導体装置の製造方法を示す断面図(7/17)である。
【図１５】第２実施形態の半導体装置の製造方法を示す断面図(8/17)である。
【図１６】第２実施形態の半導体装置の製造方法を示す断面図(9/17)である。
【図１７】第２実施形態の半導体装置の製造方法を示す断面図(10/17)である。
【図１８】第２実施形態の半導体装置の製造方法を示す断面図(11/17)である。
【図１９】第２実施形態の半導体装置の製造方法を示す断面図(12/17)である。
【図２０】第２実施形態の半導体装置の製造方法を示す断面図(13/17)である。
【図２１】第２実施形態の半導体装置の製造方法を示す断面図(14/17)である。
【図２２】第２実施形態の半導体装置の製造方法を示す断面図(15/17)である。
【図２３】第２実施形態の半導体装置の製造方法を示す断面図(16/17)である。
【図２４】第２実施形態の半導体装置の製造方法を示す断面図(17/17)である。
【図２５】第３実施形態の半導体装置の構造を示す断面図である。
【図２６】第３実施形態の半導体装置の製造方法を示す断面図(1/3)である。
【図２７】第３実施形態の半導体装置の製造方法を示す断面図(2/3)である。
【図２８】第３実施形態の半導体装置の製造方法を示す断面図(3/3)である。
【図２９】第４実施形態の半導体装置の構造を示す断面図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態を、図面を参照して説明する。
【００１１】
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。
【００１２】
図１には、半導体基板１０１と、半導体基板１０１上に形成された層間絶縁膜１１１が示されている。
【００１３】
半導体基板１０１は、例えばシリコン基板である。図１には、半導体基板１０１の主面に平行なＸ方向及びＹ方向と、半導体基板１０１の主面に垂直なＺ方向が示されている。Ｘ方向、Ｙ方向、Ｚ方向は、互いに垂直である。
【００１４】
層間絶縁膜１１１は例えば、単一の絶縁膜で形成された単層膜、又は２層以上の絶縁膜が順に積層された積層膜である。層間絶縁膜１１１を構成する絶縁膜の例としては、シリコン酸化膜、シリコン窒化膜などが挙げられる。層間絶縁膜１１１は、半導体基板１０１上に直接形成されていてもよいし、半導体基板１０１上に他の層を介して形成されていてもよい。図１には、層間絶縁膜１１１内に形成された複数の配線溝Ｔ1が示されている。これらの配線溝Ｔ1は、Ｙ方向に延びており、Ｘ方向に互いに隣接している。
【００１５】
図１にはさらに、配線溝Ｔ1内に形成された複数の配線１２１が示されている。これらの配線１２１は、シングルダマシン配線に相当する。図１に示す符号Ｗ1は、これらの配線１２１の配線幅を示す。
【００１６】
各配線１２１は、図１に示すように、配線溝Ｔ1の底面及び側面に形成されたバリアメタル材１１２と、配線溝Ｔ1内にバリアメタル材１１２を介して形成された配線材１１３とを有している。バリアメタル材１１２は、例えばＴｉＮ（窒化チタン）であり、配線材１１３は例えば、Ｃｕ（銅）などの導電性材料である。
【００１７】
図１にはさらに、これらの配線１２１を覆うように層間絶縁膜１１１上に形成された絶縁膜１１４が示されている。絶縁膜１１４は、例えばシリコン窒化膜である。
【００１８】
図１に示す符号Ａ1、Ａ2は、各配線溝Ｔ1の底面と側面との間の角部（コーナー）を示している。また、図１に示す符号Ｂ1、Ｂ2は、各配線材１１３の上面と側面との間の角部を示している。以下、図２を参照して、これらの角部Ａ1、Ａ2、Ｂ1、Ｂ2の詳細について説明する。
【００１９】
図２は、角部Ａ1、Ａ2、Ｂ1、Ｂ2の曲率半径について説明するための断面図である。
【００２０】
本実施形態では、図２に示すように、角部Ａ1、Ａ2、Ｂ1、Ｂ2が丸められている。角部Ａ1、Ａ2は、配線１２１の下面側の配線コーナーに相当し、角部Ｂ1、Ｂ2は、配線１２１の上面側の配線コーナーに相当する。配線１２１の断面形状は、角部Ａ1、Ａ2、Ｂ1、Ｂ2が丸められた結果、円形又は楕円形に近い形状となっている。
【００２１】
本発明者らによる検討結果によると、配線コーナーを丸めることには、配線コーナーでの電子散乱を減少させ、配線の抵抗率を低下させる効果がある。そして、抵抗率の低下量は、配線コーナーの曲率半径が大きくなるほど増大する。
【００２２】
そこで、本実施形態では、角部Ａ1、Ａ2、Ｂ1、Ｂ2を丸めることで、配線１２１の抵抗率を低減させている。また、本実施形態では、角部Ａ1、Ａ2、Ｂ1、Ｂ2の曲率半径を調整することで、配線１２１の抵抗率の低減量を調整している。
【００２３】
図２に示す符号Ｒ1、Ｒ2、Ｒ3、Ｒ4はそれぞれ、角部Ａ1、Ａ2、Ｂ1、Ｂ2の曲率半径を示している。本実施形態では、これらの曲率半径Ｒ1〜Ｒ4を、配線幅Ｗ1の１／１０以上に設定している。
【００２４】
一般に、半導体装置を製造する際には、配線幅の誤差として、最大１０％程度の誤差を許容することが多い。この場合、曲率半径Ｒ1〜Ｒ4の大きさを、配線幅Ｗ1の１０％未満に設定すると、曲率半径Ｒ1〜Ｒ4の大きさが、配線幅Ｗ1の最大許容誤差よりも小さくなってしまう。その結果、本実施形態による抵抗率の低減量が、配線幅Ｗ1の誤差による抵抗率の変動量に比べて、無意味な程度の大きさとなる可能性がある。
【００２５】
そこで、本実施形態では、曲率半径Ｒ1〜Ｒ4の大きさを、配線幅Ｗ1の１０％以上に設定することで、配線幅Ｗ1の最大許容誤差以上の曲率半径Ｒ1〜Ｒ4を実現している。よって、本実施形態によれば、配線幅Ｗ1の誤差が大きい場合であっても、配線１２１の抵抗率を効果的に低減することができる。
【００２６】
本実施形態の構成は、例えば、配線幅Ｗ1が２０ｎｍ以下の場合に効果的である。理由は、配線幅Ｗ1が２０ｎｍ以下の場合には、配線コーナーを丸めておかないと、配線コーナーで電子が表面散乱を複数回繰り返すことで、配線１２１の抵抗率が急激に増大するからである。本実施形態では、配線幅Ｗ1が２０ｎｍ以下の場合、曲率半径Ｒ1〜Ｒ4は２ｎｍ以上に設定される。
【００２７】
なお、本実施形態では、曲率半径Ｒ1〜Ｒ4が、いずれも配線幅Ｗ1の１／１０以上に設定されているが、曲率半径Ｒ1〜Ｒ4のうちのＲ1、Ｒ2だけを、配線幅Ｗ1の１／１０以上に設定するようにしてもよい。角部Ａ1、Ａ2を丸める方法の例と、角部Ｂ1、Ｂ2を丸める方法の例については後述する。
【００２８】
また、本実施形態では、配線材１１３の上面付近のバリアメタル材１１２の角部、すなわち、角部Ｂ1、Ｂ2付近のバリアメタル材１１２の角部は、配線材１１３とは逆の方向に丸められている。そのため、配線材１１３とバリアメタル材１１２との間に、隙間が生じている。本実施形態では、この隙間に、絶縁膜１１４が埋め込まれている。
【００２９】
（１）第１実施形態の半導体装置の製造方法
次に、図３〜図６を参照し、第１実施形態の半導体装置の製造方法を説明する。
【００３０】
図３〜図６は、第１実施形態の半導体装置の製造方法を示す断面図である。
【００３１】
まず、半導体基板１０１（図１参照）上に、ＳｉＯ２膜（シリコン酸化膜）などの層間絶縁膜１１１を形成する（図３(ａ)）。次に、層間絶縁膜１１１上に、ＳｉＮ膜（シリコン窒化膜）などのマスク材１３１を形成する（図３(ａ)）。次に、マスク材１３１を、所望の配線形状にパターニングする（図３(ａ)）。
【００３２】
次に、図３(ｂ)に示すように、マスク材１３１の側面に側壁膜１３２を形成して、マスク材１３１の溝を細くする。この目的は、後述するウェット処理で溝が広がる分だけ、側壁膜１３２により予め溝を細めておくものである。本実施形態では、側壁膜１３２の材料として、マスク材１３１と同種材料を使用する。
【００３３】
次に、図３(ｃ)に示すように、マスク材１３１をマスクとするエッチングにより、層間絶縁膜１３１内に配線溝Ｔ1を形成する。
【００３４】
次に、図４(ａ)に示すように、配線溝Ｔ1の角部を、ウェット処理により丸める。図４(ａ)に示す符号Ａ1、Ａ2は、図１と同様に、配線溝Ｔ1の底面と側面との間の角部を示し、符号Ａ3、Ａ4は、配線溝Ｔ1の側面と層間絶縁膜１１１の上面との間の角部を示す。本実施形態では、角部Ａ1、Ａ2の曲率半径Ｒ1、Ｒ2が、配線１２１の配線幅Ｗ1の１／１０以上となるよう、上記のウェット処理を行う（図２参照）。
【００３５】
次に、図４(ｂ)に示すように、層間絶縁膜１１１上に、バリアメタル材１１２と、配線材１１３を順に形成する。その結果、配線材１１３が、配線溝Ｔ1内に、バリアメタル材１１２を介して埋め込まれる。本実施形態では、配線材１１３の上面に巣（窪み）Ｃ1ができるように、配線材１１３を形成する。巣Ｃ1は、配線材１１３の配線幅方向の中央に自己整合的に形成される。
【００３６】
次に、図４(ｃ)に示すように、配線材１１３上に、ＳＯＧ（Spin On Glass）膜などの塗布系のマスク材１３３を形成する。その結果、配線材１１３の巣Ｃ1の中に、マスク材１３３が埋め込まれる。
【００３７】
次に、図５(ａ)、図５(ｂ)に示すように、ＲＩＥ（Reactive Ion Etching）により、マスク材１３３と配線材１１３をエッチングする。図５(ａ)は、巣Ｃ1の外のマスク材１３３がすべて除去され、配線材１１３の上面が露出した状態を示している。図５(ａ)の状態以降は、巣Ｃ1の中のマスク材１３３を除去しながら、配線材１１３をエッチングする。
【００３８】
本実施形態では、マスク材１３３と配線材１１３の選択比を調整して、マスク材１３３と配線材１１３のエッチングを行う。その結果、図５(ａ)の状態以降のＲＩＥ処理では、巣Ｃ1の中のマスク材１３３をマスクとして配線材１１３をエッチングして、配線材１１３の角部Ｂ1、Ｂ2を自己整合的に丸めることができる（図５(ｂ)）。本実施形態では、角部Ｂ1、Ｂ2の曲率半径Ｒ3、Ｒ4が、配線１２１の配線幅Ｗ1の１／１０以上となるよう、上記のＲＩＥ処理を行う（図２参照）。
【００３９】
次に、図５(ｃ)に示すように、バリアメタル材１１２及び配線材１１３上に、ＳｉＮ膜などの絶縁膜１１４1を形成する。その結果、配線材１１３の角部Ｂ1、Ｂ2とバリアメタル材１１２との間の隙間に、絶縁膜１１４1が埋め込まれる。
【００４０】
次に、図６(ａ)に示すように、エッチバックにより、絶縁膜１１４1を除去し、さらに、ＲＩＥにより、配線溝Ｔ1の外のバリアメタル材１１２を除去する。この際、上記の隙間内の絶縁膜１１４1は、配線溝Ｔ1の側面のバリアメタル材１１２のエッチングを防止するマスクとして機能する。こうして、図１に示す配線１２１が形成される。
【００４１】
次に、図６(ｂ)に示すように、層間絶縁膜１１１上の全面に、ＳｉＮ膜などの絶縁膜１１４2を形成する。絶縁膜１１４1及び１１４2は、図１に示す絶縁膜１１４に相当する。
【００４２】
このようにして、図１に示す半導体装置が製造される。図３(ａ)〜図６(ｂ)に示す製法によれば、角部Ａ1、Ａ2、Ｂ1、Ｂ2を丸めて、曲率半径Ｒ1〜Ｒ4を配線幅Ｗ1の１／１０以上に設定することができる。
【００４３】
（２）第１実施形態の効果
以上のように、本実施形態では、配線溝Ｔ1の底面と側面との間の角部Ａ1、Ａ2の曲率半径Ｒ1、Ｒ2を、配線１２１の配線幅Ｗ1の１／１０以上に設定する。さらには、配線材１１３の上面と側面との間の角部Ｂ1、Ｂ2の曲率半径Ｒ3、Ｒ4を、配線幅Ｗ1の１／１０以上に設定する。
【００４４】
よって、本実施形態によれば、配線コーナーでの電子散乱を減らし、配線１２１の抵抗率の増大を抑制することが可能となる。本実施形態では、曲率半径Ｒ1〜Ｒ4を配線幅Ｗ1の１／１０以上に設定するため、配線幅Ｗ1の誤差が大きい場合であっても、配線１２１の抵抗率の増大を効果的に抑制することができる。
【００４５】
また、本実施形態によれば、各配線１２１の配線幅Ｗ1を細くすることで、隣接する配線１２１同士の距離を広げることが可能となる。よって、本実施形態によれば、これらの配線１２２の配線容量を低減し、配線抵抗Ｒと配線容量ＣによるＲＣ遅延を抑制することが可能となる。
【００４６】
以下、第１実施形態の変形例である第２から第４実施形態について説明する。第２から第４実施形態については、第１実施形態との相違点を中心に説明する。
【００４７】
（第２実施形態）
図７は、第２実施形態の半導体装置の構造を示す断面図である。図７(ａ)、図７(ｂ)はそれぞれ、Ｙ方向、Ｘ方向に沿った断面を示している。
【００４８】
本実施形態の半導体装置は、半導体基板１０１上に順に形成された下部電極２０１と、電極間層２０２と、上部電極２０３とを含むＭＴＪ素子を備えている。電極間層２０２は例えば、第１の磁性体層（参照層：reference layer）と、トンネルバリア膜と、第２の磁性体層（記憶層：free layer）とを含む積層膜である。ＭＴＪ素子の側面は、層間絶縁膜２０４で覆われている。
【００４９】
図７にはさらに、層間絶縁膜２０４上に順に形成された層間絶縁膜２１１、２１２が示されている。層間絶縁膜２１１は、例えばシリコン窒化膜であり、層間絶縁膜２１２は、例えばシリコン酸化膜である。
【００５０】
図７に示す符号Ｈ、Ｔはそれぞれ、層間絶縁膜２１１、２１２内に形成されたビアホールと、配線溝を示している。配線溝Ｔは、ビアホールＨの上部に形成されており、Ｙ方向に延びている。
【００５１】
図７にはさらに、ビアホールＨ及び配線溝Ｔ内に形成された１本の配線２２１が示されている。この配線２２１は、ビアホールＨ内に形成されたビアプラグ部分と、配線溝Ｔ内に形成された配線部分とを有するデュアルダマシン配線である。図７(ａ)に示す符号Ｌは、配線２２１の配線長を示し、図７(ｂ)に示す符号Ｗは、配線２２１の配線幅を示す。本実施形態では、ビアプラグ部分は、下部電極２０３上に形成されている。
【００５２】
配線２２１は、図７に示すように、ビアホールＨ、配線溝Ｔの底面及び側面に形成されたバリアメタル材２１３と、ビアホールＨ、配線溝Ｔ内にバリアメタル材２１３を介して形成された配線材２１４とを有している。バリアメタル材２１３は、例えばＴｉＮ（窒化チタン）であり、配線材２１４は例えば、Ｃｕ（銅）などの導電性材料である。
【００５３】
図７にはさらに、配線２２１を覆うように層間絶縁膜２１２上に形成された絶縁膜２１５が示されている。絶縁膜２１５は、例えばシリコン窒化膜である。
【００５４】
図７に示す符号Ｄ1、Ｄ2、Ｄ5、Ｄ6は、ビアホールＨの側面と配線溝Ｔの底面との間の角部を示している。また、図７に示す符号Ｄ3、Ｄ4、Ｄ7、Ｄ8は、配線溝Ｔの底面と側面との間の角部を示している。また、図７に示す符号Ｅ1、Ｅ2、Ｅ3、Ｅ4は、配線材２１４の上面と側面との間の角部を示している。
【００５５】
これらの角部のうち、角部Ｄ3、Ｄ4、Ｄ7、Ｄ8、Ｅ1、Ｅ2、Ｅ3、Ｅ4は、配線２２１の配線コーナーに相当する。本実施形態では、これらの配線コーナーの曲率半径を、配線幅Ｗの１／１０以上に設定している。このような構成には、第１実施形態の場合と同様に、配線幅Ｗの誤差が大きい場合であっても、配線２２１の抵抗率を効果的に低減できるという利点がある。
【００５６】
本実施形態ではさらに、角部Ｄ1、Ｄ2、Ｄ5、Ｄ6の曲率半径も、配線幅Ｗの１／１０以上に設定している。このような構成には、配線２２１の配線部分からビアプラグ部分へと電流が流れやすくなり、ビアプラグ部分の抵抗率が低減されるという利点がある。
【００５７】
（１）第２実施形態の半導体装置の製造方法
次に、図８〜図２４を参照し、第２実施形態の半導体装置の製造方法を説明する。
【００５８】
図８〜図２４は、第２実施形態の半導体装置の製造方法を示す断面図である。
【００５９】
まず、図８に示すように、層間絶縁膜２０４上に、ＳｉＮ膜などの層間絶縁膜２１１を形成する。次に、図８に示すように、層間絶縁膜２１１上に、ＳｉＯ２膜などの層間絶縁膜２１２を形成する。
【００６０】
次に、図９に示すように、層間絶縁膜２１２内に、ビアホールＨを形成するための穴ＨXを形成する。本実施形態では、穴ＨXを、下部電極２０３の上部に形成する。
【００６１】
次に、図１０に示すように、層間絶縁膜２１２上に、穴ＨXが埋まるように有機系塗布膜２３１を形成する。有機系塗布膜２３１の膜厚は、層間絶縁膜２１２に配線溝Ｔを形成するのに耐えうるだけの膜厚に設定する。次に、図１０に示すように、有機系塗布膜２３１上に、ＳＯＧ膜などのマスク材２３２を形成する。
【００６２】
次に、図１１に示すように、マスク材２３２を、所望の配線形状にパターニングする。その結果、マスク材２３２内に、配線溝Ｔを形成するための溝ＴXが形成される。
【００６３】
次に、図１２に示すように、マスク材２３２の側面に側壁膜２３３を形成して、溝ＴXを細くする。この目的は、後述するウェット処理で配線溝Ｔが広がる分だけ、側壁膜２３３により予め溝ＴXを細めておくものである。側壁膜２３３は、例えばＳｉＯ２膜である。
【００６４】
次に、図１３に示すように、マスク材２３２をマスクとするＲＩＥにより、有機系塗布膜２３１をエッチングする。その結果、有機系塗布膜２３１に溝ＴXが形成される。
【００６５】
次に、図１４に示すように、有機系塗布膜２３１をマスクとするＲＩＥにより、層間絶縁膜２１２をエッチングする。その結果、層間絶縁膜２１２に溝ＴXが形成される。本実施形態では、層間絶縁膜２１２のエッチングは、層間絶縁膜２１１の上面に到達する前に終了する。
【００６６】
次に、図１５に示すように、灰化により、有機系塗布膜２３１を除去する。その結果、層間絶縁膜２１２の上面が露出される。
【００６７】
次に、図１６に示すように、溝ＴX（配線溝Ｔ）の角部を、ウェット処理により丸める。図１６に示す符号Ｄ1、Ｄ2、Ｄ5、Ｄ6は、図７と同様に、ビアホールＨ（穴ＨX）の側面と配線溝Ｔの底面との間の角部を示し、符号Ｄ3、Ｄ4、Ｄ7、Ｄ8は、図７と同様に、配線溝Ｔの底面と側面との間の角部を示す。また、符号Ｄ9〜Ｄ12は、配線溝Ｔの側面と層間絶縁膜２１２の上面との間の角部を示す。本実施形態では、角部Ｄ1〜Ｄ8の曲率半径Ｒ1、Ｒ2が、配線２２１の配線幅Ｗの１／１０以上となるよう、上記のウェット処理を行う。
【００６８】
次に、図１７に示すように、熱燐酸などの薬液を使用して、穴ＨXの底部の層間絶縁膜２１１を除去する。その結果、層間絶縁膜２１１内にビアホールＨが形成される。層間絶縁膜２１１の除去により、ビアホールＨ内には下部電極２０３の上面が露出される。
【００６９】
次に、図１８、図１９に示すように、層間絶縁膜２１１、２１２上に、バリアメタル材２１３と、配線材２１４を順に形成する。図４(ｂ)の工程と同様である。その結果、配線材２１４の上面に巣Ｆ1が形成される。
【００７０】
次に、図１９に示すように、配線材２１４上に、ＳＯＧ膜などの塗布系のマスク材２３４を形成する。図４(ｃ)の工程と同様である。その結果、配線材２１４の巣Ｆ1の中に、マスク材２３４が埋め込まれる。
【００７１】
次に、図２０、図２１に示すように、ＲＩＥにより、マスク材２３４と配線材２１４をエッチングする。図５(ａ)、図５(ｂ)の工程と同様である。その結果、図２０の状態以降のＲＩＥ処理では、巣Ｆ1の中のマスク材２３４をマスクとして配線材２１４をエッチングして、配線材２１４の角部Ｅ1〜Ｅ4を自己整合的に丸めることができる（図２１）。本実施形態では、角部Ｅ1〜Ｅ4の曲率半径が、配線２２１の配線幅Ｗの１／１０以上となるよう、上記のＲＩＥ処理を行う。
【００７２】
次に、図２２〜図２４の工程を、図５(ｃ)〜図６(ｂ)の工程と同様に行う。絶縁膜２１５は、絶縁膜１１４に相当する。
【００７３】
このようにして、図７に示す半導体装置が製造される。図８〜図２４に示す製法によれば、角部Ｄ1〜Ｄ8、Ｅ1〜Ｅ4を丸めて、これらの角部の曲率半径を配線幅Ｗの１／１０以上に設定することができる。
【００７４】
（２）第２実施形態の効果
以上のように、本実施形態では、配線２２１の配線コーナーに加えて、ビアプラグＨの側面と配線溝Ｔの底面との間の角部Ｄ1、Ｄ2、Ｄ5、Ｄ6の曲率半径を、配線２２１の配線幅Ｗの１／１０以上に設定する。
【００７５】
よって、本実施形態によれば、配線２２１のビアプラグ部分の抵抗率を低減することが可能となる。本実施形態では、角部Ｄ1、Ｄ2、Ｄ5、Ｄ6の曲率半径を配線幅Ｗの１／１０以上に設定するため、配線幅Ｗの誤差が大きい場合であっても、配線２２１の抵抗率を効果的に低減することができる。
【００７６】
また、本実施形態では、配線２２１のビアプラグ部分が、下部電極２０３上に形成されている。よって、本実施形態によれば、記憶層からの信号電流が配線２２１の配線部分に伝わる際に、信号電流の低減を抑制することが可能となる。
【００７７】
また、本実施形態では、配線２２１のビアプラグ部分が、ＭＴＪ素子上に形成されている。よって、本実施形態によれば、ＭＴＪ素子に供給される電圧、電流の低減を抑制することが可能となる。よって、回路パターンの微細化に伴い、スピン注入効率を上げることが可能となる。
【００７８】
（第３実施形態）
図２５は、第３実施形態の半導体装置の構造を示す断面図である。
【００７９】
図２５には、半導体基板１０１と、半導体基板１０１上に形成された層間絶縁膜３０１が示されている。層間絶縁膜３０１の組成や配置は、図１に示す層間絶縁膜１１１と同様である。
【００８０】
層間絶縁膜３０１には、複数の第１配線溝ＴAと、複数の第２配線溝ＴBが交互に設けられている。第１、第２配線溝ＴA、ＴBは、Ｙ方向に延びており、Ｘ方向に沿って交互に配置されている。
【００８１】
図２５にはさらに、第１、第２配線溝ＴA、ＴB内に形成された複数の配線３１１が示されている。これらの配線３１１は、シングルダマシン配線でもデュアルダマシン配線でもよい。第１、第２配線溝ＴA、ＴB内の配線３１１は、それぞれ第１、第２配線の例である。
【００８２】
図２５に示す符号ＷAは、第１配線溝ＴA内の配線３１１の配線幅を示し、符号ＷBは、第２配線溝ＴB内の配線３１１の配線幅を示す。本実施形態では、配線幅ＷAと配線幅ＷBを同じ幅に設定するが、異なる幅に設定しても構わない。
【００８３】
各配線３１１は、図２５に示すように、配線溝ＴA、ＴBの底面及び側面に形成されたバリアメタル材３０２と、配線溝ＴA、ＴB内にバリアメタル材３０２を介して形成された配線材３０３とを有している。バリアメタル材３０２は、例えばＴｉＮ（窒化チタン）であり、配線材３０３は例えば、Ｃｕ（銅）などの導電性材料である。
【００８４】
図２５にはさらに、これらの配線３１１を覆うように層間絶縁膜３０１上に形成された絶縁膜３０４が示されている。絶縁膜３０４は、例えばシリコン窒化膜である。
【００８５】
図２５に示す符号Ｇ1、Ｇ2は、各第１配線溝ＴAの底面と側面との間の角部を示している。本実施形態では、これらの角部Ｇ1、Ｇ2が丸められており、これらの角部Ｇ1、Ｇ2の曲率半径を、配線幅ＷAの１／１０以上に設定している。このような構成には、第１実施形態の場合と同様に、配線幅ＷAの誤差が大きい場合であっても、第１配線溝ＴA内の配線３１１の抵抗率を効果的に低減できるという利点がある。
【００８６】
一方、本実施形態では、各第２配線溝ＴBの底面と側面との間の角部は、丸められていない。或いは、これらの角部は、丸められていてもよいが、これらの角部の曲率半径は、配線幅ＷBの１／１０未満に設定する。
【００８７】
よって、本実施形態では、溝底の角部の曲率半径が配線幅ＷAの１／１０以上である複数の第１配線と、溝底の角部の曲率半径が配線幅ＷBの１／１０未満である複数の第２配線が、層間絶縁膜３０１内に交互に形成されている。このような構成の利点については、後述する。
【００８８】
（１）第３実施形態の半導体装置の製造方法
次に、図２６〜図２８を参照し、第３実施形態の半導体装置の製造方法を説明する。
【００８９】
図２６〜図２８は、第３実施形態の半導体装置の製造方法を示す断面図である。
【００９０】
まず、半導体基板１０１（図２５参照）上に、ＳｉＯ２膜などの層間絶縁膜３０１を形成する（図２６(ａ)）。次に、層間絶縁膜３０１上に、ＳｉＮ膜などの芯材用のマスク材３２１を形成する（図２６(ａ)）。次に、マスク材３２１を、幅２Ｆ（Ｆ：feature size）のライン幅及びスペース幅でパターニングする（図２６(ａ)）。
【００９１】
次に、図２６(ｂ)に示すように、０．５Ｆウェット処理により、マスク材３２１をスリミングする。その結果、マスク材３２１のライン幅が、２ＦからＦに低減される。
【００９２】
次に、図２６(ｃ)に示すように、マスク材３２１の側面に、膜厚Ｆの側壁膜３２２を形成する。この際、符号Ｋ1、Ｋ2で示すように、意図的に側壁膜３２２に裾引きをさせる。符号Ｋ1、Ｋ2はそれぞれ、側壁膜３２２の上部、下部の裾を示す。本実施形態では、裾Ｋ2の曲率半径を、Ｆ／１０以上に設定する。側壁膜３２２は、例えばアモルファスシリコン膜である。
【００９３】
次に、図２７(ａ)に示すように、熱燐酸などの薬液を使用して、マスク材３２１を除去する。マスク材３２１は、ＲＩＥにより除去しても構わない。
【００９４】
次に、図２７(ｂ)に示すように、マスク材３２１をマスクとするＲＩＥにより、層間絶縁膜３０１内に配線溝を形成する。この際、裾Ｋ2は、ＲＩＥ処理の進行と共に削られてゆき、やがて完全に除去される。その結果、裾Ｋ2の下部の配線溝の溝底は、裾Ｋ2の形状を反映して、丸められることとなる。
【００９５】
よって、裾Ｋ2が存在するスペース部の下部には、図２７(ｂ)に示すように、第１配線溝ＴAが形成される。一方、裾Ｋ2が存在しないスペース部の下部には、第２配線溝ＴBが形成される。その結果、層間絶縁膜３０１に、第１配線溝ＴAと第２配線溝ＴBが交互に形成される。
【００９６】
次に、図２７(ｃ)に示すように、層間絶縁膜３０１上に、バリアメタル材３０２と、配線材３０３を順に形成する。その結果、配線材３０３が、配線溝ＴA、ＴB内に、バリアメタル材３０２を介して埋め込まれる。
【００９７】
次に、図２８(ａ)に示すように、ＣＭＰ（Chemical Mechanical Polishing）により、配線材３０３の表面を平坦化する。この平坦化は、配線溝ＴA、ＴBの外のバリアメタル材３０２が除去され、層間絶縁膜３０１の上面が露出するまで行う。次に、図２８(ａ)に示すように、層間絶縁膜３０１上の全面に、ＳｉN膜などの絶縁膜３０４を形成する。
【００９８】
このようにして、図２５に示す半導体装置が製造される。図２６(ａ)〜図２８(ａ)に示す製法によれば、第１配線溝ＴAの溝底の角部（Ｇ1、Ｇ2）の曲率半径を、配線幅ＷAの１／１０以上に設定し、第２配線溝ＴBの溝底の角部の曲率半径を、配線幅ＷBの１／１０未満に設定することができる。
【００９９】
（２）第３実施形態の効果
以上のように、本実施形態では、層間絶縁膜１１１内に、複数の第１配線溝ＴAと複数の第２配線溝ＴBとを交互に形成する。そして、第１配線溝ＴAの溝底の角部の曲率半径を配線幅ＷAの１／１０以上に設定し、第２配線溝ＴBの溝底の角部の曲率半径を配線幅ＷBの１／１０未満に設定する。
【０１００】
よって、本実施形態によれば、第１の抵抗率を有する複数の第１配線と、第２の抵抗率を有する複数の第２配線を、層間絶縁膜１１１内に交互に形成することが可能となる。これらの配線は、例えば、メモリセルアレイの両側のセンスアンプに交互に接続される櫛型構造のビット線として使用可能である。
【０１０１】
また、本実施形態によれば、側壁転写加工が必要とされる配線幅Ｆ（Ｆ：feature size）の配線３１１を形成する場合に、抵抗率が低い配線（第１配線）３１１と、抵抗率が高い配線（第２配線）３１１を、一括で形成することが可能となる。
【０１０２】
（第４実施形態）
図２８は、第４実施形態の半導体装置の構造を示す断面図である。
【０１０３】
図２８に示す符号Ｇ3、Ｇ4は、各第１配線溝ＴA内の配線材３０３の上面と側面との間の角部を示している。本実施形態では、角部Ｇ1、Ｇ2に加え、角部Ｇ3、Ｇ4が丸められており、角部Ｇ1〜Ｇ4の曲率半径を、配線幅ＷAの１／１０以上に設定している。このような構成には、第３実施形態に比べ、第１配線溝ＴA内の配線３１１の抵抗率をさらに効果的に低減できるという利点がある。
【０１０４】
一方、本実施形態では、各第２配線溝ＴBの底面と側面との間の角部や、各第２配線溝ＴB内の配線材３０３の上面と側面との間の角部は、丸められていない。或いは、これらの角部は、丸められていてもよいが、これらの角部の曲率半径は、配線幅ＷBの１／１０未満に設定する。
【０１０５】
よって、本実施形態では、各配線コーナーの曲率半径が配線幅ＷAの１／１０以上である複数の第１配線と、各配線コーナーの曲率半径が配線幅ＷBの１／１０未満である複数の第２配線が、層間絶縁膜３０１内に交互に形成されている。
【０１０６】
図２８の半導体装置は例えば、図２７(ｂ)の工程後に、図４(ａ)〜図６(ｂ)の工程を行うことで製造可能である。ただし、この場合には、第１配線溝ＴA内の配線材３０３の上面と側面との間の角部Ｇ3、Ｇ4だけでなく、第２配線溝ＴB内の配線材３０３の上面と側面との間の角部も丸められてしまう。これらの角部のうち、角部Ｇ3、Ｇ4だけを丸める処理は、例えば、図４(ａ)の工程を行う前に、第２配線溝ＴBをレジスト膜で覆うことで実現可能である。
【０１０７】
よって、本実施形態では、第２配線溝ＴB内の配線材３０３の上面と側面との間の角部の曲率半径は、配線幅ＷBの１／１０未満に設定することも、配線幅ＷBの１／１０以上に設定することも可能である。
【０１０８】
（第４実施形態の効果）
以上のように、本実施形態では、層間絶縁膜１１１内に、複数の第１配線溝ＴAと複数の第２配線溝ＴBとを交互に形成する。そして、第１配線溝ＴAの溝底の角部の曲率半径を配線幅ＷAの１／１０以上に設定し、第２配線溝ＴBの溝底の角部の曲率半径を配線幅ＷBの１／１０未満に設定する。さらには、第１配線の上面の角部の曲率半径を配線幅ＷAの１／１０以上に設定し、第２配線の上面の角部の曲率半径を配線幅ＷBの１／１０未満又は１／１０以上に設定する。
【０１０９】
よって、本実施形態によれば、第４実施形態と同様、第１の抵抗率を有する複数の第１配線と、第２の抵抗率を有する複数の第２配線を、層間絶縁膜１１１内に交互に形成することが可能となる。
【０１１０】
また、本実施形態によれば、第３実施形態と同様、側壁転写加工が必要とされる配線幅Ｆ（Ｆ：feature size）の配線３１１を形成する場合に、抵抗率が低い配線（第１配線）３１１と、抵抗率が高い配線（第２配線）３１１を、一括で形成することが可能となる。
【０１１１】
以上、第１から第４実施形態について説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することを意図したものではない。これらの実施形態は、その他の様々な形態で実施することができる。また、これらの実施形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことにより、様々な変形例を得ることもできる。これらの形態や変形例は、発明の範囲や要旨に含まれており、特許請求の範囲及びこれに均等な範囲には、これらの形態や変形例が含まれる。
【符号の説明】
【０１１２】
１０１：半導体基板、
１１１：層間絶縁膜、１１２：バリアメタル材、１１３：配線材、１１４：絶縁膜、
１２１：シングルダマシン配線、
１３１：マスク材、１３２：側壁膜、１３３：マスク材、
２０１：下部配線、２０２：配線間層、２０３：上部配線、２０４：層間絶縁膜、
２１１：層間絶縁膜、２１２：層間絶縁膜、
２１３：バリアメタル材、２１４：配線材、２１５：絶縁膜、
２２１：デュアルダマシン配線、
２３１：有機系塗布膜、２３２：マスク材、２３３：側壁膜、２３４：マスク材、
３０１：層間絶縁膜、３０２：バリアメタル材、３０３：配線材、３０４：絶縁膜、
３１１：シングルダマシン配線、
３２１：マスク材、３２２：側壁膜
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路では、回路パターンの微細化が進むにつれて、配線幅が狭くなり、配線抵抗が増大していく。特に、配線幅や配線高さが電子の平均自由行程以下になると、配線コーナーでの電子散乱により、配線抵抗の増大が顕著となる。
【０００３】
ＩＴＲＳ２００９によると、電子散乱による配線の抵抗率の増大は、特にハーフピッチが２０ｎｍ以下の世代で問題となる。この世代では、配線コーナーで電子が表面散乱を複数回繰り返すことが、電子のドリフト速度を低下させ、結果的に配線の抵抗率を増大させる。そのため、配線コーナーでの電子散乱を減らし、配線の抵抗率の増大を抑制することが求められる。
【０００４】
また、半導体集積回路では、世代が進むにつれ低電圧化が要求されるため、より効率的にトランジスタや記憶素子に電圧、電流を与えるためには、配線の抵抗率の減少が要求される。特に、ＭＴＪ（Magnetic Tunnel Junction）素子のような電流書き込み方式の記憶素子に関しては、このような要求が非常に高くなる。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Proc. of Advanced Metallization Conf. 2007, pp.245-251, 2007
【非特許文献２】"Proc. of SISPAD" (2009) pp.170-173
【発明の概要】
【発明が解決しようとする課題】
【０００６】
配線コーナーでの電子散乱を減らし、配線の抵抗率の増大を抑制することが可能な半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００７】
一の実施形態である半導体装置は、半導体基板と、前記半導体基板上に形成され、配線溝を有する層間絶縁膜とを備える。さらに、前記装置は、前記配線溝内に形成された配線を備える。さらに、前記配線溝の底面と側面との間の角部の曲率半径は、前記配線の配線幅の１／１０以上である。
【０００８】
また、別の実施形態である半導体装置の製造方法では、半導体基板上に層間絶縁膜を形成し、前記層間絶縁膜内に配線溝を形成する。さらに、前記方法では、前記配線溝の底面と側面との間の角部を、ウェット処理により丸める。さらに、前記方法では、前記配線溝内にバリアメタル材を介して配線材を埋め込むことで、前記配線溝内に配線を形成する。さらに、前記方法では、前記配線溝の底面と側面との間の角部の曲率半径は、前記配線の配線幅の１／１０以上に設定される。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態の半導体装置の構造を示す断面図である。
【図２】配線溝、配線材の角部の曲率半径について説明するための断面図である。
【図３】第１実施形態の半導体装置の製造方法を示す断面図(1/4)である。
【図４】第１実施形態の半導体装置の製造方法を示す断面図(2/4)である。
【図５】第１実施形態の半導体装置の製造方法を示す断面図(3/4)である。
【図６】第１実施形態の半導体装置の製造方法を示す断面図(4/4)である。
【図７】第２実施形態の半導体装置の構造を示す断面図である。
【図８】第２実施形態の半導体装置の製造方法を示す断面図(1/17)である。
【図９】第２実施形態の半導体装置の製造方法を示す断面図(2/17)である。
【図１０】第２実施形態の半導体装置の製造方法を示す断面図(3/17)である。
【図１１】第２実施形態の半導体装置の製造方法を示す断面図(4/17)である。
【図１２】第２実施形態の半導体装置の製造方法を示す断面図(5/17)である。
【図１３】第２実施形態の半導体装置の製造方法を示す断面図(6/17)である。
【図１４】第２実施形態の半導体装置の製造方法を示す断面図(7/17)である。
【図１５】第２実施形態の半導体装置の製造方法を示す断面図(8/17)である。
【図１６】第２実施形態の半導体装置の製造方法を示す断面図(9/17)である。
【図１７】第２実施形態の半導体装置の製造方法を示す断面図(10/17)である。
【図１８】第２実施形態の半導体装置の製造方法を示す断面図(11/17)である。
【図１９】第２実施形態の半導体装置の製造方法を示す断面図(12/17)である。
【図２０】第２実施形態の半導体装置の製造方法を示す断面図(13/17)である。
【図２１】第２実施形態の半導体装置の製造方法を示す断面図(14/17)である。
【図２２】第２実施形態の半導体装置の製造方法を示す断面図(15/17)である。
【図２３】第２実施形態の半導体装置の製造方法を示す断面図(16/17)である。
【図２４】第２実施形態の半導体装置の製造方法を示す断面図(17/17)である。
【図２５】第３実施形態の半導体装置の構造を示す断面図である。
【図２６】第３実施形態の半導体装置の製造方法を示す断面図(1/3)である。
【図２７】第３実施形態の半導体装置の製造方法を示す断面図(2/3)である。
【図２８】第３実施形態の半導体装置の製造方法を示す断面図(3/3)である。
【図２９】第４実施形態の半導体装置の構造を示す断面図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態を、図面を参照して説明する。
【００１１】
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。
【００１２】
図１には、半導体基板１０１と、半導体基板１０１上に形成された層間絶縁膜１１１が示されている。
【００１３】
半導体基板１０１は、例えばシリコン基板である。図１には、半導体基板１０１の主面に平行なＸ方向及びＹ方向と、半導体基板１０１の主面に垂直なＺ方向が示されている。Ｘ方向、Ｙ方向、Ｚ方向は、互いに垂直である。
【００１４】
層間絶縁膜１１１は例えば、単一の絶縁膜で形成された単層膜、又は２層以上の絶縁膜が順に積層された積層膜である。層間絶縁膜１１１を構成する絶縁膜の例としては、シリコン酸化膜、シリコン窒化膜などが挙げられる。層間絶縁膜１１１は、半導体基板１０１上に直接形成されていてもよいし、半導体基板１０１上に他の層を介して形成されていてもよい。図１には、層間絶縁膜１１１内に形成された複数の配線溝Ｔ1が示されている。これらの配線溝Ｔ1は、Ｙ方向に延びており、Ｘ方向に互いに隣接している。
【００１５】
図１にはさらに、配線溝Ｔ1内に形成された複数の配線１２１が示されている。これらの配線１２１は、シングルダマシン配線に相当する。図１に示す符号Ｗ1は、これらの配線１２１の配線幅を示す。
【００１６】
各配線１２１は、図１に示すように、配線溝Ｔ1の底面及び側面に形成されたバリアメタル材１１２と、配線溝Ｔ1内にバリアメタル材１１２を介して形成された配線材１１３とを有している。バリアメタル材１１２は、例えばＴｉＮ（窒化チタン）であり、配線材１１３は例えば、Ｃｕ（銅）などの導電性材料である。
【００１７】
図１にはさらに、これらの配線１２１を覆うように層間絶縁膜１１１上に形成された絶縁膜１１４が示されている。絶縁膜１１４は、例えばシリコン窒化膜である。
【００１８】
図１に示す符号Ａ1、Ａ2は、各配線溝Ｔ1の底面と側面との間の角部（コーナー）を示している。また、図１に示す符号Ｂ1、Ｂ2は、各配線材１１３の上面と側面との間の角部を示している。以下、図２を参照して、これらの角部Ａ1、Ａ2、Ｂ1、Ｂ2の詳細について説明する。
【００１９】
図２は、角部Ａ1、Ａ2、Ｂ1、Ｂ2の曲率半径について説明するための断面図である。
【００２０】
本実施形態では、図２に示すように、角部Ａ1、Ａ2、Ｂ1、Ｂ2が丸められている。角部Ａ1、Ａ2は、配線１２１の下面側の配線コーナーに相当し、角部Ｂ1、Ｂ2は、配線１２１の上面側の配線コーナーに相当する。配線１２１の断面形状は、角部Ａ1、Ａ2、Ｂ1、Ｂ2が丸められた結果、円形又は楕円形に近い形状となっている。
【００２１】
本発明者らによる検討結果によると、配線コーナーを丸めることには、配線コーナーでの電子散乱を減少させ、配線の抵抗率を低下させる効果がある。そして、抵抗率の低下量は、配線コーナーの曲率半径が大きくなるほど増大する。
【００２２】
そこで、本実施形態では、角部Ａ1、Ａ2、Ｂ1、Ｂ2を丸めることで、配線１２１の抵抗率を低減させている。また、本実施形態では、角部Ａ1、Ａ2、Ｂ1、Ｂ2の曲率半径を調整することで、配線１２１の抵抗率の低減量を調整している。
【００２３】
図２に示す符号Ｒ1、Ｒ2、Ｒ3、Ｒ4はそれぞれ、角部Ａ1、Ａ2、Ｂ1、Ｂ2の曲率半径を示している。本実施形態では、これらの曲率半径Ｒ1〜Ｒ4を、配線幅Ｗ1の１／１０以上に設定している。
【００２４】
一般に、半導体装置を製造する際には、配線幅の誤差として、最大１０％程度の誤差を許容することが多い。この場合、曲率半径Ｒ1〜Ｒ4の大きさを、配線幅Ｗ1の１０％未満に設定すると、曲率半径Ｒ1〜Ｒ4の大きさが、配線幅Ｗ1の最大許容誤差よりも小さくなってしまう。その結果、本実施形態による抵抗率の低減量が、配線幅Ｗ1の誤差による抵抗率の変動量に比べて、無意味な程度の大きさとなる可能性がある。
【００２５】
そこで、本実施形態では、曲率半径Ｒ1〜Ｒ4の大きさを、配線幅Ｗ1の１０％以上に設定することで、配線幅Ｗ1の最大許容誤差以上の曲率半径Ｒ1〜Ｒ4を実現している。よって、本実施形態によれば、配線幅Ｗ1の誤差が大きい場合であっても、配線１２１の抵抗率を効果的に低減することができる。
【００２６】
本実施形態の構成は、例えば、配線幅Ｗ1が２０ｎｍ以下の場合に効果的である。理由は、配線幅Ｗ1が２０ｎｍ以下の場合には、配線コーナーを丸めておかないと、配線コーナーで電子が表面散乱を複数回繰り返すことで、配線１２１の抵抗率が急激に増大するからである。本実施形態では、配線幅Ｗ1が２０ｎｍ以下の場合、曲率半径Ｒ1〜Ｒ4は２ｎｍ以上に設定される。
【００２７】
なお、本実施形態では、曲率半径Ｒ1〜Ｒ4が、いずれも配線幅Ｗ1の１／１０以上に設定されているが、曲率半径Ｒ1〜Ｒ4のうちのＲ1、Ｒ2だけを、配線幅Ｗ1の１／１０以上に設定するようにしてもよい。角部Ａ1、Ａ2を丸める方法の例と、角部Ｂ1、Ｂ2を丸める方法の例については後述する。
【００２８】
また、本実施形態では、配線材１１３の上面付近のバリアメタル材１１２の角部、すなわち、角部Ｂ1、Ｂ2付近のバリアメタル材１１２の角部は、配線材１１３とは逆の方向に丸められている。そのため、配線材１１３とバリアメタル材１１２との間に、隙間が生じている。本実施形態では、この隙間に、絶縁膜１１４が埋め込まれている。
【００２９】
（１）第１実施形態の半導体装置の製造方法
次に、図３〜図６を参照し、第１実施形態の半導体装置の製造方法を説明する。
【００３０】
図３〜図６は、第１実施形態の半導体装置の製造方法を示す断面図である。
【００３１】
まず、半導体基板１０１（図１参照）上に、ＳｉＯ２膜（シリコン酸化膜）などの層間絶縁膜１１１を形成する（図３(ａ)）。次に、層間絶縁膜１１１上に、ＳｉＮ膜（シリコン窒化膜）などのマスク材１３１を形成する（図３(ａ)）。次に、マスク材１３１を、所望の配線形状にパターニングする（図３(ａ)）。
【００３２】
次に、図３(ｂ)に示すように、マスク材１３１の側面に側壁膜１３２を形成して、マスク材１３１の溝を細くする。この目的は、後述するウェット処理で溝が広がる分だけ、側壁膜１３２により予め溝を細めておくものである。本実施形態では、側壁膜１３２の材料として、マスク材１３１と同種材料を使用する。
【００３３】
次に、図３(ｃ)に示すように、マスク材１３１をマスクとするエッチングにより、層間絶縁膜１３１内に配線溝Ｔ1を形成する。
【００３４】
次に、図４(ａ)に示すように、配線溝Ｔ1の角部を、ウェット処理により丸める。図４(ａ)に示す符号Ａ1、Ａ2は、図１と同様に、配線溝Ｔ1の底面と側面との間の角部を示し、符号Ａ3、Ａ4は、配線溝Ｔ1の側面と層間絶縁膜１１１の上面との間の角部を示す。本実施形態では、角部Ａ1、Ａ2の曲率半径Ｒ1、Ｒ2が、配線１２１の配線幅Ｗ1の１／１０以上となるよう、上記のウェット処理を行う（図２参照）。
【００３５】
次に、図４(ｂ)に示すように、層間絶縁膜１１１上に、バリアメタル材１１２と、配線材１１３を順に形成する。その結果、配線材１１３が、配線溝Ｔ1内に、バリアメタル材１１２を介して埋め込まれる。本実施形態では、配線材１１３の上面に巣（窪み）Ｃ1ができるように、配線材１１３を形成する。巣Ｃ1は、配線材１１３の配線幅方向の中央に自己整合的に形成される。
【００３６】
次に、図４(ｃ)に示すように、配線材１１３上に、ＳＯＧ（Spin On Glass）膜などの塗布系のマスク材１３３を形成する。その結果、配線材１１３の巣Ｃ1の中に、マスク材１３３が埋め込まれる。
【００３７】
次に、図５(ａ)、図５(ｂ)に示すように、ＲＩＥ（Reactive Ion Etching）により、マスク材１３３と配線材１１３をエッチングする。図５(ａ)は、巣Ｃ1の外のマスク材１３３がすべて除去され、配線材１１３の上面が露出した状態を示している。図５(ａ)の状態以降は、巣Ｃ1の中のマスク材１３３を除去しながら、配線材１１３をエッチングする。
【００３８】
本実施形態では、マスク材１３３と配線材１１３の選択比を調整して、マスク材１３３と配線材１１３のエッチングを行う。その結果、図５(ａ)の状態以降のＲＩＥ処理では、巣Ｃ1の中のマスク材１３３をマスクとして配線材１１３をエッチングして、配線材１１３の角部Ｂ1、Ｂ2を自己整合的に丸めることができる（図５(ｂ)）。本実施形態では、角部Ｂ1、Ｂ2の曲率半径Ｒ3、Ｒ4が、配線１２１の配線幅Ｗ1の１／１０以上となるよう、上記のＲＩＥ処理を行う（図２参照）。
【００３９】
次に、図５(ｃ)に示すように、バリアメタル材１１２及び配線材１１３上に、ＳｉＮ膜などの絶縁膜１１４1を形成する。その結果、配線材１１３の角部Ｂ1、Ｂ2とバリアメタル材１１２との間の隙間に、絶縁膜１１４1が埋め込まれる。
【００４０】
次に、図６(ａ)に示すように、エッチバックにより、絶縁膜１１４1を除去し、さらに、ＲＩＥにより、配線溝Ｔ1の外のバリアメタル材１１２を除去する。この際、上記の隙間内の絶縁膜１１４1は、配線溝Ｔ1の側面のバリアメタル材１１２のエッチングを防止するマスクとして機能する。こうして、図１に示す配線１２１が形成される。
【００４１】
次に、図６(ｂ)に示すように、層間絶縁膜１１１上の全面に、ＳｉＮ膜などの絶縁膜１１４2を形成する。絶縁膜１１４1及び１１４2は、図１に示す絶縁膜１１４に相当する。
【００４２】
このようにして、図１に示す半導体装置が製造される。図３(ａ)〜図６(ｂ)に示す製法によれば、角部Ａ1、Ａ2、Ｂ1、Ｂ2を丸めて、曲率半径Ｒ1〜Ｒ4を配線幅Ｗ1の１／１０以上に設定することができる。
【００４３】
（２）第１実施形態の効果
以上のように、本実施形態では、配線溝Ｔ1の底面と側面との間の角部Ａ1、Ａ2の曲率半径Ｒ1、Ｒ2を、配線１２１の配線幅Ｗ1の１／１０以上に設定する。さらには、配線材１１３の上面と側面との間の角部Ｂ1、Ｂ2の曲率半径Ｒ3、Ｒ4を、配線幅Ｗ1の１／１０以上に設定する。
【００４４】
よって、本実施形態によれば、配線コーナーでの電子散乱を減らし、配線１２１の抵抗率の増大を抑制することが可能となる。本実施形態では、曲率半径Ｒ1〜Ｒ4を配線幅Ｗ1の１／１０以上に設定するため、配線幅Ｗ1の誤差が大きい場合であっても、配線１２１の抵抗率の増大を効果的に抑制することができる。
【００４５】
また、本実施形態によれば、各配線１２１の配線幅Ｗ1を細くすることで、隣接する配線１２１同士の距離を広げることが可能となる。よって、本実施形態によれば、これらの配線１２２の配線容量を低減し、配線抵抗Ｒと配線容量ＣによるＲＣ遅延を抑制することが可能となる。
【００４６】
以下、第１実施形態の変形例である第２から第４実施形態について説明する。第２から第４実施形態については、第１実施形態との相違点を中心に説明する。
【００４７】
（第２実施形態）
図７は、第２実施形態の半導体装置の構造を示す断面図である。図７(ａ)、図７(ｂ)はそれぞれ、Ｙ方向、Ｘ方向に沿った断面を示している。
【００４８】
本実施形態の半導体装置は、半導体基板１０１上に順に形成された下部電極２０１と、電極間層２０２と、上部電極２０３とを含むＭＴＪ素子を備えている。電極間層２０２は例えば、第１の磁性体層（参照層：reference layer）と、トンネルバリア膜と、第２の磁性体層（記憶層：free layer）とを含む積層膜である。ＭＴＪ素子の側面は、層間絶縁膜２０４で覆われている。
【００４９】
図７にはさらに、層間絶縁膜２０４上に順に形成された層間絶縁膜２１１、２１２が示されている。層間絶縁膜２１１は、例えばシリコン窒化膜であり、層間絶縁膜２１２は、例えばシリコン酸化膜である。
【００５０】
図７に示す符号Ｈ、Ｔはそれぞれ、層間絶縁膜２１１、２１２内に形成されたビアホールと、配線溝を示している。配線溝Ｔは、ビアホールＨの上部に形成されており、Ｙ方向に延びている。
【００５１】
図７にはさらに、ビアホールＨ及び配線溝Ｔ内に形成された１本の配線２２１が示されている。この配線２２１は、ビアホールＨ内に形成されたビアプラグ部分と、配線溝Ｔ内に形成された配線部分とを有するデュアルダマシン配線である。図７(ａ)に示す符号Ｌは、配線２２１の配線長を示し、図７(ｂ)に示す符号Ｗは、配線２２１の配線幅を示す。本実施形態では、ビアプラグ部分は、下部電極２０３上に形成されている。
【００５２】
配線２２１は、図７に示すように、ビアホールＨ、配線溝Ｔの底面及び側面に形成されたバリアメタル材２１３と、ビアホールＨ、配線溝Ｔ内にバリアメタル材２１３を介して形成された配線材２１４とを有している。バリアメタル材２１３は、例えばＴｉＮ（窒化チタン）であり、配線材２１４は例えば、Ｃｕ（銅）などの導電性材料である。
【００５３】
図７にはさらに、配線２２１を覆うように層間絶縁膜２１２上に形成された絶縁膜２１５が示されている。絶縁膜２１５は、例えばシリコン窒化膜である。
【００５４】
図７に示す符号Ｄ1、Ｄ2、Ｄ5、Ｄ6は、ビアホールＨの側面と配線溝Ｔの底面との間の角部を示している。また、図７に示す符号Ｄ3、Ｄ4、Ｄ7、Ｄ8は、配線溝Ｔの底面と側面との間の角部を示している。また、図７に示す符号Ｅ1、Ｅ2、Ｅ3、Ｅ4は、配線材２１４の上面と側面との間の角部を示している。
【００５５】
これらの角部のうち、角部Ｄ3、Ｄ4、Ｄ7、Ｄ8、Ｅ1、Ｅ2、Ｅ3、Ｅ4は、配線２２１の配線コーナーに相当する。本実施形態では、これらの配線コーナーの曲率半径を、配線幅Ｗの１／１０以上に設定している。このような構成には、第１実施形態の場合と同様に、配線幅Ｗの誤差が大きい場合であっても、配線２２１の抵抗率を効果的に低減できるという利点がある。
【００５６】
本実施形態ではさらに、角部Ｄ1、Ｄ2、Ｄ5、Ｄ6の曲率半径も、配線幅Ｗの１／１０以上に設定している。このような構成には、配線２２１の配線部分からビアプラグ部分へと電流が流れやすくなり、ビアプラグ部分の抵抗率が低減されるという利点がある。
【００５７】
（１）第２実施形態の半導体装置の製造方法
次に、図８〜図２４を参照し、第２実施形態の半導体装置の製造方法を説明する。
【００５８】
図８〜図２４は、第２実施形態の半導体装置の製造方法を示す断面図である。
【００５９】
まず、図８に示すように、層間絶縁膜２０４上に、ＳｉＮ膜などの層間絶縁膜２１１を形成する。次に、図８に示すように、層間絶縁膜２１１上に、ＳｉＯ２膜などの層間絶縁膜２１２を形成する。
【００６０】
次に、図９に示すように、層間絶縁膜２１２内に、ビアホールＨを形成するための穴ＨXを形成する。本実施形態では、穴ＨXを、下部電極２０３の上部に形成する。
【００６１】
次に、図１０に示すように、層間絶縁膜２１２上に、穴ＨXが埋まるように有機系塗布膜２３１を形成する。有機系塗布膜２３１の膜厚は、層間絶縁膜２１２に配線溝Ｔを形成するのに耐えうるだけの膜厚に設定する。次に、図１０に示すように、有機系塗布膜２３１上に、ＳＯＧ膜などのマスク材２３２を形成する。
【００６２】
次に、図１１に示すように、マスク材２３２を、所望の配線形状にパターニングする。その結果、マスク材２３２内に、配線溝Ｔを形成するための溝ＴXが形成される。
【００６３】
次に、図１２に示すように、マスク材２３２の側面に側壁膜２３３を形成して、溝ＴXを細くする。この目的は、後述するウェット処理で配線溝Ｔが広がる分だけ、側壁膜２３３により予め溝ＴXを細めておくものである。側壁膜２３３は、例えばＳｉＯ２膜である。
【００６４】
次に、図１３に示すように、マスク材２３２をマスクとするＲＩＥにより、有機系塗布膜２３１をエッチングする。その結果、有機系塗布膜２３１に溝ＴXが形成される。
【００６５】
次に、図１４に示すように、有機系塗布膜２３１をマスクとするＲＩＥにより、層間絶縁膜２１２をエッチングする。その結果、層間絶縁膜２１２に溝ＴXが形成される。本実施形態では、層間絶縁膜２１２のエッチングは、層間絶縁膜２１１の上面に到達する前に終了する。
【００６６】
次に、図１５に示すように、灰化により、有機系塗布膜２３１を除去する。その結果、層間絶縁膜２１２の上面が露出される。
【００６７】
次に、図１６に示すように、溝ＴX（配線溝Ｔ）の角部を、ウェット処理により丸める。図１６に示す符号Ｄ1、Ｄ2、Ｄ5、Ｄ6は、図７と同様に、ビアホールＨ（穴ＨX）の側面と配線溝Ｔの底面との間の角部を示し、符号Ｄ3、Ｄ4、Ｄ7、Ｄ8は、図７と同様に、配線溝Ｔの底面と側面との間の角部を示す。また、符号Ｄ9〜Ｄ12は、配線溝Ｔの側面と層間絶縁膜２１２の上面との間の角部を示す。本実施形態では、角部Ｄ1〜Ｄ8の曲率半径Ｒ1、Ｒ2が、配線２２１の配線幅Ｗの１／１０以上となるよう、上記のウェット処理を行う。
【００６８】
次に、図１７に示すように、熱燐酸などの薬液を使用して、穴ＨXの底部の層間絶縁膜２１１を除去する。その結果、層間絶縁膜２１１内にビアホールＨが形成される。層間絶縁膜２１１の除去により、ビアホールＨ内には下部電極２０３の上面が露出される。
【００６９】
次に、図１８、図１９に示すように、層間絶縁膜２１１、２１２上に、バリアメタル材２１３と、配線材２１４を順に形成する。図４(ｂ)の工程と同様である。その結果、配線材２１４の上面に巣Ｆ1が形成される。
【００７０】
次に、図１９に示すように、配線材２１４上に、ＳＯＧ膜などの塗布系のマスク材２３４を形成する。図４(ｃ)の工程と同様である。その結果、配線材２１４の巣Ｆ1の中に、マスク材２３４が埋め込まれる。
【００７１】
次に、図２０、図２１に示すように、ＲＩＥにより、マスク材２３４と配線材２１４をエッチングする。図５(ａ)、図５(ｂ)の工程と同様である。その結果、図２０の状態以降のＲＩＥ処理では、巣Ｆ1の中のマスク材２３４をマスクとして配線材２１４をエッチングして、配線材２１４の角部Ｅ1〜Ｅ4を自己整合的に丸めることができる（図２１）。本実施形態では、角部Ｅ1〜Ｅ4の曲率半径が、配線２２１の配線幅Ｗの１／１０以上となるよう、上記のＲＩＥ処理を行う。
【００７２】
次に、図２２〜図２４の工程を、図５(ｃ)〜図６(ｂ)の工程と同様に行う。絶縁膜２１５は、絶縁膜１１４に相当する。
【００７３】
このようにして、図７に示す半導体装置が製造される。図８〜図２４に示す製法によれば、角部Ｄ1〜Ｄ8、Ｅ1〜Ｅ4を丸めて、これらの角部の曲率半径を配線幅Ｗの１／１０以上に設定することができる。
【００７４】
（２）第２実施形態の効果
以上のように、本実施形態では、配線２２１の配線コーナーに加えて、ビアプラグＨの側面と配線溝Ｔの底面との間の角部Ｄ1、Ｄ2、Ｄ5、Ｄ6の曲率半径を、配線２２１の配線幅Ｗの１／１０以上に設定する。
【００７５】
よって、本実施形態によれば、配線２２１のビアプラグ部分の抵抗率を低減することが可能となる。本実施形態では、角部Ｄ1、Ｄ2、Ｄ5、Ｄ6の曲率半径を配線幅Ｗの１／１０以上に設定するため、配線幅Ｗの誤差が大きい場合であっても、配線２２１の抵抗率を効果的に低減することができる。
【００７６】
また、本実施形態では、配線２２１のビアプラグ部分が、下部電極２０３上に形成されている。よって、本実施形態によれば、記憶層からの信号電流が配線２２１の配線部分に伝わる際に、信号電流の低減を抑制することが可能となる。
【００７７】
また、本実施形態では、配線２２１のビアプラグ部分が、ＭＴＪ素子上に形成されている。よって、本実施形態によれば、ＭＴＪ素子に供給される電圧、電流の低減を抑制することが可能となる。よって、回路パターンの微細化に伴い、スピン注入効率を上げることが可能となる。
【００７８】
（第３実施形態）
図２５は、第３実施形態の半導体装置の構造を示す断面図である。
【００７９】
図２５には、半導体基板１０１と、半導体基板１０１上に形成された層間絶縁膜３０１が示されている。層間絶縁膜３０１の組成や配置は、図１に示す層間絶縁膜１１１と同様である。
【００８０】
層間絶縁膜３０１には、複数の第１配線溝ＴAと、複数の第２配線溝ＴBが交互に設けられている。第１、第２配線溝ＴA、ＴBは、Ｙ方向に延びており、Ｘ方向に沿って交互に配置されている。
【００８１】
図２５にはさらに、第１、第２配線溝ＴA、ＴB内に形成された複数の配線３１１が示されている。これらの配線３１１は、シングルダマシン配線でもデュアルダマシン配線でもよい。第１、第２配線溝ＴA、ＴB内の配線３１１は、それぞれ第１、第２配線の例である。
【００８２】
図２５に示す符号ＷAは、第１配線溝ＴA内の配線３１１の配線幅を示し、符号ＷBは、第２配線溝ＴB内の配線３１１の配線幅を示す。本実施形態では、配線幅ＷAと配線幅ＷBを同じ幅に設定するが、異なる幅に設定しても構わない。
【００８３】
各配線３１１は、図２５に示すように、配線溝ＴA、ＴBの底面及び側面に形成されたバリアメタル材３０２と、配線溝ＴA、ＴB内にバリアメタル材３０２を介して形成された配線材３０３とを有している。バリアメタル材３０２は、例えばＴｉＮ（窒化チタン）であり、配線材３０３は例えば、Ｃｕ（銅）などの導電性材料である。
【００８４】
図２５にはさらに、これらの配線３１１を覆うように層間絶縁膜３０１上に形成された絶縁膜３０４が示されている。絶縁膜３０４は、例えばシリコン窒化膜である。
【００８５】
図２５に示す符号Ｇ1、Ｇ2は、各第１配線溝ＴAの底面と側面との間の角部を示している。本実施形態では、これらの角部Ｇ1、Ｇ2が丸められており、これらの角部Ｇ1、Ｇ2の曲率半径を、配線幅ＷAの１／１０以上に設定している。このような構成には、第１実施形態の場合と同様に、配線幅ＷAの誤差が大きい場合であっても、第１配線溝ＴA内の配線３１１の抵抗率を効果的に低減できるという利点がある。
【００８６】
一方、本実施形態では、各第２配線溝ＴBの底面と側面との間の角部は、丸められていない。或いは、これらの角部は、丸められていてもよいが、これらの角部の曲率半径は、配線幅ＷBの１／１０未満に設定する。
【００８７】
よって、本実施形態では、溝底の角部の曲率半径が配線幅ＷAの１／１０以上である複数の第１配線と、溝底の角部の曲率半径が配線幅ＷBの１／１０未満である複数の第２配線が、層間絶縁膜３０１内に交互に形成されている。このような構成の利点については、後述する。
【００８８】
（１）第３実施形態の半導体装置の製造方法
次に、図２６〜図２８を参照し、第３実施形態の半導体装置の製造方法を説明する。
【００８９】
図２６〜図２８は、第３実施形態の半導体装置の製造方法を示す断面図である。
【００９０】
まず、半導体基板１０１（図２５参照）上に、ＳｉＯ２膜などの層間絶縁膜３０１を形成する（図２６(ａ)）。次に、層間絶縁膜３０１上に、ＳｉＮ膜などの芯材用のマスク材３２１を形成する（図２６(ａ)）。次に、マスク材３２１を、幅２Ｆ（Ｆ：feature size）のライン幅及びスペース幅でパターニングする（図２６(ａ)）。
【００９１】
次に、図２６(ｂ)に示すように、０．５Ｆウェット処理により、マスク材３２１をスリミングする。その結果、マスク材３２１のライン幅が、２ＦからＦに低減される。
【００９２】
次に、図２６(ｃ)に示すように、マスク材３２１の側面に、膜厚Ｆの側壁膜３２２を形成する。この際、符号Ｋ1、Ｋ2で示すように、意図的に側壁膜３２２に裾引きをさせる。符号Ｋ1、Ｋ2はそれぞれ、側壁膜３２２の上部、下部の裾を示す。本実施形態では、裾Ｋ2の曲率半径を、Ｆ／１０以上に設定する。側壁膜３２２は、例えばアモルファスシリコン膜である。
【００９３】
次に、図２７(ａ)に示すように、熱燐酸などの薬液を使用して、マスク材３２１を除去する。マスク材３２１は、ＲＩＥにより除去しても構わない。
【００９４】
次に、図２７(ｂ)に示すように、マスク材３２１をマスクとするＲＩＥにより、層間絶縁膜３０１内に配線溝を形成する。この際、裾Ｋ2は、ＲＩＥ処理の進行と共に削られてゆき、やがて完全に除去される。その結果、裾Ｋ2の下部の配線溝の溝底は、裾Ｋ2の形状を反映して、丸められることとなる。
【００９５】
よって、裾Ｋ2が存在するスペース部の下部には、図２７(ｂ)に示すように、第１配線溝ＴAが形成される。一方、裾Ｋ2が存在しないスペース部の下部には、第２配線溝ＴBが形成される。その結果、層間絶縁膜３０１に、第１配線溝ＴAと第２配線溝ＴBが交互に形成される。
【００９６】
次に、図２７(ｃ)に示すように、層間絶縁膜３０１上に、バリアメタル材３０２と、配線材３０３を順に形成する。その結果、配線材３０３が、配線溝ＴA、ＴB内に、バリアメタル材３０２を介して埋め込まれる。
【００９７】
次に、図２８(ａ)に示すように、ＣＭＰ（Chemical Mechanical Polishing）により、配線材３０３の表面を平坦化する。この平坦化は、配線溝ＴA、ＴBの外のバリアメタル材３０２が除去され、層間絶縁膜３０１の上面が露出するまで行う。次に、図２８(ａ)に示すように、層間絶縁膜３０１上の全面に、ＳｉN膜などの絶縁膜３０４を形成する。
【００９８】
このようにして、図２５に示す半導体装置が製造される。図２６(ａ)〜図２８(ａ)に示す製法によれば、第１配線溝ＴAの溝底の角部（Ｇ1、Ｇ2）の曲率半径を、配線幅ＷAの１／１０以上に設定し、第２配線溝ＴBの溝底の角部の曲率半径を、配線幅ＷBの１／１０未満に設定することができる。
【００９９】
（２）第３実施形態の効果
以上のように、本実施形態では、層間絶縁膜１１１内に、複数の第１配線溝ＴAと複数の第２配線溝ＴBとを交互に形成する。そして、第１配線溝ＴAの溝底の角部の曲率半径を配線幅ＷAの１／１０以上に設定し、第２配線溝ＴBの溝底の角部の曲率半径を配線幅ＷBの１／１０未満に設定する。
【０１００】
よって、本実施形態によれば、第１の抵抗率を有する複数の第１配線と、第２の抵抗率を有する複数の第２配線を、層間絶縁膜１１１内に交互に形成することが可能となる。これらの配線は、例えば、メモリセルアレイの両側のセンスアンプに交互に接続される櫛型構造のビット線として使用可能である。
【０１０１】
また、本実施形態によれば、側壁転写加工が必要とされる配線幅Ｆ（Ｆ：feature size）の配線３１１を形成する場合に、抵抗率が低い配線（第１配線）３１１と、抵抗率が高い配線（第２配線）３１１を、一括で形成することが可能となる。
【０１０２】
（第４実施形態）
図２８は、第４実施形態の半導体装置の構造を示す断面図である。
【０１０３】
図２８に示す符号Ｇ3、Ｇ4は、各第１配線溝ＴA内の配線材３０３の上面と側面との間の角部を示している。本実施形態では、角部Ｇ1、Ｇ2に加え、角部Ｇ3、Ｇ4が丸められており、角部Ｇ1〜Ｇ4の曲率半径を、配線幅ＷAの１／１０以上に設定している。このような構成には、第３実施形態に比べ、第１配線溝ＴA内の配線３１１の抵抗率をさらに効果的に低減できるという利点がある。
【０１０４】
一方、本実施形態では、各第２配線溝ＴBの底面と側面との間の角部や、各第２配線溝ＴB内の配線材３０３の上面と側面との間の角部は、丸められていない。或いは、これらの角部は、丸められていてもよいが、これらの角部の曲率半径は、配線幅ＷBの１／１０未満に設定する。
【０１０５】
よって、本実施形態では、各配線コーナーの曲率半径が配線幅ＷAの１／１０以上である複数の第１配線と、各配線コーナーの曲率半径が配線幅ＷBの１／１０未満である複数の第２配線が、層間絶縁膜３０１内に交互に形成されている。
【０１０６】
図２８の半導体装置は例えば、図２７(ｂ)の工程後に、図４(ａ)〜図６(ｂ)の工程を行うことで製造可能である。ただし、この場合には、第１配線溝ＴA内の配線材３０３の上面と側面との間の角部Ｇ3、Ｇ4だけでなく、第２配線溝ＴB内の配線材３０３の上面と側面との間の角部も丸められてしまう。これらの角部のうち、角部Ｇ3、Ｇ4だけを丸める処理は、例えば、図４(ａ)の工程を行う前に、第２配線溝ＴBをレジスト膜で覆うことで実現可能である。
【０１０７】
よって、本実施形態では、第２配線溝ＴB内の配線材３０３の上面と側面との間の角部の曲率半径は、配線幅ＷBの１／１０未満に設定することも、配線幅ＷBの１／１０以上に設定することも可能である。
【０１０８】
（第４実施形態の効果）
以上のように、本実施形態では、層間絶縁膜１１１内に、複数の第１配線溝ＴAと複数の第２配線溝ＴBとを交互に形成する。そして、第１配線溝ＴAの溝底の角部の曲率半径を配線幅ＷAの１／１０以上に設定し、第２配線溝ＴBの溝底の角部の曲率半径を配線幅ＷBの１／１０未満に設定する。さらには、第１配線の上面の角部の曲率半径を配線幅ＷAの１／１０以上に設定し、第２配線の上面の角部の曲率半径を配線幅ＷBの１／１０未満又は１／１０以上に設定する。
【０１０９】
よって、本実施形態によれば、第４実施形態と同様、第１の抵抗率を有する複数の第１配線と、第２の抵抗率を有する複数の第２配線を、層間絶縁膜１１１内に交互に形成することが可能となる。
【０１１０】
また、本実施形態によれば、第３実施形態と同様、側壁転写加工が必要とされる配線幅Ｆ（Ｆ：feature size）の配線３１１を形成する場合に、抵抗率が低い配線（第１配線）３１１と、抵抗率が高い配線（第２配線）３１１を、一括で形成することが可能となる。
【０１１１】
以上、第１から第４実施形態について説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することを意図したものではない。これらの実施形態は、その他の様々な形態で実施することができる。また、これらの実施形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことにより、様々な変形例を得ることもできる。これらの形態や変形例は、発明の範囲や要旨に含まれており、特許請求の範囲及びこれに均等な範囲には、これらの形態や変形例が含まれる。
【符号の説明】
【０１１２】
１０１：半導体基板、
１１１：層間絶縁膜、１１２：バリアメタル材、１１３：配線材、１１４：絶縁膜、
１２１：シングルダマシン配線、
１３１：マスク材、１３２：側壁膜、１３３：マスク材、
２０１：下部配線、２０２：配線間層、２０３：上部配線、２０４：層間絶縁膜、
２１１：層間絶縁膜、２１２：層間絶縁膜、
２１３：バリアメタル材、２１４：配線材、２１５：絶縁膜、
２２１：デュアルダマシン配線、
２３１：有機系塗布膜、２３２：マスク材、２３３：側壁膜、２３４：マスク材、
３０１：層間絶縁膜、３０２：バリアメタル材、３０３：配線材、３０４：絶縁膜、
３１１：シングルダマシン配線、
３２１：マスク材、３２２：側壁膜
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成され、配線溝を有する層間絶縁膜と、
前記配線溝内に形成された配線とを備え、
前記配線溝の底面と側面との間の角部の曲率半径は、前記配線の配線幅の１／１０以上である半導体装置。
【請求項２】
前記配線は、
前記配線溝の底面及び側面に形成されたバリアメタル材と、
前記配線溝内に前記バリアメタル材を介して形成された配線材とを有し、
前記配線材の上面と側面との間の角部の曲率半径は、前記配線の配線幅の１／１０以上である、請求項１に記載の半導体装置。
【請求項３】
前記層間絶縁膜はさらに、前記配線溝の下部に形成されたビアホールを有し、
前記配線は、前記ビアホール内に形成されたビアプラグ部分と、前記配線溝内に形成された配線部分とを有するデュアルダマシン配線であり、
前記ビアホールの側面と前記配線溝の底面との間の角部の曲率半径は、前記配線の配線幅の１／１０以上である、請求項１又は２に記載の半導体装置。
【請求項４】
半導体基板と、
前記半導体基板上に形成され、複数の第１配線溝と複数の第２配線溝とが交互に設けられた層間絶縁膜と、
前記第１配線溝内に形成された複数の第１配線と、
前記第２配線溝内に形成された複数の第２配線とを備え、
前記第１配線溝の底面と側面との間の角部の曲率半径は、前記第１配線の配線幅の１／１０以上であり、
前記第２配線溝の底面と側面との間の角部の曲率半径は、前記第２配線の配線幅の１／１０未満である、
半導体装置。
【請求項５】
前記配線は、
前記第１及び第２配線溝の底面及び側面に形成されたバリアメタル材と、
前記第１及び第２配線溝内に前記バリアメタル材を介して形成された配線材とを有し、
前記第１配線溝内では、前記配線材の上面と側面との間の角部の曲率半径が、前記第１配線の配線幅の１／１０以上である、請求項４に記載の半導体装置。
【請求項６】
前記第２配線溝内では、前記配線材の上面と側面との間の角部の曲率半径が、前記第２配線の配線幅の１／１０未満である、請求項５に記載の半導体装置。
【請求項７】
前記第２配線溝内では、前記配線材の上面と側面との間の角部の曲率半径が、前記第２配線の配線幅の１／１０以上である、請求項５に記載の半導体装置。
【請求項８】
半導体基板上に層間絶縁膜を形成し、
前記層間絶縁膜内に配線溝を形成し、
前記配線溝の底面と側面との間の角部を、ウェット処理により丸め、
前記配線溝内にバリアメタル材を介して配線材を埋め込むことで、前記配線溝内に配線を形成し、
前記配線溝の底面と側面との間の角部の曲率半径は、前記配線の配線幅の１／１０以上に設定される、半導体装置の製造方法。
【請求項９】
前記配線材の埋め込みは、前記配線材の上面に巣ができるように行い、
前記配線材上にマスク材を形成し、
前記巣の外の前記マスク材を除去して、前記配線材の上面を露出させ、
前記巣の中の前記マスク材を除去しながら、前記配線材をエッチングすることにより、前記配線材の上面と側面との間の角部の曲率半径を、前記配線の配線幅の１／１０以上に設定する、
請求項８に記載の半導体装置の製造方法。
【請求項１】
半導体基板と、
前記半導体基板上に形成され、配線溝を有する層間絶縁膜と、
前記配線溝内に形成された配線とを備え、
前記配線溝の底面と側面との間の角部の曲率半径は、前記配線の配線幅の１／１０以上である半導体装置。
【請求項２】
前記配線は、
前記配線溝の底面及び側面に形成されたバリアメタル材と、
前記配線溝内に前記バリアメタル材を介して形成された配線材とを有し、
前記配線材の上面と側面との間の角部の曲率半径は、前記配線の配線幅の１／１０以上である、請求項１に記載の半導体装置。
【請求項３】
前記層間絶縁膜はさらに、前記配線溝の下部に形成されたビアホールを有し、
前記配線は、前記ビアホール内に形成されたビアプラグ部分と、前記配線溝内に形成された配線部分とを有するデュアルダマシン配線であり、
前記ビアホールの側面と前記配線溝の底面との間の角部の曲率半径は、前記配線の配線幅の１／１０以上である、請求項１又は２に記載の半導体装置。
【請求項４】
半導体基板と、
前記半導体基板上に形成され、複数の第１配線溝と複数の第２配線溝とが交互に設けられた層間絶縁膜と、
前記第１配線溝内に形成された複数の第１配線と、
前記第２配線溝内に形成された複数の第２配線とを備え、
前記第１配線溝の底面と側面との間の角部の曲率半径は、前記第１配線の配線幅の１／１０以上であり、
前記第２配線溝の底面と側面との間の角部の曲率半径は、前記第２配線の配線幅の１／１０未満である、
半導体装置。
【請求項５】
前記配線は、
前記第１及び第２配線溝の底面及び側面に形成されたバリアメタル材と、
前記第１及び第２配線溝内に前記バリアメタル材を介して形成された配線材とを有し、
前記第１配線溝内では、前記配線材の上面と側面との間の角部の曲率半径が、前記第１配線の配線幅の１／１０以上である、請求項４に記載の半導体装置。
【請求項６】
前記第２配線溝内では、前記配線材の上面と側面との間の角部の曲率半径が、前記第２配線の配線幅の１／１０未満である、請求項５に記載の半導体装置。
【請求項７】
前記第２配線溝内では、前記配線材の上面と側面との間の角部の曲率半径が、前記第２配線の配線幅の１／１０以上である、請求項５に記載の半導体装置。
【請求項８】
半導体基板上に層間絶縁膜を形成し、
前記層間絶縁膜内に配線溝を形成し、
前記配線溝の底面と側面との間の角部を、ウェット処理により丸め、
前記配線溝内にバリアメタル材を介して配線材を埋め込むことで、前記配線溝内に配線を形成し、
前記配線溝の底面と側面との間の角部の曲率半径は、前記配線の配線幅の１／１０以上に設定される、半導体装置の製造方法。
【請求項９】
前記配線材の埋め込みは、前記配線材の上面に巣ができるように行い、
前記配線材上にマスク材を形成し、
前記巣の外の前記マスク材を除去して、前記配線材の上面を露出させ、
前記巣の中の前記マスク材を除去しながら、前記配線材をエッチングすることにより、前記配線材の上面と側面との間の角部の曲率半径を、前記配線の配線幅の１／１０以上に設定する、
請求項８に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【公開番号】特開２０１３−５８５３２（Ｐ２０１３−５８５３２Ａ）
【公開日】平成２５年３月２８日（２０１３．３．２８）
【国際特許分類】
【出願番号】特願２０１１−１９４７８４（Ｐ２０１１−１９４７８４）
【出願日】平成２３年９月７日（２０１１．９．７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年３月２８日（２０１３．３．２８）
【国際特許分類】
【出願日】平成２３年９月７日（２０１１．９．７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
[ Back to top ]