半導体装置
【課題】 電極間絶縁膜のリーク電流や絶縁耐圧に関する問題を防止することが可能な半導体装置を提供する。
【解決手段】 素子形成領域１１を有する半導体基板１０と、素子形成領域上に形成されたトンネル絶縁膜１２と、トンネル絶縁膜上に形成された浮遊ゲート電極１８と、素子形成領域の側面、トンネル絶縁膜の側面及び浮遊ゲート電極の下部分の側面を覆う素子分離絶縁膜１６と、浮遊ゲート電極の上部分の上面及び側面を覆う電極間絶縁膜２０と、電極間絶縁膜上に形成された制御ゲート電極とを備え、浮遊ゲート電極の上部分の上面及び側面に平行な方向から見て、浮遊ゲート電極の上コーナー部は丸められている。
【解決手段】 素子形成領域１１を有する半導体基板１０と、素子形成領域上に形成されたトンネル絶縁膜１２と、トンネル絶縁膜上に形成された浮遊ゲート電極１８と、素子形成領域の側面、トンネル絶縁膜の側面及び浮遊ゲート電極の下部分の側面を覆う素子分離絶縁膜１６と、浮遊ゲート電極の上部分の上面及び側面を覆う電極間絶縁膜２０と、電極間絶縁膜上に形成された制御ゲート電極とを備え、浮遊ゲート電極の上部分の上面及び側面に平行な方向から見て、浮遊ゲート電極の上コーナー部は丸められている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型メモリに代表される不揮発性半導体記憶装置は、半導体基板上に形成されたトンネル絶縁膜と、トンネル絶縁膜上に形成された浮遊ゲート電極と、浮遊ゲート電極上に形成された電極間絶縁膜と、電極間絶縁膜上に形成された制御ゲート電極とを有している（例えば、特許文献１参照）。
【０００３】
しかしながら、半導体装置の微細化に伴い、電極間絶縁膜のリーク電流や絶縁耐圧に関する問題が生じてくる。しかしながら、従来は、電極間絶縁膜のリーク電流や絶縁耐圧に関する問題に対して適切な対策が施されているとは言えなかった。
【特許文献１】特開平９−１３４９７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、電極間絶縁膜のリーク電流や絶縁耐圧に関する問題を防止することが可能な半導体装置を提供することを目的としている。
【課題を解決するための手段】
【０００５】
本発明の第１の実施形態に係る半導体装置は、素子形成領域を有する半導体基板と、前記素子形成領域上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成された浮遊ゲート電極と、前記素子形成領域の側面、前記トンネル絶縁膜の側面及び前記浮遊ゲート電極の下部分の側面を覆う素子分離絶縁膜と、前記浮遊ゲート電極の上部分の上面及び側面を覆う電極間絶縁膜と、前記電極間絶縁膜上に形成された制御ゲート電極と、を備え、前記浮遊ゲート電極の前記上部分の上面及び側面に平行な方向から見て、前記浮遊ゲート電極の上コーナー部は丸められている。
【０００６】
本発明の第２の実施形態に係る半導体装置は、素子形成領域を有する半導体基板と、前記素子形成領域上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成され、下部分及び前記下部分よりも幅が狭い上部分を有する浮遊ゲート電極と、前記素子形成領域の側面、前記トンネル絶縁膜の側面及び前記浮遊ゲート電極の下部分の側面を覆い、且つその上面が前記浮遊ゲート電極の下部分と上部分との境界よりも高く位置する素子分離絶縁膜と、前記浮遊ゲート電極の上部分の上面及び側面を覆う電極間絶縁膜と、前記電極間絶縁膜上に形成された制御ゲート電極と、を備える。
【発明の効果】
【０００７】
本発明によれば、電極間絶縁膜のリーク電流や絶縁耐圧に関する問題を防止することができ、優れた半導体装置を得ることができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施形態を図面を参照して説明する。
【０００９】
（実施形態１）
以下、本発明の第１の実施形態に係る半導体装置（不揮発性半導体記憶装置）について説明する。本半導体装置は、例えばＮＡＮＤ型メモリに適用されるものである。
【００１０】
図１〜図４は、本実施形態に係る半導体装置の基本的な製造工程を示したワード線方法（チャネル幅方向）の断面図である。
【００１１】
まず、図１に示すように、ｐ型シリコン基板（半導体基板）１０上に、トンネル絶縁膜１２として、厚さ１〜１５ｎｍ程度のシリコン酸化膜を形成する。続いて、トンネル絶縁膜１２上に、第１の浮遊ゲート電極膜１３として、厚さ１０〜２００ｎｍ程度のｎ型ポリシリコン膜を形成する。続いて、第１の浮遊ゲート電極膜１３上にマスク膜１４を形成する。さらに、フォトリソグラフィにより、マスク膜１４上に、第１の方向（ビット線方向）に延伸したフォトレジストパターン（図示せず）を形成する。このフォトレジストパターンをマスクとして用いて、マスク膜１４、第１の浮遊ゲート電極膜１３、トンネル絶縁膜１２及びシリコン基板１０をエッチングする。これにより、シリコン基板１０に素子形成領域１１が形成され、素子形成領域１１を規定する素子分離溝１５が形成される。
【００１２】
次に、図２に示すように、素子分離絶縁膜１６として、厚さ２００〜１５００ｎｍ程度のシリコン酸化膜を全面に形成し、素子分離溝１５を素子分離絶縁膜１６で埋める。さらに、ＣＭＰ（chemical mechanical polishing）によって素子分離絶縁膜１６を平坦化し、マスク膜１４の上面を露出させる。マスク膜１４を除去した後、第２の浮遊ゲート電極膜１７として、ｎ型ポリシリコン膜を全面に形成する。
【００１３】
次に、図３に示すように、ＣＭＰによって第２の浮遊ゲート電極膜１７を平坦化し、素子分離絶縁膜１６の上面を露出させる。続いて、素子分離絶縁膜１６をエッチバックし、第２の浮遊ゲート電極膜１７の側面を露出させる。なお、以後、第１の浮遊ゲート電極膜１３と第２の浮遊ゲート電極膜１７とを合わせて浮遊ゲート電極膜１８と呼ぶ。
【００１４】
次に、図４に示すように、全面に電極間絶縁膜２０を形成する。この電極間絶縁膜２０の形成方法については後述する。続いて、電極間絶縁膜２０上に制御ゲート電極膜２１を形成する。続いて、制御ゲート電極膜２１上に、マスク膜（図示せず）を形成する。さらに、フォトリソグラフィにより、マスク膜上に、第１の方向に垂直な第２の方向（ワード線方向）に延伸したフォトレジストパターン（図示せず）を形成する。このフォトレジストパターンをマスクとして用いて、マスク膜（図示せず）、制御ゲート電極膜２１、電極間絶縁膜２０及び浮遊ゲート電極膜１８をエッチングする。これにより、浮遊ゲート電極１８及び制御ゲート電極２１のパターンが形成される。さらに、シリコン基板１０に不純物元素を導入して、ソース／ドレイン領域（図示せず）を形成する。
【００１５】
以上のようにして、図４に示すような不揮発性半導体記憶装置のメモリセルが形成される。すなわち、シリコン基板１０の素子形成領域１１上に、トンネル絶縁膜１２、浮遊ゲート電極１８、電極間絶縁膜２０及び制御ゲート電極２１が順次積層され、これらによってメモリセルのゲート構造が形成される。また、素子形成領域１１の側面、トンネル絶縁膜１２の側面及び浮遊ゲート電極１８の下部分の側面は、素子分離絶縁膜１６によって覆われており、浮遊ゲート電極１８の上部分の上面及び側面並びに素子分離絶縁膜１６の上面は、電極間絶縁膜２０によって覆われている。なお、図４では図示されていないが、後述するように、浮遊ゲート電極１８の上部分の上面及び側面に平行な方向（紙面に垂直な方向）から見て、浮遊ゲート電極１８の上コーナー部は丸まっている。
【００１６】
次に、電極間絶縁膜２０の形成方法の詳細について、図４及び図５に示した断面図（ワード線方法の断面図）を参照して説明する。
【００１７】
図３の工程の後、図５に示すように、異方性プラズマ窒化処理を行う。すなわち、窒素（Ｎ）を含んだ雰囲気中で異方性プラズマ処理を行う。具体的には、基板温度を２００〜５００℃、圧力を５０〜５００ｍＴｏｒｒとし、基板に１０〜８００Ｗの電力でバイアスを印加する。この異方性プラズマ処理により、ポリシリコンで形成された浮遊ゲート電極膜１８の露出表面が窒化され、例えば厚さ０．１〜１０ｎｍ程度のシリコン窒化膜３１（所定絶縁膜）が形成される。また、素子分離絶縁膜１６の表面も窒化され、素子分離絶縁膜１６の表面領域には窒素が含有される。
【００１８】
上述した異方性プラズマ処理では、浮遊ゲート電極膜１８には、主として浮遊ゲート電極膜１８の上面に対して垂直な方向から窒素が到達するが、斜め方向から浮遊ゲート電極膜１８に到達する窒素も存在する。したがって、浮遊ゲート電極膜１８の上コーナー部では、垂直方向に加えて水平方向からも窒化が進行する。また、上述した異方性プラズマ処理では、浮遊ゲート電極膜１８の上コーナー部に電界が集中するため、上コーナー部に窒素が集中しやすい。
【００１９】
上述したような理由から、上述した異方性プラズマ処理では、浮遊ゲート電極膜１８の上コーナー部で窒化作用が強くなる。その結果、図５に示すように、浮遊ゲート電極膜１８の上コーナー部では、他の部分よりもシリコン窒化膜３１が厚く形成される。そして、浮遊ゲート電極膜１８の上コーナー部は丸められた形状となる。ただし、浮遊ゲート電極膜１８の窒化によってシリコン窒化膜３１が形成されるため、シリコン窒化膜３１の上コーナー部は、浮遊ゲート電極膜１８の上コーナー部に比べて丸まりにくい。したがって、浮遊ゲート電極膜１８の上コーナー部の曲率半径は、シリコン窒化膜３１の上コーナー部の曲率半径よりも大きくなる。
【００２０】
また、上述したような理由から、シリコン窒化膜３１の浮遊ゲート電極膜１８の側面に形成された部分の厚さは、シリコン窒化膜３１の浮遊ゲート電極膜１８の上面に形成された部分の厚さよりも薄くなる。そして、シリコン窒化膜３１の浮遊ゲート電極膜１８の側面に形成された部分の厚さは、下から上に向かって増加している。
【００２１】
次に、図６に示すように、シリコン窒化膜３１上及び素子分離絶縁膜１６上に、高誘電体膜３３として金属酸化物膜（例えば、アルミニウム酸化物膜）を形成する。さらに、高誘電体膜３３上にシリコン窒化膜３４を形成する。これにより、シリコン窒化膜３１、高誘電体膜３３及びシリコン窒化膜３４の積層膜で形成された電極間絶縁膜２０が得られる。なお、浮遊ゲート電極膜１８の上コーナー部の曲率半径は、上記積層膜で形成された電極間絶縁膜２０の上コーナー部の曲率半径よりも大きい。
【００２２】
上記のようにして電極間絶縁膜２０を形成した後、図４で示したように、電極間絶縁膜２０上に制御ゲート電極膜２１を形成する。
【００２３】
以上のように、本実施形態によれば、浮遊ゲート電極１８の上面及び側面に平行な方向（紙面に垂直な方向）から見て、浮遊ゲート電極１８の上コーナー部が丸められている。そのため、浮遊ゲート電極１８の上コーナー部での電界集中を緩和することができる。また、浮遊ゲート電極１８の上コーナー部が丸められていることから、上コーナー部では電極間絶縁膜２０（特にシリコン窒化膜３１）の膜厚が十分に厚くなっている。したがって、電極間絶縁膜２０のリーク電流の増加や絶縁耐圧の低下を効果的に防止することができる。その結果、電荷保持特性の向上等をはかることができ、特性や信頼性に優れた半導体装置を得ることが可能となる。
【００２４】
なお、上述した実施形態は、以下に示すような各種の変更が可能である。
【００２５】
上述した実施形態では、電極間絶縁膜２０を、シリコン窒化膜３１、高誘電体膜３３及びシリコン窒化膜３４の積層構造で構成したが、他の積層構造で構成してもよい。例えば、シリコン窒化膜、シリコン酸化膜、高誘電体膜、シリコン酸化膜及びシリコン窒化膜が当該順序で積層された積層構造を、電極間絶縁膜２０として用いてもよい。この場合には、浮遊ゲート電極１８に接する最下層のシリコン窒化膜が、上述したシリコン窒化膜３１に対応する。また、電極間絶縁膜２０を、積層構造とせずに、シリコン窒化膜３１の単層構造としてもよい。これらの場合にも、上述した効果と同様の効果を得ることが可能である。
【００２６】
また、上述した実施形態では、異方性プラズマ窒化処理によって浮遊ゲート電極１８を窒化してシリコン窒化膜３１を形成したが、異方性プラズマ酸化処理によって浮遊ゲート電極膜１８を酸化してシリコン酸化膜を形成するようにしてもよい。この場合にも、上述したシリコン窒化膜３１と同様の形状を得ることができ、上述した効果と同様の効果を得ることが可能である。また、シリコン窒化膜３１の代わりにシリコン酸化膜を用いた場合には、電極間絶縁膜２０として、シリコン酸化膜、高誘電体膜及びシリコン酸化膜が当該順序で積層された積層構造を採用することが可能である。また、電極間絶縁膜２０として、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜が当該順序で積層された積層構造を採用することも可能である。また、電極間絶縁膜２０を、積層構造とせずに、シリコン酸化膜の単層構造としてもよい。これらの場合にも、上述した効果と同様の効果を得ることが可能である。
【００２７】
また、上述した実施形態では、異方性プラズマ処理によってシリコン窒化膜３１（或いはシリコン酸化膜）を形成したが、その他の異方性処理によってシリコン窒化膜３１（或いはシリコン酸化膜）を形成するようにしてもよい。例えば、浮遊ゲート電極膜１８の表面領域にイオン注入によって窒素（或いは酸素）を導入し、その後で熱処理を行うようにしてもよい。この場合にも、上述した実施形態で述べた構造と同様の構造を得ることが可能であり、上述した効果と同様の効果を得ることが可能である。
【００２８】
また、上述した実施形態及び変更例において、シリコン酸化膜には窒素が含有されていてもよい。また、シリコン窒化膜には酸素が含有されていてもよい。
【００２９】
また、上述した実施形態では、浮遊ゲート電極１８の基本的な形状（電極間絶縁膜２０を形成する前の形状）については特に言及しなかったが、図７（ａ）〜図７（ｄ）に示すような各種の基本的な形状を採用することが可能である。これらの場合にも、上述した効果と同様の効果を得ることが可能である。
【００３０】
図８及び図９は、電極間絶縁膜２０を、シリコン窒化膜、シリコン酸化膜、高誘電体膜、シリコン酸化膜及びシリコン窒化膜の積層構造で構成した場合の測定結果を示した図である。浮遊ゲート電極に接する最下層のシリコン窒化膜を、上述した実施形態で述べたような異方性プラズマ窒化処理によって形成している。
【００３１】
図８は、異方性プラズマ窒化処理における基板バイアスパワーと、フラットバンド電圧変動（ΔＶfb）との関係を示した図である。縦軸は、浮遊ゲート電極に電荷を蓄積してから６×１０5秒経過したときΔＶfbの値である。図８に示すように、基板バイアスパワーが１０Ｗから８００Ｗの範囲では、ΔＶfbの値が小さくなっている。したがって、基板バイアスパワーは１０Ｗから８００Ｗの範囲であることが好ましい。
【００３２】
図９は、異方性プラズマ窒化処理におけるチャンバ内圧力と、電極間絶縁膜のリーク電流密度Ｊgとの関係を示した図である。図９に示すように、圧力が５０ｍＴｏｒｒから５００ｍＴｏｒｒの範囲では、Ｊgの値が小さくなっている。したがって、圧力は５０ｍＴｏｒｒから５００ｍＴｏｒｒの範囲であることが好ましい。
【００３３】
（実施形態２）
以下、本発明の第２の実施形態に係る半導体装置（不揮発性半導体記憶装置）について説明する。本半導体装置は、例えばＮＡＮＤ型メモリに適用されるものである。
【００３４】
本実施形態に係る半導体装置の基本的な製造工程も、第１の実施形態で示した図１〜図４と同様である。したがって、それらの詳細な説明は省略する。
【００３５】
以下、電極間絶縁膜２０の形成方法の詳細について、図１０〜図１４に示した断面図（ワード線方法の断面図）を参照して説明する。
【００３６】
まず、第１の実施形態と同様にして、図１〜図３の工程を行う。図１０は、図３の工程終了後の構造を模式的に示した図である。
【００３７】
次に、図１１に示すように、浮遊ゲート電極膜１８を等方性エッチングする。この等方性エッチングでは、ポリシリコンで形成された浮遊ゲート電極膜１８を、シリコン酸化膜で形成された素子分離絶縁膜１６に対して選択的にエッチングする。具体的には、アンモニア等のアルカリエッチング液によって浮遊ゲート電極膜１８をエッチングする。その結果、浮遊ゲート電極膜１８の上部分の幅は減少し、浮遊ゲート電極膜１８と素子分離絶縁膜１６との間に溝４１が形成される。
【００３８】
次に、図１２に示すように、被覆性に優れた成膜法を用いて、全面にシリコン窒化膜４２を形成する。例えば、ＣＶＤ（chemical vapor deposition）法により、厚さ１０〜２０ｎｍ程度のシリコン窒化膜４２を形成する。これにより、浮遊ゲート電極膜１８と素子分離絶縁膜１６との間に形成された溝４１が、シリコン窒化膜４２で埋められる。なお、溝４１をシリコン窒化膜４２で確実に埋めるようにするため、目的とする厚さよりも厚くシリコン窒化膜４２を形成する。
【００３９】
次に、図１３に示すように、シリコン窒化膜４２をエッチングして、シリコン窒化膜４２の厚さを薄くする。具体的には、５０〜１８０℃程度に加熱されたリン酸を用いてシリコン窒化膜４２をエッチングする。このエッチングにより、シリコン窒化膜４２の厚さは１〜１０ｎｍ程度となる。
【００４０】
次に、図１４に示すように、シリコン窒化膜４２上に、高誘電体膜４３として金属酸化物膜（例えば、アルミニウム酸化物膜）を形成する。さらに、高誘電体膜４３上にシリコン窒化膜４４を形成する。これにより、シリコン窒化膜４２、高誘電体膜４３及びシリコン窒化膜４４の積層膜で形成された電極間絶縁膜２０が得られる。さらに、電極間絶縁膜２０上に制御ゲート電極膜２１を形成する。
【００４１】
このようにして得られた不揮発性半導体記憶装置のメモリセルでは、図１４に示すように、浮遊ゲート電極１８は、トンネル絶縁膜上に形成された下部分１８ａと、下部分よりも幅が狭い上部分１８ｂとを有している。そして、素子分離絶縁膜１６は、素子形成領域１１の側面、トンネル絶縁膜１２の側面及び浮遊ゲート電極１８の下部分１８ａの側面を覆い、素子分離絶縁膜１６の上面は、浮遊ゲート電極１８の下部分１８ａと上部分１８ｂとの境界１８ｃよりも高く位置している。なお、境界１８ｃは仮想的なものであり、下部分１８ａと上部分１８ｂとの境界に境界面が実際に存在するわけではない。電極間絶縁膜２０は、浮遊ゲート電極１８の上部分１８ｂの上面及び側面を覆い、且つ素子分離絶縁膜１６の上面を覆っている。そして、電極間絶縁膜２０（特に、シリコン窒化膜４２）は、浮遊ゲート電極１８の上部分１８ｂと素子分離絶縁膜１６との間に形成された溝４１（図１１参照）を埋めている。
【００４２】
以上のように、本実施形態によれば、浮遊ゲート電極１８の上部分１８ｂが下部分１８ａよりも幅が狭くなっている。そして、浮遊ゲート電極１８の上部分１８ｂと素子分離絶縁膜１６との間の領域が、電極間絶縁膜２０によって埋められている。したがって、素子分離絶縁膜１６の上コーナー部近傍では、電極間絶縁膜２０（特にシリコン窒化膜４２）の膜厚が実質的に厚くなっている。言い換えると、電界が集中しやすい制御ゲート電極２１の下コーナー部近傍で、電極間絶縁膜２０（特にシリコン窒化膜４２）の膜厚が実質的に厚くなっている。その結果、電極間絶縁膜２０のリーク電流の増加や絶縁耐圧の低下を効果的に防止することができる。したがって、電荷保持特性の向上等をはかることができ、特性や信頼性に優れた半導体装置を得ることが可能となる。
【００４３】
なお、上述した実施形態は、以下に示すような各種の変更が可能である。
【００４４】
上述した実施形態では、電極間絶縁膜２０を、シリコン窒化膜４２、高誘電体膜４３及びシリコン窒化膜４４の積層構造で構成したが、他の積層構造で構成してもよい。例えば、シリコン窒化膜、シリコン酸化膜、高誘電体膜、シリコン酸化膜及びシリコン窒化膜が当該順序で積層された積層構造を、電極間絶縁膜２０として用いてもよい。この場合には、浮遊ゲート電極１８に接する最下層のシリコン窒化膜が、上述したシリコン窒化膜４２に対応する。また、電極間絶縁膜２０を、積層構造とせずに、シリコン窒化膜４２の単層構造としてもよい。これらの場合にも、上述した効果と同様の効果を得ることが可能である。
【００４５】
また、上述した実施形態では、浮遊ゲート電極１８に接する絶縁膜としてシリコン窒化膜４２を形成したが、シリコン窒化膜４２の代わりにシリコン酸化膜を形成するようにしてもよい。この場合にも、図１４と同様の構造を得ることができ、上述した効果と同様の効果を得ることが可能である。また、シリコン窒化膜４２の代わりにシリコン酸化膜を用いた場合には、電極間絶縁膜２０として、シリコン酸化膜、高誘電体膜及びシリコン酸化膜が当該順序で積層された積層構造を採用することが可能である。また、電極間絶縁膜２０として、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜が当該順序で積層された積層構造を採用することも可能である。また、電極間絶縁膜２０を、積層構造とせずに、シリコン酸化膜の単層構造としてもよい。これらの場合にも、上述した効果と同様の効果を得ることが可能である。
【００４６】
また、上述した実施形態及び変更例において、シリコン酸化膜には窒素が含有されていてもよい。また、シリコン窒化膜には酸素が含有されていてもよい。
【００４７】
また、上述した実施形態では、浮遊ゲート電極１８のエッチングによって形成される溝４１の形状については特に言及しなかったが、図１５及び図１６に示すような各種の形状を採用することが可能である。図１５の例では、溝４１の幅が上から下に向かって狭くなっている。図１６の例では、溝４１の底部近傍で溝が広がっている。これらの場合にも、上述した効果と同様の効果を得ることが可能である。
【００４８】
図１７及び図１８は、電極間絶縁膜２０を、シリコン窒化膜、シリコン酸化膜、高誘電体膜、シリコン酸化膜及びシリコン窒化膜の積層構造で構成した場合の測定結果を示した図である。本実施形態の試料では溝４１を形成しているが、比較例の試料では溝４１を形成していない。
【００４９】
図１７は、電極間絶縁膜に印加される電界Ｅgと、電極間絶縁膜のリーク電流密度Ｊとの関係を示した図である。図１７からわかるように、本実施形態の構造を採用することにより、リーク電流特性が大幅に改善されている。
【００５０】
図１８は、浮遊ゲート電極に電荷を蓄積してからの経過時間と、フラットバンド電圧変動（ΔＶfb）との関係を示した図である。図１８からわかるように、本実施形態の構造を採用した場合には、時間が経過してもΔＶfb値はあまり変化していない。
【００５１】
したがって、図１７及び図１８の測定結果からも、本実施形態の構造が有効であることがわかる。
【００５２】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
【図面の簡単な説明】
【００５３】
【図１】本発明の第１及び第２の実施形態に係る半導体装置の基本的な製造工程を示した断面図である。
【図２】本発明の第１及び第２の実施形態に係る半導体装置の基本的な製造工程を示した断面図である。
【図３】本発明の第１及び第２の実施形態に係る半導体装置の基本的な製造工程を示した断面図である。
【図４】本発明の第１及び第２の実施形態に係る半導体装置の基本的な製造工程を示した断面図である。
【図５】本発明の第１の実施形態に係り、電極間絶縁膜の形成方法の詳細を模式的に示した断面図である。
【図６】本発明の第１の実施形態に係り、電極間絶縁膜の形成方法の詳細を模式的に示した断面図である。
【図７】本発明の第１の実施形態に係り、浮遊ゲート電極の各種の基本的な形状を模式的に示した断面図である。
【図８】本発明の第１の実施形態に係る半導体装置の測定結果を示した図である。
【図９】本発明の第１の実施形態に係る半導体装置の測定結果を示した図である。
【図１０】本発明の第２の実施形態に係り、電極間絶縁膜等の形成方法の詳細を模式的に示した断面図である。
【図１１】本発明の第２の実施形態に係り、電極間絶縁膜等の形成方法の詳細を模式的に示した断面図である。
【図１２】本発明の第２の実施形態に係り、電極間絶縁膜等の形成方法の詳細を模式的に示した断面図である。
【図１３】本発明の第２の実施形態に係り、電極間絶縁膜等の形成方法の詳細を模式的に示した断面図である。
【図１４】本発明の第２の実施形態に係り、電極間絶縁膜等の形成方法の詳細を模式的に示した断面図である。
【図１５】本発明の第２の実施形態の変更例を模式的に示した断面図である。
【図１６】本発明の第２の実施形態の変更例を模式的に示した断面図である。
【図１７】本発明の第２の実施形態及びその比較例に係る半導体装置の測定結果を示した図である。
【図１８】本発明の第２の実施形態及びその比較例に係る半導体装置の測定結果を示した図である。
【符号の説明】
【００５４】
１０…シリコン基板 １１…素子形成領域
１２…トンネル絶縁膜 １３…第１の浮遊ゲート電極膜
１４…マスク膜 １５…素子分離溝
１６…素子分離絶縁膜 １７…第２の浮遊ゲート電極膜
１８…浮遊ゲート電極 １８ａ…下部分
１８ｂ…上部分 １８ｃ…境界
２０…電極間絶縁膜 ２１…制御ゲート電極
３１、３４…シリコン窒化膜 ３３…高誘電体膜
４１…溝 ４２、４４…シリコン窒化膜
４３…高誘電体膜
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型メモリに代表される不揮発性半導体記憶装置は、半導体基板上に形成されたトンネル絶縁膜と、トンネル絶縁膜上に形成された浮遊ゲート電極と、浮遊ゲート電極上に形成された電極間絶縁膜と、電極間絶縁膜上に形成された制御ゲート電極とを有している（例えば、特許文献１参照）。
【０００３】
しかしながら、半導体装置の微細化に伴い、電極間絶縁膜のリーク電流や絶縁耐圧に関する問題が生じてくる。しかしながら、従来は、電極間絶縁膜のリーク電流や絶縁耐圧に関する問題に対して適切な対策が施されているとは言えなかった。
【特許文献１】特開平９−１３４９７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、電極間絶縁膜のリーク電流や絶縁耐圧に関する問題を防止することが可能な半導体装置を提供することを目的としている。
【課題を解決するための手段】
【０００５】
本発明の第１の実施形態に係る半導体装置は、素子形成領域を有する半導体基板と、前記素子形成領域上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成された浮遊ゲート電極と、前記素子形成領域の側面、前記トンネル絶縁膜の側面及び前記浮遊ゲート電極の下部分の側面を覆う素子分離絶縁膜と、前記浮遊ゲート電極の上部分の上面及び側面を覆う電極間絶縁膜と、前記電極間絶縁膜上に形成された制御ゲート電極と、を備え、前記浮遊ゲート電極の前記上部分の上面及び側面に平行な方向から見て、前記浮遊ゲート電極の上コーナー部は丸められている。
【０００６】
本発明の第２の実施形態に係る半導体装置は、素子形成領域を有する半導体基板と、前記素子形成領域上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成され、下部分及び前記下部分よりも幅が狭い上部分を有する浮遊ゲート電極と、前記素子形成領域の側面、前記トンネル絶縁膜の側面及び前記浮遊ゲート電極の下部分の側面を覆い、且つその上面が前記浮遊ゲート電極の下部分と上部分との境界よりも高く位置する素子分離絶縁膜と、前記浮遊ゲート電極の上部分の上面及び側面を覆う電極間絶縁膜と、前記電極間絶縁膜上に形成された制御ゲート電極と、を備える。
【発明の効果】
【０００７】
本発明によれば、電極間絶縁膜のリーク電流や絶縁耐圧に関する問題を防止することができ、優れた半導体装置を得ることができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施形態を図面を参照して説明する。
【０００９】
（実施形態１）
以下、本発明の第１の実施形態に係る半導体装置（不揮発性半導体記憶装置）について説明する。本半導体装置は、例えばＮＡＮＤ型メモリに適用されるものである。
【００１０】
図１〜図４は、本実施形態に係る半導体装置の基本的な製造工程を示したワード線方法（チャネル幅方向）の断面図である。
【００１１】
まず、図１に示すように、ｐ型シリコン基板（半導体基板）１０上に、トンネル絶縁膜１２として、厚さ１〜１５ｎｍ程度のシリコン酸化膜を形成する。続いて、トンネル絶縁膜１２上に、第１の浮遊ゲート電極膜１３として、厚さ１０〜２００ｎｍ程度のｎ型ポリシリコン膜を形成する。続いて、第１の浮遊ゲート電極膜１３上にマスク膜１４を形成する。さらに、フォトリソグラフィにより、マスク膜１４上に、第１の方向（ビット線方向）に延伸したフォトレジストパターン（図示せず）を形成する。このフォトレジストパターンをマスクとして用いて、マスク膜１４、第１の浮遊ゲート電極膜１３、トンネル絶縁膜１２及びシリコン基板１０をエッチングする。これにより、シリコン基板１０に素子形成領域１１が形成され、素子形成領域１１を規定する素子分離溝１５が形成される。
【００１２】
次に、図２に示すように、素子分離絶縁膜１６として、厚さ２００〜１５００ｎｍ程度のシリコン酸化膜を全面に形成し、素子分離溝１５を素子分離絶縁膜１６で埋める。さらに、ＣＭＰ（chemical mechanical polishing）によって素子分離絶縁膜１６を平坦化し、マスク膜１４の上面を露出させる。マスク膜１４を除去した後、第２の浮遊ゲート電極膜１７として、ｎ型ポリシリコン膜を全面に形成する。
【００１３】
次に、図３に示すように、ＣＭＰによって第２の浮遊ゲート電極膜１７を平坦化し、素子分離絶縁膜１６の上面を露出させる。続いて、素子分離絶縁膜１６をエッチバックし、第２の浮遊ゲート電極膜１７の側面を露出させる。なお、以後、第１の浮遊ゲート電極膜１３と第２の浮遊ゲート電極膜１７とを合わせて浮遊ゲート電極膜１８と呼ぶ。
【００１４】
次に、図４に示すように、全面に電極間絶縁膜２０を形成する。この電極間絶縁膜２０の形成方法については後述する。続いて、電極間絶縁膜２０上に制御ゲート電極膜２１を形成する。続いて、制御ゲート電極膜２１上に、マスク膜（図示せず）を形成する。さらに、フォトリソグラフィにより、マスク膜上に、第１の方向に垂直な第２の方向（ワード線方向）に延伸したフォトレジストパターン（図示せず）を形成する。このフォトレジストパターンをマスクとして用いて、マスク膜（図示せず）、制御ゲート電極膜２１、電極間絶縁膜２０及び浮遊ゲート電極膜１８をエッチングする。これにより、浮遊ゲート電極１８及び制御ゲート電極２１のパターンが形成される。さらに、シリコン基板１０に不純物元素を導入して、ソース／ドレイン領域（図示せず）を形成する。
【００１５】
以上のようにして、図４に示すような不揮発性半導体記憶装置のメモリセルが形成される。すなわち、シリコン基板１０の素子形成領域１１上に、トンネル絶縁膜１２、浮遊ゲート電極１８、電極間絶縁膜２０及び制御ゲート電極２１が順次積層され、これらによってメモリセルのゲート構造が形成される。また、素子形成領域１１の側面、トンネル絶縁膜１２の側面及び浮遊ゲート電極１８の下部分の側面は、素子分離絶縁膜１６によって覆われており、浮遊ゲート電極１８の上部分の上面及び側面並びに素子分離絶縁膜１６の上面は、電極間絶縁膜２０によって覆われている。なお、図４では図示されていないが、後述するように、浮遊ゲート電極１８の上部分の上面及び側面に平行な方向（紙面に垂直な方向）から見て、浮遊ゲート電極１８の上コーナー部は丸まっている。
【００１６】
次に、電極間絶縁膜２０の形成方法の詳細について、図４及び図５に示した断面図（ワード線方法の断面図）を参照して説明する。
【００１７】
図３の工程の後、図５に示すように、異方性プラズマ窒化処理を行う。すなわち、窒素（Ｎ）を含んだ雰囲気中で異方性プラズマ処理を行う。具体的には、基板温度を２００〜５００℃、圧力を５０〜５００ｍＴｏｒｒとし、基板に１０〜８００Ｗの電力でバイアスを印加する。この異方性プラズマ処理により、ポリシリコンで形成された浮遊ゲート電極膜１８の露出表面が窒化され、例えば厚さ０．１〜１０ｎｍ程度のシリコン窒化膜３１（所定絶縁膜）が形成される。また、素子分離絶縁膜１６の表面も窒化され、素子分離絶縁膜１６の表面領域には窒素が含有される。
【００１８】
上述した異方性プラズマ処理では、浮遊ゲート電極膜１８には、主として浮遊ゲート電極膜１８の上面に対して垂直な方向から窒素が到達するが、斜め方向から浮遊ゲート電極膜１８に到達する窒素も存在する。したがって、浮遊ゲート電極膜１８の上コーナー部では、垂直方向に加えて水平方向からも窒化が進行する。また、上述した異方性プラズマ処理では、浮遊ゲート電極膜１８の上コーナー部に電界が集中するため、上コーナー部に窒素が集中しやすい。
【００１９】
上述したような理由から、上述した異方性プラズマ処理では、浮遊ゲート電極膜１８の上コーナー部で窒化作用が強くなる。その結果、図５に示すように、浮遊ゲート電極膜１８の上コーナー部では、他の部分よりもシリコン窒化膜３１が厚く形成される。そして、浮遊ゲート電極膜１８の上コーナー部は丸められた形状となる。ただし、浮遊ゲート電極膜１８の窒化によってシリコン窒化膜３１が形成されるため、シリコン窒化膜３１の上コーナー部は、浮遊ゲート電極膜１８の上コーナー部に比べて丸まりにくい。したがって、浮遊ゲート電極膜１８の上コーナー部の曲率半径は、シリコン窒化膜３１の上コーナー部の曲率半径よりも大きくなる。
【００２０】
また、上述したような理由から、シリコン窒化膜３１の浮遊ゲート電極膜１８の側面に形成された部分の厚さは、シリコン窒化膜３１の浮遊ゲート電極膜１８の上面に形成された部分の厚さよりも薄くなる。そして、シリコン窒化膜３１の浮遊ゲート電極膜１８の側面に形成された部分の厚さは、下から上に向かって増加している。
【００２１】
次に、図６に示すように、シリコン窒化膜３１上及び素子分離絶縁膜１６上に、高誘電体膜３３として金属酸化物膜（例えば、アルミニウム酸化物膜）を形成する。さらに、高誘電体膜３３上にシリコン窒化膜３４を形成する。これにより、シリコン窒化膜３１、高誘電体膜３３及びシリコン窒化膜３４の積層膜で形成された電極間絶縁膜２０が得られる。なお、浮遊ゲート電極膜１８の上コーナー部の曲率半径は、上記積層膜で形成された電極間絶縁膜２０の上コーナー部の曲率半径よりも大きい。
【００２２】
上記のようにして電極間絶縁膜２０を形成した後、図４で示したように、電極間絶縁膜２０上に制御ゲート電極膜２１を形成する。
【００２３】
以上のように、本実施形態によれば、浮遊ゲート電極１８の上面及び側面に平行な方向（紙面に垂直な方向）から見て、浮遊ゲート電極１８の上コーナー部が丸められている。そのため、浮遊ゲート電極１８の上コーナー部での電界集中を緩和することができる。また、浮遊ゲート電極１８の上コーナー部が丸められていることから、上コーナー部では電極間絶縁膜２０（特にシリコン窒化膜３１）の膜厚が十分に厚くなっている。したがって、電極間絶縁膜２０のリーク電流の増加や絶縁耐圧の低下を効果的に防止することができる。その結果、電荷保持特性の向上等をはかることができ、特性や信頼性に優れた半導体装置を得ることが可能となる。
【００２４】
なお、上述した実施形態は、以下に示すような各種の変更が可能である。
【００２５】
上述した実施形態では、電極間絶縁膜２０を、シリコン窒化膜３１、高誘電体膜３３及びシリコン窒化膜３４の積層構造で構成したが、他の積層構造で構成してもよい。例えば、シリコン窒化膜、シリコン酸化膜、高誘電体膜、シリコン酸化膜及びシリコン窒化膜が当該順序で積層された積層構造を、電極間絶縁膜２０として用いてもよい。この場合には、浮遊ゲート電極１８に接する最下層のシリコン窒化膜が、上述したシリコン窒化膜３１に対応する。また、電極間絶縁膜２０を、積層構造とせずに、シリコン窒化膜３１の単層構造としてもよい。これらの場合にも、上述した効果と同様の効果を得ることが可能である。
【００２６】
また、上述した実施形態では、異方性プラズマ窒化処理によって浮遊ゲート電極１８を窒化してシリコン窒化膜３１を形成したが、異方性プラズマ酸化処理によって浮遊ゲート電極膜１８を酸化してシリコン酸化膜を形成するようにしてもよい。この場合にも、上述したシリコン窒化膜３１と同様の形状を得ることができ、上述した効果と同様の効果を得ることが可能である。また、シリコン窒化膜３１の代わりにシリコン酸化膜を用いた場合には、電極間絶縁膜２０として、シリコン酸化膜、高誘電体膜及びシリコン酸化膜が当該順序で積層された積層構造を採用することが可能である。また、電極間絶縁膜２０として、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜が当該順序で積層された積層構造を採用することも可能である。また、電極間絶縁膜２０を、積層構造とせずに、シリコン酸化膜の単層構造としてもよい。これらの場合にも、上述した効果と同様の効果を得ることが可能である。
【００２７】
また、上述した実施形態では、異方性プラズマ処理によってシリコン窒化膜３１（或いはシリコン酸化膜）を形成したが、その他の異方性処理によってシリコン窒化膜３１（或いはシリコン酸化膜）を形成するようにしてもよい。例えば、浮遊ゲート電極膜１８の表面領域にイオン注入によって窒素（或いは酸素）を導入し、その後で熱処理を行うようにしてもよい。この場合にも、上述した実施形態で述べた構造と同様の構造を得ることが可能であり、上述した効果と同様の効果を得ることが可能である。
【００２８】
また、上述した実施形態及び変更例において、シリコン酸化膜には窒素が含有されていてもよい。また、シリコン窒化膜には酸素が含有されていてもよい。
【００２９】
また、上述した実施形態では、浮遊ゲート電極１８の基本的な形状（電極間絶縁膜２０を形成する前の形状）については特に言及しなかったが、図７（ａ）〜図７（ｄ）に示すような各種の基本的な形状を採用することが可能である。これらの場合にも、上述した効果と同様の効果を得ることが可能である。
【００３０】
図８及び図９は、電極間絶縁膜２０を、シリコン窒化膜、シリコン酸化膜、高誘電体膜、シリコン酸化膜及びシリコン窒化膜の積層構造で構成した場合の測定結果を示した図である。浮遊ゲート電極に接する最下層のシリコン窒化膜を、上述した実施形態で述べたような異方性プラズマ窒化処理によって形成している。
【００３１】
図８は、異方性プラズマ窒化処理における基板バイアスパワーと、フラットバンド電圧変動（ΔＶfb）との関係を示した図である。縦軸は、浮遊ゲート電極に電荷を蓄積してから６×１０5秒経過したときΔＶfbの値である。図８に示すように、基板バイアスパワーが１０Ｗから８００Ｗの範囲では、ΔＶfbの値が小さくなっている。したがって、基板バイアスパワーは１０Ｗから８００Ｗの範囲であることが好ましい。
【００３２】
図９は、異方性プラズマ窒化処理におけるチャンバ内圧力と、電極間絶縁膜のリーク電流密度Ｊgとの関係を示した図である。図９に示すように、圧力が５０ｍＴｏｒｒから５００ｍＴｏｒｒの範囲では、Ｊgの値が小さくなっている。したがって、圧力は５０ｍＴｏｒｒから５００ｍＴｏｒｒの範囲であることが好ましい。
【００３３】
（実施形態２）
以下、本発明の第２の実施形態に係る半導体装置（不揮発性半導体記憶装置）について説明する。本半導体装置は、例えばＮＡＮＤ型メモリに適用されるものである。
【００３４】
本実施形態に係る半導体装置の基本的な製造工程も、第１の実施形態で示した図１〜図４と同様である。したがって、それらの詳細な説明は省略する。
【００３５】
以下、電極間絶縁膜２０の形成方法の詳細について、図１０〜図１４に示した断面図（ワード線方法の断面図）を参照して説明する。
【００３６】
まず、第１の実施形態と同様にして、図１〜図３の工程を行う。図１０は、図３の工程終了後の構造を模式的に示した図である。
【００３７】
次に、図１１に示すように、浮遊ゲート電極膜１８を等方性エッチングする。この等方性エッチングでは、ポリシリコンで形成された浮遊ゲート電極膜１８を、シリコン酸化膜で形成された素子分離絶縁膜１６に対して選択的にエッチングする。具体的には、アンモニア等のアルカリエッチング液によって浮遊ゲート電極膜１８をエッチングする。その結果、浮遊ゲート電極膜１８の上部分の幅は減少し、浮遊ゲート電極膜１８と素子分離絶縁膜１６との間に溝４１が形成される。
【００３８】
次に、図１２に示すように、被覆性に優れた成膜法を用いて、全面にシリコン窒化膜４２を形成する。例えば、ＣＶＤ（chemical vapor deposition）法により、厚さ１０〜２０ｎｍ程度のシリコン窒化膜４２を形成する。これにより、浮遊ゲート電極膜１８と素子分離絶縁膜１６との間に形成された溝４１が、シリコン窒化膜４２で埋められる。なお、溝４１をシリコン窒化膜４２で確実に埋めるようにするため、目的とする厚さよりも厚くシリコン窒化膜４２を形成する。
【００３９】
次に、図１３に示すように、シリコン窒化膜４２をエッチングして、シリコン窒化膜４２の厚さを薄くする。具体的には、５０〜１８０℃程度に加熱されたリン酸を用いてシリコン窒化膜４２をエッチングする。このエッチングにより、シリコン窒化膜４２の厚さは１〜１０ｎｍ程度となる。
【００４０】
次に、図１４に示すように、シリコン窒化膜４２上に、高誘電体膜４３として金属酸化物膜（例えば、アルミニウム酸化物膜）を形成する。さらに、高誘電体膜４３上にシリコン窒化膜４４を形成する。これにより、シリコン窒化膜４２、高誘電体膜４３及びシリコン窒化膜４４の積層膜で形成された電極間絶縁膜２０が得られる。さらに、電極間絶縁膜２０上に制御ゲート電極膜２１を形成する。
【００４１】
このようにして得られた不揮発性半導体記憶装置のメモリセルでは、図１４に示すように、浮遊ゲート電極１８は、トンネル絶縁膜上に形成された下部分１８ａと、下部分よりも幅が狭い上部分１８ｂとを有している。そして、素子分離絶縁膜１６は、素子形成領域１１の側面、トンネル絶縁膜１２の側面及び浮遊ゲート電極１８の下部分１８ａの側面を覆い、素子分離絶縁膜１６の上面は、浮遊ゲート電極１８の下部分１８ａと上部分１８ｂとの境界１８ｃよりも高く位置している。なお、境界１８ｃは仮想的なものであり、下部分１８ａと上部分１８ｂとの境界に境界面が実際に存在するわけではない。電極間絶縁膜２０は、浮遊ゲート電極１８の上部分１８ｂの上面及び側面を覆い、且つ素子分離絶縁膜１６の上面を覆っている。そして、電極間絶縁膜２０（特に、シリコン窒化膜４２）は、浮遊ゲート電極１８の上部分１８ｂと素子分離絶縁膜１６との間に形成された溝４１（図１１参照）を埋めている。
【００４２】
以上のように、本実施形態によれば、浮遊ゲート電極１８の上部分１８ｂが下部分１８ａよりも幅が狭くなっている。そして、浮遊ゲート電極１８の上部分１８ｂと素子分離絶縁膜１６との間の領域が、電極間絶縁膜２０によって埋められている。したがって、素子分離絶縁膜１６の上コーナー部近傍では、電極間絶縁膜２０（特にシリコン窒化膜４２）の膜厚が実質的に厚くなっている。言い換えると、電界が集中しやすい制御ゲート電極２１の下コーナー部近傍で、電極間絶縁膜２０（特にシリコン窒化膜４２）の膜厚が実質的に厚くなっている。その結果、電極間絶縁膜２０のリーク電流の増加や絶縁耐圧の低下を効果的に防止することができる。したがって、電荷保持特性の向上等をはかることができ、特性や信頼性に優れた半導体装置を得ることが可能となる。
【００４３】
なお、上述した実施形態は、以下に示すような各種の変更が可能である。
【００４４】
上述した実施形態では、電極間絶縁膜２０を、シリコン窒化膜４２、高誘電体膜４３及びシリコン窒化膜４４の積層構造で構成したが、他の積層構造で構成してもよい。例えば、シリコン窒化膜、シリコン酸化膜、高誘電体膜、シリコン酸化膜及びシリコン窒化膜が当該順序で積層された積層構造を、電極間絶縁膜２０として用いてもよい。この場合には、浮遊ゲート電極１８に接する最下層のシリコン窒化膜が、上述したシリコン窒化膜４２に対応する。また、電極間絶縁膜２０を、積層構造とせずに、シリコン窒化膜４２の単層構造としてもよい。これらの場合にも、上述した効果と同様の効果を得ることが可能である。
【００４５】
また、上述した実施形態では、浮遊ゲート電極１８に接する絶縁膜としてシリコン窒化膜４２を形成したが、シリコン窒化膜４２の代わりにシリコン酸化膜を形成するようにしてもよい。この場合にも、図１４と同様の構造を得ることができ、上述した効果と同様の効果を得ることが可能である。また、シリコン窒化膜４２の代わりにシリコン酸化膜を用いた場合には、電極間絶縁膜２０として、シリコン酸化膜、高誘電体膜及びシリコン酸化膜が当該順序で積層された積層構造を採用することが可能である。また、電極間絶縁膜２０として、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜が当該順序で積層された積層構造を採用することも可能である。また、電極間絶縁膜２０を、積層構造とせずに、シリコン酸化膜の単層構造としてもよい。これらの場合にも、上述した効果と同様の効果を得ることが可能である。
【００４６】
また、上述した実施形態及び変更例において、シリコン酸化膜には窒素が含有されていてもよい。また、シリコン窒化膜には酸素が含有されていてもよい。
【００４７】
また、上述した実施形態では、浮遊ゲート電極１８のエッチングによって形成される溝４１の形状については特に言及しなかったが、図１５及び図１６に示すような各種の形状を採用することが可能である。図１５の例では、溝４１の幅が上から下に向かって狭くなっている。図１６の例では、溝４１の底部近傍で溝が広がっている。これらの場合にも、上述した効果と同様の効果を得ることが可能である。
【００４８】
図１７及び図１８は、電極間絶縁膜２０を、シリコン窒化膜、シリコン酸化膜、高誘電体膜、シリコン酸化膜及びシリコン窒化膜の積層構造で構成した場合の測定結果を示した図である。本実施形態の試料では溝４１を形成しているが、比較例の試料では溝４１を形成していない。
【００４９】
図１７は、電極間絶縁膜に印加される電界Ｅgと、電極間絶縁膜のリーク電流密度Ｊとの関係を示した図である。図１７からわかるように、本実施形態の構造を採用することにより、リーク電流特性が大幅に改善されている。
【００５０】
図１８は、浮遊ゲート電極に電荷を蓄積してからの経過時間と、フラットバンド電圧変動（ΔＶfb）との関係を示した図である。図１８からわかるように、本実施形態の構造を採用した場合には、時間が経過してもΔＶfb値はあまり変化していない。
【００５１】
したがって、図１７及び図１８の測定結果からも、本実施形態の構造が有効であることがわかる。
【００５２】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
【図面の簡単な説明】
【００５３】
【図１】本発明の第１及び第２の実施形態に係る半導体装置の基本的な製造工程を示した断面図である。
【図２】本発明の第１及び第２の実施形態に係る半導体装置の基本的な製造工程を示した断面図である。
【図３】本発明の第１及び第２の実施形態に係る半導体装置の基本的な製造工程を示した断面図である。
【図４】本発明の第１及び第２の実施形態に係る半導体装置の基本的な製造工程を示した断面図である。
【図５】本発明の第１の実施形態に係り、電極間絶縁膜の形成方法の詳細を模式的に示した断面図である。
【図６】本発明の第１の実施形態に係り、電極間絶縁膜の形成方法の詳細を模式的に示した断面図である。
【図７】本発明の第１の実施形態に係り、浮遊ゲート電極の各種の基本的な形状を模式的に示した断面図である。
【図８】本発明の第１の実施形態に係る半導体装置の測定結果を示した図である。
【図９】本発明の第１の実施形態に係る半導体装置の測定結果を示した図である。
【図１０】本発明の第２の実施形態に係り、電極間絶縁膜等の形成方法の詳細を模式的に示した断面図である。
【図１１】本発明の第２の実施形態に係り、電極間絶縁膜等の形成方法の詳細を模式的に示した断面図である。
【図１２】本発明の第２の実施形態に係り、電極間絶縁膜等の形成方法の詳細を模式的に示した断面図である。
【図１３】本発明の第２の実施形態に係り、電極間絶縁膜等の形成方法の詳細を模式的に示した断面図である。
【図１４】本発明の第２の実施形態に係り、電極間絶縁膜等の形成方法の詳細を模式的に示した断面図である。
【図１５】本発明の第２の実施形態の変更例を模式的に示した断面図である。
【図１６】本発明の第２の実施形態の変更例を模式的に示した断面図である。
【図１７】本発明の第２の実施形態及びその比較例に係る半導体装置の測定結果を示した図である。
【図１８】本発明の第２の実施形態及びその比較例に係る半導体装置の測定結果を示した図である。
【符号の説明】
【００５４】
１０…シリコン基板 １１…素子形成領域
１２…トンネル絶縁膜 １３…第１の浮遊ゲート電極膜
１４…マスク膜 １５…素子分離溝
１６…素子分離絶縁膜 １７…第２の浮遊ゲート電極膜
１８…浮遊ゲート電極 １８ａ…下部分
１８ｂ…上部分 １８ｃ…境界
２０…電極間絶縁膜 ２１…制御ゲート電極
３１、３４…シリコン窒化膜 ３３…高誘電体膜
４１…溝 ４２、４４…シリコン窒化膜
４３…高誘電体膜
【特許請求の範囲】
【請求項１】
素子形成領域を有する半導体基板と、
前記素子形成領域上に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に形成された浮遊ゲート電極と、
前記素子形成領域の側面、前記トンネル絶縁膜の側面及び前記浮遊ゲート電極の下部分の側面を覆う素子分離絶縁膜と、
前記浮遊ゲート電極の上部分の上面及び側面を覆う電極間絶縁膜と、
前記電極間絶縁膜上に形成された制御ゲート電極と、
を備え、
前記浮遊ゲート電極の前記上部分の上面及び側面に平行な方向から見て、前記浮遊ゲート電極の上コーナー部は丸められている
ことを特徴とする半導体装置。
【請求項２】
前記電極間絶縁膜は、前記浮遊ゲート電極に接し且つ前記浮遊ゲート電極の少なくとも上コーナー部を覆う所定絶縁膜を含み、
前記浮遊ゲート電極の上コーナー部の曲率半径は、前記所定絶縁膜の上コーナー部の曲率半径よりも大きい
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記電極間絶縁膜は、前記浮遊ゲート電極に接する所定絶縁膜を含み、
前記所定絶縁膜の前記浮遊ゲート電極の側面に形成された部分の厚さは、下から上に向かって増加している
ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
素子形成領域を有する半導体基板と、
前記素子形成領域上に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に形成され、下部分及び前記下部分よりも幅が狭い上部分を有する浮遊ゲート電極と、
前記素子形成領域の側面、前記トンネル絶縁膜の側面及び前記浮遊ゲート電極の下部分の側面を覆い、且つその上面が前記浮遊ゲート電極の下部分と上部分との境界よりも高く位置する素子分離絶縁膜と、
前記浮遊ゲート電極の上部分の上面及び側面を覆う電極間絶縁膜と、
前記電極間絶縁膜上に形成された制御ゲート電極と、
を備えたことを特徴とする半導体装置。
【請求項５】
前記電極間絶縁膜は、前記浮遊ゲート電極の上部分と前記素子分離絶縁膜との間の領域を埋めている
ことを特徴とする請求項４に記載の半導体装置。
【請求項１】
素子形成領域を有する半導体基板と、
前記素子形成領域上に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に形成された浮遊ゲート電極と、
前記素子形成領域の側面、前記トンネル絶縁膜の側面及び前記浮遊ゲート電極の下部分の側面を覆う素子分離絶縁膜と、
前記浮遊ゲート電極の上部分の上面及び側面を覆う電極間絶縁膜と、
前記電極間絶縁膜上に形成された制御ゲート電極と、
を備え、
前記浮遊ゲート電極の前記上部分の上面及び側面に平行な方向から見て、前記浮遊ゲート電極の上コーナー部は丸められている
ことを特徴とする半導体装置。
【請求項２】
前記電極間絶縁膜は、前記浮遊ゲート電極に接し且つ前記浮遊ゲート電極の少なくとも上コーナー部を覆う所定絶縁膜を含み、
前記浮遊ゲート電極の上コーナー部の曲率半径は、前記所定絶縁膜の上コーナー部の曲率半径よりも大きい
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記電極間絶縁膜は、前記浮遊ゲート電極に接する所定絶縁膜を含み、
前記所定絶縁膜の前記浮遊ゲート電極の側面に形成された部分の厚さは、下から上に向かって増加している
ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
素子形成領域を有する半導体基板と、
前記素子形成領域上に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に形成され、下部分及び前記下部分よりも幅が狭い上部分を有する浮遊ゲート電極と、
前記素子形成領域の側面、前記トンネル絶縁膜の側面及び前記浮遊ゲート電極の下部分の側面を覆い、且つその上面が前記浮遊ゲート電極の下部分と上部分との境界よりも高く位置する素子分離絶縁膜と、
前記浮遊ゲート電極の上部分の上面及び側面を覆う電極間絶縁膜と、
前記電極間絶縁膜上に形成された制御ゲート電極と、
を備えたことを特徴とする半導体装置。
【請求項５】
前記電極間絶縁膜は、前記浮遊ゲート電極の上部分と前記素子分離絶縁膜との間の領域を埋めている
ことを特徴とする請求項４に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２００８−２７７６９４（Ｐ２００８−２７７６９４Ａ）
【公開日】平成２０年１１月１３日（２００８．１１．１３）
【国際特許分類】
【出願番号】特願２００７−１２２４２９（Ｐ２００７−１２２４２９）
【出願日】平成１９年５月７日（２００７．５．７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２０年１１月１３日（２００８．１１．１３）
【国際特許分類】
【出願日】平成１９年５月７日（２００７．５．７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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