多層配線基板
【課題】 共振周波数での電源インピーダンスを低く保ったまま反共振周波数での電源インピーダンスを下げることが可能な多層配線基板を提供する。
【解決手段】 多層配線基板１には、ＩＣ５０、及び該ＩＣ５０の電源−グランド間に互いに並列に接続された２個の積層セラミックコンデンサ（デカップリングコンデンサ）６０，６７が実装されている。当該２個の積層セラミックコンデンサ６０，６７は、所定の抵抗値を有する抵抗パターン１６を含む配線パターン１５によって接続された積層セラミックコンデンサ６７と、抵抗パターン１６を含まない配線パターン１４によって接続された積層セラミックコンデンサ６０とを含む。積層セラミックコンデンサ６０のＥＳＲは１００ｍΩ以下に設定され、積層セラミックコンデンサ６７のＥＳＲと抵抗パターン１６との合成抵抗は１．５Ω以上２０Ω以下に設定されている。
【解決手段】 多層配線基板１には、ＩＣ５０、及び該ＩＣ５０の電源−グランド間に互いに並列に接続された２個の積層セラミックコンデンサ（デカップリングコンデンサ）６０，６７が実装されている。当該２個の積層セラミックコンデンサ６０，６７は、所定の抵抗値を有する抵抗パターン１６を含む配線パターン１５によって接続された積層セラミックコンデンサ６７と、抵抗パターン１６を含まない配線パターン１４によって接続された積層セラミックコンデンサ６０とを含む。積層セラミックコンデンサ６０のＥＳＲは１００ｍΩ以下に設定され、積層セラミックコンデンサ６７のＥＳＲと抵抗パターン１６との合成抵抗は１．５Ω以上２０Ω以下に設定されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多層配線基板に関し、特に、複数のデカップリングコンデンサが実装される多層配線基板に関する。
【背景技術】
【０００２】
ディジタル回路では、ＩＣやＬＳＩの動作中の負荷変動を吸収したり、ノイズを除去するため、電源−グランド間にデカップリングコンデンサが挿入される。その際、電圧変動を抑制する観点から、電源インピーダンスは可能な限り低いことが望ましい。
【０００３】
ところで、現実のコンデンサには、容量成分（ＥＳＣ（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｃａｐａｃｉｔａｎｃｅ））の他、等価直列インダクタンス（ＥＳＬ（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ）や等価直列抵抗（ＥＳＲ（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ））が存在する。そのため、デカップリングコンデンサが実装された多層配線基板（多層プリント基板）では、デカップリングコンデンサの容量（ＥＳＣ）と、多層配線基板の配線等のインダクタンス（Ｌ成分）及びデカップリングコンデンサのＥＳＬとによる共振（直列共振）、及び、多層配線基板の電源プレーン−グランドプレーン間の容量と、多層配線基板の配線等のインダクタンス（Ｌ成分）及びデカップリングコンデンサのＥＳＬとによる反共振（並列共振）が起きる。
【０００４】
よって、電源インピーダンスは、共振周波数を境にして、低周波側では、周波数が高くなるに従って低くなるが、高周波側では、周波数が高くなるほど高くなる傾向を示す。すなわち、電源インピーダンスは、共振周波数付近で谷型の特性を示す。一方、電源インピーダンスは、反共振周波数を境にして、低周波側では周波数が高くなるに従って高くなるが、高周波側では周波数が高くなるほど低くなる。すなわち、反共振周波数付近で山型の特性を示す。ここで、共振周波数では、インピーダンスが極小となり低く保たれるため、電圧変動は小さくなるが、反共振周波数では、インピーダンスが極大となり高くなるため、電圧変動が大きくなる。このような反共振を抑制する方法としては、デカップリングコンデンサの等価直列抵抗を大きくする（Ｑ値を低くする）ことが考えられる。
【０００５】
ここで、下記非特許文献１には、抵抗を付与したコンデンサ（すなわち等価直列抵抗を高くしたコンデンサ）を用いて、インピーダンスの反共振を抑制する手法が提案されている。
【先行技術文献】
【特許文献】
【０００６】
【非特許文献１】Ｔａｋｅｓｈｉ Ｈａｋｏｄａ，Ｔａｋａｓｈｉ Ｓａｋｕｓａｂｅ，Ｔａｋｅｈｉｒｏ Ｔａｋａｈａｓｈｉ ａｎｄ Ｎｏｂｏｒｕ Ｓｃｈｉｂｕｙａ，”Ｓｔｕｄｙ ｏｎ Ｎｏｉｓｅ Ｒｅｄｕｃｔｉｏｎ Ｅｆｆｅｃｔ Ｕｓｉｎｇ ｔｈｅ Ｄｅｃｏｕｐｌｉｎｇ Ｃａｐａｃｉｔｏｒ ｗｉｔｈ Ｒｅｓｉｓｔｏｒ ｏｎ Ｐｏｗｅｒ Ｄｉｓｔｒｉｂｕｔｉｏｎ Ｌｉｎｅ”，Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ Ｃｏｍｐａｔｉｂｉｌｉｔｙ ａｎｄ １９ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｚｕｒｉｃｈ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ Ｃｏｍｐａｔｉｂｉｌｉｔｙ，２００８．ＡＰＥＭＣ ２００８． Ａｓｉａ−Ｐａｃｉｆｉｃ Ｓｙｍｐｏｓｉｕｍ ｏｎ，１９−２３ Ｍａｙ ２００８，ｐ．８６３−８６６
【発明の概要】
【発明が解決しようとする課題】
【０００７】
非特許文献１において提案されている手法によれば、高抵抗を付与したコンデンサを用いることにより、反共振が抑制される。しかしながら、この手法では、反共振周波数でのインピーダンスは比較的低く抑えられるが、反共振周波数よりも低周波数側の領域、特に共振周波数周辺でインピーダンスが増大するという問題がある。
【０００８】
本発明は、上記問題点を解消する為になされたものであり、共振周波数での電源インピーダンスを低く保ったまま反共振周波数での電源インピーダンスを下げることが可能な多層配線基板を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る多層配線基板は、集積回路、及び該集積回路の電源−グランド間に互いに並列に接続される複数のデカップリングコンデンサが実装される多層配線基板であって、複数のデカップリングコンデンサが、所定の抵抗値を有する抵抗パターンを含む配線パターンによって集積回路の電源−グランド間に接続される１以上の積層セラミックコンデンサと、抵抗パターンを含まない配線パターンによって集積回路の電源−グランド間に接続される１以上の積層セラミックコンデンサとを有することを特徴とする。
【００１０】
本発明に係る多層配線基板によれば、ＩＣやＬＳＩ等の集積回路の電源−グランド間に互いに並列に実装される複数のデカップリングコンデンサが、所定の抵抗値を有する抵抗パターンを含む配線パターンによって接続される１以上の積層セラミックコンデンサと、抵抗パターンを含まない配線パターンによって接続される１以上の積層セラミックコンデンサとを有している。ここで、抵抗パターンを含む配線パターンによって接続される積層セラミックコンデンサでは、該積層セラミックコンデンサの容量に対して抵抗成分が直列に付加されることとなるため、実質的に等価直列抵抗（ＥＳＲ）が高くなる。すなわち、抵抗パターンを含む配線パターンによって接続される積層セラミックコンデンサは、抵抗パターンを含まない配線パターンによって接続される積層セラミックコンデンサよりも実質的に等価直列抵抗（ＥＳＲ）が高くなる。以下、抵抗パターン及び該抵抗パターンを含む配線パターンによって接続される積層セラミックコンデンサを「高ＥＳＲコンデンサ」ともいい、抵抗パターンを含まない配線パターンによって接続される積層セラミックコンデンサを「低ＥＳＲコンデンサ」ともいう。
【００１１】
このように、本発明に係る多層配線基板では、集積回路の電源−グランド間に互いに並列に実装される複数のデカップリングコンデンサが、高ＥＳＲコンデンサと、低ＥＳＲコンデンサとを有しているため、電源からグランドに流れる電流は、反共振周波数の付近以外の周波数（共振周波数を含む）では低ＥＳＲコンデンサを通り、反共振周波数の付近の周波数では高ＥＳＲコンデンサを通る。そのため、共振周波数でのインピーダンスを低く保ったまま、反共振周波数でのインピーダンスを下げることができる。なお、ここで、多層配線基板には、プリント基板の他、インターポーザなどを含むものとする。
【００１２】
本発明に係る多層配線基板では、積層セラミックコンデンサの等価直列抵抗が１００ｍΩ以下であり、積層セラミックコンデンサの等価直列抵抗と抵抗パターンとの合成抵抗が１．５Ω以上２０Ω以下であることが好ましい。
【００１３】
この場合、高ＥＳＲコンデンサのＥＳＲ（積層セラミックコンデンサの等価直列抵抗と抵抗パターンとの合成抵抗）が１．５Ω以上２０Ω以下に設定され、低ＥＳＲコンデンサのＥＳＲが１００ｍΩ以下に設定されているため、共振周波数での電源インピーダンスを低く保ったまま、反共振周波数における電源インピーダンスを、低ＥＳＲコンデンサのみの場合と比較して、半分以下に低減（−６ｄＢのノイズ低減に相当）することが可能となる。
【００１４】
また、本発明に係る多層配線基板では、抵抗パターンを含む配線パターンによって集積回路の電源−グランド間に接続される積層セラミックコンデンサの数が、抵抗パターンを含まない配線パターンによって集積回路の電源−グランド間に接続される積層セラミックコンデンサの数以上であることが好ましい。
【００１５】
このようにすれば、並列に接続される高ＥＳＲコンデンサの数が多くなるため、より多くの高ＥＳＲコンデンサのＥＳＬが並列に接続されることとなり、高ＥＳＲコンデンサ全体のＥＳＬ（実効インダクタンス）がより低減される。その結果、反共振周波数での電源インピーダンスのピークを効果的に低減することができる。
【００１６】
また、本発明に係る多層配線基板では、積層セラミックコンデンサの等価直列インダクタンスが、１ｎＨ以下であることが好ましい。
【００１７】
このようにすれば、１以上の高ＥＳＲコンデンサ及び１以上の低ＥＳＲコンデンサを含むバイパスコンデンサ全体のＥＳＬ（実効インダクタンス）がより低減される。その結果、反共振周波数での電源インピーダンスのピークをより低減することができる。
【００１８】
本発明に係る多層配線基板では、抵抗パターンを含む配線パターンによって集積回路の電源−グランド間に接続される積層セラミックコンデンサ全体の実効抵抗が、０．１６Ω以上３．９８Ω以下であることが好ましい。
【００１９】
このようにすれば、あらゆる条件で、反共振周波数における電源インピーダンスを、低ＥＳＲコンデンサのみの場合と比較して、半分以下に低減（−６ｄＢのノイズ低減に相当）することが可能となる。なお、この場合、並列に接続される高ＥＳＲコンデンサの数は、該高ＥＳＲコンデンサのＥＳＲに応じて、実効抵抗（合成抵抗）が、０．１６Ω以上３．９８Ω以下となるように設定される。
【００２０】
また、本発明に係る多層配線基板では、抵抗パターンを含む配線パターンのインダクタンス値と、抵抗パターンを含まない配線パターンのインダクタンス値とが略等しいことが好ましい。
【００２１】
このようにすれば、集積回路の電源端子からのインダクタンス値が略等しい位置に高ＥＳＲコンデンサと低ＥＳＲコンデンサとを配置することができる。
【発明の効果】
【００２２】
本発明によれば、共振周波数での電源インピーダンスを低く保ったまま反共振周波数での電源インピーダンスを下げることが可能となる。
【図面の簡単な説明】
【００２３】
【図１】実施形態に係る多層配線基板の構成を示す断面図である。
【図２】図１の矢印方向から見た、実施形態に係る多層基板の要部拡大図（底面図）である。
【図３】実施形態に係る多層配線基板に実装される積層セラミックコンデンサの断面図である。
【図４】実施形態に係る多層配線基板の等価回路を示す図である。
【図５】抵抗パターンの抵抗値の設定方法を説明するための図である。
【図６】実施形態に係る多層配線基板の電源インピーダンスを示す図である。
【発明を実施するための形態】
【００２４】
以下、図面を参照して本発明の好適な実施形態について詳細に説明する。なお、各図において、同一要素には同一符号を付して重複する説明を省略する。
【００２５】
まず、図１〜図３を併せて用いて、実施形態に係る多層配線基板１の構成について説明する。図１は、多層配線基板１の構成を示す断面図であり、図２は、図１の矢印方向から見た多層配線基板１の要部拡大図（底面図）である。また、図３は、多層配線基板１に実装される積層セラミックコンデンサ６０（６７）の断面図である。
【００２６】
多層配線基板１は、図１において上側から、絶縁層３０、電源プレーン（電源層）１０、絶縁層３１、グランドプレーン（グランド層）２０、及び、絶縁層３２、が順番に積層されて構成されている。すなわち、多層配線基板１は、電源プレーン１０、及び、該電源プレーン１０と絶縁層３１を介して対向して配置されるグランドプレーン２０を内層として有している。
【００２７】
絶縁層３０，３１，３２それぞれは、例えば、絶縁性の樹脂やセラミックスなどから形成された矩形の薄板である。電源プレーン１０は、銅箔などからなる電源パターンが略一面に形成された所謂ベタ電源層である。また、グランドプレーン２０は、銅箔などからなるグランドパターンが略一面に形成された所謂ベタグランド層である。
【００２８】
多層配線基板１の上面１ａには、例えば銅箔などからなる配線パターン（プリント配線）が形成されており、ＩＣ（特許請求の範囲に記載の集積回路に相当）５０等の電子部品が実装されている。なお、ＩＣ５０は、例えば、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージのＩＣであり、ボール状電極（バンプ）を用いたフェースダウン実装によって、多層配線基板１の上面１ａに実装される。
【００２９】
ＩＣ５０の電源端子５１は、絶縁層３０を厚み方向に貫通するように形成された第１層間貫通ビア（以下単に「第１ビア」という）１１を介して電源プレーン１０と接続されている。また、ＩＣ５０のグランド端子５２は、絶縁層３０及び絶縁層３１を厚み方向に貫通するように形成された第２層間貫通ビア（以下単に「第２ビア」という）２１を介してグランドプレーン２０と接続されている。
【００３０】
一方、多層配線基板１の裏面１ｂには、図２に示されるように、複数（図２の例では２個）の積層セラミックコンデンサ（デカップリングコンデンサ）６０，６７がはんだ付けなどによって実装されている。
【００３１】
ここで、積層セラミックコンデンサ６０，６７には、公知の積層セラミックコンデンサを用いることができる。すなわち、図３に断面図で示されるように、積層セラミックコンデンサ６０（６７）は、矩形に形成された複数の誘電体層６２と、複数の内部電極６３，６４とが交互に積層されることにより構成された直方体形状の積層体６１と、該積層体６１の対向する側面に形成された一対の外部電極６５（６８），６６（６９）を備えて構成されている。なお、積層セラミックコンデンサ６０，６７としては、等価直列インダクタンス（ＥＳＬ）が１ｎＨ以下のものを用いた。
【００３２】
図２に戻って説明を続けると、多層配線基板１の裏面１ｂには、例えば銅箔などから形成され、ＩＣ５０の電源−グランド間に２個の積層セラミックコンデンサ６０，６７を並列に接続するための配線パターン（プリント配線）１４，１５（１６），２４，２５が形成されている。なお、多層配線基板１では、ＩＣ５０の電源端子５１から積層セラミックコンデンサ６０までのインダクタンス値と、積層セラミックコンデンサ６７までのインダクタンス値とが略等しくなるように、すなわち、配線パターン１４と配線パターン１５（１６）との配線長が略等しくなるように形成されている。
【００３３】
配線パターン１４の一端には、はんだ付けによって積層セラミックコンデンサ６０の一方の外部電極６５が接続されている。この配線パターン１４の他端は、第３層間貫通ビア（以下単に「第３ビア」という）１２と接続されている。第３ビア１２は、配線パターン１４の他端と多層配線基板１の電源プレーン１０とを接続するものである。これにより、積層セラミックコンデンサ６０の一方の外部電極６５は、電源プレーン１０に接続される。また、配線パターン２４の一端には、はんだ付けによって積層セラミックコンデンサ６０の他方の外部電極６６が接続されている。この配線パターン２４の他端は、第４層間貫通ビア（以下単に「第４ビア」という）２２と接続されている。第４ビア２２は、配線パターン２４の他端と多層配線基板１のグランドプレーン２０とを接続するものである。これにより、積層セラミックコンデンサ６０の他方の外部電極６６は、グランドプレーン２０に接続される。
【００３４】
配線パターン１５の一端には、所定の抵抗値（詳細は後述する）を有する抵抗パターン１６が形成されており、該抵抗パターン１６に、はんだ付けなどによって積層セラミックコンデンサ６７の一方の外部電極６８が接続されている。この配線パターン１５の他端は、第３ビア１３と接続されている。第３ビア１３は、配線パターン１５の他端と多層配線基板１の電源プレーン１０とを接続するものである。これにより、積層セラミックコンデンサ６７の一方の外部電極６８は、抵抗パターン１６を介して電源プレーン１０に接続される。ここで、積層セラミックコンデンサ６７は、抵抗パターン１６を介して配線パターン１５に接続されるため、該積層セラミックコンデンサ６７の容量に対して抵抗成分が直列に付加されることとなり、実質的に等価直列抵抗（ＥＳＲ）が高くなる。
【００３５】
一方、配線パターン２５の一端には、はんだ付けによって積層セラミックコンデンサ６７の他方の外部電極６９が接続されている。この配線パターン２５の他端は、第４ビア２３と接続されている。第４ビア２３は、配線パターン２５の他端と多層配線基板１のグランドプレーン２０とを接続するものである。これにより、積層セラミックコンデンサ６７の他方の外部電極６９は、グランドプレーン２０に接続される。
【００３６】
以上のようにして、２個の積層セラミックコンデンサ６０，６７は、ＩＣ５０の電源−グランド間に互いに並列に接続されて実装される。また、その際に、積層セラミックコンデンサ６７は、抵抗パターン１６を介して、ＩＣ５０の電源−グランド間に接続され、積層セラミックコンデンサ６０は、抵抗パターン１６を介することなくＩＣ５０の電源−グランド間に接続される。以下、区別を容易にするために、抵抗パターン１６及び該抵抗パターン１６を含む配線パターン１５によって接続される積層セラミックコンデンサ６７を「高ＥＳＲコンデンサ７０」ともいい、抵抗パターン１６を含まない配線パターン１４によって接続される積層セラミックコンデンサ６０を「低ＥＳＲコンデンサ６０」ともいう。
【００３７】
図２では、高ＥＳＲコンデンサ７０と低ＥＳＲコンデンサ６０とが１個づつ実装されている場合を例に示したが、高ＥＳＲコンデンサ７０及び低ＥＳＲコンデンサ６０それぞれの数は複数であってもよい。ただし、高ＥＳＲコンデンサ７０及び低ＥＳＲコンデンサ６０それぞれの数は、１０以下に設定される。また、高ＥＳＲコンデンサ７０の数は、低ＥＳＲコンデンサ６０の数以上に設定される。その際、抵抗パターン１６の抵抗値、高ＥＳＲコンデンサ７０の数は、要求されるインピーダンス特性、実装面積や、後述する実効抵抗などを考慮して設定される。
【００３８】
ここで、抵抗パターン１６は、例えば、抵抗成分を含有する抵抗ペースト（抵抗材）を塗布して焼き付けることによって形成される。なお、抵抗成分としては、例えば、Ｉｎ−Ｓｎ複合酸化物（ＩＴＯ）、Ｌａ−Ｃｕ複合酸化物、Ｓｒ−Ｆｅ複合酸化物、Ｃａ−Ｓｒ−Ｒｕ複合酸化物などの複合酸化物が用いられる。また、抵抗パターン１６には、例えばＢ−Ｓｉ系ガラス、Ｂ−Ｓｉ−Ｚｎ系ガラスなどのガラスが添加される。さらに、抵抗パターン１６に、Ｎｉ，Ｃｕ、Ｍｏ、Ｃｒ、Ｎｂなどの金属や、Ａｌ２Ｏ３、ＴｉＯ２、ＺｒＯ２、ＺｎＯ２などの金属酸化物を添加することにより、比抵抗等を調整することができる。このようにして抵抗パターン１６の抵抗値を調節することにより、高ＥＳＲコンデンサ７０のＥＳＲ（すなわち、積層セラミックコンデンサ６７のＥＳＲと抵抗パターン１６との合成抵抗）は、１．５Ω〜２０Ωの範囲内に調節される。
【００３９】
ここで、図４を参照しつつ、高ＥＳＲコンデンサ７０のＥＳＲの設定方法について説明する。ここで、図４は、多層配線基板１の等価回路を示す図である。図４において、６０Ａは、全て（本実施形態では１個）の低ＥＳＲコンデンサ６０の実効回路を示し、７０Ａは、全て（本実施形態では１個）の高ＥＳＲコンデンサ７０の実効回路を示す。なお、第１ビア１１のインダクタンス及び第２ビア２１のインダクタンスは、反共振には影響しないため、図４に示した等価回路では省略した。
【００４０】
まず、図４に示した多層配線基板１の等価回路において、低ＥＳＲコンデンサ６０の実効回路６０Ａの実効抵抗Ｒ１を１０ｍΩ、実効静電容量Ｃ１を１μＦとするとともに、高ＥＳＲコンデンサ７０の実効回路７０Ａの実効静電容量Ｃ２を１μＦとした。
【００４１】
そして、多層配線基板１のプレーン間容量（平板容量）Ｃｐを１００ｐＦ〜２ｎＦ（１０水準）、低ＥＳＲコンデンサ６０の実効インダクタンスＬ１を１００ｐＨ〜１ｎＨ（８水準）、高ＥＳＲコンデンサ７０の実効インダクタンスＬ２を１００ｐＨ〜１ｎＨ（８水準）（ただしＬ１≦Ｌ２）の間でそれぞれ変化させた、計６４０ケースに対して、高ＥＳＲコンデンサ７０の実効抵抗Ｒ２を１０ｍΩとした場合（すなわち低ＥＳＲコンデンサ６０と同じにした場合）と比較して、反共振のインピーダンスのピーク値が１／２以下になる最小と最大の実効抵抗Ｒ２を１０ｍ〜１００Ω（１０１水準）の範囲で探索した。
【００４２】
その結果、図５に示されるように、反共振のインピーダンスのピーク値が１／２以下になる実効抵抗Ｒ２は、最小が０．１６Ω、最大が３．９８Ωとなった。求められた実効抵抗Ｒ２に対して、並列に接続され得る高ＥＳＲコンデンサ７０の数を考慮し、各高ＥＳＲコンデンサ７０のＥＳＲ（すなわち積層セラミックコンデンサ６７のＥＳＲと抵抗パターン１６との合成抵抗）を、１．５Ω以上２０Ω以下の範囲に設定すれば、反共振のインピーダンスのピークを、低ＥＳＲコンデンサ６０のみを使用した場合（実効抵抗Ｒ２が１０ｍΩの場合）と比較して、５０％以上低減できるという結果が得られた。すなわち、並列に接続される高ＥＳＲコンデンサ７０の数は、ＥＳＲ（積層セラミックコンデンサ６７のＥＳＲと抵抗パターン１６との合成抵抗）に応じて、実行抵抗Ｒ２が上述した範囲内に収まるように設定される。
【００４３】
上述したように実装されることにより、高ＥＳＲコンデンサ７０と低ＥＳＲコンデンサ６０とが、並列に、ＩＣ５０の電源−グランド間に挿入される。そのため、電源からグランドに流れる電流は、反共振周波数の付近以外の周波数（共振周波数を含む）では低ＥＳＲコンデンサ６０側を通り、反共振周波数の付近の周波数では高ＥＳＲコンデンサ７０側を通る。よって、共振周波数でのインピーダンスが低く保たれたまま、反共振周波数でのインピーダンスが低減される。特に、本実施形態に係る多層配線基板１では、高ＥＳＲコンデンサ７０のＥＳＲ（積層セラミックコンデンサ６７のＥＳＲと抵抗パターン１６との合成抵抗）が１．５Ω以上２０Ω以下に設定され、低ＥＳＲコンデンサ６０のＥＳＲが１００ｍΩ以下に設定されているため、共振周波数での電源インピーダンスが低く保たれたまま、反共振周波数における電源インピーダンスが、低ＥＳＲコンデンサ６０のみの場合と比較して、半分以下に低減（−６ｄＢのノイズ低減に相当）される。
【００４４】
ここで、本実施形態に係る多層配線基板１による電源インピーダンスの低減効果を確認するために、多層配線基板１の電源インピーダンスを測定した。また、比較例として、低ＥＳＲコンデンサ６０のみを実装した場合（すなわち、全ての積層セラミックコンデンサ６０を抵抗パターン１６を含まない配線パターン１４で接続した場合）の電源インピーダンス、及び、高ＥＳＲコンデンサ７０のみを実装したとき（すなわち、全ての積層セラミックコンデンサ６７を抵抗パターン１６を含む配線パターン１５で接続したとき）の電源インピーダンスを併せて測定した。なお、多層配線基板１として、ＥＳＲが１０ｍΩの低ＥＳＲコンデンサ６０が１個と、ＥＳＲが１．５Ωの高ＥＳＲコンデンサ７０が１個、実装されているものを用いた。一方、比較例として、低ＥＳＲコンデンサ６０のみが２個実装された多層配線基板、及び高ＥＳＲコンデンサ７０のみが２個実装された多層配線基板を用いた。
【００４５】
低ＥＳＲコンデンサ６０と高ＥＳＲコンデンサ７０が１個づつ実装された多層配線基板１、低ＥＳＲコンデンサ６０のみが２個実装された多層配線基板、及び、高ＥＳＲコンデンサ７０のみが２個実装された多層配線基板それぞれの電源インピーダンスの周波数特性（測定結果）を図６に示す。図６に示されたグラフの横軸は周波数（Ｈｚ）であり、縦軸はインピーダンス（Ω）である。また、図６のグラフでは、実施形態に係る多層配線基板１の測定結果を実線で、低ＥＳＲコンデンサ６０のみが実装された多層配線基板の測定結果を破線で、高ＥＳＲコンデンサ７０のみが実装された多層配線基板の測定結果を一点鎖線でそれぞれ示した。
【００４６】
図６に破線で示されるように、低ＥＳＲコンデンサ６０のみが実装された多層配線基板の場合、共振周波数（約１２ＭＨｚ）でのインピーダンスは低く（約１３ｍΩ）抑えられているが、反共振周波数（約５００ＭＨｚ）ではピークが生じ、インピーダンスが急激に増大（約１００Ω）した。
【００４７】
一方、図６に一点鎖線で示されるように、高ＥＳＲコンデンサ７０のみが実装された多層配線基板では、反共振周波数（約５００ＭＨｚ）でのインピーダンスは比較的低く（約３Ω）抑えられている。しかしながら、反共振周波数よりも低周波数側、特に６０ＭＨｚよりも低い周波数領域で、インピーダンスが増大（約２５０〜４００ｍΩ）している。
【００４８】
図６に実線で示されるように、本実施形態に係る多層配線基板１の場合、共振周波数（約１６ＭＨｚ）でのインピーダンスは比較的低く（約２２ｍΩ）抑えられている。また、反共振周波数（約５００ＭＨｚ）でのインピーダンスも比較的低く（約５．５Ω）抑えられている。このように、本実施形態に係る多層配線基板１によれば、共振周波数での電源インピーダンスが低く保たれたまま、反共振周波数での電源インピーダンスが、低ＥＳＲコンデンサ６０のみが実装された多層配線基板と比較して、１／２以下に低減される。
【００４９】
以上、詳細に説明したように、本実施形態によれば、ＩＣ５０の電源−グランド間に高ＥＳＲコンデンサ７０と低ＥＳＲコンデンサ６０とが並列に接続されている。そのため、電源からグランドに流れる電流は、反共振周波数の付近以外の周波数（共振周波数を含む）では低ＥＳＲコンデンサ６０を通り、反共振周波数の付近の周波数では高ＥＳＲコンデンサ７０を通る。そのため、共振周波数でのインピーダンスを低く保ったまま、反共振周波数でのインピーダンスを下げることが可能となる。
【００５０】
特に、本実施形態では、高ＥＳＲコンデンサ７０のＥＳＲ（積層セラミックコンデンサ６７のＥＳＲと抵抗パターン１６との合成抵抗）が１．５Ω以上２０Ω以下に設定され、低ＥＳＲコンデンサ６０のＥＳＲが１００ｍΩ以下に設定されているため、共振周波数での電源インピーダンスを低く保ったまま、反共振周波数における電源インピーダンスを、低ＥＳＲコンデンサ６０のみの場合と比較して、半分以下に低減（−６ｄＢのノイズ低減に相当）することが可能となる。
【００５１】
さらに、本実施形態によれば、並列に接続された高ＥＳＲコンデンサ７０の実効抵抗Ｒ２が、０．１６Ω以上３．９８Ω以下に設定されているため、あらゆる条件で、反共振周波数における電源インピーダンスを、低ＥＳＲコンデンサ６０のみの場合と比較して、半分以下に低減することが可能となる。
【００５２】
また、本実施形態によれば、高ＥＳＲコンデンサ７０（積層セラミックコンデンサ６７）のＥＳＬ、及び低ＥＳＲコンデンサ６０（積層セラミックコンデンサ６０）のＥＳＬが共に１ｎＨ以下に設定されているため、高ＥＳＲコンデンサ７０及び低ＥＳＲコンデンサ６０を含むバイパスコンデンサ全体のＥＳＬ（実効インダクタンス）がより低減される。その結果、反共振周波数での電源インピーダンスのピークをより低減することができる。
【００５３】
ところで、積層セラミックコンデンサ６７にチップ抵抗を直列に接続することによって、ＥＳＲを高めようとした場合、チップ抵抗のＥＳＬが高ＥＳＲコンデンサ７０側に付加されてしまう。しかしながら、本実施形態では、抵抗パターン１６により抵抗を付与しているため、ＥＳＬが増大することなく、高ＥＳＲコンデンサ７０側のＥＳＬと低ＥＳＲコンデンサ６０側のＥＳＬとを揃えることができる。
【００５４】
以上、本発明の実施の形態について説明したが、本発明は、上記実施形態に限定されるものではなく種々の変形が可能である。例えば、上記実施形態では、低ＥＳＲコンデンサ６０及び高ＥＳＲコンデンサ７０を多層配線基板１の裏面１ｂに実装したが、ＩＣ５０と同じ側の実装面１ａに実装する構成としてもよい。
【００５５】
また、上記実施形態では、抵抗パターン１６を、積層セラミックコンデンサ６７の一方の外部電極６８側に設けたが、他方の外部電極６９側、又は、双方の外部電極６８，６９に設けてもよい
【００５６】
また、上記実施形態では、配線パターン１５の一部に抵抗パターン１６を形成する構成としたが、多層配線基板１の第３ビア１３（又は第４ビア２３）が裏面１ｂの配線パターン１５（又は配線パターン２５）と接している箇所に抵抗ペーストを塗布することにより、抵抗を付与する構成としてもよい。
【００５７】
上記実施形態では、多層配線基板１として３層の基板を用いたが、多層配線基板１としては、４層以上のものを用いてもよい。
【００５８】
上記本実施形態では、高ＥＳＲコンデンサ７０及び低ＥＳＲコンデンサ６０それぞれの数を１個にしたが、高ＥＳＲコンデンサ７０及び低ＥＳＲコンデンサ６０それぞれの数は２以上であってもよい。この場合、高ＥＳＲコンデンサ７０の数は、低ＥＳＲコンデンサ６０の数以上であることが好ましい。このようにすれば、並列に接続される高ＥＳＲコンデンサ７０の数が多くなるため、より多くの高ＥＳＲコンデンサ７０のＥＳＬが並列に接続されることとなり、高ＥＳＲコンデンサ７０全体のＥＳＬ（実効インダクタンス）がより低減される。その結果、反共振周波数での電源インピーダンスのピークを効果的に低減することができる。
【符号の説明】
【００５９】
１ 多層配線基板
１０ 電源プレーン
１１ 第１ビア
１２，１３ 第３ビア
１４，１５ 配線パターン
１６ 抵抗パターン
２０ グランドプレーン
２１ 第２ビア
２２，２３ 第４ビア
２４，２５ 配線パターン
３０，３１，３２ 絶縁層
５０ ＩＣ
６０，６７ 積層セラミックコンデンサ
７０ 高ＥＳＲコンデンサ
【技術分野】
【０００１】
本発明は、多層配線基板に関し、特に、複数のデカップリングコンデンサが実装される多層配線基板に関する。
【背景技術】
【０００２】
ディジタル回路では、ＩＣやＬＳＩの動作中の負荷変動を吸収したり、ノイズを除去するため、電源−グランド間にデカップリングコンデンサが挿入される。その際、電圧変動を抑制する観点から、電源インピーダンスは可能な限り低いことが望ましい。
【０００３】
ところで、現実のコンデンサには、容量成分（ＥＳＣ（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｃａｐａｃｉｔａｎｃｅ））の他、等価直列インダクタンス（ＥＳＬ（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ）や等価直列抵抗（ＥＳＲ（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ））が存在する。そのため、デカップリングコンデンサが実装された多層配線基板（多層プリント基板）では、デカップリングコンデンサの容量（ＥＳＣ）と、多層配線基板の配線等のインダクタンス（Ｌ成分）及びデカップリングコンデンサのＥＳＬとによる共振（直列共振）、及び、多層配線基板の電源プレーン−グランドプレーン間の容量と、多層配線基板の配線等のインダクタンス（Ｌ成分）及びデカップリングコンデンサのＥＳＬとによる反共振（並列共振）が起きる。
【０００４】
よって、電源インピーダンスは、共振周波数を境にして、低周波側では、周波数が高くなるに従って低くなるが、高周波側では、周波数が高くなるほど高くなる傾向を示す。すなわち、電源インピーダンスは、共振周波数付近で谷型の特性を示す。一方、電源インピーダンスは、反共振周波数を境にして、低周波側では周波数が高くなるに従って高くなるが、高周波側では周波数が高くなるほど低くなる。すなわち、反共振周波数付近で山型の特性を示す。ここで、共振周波数では、インピーダンスが極小となり低く保たれるため、電圧変動は小さくなるが、反共振周波数では、インピーダンスが極大となり高くなるため、電圧変動が大きくなる。このような反共振を抑制する方法としては、デカップリングコンデンサの等価直列抵抗を大きくする（Ｑ値を低くする）ことが考えられる。
【０００５】
ここで、下記非特許文献１には、抵抗を付与したコンデンサ（すなわち等価直列抵抗を高くしたコンデンサ）を用いて、インピーダンスの反共振を抑制する手法が提案されている。
【先行技術文献】
【特許文献】
【０００６】
【非特許文献１】Ｔａｋｅｓｈｉ Ｈａｋｏｄａ，Ｔａｋａｓｈｉ Ｓａｋｕｓａｂｅ，Ｔａｋｅｈｉｒｏ Ｔａｋａｈａｓｈｉ ａｎｄ Ｎｏｂｏｒｕ Ｓｃｈｉｂｕｙａ，”Ｓｔｕｄｙ ｏｎ Ｎｏｉｓｅ Ｒｅｄｕｃｔｉｏｎ Ｅｆｆｅｃｔ Ｕｓｉｎｇ ｔｈｅ Ｄｅｃｏｕｐｌｉｎｇ Ｃａｐａｃｉｔｏｒ ｗｉｔｈ Ｒｅｓｉｓｔｏｒ ｏｎ Ｐｏｗｅｒ Ｄｉｓｔｒｉｂｕｔｉｏｎ Ｌｉｎｅ”，Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ Ｃｏｍｐａｔｉｂｉｌｉｔｙ ａｎｄ １９ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｚｕｒｉｃｈ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ Ｃｏｍｐａｔｉｂｉｌｉｔｙ，２００８．ＡＰＥＭＣ ２００８． Ａｓｉａ−Ｐａｃｉｆｉｃ Ｓｙｍｐｏｓｉｕｍ ｏｎ，１９−２３ Ｍａｙ ２００８，ｐ．８６３−８６６
【発明の概要】
【発明が解決しようとする課題】
【０００７】
非特許文献１において提案されている手法によれば、高抵抗を付与したコンデンサを用いることにより、反共振が抑制される。しかしながら、この手法では、反共振周波数でのインピーダンスは比較的低く抑えられるが、反共振周波数よりも低周波数側の領域、特に共振周波数周辺でインピーダンスが増大するという問題がある。
【０００８】
本発明は、上記問題点を解消する為になされたものであり、共振周波数での電源インピーダンスを低く保ったまま反共振周波数での電源インピーダンスを下げることが可能な多層配線基板を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る多層配線基板は、集積回路、及び該集積回路の電源−グランド間に互いに並列に接続される複数のデカップリングコンデンサが実装される多層配線基板であって、複数のデカップリングコンデンサが、所定の抵抗値を有する抵抗パターンを含む配線パターンによって集積回路の電源−グランド間に接続される１以上の積層セラミックコンデンサと、抵抗パターンを含まない配線パターンによって集積回路の電源−グランド間に接続される１以上の積層セラミックコンデンサとを有することを特徴とする。
【００１０】
本発明に係る多層配線基板によれば、ＩＣやＬＳＩ等の集積回路の電源−グランド間に互いに並列に実装される複数のデカップリングコンデンサが、所定の抵抗値を有する抵抗パターンを含む配線パターンによって接続される１以上の積層セラミックコンデンサと、抵抗パターンを含まない配線パターンによって接続される１以上の積層セラミックコンデンサとを有している。ここで、抵抗パターンを含む配線パターンによって接続される積層セラミックコンデンサでは、該積層セラミックコンデンサの容量に対して抵抗成分が直列に付加されることとなるため、実質的に等価直列抵抗（ＥＳＲ）が高くなる。すなわち、抵抗パターンを含む配線パターンによって接続される積層セラミックコンデンサは、抵抗パターンを含まない配線パターンによって接続される積層セラミックコンデンサよりも実質的に等価直列抵抗（ＥＳＲ）が高くなる。以下、抵抗パターン及び該抵抗パターンを含む配線パターンによって接続される積層セラミックコンデンサを「高ＥＳＲコンデンサ」ともいい、抵抗パターンを含まない配線パターンによって接続される積層セラミックコンデンサを「低ＥＳＲコンデンサ」ともいう。
【００１１】
このように、本発明に係る多層配線基板では、集積回路の電源−グランド間に互いに並列に実装される複数のデカップリングコンデンサが、高ＥＳＲコンデンサと、低ＥＳＲコンデンサとを有しているため、電源からグランドに流れる電流は、反共振周波数の付近以外の周波数（共振周波数を含む）では低ＥＳＲコンデンサを通り、反共振周波数の付近の周波数では高ＥＳＲコンデンサを通る。そのため、共振周波数でのインピーダンスを低く保ったまま、反共振周波数でのインピーダンスを下げることができる。なお、ここで、多層配線基板には、プリント基板の他、インターポーザなどを含むものとする。
【００１２】
本発明に係る多層配線基板では、積層セラミックコンデンサの等価直列抵抗が１００ｍΩ以下であり、積層セラミックコンデンサの等価直列抵抗と抵抗パターンとの合成抵抗が１．５Ω以上２０Ω以下であることが好ましい。
【００１３】
この場合、高ＥＳＲコンデンサのＥＳＲ（積層セラミックコンデンサの等価直列抵抗と抵抗パターンとの合成抵抗）が１．５Ω以上２０Ω以下に設定され、低ＥＳＲコンデンサのＥＳＲが１００ｍΩ以下に設定されているため、共振周波数での電源インピーダンスを低く保ったまま、反共振周波数における電源インピーダンスを、低ＥＳＲコンデンサのみの場合と比較して、半分以下に低減（−６ｄＢのノイズ低減に相当）することが可能となる。
【００１４】
また、本発明に係る多層配線基板では、抵抗パターンを含む配線パターンによって集積回路の電源−グランド間に接続される積層セラミックコンデンサの数が、抵抗パターンを含まない配線パターンによって集積回路の電源−グランド間に接続される積層セラミックコンデンサの数以上であることが好ましい。
【００１５】
このようにすれば、並列に接続される高ＥＳＲコンデンサの数が多くなるため、より多くの高ＥＳＲコンデンサのＥＳＬが並列に接続されることとなり、高ＥＳＲコンデンサ全体のＥＳＬ（実効インダクタンス）がより低減される。その結果、反共振周波数での電源インピーダンスのピークを効果的に低減することができる。
【００１６】
また、本発明に係る多層配線基板では、積層セラミックコンデンサの等価直列インダクタンスが、１ｎＨ以下であることが好ましい。
【００１７】
このようにすれば、１以上の高ＥＳＲコンデンサ及び１以上の低ＥＳＲコンデンサを含むバイパスコンデンサ全体のＥＳＬ（実効インダクタンス）がより低減される。その結果、反共振周波数での電源インピーダンスのピークをより低減することができる。
【００１８】
本発明に係る多層配線基板では、抵抗パターンを含む配線パターンによって集積回路の電源−グランド間に接続される積層セラミックコンデンサ全体の実効抵抗が、０．１６Ω以上３．９８Ω以下であることが好ましい。
【００１９】
このようにすれば、あらゆる条件で、反共振周波数における電源インピーダンスを、低ＥＳＲコンデンサのみの場合と比較して、半分以下に低減（−６ｄＢのノイズ低減に相当）することが可能となる。なお、この場合、並列に接続される高ＥＳＲコンデンサの数は、該高ＥＳＲコンデンサのＥＳＲに応じて、実効抵抗（合成抵抗）が、０．１６Ω以上３．９８Ω以下となるように設定される。
【００２０】
また、本発明に係る多層配線基板では、抵抗パターンを含む配線パターンのインダクタンス値と、抵抗パターンを含まない配線パターンのインダクタンス値とが略等しいことが好ましい。
【００２１】
このようにすれば、集積回路の電源端子からのインダクタンス値が略等しい位置に高ＥＳＲコンデンサと低ＥＳＲコンデンサとを配置することができる。
【発明の効果】
【００２２】
本発明によれば、共振周波数での電源インピーダンスを低く保ったまま反共振周波数での電源インピーダンスを下げることが可能となる。
【図面の簡単な説明】
【００２３】
【図１】実施形態に係る多層配線基板の構成を示す断面図である。
【図２】図１の矢印方向から見た、実施形態に係る多層基板の要部拡大図（底面図）である。
【図３】実施形態に係る多層配線基板に実装される積層セラミックコンデンサの断面図である。
【図４】実施形態に係る多層配線基板の等価回路を示す図である。
【図５】抵抗パターンの抵抗値の設定方法を説明するための図である。
【図６】実施形態に係る多層配線基板の電源インピーダンスを示す図である。
【発明を実施するための形態】
【００２４】
以下、図面を参照して本発明の好適な実施形態について詳細に説明する。なお、各図において、同一要素には同一符号を付して重複する説明を省略する。
【００２５】
まず、図１〜図３を併せて用いて、実施形態に係る多層配線基板１の構成について説明する。図１は、多層配線基板１の構成を示す断面図であり、図２は、図１の矢印方向から見た多層配線基板１の要部拡大図（底面図）である。また、図３は、多層配線基板１に実装される積層セラミックコンデンサ６０（６７）の断面図である。
【００２６】
多層配線基板１は、図１において上側から、絶縁層３０、電源プレーン（電源層）１０、絶縁層３１、グランドプレーン（グランド層）２０、及び、絶縁層３２、が順番に積層されて構成されている。すなわち、多層配線基板１は、電源プレーン１０、及び、該電源プレーン１０と絶縁層３１を介して対向して配置されるグランドプレーン２０を内層として有している。
【００２７】
絶縁層３０，３１，３２それぞれは、例えば、絶縁性の樹脂やセラミックスなどから形成された矩形の薄板である。電源プレーン１０は、銅箔などからなる電源パターンが略一面に形成された所謂ベタ電源層である。また、グランドプレーン２０は、銅箔などからなるグランドパターンが略一面に形成された所謂ベタグランド層である。
【００２８】
多層配線基板１の上面１ａには、例えば銅箔などからなる配線パターン（プリント配線）が形成されており、ＩＣ（特許請求の範囲に記載の集積回路に相当）５０等の電子部品が実装されている。なお、ＩＣ５０は、例えば、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージのＩＣであり、ボール状電極（バンプ）を用いたフェースダウン実装によって、多層配線基板１の上面１ａに実装される。
【００２９】
ＩＣ５０の電源端子５１は、絶縁層３０を厚み方向に貫通するように形成された第１層間貫通ビア（以下単に「第１ビア」という）１１を介して電源プレーン１０と接続されている。また、ＩＣ５０のグランド端子５２は、絶縁層３０及び絶縁層３１を厚み方向に貫通するように形成された第２層間貫通ビア（以下単に「第２ビア」という）２１を介してグランドプレーン２０と接続されている。
【００３０】
一方、多層配線基板１の裏面１ｂには、図２に示されるように、複数（図２の例では２個）の積層セラミックコンデンサ（デカップリングコンデンサ）６０，６７がはんだ付けなどによって実装されている。
【００３１】
ここで、積層セラミックコンデンサ６０，６７には、公知の積層セラミックコンデンサを用いることができる。すなわち、図３に断面図で示されるように、積層セラミックコンデンサ６０（６７）は、矩形に形成された複数の誘電体層６２と、複数の内部電極６３，６４とが交互に積層されることにより構成された直方体形状の積層体６１と、該積層体６１の対向する側面に形成された一対の外部電極６５（６８），６６（６９）を備えて構成されている。なお、積層セラミックコンデンサ６０，６７としては、等価直列インダクタンス（ＥＳＬ）が１ｎＨ以下のものを用いた。
【００３２】
図２に戻って説明を続けると、多層配線基板１の裏面１ｂには、例えば銅箔などから形成され、ＩＣ５０の電源−グランド間に２個の積層セラミックコンデンサ６０，６７を並列に接続するための配線パターン（プリント配線）１４，１５（１６），２４，２５が形成されている。なお、多層配線基板１では、ＩＣ５０の電源端子５１から積層セラミックコンデンサ６０までのインダクタンス値と、積層セラミックコンデンサ６７までのインダクタンス値とが略等しくなるように、すなわち、配線パターン１４と配線パターン１５（１６）との配線長が略等しくなるように形成されている。
【００３３】
配線パターン１４の一端には、はんだ付けによって積層セラミックコンデンサ６０の一方の外部電極６５が接続されている。この配線パターン１４の他端は、第３層間貫通ビア（以下単に「第３ビア」という）１２と接続されている。第３ビア１２は、配線パターン１４の他端と多層配線基板１の電源プレーン１０とを接続するものである。これにより、積層セラミックコンデンサ６０の一方の外部電極６５は、電源プレーン１０に接続される。また、配線パターン２４の一端には、はんだ付けによって積層セラミックコンデンサ６０の他方の外部電極６６が接続されている。この配線パターン２４の他端は、第４層間貫通ビア（以下単に「第４ビア」という）２２と接続されている。第４ビア２２は、配線パターン２４の他端と多層配線基板１のグランドプレーン２０とを接続するものである。これにより、積層セラミックコンデンサ６０の他方の外部電極６６は、グランドプレーン２０に接続される。
【００３４】
配線パターン１５の一端には、所定の抵抗値（詳細は後述する）を有する抵抗パターン１６が形成されており、該抵抗パターン１６に、はんだ付けなどによって積層セラミックコンデンサ６７の一方の外部電極６８が接続されている。この配線パターン１５の他端は、第３ビア１３と接続されている。第３ビア１３は、配線パターン１５の他端と多層配線基板１の電源プレーン１０とを接続するものである。これにより、積層セラミックコンデンサ６７の一方の外部電極６８は、抵抗パターン１６を介して電源プレーン１０に接続される。ここで、積層セラミックコンデンサ６７は、抵抗パターン１６を介して配線パターン１５に接続されるため、該積層セラミックコンデンサ６７の容量に対して抵抗成分が直列に付加されることとなり、実質的に等価直列抵抗（ＥＳＲ）が高くなる。
【００３５】
一方、配線パターン２５の一端には、はんだ付けによって積層セラミックコンデンサ６７の他方の外部電極６９が接続されている。この配線パターン２５の他端は、第４ビア２３と接続されている。第４ビア２３は、配線パターン２５の他端と多層配線基板１のグランドプレーン２０とを接続するものである。これにより、積層セラミックコンデンサ６７の他方の外部電極６９は、グランドプレーン２０に接続される。
【００３６】
以上のようにして、２個の積層セラミックコンデンサ６０，６７は、ＩＣ５０の電源−グランド間に互いに並列に接続されて実装される。また、その際に、積層セラミックコンデンサ６７は、抵抗パターン１６を介して、ＩＣ５０の電源−グランド間に接続され、積層セラミックコンデンサ６０は、抵抗パターン１６を介することなくＩＣ５０の電源−グランド間に接続される。以下、区別を容易にするために、抵抗パターン１６及び該抵抗パターン１６を含む配線パターン１５によって接続される積層セラミックコンデンサ６７を「高ＥＳＲコンデンサ７０」ともいい、抵抗パターン１６を含まない配線パターン１４によって接続される積層セラミックコンデンサ６０を「低ＥＳＲコンデンサ６０」ともいう。
【００３７】
図２では、高ＥＳＲコンデンサ７０と低ＥＳＲコンデンサ６０とが１個づつ実装されている場合を例に示したが、高ＥＳＲコンデンサ７０及び低ＥＳＲコンデンサ６０それぞれの数は複数であってもよい。ただし、高ＥＳＲコンデンサ７０及び低ＥＳＲコンデンサ６０それぞれの数は、１０以下に設定される。また、高ＥＳＲコンデンサ７０の数は、低ＥＳＲコンデンサ６０の数以上に設定される。その際、抵抗パターン１６の抵抗値、高ＥＳＲコンデンサ７０の数は、要求されるインピーダンス特性、実装面積や、後述する実効抵抗などを考慮して設定される。
【００３８】
ここで、抵抗パターン１６は、例えば、抵抗成分を含有する抵抗ペースト（抵抗材）を塗布して焼き付けることによって形成される。なお、抵抗成分としては、例えば、Ｉｎ−Ｓｎ複合酸化物（ＩＴＯ）、Ｌａ−Ｃｕ複合酸化物、Ｓｒ−Ｆｅ複合酸化物、Ｃａ−Ｓｒ−Ｒｕ複合酸化物などの複合酸化物が用いられる。また、抵抗パターン１６には、例えばＢ−Ｓｉ系ガラス、Ｂ−Ｓｉ−Ｚｎ系ガラスなどのガラスが添加される。さらに、抵抗パターン１６に、Ｎｉ，Ｃｕ、Ｍｏ、Ｃｒ、Ｎｂなどの金属や、Ａｌ２Ｏ３、ＴｉＯ２、ＺｒＯ２、ＺｎＯ２などの金属酸化物を添加することにより、比抵抗等を調整することができる。このようにして抵抗パターン１６の抵抗値を調節することにより、高ＥＳＲコンデンサ７０のＥＳＲ（すなわち、積層セラミックコンデンサ６７のＥＳＲと抵抗パターン１６との合成抵抗）は、１．５Ω〜２０Ωの範囲内に調節される。
【００３９】
ここで、図４を参照しつつ、高ＥＳＲコンデンサ７０のＥＳＲの設定方法について説明する。ここで、図４は、多層配線基板１の等価回路を示す図である。図４において、６０Ａは、全て（本実施形態では１個）の低ＥＳＲコンデンサ６０の実効回路を示し、７０Ａは、全て（本実施形態では１個）の高ＥＳＲコンデンサ７０の実効回路を示す。なお、第１ビア１１のインダクタンス及び第２ビア２１のインダクタンスは、反共振には影響しないため、図４に示した等価回路では省略した。
【００４０】
まず、図４に示した多層配線基板１の等価回路において、低ＥＳＲコンデンサ６０の実効回路６０Ａの実効抵抗Ｒ１を１０ｍΩ、実効静電容量Ｃ１を１μＦとするとともに、高ＥＳＲコンデンサ７０の実効回路７０Ａの実効静電容量Ｃ２を１μＦとした。
【００４１】
そして、多層配線基板１のプレーン間容量（平板容量）Ｃｐを１００ｐＦ〜２ｎＦ（１０水準）、低ＥＳＲコンデンサ６０の実効インダクタンスＬ１を１００ｐＨ〜１ｎＨ（８水準）、高ＥＳＲコンデンサ７０の実効インダクタンスＬ２を１００ｐＨ〜１ｎＨ（８水準）（ただしＬ１≦Ｌ２）の間でそれぞれ変化させた、計６４０ケースに対して、高ＥＳＲコンデンサ７０の実効抵抗Ｒ２を１０ｍΩとした場合（すなわち低ＥＳＲコンデンサ６０と同じにした場合）と比較して、反共振のインピーダンスのピーク値が１／２以下になる最小と最大の実効抵抗Ｒ２を１０ｍ〜１００Ω（１０１水準）の範囲で探索した。
【００４２】
その結果、図５に示されるように、反共振のインピーダンスのピーク値が１／２以下になる実効抵抗Ｒ２は、最小が０．１６Ω、最大が３．９８Ωとなった。求められた実効抵抗Ｒ２に対して、並列に接続され得る高ＥＳＲコンデンサ７０の数を考慮し、各高ＥＳＲコンデンサ７０のＥＳＲ（すなわち積層セラミックコンデンサ６７のＥＳＲと抵抗パターン１６との合成抵抗）を、１．５Ω以上２０Ω以下の範囲に設定すれば、反共振のインピーダンスのピークを、低ＥＳＲコンデンサ６０のみを使用した場合（実効抵抗Ｒ２が１０ｍΩの場合）と比較して、５０％以上低減できるという結果が得られた。すなわち、並列に接続される高ＥＳＲコンデンサ７０の数は、ＥＳＲ（積層セラミックコンデンサ６７のＥＳＲと抵抗パターン１６との合成抵抗）に応じて、実行抵抗Ｒ２が上述した範囲内に収まるように設定される。
【００４３】
上述したように実装されることにより、高ＥＳＲコンデンサ７０と低ＥＳＲコンデンサ６０とが、並列に、ＩＣ５０の電源−グランド間に挿入される。そのため、電源からグランドに流れる電流は、反共振周波数の付近以外の周波数（共振周波数を含む）では低ＥＳＲコンデンサ６０側を通り、反共振周波数の付近の周波数では高ＥＳＲコンデンサ７０側を通る。よって、共振周波数でのインピーダンスが低く保たれたまま、反共振周波数でのインピーダンスが低減される。特に、本実施形態に係る多層配線基板１では、高ＥＳＲコンデンサ７０のＥＳＲ（積層セラミックコンデンサ６７のＥＳＲと抵抗パターン１６との合成抵抗）が１．５Ω以上２０Ω以下に設定され、低ＥＳＲコンデンサ６０のＥＳＲが１００ｍΩ以下に設定されているため、共振周波数での電源インピーダンスが低く保たれたまま、反共振周波数における電源インピーダンスが、低ＥＳＲコンデンサ６０のみの場合と比較して、半分以下に低減（−６ｄＢのノイズ低減に相当）される。
【００４４】
ここで、本実施形態に係る多層配線基板１による電源インピーダンスの低減効果を確認するために、多層配線基板１の電源インピーダンスを測定した。また、比較例として、低ＥＳＲコンデンサ６０のみを実装した場合（すなわち、全ての積層セラミックコンデンサ６０を抵抗パターン１６を含まない配線パターン１４で接続した場合）の電源インピーダンス、及び、高ＥＳＲコンデンサ７０のみを実装したとき（すなわち、全ての積層セラミックコンデンサ６７を抵抗パターン１６を含む配線パターン１５で接続したとき）の電源インピーダンスを併せて測定した。なお、多層配線基板１として、ＥＳＲが１０ｍΩの低ＥＳＲコンデンサ６０が１個と、ＥＳＲが１．５Ωの高ＥＳＲコンデンサ７０が１個、実装されているものを用いた。一方、比較例として、低ＥＳＲコンデンサ６０のみが２個実装された多層配線基板、及び高ＥＳＲコンデンサ７０のみが２個実装された多層配線基板を用いた。
【００４５】
低ＥＳＲコンデンサ６０と高ＥＳＲコンデンサ７０が１個づつ実装された多層配線基板１、低ＥＳＲコンデンサ６０のみが２個実装された多層配線基板、及び、高ＥＳＲコンデンサ７０のみが２個実装された多層配線基板それぞれの電源インピーダンスの周波数特性（測定結果）を図６に示す。図６に示されたグラフの横軸は周波数（Ｈｚ）であり、縦軸はインピーダンス（Ω）である。また、図６のグラフでは、実施形態に係る多層配線基板１の測定結果を実線で、低ＥＳＲコンデンサ６０のみが実装された多層配線基板の測定結果を破線で、高ＥＳＲコンデンサ７０のみが実装された多層配線基板の測定結果を一点鎖線でそれぞれ示した。
【００４６】
図６に破線で示されるように、低ＥＳＲコンデンサ６０のみが実装された多層配線基板の場合、共振周波数（約１２ＭＨｚ）でのインピーダンスは低く（約１３ｍΩ）抑えられているが、反共振周波数（約５００ＭＨｚ）ではピークが生じ、インピーダンスが急激に増大（約１００Ω）した。
【００４７】
一方、図６に一点鎖線で示されるように、高ＥＳＲコンデンサ７０のみが実装された多層配線基板では、反共振周波数（約５００ＭＨｚ）でのインピーダンスは比較的低く（約３Ω）抑えられている。しかしながら、反共振周波数よりも低周波数側、特に６０ＭＨｚよりも低い周波数領域で、インピーダンスが増大（約２５０〜４００ｍΩ）している。
【００４８】
図６に実線で示されるように、本実施形態に係る多層配線基板１の場合、共振周波数（約１６ＭＨｚ）でのインピーダンスは比較的低く（約２２ｍΩ）抑えられている。また、反共振周波数（約５００ＭＨｚ）でのインピーダンスも比較的低く（約５．５Ω）抑えられている。このように、本実施形態に係る多層配線基板１によれば、共振周波数での電源インピーダンスが低く保たれたまま、反共振周波数での電源インピーダンスが、低ＥＳＲコンデンサ６０のみが実装された多層配線基板と比較して、１／２以下に低減される。
【００４９】
以上、詳細に説明したように、本実施形態によれば、ＩＣ５０の電源−グランド間に高ＥＳＲコンデンサ７０と低ＥＳＲコンデンサ６０とが並列に接続されている。そのため、電源からグランドに流れる電流は、反共振周波数の付近以外の周波数（共振周波数を含む）では低ＥＳＲコンデンサ６０を通り、反共振周波数の付近の周波数では高ＥＳＲコンデンサ７０を通る。そのため、共振周波数でのインピーダンスを低く保ったまま、反共振周波数でのインピーダンスを下げることが可能となる。
【００５０】
特に、本実施形態では、高ＥＳＲコンデンサ７０のＥＳＲ（積層セラミックコンデンサ６７のＥＳＲと抵抗パターン１６との合成抵抗）が１．５Ω以上２０Ω以下に設定され、低ＥＳＲコンデンサ６０のＥＳＲが１００ｍΩ以下に設定されているため、共振周波数での電源インピーダンスを低く保ったまま、反共振周波数における電源インピーダンスを、低ＥＳＲコンデンサ６０のみの場合と比較して、半分以下に低減（−６ｄＢのノイズ低減に相当）することが可能となる。
【００５１】
さらに、本実施形態によれば、並列に接続された高ＥＳＲコンデンサ７０の実効抵抗Ｒ２が、０．１６Ω以上３．９８Ω以下に設定されているため、あらゆる条件で、反共振周波数における電源インピーダンスを、低ＥＳＲコンデンサ６０のみの場合と比較して、半分以下に低減することが可能となる。
【００５２】
また、本実施形態によれば、高ＥＳＲコンデンサ７０（積層セラミックコンデンサ６７）のＥＳＬ、及び低ＥＳＲコンデンサ６０（積層セラミックコンデンサ６０）のＥＳＬが共に１ｎＨ以下に設定されているため、高ＥＳＲコンデンサ７０及び低ＥＳＲコンデンサ６０を含むバイパスコンデンサ全体のＥＳＬ（実効インダクタンス）がより低減される。その結果、反共振周波数での電源インピーダンスのピークをより低減することができる。
【００５３】
ところで、積層セラミックコンデンサ６７にチップ抵抗を直列に接続することによって、ＥＳＲを高めようとした場合、チップ抵抗のＥＳＬが高ＥＳＲコンデンサ７０側に付加されてしまう。しかしながら、本実施形態では、抵抗パターン１６により抵抗を付与しているため、ＥＳＬが増大することなく、高ＥＳＲコンデンサ７０側のＥＳＬと低ＥＳＲコンデンサ６０側のＥＳＬとを揃えることができる。
【００５４】
以上、本発明の実施の形態について説明したが、本発明は、上記実施形態に限定されるものではなく種々の変形が可能である。例えば、上記実施形態では、低ＥＳＲコンデンサ６０及び高ＥＳＲコンデンサ７０を多層配線基板１の裏面１ｂに実装したが、ＩＣ５０と同じ側の実装面１ａに実装する構成としてもよい。
【００５５】
また、上記実施形態では、抵抗パターン１６を、積層セラミックコンデンサ６７の一方の外部電極６８側に設けたが、他方の外部電極６９側、又は、双方の外部電極６８，６９に設けてもよい
【００５６】
また、上記実施形態では、配線パターン１５の一部に抵抗パターン１６を形成する構成としたが、多層配線基板１の第３ビア１３（又は第４ビア２３）が裏面１ｂの配線パターン１５（又は配線パターン２５）と接している箇所に抵抗ペーストを塗布することにより、抵抗を付与する構成としてもよい。
【００５７】
上記実施形態では、多層配線基板１として３層の基板を用いたが、多層配線基板１としては、４層以上のものを用いてもよい。
【００５８】
上記本実施形態では、高ＥＳＲコンデンサ７０及び低ＥＳＲコンデンサ６０それぞれの数を１個にしたが、高ＥＳＲコンデンサ７０及び低ＥＳＲコンデンサ６０それぞれの数は２以上であってもよい。この場合、高ＥＳＲコンデンサ７０の数は、低ＥＳＲコンデンサ６０の数以上であることが好ましい。このようにすれば、並列に接続される高ＥＳＲコンデンサ７０の数が多くなるため、より多くの高ＥＳＲコンデンサ７０のＥＳＬが並列に接続されることとなり、高ＥＳＲコンデンサ７０全体のＥＳＬ（実効インダクタンス）がより低減される。その結果、反共振周波数での電源インピーダンスのピークを効果的に低減することができる。
【符号の説明】
【００５９】
１ 多層配線基板
１０ 電源プレーン
１１ 第１ビア
１２，１３ 第３ビア
１４，１５ 配線パターン
１６ 抵抗パターン
２０ グランドプレーン
２１ 第２ビア
２２，２３ 第４ビア
２４，２５ 配線パターン
３０，３１，３２ 絶縁層
５０ ＩＣ
６０，６７ 積層セラミックコンデンサ
７０ 高ＥＳＲコンデンサ
【特許請求の範囲】
【請求項１】
集積回路、及び該集積回路の電源−グランド間に互いに並列に接続される複数のデカップリングコンデンサが実装される多層配線基板であって、
前記複数のデカップリングコンデンサは、所定の抵抗値を有する抵抗パターンを含む配線パターンによって前記集積回路の電源−グランド間に接続される１以上の積層セラミックコンデンサと、前記抵抗パターンを含まない配線パターンによって前記集積回路の電源−グランド間に接続される１以上の積層セラミックコンデンサとを有することを特徴とする多層配線基板。
【請求項２】
前記積層セラミックコンデンサの等価直列抵抗は、１００ｍΩ以下であり、
前記積層セラミックコンデンサの等価直列抵抗と前記抵抗パターンとの合成抵抗は、１．５Ω以上２０Ω以下であることを特徴とする請求項１に記載の多層配線基板。
【請求項３】
前記抵抗パターンを含む配線パターンによって前記集積回路の電源−グランド間に接続される積層セラミックコンデンサの数は、前記抵抗パターンを含まない配線パターンによって前記集積回路の電源−グランド間に接続される積層セラミックコンデンサの数以上であることを特徴とする請求項１又は２に記載の多層配線基板。
【請求項４】
前記積層セラミックコンデンサの等価直列インダクタンスは、１ｎＨ以下であることを特徴とする請求項１〜３のいずれか１項に記載の多層配線基板。
【請求項５】
前記抵抗パターンを含む配線パターンによって前記集積回路の電源−グランド間に接続される積層セラミックコンデンサ全体の実効抵抗は、０．１６Ω以上３．９８Ω以下であることを特徴とする請求項１〜４のいずれか１項に記載の多層配線基板。
【請求項６】
前記抵抗パターンを含む配線パターンのインダクタンス値と、前記抵抗パターンを含まない配線パターンのインダクタンス値とは略等しいことを特徴とする請求項１〜５のいずれか１項に記載の多層配線基板。
【請求項１】
集積回路、及び該集積回路の電源−グランド間に互いに並列に接続される複数のデカップリングコンデンサが実装される多層配線基板であって、
前記複数のデカップリングコンデンサは、所定の抵抗値を有する抵抗パターンを含む配線パターンによって前記集積回路の電源−グランド間に接続される１以上の積層セラミックコンデンサと、前記抵抗パターンを含まない配線パターンによって前記集積回路の電源−グランド間に接続される１以上の積層セラミックコンデンサとを有することを特徴とする多層配線基板。
【請求項２】
前記積層セラミックコンデンサの等価直列抵抗は、１００ｍΩ以下であり、
前記積層セラミックコンデンサの等価直列抵抗と前記抵抗パターンとの合成抵抗は、１．５Ω以上２０Ω以下であることを特徴とする請求項１に記載の多層配線基板。
【請求項３】
前記抵抗パターンを含む配線パターンによって前記集積回路の電源−グランド間に接続される積層セラミックコンデンサの数は、前記抵抗パターンを含まない配線パターンによって前記集積回路の電源−グランド間に接続される積層セラミックコンデンサの数以上であることを特徴とする請求項１又は２に記載の多層配線基板。
【請求項４】
前記積層セラミックコンデンサの等価直列インダクタンスは、１ｎＨ以下であることを特徴とする請求項１〜３のいずれか１項に記載の多層配線基板。
【請求項５】
前記抵抗パターンを含む配線パターンによって前記集積回路の電源−グランド間に接続される積層セラミックコンデンサ全体の実効抵抗は、０．１６Ω以上３．９８Ω以下であることを特徴とする請求項１〜４のいずれか１項に記載の多層配線基板。
【請求項６】
前記抵抗パターンを含む配線パターンのインダクタンス値と、前記抵抗パターンを含まない配線パターンのインダクタンス値とは略等しいことを特徴とする請求項１〜５のいずれか１項に記載の多層配線基板。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１２−１６４８１６（Ｐ２０１２−１６４８１６Ａ）
【公開日】平成２４年８月３０日（２０１２．８．３０）
【国際特許分類】
【出願番号】特願２０１１−２４１６９（Ｐ２０１１−２４１６９）
【出願日】平成２３年２月７日（２０１１．２．７）
【出願人】（０００００６２３１）株式会社村田製作所 (3,635)
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年８月３０日（２０１２．８．３０）
【国際特許分類】
【出願日】平成２３年２月７日（２０１１．２．７）
【出願人】（０００００６２３１）株式会社村田製作所 (3,635)
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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