電力変換装置
【課題】オフサージ電圧の上昇を抑制しつつ、従来よりもターンオフ損失を低減させることができる電力変換装置を提供する。
【解決手段】IGBTをスイッチング素子として用いる電力変換装置において、ゲートの外部抵抗の大きさを変化させた場合、外部抵抗の大きさを20Ωから9Ωまで小さくしたときでは、ターンオフ損失が減少し、かつ、オフサージ電圧が増加し、外部抵抗の大きさを9Ωから2Ωまで小さくしたとき、ターンオフ損失が減少し、かつ、オフサージ電圧が減少するという特性をIGBTが有している場合、外部抵抗の大きさを2Ω以上9Ω未満に設定する。これにより、外部抵抗の大きさを9Ω以上に設定する場合と比較して、IGBTのターンオフ時において、ダイナミックアバランシェ現象を多く発生させることができ、その結果、オフサージ電圧の上昇を抑制しつつ、従来よりもターンオフ損失を低減させることができる。
【解決手段】IGBTをスイッチング素子として用いる電力変換装置において、ゲートの外部抵抗の大きさを変化させた場合、外部抵抗の大きさを20Ωから9Ωまで小さくしたときでは、ターンオフ損失が減少し、かつ、オフサージ電圧が増加し、外部抵抗の大きさを9Ωから2Ωまで小さくしたとき、ターンオフ損失が減少し、かつ、オフサージ電圧が減少するという特性をIGBTが有している場合、外部抵抗の大きさを2Ω以上9Ω未満に設定する。これにより、外部抵抗の大きさを9Ω以上に設定する場合と比較して、IGBTのターンオフ時において、ダイナミックアバランシェ現象を多く発生させることができ、その結果、オフサージ電圧の上昇を抑制しつつ、従来よりもターンオフ損失を低減させることができる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、絶縁ゲート型バイポーラトランジスタ(以下、IGBTという)をスイッチング素子として用いた電力変換装置に関するものである。
【背景技術】
【0002】
従来、IGBTをスイッチング素子として用いた電力変換装置の1つとして、IGBTをターンオフさせる場合、ダイナミックアバランシェ(以下、DAという)現象を発生しない遮断電流領域では、第1のゲート抵抗値をもって、ターンオフ動作させ、DA現象が発生する遮断電流領域では、第1の抵抗値よりも大きな第2の抵抗値をもってターンオフ動作させるものがある(例えば、特許文献1参照)。
【0003】
また、従来、実施されている電力変換装置では、IGBTのゲート抵抗を小さく設定することで、ターンオフ損失の減少化が図られている。
【特許文献1】特開2002−153043号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
しかし、上記した実施されている電力変換装置では、ゲート抵抗を減少させた場合、ターンオフ損失を減少させることができるが、その反面、オフサージ電圧が増加してしまうという傾向がある。そして、オフサージ電圧が増加すると、場合によっては、素子破壊が生じる可能性がある。このため、従来では、上記した傾向を考慮し、オフサージ電圧の大きさとのバランスから、ゲート抵抗の下限が決められていた。したがって、ターンオフ損失の減少化に限界があった。
【0005】
本発明は、上記点に鑑み、オフサージ電圧の上昇を抑制しつつ、従来よりもターンオフ損失を低減させることができる電力変換装置を提供することを目的とする。
【課題を解決するための手段】
【0006】
本発明者らは、IGBTのゲートの抵抗値をターンオフ損失が小さくなる方向に変化させた場合に、オフサージ電圧が増加した後、オフサージ電圧が減少するという特性を見出した。このように、オフサージ電圧が減少するのは、IGBTのターンオフ時において、DAの発生が多く、支配的となるからであると推測される。
【0007】
ここで、上記した特許文献1に記載の技術は、DA現象が発生すると、スイッチング損失が増加し、場合によっては、それによって素子破壊が生じることから、第1の抵抗値よりも大きな第2の抵抗値をもってターンオフ動作させることで、そのスイッチング時間を長くし、それにより、DA現象の発生を抑制するものであった。
【0008】
このように、従来では、DA現象の発生は、素子破壊につながるため、DA現象の発生を避けられていた。これに対して、本発明は、ターンオフ時において、積極的に、DA現象を発生させるものである。
【0009】
そして、この特性のうち、オフサージ電圧が減少する部分は、ゲートの抵抗の絶対値にかかわらず、ターンオフ動作の際、コレクタ電流の値が、ターンオフ前のオン状態のときにおける通電電流値の20%以下となる前に、チャネルをオフさせた場合に見られる。
【0010】
そこで、上記目的を達成するため、本発明の電力変換装置では、IGBTのゲートの抵抗値を、オフサージ電圧が増加から減少に変化する変曲点となるときの抵抗値よりも、小さな値に設定することを第1の特徴としている。
【0011】
また、本発明の電力変換装置では、IGBTのターンオフ動作の際、コレクタ電流の値が、ターンオフ前のオン状態のときにおける通電電流の最大値の20%以下となる前に、チャネルをオフするようになっていることを第2の特徴としている。
【0012】
ここで、上記背景技術の欄で説明したように、従来では、DA現象が発生しない条件で、IGBTをターンオフさせていた。
【0013】
これに対して、本発明では、上記したように、DA現象の発生が支配的となる条件で、IGBTをターンオフさせるようにしている。これにより、オフサージ電圧の上昇を抑制しつつ、従来よりもターンオフ損失を低減させることができる。
【0014】
なお、第1の特徴におけるゲートの抵抗とは、ゲートの外部抵抗とゲートの内部抵抗の両方を含むゲート全体の抵抗を意味する。したがって、例えば、ゲートの外部抵抗、内部抵抗の一方、もしくは、両方を調整することで、ゲートの抵抗値を変曲点となるときの抵抗値よりも小さな値に設定する。
【0015】
また、第2の特徴においては、ゲートの抵抗値、ゲート容量もしくはゲート駆動回路のインピーダンス等の大きさを、第2の特徴があらわれるように設定する。また、特許請求の範囲に記載中の20%という数値は、厳密な数値ではなく、本発明の効果が得られる範囲で、異なる場合もある。
【0016】
また、IGBTとしては、第1導電型の第1半導体層(1)と、前記第1半導体層(1)の表面上に形成された第2導電型の第2半導体層(2b)と、前記第2半導体層(2b)の表面上に形成された第1導電型の第3半導体層(3)と、 前記第3半導体層(3)の内部表面側に、部分的に形成された第2導電型の第4半導体層(4)と、前記第3半導体層(3)の表面から、前記第4半導体層(4)および前記第3半導体層(3)を貫通し、前記第2半導体層(2)に到達する深さのトレンチ(5)と、前記トレンチ(5)の内壁上に形成されたゲート絶縁膜(6)と、前記トレンチ(5)の内部であって、前記ゲート絶縁膜(6)上に形成されたゲート電極(7)と、前記第3半導体層(3)および前記第4半導体層(4)と電気的に接続された第1電極(8)と、前記第1半導体層(1)と電気的に接続された第2電極(9)とを備え、第3半導体層(3)の表面から、第4半導体層(4)および第3半導体層(3)を貫通し、第2半導体層(2)に到達する深さのトレンチ(5)と、トレンチ(5)の内壁上に形成されたゲート絶縁膜(6)と、トレンチ(5)の内部であって、ゲート絶縁膜(6)上に形成されたゲート電極(7)とを備え、ゲート絶縁膜(6)のうち、トレンチ底部側の部分(6a)が、トレンチ側壁側の部分(6b)よりも厚い構造のIGBTを用いることが好ましい。
【0017】
また、IGBTとして、さらに、第3半導体層(3)が、トレンチ(5)によって電気的に分断された2つの領域(3a、3b)を有しており、2つの領域(3a、3b)のうち、一方の領域(3a)が第1電極(8)と電気的に接続され、他方の領域(3b)が第1電極(8)と電気的に接続されていない構造のIGBTを用いることが好ましい。
【0018】
なお、特許請求の範囲およびこの欄で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。
【発明を実施するための最良の形態】
【0019】
(第1実施形態)
図1に、本発明の第1実施形態における電力変換装置の全体構成図を示す。なお、図1は、インバータハーフブリッジ回路である。
【0020】
本実施形態の電力変換装置としてのインバータ回路では、図1に示すように、IGBTのゲート−グランド間に、ゲートの外部抵抗R1とゲート印加用電源E1とが直列接続されている。また、IGBTのコレクタ−グランド間に、インダクタンスL1と電圧電源E2とが直列接続されており、さらに、インダクタンスL1に対して、サージ吸収のためのフリーホイールダイオードD1とインダクタンスL2とが並列接続されている。なお、L1は、負荷のインダクタンスであり、L2は配線の寄生インダクタンスである。
【0021】
そして、本実施形態では、例えば、ゲート印加用電源E1の電圧値Vg=15V、L1=200μH、L2=200nH、電圧電源E2の電圧V=650V、外部抵抗R1の抵抗値Rg=2Ω以上9Ω未満である。また、IGBT素子の定格は、1200V/400Aである。
【0022】
ここで、図2に、本実施形態のIGBT素子の断面図を示す。本実施形態のIGBT素子は、トレンチゲート型、かつ、フィールドストップ型のIGBTであって、素子として機能するセル領域を連続して複数配置した構造のIGBTに対して、複数の連続したセル領域から周期的にセル領域を間引いた、いわゆる間引き構造のものである。
【0023】
具体的には、このIGBTは、P+型基板1と、P+型基板1の表面上に位置し、フィールドストップ層としてのN型層2aと、N型層2aの表面上に位置し、N型層2aよりも不純物濃度が低いN−型ドリフト層2bと、N−型ドリフト層2bの表面上のP型ベース領域3と、P型ベース領域3の内部表面側に位置するN+型エミッタ領域4と、P型ベース領域3の表面から、N+型エミッタ領域4およびP型ベース領域3を貫通して、N−型ドリフト層2に到達する深さのトレンチ5と、トレンチ5の内壁上に形成されたゲート絶縁膜6と、トレンチ5の内部であって、ゲート絶縁膜6上に形成されたゲート電極7と、P型ベース領域3の表面上に配置され、P型ベース領域3の一部およびN+型エミッタ領域4と電気的に接続されたエミッタ電極8と、P+型基板1の裏面に接して配置され、P+型基板1と電気的に接続されたコレクタ電極9とを備えている。
【0024】
P型ベース領域3は、トレンチ5によって電気的に分断された2つの領域3a、3bを有し、この2つの領域3a、3bのうち、例えば、トレンチ5の図中左側の領域3aのみに、N+型エミッタ領域4とP型ボディ領域10とが形成されている。また、左側の領域3aは、P型ボディ領域10を介して、エミッタ電極8と電気的に接続されている。N+型エミッタ領域4は、左側の領域3aのうち、トレンチ5の近傍の領域に部分的に配置されている。また、左側の領域3aのトレンチ5に接する部分にチャネルが形成される。この左側の領域3aが、上記したセル領域である。
【0025】
一方、2つの領域3a、3bのうち、トレンチ5の図中右側の領域3bは、絶縁膜11により、エミッタ電極8や他の電極と電気的に絶縁されており、フローティング状態となっている。この右側の領域3bが、複数の連続したセル領域からセル領域を間引いた領域である。
【0026】
本実施形態では、例えば、P+型基板1として、シリコン(Si)基板を用いている。また、ゲート絶縁膜6として、ONO(Oxide Nitride Oxide)膜を用いている。また、ゲート電極7として、高濃度にリン(P)がドーピングされ低抵抗化されたポリシリコン(Poly−Si)を用いている。
【0027】
また、ゲート絶縁膜6のうち、トレンチ5の底部5aに位置するトレンチ底部側の部分6aが、トレンチ5の側壁5bに位置するトレンチ側壁側の部分6bよりも厚くなっている。
【0028】
本実施形態では、例えば、トレンチ5の基板表面からの深さは5μmであり、トレンチ5の幅5cは1μmであり、ゲート絶縁膜6のトレンチ底部側の部分6a、トレンチ側壁側の部分6bの膜厚は、SiO2膜換算で、それぞれ、例えば、250nm、100nmである。
【0029】
次に、本実施形態において、外部抵抗の大きさRgを2Ω以上9Ω未満の範囲に設定している理由について説明する。
【0030】
図3に外部抵抗の大きさRgとIGBTのターンオフ損失の大きさとの関係を示し、図4に外部抵抗の大きさRgとIGBTのターンオフ時におけるオフサージ電圧の大きさとの関係を示す。また、図5に、図3と図4の内容をまとめた図を示す。なお、図3、図4は、上記した構造のIGBT素子のターンオフ動作波形に基づいてプロットしたものである。
【0031】
図3に示すように、外部抵抗の大きさRgを、20Ω、15Ω、10Ω、9Ω、7Ω、5Ω、2Ωの順に変更したとき、ターンオフ損失は、それぞれ、約145mJ、約128mJ、約118mJ、約115mJ、約95mJ、約90mJ、約80mJであった。
【0032】
このように、本実施形態のIGBTでは、外部抵抗の大きさRgを変化させた場合、外部抵抗の大きさRgを20Ωから2Ωに向かって減少させるにつれ、ターンオフ損失は減少する傾向があることがわかる。
【0033】
また、図4に示すように、外部抵抗の大きさRgを、20Ω、15Ω、10Ω、9Ω、7Ω、5Ω、2Ωの順に変更したとき、オフサージ電圧の大きさは、それぞれ、約870V、約915V、約980V、約990V、約980V、約950V、約925Vであった。
【0034】
このように、本実施形態のIGBTでは、外部抵抗の大きさRgを20Ωから2Ωに向かって減少させた場合、外部抵抗が9Ωのときを変曲点として、20Ωから9Ωの範囲では、オフサージ電圧は増加し、9Ωから2Ωの範囲では、オフサージ電圧が低下する傾向があることがわかる。
【0035】
これらの結果より、本実施形態のIGBTは、図5に示すように、外部抵抗の大きさRgを、20Ωから2Ωに向かって減少させた場合、図中の破線領域Aで示すように、20Ωから9Ωの範囲では、ターンオフ損失が減少するとともに、オフサージ電圧が増加し、図中の破線領域Bで示すように、9Ωから2Ωの範囲では、ターンオフ損失およびオフサージ電圧がともに減少するという特性を有していると言える。
【0036】
言い換えると、本実施形態のIGBT素子は、外部抵抗の大きさRgを、ターンオフ損失が小さくなる方向に変化させた場合に、オフサージ電圧が増加した後、オフサージ電圧が減少するという特性を有していると言える。
【0037】
ここで、図中の破線領域Aは、従来考えられていた傾向と同様の傾向を示す領域である。これに対して、破線領域Bは、従来考えられていた傾向とは異なる傾向を示す領域である。
【0038】
そこで、本実施形態では、外部抵抗の大きさRgの上限値を、その特性に対して、オフサージ電圧が増加から減少に変化する変曲点となるときの抵抗値(9Ω)よりも小さな値である9Ω未満に設定している。
【0039】
なお、本実施形態では、外部抵抗の大きさRgを2Ωよりもさらに小さくした場合、IGBTのターンオフ動作が不安定であった。そこで、本実施形態では、外部抵抗の大きさRgの下限値を2Ωに設定している。
【0040】
次に、外部抵抗の大きさRgが9Ω以上の場合と、9Ω未満のときにおけるIGBTのターンオフ動作の差異を説明する。
【0041】
図6、7、8に、それぞれ、外部抵抗の大きさRgが15Ω、9Ω、5ΩであるときのIGBTのターンオフ波形を示す。なお、いずれも温度が150℃のときの動作波形である。また、しきい値Vth=5Vである。
【0042】
外部抵抗の大きさRgが15Ωのときでは、図6に示すように、ゲート電圧Vgがしきい値Vthよりも小さくなるタイミングt1のとき、コレクタ電流Ic=0である。すなわち、ゲート電圧Vgがしきい値Vthよりも小さくなるタイミングと、コレクタ電流Icの大きさが0Aになるタイミングとが、ほぼ同じである。なお、ゲート電圧Vgがしきい値Vthよりも小さくなるタイミングとは、IGBTのチャネルがオフするタイミングを意味する。
【0043】
一方、外部抵抗の大きさRgが9Ω、5Ωのときでは、図7、図8に示すように、ゲート電圧Vgがしきい値Vthよりも小さくなるタイミングt1のとき、コレクタ電流Ic>0である。すなわち、外部抵抗の大きさRgが9Ω、5Ωのときでは、ゲート電荷のディスチャージが早く、Icが0Aになる時間に対してより早いタイミングで、チャネルがオフしている。
【0044】
ここで、図9、10に、外部抵抗の大きさRgがそれぞれ15Ω、5Ωの場合であって、コレクタ電圧が900VのときにおけるIGBT素子内部の概念図を示す。
【0045】
外部抵抗の大きさRgが15Ωのとき、コレクタ電圧が900Vとなる時刻t2では、図6に示すように、チャネルはオン状態である。この場合、図9に示すように、電子が供給されている状態である。そして、このときの図中破線領域Cにおける空間電荷Q1は次式より算出される。
Q1=ND+p−n
このとき、p>0、n>0である。なお、ND:ドナー濃度、p:ホール濃度、n:電子濃度である。
【0046】
また、電界強度Eは、図9中の左側のように表され、トレンチ底部の電界強度が最大値Emax1となる。
【0047】
これに対して、外部抵抗が5Ωのとき、コレクタ電圧が900Vとなる時刻t2では、図8に示すように、チャネルはオフ状態である。この場合、図10に示すように、電子の供給が停止するので、ホール電流が過剰の状態となる。そして、このときの図中破線領域Dにおける空間電荷Q2は次式より算出される。
Q2=ND+p−n
このとき、p>0、n≒0である。
【0048】
また、電界強度Eは、図10中の左側のように表され、トレンチ底部の電界強度が最大値Emax2となる。
【0049】
このときの空間電荷Q2は、外部抵抗が15Ωのときの空間電荷Q1よりも大きい。このため、外部抵抗が5Ωのときでは、空間電荷密度がDC状態時より増し、トレンチ底部の電界強度増加することから、Emax2>Emax1となり、トレンチ底部の電界強度が臨界電界に達しやすくなる。この結果、ダイナミックアバランシェが発生しやすくなる。
【0050】
したがって、外部抵抗の大きさが9Ω、5Ωのときでは、IGBTのターンオフ時において、トレンチ底部の電界強度が臨界電界に達することにより、ダイナミックアバランシェが発生している。
【0051】
ここで、図11に、ターンオフ開始する前のオン状態のときにおける通電電流の最大値I1に対するゲート電圧Vgがしきい値Vthとなるタイミングにおけるコレクタ電流I2の電流比(I2/I1)×100(%)と、外部抵抗の大きさRgとの関係を示す。なお、本実施形態では、ターンオフ開始する前のオン状態のときにおける通電電流の最大値I1は、図6、7、8に示すように、400Aである。また、Vthは5Vである。
【0052】
図11に示すように、外部抵抗の大きさRgが15Ωのとき、電流比は0%であるが、外部抵抗の大きさRgが10Ω、9Ω、7Ω、5Ωのとき、電流比は、それぞれ、約15%、約20%、約40%、約65%であった。この結果から、外部抵抗の大きさRgが9Ω未満の場合、電流比が約20%よりも大きなときにチャネルがオフしており、すなわち、電流比が約20%以下となる前にチャネルがオフしていると言える。
【0053】
以上のことから、外部抵抗の大きさRgが2Ωから20Ωの範囲では、外部抵抗の大きさRgが15Ω未満のとき、コレクタ電流Icが0Aになる時間に対してより早いタイミングで、チャネルがオフしているため、DA現象が発生する。
【0054】
そして、外部抵抗の大きさRgが9Ω未満のときでは、電流比が約20%以下となる前に、チャネルがオフするため、外部抵抗の大きさRgが9Ω以上のときと比較して、DA現象の発生が多くなり、ターンオフ時のIGBTの挙動として、DAが支配的となる。
【0055】
このため、外部抵抗の大きさRgが9Ω未満のとき、破線領域Bに示すように、外部抵抗の大きさRgを小さくするにつれ、オフサージ電圧が減少する傾向が見られると推測される。
【0056】
次に、本実施形態の主な効果について説明する。
【0057】
本実施形態のIGBTは、ゲートの外部抵抗の大きさを変化させた場合、外部抵抗の大きさを20Ωから9Ωまで小さくしたときでは、ターンオフ損失が減少し、かつ、オフサージ電圧が増加し、外部抵抗の大きさを9Ωから2Ωまで小さくしたとき、ターンオフ損失が減少し、かつ、オフサージ電圧が減少するという特性がある。
【0058】
そこで、本実施形態では、外部抵抗の大きさを2Ω以上9Ω未満に設定している。
【0059】
これにより、外部抵抗の大きさを9Ω以上に設定する場合と比較して、IGBTのターンオフ時において、DA現象を多く発生させることができる。
【0060】
この結果、オフサージ電圧の上昇を抑制しつつ、従来よりもターンオフ損失を低減させることができる。
【0061】
なお、本実施形態では、外部抵抗の大きさを2Ω以上9Ω未満の範囲とする場合を例として説明したが、DA現象の発生が支配的となる条件であれば、他の大きさとすることもできる。すなわち、本実施形態で説明した設定条件では、IGBTのターンオフ時において、DA現象の発生が支配的となるのは、外部抵抗の設定範囲が2Ω以上9Ω未満のときであるが、本実施形態と設定条件が異なる場合、外部抵抗の設定範囲も異なる。
【0062】
このとき、以下のようにして、外部抵抗の大きさを設定する。DA現象の発生が支配的となるのは、図11からわかるように、電流比が約20%以下となる前に、チャネルがオフする場合である。そこで、IGBTのターンオフ動作の際、コレクタ電流の値が、ターンオフ前のオン状態のときにおける通電電流値の最大値の20%以下となる前に、チャネルをオフするように外部抵抗の大きさを設定する。
【0063】
これにより、IGBTのターンオフ時にDA現象の発生が支配的となり、オフサージ電圧の上昇の抑制とターンオフ損失の低減とを両立することができる。
【0064】
なお、20%という数値は、厳密な数値ではなく、本実施形態と同様の効果が得られる範囲で、異なる場合があり、IGBTや回路の条件によっては、19、18%等の値となる。
【0065】
(他の実施形態)
(1)第1実施形態では、ゲートの外部抵抗の大きさを、ターンオフ損失が小さくなる方向に変化させた場合に、オフサージ電圧が増加から減少に変化する変曲点となるときの抵抗値よりも、小さな値に設定する場合を例として説明したが、ゲートの外部抵抗の代わりに、ゲートの内部抵抗をこのように設定することもできる。例えば、IGBT素子におけるポリシリコンの抵抗や、ゲート配線の抵抗等を、上記のように、設定することができる。
【0066】
また、ゲートの外部抵抗、内部抵抗を含むゲート全体の抵抗値、すなわち、ゲートの抵抗値を、ターンオフ損失が小さくなる方向に変化させた場合に、オフサージ電圧が増加から減少に変化する変曲点となるときの抵抗値よりも小さな抵抗値に設定することもできる。このようにしても、第1実施形態と同様の効果が得られる。
【0067】
(2)上記した各実施形態では、ゲートの抵抗値を、上記した条件となるように、設定する場合を例として説明したが、ゲート抵抗に限らず、他の要素を設定することもできる。
【0068】
例えば、IGBTのターンオフ動作の際、コレクタ電流の値が、ターンオフ前のオン状態のときにおける通電電流値の最大値の20%以下となる前に、チャネルをオフするように、IGBTのゲート容量(空乏層容量、絶縁膜容量)、ゲートの駆動回路のインピーダンスをそのように設定することもできる。なお、ゲートの駆動回路は、IGBTのMOSチャネルをON、OFFさせるために、ゲートに電圧を印加するための回路である。
【0069】
具体的には、充電されたキャリアを外に放電させるときの経路中の抵抗等が小さくなるように、これらを設定することもできる。
【0070】
(3)第1実施形態では、IGBT素子の構造が、ゲート絶縁膜6のうち、トレンチ底部側の部分6aを、トレンチ側壁側の部分6bよりも厚いIGBT素子を用いる場合を例として説明したが、ゲート絶縁膜6の全体の膜厚が均一であるIGBT素子を用いることもできる。
【0071】
(4)第1実施形態では、トレンチゲート型、かつ、フィールドストップ型のIGBTであって、いわゆる間引き構造のIGBT素子を用いる場合を例として説明したが、ターンオフ時にダイナミックアバランシェが発生するIGBTであれば、他の構造のIGBTを用いることもできる。
【0072】
例えば、プレーナゲート型のIGBTや、図2に示す構造に対して、N型層2aを省略したノンパンチスルー型のIGBTや、素子として機能するセル領域が連続して複数配置された構造のIGBT等を用いることができる。
【0073】
なお、IGBTとしては、第1実施形態で説明したIGBT素子のように、ダイナミックアバランシェによる素子破壊を防止する観点より、素子破壊耐量が強い素子を用いることが好ましい。
【図面の簡単な説明】
【0074】
【図1】本発明の第1実施形態における電力変換装置の全体構成図である。
【図2】図1中のIGBT素子の断面図である。
【図3】図1中の外部抵抗の大きさRgとIGBTのターンオフ損失の大きさとの関係を示す図である。
【図4】図1中の外部抵抗の大きさRgとIGBTのターンオフ時におけるオフサージ電圧の大きさとの関係を示す図である。
【図5】図1中のIGBTのターンオフ動作におけるターンオフ損失の大きさとオフサージ電圧の大きさとの関係を示す図である。
【図6】図1中の外部抵抗の大きさRgが15ΩのときのIGBTのターンオフ波形を示す図である。
【図7】図1中の外部抵抗の大きさRgが9ΩのときのIGBTのターンオフ波形を示す図である。
【図8】図1中の外部抵抗の大きさRgが5ΩのときのIGBTのターンオフ波形を示す図である。
【図9】図1中の外部抵抗の大きさRgが15Ωのときであって、コレクタ電圧が900VのときにおけるIGBT素子内部の概念図である。
【図10】図1中の外部抵抗の大きさRgが5Ωのときであって、コレクタ電圧が900VのときにおけるIGBT素子内部の概念図である。
【図11】図1中のIGBTがターンオフ開始する前のオン状態のときにおける通電電流の最大値I1に対するゲート電圧Vgがしきい値Vthとなるタイミングにおけるコレクタ電流I2の電流比(I2/I1)×100(%)と、外部抵抗の大きさRgとの関係を示す図である。
【符号の説明】
【0075】
IGBT…絶縁ゲート型バイポーラトランジスタ、D…フリーホイールダイオード、
Rg…外部抵抗、1…P+型基板、2a…N型層、2b…N−型ドリフト層、
3…P型ベース領域、4…N+型エミッタ領域、5…トレンチ、6…ゲート絶縁膜、
6a…ゲート絶縁膜のトレンチ底部側の部分、
6b…ゲート絶縁膜のトレンチ側壁側の部分、
7…ゲート電極、8…エミッタ電極、9…コレクタ電極、10…P型ボディ領域。
【技術分野】
【0001】
本発明は、絶縁ゲート型バイポーラトランジスタ(以下、IGBTという)をスイッチング素子として用いた電力変換装置に関するものである。
【背景技術】
【0002】
従来、IGBTをスイッチング素子として用いた電力変換装置の1つとして、IGBTをターンオフさせる場合、ダイナミックアバランシェ(以下、DAという)現象を発生しない遮断電流領域では、第1のゲート抵抗値をもって、ターンオフ動作させ、DA現象が発生する遮断電流領域では、第1の抵抗値よりも大きな第2の抵抗値をもってターンオフ動作させるものがある(例えば、特許文献1参照)。
【0003】
また、従来、実施されている電力変換装置では、IGBTのゲート抵抗を小さく設定することで、ターンオフ損失の減少化が図られている。
【特許文献1】特開2002−153043号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
しかし、上記した実施されている電力変換装置では、ゲート抵抗を減少させた場合、ターンオフ損失を減少させることができるが、その反面、オフサージ電圧が増加してしまうという傾向がある。そして、オフサージ電圧が増加すると、場合によっては、素子破壊が生じる可能性がある。このため、従来では、上記した傾向を考慮し、オフサージ電圧の大きさとのバランスから、ゲート抵抗の下限が決められていた。したがって、ターンオフ損失の減少化に限界があった。
【0005】
本発明は、上記点に鑑み、オフサージ電圧の上昇を抑制しつつ、従来よりもターンオフ損失を低減させることができる電力変換装置を提供することを目的とする。
【課題を解決するための手段】
【0006】
本発明者らは、IGBTのゲートの抵抗値をターンオフ損失が小さくなる方向に変化させた場合に、オフサージ電圧が増加した後、オフサージ電圧が減少するという特性を見出した。このように、オフサージ電圧が減少するのは、IGBTのターンオフ時において、DAの発生が多く、支配的となるからであると推測される。
【0007】
ここで、上記した特許文献1に記載の技術は、DA現象が発生すると、スイッチング損失が増加し、場合によっては、それによって素子破壊が生じることから、第1の抵抗値よりも大きな第2の抵抗値をもってターンオフ動作させることで、そのスイッチング時間を長くし、それにより、DA現象の発生を抑制するものであった。
【0008】
このように、従来では、DA現象の発生は、素子破壊につながるため、DA現象の発生を避けられていた。これに対して、本発明は、ターンオフ時において、積極的に、DA現象を発生させるものである。
【0009】
そして、この特性のうち、オフサージ電圧が減少する部分は、ゲートの抵抗の絶対値にかかわらず、ターンオフ動作の際、コレクタ電流の値が、ターンオフ前のオン状態のときにおける通電電流値の20%以下となる前に、チャネルをオフさせた場合に見られる。
【0010】
そこで、上記目的を達成するため、本発明の電力変換装置では、IGBTのゲートの抵抗値を、オフサージ電圧が増加から減少に変化する変曲点となるときの抵抗値よりも、小さな値に設定することを第1の特徴としている。
【0011】
また、本発明の電力変換装置では、IGBTのターンオフ動作の際、コレクタ電流の値が、ターンオフ前のオン状態のときにおける通電電流の最大値の20%以下となる前に、チャネルをオフするようになっていることを第2の特徴としている。
【0012】
ここで、上記背景技術の欄で説明したように、従来では、DA現象が発生しない条件で、IGBTをターンオフさせていた。
【0013】
これに対して、本発明では、上記したように、DA現象の発生が支配的となる条件で、IGBTをターンオフさせるようにしている。これにより、オフサージ電圧の上昇を抑制しつつ、従来よりもターンオフ損失を低減させることができる。
【0014】
なお、第1の特徴におけるゲートの抵抗とは、ゲートの外部抵抗とゲートの内部抵抗の両方を含むゲート全体の抵抗を意味する。したがって、例えば、ゲートの外部抵抗、内部抵抗の一方、もしくは、両方を調整することで、ゲートの抵抗値を変曲点となるときの抵抗値よりも小さな値に設定する。
【0015】
また、第2の特徴においては、ゲートの抵抗値、ゲート容量もしくはゲート駆動回路のインピーダンス等の大きさを、第2の特徴があらわれるように設定する。また、特許請求の範囲に記載中の20%という数値は、厳密な数値ではなく、本発明の効果が得られる範囲で、異なる場合もある。
【0016】
また、IGBTとしては、第1導電型の第1半導体層(1)と、前記第1半導体層(1)の表面上に形成された第2導電型の第2半導体層(2b)と、前記第2半導体層(2b)の表面上に形成された第1導電型の第3半導体層(3)と、 前記第3半導体層(3)の内部表面側に、部分的に形成された第2導電型の第4半導体層(4)と、前記第3半導体層(3)の表面から、前記第4半導体層(4)および前記第3半導体層(3)を貫通し、前記第2半導体層(2)に到達する深さのトレンチ(5)と、前記トレンチ(5)の内壁上に形成されたゲート絶縁膜(6)と、前記トレンチ(5)の内部であって、前記ゲート絶縁膜(6)上に形成されたゲート電極(7)と、前記第3半導体層(3)および前記第4半導体層(4)と電気的に接続された第1電極(8)と、前記第1半導体層(1)と電気的に接続された第2電極(9)とを備え、第3半導体層(3)の表面から、第4半導体層(4)および第3半導体層(3)を貫通し、第2半導体層(2)に到達する深さのトレンチ(5)と、トレンチ(5)の内壁上に形成されたゲート絶縁膜(6)と、トレンチ(5)の内部であって、ゲート絶縁膜(6)上に形成されたゲート電極(7)とを備え、ゲート絶縁膜(6)のうち、トレンチ底部側の部分(6a)が、トレンチ側壁側の部分(6b)よりも厚い構造のIGBTを用いることが好ましい。
【0017】
また、IGBTとして、さらに、第3半導体層(3)が、トレンチ(5)によって電気的に分断された2つの領域(3a、3b)を有しており、2つの領域(3a、3b)のうち、一方の領域(3a)が第1電極(8)と電気的に接続され、他方の領域(3b)が第1電極(8)と電気的に接続されていない構造のIGBTを用いることが好ましい。
【0018】
なお、特許請求の範囲およびこの欄で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。
【発明を実施するための最良の形態】
【0019】
(第1実施形態)
図1に、本発明の第1実施形態における電力変換装置の全体構成図を示す。なお、図1は、インバータハーフブリッジ回路である。
【0020】
本実施形態の電力変換装置としてのインバータ回路では、図1に示すように、IGBTのゲート−グランド間に、ゲートの外部抵抗R1とゲート印加用電源E1とが直列接続されている。また、IGBTのコレクタ−グランド間に、インダクタンスL1と電圧電源E2とが直列接続されており、さらに、インダクタンスL1に対して、サージ吸収のためのフリーホイールダイオードD1とインダクタンスL2とが並列接続されている。なお、L1は、負荷のインダクタンスであり、L2は配線の寄生インダクタンスである。
【0021】
そして、本実施形態では、例えば、ゲート印加用電源E1の電圧値Vg=15V、L1=200μH、L2=200nH、電圧電源E2の電圧V=650V、外部抵抗R1の抵抗値Rg=2Ω以上9Ω未満である。また、IGBT素子の定格は、1200V/400Aである。
【0022】
ここで、図2に、本実施形態のIGBT素子の断面図を示す。本実施形態のIGBT素子は、トレンチゲート型、かつ、フィールドストップ型のIGBTであって、素子として機能するセル領域を連続して複数配置した構造のIGBTに対して、複数の連続したセル領域から周期的にセル領域を間引いた、いわゆる間引き構造のものである。
【0023】
具体的には、このIGBTは、P+型基板1と、P+型基板1の表面上に位置し、フィールドストップ層としてのN型層2aと、N型層2aの表面上に位置し、N型層2aよりも不純物濃度が低いN−型ドリフト層2bと、N−型ドリフト層2bの表面上のP型ベース領域3と、P型ベース領域3の内部表面側に位置するN+型エミッタ領域4と、P型ベース領域3の表面から、N+型エミッタ領域4およびP型ベース領域3を貫通して、N−型ドリフト層2に到達する深さのトレンチ5と、トレンチ5の内壁上に形成されたゲート絶縁膜6と、トレンチ5の内部であって、ゲート絶縁膜6上に形成されたゲート電極7と、P型ベース領域3の表面上に配置され、P型ベース領域3の一部およびN+型エミッタ領域4と電気的に接続されたエミッタ電極8と、P+型基板1の裏面に接して配置され、P+型基板1と電気的に接続されたコレクタ電極9とを備えている。
【0024】
P型ベース領域3は、トレンチ5によって電気的に分断された2つの領域3a、3bを有し、この2つの領域3a、3bのうち、例えば、トレンチ5の図中左側の領域3aのみに、N+型エミッタ領域4とP型ボディ領域10とが形成されている。また、左側の領域3aは、P型ボディ領域10を介して、エミッタ電極8と電気的に接続されている。N+型エミッタ領域4は、左側の領域3aのうち、トレンチ5の近傍の領域に部分的に配置されている。また、左側の領域3aのトレンチ5に接する部分にチャネルが形成される。この左側の領域3aが、上記したセル領域である。
【0025】
一方、2つの領域3a、3bのうち、トレンチ5の図中右側の領域3bは、絶縁膜11により、エミッタ電極8や他の電極と電気的に絶縁されており、フローティング状態となっている。この右側の領域3bが、複数の連続したセル領域からセル領域を間引いた領域である。
【0026】
本実施形態では、例えば、P+型基板1として、シリコン(Si)基板を用いている。また、ゲート絶縁膜6として、ONO(Oxide Nitride Oxide)膜を用いている。また、ゲート電極7として、高濃度にリン(P)がドーピングされ低抵抗化されたポリシリコン(Poly−Si)を用いている。
【0027】
また、ゲート絶縁膜6のうち、トレンチ5の底部5aに位置するトレンチ底部側の部分6aが、トレンチ5の側壁5bに位置するトレンチ側壁側の部分6bよりも厚くなっている。
【0028】
本実施形態では、例えば、トレンチ5の基板表面からの深さは5μmであり、トレンチ5の幅5cは1μmであり、ゲート絶縁膜6のトレンチ底部側の部分6a、トレンチ側壁側の部分6bの膜厚は、SiO2膜換算で、それぞれ、例えば、250nm、100nmである。
【0029】
次に、本実施形態において、外部抵抗の大きさRgを2Ω以上9Ω未満の範囲に設定している理由について説明する。
【0030】
図3に外部抵抗の大きさRgとIGBTのターンオフ損失の大きさとの関係を示し、図4に外部抵抗の大きさRgとIGBTのターンオフ時におけるオフサージ電圧の大きさとの関係を示す。また、図5に、図3と図4の内容をまとめた図を示す。なお、図3、図4は、上記した構造のIGBT素子のターンオフ動作波形に基づいてプロットしたものである。
【0031】
図3に示すように、外部抵抗の大きさRgを、20Ω、15Ω、10Ω、9Ω、7Ω、5Ω、2Ωの順に変更したとき、ターンオフ損失は、それぞれ、約145mJ、約128mJ、約118mJ、約115mJ、約95mJ、約90mJ、約80mJであった。
【0032】
このように、本実施形態のIGBTでは、外部抵抗の大きさRgを変化させた場合、外部抵抗の大きさRgを20Ωから2Ωに向かって減少させるにつれ、ターンオフ損失は減少する傾向があることがわかる。
【0033】
また、図4に示すように、外部抵抗の大きさRgを、20Ω、15Ω、10Ω、9Ω、7Ω、5Ω、2Ωの順に変更したとき、オフサージ電圧の大きさは、それぞれ、約870V、約915V、約980V、約990V、約980V、約950V、約925Vであった。
【0034】
このように、本実施形態のIGBTでは、外部抵抗の大きさRgを20Ωから2Ωに向かって減少させた場合、外部抵抗が9Ωのときを変曲点として、20Ωから9Ωの範囲では、オフサージ電圧は増加し、9Ωから2Ωの範囲では、オフサージ電圧が低下する傾向があることがわかる。
【0035】
これらの結果より、本実施形態のIGBTは、図5に示すように、外部抵抗の大きさRgを、20Ωから2Ωに向かって減少させた場合、図中の破線領域Aで示すように、20Ωから9Ωの範囲では、ターンオフ損失が減少するとともに、オフサージ電圧が増加し、図中の破線領域Bで示すように、9Ωから2Ωの範囲では、ターンオフ損失およびオフサージ電圧がともに減少するという特性を有していると言える。
【0036】
言い換えると、本実施形態のIGBT素子は、外部抵抗の大きさRgを、ターンオフ損失が小さくなる方向に変化させた場合に、オフサージ電圧が増加した後、オフサージ電圧が減少するという特性を有していると言える。
【0037】
ここで、図中の破線領域Aは、従来考えられていた傾向と同様の傾向を示す領域である。これに対して、破線領域Bは、従来考えられていた傾向とは異なる傾向を示す領域である。
【0038】
そこで、本実施形態では、外部抵抗の大きさRgの上限値を、その特性に対して、オフサージ電圧が増加から減少に変化する変曲点となるときの抵抗値(9Ω)よりも小さな値である9Ω未満に設定している。
【0039】
なお、本実施形態では、外部抵抗の大きさRgを2Ωよりもさらに小さくした場合、IGBTのターンオフ動作が不安定であった。そこで、本実施形態では、外部抵抗の大きさRgの下限値を2Ωに設定している。
【0040】
次に、外部抵抗の大きさRgが9Ω以上の場合と、9Ω未満のときにおけるIGBTのターンオフ動作の差異を説明する。
【0041】
図6、7、8に、それぞれ、外部抵抗の大きさRgが15Ω、9Ω、5ΩであるときのIGBTのターンオフ波形を示す。なお、いずれも温度が150℃のときの動作波形である。また、しきい値Vth=5Vである。
【0042】
外部抵抗の大きさRgが15Ωのときでは、図6に示すように、ゲート電圧Vgがしきい値Vthよりも小さくなるタイミングt1のとき、コレクタ電流Ic=0である。すなわち、ゲート電圧Vgがしきい値Vthよりも小さくなるタイミングと、コレクタ電流Icの大きさが0Aになるタイミングとが、ほぼ同じである。なお、ゲート電圧Vgがしきい値Vthよりも小さくなるタイミングとは、IGBTのチャネルがオフするタイミングを意味する。
【0043】
一方、外部抵抗の大きさRgが9Ω、5Ωのときでは、図7、図8に示すように、ゲート電圧Vgがしきい値Vthよりも小さくなるタイミングt1のとき、コレクタ電流Ic>0である。すなわち、外部抵抗の大きさRgが9Ω、5Ωのときでは、ゲート電荷のディスチャージが早く、Icが0Aになる時間に対してより早いタイミングで、チャネルがオフしている。
【0044】
ここで、図9、10に、外部抵抗の大きさRgがそれぞれ15Ω、5Ωの場合であって、コレクタ電圧が900VのときにおけるIGBT素子内部の概念図を示す。
【0045】
外部抵抗の大きさRgが15Ωのとき、コレクタ電圧が900Vとなる時刻t2では、図6に示すように、チャネルはオン状態である。この場合、図9に示すように、電子が供給されている状態である。そして、このときの図中破線領域Cにおける空間電荷Q1は次式より算出される。
Q1=ND+p−n
このとき、p>0、n>0である。なお、ND:ドナー濃度、p:ホール濃度、n:電子濃度である。
【0046】
また、電界強度Eは、図9中の左側のように表され、トレンチ底部の電界強度が最大値Emax1となる。
【0047】
これに対して、外部抵抗が5Ωのとき、コレクタ電圧が900Vとなる時刻t2では、図8に示すように、チャネルはオフ状態である。この場合、図10に示すように、電子の供給が停止するので、ホール電流が過剰の状態となる。そして、このときの図中破線領域Dにおける空間電荷Q2は次式より算出される。
Q2=ND+p−n
このとき、p>0、n≒0である。
【0048】
また、電界強度Eは、図10中の左側のように表され、トレンチ底部の電界強度が最大値Emax2となる。
【0049】
このときの空間電荷Q2は、外部抵抗が15Ωのときの空間電荷Q1よりも大きい。このため、外部抵抗が5Ωのときでは、空間電荷密度がDC状態時より増し、トレンチ底部の電界強度増加することから、Emax2>Emax1となり、トレンチ底部の電界強度が臨界電界に達しやすくなる。この結果、ダイナミックアバランシェが発生しやすくなる。
【0050】
したがって、外部抵抗の大きさが9Ω、5Ωのときでは、IGBTのターンオフ時において、トレンチ底部の電界強度が臨界電界に達することにより、ダイナミックアバランシェが発生している。
【0051】
ここで、図11に、ターンオフ開始する前のオン状態のときにおける通電電流の最大値I1に対するゲート電圧Vgがしきい値Vthとなるタイミングにおけるコレクタ電流I2の電流比(I2/I1)×100(%)と、外部抵抗の大きさRgとの関係を示す。なお、本実施形態では、ターンオフ開始する前のオン状態のときにおける通電電流の最大値I1は、図6、7、8に示すように、400Aである。また、Vthは5Vである。
【0052】
図11に示すように、外部抵抗の大きさRgが15Ωのとき、電流比は0%であるが、外部抵抗の大きさRgが10Ω、9Ω、7Ω、5Ωのとき、電流比は、それぞれ、約15%、約20%、約40%、約65%であった。この結果から、外部抵抗の大きさRgが9Ω未満の場合、電流比が約20%よりも大きなときにチャネルがオフしており、すなわち、電流比が約20%以下となる前にチャネルがオフしていると言える。
【0053】
以上のことから、外部抵抗の大きさRgが2Ωから20Ωの範囲では、外部抵抗の大きさRgが15Ω未満のとき、コレクタ電流Icが0Aになる時間に対してより早いタイミングで、チャネルがオフしているため、DA現象が発生する。
【0054】
そして、外部抵抗の大きさRgが9Ω未満のときでは、電流比が約20%以下となる前に、チャネルがオフするため、外部抵抗の大きさRgが9Ω以上のときと比較して、DA現象の発生が多くなり、ターンオフ時のIGBTの挙動として、DAが支配的となる。
【0055】
このため、外部抵抗の大きさRgが9Ω未満のとき、破線領域Bに示すように、外部抵抗の大きさRgを小さくするにつれ、オフサージ電圧が減少する傾向が見られると推測される。
【0056】
次に、本実施形態の主な効果について説明する。
【0057】
本実施形態のIGBTは、ゲートの外部抵抗の大きさを変化させた場合、外部抵抗の大きさを20Ωから9Ωまで小さくしたときでは、ターンオフ損失が減少し、かつ、オフサージ電圧が増加し、外部抵抗の大きさを9Ωから2Ωまで小さくしたとき、ターンオフ損失が減少し、かつ、オフサージ電圧が減少するという特性がある。
【0058】
そこで、本実施形態では、外部抵抗の大きさを2Ω以上9Ω未満に設定している。
【0059】
これにより、外部抵抗の大きさを9Ω以上に設定する場合と比較して、IGBTのターンオフ時において、DA現象を多く発生させることができる。
【0060】
この結果、オフサージ電圧の上昇を抑制しつつ、従来よりもターンオフ損失を低減させることができる。
【0061】
なお、本実施形態では、外部抵抗の大きさを2Ω以上9Ω未満の範囲とする場合を例として説明したが、DA現象の発生が支配的となる条件であれば、他の大きさとすることもできる。すなわち、本実施形態で説明した設定条件では、IGBTのターンオフ時において、DA現象の発生が支配的となるのは、外部抵抗の設定範囲が2Ω以上9Ω未満のときであるが、本実施形態と設定条件が異なる場合、外部抵抗の設定範囲も異なる。
【0062】
このとき、以下のようにして、外部抵抗の大きさを設定する。DA現象の発生が支配的となるのは、図11からわかるように、電流比が約20%以下となる前に、チャネルがオフする場合である。そこで、IGBTのターンオフ動作の際、コレクタ電流の値が、ターンオフ前のオン状態のときにおける通電電流値の最大値の20%以下となる前に、チャネルをオフするように外部抵抗の大きさを設定する。
【0063】
これにより、IGBTのターンオフ時にDA現象の発生が支配的となり、オフサージ電圧の上昇の抑制とターンオフ損失の低減とを両立することができる。
【0064】
なお、20%という数値は、厳密な数値ではなく、本実施形態と同様の効果が得られる範囲で、異なる場合があり、IGBTや回路の条件によっては、19、18%等の値となる。
【0065】
(他の実施形態)
(1)第1実施形態では、ゲートの外部抵抗の大きさを、ターンオフ損失が小さくなる方向に変化させた場合に、オフサージ電圧が増加から減少に変化する変曲点となるときの抵抗値よりも、小さな値に設定する場合を例として説明したが、ゲートの外部抵抗の代わりに、ゲートの内部抵抗をこのように設定することもできる。例えば、IGBT素子におけるポリシリコンの抵抗や、ゲート配線の抵抗等を、上記のように、設定することができる。
【0066】
また、ゲートの外部抵抗、内部抵抗を含むゲート全体の抵抗値、すなわち、ゲートの抵抗値を、ターンオフ損失が小さくなる方向に変化させた場合に、オフサージ電圧が増加から減少に変化する変曲点となるときの抵抗値よりも小さな抵抗値に設定することもできる。このようにしても、第1実施形態と同様の効果が得られる。
【0067】
(2)上記した各実施形態では、ゲートの抵抗値を、上記した条件となるように、設定する場合を例として説明したが、ゲート抵抗に限らず、他の要素を設定することもできる。
【0068】
例えば、IGBTのターンオフ動作の際、コレクタ電流の値が、ターンオフ前のオン状態のときにおける通電電流値の最大値の20%以下となる前に、チャネルをオフするように、IGBTのゲート容量(空乏層容量、絶縁膜容量)、ゲートの駆動回路のインピーダンスをそのように設定することもできる。なお、ゲートの駆動回路は、IGBTのMOSチャネルをON、OFFさせるために、ゲートに電圧を印加するための回路である。
【0069】
具体的には、充電されたキャリアを外に放電させるときの経路中の抵抗等が小さくなるように、これらを設定することもできる。
【0070】
(3)第1実施形態では、IGBT素子の構造が、ゲート絶縁膜6のうち、トレンチ底部側の部分6aを、トレンチ側壁側の部分6bよりも厚いIGBT素子を用いる場合を例として説明したが、ゲート絶縁膜6の全体の膜厚が均一であるIGBT素子を用いることもできる。
【0071】
(4)第1実施形態では、トレンチゲート型、かつ、フィールドストップ型のIGBTであって、いわゆる間引き構造のIGBT素子を用いる場合を例として説明したが、ターンオフ時にダイナミックアバランシェが発生するIGBTであれば、他の構造のIGBTを用いることもできる。
【0072】
例えば、プレーナゲート型のIGBTや、図2に示す構造に対して、N型層2aを省略したノンパンチスルー型のIGBTや、素子として機能するセル領域が連続して複数配置された構造のIGBT等を用いることができる。
【0073】
なお、IGBTとしては、第1実施形態で説明したIGBT素子のように、ダイナミックアバランシェによる素子破壊を防止する観点より、素子破壊耐量が強い素子を用いることが好ましい。
【図面の簡単な説明】
【0074】
【図1】本発明の第1実施形態における電力変換装置の全体構成図である。
【図2】図1中のIGBT素子の断面図である。
【図3】図1中の外部抵抗の大きさRgとIGBTのターンオフ損失の大きさとの関係を示す図である。
【図4】図1中の外部抵抗の大きさRgとIGBTのターンオフ時におけるオフサージ電圧の大きさとの関係を示す図である。
【図5】図1中のIGBTのターンオフ動作におけるターンオフ損失の大きさとオフサージ電圧の大きさとの関係を示す図である。
【図6】図1中の外部抵抗の大きさRgが15ΩのときのIGBTのターンオフ波形を示す図である。
【図7】図1中の外部抵抗の大きさRgが9ΩのときのIGBTのターンオフ波形を示す図である。
【図8】図1中の外部抵抗の大きさRgが5ΩのときのIGBTのターンオフ波形を示す図である。
【図9】図1中の外部抵抗の大きさRgが15Ωのときであって、コレクタ電圧が900VのときにおけるIGBT素子内部の概念図である。
【図10】図1中の外部抵抗の大きさRgが5Ωのときであって、コレクタ電圧が900VのときにおけるIGBT素子内部の概念図である。
【図11】図1中のIGBTがターンオフ開始する前のオン状態のときにおける通電電流の最大値I1に対するゲート電圧Vgがしきい値Vthとなるタイミングにおけるコレクタ電流I2の電流比(I2/I1)×100(%)と、外部抵抗の大きさRgとの関係を示す図である。
【符号の説明】
【0075】
IGBT…絶縁ゲート型バイポーラトランジスタ、D…フリーホイールダイオード、
Rg…外部抵抗、1…P+型基板、2a…N型層、2b…N−型ドリフト層、
3…P型ベース領域、4…N+型エミッタ領域、5…トレンチ、6…ゲート絶縁膜、
6a…ゲート絶縁膜のトレンチ底部側の部分、
6b…ゲート絶縁膜のトレンチ側壁側の部分、
7…ゲート電極、8…エミッタ電極、9…コレクタ電極、10…P型ボディ領域。
【特許請求の範囲】
【請求項1】
ゲートへの印加電圧の制御により、チャネルをオンもしくはオフする絶縁ゲート型バイポーラトランジスタをスイッチング素子として用いる電力変換装置において、
前記絶縁ゲート型バイポーラトランジスタは、ターンオフ動作の際、コレクタ電流の値が、ターンオフ前のオン状態のときにおける通電電流値の最大値の20%以下となる前に、チャネルをオフするようになっていることを特徴とする電力変換装置。
【請求項2】
ゲートへの印加電圧の制御により、チャネルをオンもしくはオフする絶縁ゲート型バイポーラトランジスタをスイッチング素子として用いる電力変換装置において、
前記絶縁ゲート型バイポーラトランジスタは、前記ゲートの抵抗値をターンオフ損失が小さくなる方向に変化させた場合に、オフサージ電圧が増加した後、オフサージ電圧が減少するという特性を有しており、
前記ゲートの抵抗値は、前記オフサージ電圧が増加から減少に変化する変曲点となるときの抵抗値よりも、小さな値に設定されていることを特徴とする電力変換装置。
【請求項1】
ゲートへの印加電圧の制御により、チャネルをオンもしくはオフする絶縁ゲート型バイポーラトランジスタをスイッチング素子として用いる電力変換装置において、
前記絶縁ゲート型バイポーラトランジスタは、ターンオフ動作の際、コレクタ電流の値が、ターンオフ前のオン状態のときにおける通電電流値の最大値の20%以下となる前に、チャネルをオフするようになっていることを特徴とする電力変換装置。
【請求項2】
ゲートへの印加電圧の制御により、チャネルをオンもしくはオフする絶縁ゲート型バイポーラトランジスタをスイッチング素子として用いる電力変換装置において、
前記絶縁ゲート型バイポーラトランジスタは、前記ゲートの抵抗値をターンオフ損失が小さくなる方向に変化させた場合に、オフサージ電圧が増加した後、オフサージ電圧が減少するという特性を有しており、
前記ゲートの抵抗値は、前記オフサージ電圧が増加から減少に変化する変曲点となるときの抵抗値よりも、小さな値に設定されていることを特徴とする電力変換装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2007−124743(P2007−124743A)
【公開日】平成19年5月17日(2007.5.17)
【国際特許分類】
【出願番号】特願2005−309963(P2005−309963)
【出願日】平成17年10月25日(2005.10.25)
【出願人】(000004260)株式会社デンソー (27,639)
【Fターム(参考)】
【公開日】平成19年5月17日(2007.5.17)
【国際特許分類】
【出願日】平成17年10月25日(2005.10.25)
【出願人】(000004260)株式会社デンソー (27,639)
【Fターム(参考)】
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