電力用半導体装置
【課題】複数の電力用半導体素子を並列接続する場合において、スイッチング損失を従来よりも低減する。
【解決手段】電力用半導体装置200は、互いに並列に接続された第1および第2の電力用半導体素子Q1,Q2と、駆動制御部100とを備える。駆動制御部100は、外部から繰返し受けるオン指令およびオフ指令に応じて第1および第2の電力用半導体素子の各々をオン状態またはオフ状態にする。具体的には、駆動制御部100は、オン指令に対して、第1および第2の電力用半導体素子Q1,Q2を同時にオン状態にする場合と、第1および第2の電力用半導体素子Q1,Q2の一方をオン状態にした後に他方をオン状態にする場合とに切替え可能である。駆動制御部100は、オフ指令に対して、第1および第2の電力用半導体素子Q1,Q2の一方をオフ状態にした後に他方をオフ状態にする。
【解決手段】電力用半導体装置200は、互いに並列に接続された第1および第2の電力用半導体素子Q1,Q2と、駆動制御部100とを備える。駆動制御部100は、外部から繰返し受けるオン指令およびオフ指令に応じて第1および第2の電力用半導体素子の各々をオン状態またはオフ状態にする。具体的には、駆動制御部100は、オン指令に対して、第1および第2の電力用半導体素子Q1,Q2を同時にオン状態にする場合と、第1および第2の電力用半導体素子Q1,Q2の一方をオン状態にした後に他方をオン状態にする場合とに切替え可能である。駆動制御部100は、オフ指令に対して、第1および第2の電力用半導体素子Q1,Q2の一方をオフ状態にした後に他方をオフ状態にする。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は電力変換機器などに用いられる電力用半導体装置に関する。
【背景技術】
【0002】
パワーMOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)やIGBT(Insulated Gate Bipolar Transistor)などの電力用半導体素子は、モータ駆動用インバータ、無停電電源装置、および周波数変換装置などの電力機器の制御に用いられる。これらの電力機器の定格電圧および定格電流は増加傾向にあるため、電力用半導体素子も高耐圧化および大電流化が要求される。
【0003】
電力用半導体素子によって制御可能な電流量を増大させる方法として、複数の電力用半導体素子を並列接続する方法が知られている(たとえば、特開2000−92820号公報(特許文献1)参照)。
【0004】
上記の文献のように複数の電力用半導体素子が並列接続される場合、これらの複数の素子は、通常、同一の駆動信号を用いることによって同時にスイッチングされる。このため、電力用半導体素子の並列数が多くなるほど、または、スイッチング周波数が高くなるほど、スイッチング損失(ターンオン損失およびターンオフ損失)が増大することとなる。
【0005】
並列接続された電力用半導体素子のターンオフ損失を低減させるための方法として、たとえば、特開平5−291913号公報(特許文献2)に記載された方法が知られている。この文献の方法では、低飽和電圧および長下降時間を有する第1のIGBTと高飽和電圧および短下降時間を有する第2のIGBTとが並列接続され、第2のIGBTのゲートには入力抵抗が挿入される。第1および第2のIGBTを共通の駆動信号で動作させると、第2のIGBTの遮断時点が第1のIGBTの遮断時点よりも遅延するので、第2のIGBTの短下降時間に基づいてターンオフ動作を行なうことができる。
【0006】
スイッチング損失の低減を目的としたものではないが、類似の技術が特開平6−209565号公報(特許文献3)および特開平6−209666号公報(特許文献4)に記載されている。いずれの文献も、主半導体素子とこれに並列接続される検出用半導体素子とからなるスイッチング回路を直列接続したものについて開示する。具体的に、前者の特開平6−209565号公報(特許文献3)に記載の技術では、主半導体素子のゲ―トとゲ―ト駆動回路とがオフ遅延回路を介して接続され、検出用半導体素子のゲ―トとゲ―ト駆動回路とがオン遅延回路を介して接続される。後者の特開平6−209666号公報(特許文献4)に記載の技術では、検出用半導体素子のゲ―トとゲ―ト駆動回路とがオフ遅延回路を介して接続され、主半導体素子のゲ―トとゲ―ト駆動回路とがオン遅延回路を介して接続される。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開2000−92820号公報
【特許文献2】特開平5−291913号公報
【特許文献3】特開平6−209565号公報
【特許文献4】特開平6−209666号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
上記の特開平5−291913号公報(特許文献2)では、スイッチング損失の低減について考慮されているものの、ターンオフ損失の低減のみに着目され、ターンオン損失については考慮されていない。さらには、この文献に記載の方法は、低飽和電圧および長下降時間を有する第1のIGBTと高飽和電圧および短下降時間を有する第2のIGBTとを並列接続するというものであるので、同一の特性を有する電力用半導体素子が並列接続された場合には適用できない。
【0009】
この発明の目的は、複数の電力用半導体素子を並列接続する場合において、スイッチング損失を従来よりも低減することである。
【課題を解決するための手段】
【0010】
この発明の一局面に従う電力用半導体装置は、互いに並列に接続された第1および第2の電力用半導体素子と、駆動制御部とを備える。駆動制御部は、外部から繰返し受けるオン指令およびオフ指令に応じて第1および第2の電力用半導体素子の各々をオン状態またはオフ状態にする。具体的には、駆動制御部は、オン指令に対して、第1および第2の電力用半導体素子を同時にオン状態にする場合と、第1および第2の電力用半導体素子の一方をオン状態にした後に他方をオン状態にする場合とに切替え可能である。駆動制御部は、オフ指令に対して、第1および第2の電力用半導体素子の一方をオフ状態にした後に他方をオフ状態にする。
【発明の効果】
【0011】
この発明によれば、オン指令に対しては、第1および第2の電力用半導体素子を同時にオン状態にする場合と互いにタイミングをずらしてオン状態にする場合とに切替え可能にし、オフ指令に対しては、第1および第2の電力用半導体素子を互いにタイミングをずらしてオフ状態にすることによって、スイッチング損失を従来よりも低減することができる。
【図面の簡単な説明】
【0012】
【図1】この発明の実施の形態1による電力用半導体装置200の構成図である。
【図2】駆動信号DSと電力用半導体素子Q1,Q2のゲート電圧との関係を示すタイミング図である。
【図3】オン状態のときIGBTQ1,Q2を流れる全電流Itの大きさと(A)ターンオン損失Eonおよび(B)ターンオフ損失Eoffの大きさとの関係を示す図である。
【図4】IGBTQ1,Q2のターンオフ時のタイミング制御について説明するための概念図である。
【図5】IGBTのスイッチング損失とコレクタ電流との関係を示す図である。
【図6】IGBTのスイッチング損失とゲート抵抗との関係を示す図である。
【図7】コレクタ電流密度Jcと飽和電圧VCE(sat)との関係を示す図である。
【図8】ターンオフ損失Eoffと飽和電圧VCE(sat)との関係を示す図である。
【図9】IGBTのコレクタ電流Icとターンオン損失Eonとの関係を示す図である。
【図10】並列接続されたIGBTを順次スイッチングさせた場合のシミュレーション結果を示す図である。
【図11】図10のターンオン時の拡大図である。
【図12】図10のターンオフ時の拡大図である。
【図13】並列接続されたIGBTについてオン状態への切替えは同時に行ない、オフ状態への切替えは順次行なった場合のシミュレーション結果を示す図である。
【図14】図13のターンオン時の拡大図である。
【図15】図13のターンオフ時の拡大図である。
【図16】並列接続されたIGBTQ1,Q2に流れる全電流Itとターンオン損失Eonとの関係を示す図である。
【図17】この発明の実施の形態2による電力用半導体装置201の構成を示す回路図である。
【図18】図17の集積回路5から出力される制御信号のタイミング図の一例を示す図である。
【図19】この発明の実施の形態3による電力用半導体装置202の構成を示す回路図である。
【図20】図19の集積回路5aから出力される制御信号のタイミング図の一例を示す図である。
【図21】この発明の実施の形態4による電力用半導体装置203の構成を示す回路図である。
【図22】この発明の実施の形態5による電力用半導体装置204の構成を示す回路図である。
【図23】図22の集積回路5bから出力される制御信号のタイミング図の一例を示す図である。
【図24】この発明の実施の形態6による電力用半導体装置205の構成を示す回路図である。
【図25】この発明の実施の形態7による電力用半導体装置206の構成を示す回路図である。
【図26】この発明の実施の形態8による電力用半導体装置207の構成を示す回路図である。
【図27】この発明の実施の形態9による電力用半導体装置208の構成を示す回路図である。
【図28】図27の集積回路5dから出力される制御信号のタイミング図の一例を示す図である。
【図29】この発明の実施の形態10による電力用半導体装置209の構成を示す回路図である。
【図30】この発明の実施の形態11による電力用半導体装置210の構成を示す回路図である。
【図31】この発明の実施の形態12による電力用半導体装置で用いられるIGBTQ1,Q2の仕様について説明するための図である。
【図32】この発明の実施の形態13の変形例による電力用半導体装置211の構成図である。
【図33】実施の形態2,9,10による電力用半導体装置201,208,209において、駆動制御部101,108,109によるIGBTQ1,Q2のスイッチング制御方法の変形例について説明するための図である。
【図34】実施の形態5,11による電力用半導体装置204,210において、駆動制御部104,110によるIGBTQ1,Q2のスイッチング制御方法の変形例について説明するための図である。
【図35】実施の形態2,9,10による電力用半導体装置201,208,209において、駆動制御部101,108,109によるIGBTQ1,Q2のスイッチング制御方法の他の変形例について説明するための図である。
【図36】この発明の実施の形態19による電力用半導体装置212の構成を示す回路図である。
【図37】図36の電流検出センサ99の出力波形の一例を示す図である。
【図38】この発明の実施の形態20による電力用半導体装置213の構成を示す回路図である。
【図39】この発明の実施の形態21による電力用半導体装置214の構成を示す回路図である。
【図40】この発明の実施の形態22による電力用半導体装置215の構成を示す回路図である。
【発明を実施するための形態】
【0013】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰り返さない。
【0014】
<実施の形態1>
[電力用半導体装置200の構成]
図1は、この発明の実施の形態1による電力用半導体装置200の構成図である。図1を参照して、電力用半導体装置200は、高電圧ノードHVと接地ノードGNDとの間に互いに並列に接続された電力用半導体素子Q1,Q2と、駆動制御部100とを含む。図1では電力用半導体素子Q1,Q2としてIGBTが例示されるが、パワーMOSFETやバイポーラトランジスタなどその他の半導体素子であってもよい。以下では、電力用半導体素子Q1,Q2をそれぞれIGBTQ1,Q2とも記載する。IGBTQ1,Q2のコレクタが接続される高電圧ノードHVは制御対象の電力機器に接続され、高電圧が印加される。
【0015】
駆動制御部100は、外部から受けた駆動信号DSの論理レベルに応じてIGBTQ1,Q2をオン状態またはオフ状態に切替える。この実施の形態による駆動制御部100は、ハイレベル(Hレベル)の駆動信号DSを受けたときに電力用半導体素子Q1,Q2をオン状態にし、ローレベル(Lレベル)の駆動信号DSを受けたときに電力用半導体素子Q1,Q2をオフ状態にするものとする。Hレベルの駆動信号DSをオン指令とも称し、Lレベルの駆動信号DSをオフ指令とも称する。オン指令およびオフ指令は、駆動制御部100に交互に繰返し与えられる。駆動制御部100の具体的な構成例は、実施の形態2以降で説明する。
【0016】
[電力用半導体装置200の動作]
図2は、駆動信号DSと電力用半導体素子Q1,Q2のゲート電圧との関係を示すタイミング図である。図1、図2を参照して、駆動制御部100は、オン指令を受けてIGBTQ1,Q2をオン状態に切替えるとき、IGBTQ1,Q2を同時にオン状態にする場合と、IGBTQ1,Q2のうち一方(たとえば、IGBTQ1)を先にオン状態にし、他方を後からオン状態にする場合とに切替え可能である。さらに、駆動制御部100は、オフ指令を受けてIGBTQ1,Q2をオフ状態に切替えるとき、IGBTQ1,Q2を同時にオフ状態にする場合と、IGBTQ1,Q2のうち一方(たとえば、IGBTQ1)を先にオフ状態にし、他方を後からオフ状態にする場合とに切替え可能である。IGBTQ1,Q2を同時にスイッチングするか、それとも、タイミングをずらしてそれぞれ独立にスイッチングするかは、オン指令を受けてIGBTQ1,Q2がオン状態(導通状態)のときにIGBTQ1,Q2をそれぞれ流れる主電流I1,I2(または主電流I1およびI2が合成された全電流It)の大きさに応じて決める。具体的に実施の形態1の場合、電力用半導体素子Q1,Q2を流れる全電流Itは、大きさによって3つの領域に分けられる。
【0017】
図2(A)には、全電流Itの大きさが比較的小さい場合が示される。この場合、時刻t1において、駆動信号DSがLレベルからHレベルに切替わると、駆動制御部100は、IGBTQ1のゲートにHレベルの電圧を印加することによってIGBTQ1をオン状態に切替える。その後の時刻t2に、駆動制御部100は、IGBTQ2のゲートにHレベルの電圧を印加することによってIGBTQ2をオン状態に切替える。時刻t3において、駆動信号DSがHレベルからLレベルに切替わると、駆動制御部100は、IGBTQ1のゲートにLレベルの電圧を印加することによってIGBTQ1をオフ状態に切替える。その後の時刻t4に、駆動制御部100は、IGBTQ2のゲートにLレベルの電圧を印加することによってIGBTQ2をオフ状態に切替える。したがって、ターンオン時においては、先にターンオンするIGBTQ1にスイッチング損失(ターンオン損失Eon)が主として生じ、ターンオフ時においては後にターンオフするIGBTQ2にスイッチング損失(ターンオフ損失Eoff)が主として生じる。
【0018】
図2(B)には、全電流Itの大きさが中程度の場合が示される。この場合、時刻t1において、駆動信号DSがLレベルからHレベルに切替わると、駆動制御部100は、IGBTQ1,Q2の両方のゲートにHレベルの電圧を印加することによってIGBTQ1,Q2を同時にオン状態に切替える。時刻t3において、駆動信号DSがHレベルからLレベルに切替わると、駆動制御部100は、IGBTQ1のゲートにLレベルの電圧を印加することによってIGBTQ1をオフ状態に切替える。その後の時刻t4に、駆動制御部100は、IGBTQ2のゲートにLレベルの電圧を印加することによってIGBTQ2をオフ状態に切替える。したがって、ターンオン時においては、IGBTQ1,Q2の両方にスイッチング損失(ターンオン損失Eon)が生じる。ターンオフ時においては、主として、後からターンオフするIGBTQ2にスイッチング損失(ターンオフ損失Eoff)が生じる。
【0019】
図2(C)には、全電流Itの大きさが比較的高い場合が示される。この場合、時刻t1において、駆動信号DSがLレベルからHレベルに切替わると、駆動制御部100は、IGBTQ1,Q2の両方のゲートにHレベルの電圧を印加することによってIGBTQ1,Q2を同時にオン状態に切替える。時刻t3において、駆動信号DSがHレベルからLレベルに切替わると、駆動制御部100は、IGBTQ1,Q2の両方のゲートにLレベルの電圧を印加することによってIGBTQ1,Q2を同時にオフ状態に切替える。したがって、ターンオン時およびターンオフ時の両方とも、IGBTQ1,Q2の両方にスイッチング損失が生じる。
【0020】
上記では、タイミングをずらしてIGBTQ1,Q2を順次スイッチングする場合、IGBTQ1をIGBTQ2よりも先にオン状態またはオフ状態に切替えるようにしたが、IGBTQ1,Q2の特性が同じ場合にはいずれを先にスイッチングしても構わない。
【0021】
[図2(A)〜(C)の方法でスイッチング制御を行なう理由]
次に、上記の方法でIGBTQ1,Q2のスイッチング制御を行なう理由について説明する。
【0022】
図3は、オン状態のときIGBTQ1,Q2を流れる全電流Itの大きさと(A)ターンオン損失Eonおよび(B)ターンオフ損失Eoffの大きさとの関係を示す図である。図3において、ターンオン損失Eonおよびターンオフ損失Eoffは、駆動信号DSの1パルス(Pulse)当たりに消費される電力(mJ)で表わされる。相互にタイミングをずらしてIGBTQ1,Q2をそれぞれ単独でスイッチングさせる場合を1チップ(1P)と記載し、IGBTQ1,Q2を同時にスイッチングさせる場合を2チップ(2P)と記載する。
【0023】
図3(A)を参照して、IGBTQ1,Q2を流れる全電流Itがある閾値Ith1より小さい場合は、相互にタイミングをずらしてIGBTQ1,Q2をそれぞれ単独でオン状態にしたほうが、同時にオン状態にするよりもターンオン損失Eonは小さくなる。全電流Itが閾値Ith1より大きい場合は、IGBTQ1,Q2を同時にオン状態にしたほうが、IGBTQ1,Q2をそれぞれ単独でオン状態にするよりもターンオン損失Eonが小さくなる。したがって、図1の駆動制御部100は、全電流Itが閾値Ith1以下の場合には、図2(A)で示したように、IGBTQ1を先にオン状態にし、IGBTQ2を後からオン状態にする。駆動制御部100は、全電流Itが閾値Ith1より大きい場合には、図2(B)で示したように、IGBTQ1,Q2を同時にオン状態にする。これによって、従来よりもターンオン損失Eonを低減することができる。
【0024】
図3(B)を参照して、ターンオフ損失Eoffの場合には、導通状態のIGBTQ1,Q2を流れる全電流Itの大きさによらずに、相互にタイミングをずらしてIGBTQ1,Q2をそれぞれ単独でオフ状態にしたほうが、同時にオフ状態にするよりもターンオフ損失Eoffは小さくなる。したがって、図1の駆動制御部100は、図2(A)、(B)で示したように、IGBTQ1を先にオフ状態にし、IGBTQ2を後からオフ状態にする。これによって、IGBTQ1,Q2を同時にオフ状態にする場合に比べて、ターンオフ損失Eoffを低減することができる。
【0025】
ただし、IGBTQ1,Q2をそれぞれ単独でオフ状態にする場合には、IGBTQ1,Q2を流れる全電流Itが1素子あたりの最大定格を超えると、後からオフ状態にする素子が破壊される可能性がある。そこで、素子の破壊を防止するために、全電流Itが1素子あたりの最大定格に近づいた場合には、図2(C)で示したように、IGBTQ1,Q2を同時にオフ状態にする。
【0026】
図4は、IGBTQ1,Q2のターンオフ時のタイミング制御について説明するための概念図である。
【0027】
図4を参照して、IGBTQ1,Q2の1素子あたりの主電流の最大定格をIRとする。最大定格IRよりも若干小さな値に閾値Ith2が設定され、最大定格IRの2倍(2×IR)よりも若干小さな値に閾値Ith3が設定される。導通状態でIGBTQ1,Q2を流れる全電流Itが閾値Ith2未満の場合には、図1の駆動制御部100は、オフ指令に対してIGBTQ1,Q2がそれぞれ単独で順次オフ状態になるように制御する。全電流Itが閾値Ith2以上であり、閾値Ith3未満の場合には、駆動制御部100は、オフ指令に対してIGBTQ1,Q2が同時にオフ状態になるように制御する。1素子ずつ順次オフ状態にするよりもターンオフ損失Eoffが増加することになるが、IGBTの短絡保護を目的としてこのようなスイッチング制御を行なう。全電流Itが閾値Ith3以上の場合には、IGBTQ1,Q2の両方とも駆動信号DSの論理レベルとは関係なくオフ状態になるように制御する短絡保護を行なう。
【0028】
[図3(A)、(B)のスイッチング特性が得られる理由]
次に、図3(A)、(B)に示したスイッチング特性が得られる理由について説明する。
【0029】
図5は、IGBTのスイッチング損失とコレクタ電流との関係を示す図である。図5には、ターンオン損失Eon、ターンオフ損失Eoff、および逆回復動作時のスイッチング損失Errのコレクタ電流Ic依存性が示される。
【0030】
図6は、IGBTのスイッチング損失とゲート抵抗との関係を示す図である。図6には、ターンオン損失Eon、ターンオフ損失Eoff、および逆回復動作時のスイッチング損失Errのゲート抵抗RG依存性が示される。図5、図6に示す特性図は、三菱電機製のIGBTモジュール(型番:CM600HX−24A)のデータシートから抜粋したものである。
【0031】
(1.ターンオフ損失Eoff)
図5を参照して、ターンオフ損失Eoffは、コレクタ電流Icの累乗関数で表わされる(すなわち、図5に示す両対数グラフにおいて、ターンオフ損失Eoffがコレクタ電流Icに比例する)。記号「^」で指数を表わすものとすると、ターンオフ損失Eoffは、定数a,bを用いて、
Eoff=a×Ic^b …(1)
と書き表わすことができる。
【0032】
図1のIGBTQ1,Q2の各々に流れる電流をIo[A]とすると、1素子ずつオフ状態にしたときのターンオフ損失Eoff_1Pは、
Eoff_1P=a×(2×Io)^b …(2)
と表わされる。2素子同時にオフ状態にしたときのターンオフ損失Eoff_2Pは、
Eoff_2P=2×a×Io^b …(3)
と表わされる。上式(2)と(3)との比は、
Eoff_1P/Eoff_2P=2^(b−1) …(4)
となるので、b<1であれば、
Eoff_1P<Eoff_2P …(5)
の関係が成立する。b<1の関係は図5のグラフの傾きが1より小さいことを意味し、通常は、このb<1の関係が成り立つ。
【0033】
具体的な数値を用いて検証すると、図1に示したIGBTQ1,Q2において、1素子あたり200[A]の主電流が流れているとすると(すなわち、I1=I2=200[A])、全電流Itは400[A]になる。図5を参照すると、コレクタ電流が200[A]のときのターンオフ損失Eoffは約41mJ/Pulseであり、コレクタ電流が400[A]のときターンオフ損失Eoffは約62mJ/Pulseである。したがって、2素子同時にオフ状態に切替えた場合のターンオフ損失Eoffは全体で82mJ/Pulseになるのに対して、1素子ずつオフ状態に切替えた場合のターンオフ損失Eoffは後からオフ状態にする素子に損失が生じるので62mJ/Pulseになる。このように、1素子ずつオフ状態に切替えたほうがターンオフ損失Eoffは小さくなる。
【0034】
なお、図6に示すようにターンオフ損失Eoffにおいては、ゲート抵抗RGに対するターンオフ損失Eoffの依存性はほとんどなく、ターンオフ損失Eoffの特性はIGBTの素子特性によってほとんど決定されていることがわかる。上記の結果は、定性的には次のように考えることができる。
【0035】
図7は、コレクタ電流密度Jcと飽和電圧VCE(sat)との関係を示す図である。図7を参照して、同じ特性およびサイズのIGBTQ1,Q2が並列に接続されているとすると、1チップずつオフ状態に切替える場合(1P)は、2チップ同時にオフ状態にする場合(2P)に比べて主電流が流れる部分の断面積が半分になるので、1チップあたりのコレクタ電流密度Jcは2倍になる。そして、コレクタ電流密度Jcが増加すると、飽和電圧VCE(sat)が増加する。
【0036】
図8は、ターンオフ損失Eoffと飽和電圧VCE(sat)との関係を示す図である。図8を参照して、バイポーラ素子では、ターンオフ損失Eoffと飽和電圧VCE(sat)とはトレードオフの関係にある。このため、1チップずつオフ状態に切替える場合(1P)は、2チップ同時にオフ状態にする場合(2P)に比べてターンオフ損失Eoffが小さくなる。なお、言うまでもないことであるが、オン指令を受けてIGBTQ1,Q2が導通状態にある場合の定常損失は、ターンオフを順次行なう場合(1P)と同時に行なう場合(2P)とで同じである。
【0037】
(2.ターンオン損失Eon)
再び図5を参照して、ターンオン損失Eonは、コレクタ電流Icの指数関数で概ね表わすことができる(図5に示す両対数グラフにおいて、ターンオン損失Eonとコレクタ電流Icとは正比例関係にない)。したがって、ターンオン損失Eonは、定数a,bを用いて、
Eon=a×exp(Ic×b) …(6)
と書き表わすことができる。ただし、上式(6)において「exp(…)」は指数関数を表わす。
【0038】
図1のIGBTQ1,Q2の各々に流れる電流をIo[A]とすると、1素子ずつオン状態にしたときのターンオン損失Eon_1Pは、
Eon_1P=a×exp(2×Io×b) …(7)
と表わされる。2素子同時にオン状態にしたときのターンオン損失Eon_2Pは、
Eon_2P=2×a×exp(Io×b) …(8)
と表わされる。上式(7)と(8)との比は、
Eon_1P/Eon_2P=exp(Io×b)/2 …(9)
となるので、Io<b×ln(2)となる比較的小電流の領域で(ただし、lnは自然対数を表わす)、
Eon_1P<Eon_2P …(10)
の関係が成立する。Io>b×ln(2)となる比較的大電流の領域で、
Eon_1P>Eon_2P …(11)
の関係が成立する。
【0039】
図9は、IGBTのコレクタ電流Icとターンオン損失Eonとの関係を示す図である。図9を参照して、並列接続されたオン状態のIGBTQ1,Q2の各々にコレクタ電流Ioが流れているとし、コレクタ電流Ioに対応するターンオン損失EonをEo[mJ/Pulse]とする。したがって、2素子同時にオン状態に切替える場合のターンオン損失Eonは2×Eo(図9の点2P)である。1素子ずつ順番にオン状態に切替える場合には、最初にオン状態に切替える素子に2×Ioの電流が流れるので、この場合のターンオン損失Eonは図9のEo’(点1P)となる。
【0040】
コレクタ電流Icの増加に伴ってターンオン損失Eonは指数関数的に増加するので、電流Ioが比較的大きいときには、図9に示すように損失Eo’は2×Eoよりも大きくなる。したがって、2素子同時にオン状態に切替えたほうが低損失になる。逆に電流Ioが比較的小さいときには、損失Eo’は2×Eoよりも小さくなるので、1素子ずつ順番にオン状態に切替えたほうが低損失になる。
【0041】
なお、ターンオン損失Eonに関係するのはコレクタ電流Icだけではない。図6に示すように、ターンオン損失Eonは、ゲート抵抗RGに対して指数関数の関係を示す。すなわち、ゲート抵抗RGが増加するにつれてターンオン損失Eonは指数関数的に増加する。その他、ターンオン損失には、IGBTの容量(入力容量、ミラー容量)や、フリーホイールダイオードの特性も関係する。
【0042】
[シミュレーション結果]
図10〜図16に並列接続されたIGBTについてのシミュレーション結果を示す。図10〜図15に示す波形図では、IGBTQ1,Q2の各々について、上から順に損失[kW]、コレクタ・エミッタ間電圧VCE[V]、コレクタ・エミッタ間電流ICE[A]、ゲート・エミッタ間電圧VGE[V]の波形図が示される。損失は、コレクタ・エミッタ間電圧VCEとコレクタ・エミッタ間電流ICEとの積である。
【0043】
図10は、並列接続されたIGBTを順次スイッチングさせた場合のシミュレーション結果を示す図である。図11は、図10のターンオン時の拡大図であり、図12は図10のターンオフ時の拡大図である。図10〜図12に示すシミュレーションでは、ターンオン時にはIGBTQ1を先にオン状態に切替え、その0.5μ秒後にIGBTQ2をオン状態に切替えた。ターンオフ時には、IGBTQ1を先にオフ状態に切替え、その0.5μ秒後にIGBTQ2をオフ状態に切替えた。ターンオン損失Eonは先にオン状態に切替わるIGBTQ1によって負担され、ターンオフ損失Eoffは後からオフ状態に切替わるIGBTQ2によって負担されていることがわかる。
【0044】
図13は、並列接続されたIGBTについてオン状態への切替えは同時に行ない、オフ状態への切替えは順次行なった場合のシミュレーション結果を示す図である。図14は、図13のターンオン時の拡大図である。図15は図13のターンオフ時の拡大図である。図13〜図15に示すシミュレーションでは、ターンオン時にはIGBTQ1,Q2を同時にオン状態に切替えた。ターンオフ時には、IGBTQ1を先にオフ状態に切替え、その0.5μ秒後にIGBTQ2をオフ状態に切替えた。ターンオン損失EonはIGBTQ1,Q2の両方によって負担され、ターンオフ損失Eoffは後からオフ状態に切替わるIGBTQ2によって負担されていることがわかる。
【0045】
図16は、並列接続されたIGBTQ1,Q2に流れる全電流Itとターンオン損失Eonとの関係を示す図である。図16(B)には、図16(A)の破線の枠内の拡大図が示される。図16(B)に示すように、閾値Ith1よりも低電流の領域では、1素子ずつ順番にオン状態に切替えた場合(1P)のほうが、2素子同時にオン状態に切替える場合(2P)よりもターンオン損失Eonが小さくなる。閾値Ith1よりも高電流の領域では、2素子同時にオン状態に切替える場合(2P)のほうが、1素子ずつ順番にオン状態に切替えた場合(1P)よりもターンオン損失Eonが小さくなる。
【0046】
<実施の形態2>
図17は、この発明の実施の形態2による電力用半導体装置201の構成を示す回路図である。実施の形態2では、図1の駆動制御部100の具体的構成の一例が示される。図17の駆動制御部101は、制御用の集積回路(IC:Integrated Circuit)5と、駆動用電源V1と、抵抗素子R14,R15,R23,R24と、IGBTQ1,Q2を駆動するためのN型MOS(Metal Oxide Semiconductor)トランジスタQ11,Q22,Q33,Q44とを含む。
【0047】
集積回路5は、駆動信号DSを受ける入力端子INと、駆動信号DSに応じた制御信号をトランジスタQ11,Q22,Q33,Q44のゲートにそれぞれ出力するための出力端子OUT1,OUT2,OUT3,OUT4とを含む。トランジスタQ11,Q33のドレインは、駆動用電源V1から駆動電圧が供給される電源ノード9と接続される。トランジスタQ22,Q44のソースは接地ノードGNDに接続される。
【0048】
抵抗素子R14,R23の一端はIGBTQ1のゲートに接続され、抵抗素子R15,R24の一端はIGBTQ2のゲートに接続される。抵抗素子R14の他端はトランジスタQ11のソースに接続され、抵抗素子R15の他端はトランジスタQ33のソースに接続される。抵抗素子R23の他端はトランジスタQ22のドレインに接続され、抵抗素子R24の他端はトランジスタQ44のドレインに接続される。
【0049】
図18は、図17の集積回路5から出力される制御信号のタイミング図の一例を示す図である。
【0050】
図17、図18を参照して、時刻t1で、集積回路5は、駆動信号DSがHレベルに切替わるのに応答して、出力端子OUT1,OUT3から出力する制御信号をHレベルに切替えるとともに、出力端子OUT2,OUT4から出力する制御信号をLレベルに切替える。これによって、トランジスタQ11,Q33がオン状態に切替わり、トランジスタQ22,Q44がオフ状態に切替わる。この結果、IGBTQ1,Q2が同時にオン状態に切替わる。
【0051】
時刻t2で、集積回路5は、駆動信号DSがLレベルに切替わるのに応答して、出力端子OUT1から出力する制御信号をLレベルに切替えるとともに、出力端子OUT2から出力する制御信号をHレベルに切替える。これによって、トランジスタQ11がオフ状態に切替わり、トランジスタQ22がオン状態に切替わる。この結果、IGBTQ1がオフ状態に切替わる。
【0052】
時刻t2から所定の時間だけ遅れた時刻t3に、集積回路5は、出力端子OUT3から出力する制御信号をLレベルに切替えるとともに、出力端子OUT4から出力する制御信号をHレベルに切替える。これによって、トランジスタQ33がオフ状態に切替わり、トランジスタQ44がオン状態に切替わる。この結果、IGBTQ1に遅れてIGBTQ2がオフ状態に切替わる。
【0053】
以下、同様の動作が繰り返される。すなわち、時刻t4,t7での集積回路5の動作は時刻t1での動作と同じであり、時刻t5,t6での集積回路5の動作は、時刻t2,t3での動作とそれぞれ同じである。
【0054】
以上の集積回路5の動作によって、実施の形態1で説明した図2(B)と同じ制御動作が実現できる。
【0055】
集積回路5は図18と異なるタイミングでトランジスタQ11,Q22,Q33,Q44をオンおよびオフに制御することもできる。たとえば、実施の形態1で説明した図2(A)と同じ制御動作を実現するためには、次のようなスイッチング制御を行なうとよい。すなわち、集積回路5は、駆動信号DSがHレベルに切替わるのに応答して、出力端子OUT1から出力する制御信号をHレベルに切替えるとともに、出力端子OUT2,OUT4からそれぞれ出力する制御信号をLレベルに切替える。集積回路5は、この駆動信号DSのHレベルへの切替わりに所定の時間だけ遅れて出力端子OUT3から出力する制御信号をHレベルに切替える。さらに、集積回路5は、駆動信号DSがLレベルに切替わるのに応答して、出力端子OUT1から出力する制御信号をLレベルに切替えるとともに、出力端子OUT2から出力する制御信号をHレベルに切替える。集積回路5は、この駆動信号DSのLレベルへの切替わりに所定の時間だけ遅れて出力端子OUT3から出力する制御信号をLレベルに切替えるとともに、出力端子OUT4から出力する制御信号をHレベルに切替える。以上の制御によって、IGBTQ1,Q2は、この順でオン状態に切替わり、この順でオフ状態に切替わる。
【0056】
実施の形態1で説明した図2(C)と同じ制御動作を実現するためには、次のようなスイッチング制御を行なうとよい。すなわち、集積回路5は、駆動信号DSがHレベルに切替わったとき、出力端子OUT1,OUT3からそれぞれ出力する制御信号をHレベルに切替えるとともに、出力端子OUT2,OUT4からそれぞれ出力する制御信号をLレベルに切替える。さらに、集積回路5は、駆動信号DSがLレベルに切替わったとき、出力端子OUT1,OUT3からそれぞれ出力する制御信号をLレベルに切替えるとともに、出力端子OUT2,OUT4からそれぞれ出力する制御信号をHレベルに切替える。以上の制御によって、IGBTQ1,Q2は、同時にオン状態に切替わり、同時にオフ状態に切替わる。
【0057】
<実施の形態3>
図19は、この発明の実施の形態3による電力用半導体装置202の構成を示す回路図である。実施の形態3では、図1の駆動制御部100の具体的構成の一例が示される。図19の駆動制御部102は、制御用の集積回路(IC)5aと、駆動用電源V1と、抵抗素子R14,R15,R23,R24と、IGBTQ1,Q2を駆動するためのN型MOSトランジスタQ11,Q22,Q33,Q44と、遅延回路DLY1,DLY2とを含む。
【0058】
集積回路5aは、駆動信号DSを受ける入力端子INと、駆動信号DSに応じた制御信号をトランジスタQ11のゲートおよび遅延回路DLY1に出力するための出力端子OUT1と、駆動信号DSに応じた制御信号をトランジスタQ22のゲートおよび遅延回路DLY2に出力するための出力端子OUT2とを含む。トランジスタQ11,Q33のドレインは、駆動用電源V1から駆動電圧が供給される電源ノード9と接続される。トランジスタQ22,Q44のソースは接地ノードGNDに接続される。
【0059】
抵抗素子R14,R23の一端はIGBTQ1のゲートに接続され、抵抗素子R15,R24の一端はIGBTQ2のゲートに接続される。抵抗素子R14の他端はトランジスタQ11のソースに接続され、抵抗素子R15の他端はトランジスタQ33のソースに接続される。抵抗素子R23の他端はトランジスタQ22のドレインに接続され、抵抗素子R24の他端はトランジスタQ44のドレインに接続される。
【0060】
遅延回路DLY1は、抵抗素子R37と、コンデンサC36と、ダイオードD38とを含む。抵抗素子R37は、集積回路5aの出力端子OUT1とトランジスタQ33のゲートとの間に接続される。コンデンサC36は、トランジスタQ33のゲートと接地ノードGNDとの間に接続される。ダイオードD38のアノードは集積回路5aの出力端子OUT1と接続され、カソードはトランジスタQ33のゲートと接続される。遅延回路DLY1は、集積回路5aの出力端子OUT1から出力される制御信号の立下がりエッジ、すなわち、トランジスタQ33のオフ状態への切替わりに対応するほうのエッジを遅延させる。
【0061】
遅延回路DLY2は、抵抗素子R47と、コンデンサC46と、ダイオードD48とを含む。抵抗素子R47は、集積回路5aの出力端子OUT2とトランジスタQ44のゲートとの間に接続される。コンデンサC46は、トランジスタQ44のゲートと接地ノードGNDとの間に接続される。ダイオードD48のカソードは集積回路5aの出力端子OUT2と接続され、アノードはトランジスタQ44のゲートと接続される。遅延回路DLY2は、集積回路5aの出力端子OUT2から出力される制御信号の立上がりエッジ、すなわち、トランジスタQ44のオン状態への切替わりに対応するほうのエッジを遅延させる。
【0062】
図20は、図19の集積回路5aから出力される制御信号のタイミング図の一例を示す図である。
【0063】
図19、図20を参照して、時刻t1で、集積回路5aは、駆動信号DSがHレベルに切替わるのに応答して、出力端子OUT1から出力する制御信号をHレベルに切替えるとともに、出力端子OUT2から出力する制御信号をLレベルに切替える。これによって、トランジスタQ11,Q33がオン状態に切替わり、トランジスタQ22,Q44がオフ状態に切替わる。この結果、IGBTQ1,Q2が同時にオン状態に切替わる。
【0064】
時刻t2で、集積回路5aは、駆動信号DSがLレベルに切替わるのに応答して、出力端子OUT2から出力する制御信号をHレベルに切替える。これによって、トランジスタQ22がオン状態に切替わり、トランジスタQ44は遅延回路DLY2によって決まる遅延時間だけ遅れてオン状態に切替わる。
【0065】
ここで、駆動用電源V1の出力電圧をv1とし、抵抗素子R14,R23の抵抗値をそれぞれr14,r23とし、IGBTQ1の閾値電圧をVq1とすれば、v1,r14,r23,Vq1は、通常、
Vq1>v1×r23/(r14+r23) …(12)
の関係を満たすように設定される。すなわち、IGBTQ1の閾値電圧は、駆動用電源V1の出力電圧を抵抗素子R14,R23によって分圧した電圧よりも大きい。この結果、時刻t2で、IGBTQ1がオフ状態に切替わる。
【0066】
時刻t2から所定の時間だけ遅れた時刻t3に、集積回路5aは、出力端子OUT1から出力する制御信号をLレベルに切替える。これによって、トランジスタQ11がオフ状態に切替わり、トランジスタQ33が遅延回路DLY1によって決まる遅延時間だけ遅れてオフ状態に切替わる。この結果、IGBTQ2がオフ状態に切替わる。
【0067】
以下、同様の動作が繰り返される。すなわち、時刻t4,t7での集積回路5aの動作は時刻t1での動作と同じであり、時刻t5,t6での集積回路5aの動作は、時刻t2,t3での動作とそれぞれ同じである。
【0068】
以上の集積回路5aの動作によって、実施の形態1で説明した図2(B)と同じ制御動作が実現できる。
【0069】
<実施の形態4>
図21は、この発明の実施の形態4による電力用半導体装置203の構成を示す回路図である。図21の駆動制御部103に設けられた遅延回路DLY3は、ダイオードD38を含まない点で図19の遅延回路DLY1と異なる。したがって、図21の遅延回路DLY3は、集積回路5aの出力端子OUT1から出力された制御信号の立上がりエッジおよび立下りエッジの両方を遅延させた信号をトランジスタQ33のゲートに供給する。図21のその他の点は図19と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。集積回路5aの出力端子OUT1,OUT2から出力される制御信号のタイミングも図20の場合と同じである。
【0070】
図21に示す駆動制御部103によれば、集積回路5aの出力端子OUT1から出力された制御信号がHレベルに切替わったとき(図20の時刻t1,t4,t7)、遅延回路DLY3によって決まる遅延時間だけ遅れてトランジスタQ33がオン状態に切替わる。この結果、駆動信号DSがHレベルに切替わったとき、IGBTQ1のオン状態への切替わりに遅れてIGBTQ2がオン状態に切替わる。時刻t2,t5でのIGBTQ1のオフ状態のへの切替わりに遅れてIGBTQ2がオフ状態に切替わる点は実施の形態3と同じである。したがって、図21の電力用半導体装置203によれば、実施の形態1で説明した図2(A)と同じ制御動作が実現できる。
【0071】
<実施の形態5>
図22は、この発明の実施の形態5による電力用半導体装置204の構成を示す回路図である。実施の形態5では、図1の駆動制御部100の具体的構成の一例が示される。図22の駆動制御部104は、制御用の集積回路(IC)5bと、駆動用電源V1と、抵抗素子R14,R15,R23,R24と、IGBTQ1,Q2を駆動するためのN型MOSトランジスタQ11,Q22,Q44と、ダイオードD12,D13とを含む。
【0072】
集積回路5bは、駆動信号DSを受ける入力端子INと、駆動信号DSに応じた制御信号をトランジスタQ11,Q22,Q44のゲートにそれぞれ出力するための出力端子OUT1,OUT2,OUT4とを含む。トランジスタQ11のドレインは、駆動用電源V1から駆動電圧が供給される電源ノード9と接続される。トランジスタQ22,Q44のソースは接地ノードGNDに接続される。
【0073】
抵抗素子R14,R23の一端はIGBTQ1のゲートに接続され、抵抗素子R15,R24の一端はIGBTQ2のゲートに接続される。抵抗素子R14の他端はダイオードD12のカソードに接続され、抵抗素子R15の他端はダイオードD13のカソードに接続される。抵抗素子R23の他端はトランジスタQ22のドレインに接続され、抵抗素子R24の他端はトランジスタQ44のドレインに接続される。ダイオードD12,D13のアノードはトランジスタQ11のソースに接続される。ダイオードD12,D13は、トランジスタQ11がオン状態のときに導通状態になる。
【0074】
図23は、図22の集積回路5bから出力される制御信号のタイミング図の一例を示す図である。
【0075】
図22、図23を参照して、時刻t1で、集積回路5bは、駆動信号DSがHレベルに切替わるのに応答して、出力端子OUT1から出力する制御信号をHレベルに切替えるとともに、出力端子OUT2,OUT4からそれぞれ出力する制御信号をLレベルに切替える。これによって、トランジスタQ11がオン状態に切替わり、トランジスタQ22,Q44がオフ状態に切替わる。この結果、IGBTQ1,Q2が同時にオン状態に切替わる。
【0076】
時刻t2で、集積回路5bは、駆動信号DSがLレベルに切替わるのに応答して、出力端子OUT2から出力する制御信号をHレベルに切替える。これによって、トランジスタQ22がオン状態に切替わる。ここで、駆動用電源V1の出力電圧をv1とし、抵抗素子R14,R23の抵抗値をそれぞれr14,r23とし、IGBTQ1の閾値電圧をVq1とすれば、v1,r14,r23,Vq1は、前述の式(12)の関係を満たすように設定される。すなわち、IGBTQ1の閾値電圧は、駆動用電源V1の出力電圧を抵抗素子R14,R23によって分圧した電圧よりも大きい。この結果、時刻t2で、IGBTQ1がオフ状態に切替わる。
【0077】
時刻t2から所定の時間だけ遅れた時刻t3に、集積回路5bは、出力端子OUT1から出力する制御信号をLレベルに切替えるとともに、出力端子OUT4から出力する制御信号をHレベルに切替える。これによって、トランジスタQ11がオフ状態に切替わり、トランジスタQ44がオン状態に切替わる。この結果、IGBTQ2がオフ状態に切替わる。
【0078】
以下、同様の動作が繰り返される。すなわち、時刻t4,t7での集積回路5bの動作は時刻t1での動作と同じであり、時刻t5,t6での集積回路5bの動作は、時刻t2,t3での動作とそれぞれ同じである。
【0079】
以上の集積回路5bの動作によって、実施の形態1で説明した図2(B)と同じ制御動作が実現できる。上記と異なり、時刻t2,t5で、集積回路5bの出力端子OUT1から出力される制御信号をLレベルに切替え、出力端子OUT2,OUT4から出力される制御信号をHレベルに切替えるようにすれば、IGBTQ1,Q2を同時にオフ状態に切替えることができる。すなわち、実施の形態1の図2(C)で示した制御動作が実現できる。
【0080】
<実施の形態6>
図24は、この発明の実施の形態6による電力用半導体装置205の構成を示す回路図である。実施の形態6では、図1の駆動制御部100の具体的構成の一例が示される。図24の駆動制御部105は、制御用の集積回路(IC)5aと、駆動用電源V1と、抵抗素子R14,R15,R23,R24と、IGBTQ1,Q2を駆動するためのN型MOSトランジスタQ11,Q22,Q44と、ダイオードD12,D13と、遅延回路DLY2とを含む。
【0081】
集積回路5aは、駆動信号DSを受ける入力端子INと、駆動信号DSに応じた制御信号をトランジスタQ11のゲートに出力するための出力端子OUT1と、駆動信号DSに応じた制御信号をトランジスタQ22のゲートおよび遅延回路DLY2に出力するための出力端子OUT2とを含む。トランジスタQ11のドレインは、駆動用電源V1から駆動電圧が供給される電源ノード9と接続される。トランジスタQ22,Q44のソースは接地ノードGNDに接続される。
【0082】
抵抗素子R14,R23の一端はIGBTQ1のゲートに接続され、抵抗素子R15,R24の一端はIGBTQ2のゲートに接続される。抵抗素子R14の他端はダイオードD12のカソードに接続され、抵抗素子R15の他端はダイオードD13のカソードに接続される。抵抗素子R23の他端はトランジスタQ22のドレインに接続され、抵抗素子R24の他端はトランジスタQ44のドレインに接続される。ダイオードD12,D13のアノードはトランジスタQ11のソースに接続される。ダイオードD12,D13は、トランジスタQ11がオン状態のときに導通状態になる。
【0083】
遅延回路DLY2は、抵抗素子R47と、コンデンサC46と、ダイオードD48とを含む。抵抗素子R47は、集積回路5aの出力端子OUT2とトランジスタQ44のゲートとの間に接続される。コンデンサC46は、トランジスタQ44のゲートと接地ノードGNDとの間に接続される。ダイオードD48のカソードは集積回路5aの出力端子OUT2と接続され、アノードはトランジスタQ44のゲートと接続される。遅延回路DLY2は、集積回路5aの出力端子OUT2から出力される制御信号の立上がりエッジ、すなわち、トランジスタQ44のオン状態への切替わりに対応するほうのエッジを遅延させる。
【0084】
集積回路5aの動作は、実施の形態3の図20で説明したものと同じである。以下、図20、図24を参照して電力用半導体装置205の動作について説明する。
【0085】
図20の時刻t1で、集積回路5aは、駆動信号DSがHレベルに切替わるのに応答して、出力端子OUT1から出力する制御信号をHレベルに切替えるとともに、出力端子OUT2から出力する制御信号をLレベルに切替える。これによって、トランジスタQ11がオン状態に切替わり、トランジスタQ22,Q44がオフ状態に切替わる。この結果、IGBTQ1,Q2が同時にオン状態に切替わる。
【0086】
時刻t2で、集積回路5aは、駆動信号DSがLレベルに切替わるのに応答して、出力端子OUT2から出力する制御信号をHレベルに切替える。これによって、トランジスタQ22がオン状態に切替わり、トランジスタQ44は遅延回路DLY2によって決まる遅延時間だけ遅れてオン状態に切替わる。ここで、駆動用電源V1の出力電圧をv1とし、抵抗素子R14,R23の抵抗値をそれぞれr14,r23とし、IGBTQ1の閾値電圧をVq1とすれば、v1,r14,r23,Vq1は、通常、前述の式(12)の関係を満たすように設定される。すなわち、IGBTQ1の閾値電圧は、駆動用電源V1の出力電圧を抵抗素子R14,R23によって分圧した電圧よりも大きい。この結果、時刻t2で、IGBTQ1がオフ状態に切替わる。
【0087】
時刻t2から所定の時間だけ遅れた時刻t3に、集積回路5aは、出力端子OUT1から出力する制御信号をLレベルに切替える。これによって、トランジスタQ11がオフ状態に切替わり、トランジスタQ44が遅延回路DLY2によって決まる遅延時間だけ遅れてオフ状態に切替わる。この結果、IGBTQ2がオフ状態に切替わる。
【0088】
以下、同様の動作が繰り返される。すなわち、時刻t4,t7での集積回路5aの動作は時刻t1での動作と同じであり、時刻t5,t6での集積回路5aの動作は、時刻t2,t3での動作とそれぞれ同じである。
【0089】
以上の集積回路5aの動作によって、実施の形態1で説明した図2(B)と同じ制御動作が実現できる。
【0090】
<実施の形態7>
図25は、この発明の実施の形態7による電力用半導体装置206の構成を示す回路図である。実施の形態7では、図1の駆動制御部100の具体的構成の一例が示される。図25の駆動制御部106は、駆動信号DSが入力される入力ノード8と、インバータ50と、駆動用電源V1と、抵抗素子R14,R15,R23,R24と、IGBTQ1,Q2を駆動するためのN型MOSトランジスタQ11,Q22,Q33,Q44と、遅延回路DLY1,DLY2とを含む。
【0091】
トランジスタQ11,Q33のドレインは、駆動用電源V1から駆動電圧が供給される電源ノード9に接続される。トランジスタQ11のゲートは入力ノード8に接続され、トランジスタQ22のゲートはインバータ50の出力ノードに接続される。トランジスタQ22,Q44のソースは接地ノードGNDに接続される。
【0092】
抵抗素子R14,R23の一端はIGBTQ1のゲートに接続され、抵抗素子R15,R24の一端はIGBTQ2のゲートに接続される。抵抗素子R14の他端はトランジスタQ11のソースに接続され、抵抗素子R15の他端はトランジスタQ33のソースに接続される。抵抗素子R23の他端はトランジスタQ22のドレインに接続され、抵抗素子R24の他端はトランジスタQ44のドレインに接続される。
【0093】
遅延回路DLY1は、抵抗素子R37と、コンデンサC36と、ダイオードD38とを含む。抵抗素子R37は、入力ノード8とトランジスタQ33のゲートとの間に接続される。コンデンサC36は、トランジスタQ33のゲートと接地ノードGNDとの間に接続される。ダイオードD38のアノードは入力ノード8と接続され、カソードはトランジスタQ33のゲートと接続される。遅延回路DLY1は、駆動信号DSの立下がりエッジ、すなわち、トランジスタQ33のオフ状態への切替わりに対応するほうのエッジを遅延させる。
【0094】
遅延回路DLY2は、抵抗素子R47と、コンデンサC46と、ダイオードD48とを含む。抵抗素子R47は、インバータ50の出力ノードとトランジスタQ44のゲートとの間に接続される。コンデンサC46は、トランジスタQ44のゲートと接地ノードGNDとの間に接続される。ダイオードD48のカソードはインバータ50の出力ノードと接続され、アノードはトランジスタQ44のゲートと接続される。遅延回路DLY2は、インバータ50から出力される信号の立上がりエッジ、すなわち、トランジスタQ44のオン状態への切替わりに対応するほうのエッジを遅延させる。
【0095】
次に、図25の電力用半導体装置206の動作について説明する。駆動信号DSがHレベルに切替わると、トランジスタQ11,Q33がオン状態に切替わる。このとき、インバータ50の出力はLレベルに切替わるので、トランジスタQ22,Q44がオフ状態に切替わる。この結果、IGBTQ1,Q2が同時にオン状態に切替わる。
【0096】
駆動信号DSがLレベルに切替わると、トランジスタQ11がオフ状態に切替わり、トランジスタQ33が遅延回路DLY1によって決まる遅延時間だけ遅れてオフ状態に切替わる。このとき、インバータ50の出力はHレベルに切替わるので、トランジスタQ22がオン状態に切替わり、トランジスタQ44は遅延回路DLY2によって決まる遅延時間だけ遅れてオン状態に切替わる。この結果、IGBTQ1が先にオフ状態に切替わり、IGBTQ2が遅れてオフ状態に切替わる。
【0097】
以上によって、実施の形態1で説明した図2(B)と同じ制御動作が実現できる。
<実施の形態8>
図26は、この発明の実施の形態8による電力用半導体装置207の構成を示す回路図である。図26の駆動制御部107に設けられた遅延回路DLY3は、ダイオードD38を含まない点で図25の遅延回路DLY1と異なる。したがって、図26の遅延回路DLY3は、駆動信号DSの立上がりエッジおよび立下りエッジの両方を遅延させた信号をトランジスタQ33のゲートに供給する。図26のその他の点は図25と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
【0098】
図26に示す駆動制御部107によれば、駆動信号DSがHレベルに切替わったとき、遅延回路DLY3によって決まる遅延時間だけ遅れてトランジスタQ33がオン状態に切替わる。この結果、駆動信号DSがHレベルに切替わったとき、IGBTQ1のオン状態への切替わりに遅れてIGBTQ2がオン状態に切替わる。IGBTQ1のオフ状態のへの切替わりに遅れてIGBTQ2がオフ状態に切替わる点は実施の形態7と同じである。したがって、図26の電力用半導体装置207によれば、実施の形態1で説明した図2(A)と同じ制御動作が実現できる。
【0099】
<実施の形態9>
図27は、この発明の実施の形態9による電力用半導体装置208の構成を示す回路図である。図27の電力用半導体装置208は、IGBTQ1,Q2を流れる全電流Itを検出するための電流検出センサ99をさらに含む点で図17の電力用半導体装置201と異なる。電流検出センサ99として、たとえば、カレントトランスが用いられる。
【0100】
図27の電力用半導体装置208に設けられた集積回路5dは、電流検出センサ99の検出信号を受ける端子CSをさらに含む点で、図17の電力用半導体装置201に設けられた集積回路5と異なる。図27のその他の構成は、図17の電力用半導体装置201と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
【0101】
集積回路5dは、電流検出センサ99の検出値に基づいて全電流Itが図3、図4で説明した閾値Ith1,Ith2によって区分される領域のどの領域に入っているかを判定する。集積回路5dは、次に電流検出センサ99の検出値に基づく判定を行なうまでの間、判定結果に基づいて最適なスイッチングのタイミングを選択する。たとえば、全電流Itが図3の閾値Ith1より小さい場合には、集積回路5dは、次の図28のようなタイミングでトランジスタQ11,Q22,Q33,Q44をオンおよびオフに制御する。
【0102】
図28は、図27の集積回路5dから出力される制御信号のタイミング図の一例を示す図である。
【0103】
図27、図28を参照して、時刻t1で、集積回路5dは、駆動信号DSがHレベルに切替わるのに応答して、出力端子OUT1から出力する制御信号をHレベルに切替えるとともに、出力端子OUT2,OUT4からそれぞれ出力する制御信号をLレベルに切替える。これによって、トランジスタQ11がオン状態に切替わり、トランジスタQ22,Q44がオフ状態に切替わる。この結果、IGBTQ1がオン状態に切替わる。
【0104】
時刻t1から所定の時間だけ遅れた時刻t2に、集積回路5dは、出力端子OUT3から出力する制御信号をHレベルに切替える。これによって、トランジスタQ33がオン状態に切替わり、この結果、IGBTQ1より遅れてIGBTQ2がオン状態に切替わる。
【0105】
時刻t3で、集積回路5dは、駆動信号DSがLレベルに切替わるのに応答して、出力端子OUT1から出力する制御信号をLレベルに切替えるとともに、出力端子OUT2から出力する制御信号をHレベルに切替える。これによって、トランジスタQ11がオフ状態に切替わり、トランジスタQ22がオン状態に切替わる。この結果、IGBTQ1がオフ状態に切替わる。
【0106】
時刻t3から所定の時間だけ遅れた時刻t4に、集積回路5dは、出力端子OUT3から出力する制御信号をLレベルに切替えるとともに、出力端子OUT4から出力する制御信号をHレベルに切替える。これによって、トランジスタQ33がオフ状態に切替わり、トランジスタQ44がオン状態に切替わる。この結果、IGBTQ1に遅れてIGBTQ2がオフ状態に切替わる。
【0107】
以下、同様の動作が繰り返される。すなわち、時刻t5〜t8での集積回路5dの動作は時刻t1〜t4での動作とそれぞれ同じであり、時刻t9,t10での集積回路5dの動作は、時刻t1,t2での動作とそれぞれ同じである。
【0108】
以上の集積回路5dの動作によって、実施の形態1で説明した図2(A)と同じ制御動作が実現できる。
【0109】
全電流Itが図3の閾値Ith1以上であり、図4の閾値Ith2より小さい場合には、実施の形態2で説明した図18のタイミング図と同じタイミングでトランジスタQ11,Q22,Q33,Q44をオンおよびオフに制御する。これによって、図18の場合と同様に、図2(B)と同じ制御動作が実現できる。
【0110】
全電流Itが図4の閾値Ith2以上の場合には、集積回路5dは、駆動信号DSがHレベルに切替わったとき、出力端子OUT1,OUT3からそれぞれ出力する制御信号をHレベルに切替えるとともに、出力端子OUT2,OUT4からそれぞれ出力する制御信号をLレベルに切替える。これによって、IGBTQ1,Q2が同時にオン状態に切替わる。さらに、集積回路5dは、駆動信号DSがLレベルに切替わったとき、出力端子OUT1,OUT3からそれぞれ出力する制御信号をLレベルに切替えるとともに、出力端子OUT2,OUT4からそれぞれ出力する制御信号をHレベルに切替える。これによって、IGBTQ1,Q2が同時にオフ状態に切替わる。以上によって、実施の形態1で説明した図2(C)と同じ制御動作が実現できる。
【0111】
<実施の形態10>
図29は、この発明の実施の形態10による電力用半導体装置209の構成を示す回路図である。
【0112】
図29の電力用半導体装置209は、図27の電力用半導体装置208を変形したものである。すなわち、電力用半導体装置209は、図27のIGBTQ1,Q2に代えてセンス端子付きのIGBTQ1a,Q2aを含む点で電力用半導体装置208と異なる。センス端子には、IGBTのエミッタ端子に流れる主電流の一部が分流して流れる。さらに、電力用半導体装置209は、図27の電流検出センサ99に代えてシャント抵抗R25,R26を含む点で電力用半導体装置208と異なる。シャント抵抗R25はIGBTQ1aのセンス端子と接地ノードGNDとの間に接続され、シャント抵抗R26はIGBTQ2aのセンス端子と接地ノードGNDとの間に接続される。シャント抵抗R25,R26は、図27の電流検出センサ99と同様に、IGBTQ1a,Q2aにそれぞれ流れる主電流I1,I2をモニタする電流検出センサ99aとして機能する。
【0113】
図29の駆動制御部109に設けられた集積回路5eは、図27の検出端子CSに代えて、シャント抵抗R25,R26にかかる電圧をそれぞれ検出するための検出端子CS1,CS2を含む点で図27の集積回路5dと異なる。集積回路5eは、シャント抵抗R25,R26でモニタされた電流I1,I2の大きさに基づいて、最適なタイミングでトランジスタQ11,Q22,Q33,Q44をオンおよびオフに制御する。
【0114】
図29のその他の点は図27の電力用半導体装置208と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。なお、並列接続された2個のIGBTのいずれか一方のみをセンス端子付きのIGBTに代え、センスIGBTを流れる電流をシャント抵抗でモニタするような構成でも構わない。この場合、集積回路は、いずれか一方のIGBTを流れる電流の大きさに基づいて、トランジスタQ11,Q22,Q33,Q44をオンおよびオフに制御する。
【0115】
<実施の形態11>
図30は、この発明の実施の形態11による電力用半導体装置210の構成を示す回路図である。
【0116】
図30の電力用半導体装置210は、図22の電力用半導体装置204を変形したものである。すなわち、電力用半導体装置210は、図22のIGBTQ1,Q2に代えてセンス端子付きのIGBTQ1a,Q2aを含む点で電力用半導体装置204と異なる。センス端子には、IGBTのエミッタ端子に流れる主電流の一部が分流して流れる。さらに、電力用半導体装置210は、シャント抵抗R25,R26を含む点で電力用半導体装置204と異なる。シャント抵抗R25はIGBTQ1aのセンス端子と接地ノードGNDとの間に接続され、シャント抵抗R26はIGBTQ2aのセンス端子と接地ノードGNDとの間に接続される。シャント抵抗R25,R26は、IGBTQ1a,Q2aにそれぞれ流れる主電流I1,I2をモニタする電流検出センサ99aとして機能する。
【0117】
図30の駆動制御部110に設けられた集積回路5gは、シャント抵抗R25,R26にかかる電圧をそれぞれ検出するための検出端子CS1,CS2を含む点で図22の集積回路5bと異なる。集積回路5gは、シャント抵抗R25,R26でモニタされた電流I1,I2の大きさに基づいて、最適なタイミングでトランジスタQ11,Q22,Q44をオンおよびオフに制御する。
【0118】
たとえば、シャント抵抗R25,R26でモニタされた電流I1,I2を加算することによって得られた全電流Itが図4の閾値Ith2以下の場合には、集積回路5gは、駆動信号DSがHレベルに切替わったときに、出力端子OUT1から出力する制御信号をHレベルに切替えるとともに、出力端子OUT2,OUT4からそれぞれ出力する制御信号をLレベルに切替える。さらに、集積回路5gは、駆動信号DSがLレベルに切替わったときに、出力端子OUT2から出力する制御信号をHレベルに切替える。そして、集積回路5gは、駆動信号DSのLレベルへの切替わりから所定の時間だけ遅れて、出力端子OUT1から出力する制御信号をLレベルに切替えるとともに、出力端子OUT4から出力する制御信号をHレベルに切替える。
【0119】
以上の制御によって、IGBTQ1a,Q2aを同時にオン状態に切替えることができ、IGBTQ1aをオフ状態にした後にIGBTQ2aをオフ状態にすることができる。すなわち、実施の形態1で説明した図2(B)と同じ制御動作が実現できる。駆動信号DSがLレベルに切替わったときに、出力端子OUT2,OUT4からそれぞれ出力する制御信号をHレベルに切替えるとともに、出力端子OUT1から出力する制御信号をLレベルに切替えるようにすれば、IGBTQ1a,Q2aを同時にオフ状態に切替えることができる。すなわち、実施の形態1で説明した図2(C)と同じ制御動作が実現できる。
【0120】
図30のその他の点は図22の電力用半導体装置204と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。なお、並列接続された2個のIGBTのいずれか一方のみをセンス端子付きのIGBTに代え、センスIGBTを流れる電流をシャント抵抗でモニタするような構成でも構わない。この場合、集積回路は、いずれか一方のIGBTを流れる主電流の大きさに基づいて、トランジスタQ11,Q22,Q44をオンおよびオフに制御する。
【0121】
<実施の形態12>
図31は、この発明の実施の形態12による電力用半導体装置で用いられるIGBTQ1,Q2の仕様について説明するための図である。図31には、既に図8で説明したターンオフ損失Eoffと飽和電圧VCE(sat)との関係(トレードオフ)が示される。
【0122】
図31を参照して、実施の形態1〜11の電力用半導体装置200〜210において、IGBTQ2の仕様(Q2 Spec.)を、IGBTQ1の仕様(Q1 Spec.)に比べて飽和電圧VCE(sat)が高くかつターンオフ損失Eoffが低いものにする。そうすれば、IGBTQ1の後からオフ状態に切替わるIGBTQ2のターンオフ損失Eoffを低く抑えることができるので、電力用半導体装置のスイッチング損失をさらに低減することができる。なお、飽和電圧(定常損失)が大きいほどスイッチング速度は速く(スイッチング時間が短く)なる。
【0123】
このような仕様の変更は、コレクタ層のドーピングプロファイル(不純物濃度や不純物の注入の深さ)を制御したり、ドリフト層のキャリアのライフタイムを制御したりすることによって実現することができる。コレクタ層の不純物濃度を増加させた場合は、飽和電圧VCE(sat)特性(すなわち、定常損失)が小さく、かつ、ターンオフ損失Eoffが増大するような仕様の素子を作製することができる。電子線注入などによってドリフト層のキャリアのライフタイムを短くすれば、飽和電圧VCE(sat)特性(すなわち、定常損失)が大きく、かつ、ターンオフ損失Eoffが減少するような仕様の素子を作製することができる。
【0124】
<実施の形態13>
上記の実施の形態1〜12による電力用半導体装置において、IGBTQ2の閾値電圧をIGBTQ1の閾値電圧よりも小さくなるようにIGBTQ1,Q2を選定してもよい。このような仕様のIGBTQ1,Q2を選定することによって、ターンオフ時には、より確実にIGBTQ1をIGBTQ2より先にオフ状態に切替えることができる。さらに、IGBTの閾値電圧を調整することによって次のような変形も可能である。
【0125】
図32は、この発明の実施の形態13の変形例による電力用半導体装置211の構成図である。図32の電力用半導体装置211は、高電圧ノードHVと接地ノードGNDとの間に並列に接続されたIGBTQ1,Q2と、駆動回路111a,111bからなる駆動制御部111とを含む。駆動回路111a,111bは、駆動信号DSを増幅して、すなわち駆動信号DSと同じ論理レベルの信号をIGBTQ1,Q2のゲートにそれぞれ供給する。
【0126】
図32に示す変形例においても、IGBTQ2の閾値電圧がIGBTQ1の閾値電圧よりも小さくなるようにIGBTQ1,Q2が選定される。これによって、ターンオン時にはIGBTQ2が先にオン状態に切替わり、ターンオフ時にはIGBTQ2が後からオフ状態に切替わる。IGBTQ2の仕様を、IGBTQ1の仕様に比べて飽和電圧VCE(sat)が高くかつターンオフ損失Eoffが低いものにすれば、電力用半導体装置211のスイッチング損失を低く抑えることができる。
【0127】
<実施の形態14>
図33は、実施の形態2,9,10による電力用半導体装置201,208,209において、駆動制御部101,108,109によるIGBTQ1,Q2のスイッチング制御方法の変形例について説明するための図である。図33には、駆動制御部101,108,109にそれぞれ設けられた集積回路5,5d,5eから出力される制御信号のタイミング図が示される。以下では図17に示された集積回路5を代表として説明するが、集積回路5d,5eについても同様である。
【0128】
図17、図33を参照して、時刻t1で、集積回路5は、駆動信号DSがHレベルに切替わるのに応答して、出力端子OUT1,OUT3からそれぞれ出力する制御信号をHレベルに切替えるとともに、出力端子OUT2,OUT4からそれぞれ出力する制御信号をLレベルに切替える。これによって、トランジスタQ11,Q33がオン状態に切替わり、トランジスタQ22,Q44がオフ状態に切替わる。この結果、IGBTQ1,Q2が同時にオン状態に切替わる。
【0129】
時刻t2で、集積回路5は、駆動信号DSがLレベルに切替わるのに応答して、出力端子OUT1から出力する制御信号をLレベルに切替えるとともに、出力端子OUT2から出力する制御信号をHレベルに切替える。これによって、トランジスタQ11がオフ状態に切替わり、トランジスタQ22がオン状態に切替わる。この結果、IGBTQ1がオフ状態に切替わる。
【0130】
時刻t2から所定の時間だけ遅れた時刻t3に、集積回路5は、出力端子OUT3から出力する制御信号をLレベルに切替えるとともに、出力端子OUT4から出力する制御信号をHレベルに切替える。これによって、トランジスタQ33がオフ状態に切替わり、トランジスタQ44がオン状態に切替わる。この結果、IGBTQ1に遅れてIGBTQ2がオフ状態に切替わる。
【0131】
時刻t4で、集積回路5は、駆動信号DSが再びHレベルに切替わるのに応答して、出力端子OUT1,OUT3からそれぞれ出力する制御信号をHレベルに切替えるとともに、出力端子OUT2,OUT4からそれぞれ出力する制御信号をLレベルに切替える。これによって、トランジスタQ11,Q33がオン状態に切替わり、トランジスタQ22,Q44がオフ状態に切替わる。この結果、IGBTQ1,Q2が同時にオン状態に切替わる。
【0132】
時刻t5で、集積回路5は、駆動信号DSがLレベルに切替わるのに応答して、出力端子OUT3から出力する制御信号をLレベルに切替えるとともに、出力端子OUT4から出力する制御信号をHレベルに切替える。これによって、トランジスタQ33がオフ状態に切替わり、トランジスタQ44がオン状態に切替わる。この結果、IGBTQ2がオフ状態に切替わる。
【0133】
時刻t5から所定の時間だけ遅れた時刻t6に、集積回路5は、出力端子OUT1から出力する制御信号をLレベルに切替えるとともに、出力端子OUT2から出力する制御信号をHレベルに切替える。これによって、トランジスタQ11がオフ状態に切替わり、トランジスタQ22がオン状態に切替わる。この結果、IGBTQ2に遅れてIGBTQ1がオフ状態に切替わる。以下、時刻t7以降、上記のタイミング制御が繰り返される。
【0134】
上記の駆動制御部101,108,109によるIGBTQ1,Q2のスイッチングの制御方法によれば、IGBTQ1,Q2は交互に遅れてオフ状態に切替わる。IGBTQ2よりも遅れてIGBTQ1がオフ状態に切替わった場合には、ターンオフ損失Eoffの大部分はIGBTQ1によって負担される。逆に、IGBTQ1よりも遅れてIGBTQ2がオフ状態に切替わった場合には、ターンオフ損失Eoffの大部分はIGBTQ2によって負担される。このようにターンオフ損失Eoffを両方のIGBTQ1,Q2で負担できるので、IGBTQ1,Q2の長寿命化が期待できる。同一の仕様(飽和電圧VCE(sat)など)をもつIGBTQ1,Q2の場合に特に効果的である。
【0135】
<実施の形態15>
図34は、実施の形態5,11による電力用半導体装置204,210において、駆動制御部104,110によるIGBTQ1,Q2のスイッチング制御方法の変形例について説明するための図である。図34には、駆動制御部104,110にそれぞれ設けられた集積回路5b,5gから出力される制御信号のタイミング図が示される。以下では図22に示された集積回路5bを代表として説明するが、集積回路5gについても同様である。
【0136】
図22、図34を参照して、時刻t1で、集積回路5bは、駆動信号DSがHレベルに切替わるのに応答して、出力端子OUT1から出力する制御信号をHレベルに切替えるとともに、出力端子OUT2,OUT4からそれぞれ出力する制御信号をLレベルに切替える。これによって、トランジスタQ11がオン状態に切替わり、トランジスタQ22,Q44がオフ状態に切替わる。この結果、IGBTQ1,Q2が同時にオン状態に切替わる。
【0137】
時刻t2で、集積回路5bは、駆動信号DSがLレベルに切替わるのに応答して、出力端子OUT1から出力する制御信号をLレベルに切替えるとともに、出力端子OUT2から出力する制御信号をHレベルに切替える。これによって、トランジスタQ11がオフ状態に切替わり、トランジスタQ22がオン状態に切替わる。この結果、IGBTQ1がオフ状態に切替わる。
【0138】
時刻t2から所定の時間だけ遅れた時刻t3に、集積回路5bは、出力端子OUT4から出力する制御信号をHレベルに切替える。これによって、トランジスタQ44がオン状態に切替わる。この結果、IGBTQ1に遅れてIGBTQ2がオフ状態に切替わる。
【0139】
時刻t4で、集積回路5bは、駆動信号DSが再びHレベルに切替わるのに応答して、出力端子OUT1から出力する制御信号をHレベルに切替えるとともに、出力端子OUT2,OUT4からそれぞれ出力する制御信号をLレベルに切替える。これによって、トランジスタQ11がオン状態に切替わり、トランジスタQ22,Q44がオフ状態に切替わる。この結果、IGBTQ1,Q2が同時にオン状態に切替わる。
【0140】
時刻t5で、集積回路5bは、駆動信号DSがLレベルに切替わるのに応答して、出力端子OUT4から出力する制御信号をHレベルに切替える。これによって、トランジスタQ44がオン状態に切替わるので、IGBTQ2がオフ状態に切替わる。
【0141】
時刻t5から所定の時間だけ遅れた時刻t6に、集積回路5bは、出力端子OUT1から出力する制御信号をLレベルに切替えるとともに、出力端子OUT2から出力する制御信号をHレベルに切替える。これによって、トランジスタQ11がオフ状態に切替わり、トランジスタQ22がオン状態に切替わる。この結果、IGBTQ2に遅れてIGBTQ1がオフ状態に切替わる。以下、時刻t7以降、上記のタイミング制御が繰り返される。
【0142】
上記の駆動制御部104,110によるIGBTQ1,Q2のスイッチングの制御方法によれば、IGBTQ1,Q2は交互に遅れてオフ状態に切替わる。IGBTQ2よりも遅れてIGBTQ1がオフ状態に切替わった場合には、ターンオフ損失Eoffの大部分はIGBTQ1によって負担される。逆に、IGBTQ1よりも遅れてIGBTQ2がオフ状態に切替わった場合には、ターンオフ損失Eoffの大部分はIGBTQ2によって負担される。このようにターンオフ損失Eoffを両方のIGBTQ1,Q2で負担できるので、IGBTQ1,Q2の長寿命化が期待できる。同一の仕様(飽和電圧VCE(sat)など)をもつIGBTQ1,Q2の場合に特に効果的である。
【0143】
<実施の形態16>
図35は、実施の形態2,9,10による電力用半導体装置201,208,209において、駆動制御部101,108,109によるIGBTQ1,Q2のスイッチング制御方法の他の変形例について説明するための図である。図35には、駆動制御部101,108,109にそれぞれ設けられた集積回路5,5d,5eから出力される制御信号のタイミング図が示される。以下では図17に示された集積回路5を代表として説明するが、集積回路5d,5eについても同様である。
【0144】
図17、図35を参照して、時刻t1で、集積回路5は、駆動信号DSがHレベルに切替わるのに応答して、出力端子OUT1から出力する制御信号をHレベルに切替えるとともに、出力端子OUT2から出力する制御信号をLレベルに切替える。これによって、トランジスタQ11がオン状態に切替わり、トランジスタQ22がオフ状態に切替わる。この結果、IGBTQ1がオン状態に切替わる。
【0145】
時刻t1から所定の時間だけ遅れた時刻t2で、集積回路5は、出力端子OUT3から出力する制御信号をHレベルに切替えるとともに、出力端子OUT4から出力する制御信号をLレベルに切替える。これによって、トランジスタQ33がオン状態に切替わり、トランジスタQ44がオフ状態に切替わる。この結果、IGBTQ1に遅れてIGBTQ2がオン状態に切替わる。
【0146】
時刻t3で、集積回路5は、駆動信号DSがLレベルに切替わるのに応答して、出力端子OUT1から出力する制御信号をLレベルに切替えるとともに、出力端子OUT2から出力する制御信号をHレベルに切替える。これによって、トランジスタQ11がオフ状態に切替わり、トランジスタQ22がオン状態に切替わる。この結果、IGBTQ1がオフ状態に切替わる。
【0147】
時刻t3から所定の時間だけ遅れた時刻t4に、集積回路5は、出力端子OUT3から出力する制御信号をLレベルに切替えるとともに、出力端子OUT4から出力する制御信号をHレベルに切替える。これによって、トランジスタQ33がオフ状態に切替わり、トランジスタQ44がオン状態に切替わる。この結果、IGBTQ1に遅れてIGBTQ2がオフ状態に切替わる。
【0148】
時刻t5で、集積回路5は、駆動信号DSが再びHレベルに切替わるのに応答して、出力端子OUT3から出力する制御信号をHレベルに切替えるとともに、出力端子OUT4から出力する制御信号をLレベルに切替える。これによって、トランジスタQ33がオン状態に切替わり、トランジスタQ44がオフ状態に切替わる。この結果、IGBTQ2がオン状態に切替わる。
【0149】
時刻t5から所定の時間だけ遅れた時刻t6に、集積回路5は、出力端子OUT1から出力する制御信号をHレベルに切替えるとともに、出力端子OUT2から出力する制御信号をLレベルに切替える。これによって、トランジスタQ11がオン状態に切替わり、トランジスタQ22がオフ状態に切替わる。この結果、IGBTQ2に遅れてIGBTQ1がオン状態に切替わる。
【0150】
時刻t7で、集積回路5は、駆動信号DSがLレベルに切替わるのに応答して、出力端子OUT3から出力する制御信号をLレベルに切替えるとともに、出力端子OUT4から出力する制御信号をHレベルに切替える。これによって、トランジスタQ33がオフ状態に切替わり、トランジスタQ44がオン状態に切替わる。この結果、IGBTQ2がオフ状態に切替わる。
【0151】
時刻t7から所定の時間だけ遅れた時刻t8に、集積回路5は、出力端子OUT1から出力する制御信号をLレベルに切替えるとともに、出力端子OUT2から出力する制御信号をHレベルに切替える。これによって、トランジスタQ11がオフ状態に切替わり、トランジスタQ22がオン状態に切替わる。この結果、IGBTQ2に遅れてIGBTQ1がオフ状態に切替わる。以下、時刻t9以降、上記のタイミング制御が繰り返される。
【0152】
上記の駆動制御部101,108,109によるIGBTQ1,Q2のスイッチングの制御方法によれば、IGBTQ1,Q2は交互に遅れてオン状態に切替わり、交互に遅れてオフ状態に切替わる。したがって、最初にIGBTQ1がターンオン損失を負担し、次にIGBTQ2がターンオフ損失Eoffを負担し、次にIGBTQ2がターンオン損失Eonを負担し、次にIGBTQ1がターンオフ損失Eoffを負担する。このようにターンオン損失Eonおよびターンオフ損失Eoffを両方のIGBTQ1,Q2で交互に負担するので、IGBTQ1,Q2の長寿命化が期待できる。同一の仕様(飽和電圧VCE(sat)など)をもつIGBTQ1,Q2の場合に特に効果的である。
【0153】
<実施の形態17>
上記の実施の形態1〜16の電力用半導体装置では、並列接続された2個の電力用半導体素子Q1,Q2が高電圧ノードHVと接地ノードGNDとの間に設けられる例を示した。高電圧ノードHVと接地ノードGNDの間に並列接続された電力用半導体素子を2個以上設けて、少なくとも1個以上の電力用半導体素子が遅延して動作するように構成しても、上記と同様の効果を得ることができる。
【0154】
<実施の形態18>
上記の実施の形態1〜17による電力用半導体装置において、IGBTQ1にはIGBTや通常のバイポーラトランジスタのようなバイポーラ素子を設け、IGBTQ2に代えてたとえばSiCで形成されたパワーMOSトランジスタのようなユニポーラ素子を設けてもよい。IGBTQ1の後からオフ状態に切替わるIGBTQ2にユニポーラ素子のようなスイッチング速度の速い半導体素子を設けることによってターンオフ損失Eoffを低く抑えることができるので、電力用半導体装置のスイッチング損失をさらに低減することができる。
【0155】
<実施の形態19>
図36は、この発明の実施の形態19による電力用半導体装置212の構成を示す回路図である。図36の電力用半導体装置212は、IGBTQ1,Q2と、図27で説明したIGBTQ1,Q2を流れる全電流Itを検出するための電流検出センサ99と、駆動制御部112とを含む。駆動制御部112は、電流検出センサ99の出力に応じてIGBTQ1,Q2のスイッチングのタイミングが変化するように、図25で説明した駆動制御部106を変形したものである。以下、具体的に説明する。
【0156】
図36を参照して、駆動制御部112は、駆動信号DSが入力される入力ノード8と、インバータ50と、駆動用電源V1と、抵抗素子R14,R15,R23,R24と、IGBTQ1,Q2を駆動するためのN型MOSトランジスタQ11,Q22,Q33,Q44と、遅延回路DLY5〜DLY8と、比較器60とを含む。
【0157】
インバータ50は、入力ノード8に入力される駆動信号DSの論理レベルを反転する。
トランジスタQ11,Q33のドレインは、駆動用電源V1から駆動電圧が供給される電源ノード9に接続される。トランジスタQ22,Q44のソースは接地ノードGNDに接続される。
【0158】
抵抗素子R14,R23の一端はIGBTQ1のゲートに接続され、抵抗素子R15,R24の一端はIGBTQ2のゲートに接続される。抵抗素子R14の他端はトランジスタQ11のソースに接続され、抵抗素子R15の他端はトランジスタQ33のソースに接続される。抵抗素子R23の他端はトランジスタQ22のドレインに接続され、抵抗素子R24の他端はトランジスタQ44のドレインに接続される。
【0159】
比較器60は、電流検出センサ99の出力が、図4で説明した閾値Ith2に対応する参照電圧V2を超えるか否かを判定する。比較器60は、電流検出センサ99の出力が参照電圧V2を超えた場合にHレベルの信号を出力し、参照電圧V2以下の場合にLレベルの信号を出力する。
【0160】
遅延回路DLY5は、抵抗素子R51と、コンデンサC52とを含む。抵抗素子R51は、入力ノード8とトランジスタQ11のゲートとの間に接続される。コンデンサC52は、トランジスタQ11のゲートと接地ノードGNDとの間に接続される。
【0161】
遅延回路DLY6は、抵抗素子R37と、コンデンサC36と、NMOSトランジスタQ55とを含む。ここで、NMOSトランジスタQ55は、いわゆる縦型構造であり、ソースからドレインの方向が順方向となる寄生ダイオードD38Aが存在する。抵抗素子R37は、入力ノード8とトランジスタQ33のゲートとの間に接続される。コンデンサC36は、トランジスタQ33のゲートと接地ノードGNDとの間に接続される。トランジスタQ55は、抵抗素子R37と並列接続となるように、そのソースが入力ノード8と接続され、そのドレインがトランジスタQ33のゲートと接続される。トランジスタQ55は、そのゲート電極に比較器60の出力を受けることによって、電流検出センサ99の出力が参照電圧V2以下のときにオフ状態になり、参照電圧V2を超えたときにオン状態になる。
【0162】
遅延回路DLY7は、抵抗素子R61と、コンデンサC62とを含む。抵抗素子R61は、インバータ50の出力ノードとトランジスタQ22のゲートとの間に接続される。コンデンサC62は、トランジスタQ22のゲートと接地ノードGNDとの間に接続される。
【0163】
遅延回路DLY8は、抵抗素子R47と、コンデンサC46と、NMOSトランジスタQ66とを含む。ここで、NMOSトランジスタQ66は、いわゆる縦型構造であり、ソースからドレインの方向が順方向となる寄生ダイオードD48Aが存在する。抵抗素子R47は、インバータ50の出力ノードとトランジスタQ44のゲートとの間に接続される。コンデンサC46は、トランジスタQ44のゲートと接地ノードGNDとの間に接続される。トランジスタQ66は、抵抗素子R47と並列接続となるように、そのドレインがインバータ50の出力ノードと接続され、そのソースがトランジスタQ44のゲートと接続される。トランジスタQ66は、そのゲート電極に比較器60の出力を受けることによって、電流検出センサ99の出力が参照電圧V2以下のときにオフ状態になり、参照電圧V2を超えたときにオン状態になる。
【0164】
IGBTQ1,Q2のターンオンの開始時間を同じにするために、コンデンサC36の容量値とコンデンサC52の容量値とは同じ値になるようにする。さらに、抵抗素子R51の抵抗値は、トランジスタQ55のオン抵抗に等しく設定する。抵抗素子R37の抵抗値は、抵抗素子R51の抵抗値よりも大きな値にする。IGBTのターンオフの開始時間を同じにするために、コンデンサC46の容量値とコンデンサC62の容量値とは同じ値になるようにする。さらに、抵抗素子R61の抵抗値は、トランジスタQ66のオン抵抗に等しく設定する。抵抗素子R47の抵抗値は、抵抗素子R61の抵抗値よりも大きな値にする。
【0165】
図37は、図36の電流検出センサ99の出力波形の一例を示す図である。図37(A),(B)には、駆動信号DSがLレベルからHレベルへ切替わるのに応じて、IGBTQ1,Q2がオフ状態からオン状態に切替わり、その後、駆動信号DSがLレベルに戻るのに応じて、IGBTQ1,Q2がオフ状態に戻るまでの波形が示される。図37(A)は、電流検出センサ99の出力が、閾値Ith2に対応する参照電圧V2を超えない場合を示し、図37(B)は、電流検出センサ99の出力が、閾値Ith2に対応する参照電圧V2を超える場合を示す。
【0166】
まず、図37(A)の場合について説明する。この場合、トランジスタQ55,Q66は常時オフ状態である。駆動信号DSがLレベルからHレベルに切替わると、トランジスタQ11は、抵抗素子R51の抵抗値およびコンデンサC52の容量値に応じて決まる遅延時間(以下、遅延時間DT1とする)でオフ状態からオン状態に切替わる。寄生ダイオードD38Aのオン抵抗は、トランジスタQ55のオン抵抗と同等とすると、トランジスタQ33も遅延時間DT1でオフ状態からオン状態に切替わる。さらに、トランジスタQ22は、抵抗素子R62の抵抗値およびコンデンサC62の容量値に応じて決まる遅延時間(以下、遅延時間DT2とする)でオン状態からオフ状態に切替わる。寄生ダイオードD48Aのオン抵抗は、トランジスタQ66のオン抵抗と同等とすると、トランジスタQ44も遅延時間DT2でオン状態からオフ状態に切替わる。以上のトランジスタQ11,Q22,Q33,Q44の切替わりによって、IGBTQ1,Q2が同時にオン状態になる。
【0167】
図37(A)において、駆動信号DSがHレベルからLレベルに切替わると、トランジスタQ11は、遅延時間DT1でオン状態からオフ状態に切替わる。トランジスタQ33は、抵抗素子R37の抵抗値およびコンデンサC36の容量値に応じた遅延時間(以下、遅延時間DT3とする、DT3>DT1である)でオン状態からオフ状態に切替わる。さらに、トランジスタQ22は、遅延時間DT2でオフ状態からオン状態に切替わる。トランジスタQ44は、抵抗素子R47の抵抗値およびコンデンサC46の容量値に応じた遅延時間(以下、遅延時間DT4とする、DT4>DT2である)でオフ状態からオン状態に切替わる。以上のトランジスタQ11,Q22,Q33,Q44の切替わりによって、IGBTQ1が先にオフ状態になった後に、IGBTQ2がオフ状態になる。
【0168】
次に、図37(B)の場合について説明する。この場合、駆動信号DSがLレベルからHレベルに切替わるときには、トランジスタQ55,Q66はオフ状態である。したがって、トランジスタQ11およびQ33は、遅延時間DT1でオフ状態からオン状態に切替わる。さらに、トランジスタQ22およびQ44は、遅延時間DT2でオン状態からオフ状態に切替わる。以上のトランジスタQ11,Q22,Q33,Q44の切替わりによって、IGBTQ1,Q2が同時にオン状態になる。
【0169】
図37(B)において、駆動信号DSがHレベルの間に、電流検出センサ99の出力電圧が参照電圧V2を超え、トランジスタQ55,Q66がオン状態になる。この状態で、駆動信号DSがHレベルからLレベルに切替わると、トランジスタQ11は、遅延時間DT1でオン状態からオフ状態に切替わる。トランジスタQ33は、トランジスタQ55のオン抵抗およびコンデンサC36の容量値に応じて決まる遅延時間、すなわち、遅延時間DT1でオン状態からオフ状態に切替わる。さらに、トランジスタQ22は、遅延時間DT2でオフ状態からオン状態に切替わる。トランジスタQ44は、トランジスタQ66のオン抵抗およびコンデンサC46の容量値に応じた遅延時間、すなわち、遅延時間DT2でオフ状態からオン状態に切替わる。以上のトランジスタQ11,Q22,Q33,Q44の切替わりによって、IGBTQ1,Q2は同時にオフ状態になる。
【0170】
以上のとおり、実施の形態19による駆動制御部112によれば、IGBTQ1,Q2を流れる全電流Itが閾値Ith2以下の場合には、実施の形態1で説明した図2(B)と同じ制御動作が実現でき、全電流Itが閾値Ith2を超える場合には、図2(C)と同じ制御動作が実現できる。
【0171】
<実施の形態20>
図38は、この発明の実施の形態20による電力用半導体装置213の構成を示す回路図である。図38の駆動制御部113に設けられた遅延回路DLY9は、ダイオードD39をさらに含む点で図36の遅延回路DLY6と異なる。ダイオードD39のカソードはトランジスタQ55のドレインに接続され、ダイオードD39のアノードはトランジスタQ33のゲートに接続される。駆動制御部113に設けられた遅延回路DLY10は、ダイオードD49をさらに含む点で図36の遅延回路DLY8と異なる。ダイオードD49のカソードはトランジスタQ66のドレインに接続され、ダイオードD49のアノードはインバータ50の出力ノードに接続される。図38のその他の点は図36と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
【0172】
図38の駆動制御部113によれば、駆動信号DSがLレベルからHレベルに切替わる場合(この時点では、電流検出センサ99の出力電圧は参照電圧V2以下である)、トランジスタQ11は遅延時間DT1でオフ状態からオン状態に切替わるのに対して、トランジスタQ33は遅延時間DT3(DT3>DT1)でオフ状態からオン状態に切替わる。さらに、この場合、トランジスタQ22は遅延時間DT2でオン状態からオフ状態に切替わるのに対して、トランジスタQ44は遅延時間DT4(DT4>DT2)でオン状態からオフ状態に切替わる。以上のトランジスタQ11,Q22,Q33,Q44の切替わりによって、IGBTQ1が先にオン状態になった後に、IGBTQ2がオン状態になる。
【0173】
駆動信号DSがHレベルからLレベルに切替わる場合、トランジスタQ11,Q22,Q33,Q44の切替わりのタイミングは図36の場合と同じである。すなわち、電流検出センサ99の出力電圧が参照電圧V2以下の場合には、IGBTQ1が先にオフ状態になった後に、IGBTQ2がオフ状態になる。電流検出センサ99の出力電圧が参照電圧V2を超える場合には、IGBTQ1,Q2は同時にオフ状態になる。
【0174】
<実施の形態21>
図39は、この発明の実施の形態21による電力用半導体装置214の構成を示す回路図である。
【0175】
図39の電力用半導体装置214は、図36の電力用半導体装置212を変形したものである。すなわち、電力用半導体装置214は、図36のIGBTQ1,Q2に代えてセンス端子付きのIGBTQ1a,Q2aを含む点で電力用半導体装置212と異なる。センス端子には、IGBTのエミッタ端子に流れる主電流の一部が分流して流れる。さらに、電力用半導体装置214は、図36の電流検出センサ99に代えてシャント抵抗R25,R26を含む点で電力用半導体装置212と異なる。シャント抵抗R25はIGBTQ1aのセンス端子と接地ノードGNDとの間に接続され、シャント抵抗R26はIGBTQ2aのセンス端子と接地ノードGNDとの間に接続される。シャント抵抗R25,R26は、図36の電流検出センサ99と同様に、IGBTQ1a,Q2aにそれぞれ流れる主電流I1,I2をモニタする電流検出センサ99aとして機能する。
【0176】
さらに、図39の駆動制御部114は、比較器60に代えて論理回路60aを含む点で図36の駆動制御部112と異なる。論理回路60aは、比較器61,62とOR回路63とを含む。
【0177】
比較器61は、シャント抵抗R25の両端の電圧が、図4で説明した閾値Ith2に対応する参照電圧V3を超えるか否かを判定する。比較器61は、シャント抵抗R25の両端の電圧が参照電圧V3を超えた場合にHレベルの信号を出力し、参照電圧V3以下の場合にLレベルの信号を出力する。同様に、比較器62は、シャント抵抗R26の両端の電圧が、図4で説明した閾値Ith2に対応する参照電圧V4を超えるか否かを判定する。比較器62は、シャント抵抗R26の両端の電圧が参照電圧V4を超えた場合にHレベルの信号を出力し、参照電圧V4以下の場合にLレベルの信号を出力する。
【0178】
OR回路63は、比較器61,62の出力の論理和演算結果を、トランジスタQ55,Q66のゲート電極に出力する。したがって、シャント抵抗R25の両端の電圧およびシャント抵抗R26の両端の電圧のうち少なくとも一方が対応の参照電圧を超えたときに、トランジスタQ55,Q66はオン状態になる。図39のその他の構成は図36と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
【0179】
図39の駆動制御部114の動作は、図36の駆動制御部112の動作と同様である。まず、駆動信号DSがLレベルからHレベルに切替わるときについて説明する。この時点では、シャント抵抗R25の両端の電圧は参照電圧V3より小さく、シャント抵抗R26の電圧は参照電圧V4より小さい。したがって、トランジスタQ11およびQ33は遅延時間DT1でオフ状態からオン状態に切替わる。さらに、トランジスタQ22およびQ44は遅延時間DT2でオン状態からオフ状態に切替わる。以上のトランジスタQ11,Q22,Q33,Q44の切替わりによって、IGBTQ1a,Q2aは同時にオン状態になる。
【0180】
次に、駆動信号DSがHレベルからLレベルに切替わるときについて説明する。このときには、IGBTQ1a,Q2aに流れる電流I1,I2の大きさに応じて、IGBTQ1a,Q2aのターンオフのタイミングが異なる。すなわち、シャント抵抗R25の両端の電圧が参照電圧V3より小さく、かつ、シャント抵抗R26の電圧が参照電圧V4より小さい第1の場合には、トランジスタQ11は、遅延時間DT1でオン状態からオフ状態に切替わり、トランジスタQ33は、遅延時間DT3(DT3>DT1)である)でオン状態からオフ状態に切替わる。さらに、トランジスタQ22は、遅延時間DT2でオフ状態からオン状態に切替わり、トランジスタQ44は、遅延時間DT4(DT4>DT2)でオフ状態からオン状態に切替わる。以上のトランジスタQ11,Q22,Q33,Q44の切替わりによって、IGBTQ1aが先にオフ状態になった後に、IGBTQ2aがオフ状態になる。
【0181】
一方、シャント抵抗R25の両端の電圧およびシャント抵抗R26の両端の電圧の少なくとも一方が対応の参照電圧を超える第2の場合には、トランジスタQ11およびQ33は遅延時間DT1でオン状態からオフ状態に切替わる。さらに、トランジスタQ22およびQ44は遅延時間DT2でオフ状態からオン状態に切替わる。以上のトランジスタQ11,Q22,Q33,Q44の切替わりによって、IGBTQ1a,Q2aは同時にオフ状態になる。
【0182】
なお、並列接続された2個のIGBTのいずれか一方のみをセンス端子付きのIGBTに変更し、センスIGBTを流れる電流をシャント抵抗でモニタするような構成でも構わない。シャント抵抗R25のみが設けられる場合には、論理回路60aは比較器61のみによって構成される。比較器61は、シャント抵抗R25の両端の電圧が、閾値Ith2に対応する参照電圧V3を超えたとき、Hレベルの電圧をトランジスタQ55,Q66のゲートに出力することによって、これらのトランジスタQ55,Q66をオン状態にする。逆に、シャント抵抗R26のみが設けられる場合には、論理回路60aは比較器62のみによって構成される。比較器62は、シャント抵抗R26の両端の電圧が、閾値Ith2に対応する参照電圧V4を超えたとき、Hレベルの電圧をトランジスタQ55,Q66のゲートに出力することによって、これらのトランジスタQ55,Q66をオン状態にする。
【0183】
<実施の形態22>
図40は、この発明の実施の形態22による電力用半導体装置215の構成を示す回路図である。図40の駆動制御部115に設けられた遅延回路DLY9は、ダイオードD39をさらに含む点で図39の遅延回路DLY6と異なる。ダイオードD39のカソードはトランジスタQ55のドレインに接続され、ダイオードD39のアノードはトランジスタQ33のゲートに接続される。駆動制御部115に設けられた遅延回路DLY10は、ダイオードD49をさらに含む点で図39の遅延回路DLY8と異なる。ダイオードD49のカソードはトランジスタQ66のドレインに接続され、ダイオードD49のアノードはインバータ50の出力ノードに接続される。図40のその他の構成は図39と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
【0184】
図40の駆動制御部115の動作は、図38の駆動制御部113の動作と同様である。まず、駆動信号DSがLレベルからHレベルに切替わるときについて説明する。この時点では、シャント抵抗R25の両端の電圧は参照電圧V3より小さく、シャント抵抗R26の両端の電圧は参照電圧V4より小さい。したがって、トランジスタQ11は遅延時間DT1でオフ状態からオン状態に切替わるのに対して、トランジスタQ33は遅延時間DT3(DT3>DT1)でオフ状態からオン状態に切替わる。さらに、トランジスタQ22は遅延時間DT2でオン状態からオフ状態に切替わるのに対して、トランジスタQ44は遅延時間DT4(DT4>DT2)でオン状態からオフ状態に切替わる。以上のトランジスタQ11,Q22,Q33,Q44の切替わりによって、IGBTQ1aが先にオン状態になった後に、IGBTQ2aがオン状態になる。
【0185】
次に、駆動信号DSがHレベルからLレベルに切替わるとき、トランジスタQ11,Q22,Q33,Q44の切替わりのタイミング、および、その結果としてのIGBTQ1a,Q2aの切替わりのタイミングは図39の場合と同じである。すなわち、シャント抵抗R25の両端の電圧が参照電圧V3より小さく、かつ、シャント抵抗R26の電圧が参照電圧V4より小さい第1の場合には、IGBTQ1aが先にオフ状態になった後に、IGBTQ2aがオフ状態になる。シャント抵抗R25の両端の電圧およびシャント抵抗R26の両端の電圧のうち少なくとも一方が対応の参照電圧を超える第2の場合には、IGBTQ1a,Q2aは同時にオフ状態になる。
【0186】
なお、図40においても、図39の場合と同様に、並列接続された2個のIGBTのいずれか一方のみをセンス端子付きのIGBTに変更し、センスIGBTを流れる電流をシャント抵抗でモニタするような構成でも構わない。シャント抵抗R25のみが設けられる場合には、論理回路60aは比較器61のみによって構成される。逆に、シャント抵抗R26のみが設けられる場合には、論理回路60aは比較器62のみによって構成される。
【0187】
今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【0188】
5,5a〜5g 集積回路、8 入力ノード、9 電源ノード、50 インバータ、60,61,62 比較器、60a 論理回路、63 OR回路、99,99a 電流検出センサ、100〜115 駆動制御部、200〜215 電力用半導体装置、D12,D13 ダイオード、DLY1,DLY2,DLY3,DLY4〜DLY10 遅延回路、DS 駆動信号、GND 接地ノード、HV 高電圧ノード、Q1,Q2,Q1a,Q2a 電力用半導体素子、Q11,Q22,Q33,Q44 N型MOSトランジスタ、R14,R15,R23,R24 抵抗素子、R25,R26 シャント抵抗、V1 駆動用電源。
【技術分野】
【0001】
この発明は電力変換機器などに用いられる電力用半導体装置に関する。
【背景技術】
【0002】
パワーMOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)やIGBT(Insulated Gate Bipolar Transistor)などの電力用半導体素子は、モータ駆動用インバータ、無停電電源装置、および周波数変換装置などの電力機器の制御に用いられる。これらの電力機器の定格電圧および定格電流は増加傾向にあるため、電力用半導体素子も高耐圧化および大電流化が要求される。
【0003】
電力用半導体素子によって制御可能な電流量を増大させる方法として、複数の電力用半導体素子を並列接続する方法が知られている(たとえば、特開2000−92820号公報(特許文献1)参照)。
【0004】
上記の文献のように複数の電力用半導体素子が並列接続される場合、これらの複数の素子は、通常、同一の駆動信号を用いることによって同時にスイッチングされる。このため、電力用半導体素子の並列数が多くなるほど、または、スイッチング周波数が高くなるほど、スイッチング損失(ターンオン損失およびターンオフ損失)が増大することとなる。
【0005】
並列接続された電力用半導体素子のターンオフ損失を低減させるための方法として、たとえば、特開平5−291913号公報(特許文献2)に記載された方法が知られている。この文献の方法では、低飽和電圧および長下降時間を有する第1のIGBTと高飽和電圧および短下降時間を有する第2のIGBTとが並列接続され、第2のIGBTのゲートには入力抵抗が挿入される。第1および第2のIGBTを共通の駆動信号で動作させると、第2のIGBTの遮断時点が第1のIGBTの遮断時点よりも遅延するので、第2のIGBTの短下降時間に基づいてターンオフ動作を行なうことができる。
【0006】
スイッチング損失の低減を目的としたものではないが、類似の技術が特開平6−209565号公報(特許文献3)および特開平6−209666号公報(特許文献4)に記載されている。いずれの文献も、主半導体素子とこれに並列接続される検出用半導体素子とからなるスイッチング回路を直列接続したものについて開示する。具体的に、前者の特開平6−209565号公報(特許文献3)に記載の技術では、主半導体素子のゲ―トとゲ―ト駆動回路とがオフ遅延回路を介して接続され、検出用半導体素子のゲ―トとゲ―ト駆動回路とがオン遅延回路を介して接続される。後者の特開平6−209666号公報(特許文献4)に記載の技術では、検出用半導体素子のゲ―トとゲ―ト駆動回路とがオフ遅延回路を介して接続され、主半導体素子のゲ―トとゲ―ト駆動回路とがオン遅延回路を介して接続される。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開2000−92820号公報
【特許文献2】特開平5−291913号公報
【特許文献3】特開平6−209565号公報
【特許文献4】特開平6−209666号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
上記の特開平5−291913号公報(特許文献2)では、スイッチング損失の低減について考慮されているものの、ターンオフ損失の低減のみに着目され、ターンオン損失については考慮されていない。さらには、この文献に記載の方法は、低飽和電圧および長下降時間を有する第1のIGBTと高飽和電圧および短下降時間を有する第2のIGBTとを並列接続するというものであるので、同一の特性を有する電力用半導体素子が並列接続された場合には適用できない。
【0009】
この発明の目的は、複数の電力用半導体素子を並列接続する場合において、スイッチング損失を従来よりも低減することである。
【課題を解決するための手段】
【0010】
この発明の一局面に従う電力用半導体装置は、互いに並列に接続された第1および第2の電力用半導体素子と、駆動制御部とを備える。駆動制御部は、外部から繰返し受けるオン指令およびオフ指令に応じて第1および第2の電力用半導体素子の各々をオン状態またはオフ状態にする。具体的には、駆動制御部は、オン指令に対して、第1および第2の電力用半導体素子を同時にオン状態にする場合と、第1および第2の電力用半導体素子の一方をオン状態にした後に他方をオン状態にする場合とに切替え可能である。駆動制御部は、オフ指令に対して、第1および第2の電力用半導体素子の一方をオフ状態にした後に他方をオフ状態にする。
【発明の効果】
【0011】
この発明によれば、オン指令に対しては、第1および第2の電力用半導体素子を同時にオン状態にする場合と互いにタイミングをずらしてオン状態にする場合とに切替え可能にし、オフ指令に対しては、第1および第2の電力用半導体素子を互いにタイミングをずらしてオフ状態にすることによって、スイッチング損失を従来よりも低減することができる。
【図面の簡単な説明】
【0012】
【図1】この発明の実施の形態1による電力用半導体装置200の構成図である。
【図2】駆動信号DSと電力用半導体素子Q1,Q2のゲート電圧との関係を示すタイミング図である。
【図3】オン状態のときIGBTQ1,Q2を流れる全電流Itの大きさと(A)ターンオン損失Eonおよび(B)ターンオフ損失Eoffの大きさとの関係を示す図である。
【図4】IGBTQ1,Q2のターンオフ時のタイミング制御について説明するための概念図である。
【図5】IGBTのスイッチング損失とコレクタ電流との関係を示す図である。
【図6】IGBTのスイッチング損失とゲート抵抗との関係を示す図である。
【図7】コレクタ電流密度Jcと飽和電圧VCE(sat)との関係を示す図である。
【図8】ターンオフ損失Eoffと飽和電圧VCE(sat)との関係を示す図である。
【図9】IGBTのコレクタ電流Icとターンオン損失Eonとの関係を示す図である。
【図10】並列接続されたIGBTを順次スイッチングさせた場合のシミュレーション結果を示す図である。
【図11】図10のターンオン時の拡大図である。
【図12】図10のターンオフ時の拡大図である。
【図13】並列接続されたIGBTについてオン状態への切替えは同時に行ない、オフ状態への切替えは順次行なった場合のシミュレーション結果を示す図である。
【図14】図13のターンオン時の拡大図である。
【図15】図13のターンオフ時の拡大図である。
【図16】並列接続されたIGBTQ1,Q2に流れる全電流Itとターンオン損失Eonとの関係を示す図である。
【図17】この発明の実施の形態2による電力用半導体装置201の構成を示す回路図である。
【図18】図17の集積回路5から出力される制御信号のタイミング図の一例を示す図である。
【図19】この発明の実施の形態3による電力用半導体装置202の構成を示す回路図である。
【図20】図19の集積回路5aから出力される制御信号のタイミング図の一例を示す図である。
【図21】この発明の実施の形態4による電力用半導体装置203の構成を示す回路図である。
【図22】この発明の実施の形態5による電力用半導体装置204の構成を示す回路図である。
【図23】図22の集積回路5bから出力される制御信号のタイミング図の一例を示す図である。
【図24】この発明の実施の形態6による電力用半導体装置205の構成を示す回路図である。
【図25】この発明の実施の形態7による電力用半導体装置206の構成を示す回路図である。
【図26】この発明の実施の形態8による電力用半導体装置207の構成を示す回路図である。
【図27】この発明の実施の形態9による電力用半導体装置208の構成を示す回路図である。
【図28】図27の集積回路5dから出力される制御信号のタイミング図の一例を示す図である。
【図29】この発明の実施の形態10による電力用半導体装置209の構成を示す回路図である。
【図30】この発明の実施の形態11による電力用半導体装置210の構成を示す回路図である。
【図31】この発明の実施の形態12による電力用半導体装置で用いられるIGBTQ1,Q2の仕様について説明するための図である。
【図32】この発明の実施の形態13の変形例による電力用半導体装置211の構成図である。
【図33】実施の形態2,9,10による電力用半導体装置201,208,209において、駆動制御部101,108,109によるIGBTQ1,Q2のスイッチング制御方法の変形例について説明するための図である。
【図34】実施の形態5,11による電力用半導体装置204,210において、駆動制御部104,110によるIGBTQ1,Q2のスイッチング制御方法の変形例について説明するための図である。
【図35】実施の形態2,9,10による電力用半導体装置201,208,209において、駆動制御部101,108,109によるIGBTQ1,Q2のスイッチング制御方法の他の変形例について説明するための図である。
【図36】この発明の実施の形態19による電力用半導体装置212の構成を示す回路図である。
【図37】図36の電流検出センサ99の出力波形の一例を示す図である。
【図38】この発明の実施の形態20による電力用半導体装置213の構成を示す回路図である。
【図39】この発明の実施の形態21による電力用半導体装置214の構成を示す回路図である。
【図40】この発明の実施の形態22による電力用半導体装置215の構成を示す回路図である。
【発明を実施するための形態】
【0013】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰り返さない。
【0014】
<実施の形態1>
[電力用半導体装置200の構成]
図1は、この発明の実施の形態1による電力用半導体装置200の構成図である。図1を参照して、電力用半導体装置200は、高電圧ノードHVと接地ノードGNDとの間に互いに並列に接続された電力用半導体素子Q1,Q2と、駆動制御部100とを含む。図1では電力用半導体素子Q1,Q2としてIGBTが例示されるが、パワーMOSFETやバイポーラトランジスタなどその他の半導体素子であってもよい。以下では、電力用半導体素子Q1,Q2をそれぞれIGBTQ1,Q2とも記載する。IGBTQ1,Q2のコレクタが接続される高電圧ノードHVは制御対象の電力機器に接続され、高電圧が印加される。
【0015】
駆動制御部100は、外部から受けた駆動信号DSの論理レベルに応じてIGBTQ1,Q2をオン状態またはオフ状態に切替える。この実施の形態による駆動制御部100は、ハイレベル(Hレベル)の駆動信号DSを受けたときに電力用半導体素子Q1,Q2をオン状態にし、ローレベル(Lレベル)の駆動信号DSを受けたときに電力用半導体素子Q1,Q2をオフ状態にするものとする。Hレベルの駆動信号DSをオン指令とも称し、Lレベルの駆動信号DSをオフ指令とも称する。オン指令およびオフ指令は、駆動制御部100に交互に繰返し与えられる。駆動制御部100の具体的な構成例は、実施の形態2以降で説明する。
【0016】
[電力用半導体装置200の動作]
図2は、駆動信号DSと電力用半導体素子Q1,Q2のゲート電圧との関係を示すタイミング図である。図1、図2を参照して、駆動制御部100は、オン指令を受けてIGBTQ1,Q2をオン状態に切替えるとき、IGBTQ1,Q2を同時にオン状態にする場合と、IGBTQ1,Q2のうち一方(たとえば、IGBTQ1)を先にオン状態にし、他方を後からオン状態にする場合とに切替え可能である。さらに、駆動制御部100は、オフ指令を受けてIGBTQ1,Q2をオフ状態に切替えるとき、IGBTQ1,Q2を同時にオフ状態にする場合と、IGBTQ1,Q2のうち一方(たとえば、IGBTQ1)を先にオフ状態にし、他方を後からオフ状態にする場合とに切替え可能である。IGBTQ1,Q2を同時にスイッチングするか、それとも、タイミングをずらしてそれぞれ独立にスイッチングするかは、オン指令を受けてIGBTQ1,Q2がオン状態(導通状態)のときにIGBTQ1,Q2をそれぞれ流れる主電流I1,I2(または主電流I1およびI2が合成された全電流It)の大きさに応じて決める。具体的に実施の形態1の場合、電力用半導体素子Q1,Q2を流れる全電流Itは、大きさによって3つの領域に分けられる。
【0017】
図2(A)には、全電流Itの大きさが比較的小さい場合が示される。この場合、時刻t1において、駆動信号DSがLレベルからHレベルに切替わると、駆動制御部100は、IGBTQ1のゲートにHレベルの電圧を印加することによってIGBTQ1をオン状態に切替える。その後の時刻t2に、駆動制御部100は、IGBTQ2のゲートにHレベルの電圧を印加することによってIGBTQ2をオン状態に切替える。時刻t3において、駆動信号DSがHレベルからLレベルに切替わると、駆動制御部100は、IGBTQ1のゲートにLレベルの電圧を印加することによってIGBTQ1をオフ状態に切替える。その後の時刻t4に、駆動制御部100は、IGBTQ2のゲートにLレベルの電圧を印加することによってIGBTQ2をオフ状態に切替える。したがって、ターンオン時においては、先にターンオンするIGBTQ1にスイッチング損失(ターンオン損失Eon)が主として生じ、ターンオフ時においては後にターンオフするIGBTQ2にスイッチング損失(ターンオフ損失Eoff)が主として生じる。
【0018】
図2(B)には、全電流Itの大きさが中程度の場合が示される。この場合、時刻t1において、駆動信号DSがLレベルからHレベルに切替わると、駆動制御部100は、IGBTQ1,Q2の両方のゲートにHレベルの電圧を印加することによってIGBTQ1,Q2を同時にオン状態に切替える。時刻t3において、駆動信号DSがHレベルからLレベルに切替わると、駆動制御部100は、IGBTQ1のゲートにLレベルの電圧を印加することによってIGBTQ1をオフ状態に切替える。その後の時刻t4に、駆動制御部100は、IGBTQ2のゲートにLレベルの電圧を印加することによってIGBTQ2をオフ状態に切替える。したがって、ターンオン時においては、IGBTQ1,Q2の両方にスイッチング損失(ターンオン損失Eon)が生じる。ターンオフ時においては、主として、後からターンオフするIGBTQ2にスイッチング損失(ターンオフ損失Eoff)が生じる。
【0019】
図2(C)には、全電流Itの大きさが比較的高い場合が示される。この場合、時刻t1において、駆動信号DSがLレベルからHレベルに切替わると、駆動制御部100は、IGBTQ1,Q2の両方のゲートにHレベルの電圧を印加することによってIGBTQ1,Q2を同時にオン状態に切替える。時刻t3において、駆動信号DSがHレベルからLレベルに切替わると、駆動制御部100は、IGBTQ1,Q2の両方のゲートにLレベルの電圧を印加することによってIGBTQ1,Q2を同時にオフ状態に切替える。したがって、ターンオン時およびターンオフ時の両方とも、IGBTQ1,Q2の両方にスイッチング損失が生じる。
【0020】
上記では、タイミングをずらしてIGBTQ1,Q2を順次スイッチングする場合、IGBTQ1をIGBTQ2よりも先にオン状態またはオフ状態に切替えるようにしたが、IGBTQ1,Q2の特性が同じ場合にはいずれを先にスイッチングしても構わない。
【0021】
[図2(A)〜(C)の方法でスイッチング制御を行なう理由]
次に、上記の方法でIGBTQ1,Q2のスイッチング制御を行なう理由について説明する。
【0022】
図3は、オン状態のときIGBTQ1,Q2を流れる全電流Itの大きさと(A)ターンオン損失Eonおよび(B)ターンオフ損失Eoffの大きさとの関係を示す図である。図3において、ターンオン損失Eonおよびターンオフ損失Eoffは、駆動信号DSの1パルス(Pulse)当たりに消費される電力(mJ)で表わされる。相互にタイミングをずらしてIGBTQ1,Q2をそれぞれ単独でスイッチングさせる場合を1チップ(1P)と記載し、IGBTQ1,Q2を同時にスイッチングさせる場合を2チップ(2P)と記載する。
【0023】
図3(A)を参照して、IGBTQ1,Q2を流れる全電流Itがある閾値Ith1より小さい場合は、相互にタイミングをずらしてIGBTQ1,Q2をそれぞれ単独でオン状態にしたほうが、同時にオン状態にするよりもターンオン損失Eonは小さくなる。全電流Itが閾値Ith1より大きい場合は、IGBTQ1,Q2を同時にオン状態にしたほうが、IGBTQ1,Q2をそれぞれ単独でオン状態にするよりもターンオン損失Eonが小さくなる。したがって、図1の駆動制御部100は、全電流Itが閾値Ith1以下の場合には、図2(A)で示したように、IGBTQ1を先にオン状態にし、IGBTQ2を後からオン状態にする。駆動制御部100は、全電流Itが閾値Ith1より大きい場合には、図2(B)で示したように、IGBTQ1,Q2を同時にオン状態にする。これによって、従来よりもターンオン損失Eonを低減することができる。
【0024】
図3(B)を参照して、ターンオフ損失Eoffの場合には、導通状態のIGBTQ1,Q2を流れる全電流Itの大きさによらずに、相互にタイミングをずらしてIGBTQ1,Q2をそれぞれ単独でオフ状態にしたほうが、同時にオフ状態にするよりもターンオフ損失Eoffは小さくなる。したがって、図1の駆動制御部100は、図2(A)、(B)で示したように、IGBTQ1を先にオフ状態にし、IGBTQ2を後からオフ状態にする。これによって、IGBTQ1,Q2を同時にオフ状態にする場合に比べて、ターンオフ損失Eoffを低減することができる。
【0025】
ただし、IGBTQ1,Q2をそれぞれ単独でオフ状態にする場合には、IGBTQ1,Q2を流れる全電流Itが1素子あたりの最大定格を超えると、後からオフ状態にする素子が破壊される可能性がある。そこで、素子の破壊を防止するために、全電流Itが1素子あたりの最大定格に近づいた場合には、図2(C)で示したように、IGBTQ1,Q2を同時にオフ状態にする。
【0026】
図4は、IGBTQ1,Q2のターンオフ時のタイミング制御について説明するための概念図である。
【0027】
図4を参照して、IGBTQ1,Q2の1素子あたりの主電流の最大定格をIRとする。最大定格IRよりも若干小さな値に閾値Ith2が設定され、最大定格IRの2倍(2×IR)よりも若干小さな値に閾値Ith3が設定される。導通状態でIGBTQ1,Q2を流れる全電流Itが閾値Ith2未満の場合には、図1の駆動制御部100は、オフ指令に対してIGBTQ1,Q2がそれぞれ単独で順次オフ状態になるように制御する。全電流Itが閾値Ith2以上であり、閾値Ith3未満の場合には、駆動制御部100は、オフ指令に対してIGBTQ1,Q2が同時にオフ状態になるように制御する。1素子ずつ順次オフ状態にするよりもターンオフ損失Eoffが増加することになるが、IGBTの短絡保護を目的としてこのようなスイッチング制御を行なう。全電流Itが閾値Ith3以上の場合には、IGBTQ1,Q2の両方とも駆動信号DSの論理レベルとは関係なくオフ状態になるように制御する短絡保護を行なう。
【0028】
[図3(A)、(B)のスイッチング特性が得られる理由]
次に、図3(A)、(B)に示したスイッチング特性が得られる理由について説明する。
【0029】
図5は、IGBTのスイッチング損失とコレクタ電流との関係を示す図である。図5には、ターンオン損失Eon、ターンオフ損失Eoff、および逆回復動作時のスイッチング損失Errのコレクタ電流Ic依存性が示される。
【0030】
図6は、IGBTのスイッチング損失とゲート抵抗との関係を示す図である。図6には、ターンオン損失Eon、ターンオフ損失Eoff、および逆回復動作時のスイッチング損失Errのゲート抵抗RG依存性が示される。図5、図6に示す特性図は、三菱電機製のIGBTモジュール(型番:CM600HX−24A)のデータシートから抜粋したものである。
【0031】
(1.ターンオフ損失Eoff)
図5を参照して、ターンオフ損失Eoffは、コレクタ電流Icの累乗関数で表わされる(すなわち、図5に示す両対数グラフにおいて、ターンオフ損失Eoffがコレクタ電流Icに比例する)。記号「^」で指数を表わすものとすると、ターンオフ損失Eoffは、定数a,bを用いて、
Eoff=a×Ic^b …(1)
と書き表わすことができる。
【0032】
図1のIGBTQ1,Q2の各々に流れる電流をIo[A]とすると、1素子ずつオフ状態にしたときのターンオフ損失Eoff_1Pは、
Eoff_1P=a×(2×Io)^b …(2)
と表わされる。2素子同時にオフ状態にしたときのターンオフ損失Eoff_2Pは、
Eoff_2P=2×a×Io^b …(3)
と表わされる。上式(2)と(3)との比は、
Eoff_1P/Eoff_2P=2^(b−1) …(4)
となるので、b<1であれば、
Eoff_1P<Eoff_2P …(5)
の関係が成立する。b<1の関係は図5のグラフの傾きが1より小さいことを意味し、通常は、このb<1の関係が成り立つ。
【0033】
具体的な数値を用いて検証すると、図1に示したIGBTQ1,Q2において、1素子あたり200[A]の主電流が流れているとすると(すなわち、I1=I2=200[A])、全電流Itは400[A]になる。図5を参照すると、コレクタ電流が200[A]のときのターンオフ損失Eoffは約41mJ/Pulseであり、コレクタ電流が400[A]のときターンオフ損失Eoffは約62mJ/Pulseである。したがって、2素子同時にオフ状態に切替えた場合のターンオフ損失Eoffは全体で82mJ/Pulseになるのに対して、1素子ずつオフ状態に切替えた場合のターンオフ損失Eoffは後からオフ状態にする素子に損失が生じるので62mJ/Pulseになる。このように、1素子ずつオフ状態に切替えたほうがターンオフ損失Eoffは小さくなる。
【0034】
なお、図6に示すようにターンオフ損失Eoffにおいては、ゲート抵抗RGに対するターンオフ損失Eoffの依存性はほとんどなく、ターンオフ損失Eoffの特性はIGBTの素子特性によってほとんど決定されていることがわかる。上記の結果は、定性的には次のように考えることができる。
【0035】
図7は、コレクタ電流密度Jcと飽和電圧VCE(sat)との関係を示す図である。図7を参照して、同じ特性およびサイズのIGBTQ1,Q2が並列に接続されているとすると、1チップずつオフ状態に切替える場合(1P)は、2チップ同時にオフ状態にする場合(2P)に比べて主電流が流れる部分の断面積が半分になるので、1チップあたりのコレクタ電流密度Jcは2倍になる。そして、コレクタ電流密度Jcが増加すると、飽和電圧VCE(sat)が増加する。
【0036】
図8は、ターンオフ損失Eoffと飽和電圧VCE(sat)との関係を示す図である。図8を参照して、バイポーラ素子では、ターンオフ損失Eoffと飽和電圧VCE(sat)とはトレードオフの関係にある。このため、1チップずつオフ状態に切替える場合(1P)は、2チップ同時にオフ状態にする場合(2P)に比べてターンオフ損失Eoffが小さくなる。なお、言うまでもないことであるが、オン指令を受けてIGBTQ1,Q2が導通状態にある場合の定常損失は、ターンオフを順次行なう場合(1P)と同時に行なう場合(2P)とで同じである。
【0037】
(2.ターンオン損失Eon)
再び図5を参照して、ターンオン損失Eonは、コレクタ電流Icの指数関数で概ね表わすことができる(図5に示す両対数グラフにおいて、ターンオン損失Eonとコレクタ電流Icとは正比例関係にない)。したがって、ターンオン損失Eonは、定数a,bを用いて、
Eon=a×exp(Ic×b) …(6)
と書き表わすことができる。ただし、上式(6)において「exp(…)」は指数関数を表わす。
【0038】
図1のIGBTQ1,Q2の各々に流れる電流をIo[A]とすると、1素子ずつオン状態にしたときのターンオン損失Eon_1Pは、
Eon_1P=a×exp(2×Io×b) …(7)
と表わされる。2素子同時にオン状態にしたときのターンオン損失Eon_2Pは、
Eon_2P=2×a×exp(Io×b) …(8)
と表わされる。上式(7)と(8)との比は、
Eon_1P/Eon_2P=exp(Io×b)/2 …(9)
となるので、Io<b×ln(2)となる比較的小電流の領域で(ただし、lnは自然対数を表わす)、
Eon_1P<Eon_2P …(10)
の関係が成立する。Io>b×ln(2)となる比較的大電流の領域で、
Eon_1P>Eon_2P …(11)
の関係が成立する。
【0039】
図9は、IGBTのコレクタ電流Icとターンオン損失Eonとの関係を示す図である。図9を参照して、並列接続されたオン状態のIGBTQ1,Q2の各々にコレクタ電流Ioが流れているとし、コレクタ電流Ioに対応するターンオン損失EonをEo[mJ/Pulse]とする。したがって、2素子同時にオン状態に切替える場合のターンオン損失Eonは2×Eo(図9の点2P)である。1素子ずつ順番にオン状態に切替える場合には、最初にオン状態に切替える素子に2×Ioの電流が流れるので、この場合のターンオン損失Eonは図9のEo’(点1P)となる。
【0040】
コレクタ電流Icの増加に伴ってターンオン損失Eonは指数関数的に増加するので、電流Ioが比較的大きいときには、図9に示すように損失Eo’は2×Eoよりも大きくなる。したがって、2素子同時にオン状態に切替えたほうが低損失になる。逆に電流Ioが比較的小さいときには、損失Eo’は2×Eoよりも小さくなるので、1素子ずつ順番にオン状態に切替えたほうが低損失になる。
【0041】
なお、ターンオン損失Eonに関係するのはコレクタ電流Icだけではない。図6に示すように、ターンオン損失Eonは、ゲート抵抗RGに対して指数関数の関係を示す。すなわち、ゲート抵抗RGが増加するにつれてターンオン損失Eonは指数関数的に増加する。その他、ターンオン損失には、IGBTの容量(入力容量、ミラー容量)や、フリーホイールダイオードの特性も関係する。
【0042】
[シミュレーション結果]
図10〜図16に並列接続されたIGBTについてのシミュレーション結果を示す。図10〜図15に示す波形図では、IGBTQ1,Q2の各々について、上から順に損失[kW]、コレクタ・エミッタ間電圧VCE[V]、コレクタ・エミッタ間電流ICE[A]、ゲート・エミッタ間電圧VGE[V]の波形図が示される。損失は、コレクタ・エミッタ間電圧VCEとコレクタ・エミッタ間電流ICEとの積である。
【0043】
図10は、並列接続されたIGBTを順次スイッチングさせた場合のシミュレーション結果を示す図である。図11は、図10のターンオン時の拡大図であり、図12は図10のターンオフ時の拡大図である。図10〜図12に示すシミュレーションでは、ターンオン時にはIGBTQ1を先にオン状態に切替え、その0.5μ秒後にIGBTQ2をオン状態に切替えた。ターンオフ時には、IGBTQ1を先にオフ状態に切替え、その0.5μ秒後にIGBTQ2をオフ状態に切替えた。ターンオン損失Eonは先にオン状態に切替わるIGBTQ1によって負担され、ターンオフ損失Eoffは後からオフ状態に切替わるIGBTQ2によって負担されていることがわかる。
【0044】
図13は、並列接続されたIGBTについてオン状態への切替えは同時に行ない、オフ状態への切替えは順次行なった場合のシミュレーション結果を示す図である。図14は、図13のターンオン時の拡大図である。図15は図13のターンオフ時の拡大図である。図13〜図15に示すシミュレーションでは、ターンオン時にはIGBTQ1,Q2を同時にオン状態に切替えた。ターンオフ時には、IGBTQ1を先にオフ状態に切替え、その0.5μ秒後にIGBTQ2をオフ状態に切替えた。ターンオン損失EonはIGBTQ1,Q2の両方によって負担され、ターンオフ損失Eoffは後からオフ状態に切替わるIGBTQ2によって負担されていることがわかる。
【0045】
図16は、並列接続されたIGBTQ1,Q2に流れる全電流Itとターンオン損失Eonとの関係を示す図である。図16(B)には、図16(A)の破線の枠内の拡大図が示される。図16(B)に示すように、閾値Ith1よりも低電流の領域では、1素子ずつ順番にオン状態に切替えた場合(1P)のほうが、2素子同時にオン状態に切替える場合(2P)よりもターンオン損失Eonが小さくなる。閾値Ith1よりも高電流の領域では、2素子同時にオン状態に切替える場合(2P)のほうが、1素子ずつ順番にオン状態に切替えた場合(1P)よりもターンオン損失Eonが小さくなる。
【0046】
<実施の形態2>
図17は、この発明の実施の形態2による電力用半導体装置201の構成を示す回路図である。実施の形態2では、図1の駆動制御部100の具体的構成の一例が示される。図17の駆動制御部101は、制御用の集積回路(IC:Integrated Circuit)5と、駆動用電源V1と、抵抗素子R14,R15,R23,R24と、IGBTQ1,Q2を駆動するためのN型MOS(Metal Oxide Semiconductor)トランジスタQ11,Q22,Q33,Q44とを含む。
【0047】
集積回路5は、駆動信号DSを受ける入力端子INと、駆動信号DSに応じた制御信号をトランジスタQ11,Q22,Q33,Q44のゲートにそれぞれ出力するための出力端子OUT1,OUT2,OUT3,OUT4とを含む。トランジスタQ11,Q33のドレインは、駆動用電源V1から駆動電圧が供給される電源ノード9と接続される。トランジスタQ22,Q44のソースは接地ノードGNDに接続される。
【0048】
抵抗素子R14,R23の一端はIGBTQ1のゲートに接続され、抵抗素子R15,R24の一端はIGBTQ2のゲートに接続される。抵抗素子R14の他端はトランジスタQ11のソースに接続され、抵抗素子R15の他端はトランジスタQ33のソースに接続される。抵抗素子R23の他端はトランジスタQ22のドレインに接続され、抵抗素子R24の他端はトランジスタQ44のドレインに接続される。
【0049】
図18は、図17の集積回路5から出力される制御信号のタイミング図の一例を示す図である。
【0050】
図17、図18を参照して、時刻t1で、集積回路5は、駆動信号DSがHレベルに切替わるのに応答して、出力端子OUT1,OUT3から出力する制御信号をHレベルに切替えるとともに、出力端子OUT2,OUT4から出力する制御信号をLレベルに切替える。これによって、トランジスタQ11,Q33がオン状態に切替わり、トランジスタQ22,Q44がオフ状態に切替わる。この結果、IGBTQ1,Q2が同時にオン状態に切替わる。
【0051】
時刻t2で、集積回路5は、駆動信号DSがLレベルに切替わるのに応答して、出力端子OUT1から出力する制御信号をLレベルに切替えるとともに、出力端子OUT2から出力する制御信号をHレベルに切替える。これによって、トランジスタQ11がオフ状態に切替わり、トランジスタQ22がオン状態に切替わる。この結果、IGBTQ1がオフ状態に切替わる。
【0052】
時刻t2から所定の時間だけ遅れた時刻t3に、集積回路5は、出力端子OUT3から出力する制御信号をLレベルに切替えるとともに、出力端子OUT4から出力する制御信号をHレベルに切替える。これによって、トランジスタQ33がオフ状態に切替わり、トランジスタQ44がオン状態に切替わる。この結果、IGBTQ1に遅れてIGBTQ2がオフ状態に切替わる。
【0053】
以下、同様の動作が繰り返される。すなわち、時刻t4,t7での集積回路5の動作は時刻t1での動作と同じであり、時刻t5,t6での集積回路5の動作は、時刻t2,t3での動作とそれぞれ同じである。
【0054】
以上の集積回路5の動作によって、実施の形態1で説明した図2(B)と同じ制御動作が実現できる。
【0055】
集積回路5は図18と異なるタイミングでトランジスタQ11,Q22,Q33,Q44をオンおよびオフに制御することもできる。たとえば、実施の形態1で説明した図2(A)と同じ制御動作を実現するためには、次のようなスイッチング制御を行なうとよい。すなわち、集積回路5は、駆動信号DSがHレベルに切替わるのに応答して、出力端子OUT1から出力する制御信号をHレベルに切替えるとともに、出力端子OUT2,OUT4からそれぞれ出力する制御信号をLレベルに切替える。集積回路5は、この駆動信号DSのHレベルへの切替わりに所定の時間だけ遅れて出力端子OUT3から出力する制御信号をHレベルに切替える。さらに、集積回路5は、駆動信号DSがLレベルに切替わるのに応答して、出力端子OUT1から出力する制御信号をLレベルに切替えるとともに、出力端子OUT2から出力する制御信号をHレベルに切替える。集積回路5は、この駆動信号DSのLレベルへの切替わりに所定の時間だけ遅れて出力端子OUT3から出力する制御信号をLレベルに切替えるとともに、出力端子OUT4から出力する制御信号をHレベルに切替える。以上の制御によって、IGBTQ1,Q2は、この順でオン状態に切替わり、この順でオフ状態に切替わる。
【0056】
実施の形態1で説明した図2(C)と同じ制御動作を実現するためには、次のようなスイッチング制御を行なうとよい。すなわち、集積回路5は、駆動信号DSがHレベルに切替わったとき、出力端子OUT1,OUT3からそれぞれ出力する制御信号をHレベルに切替えるとともに、出力端子OUT2,OUT4からそれぞれ出力する制御信号をLレベルに切替える。さらに、集積回路5は、駆動信号DSがLレベルに切替わったとき、出力端子OUT1,OUT3からそれぞれ出力する制御信号をLレベルに切替えるとともに、出力端子OUT2,OUT4からそれぞれ出力する制御信号をHレベルに切替える。以上の制御によって、IGBTQ1,Q2は、同時にオン状態に切替わり、同時にオフ状態に切替わる。
【0057】
<実施の形態3>
図19は、この発明の実施の形態3による電力用半導体装置202の構成を示す回路図である。実施の形態3では、図1の駆動制御部100の具体的構成の一例が示される。図19の駆動制御部102は、制御用の集積回路(IC)5aと、駆動用電源V1と、抵抗素子R14,R15,R23,R24と、IGBTQ1,Q2を駆動するためのN型MOSトランジスタQ11,Q22,Q33,Q44と、遅延回路DLY1,DLY2とを含む。
【0058】
集積回路5aは、駆動信号DSを受ける入力端子INと、駆動信号DSに応じた制御信号をトランジスタQ11のゲートおよび遅延回路DLY1に出力するための出力端子OUT1と、駆動信号DSに応じた制御信号をトランジスタQ22のゲートおよび遅延回路DLY2に出力するための出力端子OUT2とを含む。トランジスタQ11,Q33のドレインは、駆動用電源V1から駆動電圧が供給される電源ノード9と接続される。トランジスタQ22,Q44のソースは接地ノードGNDに接続される。
【0059】
抵抗素子R14,R23の一端はIGBTQ1のゲートに接続され、抵抗素子R15,R24の一端はIGBTQ2のゲートに接続される。抵抗素子R14の他端はトランジスタQ11のソースに接続され、抵抗素子R15の他端はトランジスタQ33のソースに接続される。抵抗素子R23の他端はトランジスタQ22のドレインに接続され、抵抗素子R24の他端はトランジスタQ44のドレインに接続される。
【0060】
遅延回路DLY1は、抵抗素子R37と、コンデンサC36と、ダイオードD38とを含む。抵抗素子R37は、集積回路5aの出力端子OUT1とトランジスタQ33のゲートとの間に接続される。コンデンサC36は、トランジスタQ33のゲートと接地ノードGNDとの間に接続される。ダイオードD38のアノードは集積回路5aの出力端子OUT1と接続され、カソードはトランジスタQ33のゲートと接続される。遅延回路DLY1は、集積回路5aの出力端子OUT1から出力される制御信号の立下がりエッジ、すなわち、トランジスタQ33のオフ状態への切替わりに対応するほうのエッジを遅延させる。
【0061】
遅延回路DLY2は、抵抗素子R47と、コンデンサC46と、ダイオードD48とを含む。抵抗素子R47は、集積回路5aの出力端子OUT2とトランジスタQ44のゲートとの間に接続される。コンデンサC46は、トランジスタQ44のゲートと接地ノードGNDとの間に接続される。ダイオードD48のカソードは集積回路5aの出力端子OUT2と接続され、アノードはトランジスタQ44のゲートと接続される。遅延回路DLY2は、集積回路5aの出力端子OUT2から出力される制御信号の立上がりエッジ、すなわち、トランジスタQ44のオン状態への切替わりに対応するほうのエッジを遅延させる。
【0062】
図20は、図19の集積回路5aから出力される制御信号のタイミング図の一例を示す図である。
【0063】
図19、図20を参照して、時刻t1で、集積回路5aは、駆動信号DSがHレベルに切替わるのに応答して、出力端子OUT1から出力する制御信号をHレベルに切替えるとともに、出力端子OUT2から出力する制御信号をLレベルに切替える。これによって、トランジスタQ11,Q33がオン状態に切替わり、トランジスタQ22,Q44がオフ状態に切替わる。この結果、IGBTQ1,Q2が同時にオン状態に切替わる。
【0064】
時刻t2で、集積回路5aは、駆動信号DSがLレベルに切替わるのに応答して、出力端子OUT2から出力する制御信号をHレベルに切替える。これによって、トランジスタQ22がオン状態に切替わり、トランジスタQ44は遅延回路DLY2によって決まる遅延時間だけ遅れてオン状態に切替わる。
【0065】
ここで、駆動用電源V1の出力電圧をv1とし、抵抗素子R14,R23の抵抗値をそれぞれr14,r23とし、IGBTQ1の閾値電圧をVq1とすれば、v1,r14,r23,Vq1は、通常、
Vq1>v1×r23/(r14+r23) …(12)
の関係を満たすように設定される。すなわち、IGBTQ1の閾値電圧は、駆動用電源V1の出力電圧を抵抗素子R14,R23によって分圧した電圧よりも大きい。この結果、時刻t2で、IGBTQ1がオフ状態に切替わる。
【0066】
時刻t2から所定の時間だけ遅れた時刻t3に、集積回路5aは、出力端子OUT1から出力する制御信号をLレベルに切替える。これによって、トランジスタQ11がオフ状態に切替わり、トランジスタQ33が遅延回路DLY1によって決まる遅延時間だけ遅れてオフ状態に切替わる。この結果、IGBTQ2がオフ状態に切替わる。
【0067】
以下、同様の動作が繰り返される。すなわち、時刻t4,t7での集積回路5aの動作は時刻t1での動作と同じであり、時刻t5,t6での集積回路5aの動作は、時刻t2,t3での動作とそれぞれ同じである。
【0068】
以上の集積回路5aの動作によって、実施の形態1で説明した図2(B)と同じ制御動作が実現できる。
【0069】
<実施の形態4>
図21は、この発明の実施の形態4による電力用半導体装置203の構成を示す回路図である。図21の駆動制御部103に設けられた遅延回路DLY3は、ダイオードD38を含まない点で図19の遅延回路DLY1と異なる。したがって、図21の遅延回路DLY3は、集積回路5aの出力端子OUT1から出力された制御信号の立上がりエッジおよび立下りエッジの両方を遅延させた信号をトランジスタQ33のゲートに供給する。図21のその他の点は図19と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。集積回路5aの出力端子OUT1,OUT2から出力される制御信号のタイミングも図20の場合と同じである。
【0070】
図21に示す駆動制御部103によれば、集積回路5aの出力端子OUT1から出力された制御信号がHレベルに切替わったとき(図20の時刻t1,t4,t7)、遅延回路DLY3によって決まる遅延時間だけ遅れてトランジスタQ33がオン状態に切替わる。この結果、駆動信号DSがHレベルに切替わったとき、IGBTQ1のオン状態への切替わりに遅れてIGBTQ2がオン状態に切替わる。時刻t2,t5でのIGBTQ1のオフ状態のへの切替わりに遅れてIGBTQ2がオフ状態に切替わる点は実施の形態3と同じである。したがって、図21の電力用半導体装置203によれば、実施の形態1で説明した図2(A)と同じ制御動作が実現できる。
【0071】
<実施の形態5>
図22は、この発明の実施の形態5による電力用半導体装置204の構成を示す回路図である。実施の形態5では、図1の駆動制御部100の具体的構成の一例が示される。図22の駆動制御部104は、制御用の集積回路(IC)5bと、駆動用電源V1と、抵抗素子R14,R15,R23,R24と、IGBTQ1,Q2を駆動するためのN型MOSトランジスタQ11,Q22,Q44と、ダイオードD12,D13とを含む。
【0072】
集積回路5bは、駆動信号DSを受ける入力端子INと、駆動信号DSに応じた制御信号をトランジスタQ11,Q22,Q44のゲートにそれぞれ出力するための出力端子OUT1,OUT2,OUT4とを含む。トランジスタQ11のドレインは、駆動用電源V1から駆動電圧が供給される電源ノード9と接続される。トランジスタQ22,Q44のソースは接地ノードGNDに接続される。
【0073】
抵抗素子R14,R23の一端はIGBTQ1のゲートに接続され、抵抗素子R15,R24の一端はIGBTQ2のゲートに接続される。抵抗素子R14の他端はダイオードD12のカソードに接続され、抵抗素子R15の他端はダイオードD13のカソードに接続される。抵抗素子R23の他端はトランジスタQ22のドレインに接続され、抵抗素子R24の他端はトランジスタQ44のドレインに接続される。ダイオードD12,D13のアノードはトランジスタQ11のソースに接続される。ダイオードD12,D13は、トランジスタQ11がオン状態のときに導通状態になる。
【0074】
図23は、図22の集積回路5bから出力される制御信号のタイミング図の一例を示す図である。
【0075】
図22、図23を参照して、時刻t1で、集積回路5bは、駆動信号DSがHレベルに切替わるのに応答して、出力端子OUT1から出力する制御信号をHレベルに切替えるとともに、出力端子OUT2,OUT4からそれぞれ出力する制御信号をLレベルに切替える。これによって、トランジスタQ11がオン状態に切替わり、トランジスタQ22,Q44がオフ状態に切替わる。この結果、IGBTQ1,Q2が同時にオン状態に切替わる。
【0076】
時刻t2で、集積回路5bは、駆動信号DSがLレベルに切替わるのに応答して、出力端子OUT2から出力する制御信号をHレベルに切替える。これによって、トランジスタQ22がオン状態に切替わる。ここで、駆動用電源V1の出力電圧をv1とし、抵抗素子R14,R23の抵抗値をそれぞれr14,r23とし、IGBTQ1の閾値電圧をVq1とすれば、v1,r14,r23,Vq1は、前述の式(12)の関係を満たすように設定される。すなわち、IGBTQ1の閾値電圧は、駆動用電源V1の出力電圧を抵抗素子R14,R23によって分圧した電圧よりも大きい。この結果、時刻t2で、IGBTQ1がオフ状態に切替わる。
【0077】
時刻t2から所定の時間だけ遅れた時刻t3に、集積回路5bは、出力端子OUT1から出力する制御信号をLレベルに切替えるとともに、出力端子OUT4から出力する制御信号をHレベルに切替える。これによって、トランジスタQ11がオフ状態に切替わり、トランジスタQ44がオン状態に切替わる。この結果、IGBTQ2がオフ状態に切替わる。
【0078】
以下、同様の動作が繰り返される。すなわち、時刻t4,t7での集積回路5bの動作は時刻t1での動作と同じであり、時刻t5,t6での集積回路5bの動作は、時刻t2,t3での動作とそれぞれ同じである。
【0079】
以上の集積回路5bの動作によって、実施の形態1で説明した図2(B)と同じ制御動作が実現できる。上記と異なり、時刻t2,t5で、集積回路5bの出力端子OUT1から出力される制御信号をLレベルに切替え、出力端子OUT2,OUT4から出力される制御信号をHレベルに切替えるようにすれば、IGBTQ1,Q2を同時にオフ状態に切替えることができる。すなわち、実施の形態1の図2(C)で示した制御動作が実現できる。
【0080】
<実施の形態6>
図24は、この発明の実施の形態6による電力用半導体装置205の構成を示す回路図である。実施の形態6では、図1の駆動制御部100の具体的構成の一例が示される。図24の駆動制御部105は、制御用の集積回路(IC)5aと、駆動用電源V1と、抵抗素子R14,R15,R23,R24と、IGBTQ1,Q2を駆動するためのN型MOSトランジスタQ11,Q22,Q44と、ダイオードD12,D13と、遅延回路DLY2とを含む。
【0081】
集積回路5aは、駆動信号DSを受ける入力端子INと、駆動信号DSに応じた制御信号をトランジスタQ11のゲートに出力するための出力端子OUT1と、駆動信号DSに応じた制御信号をトランジスタQ22のゲートおよび遅延回路DLY2に出力するための出力端子OUT2とを含む。トランジスタQ11のドレインは、駆動用電源V1から駆動電圧が供給される電源ノード9と接続される。トランジスタQ22,Q44のソースは接地ノードGNDに接続される。
【0082】
抵抗素子R14,R23の一端はIGBTQ1のゲートに接続され、抵抗素子R15,R24の一端はIGBTQ2のゲートに接続される。抵抗素子R14の他端はダイオードD12のカソードに接続され、抵抗素子R15の他端はダイオードD13のカソードに接続される。抵抗素子R23の他端はトランジスタQ22のドレインに接続され、抵抗素子R24の他端はトランジスタQ44のドレインに接続される。ダイオードD12,D13のアノードはトランジスタQ11のソースに接続される。ダイオードD12,D13は、トランジスタQ11がオン状態のときに導通状態になる。
【0083】
遅延回路DLY2は、抵抗素子R47と、コンデンサC46と、ダイオードD48とを含む。抵抗素子R47は、集積回路5aの出力端子OUT2とトランジスタQ44のゲートとの間に接続される。コンデンサC46は、トランジスタQ44のゲートと接地ノードGNDとの間に接続される。ダイオードD48のカソードは集積回路5aの出力端子OUT2と接続され、アノードはトランジスタQ44のゲートと接続される。遅延回路DLY2は、集積回路5aの出力端子OUT2から出力される制御信号の立上がりエッジ、すなわち、トランジスタQ44のオン状態への切替わりに対応するほうのエッジを遅延させる。
【0084】
集積回路5aの動作は、実施の形態3の図20で説明したものと同じである。以下、図20、図24を参照して電力用半導体装置205の動作について説明する。
【0085】
図20の時刻t1で、集積回路5aは、駆動信号DSがHレベルに切替わるのに応答して、出力端子OUT1から出力する制御信号をHレベルに切替えるとともに、出力端子OUT2から出力する制御信号をLレベルに切替える。これによって、トランジスタQ11がオン状態に切替わり、トランジスタQ22,Q44がオフ状態に切替わる。この結果、IGBTQ1,Q2が同時にオン状態に切替わる。
【0086】
時刻t2で、集積回路5aは、駆動信号DSがLレベルに切替わるのに応答して、出力端子OUT2から出力する制御信号をHレベルに切替える。これによって、トランジスタQ22がオン状態に切替わり、トランジスタQ44は遅延回路DLY2によって決まる遅延時間だけ遅れてオン状態に切替わる。ここで、駆動用電源V1の出力電圧をv1とし、抵抗素子R14,R23の抵抗値をそれぞれr14,r23とし、IGBTQ1の閾値電圧をVq1とすれば、v1,r14,r23,Vq1は、通常、前述の式(12)の関係を満たすように設定される。すなわち、IGBTQ1の閾値電圧は、駆動用電源V1の出力電圧を抵抗素子R14,R23によって分圧した電圧よりも大きい。この結果、時刻t2で、IGBTQ1がオフ状態に切替わる。
【0087】
時刻t2から所定の時間だけ遅れた時刻t3に、集積回路5aは、出力端子OUT1から出力する制御信号をLレベルに切替える。これによって、トランジスタQ11がオフ状態に切替わり、トランジスタQ44が遅延回路DLY2によって決まる遅延時間だけ遅れてオフ状態に切替わる。この結果、IGBTQ2がオフ状態に切替わる。
【0088】
以下、同様の動作が繰り返される。すなわち、時刻t4,t7での集積回路5aの動作は時刻t1での動作と同じであり、時刻t5,t6での集積回路5aの動作は、時刻t2,t3での動作とそれぞれ同じである。
【0089】
以上の集積回路5aの動作によって、実施の形態1で説明した図2(B)と同じ制御動作が実現できる。
【0090】
<実施の形態7>
図25は、この発明の実施の形態7による電力用半導体装置206の構成を示す回路図である。実施の形態7では、図1の駆動制御部100の具体的構成の一例が示される。図25の駆動制御部106は、駆動信号DSが入力される入力ノード8と、インバータ50と、駆動用電源V1と、抵抗素子R14,R15,R23,R24と、IGBTQ1,Q2を駆動するためのN型MOSトランジスタQ11,Q22,Q33,Q44と、遅延回路DLY1,DLY2とを含む。
【0091】
トランジスタQ11,Q33のドレインは、駆動用電源V1から駆動電圧が供給される電源ノード9に接続される。トランジスタQ11のゲートは入力ノード8に接続され、トランジスタQ22のゲートはインバータ50の出力ノードに接続される。トランジスタQ22,Q44のソースは接地ノードGNDに接続される。
【0092】
抵抗素子R14,R23の一端はIGBTQ1のゲートに接続され、抵抗素子R15,R24の一端はIGBTQ2のゲートに接続される。抵抗素子R14の他端はトランジスタQ11のソースに接続され、抵抗素子R15の他端はトランジスタQ33のソースに接続される。抵抗素子R23の他端はトランジスタQ22のドレインに接続され、抵抗素子R24の他端はトランジスタQ44のドレインに接続される。
【0093】
遅延回路DLY1は、抵抗素子R37と、コンデンサC36と、ダイオードD38とを含む。抵抗素子R37は、入力ノード8とトランジスタQ33のゲートとの間に接続される。コンデンサC36は、トランジスタQ33のゲートと接地ノードGNDとの間に接続される。ダイオードD38のアノードは入力ノード8と接続され、カソードはトランジスタQ33のゲートと接続される。遅延回路DLY1は、駆動信号DSの立下がりエッジ、すなわち、トランジスタQ33のオフ状態への切替わりに対応するほうのエッジを遅延させる。
【0094】
遅延回路DLY2は、抵抗素子R47と、コンデンサC46と、ダイオードD48とを含む。抵抗素子R47は、インバータ50の出力ノードとトランジスタQ44のゲートとの間に接続される。コンデンサC46は、トランジスタQ44のゲートと接地ノードGNDとの間に接続される。ダイオードD48のカソードはインバータ50の出力ノードと接続され、アノードはトランジスタQ44のゲートと接続される。遅延回路DLY2は、インバータ50から出力される信号の立上がりエッジ、すなわち、トランジスタQ44のオン状態への切替わりに対応するほうのエッジを遅延させる。
【0095】
次に、図25の電力用半導体装置206の動作について説明する。駆動信号DSがHレベルに切替わると、トランジスタQ11,Q33がオン状態に切替わる。このとき、インバータ50の出力はLレベルに切替わるので、トランジスタQ22,Q44がオフ状態に切替わる。この結果、IGBTQ1,Q2が同時にオン状態に切替わる。
【0096】
駆動信号DSがLレベルに切替わると、トランジスタQ11がオフ状態に切替わり、トランジスタQ33が遅延回路DLY1によって決まる遅延時間だけ遅れてオフ状態に切替わる。このとき、インバータ50の出力はHレベルに切替わるので、トランジスタQ22がオン状態に切替わり、トランジスタQ44は遅延回路DLY2によって決まる遅延時間だけ遅れてオン状態に切替わる。この結果、IGBTQ1が先にオフ状態に切替わり、IGBTQ2が遅れてオフ状態に切替わる。
【0097】
以上によって、実施の形態1で説明した図2(B)と同じ制御動作が実現できる。
<実施の形態8>
図26は、この発明の実施の形態8による電力用半導体装置207の構成を示す回路図である。図26の駆動制御部107に設けられた遅延回路DLY3は、ダイオードD38を含まない点で図25の遅延回路DLY1と異なる。したがって、図26の遅延回路DLY3は、駆動信号DSの立上がりエッジおよび立下りエッジの両方を遅延させた信号をトランジスタQ33のゲートに供給する。図26のその他の点は図25と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
【0098】
図26に示す駆動制御部107によれば、駆動信号DSがHレベルに切替わったとき、遅延回路DLY3によって決まる遅延時間だけ遅れてトランジスタQ33がオン状態に切替わる。この結果、駆動信号DSがHレベルに切替わったとき、IGBTQ1のオン状態への切替わりに遅れてIGBTQ2がオン状態に切替わる。IGBTQ1のオフ状態のへの切替わりに遅れてIGBTQ2がオフ状態に切替わる点は実施の形態7と同じである。したがって、図26の電力用半導体装置207によれば、実施の形態1で説明した図2(A)と同じ制御動作が実現できる。
【0099】
<実施の形態9>
図27は、この発明の実施の形態9による電力用半導体装置208の構成を示す回路図である。図27の電力用半導体装置208は、IGBTQ1,Q2を流れる全電流Itを検出するための電流検出センサ99をさらに含む点で図17の電力用半導体装置201と異なる。電流検出センサ99として、たとえば、カレントトランスが用いられる。
【0100】
図27の電力用半導体装置208に設けられた集積回路5dは、電流検出センサ99の検出信号を受ける端子CSをさらに含む点で、図17の電力用半導体装置201に設けられた集積回路5と異なる。図27のその他の構成は、図17の電力用半導体装置201と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
【0101】
集積回路5dは、電流検出センサ99の検出値に基づいて全電流Itが図3、図4で説明した閾値Ith1,Ith2によって区分される領域のどの領域に入っているかを判定する。集積回路5dは、次に電流検出センサ99の検出値に基づく判定を行なうまでの間、判定結果に基づいて最適なスイッチングのタイミングを選択する。たとえば、全電流Itが図3の閾値Ith1より小さい場合には、集積回路5dは、次の図28のようなタイミングでトランジスタQ11,Q22,Q33,Q44をオンおよびオフに制御する。
【0102】
図28は、図27の集積回路5dから出力される制御信号のタイミング図の一例を示す図である。
【0103】
図27、図28を参照して、時刻t1で、集積回路5dは、駆動信号DSがHレベルに切替わるのに応答して、出力端子OUT1から出力する制御信号をHレベルに切替えるとともに、出力端子OUT2,OUT4からそれぞれ出力する制御信号をLレベルに切替える。これによって、トランジスタQ11がオン状態に切替わり、トランジスタQ22,Q44がオフ状態に切替わる。この結果、IGBTQ1がオン状態に切替わる。
【0104】
時刻t1から所定の時間だけ遅れた時刻t2に、集積回路5dは、出力端子OUT3から出力する制御信号をHレベルに切替える。これによって、トランジスタQ33がオン状態に切替わり、この結果、IGBTQ1より遅れてIGBTQ2がオン状態に切替わる。
【0105】
時刻t3で、集積回路5dは、駆動信号DSがLレベルに切替わるのに応答して、出力端子OUT1から出力する制御信号をLレベルに切替えるとともに、出力端子OUT2から出力する制御信号をHレベルに切替える。これによって、トランジスタQ11がオフ状態に切替わり、トランジスタQ22がオン状態に切替わる。この結果、IGBTQ1がオフ状態に切替わる。
【0106】
時刻t3から所定の時間だけ遅れた時刻t4に、集積回路5dは、出力端子OUT3から出力する制御信号をLレベルに切替えるとともに、出力端子OUT4から出力する制御信号をHレベルに切替える。これによって、トランジスタQ33がオフ状態に切替わり、トランジスタQ44がオン状態に切替わる。この結果、IGBTQ1に遅れてIGBTQ2がオフ状態に切替わる。
【0107】
以下、同様の動作が繰り返される。すなわち、時刻t5〜t8での集積回路5dの動作は時刻t1〜t4での動作とそれぞれ同じであり、時刻t9,t10での集積回路5dの動作は、時刻t1,t2での動作とそれぞれ同じである。
【0108】
以上の集積回路5dの動作によって、実施の形態1で説明した図2(A)と同じ制御動作が実現できる。
【0109】
全電流Itが図3の閾値Ith1以上であり、図4の閾値Ith2より小さい場合には、実施の形態2で説明した図18のタイミング図と同じタイミングでトランジスタQ11,Q22,Q33,Q44をオンおよびオフに制御する。これによって、図18の場合と同様に、図2(B)と同じ制御動作が実現できる。
【0110】
全電流Itが図4の閾値Ith2以上の場合には、集積回路5dは、駆動信号DSがHレベルに切替わったとき、出力端子OUT1,OUT3からそれぞれ出力する制御信号をHレベルに切替えるとともに、出力端子OUT2,OUT4からそれぞれ出力する制御信号をLレベルに切替える。これによって、IGBTQ1,Q2が同時にオン状態に切替わる。さらに、集積回路5dは、駆動信号DSがLレベルに切替わったとき、出力端子OUT1,OUT3からそれぞれ出力する制御信号をLレベルに切替えるとともに、出力端子OUT2,OUT4からそれぞれ出力する制御信号をHレベルに切替える。これによって、IGBTQ1,Q2が同時にオフ状態に切替わる。以上によって、実施の形態1で説明した図2(C)と同じ制御動作が実現できる。
【0111】
<実施の形態10>
図29は、この発明の実施の形態10による電力用半導体装置209の構成を示す回路図である。
【0112】
図29の電力用半導体装置209は、図27の電力用半導体装置208を変形したものである。すなわち、電力用半導体装置209は、図27のIGBTQ1,Q2に代えてセンス端子付きのIGBTQ1a,Q2aを含む点で電力用半導体装置208と異なる。センス端子には、IGBTのエミッタ端子に流れる主電流の一部が分流して流れる。さらに、電力用半導体装置209は、図27の電流検出センサ99に代えてシャント抵抗R25,R26を含む点で電力用半導体装置208と異なる。シャント抵抗R25はIGBTQ1aのセンス端子と接地ノードGNDとの間に接続され、シャント抵抗R26はIGBTQ2aのセンス端子と接地ノードGNDとの間に接続される。シャント抵抗R25,R26は、図27の電流検出センサ99と同様に、IGBTQ1a,Q2aにそれぞれ流れる主電流I1,I2をモニタする電流検出センサ99aとして機能する。
【0113】
図29の駆動制御部109に設けられた集積回路5eは、図27の検出端子CSに代えて、シャント抵抗R25,R26にかかる電圧をそれぞれ検出するための検出端子CS1,CS2を含む点で図27の集積回路5dと異なる。集積回路5eは、シャント抵抗R25,R26でモニタされた電流I1,I2の大きさに基づいて、最適なタイミングでトランジスタQ11,Q22,Q33,Q44をオンおよびオフに制御する。
【0114】
図29のその他の点は図27の電力用半導体装置208と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。なお、並列接続された2個のIGBTのいずれか一方のみをセンス端子付きのIGBTに代え、センスIGBTを流れる電流をシャント抵抗でモニタするような構成でも構わない。この場合、集積回路は、いずれか一方のIGBTを流れる電流の大きさに基づいて、トランジスタQ11,Q22,Q33,Q44をオンおよびオフに制御する。
【0115】
<実施の形態11>
図30は、この発明の実施の形態11による電力用半導体装置210の構成を示す回路図である。
【0116】
図30の電力用半導体装置210は、図22の電力用半導体装置204を変形したものである。すなわち、電力用半導体装置210は、図22のIGBTQ1,Q2に代えてセンス端子付きのIGBTQ1a,Q2aを含む点で電力用半導体装置204と異なる。センス端子には、IGBTのエミッタ端子に流れる主電流の一部が分流して流れる。さらに、電力用半導体装置210は、シャント抵抗R25,R26を含む点で電力用半導体装置204と異なる。シャント抵抗R25はIGBTQ1aのセンス端子と接地ノードGNDとの間に接続され、シャント抵抗R26はIGBTQ2aのセンス端子と接地ノードGNDとの間に接続される。シャント抵抗R25,R26は、IGBTQ1a,Q2aにそれぞれ流れる主電流I1,I2をモニタする電流検出センサ99aとして機能する。
【0117】
図30の駆動制御部110に設けられた集積回路5gは、シャント抵抗R25,R26にかかる電圧をそれぞれ検出するための検出端子CS1,CS2を含む点で図22の集積回路5bと異なる。集積回路5gは、シャント抵抗R25,R26でモニタされた電流I1,I2の大きさに基づいて、最適なタイミングでトランジスタQ11,Q22,Q44をオンおよびオフに制御する。
【0118】
たとえば、シャント抵抗R25,R26でモニタされた電流I1,I2を加算することによって得られた全電流Itが図4の閾値Ith2以下の場合には、集積回路5gは、駆動信号DSがHレベルに切替わったときに、出力端子OUT1から出力する制御信号をHレベルに切替えるとともに、出力端子OUT2,OUT4からそれぞれ出力する制御信号をLレベルに切替える。さらに、集積回路5gは、駆動信号DSがLレベルに切替わったときに、出力端子OUT2から出力する制御信号をHレベルに切替える。そして、集積回路5gは、駆動信号DSのLレベルへの切替わりから所定の時間だけ遅れて、出力端子OUT1から出力する制御信号をLレベルに切替えるとともに、出力端子OUT4から出力する制御信号をHレベルに切替える。
【0119】
以上の制御によって、IGBTQ1a,Q2aを同時にオン状態に切替えることができ、IGBTQ1aをオフ状態にした後にIGBTQ2aをオフ状態にすることができる。すなわち、実施の形態1で説明した図2(B)と同じ制御動作が実現できる。駆動信号DSがLレベルに切替わったときに、出力端子OUT2,OUT4からそれぞれ出力する制御信号をHレベルに切替えるとともに、出力端子OUT1から出力する制御信号をLレベルに切替えるようにすれば、IGBTQ1a,Q2aを同時にオフ状態に切替えることができる。すなわち、実施の形態1で説明した図2(C)と同じ制御動作が実現できる。
【0120】
図30のその他の点は図22の電力用半導体装置204と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。なお、並列接続された2個のIGBTのいずれか一方のみをセンス端子付きのIGBTに代え、センスIGBTを流れる電流をシャント抵抗でモニタするような構成でも構わない。この場合、集積回路は、いずれか一方のIGBTを流れる主電流の大きさに基づいて、トランジスタQ11,Q22,Q44をオンおよびオフに制御する。
【0121】
<実施の形態12>
図31は、この発明の実施の形態12による電力用半導体装置で用いられるIGBTQ1,Q2の仕様について説明するための図である。図31には、既に図8で説明したターンオフ損失Eoffと飽和電圧VCE(sat)との関係(トレードオフ)が示される。
【0122】
図31を参照して、実施の形態1〜11の電力用半導体装置200〜210において、IGBTQ2の仕様(Q2 Spec.)を、IGBTQ1の仕様(Q1 Spec.)に比べて飽和電圧VCE(sat)が高くかつターンオフ損失Eoffが低いものにする。そうすれば、IGBTQ1の後からオフ状態に切替わるIGBTQ2のターンオフ損失Eoffを低く抑えることができるので、電力用半導体装置のスイッチング損失をさらに低減することができる。なお、飽和電圧(定常損失)が大きいほどスイッチング速度は速く(スイッチング時間が短く)なる。
【0123】
このような仕様の変更は、コレクタ層のドーピングプロファイル(不純物濃度や不純物の注入の深さ)を制御したり、ドリフト層のキャリアのライフタイムを制御したりすることによって実現することができる。コレクタ層の不純物濃度を増加させた場合は、飽和電圧VCE(sat)特性(すなわち、定常損失)が小さく、かつ、ターンオフ損失Eoffが増大するような仕様の素子を作製することができる。電子線注入などによってドリフト層のキャリアのライフタイムを短くすれば、飽和電圧VCE(sat)特性(すなわち、定常損失)が大きく、かつ、ターンオフ損失Eoffが減少するような仕様の素子を作製することができる。
【0124】
<実施の形態13>
上記の実施の形態1〜12による電力用半導体装置において、IGBTQ2の閾値電圧をIGBTQ1の閾値電圧よりも小さくなるようにIGBTQ1,Q2を選定してもよい。このような仕様のIGBTQ1,Q2を選定することによって、ターンオフ時には、より確実にIGBTQ1をIGBTQ2より先にオフ状態に切替えることができる。さらに、IGBTの閾値電圧を調整することによって次のような変形も可能である。
【0125】
図32は、この発明の実施の形態13の変形例による電力用半導体装置211の構成図である。図32の電力用半導体装置211は、高電圧ノードHVと接地ノードGNDとの間に並列に接続されたIGBTQ1,Q2と、駆動回路111a,111bからなる駆動制御部111とを含む。駆動回路111a,111bは、駆動信号DSを増幅して、すなわち駆動信号DSと同じ論理レベルの信号をIGBTQ1,Q2のゲートにそれぞれ供給する。
【0126】
図32に示す変形例においても、IGBTQ2の閾値電圧がIGBTQ1の閾値電圧よりも小さくなるようにIGBTQ1,Q2が選定される。これによって、ターンオン時にはIGBTQ2が先にオン状態に切替わり、ターンオフ時にはIGBTQ2が後からオフ状態に切替わる。IGBTQ2の仕様を、IGBTQ1の仕様に比べて飽和電圧VCE(sat)が高くかつターンオフ損失Eoffが低いものにすれば、電力用半導体装置211のスイッチング損失を低く抑えることができる。
【0127】
<実施の形態14>
図33は、実施の形態2,9,10による電力用半導体装置201,208,209において、駆動制御部101,108,109によるIGBTQ1,Q2のスイッチング制御方法の変形例について説明するための図である。図33には、駆動制御部101,108,109にそれぞれ設けられた集積回路5,5d,5eから出力される制御信号のタイミング図が示される。以下では図17に示された集積回路5を代表として説明するが、集積回路5d,5eについても同様である。
【0128】
図17、図33を参照して、時刻t1で、集積回路5は、駆動信号DSがHレベルに切替わるのに応答して、出力端子OUT1,OUT3からそれぞれ出力する制御信号をHレベルに切替えるとともに、出力端子OUT2,OUT4からそれぞれ出力する制御信号をLレベルに切替える。これによって、トランジスタQ11,Q33がオン状態に切替わり、トランジスタQ22,Q44がオフ状態に切替わる。この結果、IGBTQ1,Q2が同時にオン状態に切替わる。
【0129】
時刻t2で、集積回路5は、駆動信号DSがLレベルに切替わるのに応答して、出力端子OUT1から出力する制御信号をLレベルに切替えるとともに、出力端子OUT2から出力する制御信号をHレベルに切替える。これによって、トランジスタQ11がオフ状態に切替わり、トランジスタQ22がオン状態に切替わる。この結果、IGBTQ1がオフ状態に切替わる。
【0130】
時刻t2から所定の時間だけ遅れた時刻t3に、集積回路5は、出力端子OUT3から出力する制御信号をLレベルに切替えるとともに、出力端子OUT4から出力する制御信号をHレベルに切替える。これによって、トランジスタQ33がオフ状態に切替わり、トランジスタQ44がオン状態に切替わる。この結果、IGBTQ1に遅れてIGBTQ2がオフ状態に切替わる。
【0131】
時刻t4で、集積回路5は、駆動信号DSが再びHレベルに切替わるのに応答して、出力端子OUT1,OUT3からそれぞれ出力する制御信号をHレベルに切替えるとともに、出力端子OUT2,OUT4からそれぞれ出力する制御信号をLレベルに切替える。これによって、トランジスタQ11,Q33がオン状態に切替わり、トランジスタQ22,Q44がオフ状態に切替わる。この結果、IGBTQ1,Q2が同時にオン状態に切替わる。
【0132】
時刻t5で、集積回路5は、駆動信号DSがLレベルに切替わるのに応答して、出力端子OUT3から出力する制御信号をLレベルに切替えるとともに、出力端子OUT4から出力する制御信号をHレベルに切替える。これによって、トランジスタQ33がオフ状態に切替わり、トランジスタQ44がオン状態に切替わる。この結果、IGBTQ2がオフ状態に切替わる。
【0133】
時刻t5から所定の時間だけ遅れた時刻t6に、集積回路5は、出力端子OUT1から出力する制御信号をLレベルに切替えるとともに、出力端子OUT2から出力する制御信号をHレベルに切替える。これによって、トランジスタQ11がオフ状態に切替わり、トランジスタQ22がオン状態に切替わる。この結果、IGBTQ2に遅れてIGBTQ1がオフ状態に切替わる。以下、時刻t7以降、上記のタイミング制御が繰り返される。
【0134】
上記の駆動制御部101,108,109によるIGBTQ1,Q2のスイッチングの制御方法によれば、IGBTQ1,Q2は交互に遅れてオフ状態に切替わる。IGBTQ2よりも遅れてIGBTQ1がオフ状態に切替わった場合には、ターンオフ損失Eoffの大部分はIGBTQ1によって負担される。逆に、IGBTQ1よりも遅れてIGBTQ2がオフ状態に切替わった場合には、ターンオフ損失Eoffの大部分はIGBTQ2によって負担される。このようにターンオフ損失Eoffを両方のIGBTQ1,Q2で負担できるので、IGBTQ1,Q2の長寿命化が期待できる。同一の仕様(飽和電圧VCE(sat)など)をもつIGBTQ1,Q2の場合に特に効果的である。
【0135】
<実施の形態15>
図34は、実施の形態5,11による電力用半導体装置204,210において、駆動制御部104,110によるIGBTQ1,Q2のスイッチング制御方法の変形例について説明するための図である。図34には、駆動制御部104,110にそれぞれ設けられた集積回路5b,5gから出力される制御信号のタイミング図が示される。以下では図22に示された集積回路5bを代表として説明するが、集積回路5gについても同様である。
【0136】
図22、図34を参照して、時刻t1で、集積回路5bは、駆動信号DSがHレベルに切替わるのに応答して、出力端子OUT1から出力する制御信号をHレベルに切替えるとともに、出力端子OUT2,OUT4からそれぞれ出力する制御信号をLレベルに切替える。これによって、トランジスタQ11がオン状態に切替わり、トランジスタQ22,Q44がオフ状態に切替わる。この結果、IGBTQ1,Q2が同時にオン状態に切替わる。
【0137】
時刻t2で、集積回路5bは、駆動信号DSがLレベルに切替わるのに応答して、出力端子OUT1から出力する制御信号をLレベルに切替えるとともに、出力端子OUT2から出力する制御信号をHレベルに切替える。これによって、トランジスタQ11がオフ状態に切替わり、トランジスタQ22がオン状態に切替わる。この結果、IGBTQ1がオフ状態に切替わる。
【0138】
時刻t2から所定の時間だけ遅れた時刻t3に、集積回路5bは、出力端子OUT4から出力する制御信号をHレベルに切替える。これによって、トランジスタQ44がオン状態に切替わる。この結果、IGBTQ1に遅れてIGBTQ2がオフ状態に切替わる。
【0139】
時刻t4で、集積回路5bは、駆動信号DSが再びHレベルに切替わるのに応答して、出力端子OUT1から出力する制御信号をHレベルに切替えるとともに、出力端子OUT2,OUT4からそれぞれ出力する制御信号をLレベルに切替える。これによって、トランジスタQ11がオン状態に切替わり、トランジスタQ22,Q44がオフ状態に切替わる。この結果、IGBTQ1,Q2が同時にオン状態に切替わる。
【0140】
時刻t5で、集積回路5bは、駆動信号DSがLレベルに切替わるのに応答して、出力端子OUT4から出力する制御信号をHレベルに切替える。これによって、トランジスタQ44がオン状態に切替わるので、IGBTQ2がオフ状態に切替わる。
【0141】
時刻t5から所定の時間だけ遅れた時刻t6に、集積回路5bは、出力端子OUT1から出力する制御信号をLレベルに切替えるとともに、出力端子OUT2から出力する制御信号をHレベルに切替える。これによって、トランジスタQ11がオフ状態に切替わり、トランジスタQ22がオン状態に切替わる。この結果、IGBTQ2に遅れてIGBTQ1がオフ状態に切替わる。以下、時刻t7以降、上記のタイミング制御が繰り返される。
【0142】
上記の駆動制御部104,110によるIGBTQ1,Q2のスイッチングの制御方法によれば、IGBTQ1,Q2は交互に遅れてオフ状態に切替わる。IGBTQ2よりも遅れてIGBTQ1がオフ状態に切替わった場合には、ターンオフ損失Eoffの大部分はIGBTQ1によって負担される。逆に、IGBTQ1よりも遅れてIGBTQ2がオフ状態に切替わった場合には、ターンオフ損失Eoffの大部分はIGBTQ2によって負担される。このようにターンオフ損失Eoffを両方のIGBTQ1,Q2で負担できるので、IGBTQ1,Q2の長寿命化が期待できる。同一の仕様(飽和電圧VCE(sat)など)をもつIGBTQ1,Q2の場合に特に効果的である。
【0143】
<実施の形態16>
図35は、実施の形態2,9,10による電力用半導体装置201,208,209において、駆動制御部101,108,109によるIGBTQ1,Q2のスイッチング制御方法の他の変形例について説明するための図である。図35には、駆動制御部101,108,109にそれぞれ設けられた集積回路5,5d,5eから出力される制御信号のタイミング図が示される。以下では図17に示された集積回路5を代表として説明するが、集積回路5d,5eについても同様である。
【0144】
図17、図35を参照して、時刻t1で、集積回路5は、駆動信号DSがHレベルに切替わるのに応答して、出力端子OUT1から出力する制御信号をHレベルに切替えるとともに、出力端子OUT2から出力する制御信号をLレベルに切替える。これによって、トランジスタQ11がオン状態に切替わり、トランジスタQ22がオフ状態に切替わる。この結果、IGBTQ1がオン状態に切替わる。
【0145】
時刻t1から所定の時間だけ遅れた時刻t2で、集積回路5は、出力端子OUT3から出力する制御信号をHレベルに切替えるとともに、出力端子OUT4から出力する制御信号をLレベルに切替える。これによって、トランジスタQ33がオン状態に切替わり、トランジスタQ44がオフ状態に切替わる。この結果、IGBTQ1に遅れてIGBTQ2がオン状態に切替わる。
【0146】
時刻t3で、集積回路5は、駆動信号DSがLレベルに切替わるのに応答して、出力端子OUT1から出力する制御信号をLレベルに切替えるとともに、出力端子OUT2から出力する制御信号をHレベルに切替える。これによって、トランジスタQ11がオフ状態に切替わり、トランジスタQ22がオン状態に切替わる。この結果、IGBTQ1がオフ状態に切替わる。
【0147】
時刻t3から所定の時間だけ遅れた時刻t4に、集積回路5は、出力端子OUT3から出力する制御信号をLレベルに切替えるとともに、出力端子OUT4から出力する制御信号をHレベルに切替える。これによって、トランジスタQ33がオフ状態に切替わり、トランジスタQ44がオン状態に切替わる。この結果、IGBTQ1に遅れてIGBTQ2がオフ状態に切替わる。
【0148】
時刻t5で、集積回路5は、駆動信号DSが再びHレベルに切替わるのに応答して、出力端子OUT3から出力する制御信号をHレベルに切替えるとともに、出力端子OUT4から出力する制御信号をLレベルに切替える。これによって、トランジスタQ33がオン状態に切替わり、トランジスタQ44がオフ状態に切替わる。この結果、IGBTQ2がオン状態に切替わる。
【0149】
時刻t5から所定の時間だけ遅れた時刻t6に、集積回路5は、出力端子OUT1から出力する制御信号をHレベルに切替えるとともに、出力端子OUT2から出力する制御信号をLレベルに切替える。これによって、トランジスタQ11がオン状態に切替わり、トランジスタQ22がオフ状態に切替わる。この結果、IGBTQ2に遅れてIGBTQ1がオン状態に切替わる。
【0150】
時刻t7で、集積回路5は、駆動信号DSがLレベルに切替わるのに応答して、出力端子OUT3から出力する制御信号をLレベルに切替えるとともに、出力端子OUT4から出力する制御信号をHレベルに切替える。これによって、トランジスタQ33がオフ状態に切替わり、トランジスタQ44がオン状態に切替わる。この結果、IGBTQ2がオフ状態に切替わる。
【0151】
時刻t7から所定の時間だけ遅れた時刻t8に、集積回路5は、出力端子OUT1から出力する制御信号をLレベルに切替えるとともに、出力端子OUT2から出力する制御信号をHレベルに切替える。これによって、トランジスタQ11がオフ状態に切替わり、トランジスタQ22がオン状態に切替わる。この結果、IGBTQ2に遅れてIGBTQ1がオフ状態に切替わる。以下、時刻t9以降、上記のタイミング制御が繰り返される。
【0152】
上記の駆動制御部101,108,109によるIGBTQ1,Q2のスイッチングの制御方法によれば、IGBTQ1,Q2は交互に遅れてオン状態に切替わり、交互に遅れてオフ状態に切替わる。したがって、最初にIGBTQ1がターンオン損失を負担し、次にIGBTQ2がターンオフ損失Eoffを負担し、次にIGBTQ2がターンオン損失Eonを負担し、次にIGBTQ1がターンオフ損失Eoffを負担する。このようにターンオン損失Eonおよびターンオフ損失Eoffを両方のIGBTQ1,Q2で交互に負担するので、IGBTQ1,Q2の長寿命化が期待できる。同一の仕様(飽和電圧VCE(sat)など)をもつIGBTQ1,Q2の場合に特に効果的である。
【0153】
<実施の形態17>
上記の実施の形態1〜16の電力用半導体装置では、並列接続された2個の電力用半導体素子Q1,Q2が高電圧ノードHVと接地ノードGNDとの間に設けられる例を示した。高電圧ノードHVと接地ノードGNDの間に並列接続された電力用半導体素子を2個以上設けて、少なくとも1個以上の電力用半導体素子が遅延して動作するように構成しても、上記と同様の効果を得ることができる。
【0154】
<実施の形態18>
上記の実施の形態1〜17による電力用半導体装置において、IGBTQ1にはIGBTや通常のバイポーラトランジスタのようなバイポーラ素子を設け、IGBTQ2に代えてたとえばSiCで形成されたパワーMOSトランジスタのようなユニポーラ素子を設けてもよい。IGBTQ1の後からオフ状態に切替わるIGBTQ2にユニポーラ素子のようなスイッチング速度の速い半導体素子を設けることによってターンオフ損失Eoffを低く抑えることができるので、電力用半導体装置のスイッチング損失をさらに低減することができる。
【0155】
<実施の形態19>
図36は、この発明の実施の形態19による電力用半導体装置212の構成を示す回路図である。図36の電力用半導体装置212は、IGBTQ1,Q2と、図27で説明したIGBTQ1,Q2を流れる全電流Itを検出するための電流検出センサ99と、駆動制御部112とを含む。駆動制御部112は、電流検出センサ99の出力に応じてIGBTQ1,Q2のスイッチングのタイミングが変化するように、図25で説明した駆動制御部106を変形したものである。以下、具体的に説明する。
【0156】
図36を参照して、駆動制御部112は、駆動信号DSが入力される入力ノード8と、インバータ50と、駆動用電源V1と、抵抗素子R14,R15,R23,R24と、IGBTQ1,Q2を駆動するためのN型MOSトランジスタQ11,Q22,Q33,Q44と、遅延回路DLY5〜DLY8と、比較器60とを含む。
【0157】
インバータ50は、入力ノード8に入力される駆動信号DSの論理レベルを反転する。
トランジスタQ11,Q33のドレインは、駆動用電源V1から駆動電圧が供給される電源ノード9に接続される。トランジスタQ22,Q44のソースは接地ノードGNDに接続される。
【0158】
抵抗素子R14,R23の一端はIGBTQ1のゲートに接続され、抵抗素子R15,R24の一端はIGBTQ2のゲートに接続される。抵抗素子R14の他端はトランジスタQ11のソースに接続され、抵抗素子R15の他端はトランジスタQ33のソースに接続される。抵抗素子R23の他端はトランジスタQ22のドレインに接続され、抵抗素子R24の他端はトランジスタQ44のドレインに接続される。
【0159】
比較器60は、電流検出センサ99の出力が、図4で説明した閾値Ith2に対応する参照電圧V2を超えるか否かを判定する。比較器60は、電流検出センサ99の出力が参照電圧V2を超えた場合にHレベルの信号を出力し、参照電圧V2以下の場合にLレベルの信号を出力する。
【0160】
遅延回路DLY5は、抵抗素子R51と、コンデンサC52とを含む。抵抗素子R51は、入力ノード8とトランジスタQ11のゲートとの間に接続される。コンデンサC52は、トランジスタQ11のゲートと接地ノードGNDとの間に接続される。
【0161】
遅延回路DLY6は、抵抗素子R37と、コンデンサC36と、NMOSトランジスタQ55とを含む。ここで、NMOSトランジスタQ55は、いわゆる縦型構造であり、ソースからドレインの方向が順方向となる寄生ダイオードD38Aが存在する。抵抗素子R37は、入力ノード8とトランジスタQ33のゲートとの間に接続される。コンデンサC36は、トランジスタQ33のゲートと接地ノードGNDとの間に接続される。トランジスタQ55は、抵抗素子R37と並列接続となるように、そのソースが入力ノード8と接続され、そのドレインがトランジスタQ33のゲートと接続される。トランジスタQ55は、そのゲート電極に比較器60の出力を受けることによって、電流検出センサ99の出力が参照電圧V2以下のときにオフ状態になり、参照電圧V2を超えたときにオン状態になる。
【0162】
遅延回路DLY7は、抵抗素子R61と、コンデンサC62とを含む。抵抗素子R61は、インバータ50の出力ノードとトランジスタQ22のゲートとの間に接続される。コンデンサC62は、トランジスタQ22のゲートと接地ノードGNDとの間に接続される。
【0163】
遅延回路DLY8は、抵抗素子R47と、コンデンサC46と、NMOSトランジスタQ66とを含む。ここで、NMOSトランジスタQ66は、いわゆる縦型構造であり、ソースからドレインの方向が順方向となる寄生ダイオードD48Aが存在する。抵抗素子R47は、インバータ50の出力ノードとトランジスタQ44のゲートとの間に接続される。コンデンサC46は、トランジスタQ44のゲートと接地ノードGNDとの間に接続される。トランジスタQ66は、抵抗素子R47と並列接続となるように、そのドレインがインバータ50の出力ノードと接続され、そのソースがトランジスタQ44のゲートと接続される。トランジスタQ66は、そのゲート電極に比較器60の出力を受けることによって、電流検出センサ99の出力が参照電圧V2以下のときにオフ状態になり、参照電圧V2を超えたときにオン状態になる。
【0164】
IGBTQ1,Q2のターンオンの開始時間を同じにするために、コンデンサC36の容量値とコンデンサC52の容量値とは同じ値になるようにする。さらに、抵抗素子R51の抵抗値は、トランジスタQ55のオン抵抗に等しく設定する。抵抗素子R37の抵抗値は、抵抗素子R51の抵抗値よりも大きな値にする。IGBTのターンオフの開始時間を同じにするために、コンデンサC46の容量値とコンデンサC62の容量値とは同じ値になるようにする。さらに、抵抗素子R61の抵抗値は、トランジスタQ66のオン抵抗に等しく設定する。抵抗素子R47の抵抗値は、抵抗素子R61の抵抗値よりも大きな値にする。
【0165】
図37は、図36の電流検出センサ99の出力波形の一例を示す図である。図37(A),(B)には、駆動信号DSがLレベルからHレベルへ切替わるのに応じて、IGBTQ1,Q2がオフ状態からオン状態に切替わり、その後、駆動信号DSがLレベルに戻るのに応じて、IGBTQ1,Q2がオフ状態に戻るまでの波形が示される。図37(A)は、電流検出センサ99の出力が、閾値Ith2に対応する参照電圧V2を超えない場合を示し、図37(B)は、電流検出センサ99の出力が、閾値Ith2に対応する参照電圧V2を超える場合を示す。
【0166】
まず、図37(A)の場合について説明する。この場合、トランジスタQ55,Q66は常時オフ状態である。駆動信号DSがLレベルからHレベルに切替わると、トランジスタQ11は、抵抗素子R51の抵抗値およびコンデンサC52の容量値に応じて決まる遅延時間(以下、遅延時間DT1とする)でオフ状態からオン状態に切替わる。寄生ダイオードD38Aのオン抵抗は、トランジスタQ55のオン抵抗と同等とすると、トランジスタQ33も遅延時間DT1でオフ状態からオン状態に切替わる。さらに、トランジスタQ22は、抵抗素子R62の抵抗値およびコンデンサC62の容量値に応じて決まる遅延時間(以下、遅延時間DT2とする)でオン状態からオフ状態に切替わる。寄生ダイオードD48Aのオン抵抗は、トランジスタQ66のオン抵抗と同等とすると、トランジスタQ44も遅延時間DT2でオン状態からオフ状態に切替わる。以上のトランジスタQ11,Q22,Q33,Q44の切替わりによって、IGBTQ1,Q2が同時にオン状態になる。
【0167】
図37(A)において、駆動信号DSがHレベルからLレベルに切替わると、トランジスタQ11は、遅延時間DT1でオン状態からオフ状態に切替わる。トランジスタQ33は、抵抗素子R37の抵抗値およびコンデンサC36の容量値に応じた遅延時間(以下、遅延時間DT3とする、DT3>DT1である)でオン状態からオフ状態に切替わる。さらに、トランジスタQ22は、遅延時間DT2でオフ状態からオン状態に切替わる。トランジスタQ44は、抵抗素子R47の抵抗値およびコンデンサC46の容量値に応じた遅延時間(以下、遅延時間DT4とする、DT4>DT2である)でオフ状態からオン状態に切替わる。以上のトランジスタQ11,Q22,Q33,Q44の切替わりによって、IGBTQ1が先にオフ状態になった後に、IGBTQ2がオフ状態になる。
【0168】
次に、図37(B)の場合について説明する。この場合、駆動信号DSがLレベルからHレベルに切替わるときには、トランジスタQ55,Q66はオフ状態である。したがって、トランジスタQ11およびQ33は、遅延時間DT1でオフ状態からオン状態に切替わる。さらに、トランジスタQ22およびQ44は、遅延時間DT2でオン状態からオフ状態に切替わる。以上のトランジスタQ11,Q22,Q33,Q44の切替わりによって、IGBTQ1,Q2が同時にオン状態になる。
【0169】
図37(B)において、駆動信号DSがHレベルの間に、電流検出センサ99の出力電圧が参照電圧V2を超え、トランジスタQ55,Q66がオン状態になる。この状態で、駆動信号DSがHレベルからLレベルに切替わると、トランジスタQ11は、遅延時間DT1でオン状態からオフ状態に切替わる。トランジスタQ33は、トランジスタQ55のオン抵抗およびコンデンサC36の容量値に応じて決まる遅延時間、すなわち、遅延時間DT1でオン状態からオフ状態に切替わる。さらに、トランジスタQ22は、遅延時間DT2でオフ状態からオン状態に切替わる。トランジスタQ44は、トランジスタQ66のオン抵抗およびコンデンサC46の容量値に応じた遅延時間、すなわち、遅延時間DT2でオフ状態からオン状態に切替わる。以上のトランジスタQ11,Q22,Q33,Q44の切替わりによって、IGBTQ1,Q2は同時にオフ状態になる。
【0170】
以上のとおり、実施の形態19による駆動制御部112によれば、IGBTQ1,Q2を流れる全電流Itが閾値Ith2以下の場合には、実施の形態1で説明した図2(B)と同じ制御動作が実現でき、全電流Itが閾値Ith2を超える場合には、図2(C)と同じ制御動作が実現できる。
【0171】
<実施の形態20>
図38は、この発明の実施の形態20による電力用半導体装置213の構成を示す回路図である。図38の駆動制御部113に設けられた遅延回路DLY9は、ダイオードD39をさらに含む点で図36の遅延回路DLY6と異なる。ダイオードD39のカソードはトランジスタQ55のドレインに接続され、ダイオードD39のアノードはトランジスタQ33のゲートに接続される。駆動制御部113に設けられた遅延回路DLY10は、ダイオードD49をさらに含む点で図36の遅延回路DLY8と異なる。ダイオードD49のカソードはトランジスタQ66のドレインに接続され、ダイオードD49のアノードはインバータ50の出力ノードに接続される。図38のその他の点は図36と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
【0172】
図38の駆動制御部113によれば、駆動信号DSがLレベルからHレベルに切替わる場合(この時点では、電流検出センサ99の出力電圧は参照電圧V2以下である)、トランジスタQ11は遅延時間DT1でオフ状態からオン状態に切替わるのに対して、トランジスタQ33は遅延時間DT3(DT3>DT1)でオフ状態からオン状態に切替わる。さらに、この場合、トランジスタQ22は遅延時間DT2でオン状態からオフ状態に切替わるのに対して、トランジスタQ44は遅延時間DT4(DT4>DT2)でオン状態からオフ状態に切替わる。以上のトランジスタQ11,Q22,Q33,Q44の切替わりによって、IGBTQ1が先にオン状態になった後に、IGBTQ2がオン状態になる。
【0173】
駆動信号DSがHレベルからLレベルに切替わる場合、トランジスタQ11,Q22,Q33,Q44の切替わりのタイミングは図36の場合と同じである。すなわち、電流検出センサ99の出力電圧が参照電圧V2以下の場合には、IGBTQ1が先にオフ状態になった後に、IGBTQ2がオフ状態になる。電流検出センサ99の出力電圧が参照電圧V2を超える場合には、IGBTQ1,Q2は同時にオフ状態になる。
【0174】
<実施の形態21>
図39は、この発明の実施の形態21による電力用半導体装置214の構成を示す回路図である。
【0175】
図39の電力用半導体装置214は、図36の電力用半導体装置212を変形したものである。すなわち、電力用半導体装置214は、図36のIGBTQ1,Q2に代えてセンス端子付きのIGBTQ1a,Q2aを含む点で電力用半導体装置212と異なる。センス端子には、IGBTのエミッタ端子に流れる主電流の一部が分流して流れる。さらに、電力用半導体装置214は、図36の電流検出センサ99に代えてシャント抵抗R25,R26を含む点で電力用半導体装置212と異なる。シャント抵抗R25はIGBTQ1aのセンス端子と接地ノードGNDとの間に接続され、シャント抵抗R26はIGBTQ2aのセンス端子と接地ノードGNDとの間に接続される。シャント抵抗R25,R26は、図36の電流検出センサ99と同様に、IGBTQ1a,Q2aにそれぞれ流れる主電流I1,I2をモニタする電流検出センサ99aとして機能する。
【0176】
さらに、図39の駆動制御部114は、比較器60に代えて論理回路60aを含む点で図36の駆動制御部112と異なる。論理回路60aは、比較器61,62とOR回路63とを含む。
【0177】
比較器61は、シャント抵抗R25の両端の電圧が、図4で説明した閾値Ith2に対応する参照電圧V3を超えるか否かを判定する。比較器61は、シャント抵抗R25の両端の電圧が参照電圧V3を超えた場合にHレベルの信号を出力し、参照電圧V3以下の場合にLレベルの信号を出力する。同様に、比較器62は、シャント抵抗R26の両端の電圧が、図4で説明した閾値Ith2に対応する参照電圧V4を超えるか否かを判定する。比較器62は、シャント抵抗R26の両端の電圧が参照電圧V4を超えた場合にHレベルの信号を出力し、参照電圧V4以下の場合にLレベルの信号を出力する。
【0178】
OR回路63は、比較器61,62の出力の論理和演算結果を、トランジスタQ55,Q66のゲート電極に出力する。したがって、シャント抵抗R25の両端の電圧およびシャント抵抗R26の両端の電圧のうち少なくとも一方が対応の参照電圧を超えたときに、トランジスタQ55,Q66はオン状態になる。図39のその他の構成は図36と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
【0179】
図39の駆動制御部114の動作は、図36の駆動制御部112の動作と同様である。まず、駆動信号DSがLレベルからHレベルに切替わるときについて説明する。この時点では、シャント抵抗R25の両端の電圧は参照電圧V3より小さく、シャント抵抗R26の電圧は参照電圧V4より小さい。したがって、トランジスタQ11およびQ33は遅延時間DT1でオフ状態からオン状態に切替わる。さらに、トランジスタQ22およびQ44は遅延時間DT2でオン状態からオフ状態に切替わる。以上のトランジスタQ11,Q22,Q33,Q44の切替わりによって、IGBTQ1a,Q2aは同時にオン状態になる。
【0180】
次に、駆動信号DSがHレベルからLレベルに切替わるときについて説明する。このときには、IGBTQ1a,Q2aに流れる電流I1,I2の大きさに応じて、IGBTQ1a,Q2aのターンオフのタイミングが異なる。すなわち、シャント抵抗R25の両端の電圧が参照電圧V3より小さく、かつ、シャント抵抗R26の電圧が参照電圧V4より小さい第1の場合には、トランジスタQ11は、遅延時間DT1でオン状態からオフ状態に切替わり、トランジスタQ33は、遅延時間DT3(DT3>DT1)である)でオン状態からオフ状態に切替わる。さらに、トランジスタQ22は、遅延時間DT2でオフ状態からオン状態に切替わり、トランジスタQ44は、遅延時間DT4(DT4>DT2)でオフ状態からオン状態に切替わる。以上のトランジスタQ11,Q22,Q33,Q44の切替わりによって、IGBTQ1aが先にオフ状態になった後に、IGBTQ2aがオフ状態になる。
【0181】
一方、シャント抵抗R25の両端の電圧およびシャント抵抗R26の両端の電圧の少なくとも一方が対応の参照電圧を超える第2の場合には、トランジスタQ11およびQ33は遅延時間DT1でオン状態からオフ状態に切替わる。さらに、トランジスタQ22およびQ44は遅延時間DT2でオフ状態からオン状態に切替わる。以上のトランジスタQ11,Q22,Q33,Q44の切替わりによって、IGBTQ1a,Q2aは同時にオフ状態になる。
【0182】
なお、並列接続された2個のIGBTのいずれか一方のみをセンス端子付きのIGBTに変更し、センスIGBTを流れる電流をシャント抵抗でモニタするような構成でも構わない。シャント抵抗R25のみが設けられる場合には、論理回路60aは比較器61のみによって構成される。比較器61は、シャント抵抗R25の両端の電圧が、閾値Ith2に対応する参照電圧V3を超えたとき、Hレベルの電圧をトランジスタQ55,Q66のゲートに出力することによって、これらのトランジスタQ55,Q66をオン状態にする。逆に、シャント抵抗R26のみが設けられる場合には、論理回路60aは比較器62のみによって構成される。比較器62は、シャント抵抗R26の両端の電圧が、閾値Ith2に対応する参照電圧V4を超えたとき、Hレベルの電圧をトランジスタQ55,Q66のゲートに出力することによって、これらのトランジスタQ55,Q66をオン状態にする。
【0183】
<実施の形態22>
図40は、この発明の実施の形態22による電力用半導体装置215の構成を示す回路図である。図40の駆動制御部115に設けられた遅延回路DLY9は、ダイオードD39をさらに含む点で図39の遅延回路DLY6と異なる。ダイオードD39のカソードはトランジスタQ55のドレインに接続され、ダイオードD39のアノードはトランジスタQ33のゲートに接続される。駆動制御部115に設けられた遅延回路DLY10は、ダイオードD49をさらに含む点で図39の遅延回路DLY8と異なる。ダイオードD49のカソードはトランジスタQ66のドレインに接続され、ダイオードD49のアノードはインバータ50の出力ノードに接続される。図40のその他の構成は図39と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
【0184】
図40の駆動制御部115の動作は、図38の駆動制御部113の動作と同様である。まず、駆動信号DSがLレベルからHレベルに切替わるときについて説明する。この時点では、シャント抵抗R25の両端の電圧は参照電圧V3より小さく、シャント抵抗R26の両端の電圧は参照電圧V4より小さい。したがって、トランジスタQ11は遅延時間DT1でオフ状態からオン状態に切替わるのに対して、トランジスタQ33は遅延時間DT3(DT3>DT1)でオフ状態からオン状態に切替わる。さらに、トランジスタQ22は遅延時間DT2でオン状態からオフ状態に切替わるのに対して、トランジスタQ44は遅延時間DT4(DT4>DT2)でオン状態からオフ状態に切替わる。以上のトランジスタQ11,Q22,Q33,Q44の切替わりによって、IGBTQ1aが先にオン状態になった後に、IGBTQ2aがオン状態になる。
【0185】
次に、駆動信号DSがHレベルからLレベルに切替わるとき、トランジスタQ11,Q22,Q33,Q44の切替わりのタイミング、および、その結果としてのIGBTQ1a,Q2aの切替わりのタイミングは図39の場合と同じである。すなわち、シャント抵抗R25の両端の電圧が参照電圧V3より小さく、かつ、シャント抵抗R26の電圧が参照電圧V4より小さい第1の場合には、IGBTQ1aが先にオフ状態になった後に、IGBTQ2aがオフ状態になる。シャント抵抗R25の両端の電圧およびシャント抵抗R26の両端の電圧のうち少なくとも一方が対応の参照電圧を超える第2の場合には、IGBTQ1a,Q2aは同時にオフ状態になる。
【0186】
なお、図40においても、図39の場合と同様に、並列接続された2個のIGBTのいずれか一方のみをセンス端子付きのIGBTに変更し、センスIGBTを流れる電流をシャント抵抗でモニタするような構成でも構わない。シャント抵抗R25のみが設けられる場合には、論理回路60aは比較器61のみによって構成される。逆に、シャント抵抗R26のみが設けられる場合には、論理回路60aは比較器62のみによって構成される。
【0187】
今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【0188】
5,5a〜5g 集積回路、8 入力ノード、9 電源ノード、50 インバータ、60,61,62 比較器、60a 論理回路、63 OR回路、99,99a 電流検出センサ、100〜115 駆動制御部、200〜215 電力用半導体装置、D12,D13 ダイオード、DLY1,DLY2,DLY3,DLY4〜DLY10 遅延回路、DS 駆動信号、GND 接地ノード、HV 高電圧ノード、Q1,Q2,Q1a,Q2a 電力用半導体素子、Q11,Q22,Q33,Q44 N型MOSトランジスタ、R14,R15,R23,R24 抵抗素子、R25,R26 シャント抵抗、V1 駆動用電源。
【特許請求の範囲】
【請求項1】
互いに並列に接続された第1および第2の電力用半導体素子と、
外部から繰返し受けるオン指令およびオフ指令に応じて前記第1および第2の電力用半導体素子の各々をオン状態またはオフ状態にする駆動制御部とを備え、
前記駆動制御部は、前記オン指令に対して、前記第1および第2の電力用半導体素子を同時にオン状態にする場合と、前記第1および第2の電力用半導体素子の一方をオン状態にした後に他方をオン状態にする場合とに切替え可能であり、
前記駆動制御部は、前記オフ指令に対して、前記第1および第2の電力用半導体素子の一方をオフ状態にした後に他方をオフ状態にする、電力用半導体装置。
【請求項2】
前記電力用半導体装置は、前記第1および第2の電力用半導体素子の少なくとも一方を流れる電流または両方を流れる電流の和を検出する電流検出部をさらに備え、
前記駆動制御部は、前記オン指令を受けて前記第1および第2の電力用半導体素子をオン状態にしたときに前記電流検出部によって得られた電流検出値が第1の閾値以下であるか否かを判定する判定動作を行ない、
前記駆動制御部は、前記電流検出値が前記第1の閾値以下の場合には、次の前記判定動作までの間に受けた前記オン指令に対して前記第1および第2の電力用半導体素子の一方をオン状態にした後に他方をオン状態にし、
前記駆動制御部は、前記電流検出値が前記第1の閾値を超えている場合には、次の前記判定動作までの間に受けた前記オン指令に対して前記第1および第2の電力用半導体素子を同時にオン状態にする、請求項1に記載の電力用半導体装置。
【請求項3】
互いに並列に接続された第1および第2の電力用半導体素子と、
外部から繰返し受けるオン指令およびオフ指令に応じて前記第1および第2の電力用半導体素子の各々をオン状態またはオフ状態にする駆動制御部とを備え、
前記駆動制御部は、前記オン指令に対して、前記第1および第2の電力用半導体素子を同時にオン状態にする場合と、前記第1および第2の電力用半導体素子の一方をオン状態にした後に他方をオン状態にする場合とに切替え可能であり、
前記駆動制御部は、前記オフ指令に対して、前記第1および第2の電力用半導体素子を同時にオフ状態にする場合と、前記第1および第2の電力用半導体素子の一方をオフ状態にした後に他方をオフ状態にする場合とに切替え可能である、電力用半導体装置。
【請求項4】
前記電力用半導体装置は、前記第1および第2の電力用半導体素子の少なくとも一方を流れる電流または両方を流れる電流の和を検出する電流検出部をさらに備え、
前記駆動制御部は、前記オン指令を受けて前記第1および第2の電力用半導体素子をオン状態にしたときに前記電流検出部によって得られた電流検出値を第1の閾値および前記第1の閾値より大きい第2の閾値とそれぞれ比較する判定動作を行ない、
前記駆動制御部は、前記電流検出値が前記第1の閾値以下の場合には、次の前記判定動作までの間に受けた前記オン指令に対して前記第1および第2の電力用半導体素子の一方をオン状態にした後に他方をオン状態にするとともに、次の前記判定動作までの間に受けた前記オフ指令に対して前記第1および第2の電力用半導体素子の一方をオフ状態にした後に他方をオフ状態にし、
前記駆動制御部は、前記電流検出値が前記第1の閾値を超えかつ前記第2の閾値以下の場合には、次の前記判定動作までの間に受けた前記オン指令に対して前記第1および第2の電力用半導体素子を同時にオン状態にするともに、次の前記判定動作までの間に受けた前記オフ指令に対して前記第1および第2の電力用半導体素子の一方をオフ状態にした後に他方をオフ状態にし、
前記駆動制御部は、前記電流検出値が前記第2の閾値を超える場合には、次の前記判定動作までの間に受けた前記オン指令に対して前記第1および第2の電力用半導体素子を同時にオン状態にするともに、次の前記判定動作までの間に受けた前記オフ指令に対して前記第1および第2の電力用半導体素子を同時にオフ状態にする、請求項3に記載の電力用半導体装置。
【請求項5】
互いに並列に接続された第1および第2の電力用半導体素子と、
外部から繰返し受けるオン指令およびオフ指令に応じて前記第1および第2の電力用半導体素子の各々をオン状態またはオフ状態にする駆動制御部とを備え、
前記駆動制御部は、前記オン指令に対して、前記第1および第2の電力用半導体素子を同時にオン状態にし、
前記駆動制御部は、前記オフ指令に対して、前記第1および第2の電力用半導体素子を同時にオフ状態にする場合と、前記第1および第2の電力用半導体素子の一方をオフ状態にした後に他方をオフ状態にする場合とに切替え可能である、電力用半導体装置。
【請求項6】
前記電力用半導体装置は、前記第1および第2の電力用半導体素子の少なくとも一方を流れる電流または両方を流れる電流の和を検出する電流検出部をさらに備え、
前記駆動制御部は、前記オン指令を受けて前記第1および第2の電力用半導体素子をオン状態にしたときに前記電流検出部によって得られた電流検出値が第2の閾値以下であるか否かを判定する判定動作を行ない、
前記駆動制御部は、前記電流検出値が前記第2の閾値以下の場合には、次の前記判定動作までの間に受けた前記オフ指令に対して前記第1および第2の電力用半導体素子の一方をオフ状態にした後に他方をオフ状態にし、
前記駆動制御部は、前記電流検出値が前記第2の閾値を超えている場合には、次の前記判定動作までの間に受けた前記オフ指令に対して前記第1および第2の電力用半導体素子を同時にオフ状態にする、請求項5に記載の電力用半導体装置。
【請求項7】
前記第1および第2の電力用半導体素子の各々は、主電流の一部が分流して流れるセンス電極を有し、
前記電流検出部は、
前記第1の電力用半導体素子の前記センス電極に接続された第1の検出用抵抗素子と、
前記第2の電力用半導体素子の前記センス電極に接続された第2の検出用抵抗素子とを含む、請求項2,4,6のいずれか1項に記載の電力用半導体装置。
【請求項8】
互いに並列に接続された第1および第2の電力用半導体素子と、
外部から繰返し受けるオン指令およびオフ指令に応じて前記第1および第2の電力用半導体素子の各々をオン状態またはオフ状態にする駆動制御部とを備え、
前記駆動制御部は、前記オン指令に対して、前記第1および第2の電力用半導体素子を同時にオン状態にし、
前記駆動制御部は、前記オフ指令に対して、前記第1および第2の電力用半導体素子の一方をオフ状態にした後に他方をオフ状態にする、電力用半導体装置。
【請求項9】
オン状態における前記第1の電力用半導体素子の飽和電圧は、前記第2の電力用半導体素子の飽和電圧よりも小さく、
前記駆動制御部は、前記オフ指令に対して前記第1および第2の電力用半導体素子の一方をオフ状態にした後に他方をオフ状態にする場合には、前記第1の電力用半導体素子を前記第2の電力用半導体素子よりも先にオフ状態にする、請求項1,3,5,8のいずれか1項に記載の電力用半導体装置。
【請求項10】
前記第1および第2の電力用半導体素子の各々は、制御電極を有し、制御電極に印加される電圧が閾値電圧以下となったときにオン状態からオフ状態に切替わり、
前記第1の電力用半導体素子の閾値電圧は、前記第2の電力用半導体素子の閾値電圧より大きく、
前記駆動制御部は、前記オフ指令に対して前記第1および第2の電力用半導体素子の一方をオフ状態にした後に他方をオフ状態にする場合には、前記第1の電力用半導体素子を前記第2の電力用半導体素子よりも先にオフ状態にする、請求項1,3,5,8のいずれか1項に記載の電力用半導体装置。
【請求項11】
前記第1の電力用半導体素子は、バイポーラトランジスタであり、
前記第2の電力用半導体素子は、ユニポーラトランジスタであり、
前記駆動制御部は、前記オフ指令に対して前記第1および第2の電力用半導体素子の一方をオフ状態にした後に他方をオフ状態にする場合には、前記第1の電力用半導体素子を前記第2の電力用半導体素子よりも先にオフ状態にする、請求項1,3,5,8のいずれか1項に記載の電力用半導体装置。
【請求項12】
前記駆動制御部は、前記オン指令に対して前記第1および第2の電力用半導体素子の一方をオン状態にした後に他方をオン状態にする場合には、前記オン指令を受ける毎に、先にオン状態にする電力用半導体素子と後にオン状態にする電力用半導体素子とを切替える、請求項1または3に記載の電力用半導体装置。
【請求項13】
前記駆動制御部は、前記オフ指令に対して前記第1および第2の電力用半導体素子の一方をオフ状態にした後に他方をオフ状態にする場合には、前記オフ指令を受ける毎に、先にオフ状態にする電力用半導体素子と後にオフ状態にする電力用半導体素子とを切替える、請求項1,3,5,8,12のいずれか1項に記載の電力用半導体装置。
【請求項14】
前記第1および第2の電力用半導体素子の各々は、制御電極を有し、制御電極に印加される電圧に応じてオン状態またはオフ状態に切替わり、
前記駆動制御部は、
第1および第2のノード間に接続された駆動用電源と、
前記オン指令および前記オフ指令にそれぞれ対応して論理レベルが変化する駆動信号を受け、前記駆動信号に応じて変化する第1〜第4の制御信号を出力する制御回路と、
前記第1の電力用半導体素子の制御電極に一端が接続された第1の抵抗素子と、
前記第1の抵抗素子の他端と前記第1のノードとの間に接続され、制御電極に前記第1の制御信号を受ける第1の駆動用トランジスタと、
前記第1の電力用半導体素子の制御電極に一端が接続された第2の抵抗素子と、
前記第2の抵抗素子の他端と前記第2のノードとの間に接続され、制御電極に前記第2の制御信号を受ける第2の駆動用トランジスタと、
前記第2の電力用半導体素子の制御電極に一端が接続された第3の抵抗素子と、
前記第3の抵抗素子の他端と前記第1のノードとの間に接続され、制御電極に前記第3の制御信号を受ける第3の駆動用トランジスタと、
前記第2の電力用半導体素子の制御電極に一端が接続された第4の抵抗素子と、
前記第4の抵抗素子の他端と前記第2のノードとの間に接続され、制御電極に前記第4の制御信号を受ける第4の駆動用トランジスタとを含む、請求項1,3,5,8のいずれか1項に記載の電力用半導体装置。
【請求項15】
前記第1および第2の電力用半導体素子の各々は、制御電極を有し、制御電極に印加される電圧に応じてオン状態またはオフ状態に切替わり、
前記駆動制御部は、
第1および第2のノード間に接続された駆動用電源と、
前記オン指令および前記オフ指令にそれぞれ対応して論理レベルが変化する駆動信号を受け、前記駆動信号に応じて変化する第1および第2の制御信号を出力する制御回路と、
前記第1の電力用半導体素子の制御電極に一端が接続された第1の抵抗素子と、
前記第1の抵抗素子の他端と前記第1のノードとの間に接続され、制御電極に前記第1の制御信号を受ける第1の駆動用トランジスタと、
前記第1の電力用半導体素子の制御電極に一端が接続された第2の抵抗素子と、
前記第2の抵抗素子の他端と前記第2のノードとの間に接続され、制御電極に前記第2の制御信号を受ける第2の駆動用トランジスタと、
前記第1の制御信号を受け、前記第1の制御信号の立上がりエッジおよび立下がりエッジのうちの一方を遅延させる第1の遅延回路と、
前記第2の制御信号を受け、前記第2の制御信号の立上がりエッジおよび立下がりエッジのうちの一方を遅延させる第2の遅延回路と、
前記第2の電力用半導体素子の制御電極に一端が接続された第3の抵抗素子と、
前記第3の抵抗素子の他端と前記第1のノードとの間に接続され、制御電極に前記第1の遅延回路の出力を受ける第3の駆動用トランジスタと、
前記第2の電力用半導体素子の制御電極に一端が接続された第4の抵抗素子と、
前記第4の抵抗素子の他端と前記第2のノードとの間に接続され、制御電極に前記第2の遅延回路の出力を受ける第4の駆動用トランジスタとを含み、
前記第1の遅延回路は、前記第3の駆動用トランジスタのオフ状態への切替わりに対応するエッジを遅延させ、
前記第2の遅延回路、前記第4の駆動用トランジスタのオン状態への切替わりに対応するエッジを遅延させる、請求項8に記載の電力用半導体装置。
【請求項16】
前記第1および第2の電力用半導体素子の各々は、制御電極を有し、制御電極に印加される電圧に応じてオン状態またはオフ状態に切替わり、
前記駆動制御部は、
第1および第2のノード間に接続された駆動用電源と、
前記オン指令および前記オフ指令にそれぞれ対応して論理レベルが変化する駆動信号を受け、前記駆動信号に応じて変化する第1〜第3の制御信号を出力する制御回路と、
第1の主電極が前記第1のノードと接続され、制御電極に前記第1の制御信号を受ける第1の駆動用トランジスタと、
前記第1の電力用半導体素子の制御電極に一端が接続された第1の抵抗素子と、
前記第1の抵抗素子の他端と前記第1の駆動用トランジスタの第2の主電極との間に、前記第1の駆動用トランジスタがオン状態のときに導通状態になる極性で接続された第1のダイオードと、
前記第1の電力用半導体素子の制御電極に一端が接続された第2の抵抗素子と、
前記第2の抵抗素子の他端と前記第2のノードとの間に接続され、前記第2の制御信号を制御電極に受ける第2の駆動用トランジスタと、
前記第2の電力用半導体素子の制御電極に一端が接続された第3の抵抗素子と、
前記第3の抵抗素子の他端と前記第1の駆動用トランジスタの前記第2の主電極との間に、前記第1の駆動用トランジスタがオン状態のときに導通状態になる極性で接続された第2のダイオードと、
前記第2の電力用半導体素子の制御電極に一端が接続された第4の抵抗素子と、
前記第4の抵抗素子の他端と前記第2のノードとの間に接続され、前記第3の制御信号を制御電極に受ける第3の駆動用トランジスタとを含む、請求項5または8に記載の電力用半導体装置。
【請求項17】
前記第1および第2の電力用半導体素子の各々は、制御電極を有し、制御電極に印加される電圧に応じてオン状態またはオフ状態に切替わり、
前記駆動制御部は、
第1および第2のノード間に接続された駆動用電源と、
前記オン指令および前記オフ指令にそれぞれ対応して論理レベルが変化する駆動信号を受け、前記駆動信号に応じて変化する第1および第2の制御信号を出力する制御回路と、
第1の主電極が前記第1のノードと接続され、制御電極に前記第1の制御信号を受ける第1の駆動用トランジスタと、
前記第1の電力用半導体素子の制御電極に一端が接続された第1の抵抗素子と、
前記第1の抵抗素子の他端と前記第1の駆動用トランジスタの第2の主電極との間に、前記第1の駆動用トランジスタがオン状態にときに導通状態になる極性で接続された第1のダイオードと、
前記第1の電力用半導体素子の制御電極に一端が接続された第2の抵抗素子と、
前記第2の抵抗素子の他端と前記第2のノードとの間に接続され、前記第2の制御信号を制御電極に受ける第2の駆動用トランジスタと、
前記第2の制御信号を受け、前記第2の制御信号の立上がりエッジおよび立下がりエッジのうちの一方を遅延させる遅延回路と、
前記第2の電力用半導体素子の制御電極に一端が接続された第3の抵抗素子と、
前記第3の抵抗素子の他端と前記第1の駆動用トランジスタの前記第2の主電極との間に、前記第1の駆動用トランジスタがオン状態のときに導通状態になる極性で接続された第2のダイオードと、
前記第2の電力用半導体素子の制御電極に一端が接続された第4の抵抗素子と、
前記第4の抵抗素子の他端と前記第2のノードとの間に接続され、制御電極に前記遅延回路の出力を受ける第3の駆動用トランジスタとを含み、
前記遅延回路は、前記第3の駆動用トランジスタのオン状態への切替わりに対応するエッジを遅延させる、請求項8に記載の電力用半導体装置。
【請求項18】
前記第1および第2の電力用半導体素子の各々は、制御電極を有し、制御電極に印加される電圧に応じてオン状態またはオフ状態に切替わり、
前記駆動制御部は、
第1および第2のノード間に接続された駆動用電源と、
前記オン指令および前記オフ指令にそれぞれ対応して論理レベルが変化する駆動信号を受ける入力ノードと、
前記入力ノードで受けた前記駆動信号の論理レベルを反転するインバータと、
前記第1の電力用半導体素子の制御電極に一端が接続された第1の抵抗素子と、
前記第1の抵抗素子の他端と前記第1のノードとの間に接続され、制御電極に前記駆動信号を受ける第1の駆動用トランジスタと、
前記第1の電力用半導体素子の制御電極に一端が接続された第2の抵抗素子と、
前記第2の抵抗素子の他端と前記第2のノードとの間に接続され、制御電極に前記インバータの出力を受ける第2の駆動用トランジスタと、
前記駆動信号を受け、前記駆動信号の立上がりエッジおよび立下がりエッジのうちの一方を遅延させる第1の遅延回路と、
前記インバータの出力を受け、前記インバータの出力の立上がりエッジおよび立下がりエッジのうちの一方を遅延させる第2の遅延回路と、
前記第2の電力用半導体素子の制御電極に一端が接続された第3の抵抗素子と、
前記第3の抵抗素子の他端と前記第1のノードとの間に接続され、制御電極に前記第1の遅延回路の出力を受ける第3の駆動用トランジスタと、
前記第2の電力用半導体素子の制御電極に一端が接続された第4の抵抗素子と、
前記第4の抵抗素子の他端と前記第2のノードとの間に接続され、制御電極に前記第2の遅延回路の出力を受ける第4の駆動用トランジスタとを含み、
前記第1の遅延回路は、前記第3の駆動用トランジスタのオフ状態への切替わりに対応するエッジを遅延させ、
前記第2の遅延回路は、前記第4の駆動用トランジスタのオン状態への切替わりに対応するエッジを遅延させる、請求項8に記載の電力用半導体装置。
【請求項19】
前記駆動用電源の出力電圧が前記第1および第2の抵抗素子によって分圧された電圧は、前記第1の電力用半導体素子がオン状態に切替わる閾値電圧よりも小さい、請求項15〜18のいずれか1項に記載の電力用半導体装置。
【請求項20】
前記第1および第2の電力用半導体素子の各々は、制御電極を有し、前記制御電極に駆動電圧を受けた場合にオフ状態からオン状態に切替わり、
前記駆動制御部は、
第1および第2のノード間に接続され、前記駆動電圧を出力する駆動用電源と、
前記オン指令および前記オフ指令にそれぞれ対応して論理レベルが変化する駆動信号を受ける入力ノードと、
前記入力ノードで受けた前記駆動信号の論理レベルを反転するインバータと、
前記電流検出部によって得られた電流検出値が前記第2の閾値以下であるか否かを判定する論理回路と、
前記駆動信号を受け、前記駆動信号の立上がりエッジおよび立下がりエッジの両方を第1の遅延時間だけ遅延させる第1の遅延回路と、
前記インバータの出力を受け、前記インバータの出力の立上がりエッジおよび立下がりエッジの両方を第2の遅延時間だけ遅延させる第2の遅延回路と、
前記第1の電力用半導体素子の制御電極に一端が接続された第1の抵抗素子と、
前記第1の抵抗素子の他端と前記第1のノードとの間に接続され、制御電極に前記第1の遅延回路の出力を受ける第1の駆動用トランジスタと、
前記第1の電力用半導体素子の制御電極に一端が接続された第2の抵抗素子と、
前記第2の抵抗素子の他端と前記第2のノードとの間に接続され、制御電極に前記第2の遅延回路の出力を受ける第2の駆動用トランジスタと、
前記駆動信号を受け、前記駆動信号の立上がりエッジおよび立下がりエッジのうちの両方を遅延させる第3の遅延回路と、
前記インバータの出力を受け、前記インバータの出力の立上がりエッジおよび立下がりエッジのうちの両方を遅延させる第4の遅延回路と、
前記第2の電力用半導体素子の制御電極に一端が接続された第3の抵抗素子と、
前記第3の抵抗素子の他端と前記第1のノードとの間に接続され、制御電極に前記第3の遅延回路の出力を受ける第3の駆動用トランジスタと、
前記第2の電力用半導体素子の制御電極に一端が接続された第4の抵抗素子と、
前記第4の抵抗素子の他端と前記第2のノードとの間に接続され、制御電極に前記第4の遅延回路の出力を受ける第4の駆動用トランジスタとを含み、
前記第3の遅延回路は、前記論理回路の判定結果をさらに受け、前記第3の駆動用トランジスタのオン状態への切替わりに対応するエッジを前記第1の遅延時間だけ遅延させ、前記第3の駆動用トランジスタのオフ状態への切替わりに対応するエッジを、前記電流検出値が前記第2の閾値以下の場合に前記第1の遅延時間よりも大きい第3の遅延時間だけ遅延させ、前記電流検出値が前記第2の閾値を超える場合に前記第1の遅延時間だけ遅延させ、
前記第4の遅延回路は、前記論理回路の判定結果をさらに受け、前記第4の駆動用トランジスタのオン状態への切替わりに対応するエッジを前記第2の遅延時間だけ遅延させ、前記第4の駆動用トランジスタのオフ状態への切替わりに対応するエッジを、前記電流検出値が前記第2の閾値以下の場合に前記第2の遅延時間よりも大きい第4の遅延時間だけ遅延させ、前記電流検出値が前記第2の閾値を超える場合に前記第2の遅延時間だけ遅延させる、請求項6に記載の電力用半導体装置。
【請求項21】
互いに並列に接続された第1および第2の電力用半導体素子と、
外部から繰返し受けるオン指令およびオフ指令に応じて前記第1および第2の電力用半導体素子の各々をオン状態またはオフ状態にする駆動制御部とを備え、
前記駆動制御部は、前記オン指令に対して、前記第1および第2の電力用半導体素子の一方をオン状態にした後に他方をオン状態にし、
前記駆動制御部は、前記オフ指令に対して、前記第1および第2の電力用半導体素子を同時にオフ状態にする場合と、前記第1および第2の電力用半導体素子の一方をオフ状態にした後に他方をオフ状態にする場合とに切替え可能である、電力用半導体装置。
【請求項22】
前記電力用半導体装置は、前記第1および第2の電力用半導体素子の少なくとも一方を流れる電流または両方を流れる電流の和を検出する電流検出部をさらに備え、
前記駆動制御部は、前記オン指令を受けて前記第1および第2の電力用半導体素子をオン状態にしたときに前記電流検出部によって得られた電流検出値が第2の閾値以下であるか否かを判定する判定動作を行ない、
前記駆動制御部は、前記電流検出値が前記第2の閾値以下の場合には、次の前記判定動作までの間に受けた前記オフ指令に対して前記第1および第2の電力用半導体素子の一方をオフ状態にした後に他方をオフ状態にし、
前記駆動制御部は、前記電流検出値が前記第2の閾値を超えている場合には、次の前記判定動作までの間に受けた前記オフ指令に対して前記第1および第2の電力用半導体素子を同時にオフ状態にする、請求項21に記載の電力用半導体装置。
【請求項23】
前記第1および第2の電力用半導体素子の各々は、制御電極を有し、前記制御電極に駆動電圧を受けた場合にオフ状態からオン状態に切替わり、
前記駆動制御部は、
第1および第2のノード間に接続され、前記駆動電圧を出力する駆動用電源と、
前記オン指令および前記オフ指令にそれぞれ対応して論理レベルが変化する駆動信号を受ける入力ノードと、
前記入力ノードで受けた前記駆動信号の論理レベルを反転するインバータと、
前記電流検出部によって得られた電流検出値が前記第2の閾値以下であるか否かを判定する論理回路と、
前記駆動信号を受け、前記駆動信号の立上がりエッジおよび立下がりエッジの両方を第1の遅延時間だけ遅延させる第1の遅延回路と、
前記インバータの出力を受け、前記インバータの出力の立上がりエッジおよび立下がりエッジの両方を第2の遅延時間だけ遅延させる第2の遅延回路と、
前記第1の電力用半導体素子の制御電極に一端が接続された第1の抵抗素子と、
前記第1の抵抗素子の他端と前記第1のノードとの間に接続され、制御電極に前記第1の遅延回路の出力を受ける第1の駆動用トランジスタと、
前記第1の電力用半導体素子の制御電極に一端が接続された第2の抵抗素子と、
前記第2の抵抗素子の他端と前記第2のノードとの間に接続され、制御電極に前記第2の遅延回路の出力を受ける第2の駆動用トランジスタと、
前記駆動信号を受け、前記駆動信号の立上がりエッジおよび立下がりエッジのうちの両方を遅延させる第3の遅延回路と、
前記インバータの出力を受け、前記インバータの出力の立上がりエッジおよび立下がりエッジのうちの両方を遅延させる第4の遅延回路と、
前記第2の電力用半導体素子の制御電極に一端が接続された第3の抵抗素子と、
前記第3の抵抗素子の他端と前記第1のノードとの間に接続され、制御電極に前記第3の遅延回路の出力を受ける第3の駆動用トランジスタと、
前記第2の電力用半導体素子の制御電極に一端が接続された第4の抵抗素子と、
前記第4の抵抗素子の他端と前記第2のノードとの間に接続され、制御電極に前記第4の遅延回路の出力を受ける第4の駆動用トランジスタとを含み、
前記第3の遅延回路は、前記論理回路の判定結果をさらに受け、前記第3の駆動用トランジスタのオン状態への切替わりに対応するエッジを前記第1の遅延時間よりも大きい第3の遅延時間だけ遅延させ、前記第3の駆動用トランジスタのオフ状態への切替わりに対応するエッジを、前記電流検出値が前記第2の閾値以下の場合に前記第3の遅延時間だけ遅延させ、前記電流検出値が前記第2の閾値を超える場合に前記第1の遅延時間だけ遅延させ、
前記第4の遅延回路は、前記論理回路の判定結果をさらに受け、前記第4の駆動用トランジスタのオン状態への切替わりに対応するエッジを前記第2の遅延時間より大きい第4の遅延時間だけ遅延させ、前記第4の駆動用トランジスタのオフ状態への切替わりに対応するエッジを、前記電流検出値が前記第2の閾値以下の場合に前記第4の遅延時間だけ遅延させ、前記電流検出値が前記第2の閾値を超える場合に前記第2の遅延時間だけ遅延させる、請求項22に記載の電力用半導体装置。
【請求項24】
前記第1および第2の電力用半導体素子の各々は、主電流の一部が分流して流れるセンス電極を有し、
前記電流検出部は、
前記第1の電力用半導体素子の前記センス電極に接続された第1の検出用抵抗素子と、
前記第2の電力用半導体素子の前記センス電極に接続された第2の検出用抵抗素子とを含み、
前記論理回路は、
前記第1の検出用抵抗素子にかかる電圧が、前記第2の閾値に対応する電圧を超えたか否かを判定する第1の比較器と、
前記第1の検出用抵抗素子にかかる電圧が、前記第2の閾値に対応する電圧を超えたか否かを判定する第2の比較器と、
前記第1および第2の比較器の論理和を、前記論理回路の判定結果と出力するOR回路とを含む、請求項20または23に記載の電力用半導体装置。
【請求項1】
互いに並列に接続された第1および第2の電力用半導体素子と、
外部から繰返し受けるオン指令およびオフ指令に応じて前記第1および第2の電力用半導体素子の各々をオン状態またはオフ状態にする駆動制御部とを備え、
前記駆動制御部は、前記オン指令に対して、前記第1および第2の電力用半導体素子を同時にオン状態にする場合と、前記第1および第2の電力用半導体素子の一方をオン状態にした後に他方をオン状態にする場合とに切替え可能であり、
前記駆動制御部は、前記オフ指令に対して、前記第1および第2の電力用半導体素子の一方をオフ状態にした後に他方をオフ状態にする、電力用半導体装置。
【請求項2】
前記電力用半導体装置は、前記第1および第2の電力用半導体素子の少なくとも一方を流れる電流または両方を流れる電流の和を検出する電流検出部をさらに備え、
前記駆動制御部は、前記オン指令を受けて前記第1および第2の電力用半導体素子をオン状態にしたときに前記電流検出部によって得られた電流検出値が第1の閾値以下であるか否かを判定する判定動作を行ない、
前記駆動制御部は、前記電流検出値が前記第1の閾値以下の場合には、次の前記判定動作までの間に受けた前記オン指令に対して前記第1および第2の電力用半導体素子の一方をオン状態にした後に他方をオン状態にし、
前記駆動制御部は、前記電流検出値が前記第1の閾値を超えている場合には、次の前記判定動作までの間に受けた前記オン指令に対して前記第1および第2の電力用半導体素子を同時にオン状態にする、請求項1に記載の電力用半導体装置。
【請求項3】
互いに並列に接続された第1および第2の電力用半導体素子と、
外部から繰返し受けるオン指令およびオフ指令に応じて前記第1および第2の電力用半導体素子の各々をオン状態またはオフ状態にする駆動制御部とを備え、
前記駆動制御部は、前記オン指令に対して、前記第1および第2の電力用半導体素子を同時にオン状態にする場合と、前記第1および第2の電力用半導体素子の一方をオン状態にした後に他方をオン状態にする場合とに切替え可能であり、
前記駆動制御部は、前記オフ指令に対して、前記第1および第2の電力用半導体素子を同時にオフ状態にする場合と、前記第1および第2の電力用半導体素子の一方をオフ状態にした後に他方をオフ状態にする場合とに切替え可能である、電力用半導体装置。
【請求項4】
前記電力用半導体装置は、前記第1および第2の電力用半導体素子の少なくとも一方を流れる電流または両方を流れる電流の和を検出する電流検出部をさらに備え、
前記駆動制御部は、前記オン指令を受けて前記第1および第2の電力用半導体素子をオン状態にしたときに前記電流検出部によって得られた電流検出値を第1の閾値および前記第1の閾値より大きい第2の閾値とそれぞれ比較する判定動作を行ない、
前記駆動制御部は、前記電流検出値が前記第1の閾値以下の場合には、次の前記判定動作までの間に受けた前記オン指令に対して前記第1および第2の電力用半導体素子の一方をオン状態にした後に他方をオン状態にするとともに、次の前記判定動作までの間に受けた前記オフ指令に対して前記第1および第2の電力用半導体素子の一方をオフ状態にした後に他方をオフ状態にし、
前記駆動制御部は、前記電流検出値が前記第1の閾値を超えかつ前記第2の閾値以下の場合には、次の前記判定動作までの間に受けた前記オン指令に対して前記第1および第2の電力用半導体素子を同時にオン状態にするともに、次の前記判定動作までの間に受けた前記オフ指令に対して前記第1および第2の電力用半導体素子の一方をオフ状態にした後に他方をオフ状態にし、
前記駆動制御部は、前記電流検出値が前記第2の閾値を超える場合には、次の前記判定動作までの間に受けた前記オン指令に対して前記第1および第2の電力用半導体素子を同時にオン状態にするともに、次の前記判定動作までの間に受けた前記オフ指令に対して前記第1および第2の電力用半導体素子を同時にオフ状態にする、請求項3に記載の電力用半導体装置。
【請求項5】
互いに並列に接続された第1および第2の電力用半導体素子と、
外部から繰返し受けるオン指令およびオフ指令に応じて前記第1および第2の電力用半導体素子の各々をオン状態またはオフ状態にする駆動制御部とを備え、
前記駆動制御部は、前記オン指令に対して、前記第1および第2の電力用半導体素子を同時にオン状態にし、
前記駆動制御部は、前記オフ指令に対して、前記第1および第2の電力用半導体素子を同時にオフ状態にする場合と、前記第1および第2の電力用半導体素子の一方をオフ状態にした後に他方をオフ状態にする場合とに切替え可能である、電力用半導体装置。
【請求項6】
前記電力用半導体装置は、前記第1および第2の電力用半導体素子の少なくとも一方を流れる電流または両方を流れる電流の和を検出する電流検出部をさらに備え、
前記駆動制御部は、前記オン指令を受けて前記第1および第2の電力用半導体素子をオン状態にしたときに前記電流検出部によって得られた電流検出値が第2の閾値以下であるか否かを判定する判定動作を行ない、
前記駆動制御部は、前記電流検出値が前記第2の閾値以下の場合には、次の前記判定動作までの間に受けた前記オフ指令に対して前記第1および第2の電力用半導体素子の一方をオフ状態にした後に他方をオフ状態にし、
前記駆動制御部は、前記電流検出値が前記第2の閾値を超えている場合には、次の前記判定動作までの間に受けた前記オフ指令に対して前記第1および第2の電力用半導体素子を同時にオフ状態にする、請求項5に記載の電力用半導体装置。
【請求項7】
前記第1および第2の電力用半導体素子の各々は、主電流の一部が分流して流れるセンス電極を有し、
前記電流検出部は、
前記第1の電力用半導体素子の前記センス電極に接続された第1の検出用抵抗素子と、
前記第2の電力用半導体素子の前記センス電極に接続された第2の検出用抵抗素子とを含む、請求項2,4,6のいずれか1項に記載の電力用半導体装置。
【請求項8】
互いに並列に接続された第1および第2の電力用半導体素子と、
外部から繰返し受けるオン指令およびオフ指令に応じて前記第1および第2の電力用半導体素子の各々をオン状態またはオフ状態にする駆動制御部とを備え、
前記駆動制御部は、前記オン指令に対して、前記第1および第2の電力用半導体素子を同時にオン状態にし、
前記駆動制御部は、前記オフ指令に対して、前記第1および第2の電力用半導体素子の一方をオフ状態にした後に他方をオフ状態にする、電力用半導体装置。
【請求項9】
オン状態における前記第1の電力用半導体素子の飽和電圧は、前記第2の電力用半導体素子の飽和電圧よりも小さく、
前記駆動制御部は、前記オフ指令に対して前記第1および第2の電力用半導体素子の一方をオフ状態にした後に他方をオフ状態にする場合には、前記第1の電力用半導体素子を前記第2の電力用半導体素子よりも先にオフ状態にする、請求項1,3,5,8のいずれか1項に記載の電力用半導体装置。
【請求項10】
前記第1および第2の電力用半導体素子の各々は、制御電極を有し、制御電極に印加される電圧が閾値電圧以下となったときにオン状態からオフ状態に切替わり、
前記第1の電力用半導体素子の閾値電圧は、前記第2の電力用半導体素子の閾値電圧より大きく、
前記駆動制御部は、前記オフ指令に対して前記第1および第2の電力用半導体素子の一方をオフ状態にした後に他方をオフ状態にする場合には、前記第1の電力用半導体素子を前記第2の電力用半導体素子よりも先にオフ状態にする、請求項1,3,5,8のいずれか1項に記載の電力用半導体装置。
【請求項11】
前記第1の電力用半導体素子は、バイポーラトランジスタであり、
前記第2の電力用半導体素子は、ユニポーラトランジスタであり、
前記駆動制御部は、前記オフ指令に対して前記第1および第2の電力用半導体素子の一方をオフ状態にした後に他方をオフ状態にする場合には、前記第1の電力用半導体素子を前記第2の電力用半導体素子よりも先にオフ状態にする、請求項1,3,5,8のいずれか1項に記載の電力用半導体装置。
【請求項12】
前記駆動制御部は、前記オン指令に対して前記第1および第2の電力用半導体素子の一方をオン状態にした後に他方をオン状態にする場合には、前記オン指令を受ける毎に、先にオン状態にする電力用半導体素子と後にオン状態にする電力用半導体素子とを切替える、請求項1または3に記載の電力用半導体装置。
【請求項13】
前記駆動制御部は、前記オフ指令に対して前記第1および第2の電力用半導体素子の一方をオフ状態にした後に他方をオフ状態にする場合には、前記オフ指令を受ける毎に、先にオフ状態にする電力用半導体素子と後にオフ状態にする電力用半導体素子とを切替える、請求項1,3,5,8,12のいずれか1項に記載の電力用半導体装置。
【請求項14】
前記第1および第2の電力用半導体素子の各々は、制御電極を有し、制御電極に印加される電圧に応じてオン状態またはオフ状態に切替わり、
前記駆動制御部は、
第1および第2のノード間に接続された駆動用電源と、
前記オン指令および前記オフ指令にそれぞれ対応して論理レベルが変化する駆動信号を受け、前記駆動信号に応じて変化する第1〜第4の制御信号を出力する制御回路と、
前記第1の電力用半導体素子の制御電極に一端が接続された第1の抵抗素子と、
前記第1の抵抗素子の他端と前記第1のノードとの間に接続され、制御電極に前記第1の制御信号を受ける第1の駆動用トランジスタと、
前記第1の電力用半導体素子の制御電極に一端が接続された第2の抵抗素子と、
前記第2の抵抗素子の他端と前記第2のノードとの間に接続され、制御電極に前記第2の制御信号を受ける第2の駆動用トランジスタと、
前記第2の電力用半導体素子の制御電極に一端が接続された第3の抵抗素子と、
前記第3の抵抗素子の他端と前記第1のノードとの間に接続され、制御電極に前記第3の制御信号を受ける第3の駆動用トランジスタと、
前記第2の電力用半導体素子の制御電極に一端が接続された第4の抵抗素子と、
前記第4の抵抗素子の他端と前記第2のノードとの間に接続され、制御電極に前記第4の制御信号を受ける第4の駆動用トランジスタとを含む、請求項1,3,5,8のいずれか1項に記載の電力用半導体装置。
【請求項15】
前記第1および第2の電力用半導体素子の各々は、制御電極を有し、制御電極に印加される電圧に応じてオン状態またはオフ状態に切替わり、
前記駆動制御部は、
第1および第2のノード間に接続された駆動用電源と、
前記オン指令および前記オフ指令にそれぞれ対応して論理レベルが変化する駆動信号を受け、前記駆動信号に応じて変化する第1および第2の制御信号を出力する制御回路と、
前記第1の電力用半導体素子の制御電極に一端が接続された第1の抵抗素子と、
前記第1の抵抗素子の他端と前記第1のノードとの間に接続され、制御電極に前記第1の制御信号を受ける第1の駆動用トランジスタと、
前記第1の電力用半導体素子の制御電極に一端が接続された第2の抵抗素子と、
前記第2の抵抗素子の他端と前記第2のノードとの間に接続され、制御電極に前記第2の制御信号を受ける第2の駆動用トランジスタと、
前記第1の制御信号を受け、前記第1の制御信号の立上がりエッジおよび立下がりエッジのうちの一方を遅延させる第1の遅延回路と、
前記第2の制御信号を受け、前記第2の制御信号の立上がりエッジおよび立下がりエッジのうちの一方を遅延させる第2の遅延回路と、
前記第2の電力用半導体素子の制御電極に一端が接続された第3の抵抗素子と、
前記第3の抵抗素子の他端と前記第1のノードとの間に接続され、制御電極に前記第1の遅延回路の出力を受ける第3の駆動用トランジスタと、
前記第2の電力用半導体素子の制御電極に一端が接続された第4の抵抗素子と、
前記第4の抵抗素子の他端と前記第2のノードとの間に接続され、制御電極に前記第2の遅延回路の出力を受ける第4の駆動用トランジスタとを含み、
前記第1の遅延回路は、前記第3の駆動用トランジスタのオフ状態への切替わりに対応するエッジを遅延させ、
前記第2の遅延回路、前記第4の駆動用トランジスタのオン状態への切替わりに対応するエッジを遅延させる、請求項8に記載の電力用半導体装置。
【請求項16】
前記第1および第2の電力用半導体素子の各々は、制御電極を有し、制御電極に印加される電圧に応じてオン状態またはオフ状態に切替わり、
前記駆動制御部は、
第1および第2のノード間に接続された駆動用電源と、
前記オン指令および前記オフ指令にそれぞれ対応して論理レベルが変化する駆動信号を受け、前記駆動信号に応じて変化する第1〜第3の制御信号を出力する制御回路と、
第1の主電極が前記第1のノードと接続され、制御電極に前記第1の制御信号を受ける第1の駆動用トランジスタと、
前記第1の電力用半導体素子の制御電極に一端が接続された第1の抵抗素子と、
前記第1の抵抗素子の他端と前記第1の駆動用トランジスタの第2の主電極との間に、前記第1の駆動用トランジスタがオン状態のときに導通状態になる極性で接続された第1のダイオードと、
前記第1の電力用半導体素子の制御電極に一端が接続された第2の抵抗素子と、
前記第2の抵抗素子の他端と前記第2のノードとの間に接続され、前記第2の制御信号を制御電極に受ける第2の駆動用トランジスタと、
前記第2の電力用半導体素子の制御電極に一端が接続された第3の抵抗素子と、
前記第3の抵抗素子の他端と前記第1の駆動用トランジスタの前記第2の主電極との間に、前記第1の駆動用トランジスタがオン状態のときに導通状態になる極性で接続された第2のダイオードと、
前記第2の電力用半導体素子の制御電極に一端が接続された第4の抵抗素子と、
前記第4の抵抗素子の他端と前記第2のノードとの間に接続され、前記第3の制御信号を制御電極に受ける第3の駆動用トランジスタとを含む、請求項5または8に記載の電力用半導体装置。
【請求項17】
前記第1および第2の電力用半導体素子の各々は、制御電極を有し、制御電極に印加される電圧に応じてオン状態またはオフ状態に切替わり、
前記駆動制御部は、
第1および第2のノード間に接続された駆動用電源と、
前記オン指令および前記オフ指令にそれぞれ対応して論理レベルが変化する駆動信号を受け、前記駆動信号に応じて変化する第1および第2の制御信号を出力する制御回路と、
第1の主電極が前記第1のノードと接続され、制御電極に前記第1の制御信号を受ける第1の駆動用トランジスタと、
前記第1の電力用半導体素子の制御電極に一端が接続された第1の抵抗素子と、
前記第1の抵抗素子の他端と前記第1の駆動用トランジスタの第2の主電極との間に、前記第1の駆動用トランジスタがオン状態にときに導通状態になる極性で接続された第1のダイオードと、
前記第1の電力用半導体素子の制御電極に一端が接続された第2の抵抗素子と、
前記第2の抵抗素子の他端と前記第2のノードとの間に接続され、前記第2の制御信号を制御電極に受ける第2の駆動用トランジスタと、
前記第2の制御信号を受け、前記第2の制御信号の立上がりエッジおよび立下がりエッジのうちの一方を遅延させる遅延回路と、
前記第2の電力用半導体素子の制御電極に一端が接続された第3の抵抗素子と、
前記第3の抵抗素子の他端と前記第1の駆動用トランジスタの前記第2の主電極との間に、前記第1の駆動用トランジスタがオン状態のときに導通状態になる極性で接続された第2のダイオードと、
前記第2の電力用半導体素子の制御電極に一端が接続された第4の抵抗素子と、
前記第4の抵抗素子の他端と前記第2のノードとの間に接続され、制御電極に前記遅延回路の出力を受ける第3の駆動用トランジスタとを含み、
前記遅延回路は、前記第3の駆動用トランジスタのオン状態への切替わりに対応するエッジを遅延させる、請求項8に記載の電力用半導体装置。
【請求項18】
前記第1および第2の電力用半導体素子の各々は、制御電極を有し、制御電極に印加される電圧に応じてオン状態またはオフ状態に切替わり、
前記駆動制御部は、
第1および第2のノード間に接続された駆動用電源と、
前記オン指令および前記オフ指令にそれぞれ対応して論理レベルが変化する駆動信号を受ける入力ノードと、
前記入力ノードで受けた前記駆動信号の論理レベルを反転するインバータと、
前記第1の電力用半導体素子の制御電極に一端が接続された第1の抵抗素子と、
前記第1の抵抗素子の他端と前記第1のノードとの間に接続され、制御電極に前記駆動信号を受ける第1の駆動用トランジスタと、
前記第1の電力用半導体素子の制御電極に一端が接続された第2の抵抗素子と、
前記第2の抵抗素子の他端と前記第2のノードとの間に接続され、制御電極に前記インバータの出力を受ける第2の駆動用トランジスタと、
前記駆動信号を受け、前記駆動信号の立上がりエッジおよび立下がりエッジのうちの一方を遅延させる第1の遅延回路と、
前記インバータの出力を受け、前記インバータの出力の立上がりエッジおよび立下がりエッジのうちの一方を遅延させる第2の遅延回路と、
前記第2の電力用半導体素子の制御電極に一端が接続された第3の抵抗素子と、
前記第3の抵抗素子の他端と前記第1のノードとの間に接続され、制御電極に前記第1の遅延回路の出力を受ける第3の駆動用トランジスタと、
前記第2の電力用半導体素子の制御電極に一端が接続された第4の抵抗素子と、
前記第4の抵抗素子の他端と前記第2のノードとの間に接続され、制御電極に前記第2の遅延回路の出力を受ける第4の駆動用トランジスタとを含み、
前記第1の遅延回路は、前記第3の駆動用トランジスタのオフ状態への切替わりに対応するエッジを遅延させ、
前記第2の遅延回路は、前記第4の駆動用トランジスタのオン状態への切替わりに対応するエッジを遅延させる、請求項8に記載の電力用半導体装置。
【請求項19】
前記駆動用電源の出力電圧が前記第1および第2の抵抗素子によって分圧された電圧は、前記第1の電力用半導体素子がオン状態に切替わる閾値電圧よりも小さい、請求項15〜18のいずれか1項に記載の電力用半導体装置。
【請求項20】
前記第1および第2の電力用半導体素子の各々は、制御電極を有し、前記制御電極に駆動電圧を受けた場合にオフ状態からオン状態に切替わり、
前記駆動制御部は、
第1および第2のノード間に接続され、前記駆動電圧を出力する駆動用電源と、
前記オン指令および前記オフ指令にそれぞれ対応して論理レベルが変化する駆動信号を受ける入力ノードと、
前記入力ノードで受けた前記駆動信号の論理レベルを反転するインバータと、
前記電流検出部によって得られた電流検出値が前記第2の閾値以下であるか否かを判定する論理回路と、
前記駆動信号を受け、前記駆動信号の立上がりエッジおよび立下がりエッジの両方を第1の遅延時間だけ遅延させる第1の遅延回路と、
前記インバータの出力を受け、前記インバータの出力の立上がりエッジおよび立下がりエッジの両方を第2の遅延時間だけ遅延させる第2の遅延回路と、
前記第1の電力用半導体素子の制御電極に一端が接続された第1の抵抗素子と、
前記第1の抵抗素子の他端と前記第1のノードとの間に接続され、制御電極に前記第1の遅延回路の出力を受ける第1の駆動用トランジスタと、
前記第1の電力用半導体素子の制御電極に一端が接続された第2の抵抗素子と、
前記第2の抵抗素子の他端と前記第2のノードとの間に接続され、制御電極に前記第2の遅延回路の出力を受ける第2の駆動用トランジスタと、
前記駆動信号を受け、前記駆動信号の立上がりエッジおよび立下がりエッジのうちの両方を遅延させる第3の遅延回路と、
前記インバータの出力を受け、前記インバータの出力の立上がりエッジおよび立下がりエッジのうちの両方を遅延させる第4の遅延回路と、
前記第2の電力用半導体素子の制御電極に一端が接続された第3の抵抗素子と、
前記第3の抵抗素子の他端と前記第1のノードとの間に接続され、制御電極に前記第3の遅延回路の出力を受ける第3の駆動用トランジスタと、
前記第2の電力用半導体素子の制御電極に一端が接続された第4の抵抗素子と、
前記第4の抵抗素子の他端と前記第2のノードとの間に接続され、制御電極に前記第4の遅延回路の出力を受ける第4の駆動用トランジスタとを含み、
前記第3の遅延回路は、前記論理回路の判定結果をさらに受け、前記第3の駆動用トランジスタのオン状態への切替わりに対応するエッジを前記第1の遅延時間だけ遅延させ、前記第3の駆動用トランジスタのオフ状態への切替わりに対応するエッジを、前記電流検出値が前記第2の閾値以下の場合に前記第1の遅延時間よりも大きい第3の遅延時間だけ遅延させ、前記電流検出値が前記第2の閾値を超える場合に前記第1の遅延時間だけ遅延させ、
前記第4の遅延回路は、前記論理回路の判定結果をさらに受け、前記第4の駆動用トランジスタのオン状態への切替わりに対応するエッジを前記第2の遅延時間だけ遅延させ、前記第4の駆動用トランジスタのオフ状態への切替わりに対応するエッジを、前記電流検出値が前記第2の閾値以下の場合に前記第2の遅延時間よりも大きい第4の遅延時間だけ遅延させ、前記電流検出値が前記第2の閾値を超える場合に前記第2の遅延時間だけ遅延させる、請求項6に記載の電力用半導体装置。
【請求項21】
互いに並列に接続された第1および第2の電力用半導体素子と、
外部から繰返し受けるオン指令およびオフ指令に応じて前記第1および第2の電力用半導体素子の各々をオン状態またはオフ状態にする駆動制御部とを備え、
前記駆動制御部は、前記オン指令に対して、前記第1および第2の電力用半導体素子の一方をオン状態にした後に他方をオン状態にし、
前記駆動制御部は、前記オフ指令に対して、前記第1および第2の電力用半導体素子を同時にオフ状態にする場合と、前記第1および第2の電力用半導体素子の一方をオフ状態にした後に他方をオフ状態にする場合とに切替え可能である、電力用半導体装置。
【請求項22】
前記電力用半導体装置は、前記第1および第2の電力用半導体素子の少なくとも一方を流れる電流または両方を流れる電流の和を検出する電流検出部をさらに備え、
前記駆動制御部は、前記オン指令を受けて前記第1および第2の電力用半導体素子をオン状態にしたときに前記電流検出部によって得られた電流検出値が第2の閾値以下であるか否かを判定する判定動作を行ない、
前記駆動制御部は、前記電流検出値が前記第2の閾値以下の場合には、次の前記判定動作までの間に受けた前記オフ指令に対して前記第1および第2の電力用半導体素子の一方をオフ状態にした後に他方をオフ状態にし、
前記駆動制御部は、前記電流検出値が前記第2の閾値を超えている場合には、次の前記判定動作までの間に受けた前記オフ指令に対して前記第1および第2の電力用半導体素子を同時にオフ状態にする、請求項21に記載の電力用半導体装置。
【請求項23】
前記第1および第2の電力用半導体素子の各々は、制御電極を有し、前記制御電極に駆動電圧を受けた場合にオフ状態からオン状態に切替わり、
前記駆動制御部は、
第1および第2のノード間に接続され、前記駆動電圧を出力する駆動用電源と、
前記オン指令および前記オフ指令にそれぞれ対応して論理レベルが変化する駆動信号を受ける入力ノードと、
前記入力ノードで受けた前記駆動信号の論理レベルを反転するインバータと、
前記電流検出部によって得られた電流検出値が前記第2の閾値以下であるか否かを判定する論理回路と、
前記駆動信号を受け、前記駆動信号の立上がりエッジおよび立下がりエッジの両方を第1の遅延時間だけ遅延させる第1の遅延回路と、
前記インバータの出力を受け、前記インバータの出力の立上がりエッジおよび立下がりエッジの両方を第2の遅延時間だけ遅延させる第2の遅延回路と、
前記第1の電力用半導体素子の制御電極に一端が接続された第1の抵抗素子と、
前記第1の抵抗素子の他端と前記第1のノードとの間に接続され、制御電極に前記第1の遅延回路の出力を受ける第1の駆動用トランジスタと、
前記第1の電力用半導体素子の制御電極に一端が接続された第2の抵抗素子と、
前記第2の抵抗素子の他端と前記第2のノードとの間に接続され、制御電極に前記第2の遅延回路の出力を受ける第2の駆動用トランジスタと、
前記駆動信号を受け、前記駆動信号の立上がりエッジおよび立下がりエッジのうちの両方を遅延させる第3の遅延回路と、
前記インバータの出力を受け、前記インバータの出力の立上がりエッジおよび立下がりエッジのうちの両方を遅延させる第4の遅延回路と、
前記第2の電力用半導体素子の制御電極に一端が接続された第3の抵抗素子と、
前記第3の抵抗素子の他端と前記第1のノードとの間に接続され、制御電極に前記第3の遅延回路の出力を受ける第3の駆動用トランジスタと、
前記第2の電力用半導体素子の制御電極に一端が接続された第4の抵抗素子と、
前記第4の抵抗素子の他端と前記第2のノードとの間に接続され、制御電極に前記第4の遅延回路の出力を受ける第4の駆動用トランジスタとを含み、
前記第3の遅延回路は、前記論理回路の判定結果をさらに受け、前記第3の駆動用トランジスタのオン状態への切替わりに対応するエッジを前記第1の遅延時間よりも大きい第3の遅延時間だけ遅延させ、前記第3の駆動用トランジスタのオフ状態への切替わりに対応するエッジを、前記電流検出値が前記第2の閾値以下の場合に前記第3の遅延時間だけ遅延させ、前記電流検出値が前記第2の閾値を超える場合に前記第1の遅延時間だけ遅延させ、
前記第4の遅延回路は、前記論理回路の判定結果をさらに受け、前記第4の駆動用トランジスタのオン状態への切替わりに対応するエッジを前記第2の遅延時間より大きい第4の遅延時間だけ遅延させ、前記第4の駆動用トランジスタのオフ状態への切替わりに対応するエッジを、前記電流検出値が前記第2の閾値以下の場合に前記第4の遅延時間だけ遅延させ、前記電流検出値が前記第2の閾値を超える場合に前記第2の遅延時間だけ遅延させる、請求項22に記載の電力用半導体装置。
【請求項24】
前記第1および第2の電力用半導体素子の各々は、主電流の一部が分流して流れるセンス電極を有し、
前記電流検出部は、
前記第1の電力用半導体素子の前記センス電極に接続された第1の検出用抵抗素子と、
前記第2の電力用半導体素子の前記センス電極に接続された第2の検出用抵抗素子とを含み、
前記論理回路は、
前記第1の検出用抵抗素子にかかる電圧が、前記第2の閾値に対応する電圧を超えたか否かを判定する第1の比較器と、
前記第1の検出用抵抗素子にかかる電圧が、前記第2の閾値に対応する電圧を超えたか否かを判定する第2の比較器と、
前記第1および第2の比較器の論理和を、前記論理回路の判定結果と出力するOR回路とを含む、請求項20または23に記載の電力用半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図2】
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【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【公開番号】特開2012−249509(P2012−249509A)
【公開日】平成24年12月13日(2012.12.13)
【国際特許分類】
【出願番号】特願2012−54269(P2012−54269)
【出願日】平成24年3月12日(2012.3.12)
【出願人】(000006013)三菱電機株式会社 (33,312)
【Fターム(参考)】
【公開日】平成24年12月13日(2012.12.13)
【国際特許分類】
【出願日】平成24年3月12日(2012.3.12)
【出願人】(000006013)三菱電機株式会社 (33,312)
【Fターム(参考)】
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